国際特許分類[H01L21/8242]の内容
電気 (1,674,590) | 基本的電気素子 (808,144) | 半導体装置,他に属さない電気的固体装置 (445,984) | 半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置 (183,847) | 1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造 (40,275) | 1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理 (31,691) | 複数の別個の装置に基板を分割することによるもの (31,691) | それぞれが複数の構成部品からなる装置,例.集積回路の製造 (31,684) | 基板がシリコン技術を用いる半導体であるもの (27,844) | 電界効果技術 (17,660) | MIS技術 (17,448) | メモリ構造 (10,964) | ダイナミックランダムアクセスメモリ構造 (2,471)
国際特許分類[H01L21/8242]に分類される特許
2,451 - 2,460 / 2,471
半導体装置及びその製造方法
【目的】半導体素子の製造プロセスが複雑化せずにかつ微細化を可能にしつつキャパシタの面積を増加させる。
【構成】半導体基板11と、この半導体基板11のキャパシタが形成される部分への多結晶シリコンの堆積及び所定のパターニングにより形成された蓄積電極14と、この蓄積電極14の表面に不連続あるいは不均一に形成された酸化膜18と、この酸化膜18上に選択的に気相成長されたグレイン状の選択成長シリコン層15とを具備する。
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半導体記憶装置
【目的】 階層構造の効果を充分に発揮しうる構成のダイナミック型RAM等を実現し、ダイナミック型RAM等の高速化,高集積化を図る。
【構成】 メモリマットMATL,MATRを、格子状配置したダイナミック型メモリセルを含むメモリアレイと、単位サブワード線駆動回路を含むサブワード線駆動部WDR04〜WDR75と、単位増幅回路及び列選択スイッチを含むセンスアンプSMR30〜47と、指定されるサブビット線が列選択スイッチを介して選択的に接続されるサブコモンIO線SIO0*〜SIO3*とを備える所定数のサブメモリマットSMR00〜SMR77に分割、ユニット化し、これらサブメモリマットを格子状配置し、その上層に配置されるメインワード線MW30*及び列選択信号線YS40等と、指定されたサブコモンIO線が選択的に接続されるメインコモンIO線MIO40*〜MIO43*等とを形成する。
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半導体装置の製造方法
【目的】ドライエッチングにより形成された白金や導電性酸化物の微細パターンの表面の炭素及びハロゲン元素等による汚染除去することにある。
【構成】白金や導電性酸化物の電極を選択的にハロゲン元素を含むガスを用いたプラズマを応用したドライエッチングによりエッチングして微細パターン形成後、引き続き酸素ガス、オゾンガス、水蒸気ガス、窒素酸化物ガスのうち少なくとも一種類以上のガスを選択し、プラズマにより前記材料の表面を処理する。
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高誘電率材料を使用する記憶キャパシタの製造方法
【目的】 高誘電率材料を有する記憶キャパシタおよびそれを形成する方法を提供する。
【構成】 この方法は、ペロブスカイト構造を有する無機酸化物から構成された、DRAMチップ用の平面キャパシタの製造に関連する問題を解決する。これらの材料は、従来のイオン・エッチング技法では容易にエッチングされない。また、この材料はシリコンおよび二酸化シリコンと反応するが、ここに開示する方法はこの相互作用を回避する。
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高帯域幅を可能とした半導体メモリ装置
【目的】 容易に高帯域幅が得られるチップアーキテクチャで構成した半導体メモリ装置を提供する。
【構成】 長方形状のメモリセルアレイのアレイ長手方向へワード線を配線すると共にその直交方向へビット線を配線し、そして、前記直交方向へ、データ入出力線(IO/バーIO)及びこのデータ入出力線とビット線との接続選択のための列選択線(CSL)を配線する。更に、データ入出力線を所定数ずつマルチプレクサ20を介してメインデータ入出力線(MIO/バーMIO)へ接続する。アレイ上ではデータ入出力線と列選択線の基本構成を繰り返し配線できるので集積性に優れ、高帯域幅を容易に実現できる。アクセスでは、長手方向へ配線したワード線方向へ単位アレイ12の活性化が行われ、各サブアレイ22の単位アレイ12に対しメインデータ入出力線数分のデータをアクセスできる。
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薄膜形成装置及び薄膜形成方法
【目的】スループットの低下や装置コストの増大なくSi自然酸化膜の成長を抑制し、低温で高品質のSi膜や薄いキャパシタ絶縁膜が形成可能なLPCVD装置及び薄膜形成方法を提供する。
【構成】ロードロック型枚葉LPCVD装置の成膜室103にウェハのクリーニング用紫外線ランプ107と加熱用赤外線ランプ106を装着する。試料基板を成膜室に搬送した後、まず、紫外線ランプを照射しながらO3 ガスを導入してウエーハ表面の有機物を除去する。続いて紫外線ランプを照射しながらH2とF2を含む混合ガスを導入し、Si自然酸化膜を除去する。その後、紫外線の照射を停止し、赤外線ランプの出力を増大して基板温度を上昇し、Si膜や酸化タンタル膜等の薄膜を形成する。
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メモリ素子の製造方法
【目的】 周辺領域の性能とセル領域の信頼性を向上させる事が出来るMOSトランジスタの製造方法を提供すること。
【構成】 セル領域にのみ酸化促進剤イオン注入するが、逆に周辺領域に酸化抑制剤をイオン注入して、セル領域と周辺領域とのゲート酸化膜の厚さを変える。
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半導体記憶装置
【目的】強誘電体キャパシタの絶縁膜に対してスクリーニングを行う場合に、スクリーニング時間の短縮、スクリーニングコストの低減を図り得る強誘電体メモリを提供する。
【構成】通常動作モードおよびスクリーニングモードを有する強誘電体メモリにおいて、スクリーニングモード時に通常動作モード時に選択されるメモリセルMCより多数のメモリセルを同時に選択し、その強誘電体キャパシタCの絶縁膜の両端間に極性が交互に反転するパルス電圧を任意の回数印加するスクリーニング回路(21、22、23)を具備することを特徴とする。
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薄膜の形成方法
【目的】 強誘電性薄膜の配向性を制御できる薄膜形成方法を提供する。
【構成】 白金薄膜14上にBaTiO3 ,SrTiO3 ,BaO,SrO,CeO2 及びMgOの化合物の群の中から選ばれた1種類の化合物又は2つ以上の化合物で配向性制御層16を形成する。その後、該配向性制御層16上にPbZrx Ti1-x O3 層(PZT層)18又はPb1-y Lay (Zr,Ti)O3 層(PLZT層)を形成する。
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容量素子の形成方法
2,451 - 2,460 / 2,471
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