【目的】 工程数を削減しつつ、光リソグラフィ技術の限界を越えた微細幅のパターンを形成すること。
【構成】 レジスト膜３に紫外線光を照射すると、レジスト膜３は周囲から徐々に硬化していくので、この紫外線光の照射を調整することで、このレジスト膜３の上面部４及び側面部５に硬化部を形成することができる。その後、レジスト膜３上面部４を除去することにより、レジスト膜３内部の未硬化部６を露出させ且つこれを除去すると、硬化した側面部５のみが残存する。この、側面部５の幅は、紫外線光の調整しだいで自由に設定できるので、リソグラフィ以下の寸法も可能となる。この技術により作成されたパターンは、スタック型キャパシタの下部電極に凹凸を設けて、その表面積を拡大し、蓄積容量を増大させるためのマスクとして利用できる。 （もっと読む）

【目的】この発明は、酸化物強誘電体表面の還元反応、変質を阻止するとともに、ＭＯＳシンター工程において強誘電体薄膜と上下電極間の剥離を防止することを主要な目的とする。
【構成】半導体基板(1) と、この基板(1) 上に設けられ、下部電極(10)，酸化物強誘電体薄膜(11)，上部電極(12)の順次積層して構成される誘電体薄膜キャパシタ(9) と、このキャパシタ(9) 表面に被覆された、アルミニウム，シリコンもしくはチタンの窒化物薄膜を主要な構成要素とする保護膜(12)とを具備したことを特徴とする強誘電体メモリ。 （もっと読む）

【目的】トランジスタの動作が安定しており、従来のＤＲＡＭのような大容量のキャパシタを必要とせず、情報の書き込み／読み出しを確実に行うことができ、短チャネル化することができ、あるいはセル面積を小さくすることができ、あるいは又ＡＳＩＣ対応の半導体メモリセルを提供する。
【構成】半導体チャネル層Ｃｈ₁、第１及び第２の導電ゲートＧ₁，Ｇ₂、第１及び第２の導電層Ｌ₁，Ｌ₂とから成る情報蓄積用トランジスタＴＲ₁、及び、半導体チャネル形成領域Ｃｈ₂、第３の導電ゲートＧ₃、第３及び第４の導電層Ｌ₃，Ｌ₄から成るスイッチ用トランジスタＴＲ₂、から成り、第４の導電層Ｌ₄は第２の導電ゲートＧ₂に接続され、第１の導電ゲートＧ₁及び第３の導電ゲートＧ₃はメモリセル選択用の第１の配線に接続され、第１の導電層Ｌ₁及び第３の導電層Ｌ₃はメモリセル選択用の第２の配線に接続され、第２の導電層Ｌ₂は所定の電位に接続され、半導体チャネル形成領域Ｃｈ₂は、書き込み／読み出し選択用配線に接続されていることを特徴とする。 （もっと読む）

【目的】 半導体装置及びその製造方法を提供すること。
【構成】 セルアレイ領域と周辺回路領域から構成される半導体メモリ装置において、前記セルアレイ領域と周辺回路領域の間の境界領域に、前記セルアレイ領域を囲む形でその上部が除去された形のトンネルが形成される。
【効果】 従来半導体メモリ装置で問題となったセルアレイ領域と周辺回路領域の間の段差による導電層の信頼度低下を防止できるだけではなく、周辺回路領域の表面平坦化を同時に達成できる。 （もっと読む）