半導体メモリ装置及びその製造方法
【目的】 半導体装置及びその製造方法を提供すること。
【構成】 セルアレイ領域と周辺回路領域から構成される半導体メモリ装置において、前記セルアレイ領域と周辺回路領域の間の境界領域に、前記セルアレイ領域を囲む形でその上部が除去された形のトンネルが形成される。
【効果】 従来半導体メモリ装置で問題となったセルアレイ領域と周辺回路領域の間の段差による導電層の信頼度低下を防止できるだけではなく、周辺回路領域の表面平坦化を同時に達成できる。
【構成】 セルアレイ領域と周辺回路領域から構成される半導体メモリ装置において、前記セルアレイ領域と周辺回路領域の間の境界領域に、前記セルアレイ領域を囲む形でその上部が除去された形のトンネルが形成される。
【効果】 従来半導体メモリ装置で問題となったセルアレイ領域と周辺回路領域の間の段差による導電層の信頼度低下を防止できるだけではなく、周辺回路領域の表面平坦化を同時に達成できる。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製造方法に関するもので、特にセルアレイ領域と周辺回路領域を含む半導体メモリ装置及びその製造方法に関するものである。
【０００２】
【従来の技術】DRAMメモリセルにおいて、セルキャパシタンスの増加はメモリセルの読み出し能力を向上させソフトエラー率を減少させる役割をすることによりセルのメモリ特性を向上させるのに大きく寄与する。メモリセルの集積度が増加するにしたがって１つのチップで単位セルが示す面積は減り、これは結果的にセルキャパシタ領域減少をもたらす。したがって集積度が増加することにより、単位面積当たりの静電容量が増加しなければならない。
【０００３】最近は、セルキャパシタンスを増加させるため多くの研究報告が提出されてきたが、これらの大部分はセルキャパシタを構成するストリッジ電極のスタック形構造に関するものである。このような例には、富士通社のフィン構造電極（3-DIMENSIONAL STACKD CAPACITOR CELL FOR 16M AND 64M DRAMS,by T.Ema et al.,IEDM 1988,pp.592〜595 ）、東芝社のボックス構造電極（A New Stacked Capacitor Cell With Thin Box Structured Storage Node by S.Inoue et al.,SSDM,1989,PP.141 〜144 ）とSSC 構造電極（A SPREAD STACKED CAPACITOR(SSC)CELL FOR64MBIT DRAMS by S.INOUE et al.,IEDM 1989,pp31 〜 34 ）及び三菱社の円筒構造電極（NOVEL STACKD CAPACITOR CELL FOR 64Mb DRAM by W.Wakamiya et al.,VLSI technology symposium,1989,PP.69 〜70）等がある。このようにDRAMを構成するキャパシタをスタック形で製造する技術は簡単な工程，アルバ粒子に対する抵抗性，及びキャパシタンス増加の容易性などのいろいろな長所があるが、セル段差（１つのセルが完成されたとき半導体基板表面からその上に形成された最終層までの高さの差）を増加させるという致命的な短所がある。セル段差の増加は後続工程で進行させる金属化工程を難しくするが、そのうち特にセルアレイ領域と周辺回路領域の間の境界領域での金属化を難しくする。
【０００４】図１は従来の半導体メモリ装置の断面図で、セルアレイ領域，周辺回路領域及びセルアレイ領域と周辺回路領域の間の境界領域を図示したものである。セルアレイ領域には、ソース領域１４，ドレイン領域１６及びゲート電極１８から構成されたトランジスタ，前記ゲート電極１８を他の導電層から隔離させるための絶縁層２０，平坦化層２６，トランジスタの前記各ドレイン領域１６と接触するビットライン２４，及びトランジスタの前記各ソース領域とその一部が接触し、ストリッジ電極１００，誘電体膜１１０及びプレート電極１２０から構成されるキャパシタＣ１，Ｃ２及びＣ３が形成されており、周辺回路領域には多数のセンスアンプや周辺回路を構成する素子，例えばソース領域１４，ドレイン領域１６及びゲート電極１８から構成される１つのＭＯＳトランジスタが形成されている。前記したセルキャパシタンスを容易に増加させられる方法で円筒型キャパシタを形成する方法が主に使用されている。前記円筒型キャパシタでは円筒の内面及び外面までセルキャパシタンス増加のための有効キャパシタ領域で利用される。したがって、単位面積当たり確保できるキャパシタンスを増加させるためには円筒の高さが増加される。しかしながら、前記図１に図示された断面図を参照したとき、大きなセルキャパシタンス確保のため円筒（ストリッジ電極１００を構成している）の高さを増加させるほど、セルアレイ領域と周辺回路領域の間の段差はさらに増加することが分かる。セルアレイ領域と周辺回路領域の間の段差増加は、後続工程で進行される導電層６０形成のための金属化工程時、いろいろな問題を起こすが、ノッチング現象による導電層パターンの壊れ、段差縁部で発生するストリンガー及び導電層での断線（前記図１ではＡ部分）がその代表的な問題である。
【０００５】
【発明が解決しようとする課題及びその課題を解決するための手段】本発明の目的は、セルアレイ領域と周辺回路領域の間の段差を最小化し、信頼性ある金属化を可能にする半導体メモリ装置を提供することにある。
【０００６】本発明の他の目的は、前記半導体メモリ装置を製造するにあたって、適合なその製造方法を提供することにある。
【０００７】本発明の前記目的は、セルアレイ領域と周辺回路領域から構成される半導体メモリ装置において、前記セルアレイ領域と周辺回路領域の間の境界領域に、前記セルアレイ領域を囲む形でチャネルが形成されてあることを特徴とする半導体メモリ装置により達成される。
【０００８】本発明の前記又は他の目的は、セルアレイ領域，周辺回路領域及びセルアレイ領域と周辺回路領域の間の境界領域を含む半導体メモリ装置の製造方法において、半導体ウェーハの全面に絶縁物質層を形成する工程と、前記境界領域の絶縁物質層に前記セル領域を囲む溝を形成する工程と、前記溝の内面上に第１物質でチャネルを形成する工程と、前記境界領域の絶縁物質層を除去する工程を含む半導体メモリ装置の製造方法により達成される。
【０００９】前記第１物質は導電性又は非導電性でもありえる。セルアレイ領域のキャパシタのストリッジ電極と前記チャネルを同時に形成する場合には前記第１物質は導電性物質であることが望ましい。このような導電性物質としては、例えば不純物が注入されたポリシリコンである。
【００１０】前記チャネルは前記溝が形成された絶縁物質層全面に第１物質を塗布し第１物質層が形成された溝内部を第２物質で埋め立て、第２物質を蝕刻マスクとして用いて前記第１物質層を異方性蝕刻し前記溝の内面以外の部分の第１物質層を除去し、前記第２物質及び前記絶縁物質層を除去して形成することができる。
【００１１】この場合、前記第２物質としては任意の異方性及び等方性蝕刻に対して前記第２物質と蝕刻率が異なる物質ならいかなるものでも使用できる。例えば第１物質が不純物が注入されたポリシリコンの場合、第２物質にはレジストを使用することができる。
【００１２】前記第２物質としてレジストを使用し前記溝内部を埋め立てる工程は前記第１物質層上に前記レジストを前記溝の深さより厚く塗布した後、前記溝の内面部位以外の第１物質層の最上部位が露出されるまでエッチバックして遂行する。
【００１３】前記絶縁物質層は、前記チャネルを形成した後、前記境界領域以外の部位にレジスト層を形成した後、前記レジスト層をエッチングマスクとして用いて蝕刻工程を遂行し除去することができる。
【００１４】又、本発明の前記又他の目的は、セルアレイ領域，周辺回路領域及びセルアレイ領域と周辺回路領域の間の境界領域から構成される半導体メモリ装置を製造するにおいて、半導体基板全面に絶縁物質層を形成する工程と、前記絶縁物質層を部分的に除去することにより、前記セルアレイ領域には各セルを構成するトランジスタのソース領域上にソース領域を含み、ソース領域より広い凹部を形成し、前記境界領域で前記セルアレイ領域を囲む溝を形成する工程と、結果物全面にストリッジ電極の形成のための第１物質層を形成する工程と、前記凹部及び溝の第１物質上に第２物質を埋め立てる工程と、前記第２物質を蝕刻マスクにし、前記第１物質層を蝕刻対象物にした異方性蝕刻を結果物全面に行ない凹部及び溝の内面上に形成された部分以外の全ての第１物質層全てを除去する工程と、前記第２物質を除去する工程と、及び前記セルアレイ領域及び境界領域の絶縁物質層を除去する工程からなることを特徴とする半導体メモリ装置の製造方法により達成させられることもある。
【００１５】前記セルアレイ領域及び境界領域の絶縁物層は、前記第２物質を除去した後結果物の全面に第３物質層を形成した後，前記セルアレイ領域の全部と前記境界領域の一部が露出されるように前記第３物質層を部分的に除去し第３物質層パターンを形成し、前記第３物質層パターンを蝕刻マスクとして用いてセルアレイ及び境界領域の絶縁物質層を除去する。前記絶縁物質層を除去した後第３物質層パタ−ンを除去する。前記第３物質は前記絶縁物質と蝕刻率が異なる感光性物質が望ましく，この例にはレジストがある。
【００１６】
【作用】本発明による半導体装置によると、従来半導体メモリ装置で問題となったセルアレイ領域と周辺回路領域の間の段差による導電層の信頼度低下を防止できるだけではなく、周辺回路領域の表面平坦化を同時に達成できる。
【００１７】
【実施例】以下，本発明に係る実施例を添付図面に従って説明する。図面の符号が前記図１で参照した図面の符号と同じ場合は同一部分を意味する。
【００１８】図２は本発明の方法により製造された半導体メモリ装置の製造方法を説明するための簡略な斜視図で、セルアレイ領域Ｒ１，周辺回路領域Ｒ３及びセルアレイ領域と周辺領域の間の境界領域Ｒ２が表示された図面である。同図で前記境界領域Ｒ２には前記セルアレイ領域Ｒ１を囲む形でチャンネルＴが形成されたことが分かる。
【００１９】図３Ａ及び図３Ｂは本発明の方法により製造されるメモリ装置を説明するための半導体メモリ装置の斜視図である。
【００２０】図３Ａに示した半導体メモリ装置はセルアレイ領域，周辺回路領域及びその両者の間の境界領域に分けられる半導体基板１０を含む。ここで、前記セルアレイ領域はソース領域１４，ドレイン領域１６及びゲート電極１８から構成されたトランジスタと前記トランジスタのドレイン領域１６と接触するビットライン２４を含む。前記周辺回路領域には又，ソース領域１４，ドレイン領域１６及びゲート電極１８から構成されたトランジスタが形成されている。前記境界領域には前記セルアレイ領域と周辺回路領域を隔離するフィールド酸化膜１２が形成されている。前記半導体メモリ装置は又，平坦化層２６，セルアレイ領域に形成された前記トランジスタのソース領域１４と接触するように形成されストリッジ電極を構成することになる柱１００ａ，前記柱１００ａが形成されている基板全面に積層され前記平坦化層２６を部分的に露出させる蝕刻阻止層２８（例えばシリコン室化膜）及び絶縁物質層３０，前記蝕刻阻止層２８及び絶縁物質層３０に形成され前記柱１００ａ及び平坦化層２６を露出させセルアレイ領域だけに形成される凹部９，及び前記蝕刻阻止層及び絶縁物質層３０に形成され前記セルアレイ領域を囲む形で前記平坦化層２６を露出させる溝７を含む。前記半導体メモリ装置は、セルアレイ領域に形成されるキャパシター及び境界領域に形成されるチャネルを形成するための中間工程で製造される。
【００２１】前記図３Ｂは、後続工程を進行した前記図３R>３Ａで図示した半導体メモリ装置を図示した斜視図である。セルアレイ領域には前記凹部９を利用して形成された円筒型ストリッジ電極１００が形成されており、境界領域には前記溝７を利用して形成されたチャネル２００が形成されている。
【００２２】図４Ａないし図６Ｅは本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【００２３】まず、図４Ａはストリッジ電極形成のための凹部９及びチャネル２００形成のための溝７を形成する工程を図示したものである。下部構造物（セルアレイ領域では単位セルを構成するトランジスタを意味し、周辺回路領域では周辺回路を構成するいろいろな素子を意味する。）が形成されている半導体基板全面にＢＰＳＧ層と同じ厚さ３０００オングストローム〜７０００オングストロームの絶縁物質層３０を形成する。次いで、絶縁物質層を部分的に除去することによりセルアレイ領域では各セル単位に限定され、各セルを構成するトランジスタのソース領域上にソース領域より広い内径３０００オングストローム〜５０００オングストロームのシリンダー形凹部９を形成し、境界領域では前記セルアレイ領域を囲む幅３０００オングストローム〜５０００オングストロームの溝７を形成する。このとき前記溝７は一つ以上形成されることが望ましい。
【００２４】図４Ｂを参照すると、第１物質層１００ｂを形成する工程，及び前記凹部を第２物質７０で埋める工程を図示したものである。前記凹部及び溝（図４Ａの参照符号９及び７）が形成されている基板全面に第１物質としてストリッジ電極形成のための導電物質，例えば多結晶シリコンのような物資を蒸着し厚さ５００オングストローム〜１５００オングストロームの第１物質層１００ｂを形成する。次いで、任意の異方性蝕刻または等方性（主に湿式）蝕刻に対して前記第１物質層１００ｂを構成する物質とはその蝕刻率が異なる第２物質７０，例えばフォトレジストを結果物全面に前記凹部と溝の深さ以上の厚さで塗布した後、前記第１物質層１００ｂの最上部分面が現れるまで前記第２物質だけをエッチバックすることにより、前記凹部及び構内だけに第２物質が埋められるようにする。
【００２５】図５Ｃを参照すると、円筒型ストリッジ電極１００，チャネル２００及び第３物質層パターン７４を形成する工程を図示したもので、前記第２物質（図４Ｂの参照符号７０）を蝕刻マスクとし前記第１物質層（図４Ｂの参照符号１００ｂ）を蝕刻対象物とした異方性蝕刻を結果物全面に行うことにより、セルアレイ領域では各セル単位に限定された形で前記ストリッジ電極１００を形成し、境界領域では、前記セルアレイ領域を囲む形でチャネル２００を形成する。このようにして収得した、そのチャネルの層の高さはストリッジ電極の層の高さと同じである。
【００２６】又そのトンネルの厚さは前記ストリッジ電極の厚さと同じである。そして、周辺回路領域及び境界領域の一部に第３物質層７４を形成するが通常前記第３物質層で光に感光する物質，例えばフォトレジストを使うことが望ましい。前記フォトレジストを塗布した後露光及び現状工程に第３物質層７４であるレジストパターンが形成されるが、このとき、マスクのミスアライン（Ｍｉｓａｌｉｇｎ）等により願うパターンの形とは若干ずれて（Ｌ部分程度）形成されることも有り得る。
【００２７】図５Ｄを参照すると、絶縁物質層３０を除去する工程を図示したもので、前記第３物質層７４を蝕刻マスクにし前記絶縁物質層３０を蝕刻対象物とした等方性蝕刻（通常，湿式蝕刻）を結果物全面に行うことにより前記絶縁物質層３０を除去する。このときレジストパターン形成のための露光時発生するかもしれないミスアラインにより、前記パターンが周辺回路領域方向に縮小された形で形成される場合、前記湿式蝕刻後除去されず残らなけらばならない周辺回路領域上の絶縁物質層まで除去されるので本発明の目的を達成できない場合が生じる。前記図４Ａで前記溝７を一つ以上形成したものは、マスクパターンのミスアラインで発生する言及した問題点を防止するためである。
【００２８】図６Ｅを参照すると、導電層６０を形成する工程を図示したもので、前記ストリッジ電極１００全面に固有導電物質，例えばＴａ２Ｏ３やＯＮＯ膜を塗布し誘電体膜１１０を形成し、結果物全面に不純物がドープされた多結晶シリコンのような導電物質を蒸着した後パターニングすることによりプレート電極１２０を形成した後，結果物全面に，例えばＢＰＳＧ（Ｂｏｒｏ ＰｈｏｓｐｈｏｒｏｕｓＳｉｌｉｃａｔｅ Ｇｌａｓｓ）のような絶縁物質を塗布し層間絶縁層４０を形成する。引き続き、導電層６０を形成するが、これは通常の金属化工程による。
【００２９】図７は本発明による半導体メモリ装置の製造方法の一適用例を説明するための断面図で、前記図４Ａないし図６Ｅではその表面が平坦化層（参照符号２６）を形成し、キャパシタを形成する前に表面を平坦化にした後チャネルを形成した場合を図示しているが、前記図７では平坦化工程なしにキャパシタを形成した場合でも前述した本発明の目的を達成できることを示している。
【００３０】なお、本発明は前記実施例に限定されるものではなく、本発明の精神を逸脱しない範囲で種々の改変をなし得ることは勿論である。
【００３１】
【発明の効果】したがって本発明による半導体メモリ装置によると、セルアレイ領域と周辺回路領域の間の境界領域にセルアレイを形成するため使われる物質でチャネルを一つ以上形成し境界領域で発生する段差を最小化する。その結果、従来、半導体メモリ装置で問題となった，セルアレイ領域と周辺回路領域の間の段差による導電層の信頼度低下問題を防止できるだけではなく、周辺回路領域の表面平坦化を同時に達成できる。
【図面の簡単な説明】
【図１】図１は従来方法により製造された半導体メモリ装置の断面図。
【図２】図２は本発明の方法により製造された半導体メモリ装置を説明するための簡略な斜視図。
【図３】図３Ａ及び図３Ｂは本発明の方法により製造される半導体メモリ装置を説明するための半導体メモリ装置の斜視図。
【図４】図４Ａ及び図４Ｂは本発明による半導体メモリ装置の製造方法を説明するための断面図。
【図５】図５Ｃ及び図５Ｄは本発明による半導体メモリ装置の製造方法を説明するための断面図。
【図６】図６Ｅは本発明による半導体メモリ装置の製造方法を説明するための断面図。
【図７】図７は本発明による半導体メモリ装置の製造方法の一適用例を説明するための断面図。
【符号の説明】
７…溝
９…凹部
１４，１６，１８．．トランジスタ−
３０…絶縁物質層
７０…第２物質
７４…第３物質層
１００…ストリッジ電極
１００ｂ…第１物質層
２００…チャネル
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製造方法に関するもので、特にセルアレイ領域と周辺回路領域を含む半導体メモリ装置及びその製造方法に関するものである。
【０００２】
【従来の技術】DRAMメモリセルにおいて、セルキャパシタンスの増加はメモリセルの読み出し能力を向上させソフトエラー率を減少させる役割をすることによりセルのメモリ特性を向上させるのに大きく寄与する。メモリセルの集積度が増加するにしたがって１つのチップで単位セルが示す面積は減り、これは結果的にセルキャパシタ領域減少をもたらす。したがって集積度が増加することにより、単位面積当たりの静電容量が増加しなければならない。
【０００３】最近は、セルキャパシタンスを増加させるため多くの研究報告が提出されてきたが、これらの大部分はセルキャパシタを構成するストリッジ電極のスタック形構造に関するものである。このような例には、富士通社のフィン構造電極（3-DIMENSIONAL STACKD CAPACITOR CELL FOR 16M AND 64M DRAMS,by T.Ema et al.,IEDM 1988,pp.592〜595 ）、東芝社のボックス構造電極（A New Stacked Capacitor Cell With Thin Box Structured Storage Node by S.Inoue et al.,SSDM,1989,PP.141 〜144 ）とSSC 構造電極（A SPREAD STACKED CAPACITOR(SSC)CELL FOR64MBIT DRAMS by S.INOUE et al.,IEDM 1989,pp31 〜 34 ）及び三菱社の円筒構造電極（NOVEL STACKD CAPACITOR CELL FOR 64Mb DRAM by W.Wakamiya et al.,VLSI technology symposium,1989,PP.69 〜70）等がある。このようにDRAMを構成するキャパシタをスタック形で製造する技術は簡単な工程，アルバ粒子に対する抵抗性，及びキャパシタンス増加の容易性などのいろいろな長所があるが、セル段差（１つのセルが完成されたとき半導体基板表面からその上に形成された最終層までの高さの差）を増加させるという致命的な短所がある。セル段差の増加は後続工程で進行させる金属化工程を難しくするが、そのうち特にセルアレイ領域と周辺回路領域の間の境界領域での金属化を難しくする。
【０００４】図１は従来の半導体メモリ装置の断面図で、セルアレイ領域，周辺回路領域及びセルアレイ領域と周辺回路領域の間の境界領域を図示したものである。セルアレイ領域には、ソース領域１４，ドレイン領域１６及びゲート電極１８から構成されたトランジスタ，前記ゲート電極１８を他の導電層から隔離させるための絶縁層２０，平坦化層２６，トランジスタの前記各ドレイン領域１６と接触するビットライン２４，及びトランジスタの前記各ソース領域とその一部が接触し、ストリッジ電極１００，誘電体膜１１０及びプレート電極１２０から構成されるキャパシタＣ１，Ｃ２及びＣ３が形成されており、周辺回路領域には多数のセンスアンプや周辺回路を構成する素子，例えばソース領域１４，ドレイン領域１６及びゲート電極１８から構成される１つのＭＯＳトランジスタが形成されている。前記したセルキャパシタンスを容易に増加させられる方法で円筒型キャパシタを形成する方法が主に使用されている。前記円筒型キャパシタでは円筒の内面及び外面までセルキャパシタンス増加のための有効キャパシタ領域で利用される。したがって、単位面積当たり確保できるキャパシタンスを増加させるためには円筒の高さが増加される。しかしながら、前記図１に図示された断面図を参照したとき、大きなセルキャパシタンス確保のため円筒（ストリッジ電極１００を構成している）の高さを増加させるほど、セルアレイ領域と周辺回路領域の間の段差はさらに増加することが分かる。セルアレイ領域と周辺回路領域の間の段差増加は、後続工程で進行される導電層６０形成のための金属化工程時、いろいろな問題を起こすが、ノッチング現象による導電層パターンの壊れ、段差縁部で発生するストリンガー及び導電層での断線（前記図１ではＡ部分）がその代表的な問題である。
【０００５】
【発明が解決しようとする課題及びその課題を解決するための手段】本発明の目的は、セルアレイ領域と周辺回路領域の間の段差を最小化し、信頼性ある金属化を可能にする半導体メモリ装置を提供することにある。
【０００６】本発明の他の目的は、前記半導体メモリ装置を製造するにあたって、適合なその製造方法を提供することにある。
【０００７】本発明の前記目的は、セルアレイ領域と周辺回路領域から構成される半導体メモリ装置において、前記セルアレイ領域と周辺回路領域の間の境界領域に、前記セルアレイ領域を囲む形でチャネルが形成されてあることを特徴とする半導体メモリ装置により達成される。
【０００８】本発明の前記又は他の目的は、セルアレイ領域，周辺回路領域及びセルアレイ領域と周辺回路領域の間の境界領域を含む半導体メモリ装置の製造方法において、半導体ウェーハの全面に絶縁物質層を形成する工程と、前記境界領域の絶縁物質層に前記セル領域を囲む溝を形成する工程と、前記溝の内面上に第１物質でチャネルを形成する工程と、前記境界領域の絶縁物質層を除去する工程を含む半導体メモリ装置の製造方法により達成される。
【０００９】前記第１物質は導電性又は非導電性でもありえる。セルアレイ領域のキャパシタのストリッジ電極と前記チャネルを同時に形成する場合には前記第１物質は導電性物質であることが望ましい。このような導電性物質としては、例えば不純物が注入されたポリシリコンである。
【００１０】前記チャネルは前記溝が形成された絶縁物質層全面に第１物質を塗布し第１物質層が形成された溝内部を第２物質で埋め立て、第２物質を蝕刻マスクとして用いて前記第１物質層を異方性蝕刻し前記溝の内面以外の部分の第１物質層を除去し、前記第２物質及び前記絶縁物質層を除去して形成することができる。
【００１１】この場合、前記第２物質としては任意の異方性及び等方性蝕刻に対して前記第２物質と蝕刻率が異なる物質ならいかなるものでも使用できる。例えば第１物質が不純物が注入されたポリシリコンの場合、第２物質にはレジストを使用することができる。
【００１２】前記第２物質としてレジストを使用し前記溝内部を埋め立てる工程は前記第１物質層上に前記レジストを前記溝の深さより厚く塗布した後、前記溝の内面部位以外の第１物質層の最上部位が露出されるまでエッチバックして遂行する。
【００１３】前記絶縁物質層は、前記チャネルを形成した後、前記境界領域以外の部位にレジスト層を形成した後、前記レジスト層をエッチングマスクとして用いて蝕刻工程を遂行し除去することができる。
【００１４】又、本発明の前記又他の目的は、セルアレイ領域，周辺回路領域及びセルアレイ領域と周辺回路領域の間の境界領域から構成される半導体メモリ装置を製造するにおいて、半導体基板全面に絶縁物質層を形成する工程と、前記絶縁物質層を部分的に除去することにより、前記セルアレイ領域には各セルを構成するトランジスタのソース領域上にソース領域を含み、ソース領域より広い凹部を形成し、前記境界領域で前記セルアレイ領域を囲む溝を形成する工程と、結果物全面にストリッジ電極の形成のための第１物質層を形成する工程と、前記凹部及び溝の第１物質上に第２物質を埋め立てる工程と、前記第２物質を蝕刻マスクにし、前記第１物質層を蝕刻対象物にした異方性蝕刻を結果物全面に行ない凹部及び溝の内面上に形成された部分以外の全ての第１物質層全てを除去する工程と、前記第２物質を除去する工程と、及び前記セルアレイ領域及び境界領域の絶縁物質層を除去する工程からなることを特徴とする半導体メモリ装置の製造方法により達成させられることもある。
【００１５】前記セルアレイ領域及び境界領域の絶縁物層は、前記第２物質を除去した後結果物の全面に第３物質層を形成した後，前記セルアレイ領域の全部と前記境界領域の一部が露出されるように前記第３物質層を部分的に除去し第３物質層パターンを形成し、前記第３物質層パターンを蝕刻マスクとして用いてセルアレイ及び境界領域の絶縁物質層を除去する。前記絶縁物質層を除去した後第３物質層パタ−ンを除去する。前記第３物質は前記絶縁物質と蝕刻率が異なる感光性物質が望ましく，この例にはレジストがある。
【００１６】
【作用】本発明による半導体装置によると、従来半導体メモリ装置で問題となったセルアレイ領域と周辺回路領域の間の段差による導電層の信頼度低下を防止できるだけではなく、周辺回路領域の表面平坦化を同時に達成できる。
【００１７】
【実施例】以下，本発明に係る実施例を添付図面に従って説明する。図面の符号が前記図１で参照した図面の符号と同じ場合は同一部分を意味する。
【００１８】図２は本発明の方法により製造された半導体メモリ装置の製造方法を説明するための簡略な斜視図で、セルアレイ領域Ｒ１，周辺回路領域Ｒ３及びセルアレイ領域と周辺領域の間の境界領域Ｒ２が表示された図面である。同図で前記境界領域Ｒ２には前記セルアレイ領域Ｒ１を囲む形でチャンネルＴが形成されたことが分かる。
【００１９】図３Ａ及び図３Ｂは本発明の方法により製造されるメモリ装置を説明するための半導体メモリ装置の斜視図である。
【００２０】図３Ａに示した半導体メモリ装置はセルアレイ領域，周辺回路領域及びその両者の間の境界領域に分けられる半導体基板１０を含む。ここで、前記セルアレイ領域はソース領域１４，ドレイン領域１６及びゲート電極１８から構成されたトランジスタと前記トランジスタのドレイン領域１６と接触するビットライン２４を含む。前記周辺回路領域には又，ソース領域１４，ドレイン領域１６及びゲート電極１８から構成されたトランジスタが形成されている。前記境界領域には前記セルアレイ領域と周辺回路領域を隔離するフィールド酸化膜１２が形成されている。前記半導体メモリ装置は又，平坦化層２６，セルアレイ領域に形成された前記トランジスタのソース領域１４と接触するように形成されストリッジ電極を構成することになる柱１００ａ，前記柱１００ａが形成されている基板全面に積層され前記平坦化層２６を部分的に露出させる蝕刻阻止層２８（例えばシリコン室化膜）及び絶縁物質層３０，前記蝕刻阻止層２８及び絶縁物質層３０に形成され前記柱１００ａ及び平坦化層２６を露出させセルアレイ領域だけに形成される凹部９，及び前記蝕刻阻止層及び絶縁物質層３０に形成され前記セルアレイ領域を囲む形で前記平坦化層２６を露出させる溝７を含む。前記半導体メモリ装置は、セルアレイ領域に形成されるキャパシター及び境界領域に形成されるチャネルを形成するための中間工程で製造される。
【００２１】前記図３Ｂは、後続工程を進行した前記図３R>３Ａで図示した半導体メモリ装置を図示した斜視図である。セルアレイ領域には前記凹部９を利用して形成された円筒型ストリッジ電極１００が形成されており、境界領域には前記溝７を利用して形成されたチャネル２００が形成されている。
【００２２】図４Ａないし図６Ｅは本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【００２３】まず、図４Ａはストリッジ電極形成のための凹部９及びチャネル２００形成のための溝７を形成する工程を図示したものである。下部構造物（セルアレイ領域では単位セルを構成するトランジスタを意味し、周辺回路領域では周辺回路を構成するいろいろな素子を意味する。）が形成されている半導体基板全面にＢＰＳＧ層と同じ厚さ３０００オングストローム〜７０００オングストロームの絶縁物質層３０を形成する。次いで、絶縁物質層を部分的に除去することによりセルアレイ領域では各セル単位に限定され、各セルを構成するトランジスタのソース領域上にソース領域より広い内径３０００オングストローム〜５０００オングストロームのシリンダー形凹部９を形成し、境界領域では前記セルアレイ領域を囲む幅３０００オングストローム〜５０００オングストロームの溝７を形成する。このとき前記溝７は一つ以上形成されることが望ましい。
【００２４】図４Ｂを参照すると、第１物質層１００ｂを形成する工程，及び前記凹部を第２物質７０で埋める工程を図示したものである。前記凹部及び溝（図４Ａの参照符号９及び７）が形成されている基板全面に第１物質としてストリッジ電極形成のための導電物質，例えば多結晶シリコンのような物資を蒸着し厚さ５００オングストローム〜１５００オングストロームの第１物質層１００ｂを形成する。次いで、任意の異方性蝕刻または等方性（主に湿式）蝕刻に対して前記第１物質層１００ｂを構成する物質とはその蝕刻率が異なる第２物質７０，例えばフォトレジストを結果物全面に前記凹部と溝の深さ以上の厚さで塗布した後、前記第１物質層１００ｂの最上部分面が現れるまで前記第２物質だけをエッチバックすることにより、前記凹部及び構内だけに第２物質が埋められるようにする。
【００２５】図５Ｃを参照すると、円筒型ストリッジ電極１００，チャネル２００及び第３物質層パターン７４を形成する工程を図示したもので、前記第２物質（図４Ｂの参照符号７０）を蝕刻マスクとし前記第１物質層（図４Ｂの参照符号１００ｂ）を蝕刻対象物とした異方性蝕刻を結果物全面に行うことにより、セルアレイ領域では各セル単位に限定された形で前記ストリッジ電極１００を形成し、境界領域では、前記セルアレイ領域を囲む形でチャネル２００を形成する。このようにして収得した、そのチャネルの層の高さはストリッジ電極の層の高さと同じである。
【００２６】又そのトンネルの厚さは前記ストリッジ電極の厚さと同じである。そして、周辺回路領域及び境界領域の一部に第３物質層７４を形成するが通常前記第３物質層で光に感光する物質，例えばフォトレジストを使うことが望ましい。前記フォトレジストを塗布した後露光及び現状工程に第３物質層７４であるレジストパターンが形成されるが、このとき、マスクのミスアライン（Ｍｉｓａｌｉｇｎ）等により願うパターンの形とは若干ずれて（Ｌ部分程度）形成されることも有り得る。
【００２７】図５Ｄを参照すると、絶縁物質層３０を除去する工程を図示したもので、前記第３物質層７４を蝕刻マスクにし前記絶縁物質層３０を蝕刻対象物とした等方性蝕刻（通常，湿式蝕刻）を結果物全面に行うことにより前記絶縁物質層３０を除去する。このときレジストパターン形成のための露光時発生するかもしれないミスアラインにより、前記パターンが周辺回路領域方向に縮小された形で形成される場合、前記湿式蝕刻後除去されず残らなけらばならない周辺回路領域上の絶縁物質層まで除去されるので本発明の目的を達成できない場合が生じる。前記図４Ａで前記溝７を一つ以上形成したものは、マスクパターンのミスアラインで発生する言及した問題点を防止するためである。
【００２８】図６Ｅを参照すると、導電層６０を形成する工程を図示したもので、前記ストリッジ電極１００全面に固有導電物質，例えばＴａ２Ｏ３やＯＮＯ膜を塗布し誘電体膜１１０を形成し、結果物全面に不純物がドープされた多結晶シリコンのような導電物質を蒸着した後パターニングすることによりプレート電極１２０を形成した後，結果物全面に，例えばＢＰＳＧ（Ｂｏｒｏ ＰｈｏｓｐｈｏｒｏｕｓＳｉｌｉｃａｔｅ Ｇｌａｓｓ）のような絶縁物質を塗布し層間絶縁層４０を形成する。引き続き、導電層６０を形成するが、これは通常の金属化工程による。
【００２９】図７は本発明による半導体メモリ装置の製造方法の一適用例を説明するための断面図で、前記図４Ａないし図６Ｅではその表面が平坦化層（参照符号２６）を形成し、キャパシタを形成する前に表面を平坦化にした後チャネルを形成した場合を図示しているが、前記図７では平坦化工程なしにキャパシタを形成した場合でも前述した本発明の目的を達成できることを示している。
【００３０】なお、本発明は前記実施例に限定されるものではなく、本発明の精神を逸脱しない範囲で種々の改変をなし得ることは勿論である。
【００３１】
【発明の効果】したがって本発明による半導体メモリ装置によると、セルアレイ領域と周辺回路領域の間の境界領域にセルアレイを形成するため使われる物質でチャネルを一つ以上形成し境界領域で発生する段差を最小化する。その結果、従来、半導体メモリ装置で問題となった，セルアレイ領域と周辺回路領域の間の段差による導電層の信頼度低下問題を防止できるだけではなく、周辺回路領域の表面平坦化を同時に達成できる。
【図面の簡単な説明】
【図１】図１は従来方法により製造された半導体メモリ装置の断面図。
【図２】図２は本発明の方法により製造された半導体メモリ装置を説明するための簡略な斜視図。
【図３】図３Ａ及び図３Ｂは本発明の方法により製造される半導体メモリ装置を説明するための半導体メモリ装置の斜視図。
【図４】図４Ａ及び図４Ｂは本発明による半導体メモリ装置の製造方法を説明するための断面図。
【図５】図５Ｃ及び図５Ｄは本発明による半導体メモリ装置の製造方法を説明するための断面図。
【図６】図６Ｅは本発明による半導体メモリ装置の製造方法を説明するための断面図。
【図７】図７は本発明による半導体メモリ装置の製造方法の一適用例を説明するための断面図。
【符号の説明】
７…溝
９…凹部
１４，１６，１８．．トランジスタ−
３０…絶縁物質層
７０…第２物質
７４…第３物質層
１００…ストリッジ電極
１００ｂ…第１物質層
２００…チャネル
【特許請求の範囲】
【請求項１】セルアレイ領域，周辺回路領域及び前記セルアレイ領域と周辺回路領域の間の境界領域で構成される半導体メモリ装置において、前記境界領域に前記セルアレイ領域を囲む形でチャネルが形成されていることを特徴とする半導体メモリ装置。
【請求項２】前記セルアレイ領域に形成されたメモリセルは１つのキャパシタと１つのトランジスタで構成されるダイナミックランダムアクセスメモリセルであることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】前記キャパシタは円筒型ストリッジ電極で構成されることを特徴とする請求項２記載の半導体メモリ装置。
【請求項４】前記チャネルの最上部はセルアレイ領域に形成された前記ストリッジ電極の最上部と同じ高さで形成されることを特徴とする請求項３記載の半導体メモリ装置。
【請求項５】前記チャネルの厚さは前記円筒型ストリッジ電極の厚さと同一であることを特徴とする請求項３記載の半導体メモリ装置。
【請求項６】前記チャネルは１個以上形成されることを特徴とする請求項１記載の半導体メモリ装置。
【請求項７】セルアレイ領域，周辺回路領域及びセルアレイ領域と周辺回路領域の間の境界領域を含む半導体メモリ装置の製造方法において、半導体ウェーハの全面に絶縁物質層を形成する工程と、前記境界領域の絶縁物質層に前記セルアレイ領域を囲む溝を形成する工程と、前記溝の内面上に第１物質で構成された上部が除去されたトンネルを形成する工程と、前記境界領域の絶縁物質層を除去する工程とを含む半導体メモリ装置の製造方法。
【請求項８】前記チャネルは前記溝が形成された絶縁物質層の全面に第１物質を塗布して第１物質層を形成し、前記第１物質層が形成された溝内部を第２物質で埋め立て、前記第２物質を蝕刻マスクに用いて前記第１物質層を異方性蝕刻し前記溝内面以外の部分の第１物質層を除去し、前記第２物質及び前記絶縁物質層を除去して形成することを特徴とする請求項７記載の半導体メモリ装置の製造方法。
【請求項９】前記第１物質層上に前記レジストを前記溝の深さよりも厚く塗布した後、前記溝内面部位以外に形成された第１物質層の最上部が露出されるまでエッチバックし溝を埋め立てることを特徴とする請求項８記載の半導体メモリ装置の製造方法。
【請求項１０】前記チャネルを形成した後、前記境界領域以外の部位にレジスト層を形成した後、前記レジスト層をエッチングマスクとして用いて前記絶縁物質層を蝕刻し除去することを特徴とする請求項７記載の半導体メモリ装置の製造方法。
【請求項１１】セルアレイ領域，周辺回路領域及びセルアレイ領域と周辺回路領域の間の境界領域で構成される半導体メモリ装置を製造するにおいて、半導体基板全面に絶縁物質層を形成する工程と、前記絶縁物質層を部分的に除去することにより、前記セルアレイ領域には各セルを構成するトランジスタのソース領域上にソース領域を含み、ソース領域より広い凹部を形成し、前記境界領域で前記セルアレイ領域を囲む溝を形成する工程と、結果物全面にストリッジ電極の形成のための第１物質を形成する工程と、前記凹部及び溝の第１物質層上に第２物質を埋め立てる工程と、前記第２物質を蝕刻マスクにし、前記第１物質層を蝕刻対象物にした異方性蝕刻を結果物全面に行ない凹部及び溝の内面上に形成された部分以外の全ての第１物質層全てを除去する工程と、前記第２物質を除去する工程と、及び前記セルアレイ領域及び境界領域の絶縁物質層を除去する工程からなることを特徴とする半導体メモリ装置の製造方法。
【請求項１２】前記セルアレイ領域及び境界領域の絶縁物質層を除去する工程は、前記第２物質を除去した後結果物の全面に第３物質層を形成した後、前記セルアレイ領域の全部と前記境界領域の一部が露出されるように前記第３物質を部分的に除去し第３物質層パターンを形成する工程と、前記第３物質層パターンを蝕刻マスクとして用いて前記セルアレイ領域及び境界領域の絶縁物質層を除去した後前記第３物質層パターンを除去する工程からなることを特徴とする請求項１１記載の半導体メモリ装置の製造方法。
【請求項１】セルアレイ領域，周辺回路領域及び前記セルアレイ領域と周辺回路領域の間の境界領域で構成される半導体メモリ装置において、前記境界領域に前記セルアレイ領域を囲む形でチャネルが形成されていることを特徴とする半導体メモリ装置。
【請求項２】前記セルアレイ領域に形成されたメモリセルは１つのキャパシタと１つのトランジスタで構成されるダイナミックランダムアクセスメモリセルであることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】前記キャパシタは円筒型ストリッジ電極で構成されることを特徴とする請求項２記載の半導体メモリ装置。
【請求項４】前記チャネルの最上部はセルアレイ領域に形成された前記ストリッジ電極の最上部と同じ高さで形成されることを特徴とする請求項３記載の半導体メモリ装置。
【請求項５】前記チャネルの厚さは前記円筒型ストリッジ電極の厚さと同一であることを特徴とする請求項３記載の半導体メモリ装置。
【請求項６】前記チャネルは１個以上形成されることを特徴とする請求項１記載の半導体メモリ装置。
【請求項７】セルアレイ領域，周辺回路領域及びセルアレイ領域と周辺回路領域の間の境界領域を含む半導体メモリ装置の製造方法において、半導体ウェーハの全面に絶縁物質層を形成する工程と、前記境界領域の絶縁物質層に前記セルアレイ領域を囲む溝を形成する工程と、前記溝の内面上に第１物質で構成された上部が除去されたトンネルを形成する工程と、前記境界領域の絶縁物質層を除去する工程とを含む半導体メモリ装置の製造方法。
【請求項８】前記チャネルは前記溝が形成された絶縁物質層の全面に第１物質を塗布して第１物質層を形成し、前記第１物質層が形成された溝内部を第２物質で埋め立て、前記第２物質を蝕刻マスクに用いて前記第１物質層を異方性蝕刻し前記溝内面以外の部分の第１物質層を除去し、前記第２物質及び前記絶縁物質層を除去して形成することを特徴とする請求項７記載の半導体メモリ装置の製造方法。
【請求項９】前記第１物質層上に前記レジストを前記溝の深さよりも厚く塗布した後、前記溝内面部位以外に形成された第１物質層の最上部が露出されるまでエッチバックし溝を埋め立てることを特徴とする請求項８記載の半導体メモリ装置の製造方法。
【請求項１０】前記チャネルを形成した後、前記境界領域以外の部位にレジスト層を形成した後、前記レジスト層をエッチングマスクとして用いて前記絶縁物質層を蝕刻し除去することを特徴とする請求項７記載の半導体メモリ装置の製造方法。
【請求項１１】セルアレイ領域，周辺回路領域及びセルアレイ領域と周辺回路領域の間の境界領域で構成される半導体メモリ装置を製造するにおいて、半導体基板全面に絶縁物質層を形成する工程と、前記絶縁物質層を部分的に除去することにより、前記セルアレイ領域には各セルを構成するトランジスタのソース領域上にソース領域を含み、ソース領域より広い凹部を形成し、前記境界領域で前記セルアレイ領域を囲む溝を形成する工程と、結果物全面にストリッジ電極の形成のための第１物質を形成する工程と、前記凹部及び溝の第１物質層上に第２物質を埋め立てる工程と、前記第２物質を蝕刻マスクにし、前記第１物質層を蝕刻対象物にした異方性蝕刻を結果物全面に行ない凹部及び溝の内面上に形成された部分以外の全ての第１物質層全てを除去する工程と、前記第２物質を除去する工程と、及び前記セルアレイ領域及び境界領域の絶縁物質層を除去する工程からなることを特徴とする半導体メモリ装置の製造方法。
【請求項１２】前記セルアレイ領域及び境界領域の絶縁物質層を除去する工程は、前記第２物質を除去した後結果物の全面に第３物質層を形成した後、前記セルアレイ領域の全部と前記境界領域の一部が露出されるように前記第３物質を部分的に除去し第３物質層パターンを形成する工程と、前記第３物質層パターンを蝕刻マスクとして用いて前記セルアレイ領域及び境界領域の絶縁物質層を除去した後前記第３物質層パターンを除去する工程からなることを特徴とする請求項１１記載の半導体メモリ装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開平７−７０８４
【公開日】平成７年（１９９５）１月１０日
【国際特許分類】
【出願番号】特願平４−１８７０３２
【出願日】平成４年（１９９２）７月１４日
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【公開日】平成７年（１９９５）１月１０日
【国際特許分類】
【出願日】平成４年（１９９２）７月１４日
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
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