半導体装置の製造方法
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法に係り、詳しくはＤＲＡＭメモリセルのように半導体基板上にキャパシタを形成する方法に関する。
【０００２】
【従来の技術】図２に従来のスタック型（積層型）ＤＲＡＭメモリセルの製造方法を示す。まず図２（ａ）に示すようにシリコン基板１の表面部にＬＯＣＯＳ法により厚いフィールド酸化膜２を選択的に形成し、素子分離を行う。次に基板１の露出表面にゲート絶縁膜となる薄い酸化膜３を形成し、さらに全面にゲート電極を形成するためのポリシリコンを形成する。そして、このポリシリコンにPOCl3 を拡散源としてリンをドープして導電性を持たせた後、ゲートホトリソと異方性エッチングを行ってポリシリコンをパターニングすることによりゲート電極４を形成する。この時同時に酸化膜３もゲート電極４と同一パターンにパターニングする。次に、ゲート電極４をマスクとしてヒ素（75As+ ）を基板１にイオン注入することによりソース・ドレイン５を形成する。これでトランスファゲートトランジスタが完成する。
【０００３】次に全面に図２（ｂ）に示すようにＣＶＤSiO2膜６を成長させ、これに、ホトリソと異方性エッチングによってコンタクトホール７を開ける。その後、コンタクトホール７部分を含む全面にキャパシタのストレージ電極形成のためのポリシリコンを形成し、POCl3 を拡散源としてリンをポリシリコンにドープし導電性を持たせ、さらにそのポリシリコンをホトリソ・エッチングによってパターニングすることによりキャパシタのストレージ電極８を形成する。その後、ストレージ電極８の表面にキャパシタ絶縁膜となる薄い熱酸化膜９を形成した後、キャパシタのプレート電極となるためのポリシリコンを全面に形成し、POCl3 を拡散源としてリンをポリシリコンにドープし導電性をもたせる。その後、そのポリシリコンをホトリソ・エッチングでパターニングすることによりキャパシタのプレート電極１０を形成する。以上でキャパシタが完成する。
【０００４】その後、図２（ｃ）に示すように全面にＢＰＳＧ膜１１を成長させ、９００℃程度の熱処理を行って表面の平坦化を図る。その後、ＢＰＳＧ膜１１およびＣＶＤSiO2膜６にホトリソ・エッチングによってコンタクトホール１２を形成し、さらにアルミのスパッタとホトリソ・エッチングによるパターニングを行うことによりビット線１３を形成する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記のような従来の製造方法では、高集積化、基板の縮小化によりキャパシタのストレージ電極８が縮小されると、充分なキャパシタ容量が得られず、ホールドタイム不良が生じ、デバイス特性の劣化、歩留りの低下という問題が生じる。
【０００６】この発明は上記の点に鑑みなされたもので、キャパシタ電極が縮小されても該電極の表面積を大きくとることができ、充分なキャパシタ容量が得られる半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明では、大きな凹凸を有する第１の膜を形成し、さらにその上に、小さな凹凸を有する第２の膜を形成して、この２層膜でキャパシタの下部電極を形成する。
【０００８】
【作用】上記形成法によれば、キャパシタ下部電極の表面形状は、第１の膜による大きな凹凸の上に第２の膜による小さな凹凸が乗った形となり、したがって、下部電極が縮小されても、上記２種類の凹凸により下部電極の表面積を格段に大きくすることができる。したがって、その後下部電極上にキャパシタ絶縁膜を形成し、さらに上部電極を形成してキャパシタを完成させれば、キャパシタ平面積が縮小されても充分なキャパシタ容量を得ることができる。
【０００９】
【実施例】以下この発明の一実施例を図１を参照して説明する。一実施例は、この発明をＤＲＡＭメモリセルのキャパシタ形成に応用した場合である。勿論、この発明は、他のキャパシタ形成にも利用できる。
【００１０】図１（ａ）において、２１はシリコン基板であり、このシリコン基板２１にフィールド酸化膜２２を形成して素子分離後、該基板２１にトランスファゲートトランジスタを形成する。このトランスファゲートトランジスタはゲート酸化膜２３、ゲート電極２４、ソース・ドレイン拡散層２５からなり、詳細な製造法は従来と同一である。その後、基板２１上の全面に層間絶縁膜としてＣＶＤSiO2膜２６を成長させ、これにコンタクトホール２７を開ける。
【００１１】これ以後がキャパシタ形成工程であり、まず図１（ａ）に示すように、基板上の全面に下部電極の第１の膜として、大きな凹凸を有するシリコン膜２８を形成する。このシリコン膜２８は、例えば温度５７５℃，圧力0.２Torrで、SiH4（シラン）ガスを用いてＬＰＣＶＤ（減圧化学気相成長）法によりアモルファスシリコンを１００nm厚に形成し、引き続き真空中で１５分アニールを行うことによって形成される。この場合の条件では約0.２μｍの凹凸となる。次に、一旦、上記構造体をＬＰＣＶＤ炉から取り出してシリコン膜２８を大気に曝した後、シリコン膜２８上に下部電極の第２の膜として、小さな凹凸を有するシリコン膜２９を形成する。このシリコン膜２９は、例えば温度５７０℃，圧力0.２Torrで、SiH4ガスを用いて３０nm程度ＬＰＣＶＤ法によりアモルファスシリコンを形成し、引き続いて真空中で５分アニールすることによって形成される。この場合の条件では、約３０nmの凹凸となる。
【００１２】しかる後、シリコン膜２９，２８に不純物を導入して導電性をもたせた後、これらシリコン膜２９，２８を図１（ｂ）に示すようにパターニングすることにより、２層膜構造のキャパシタ下部電極３０を形成する。この下部電極３０の表面形状は、シリコン膜２８による大きな凹凸の上にシリコン膜２９による小さな凹凸が乗った形となり、２種類の凹凸で表面積が増大されている。
【００１３】なお、前記シリコン膜２８，２９の形成法および形成条件は上記方法や条件に限ったものではなく、他の方法や条件でもよい。ただし、大きな凹凸を有するシリコン膜２８は、0.０５μｍから0.２μｍの凹凸で形成する。これより凹凸が大きいと、全体が平坦となり、表面積増加の効果は小さくなり、これより小さいと、引き続いて形成する小さな凹凸を有するシリコン膜２９によって凹部が埋められて、表面積増加の効果が小さくなる。また、小さな凹凸を有するシリコン膜２９は0.０１μｍから0.０５μｍの凹凸で形成する。これより大きい凹凸だと、下層の大きな凹凸を有するシリコン膜２８の凹部が埋められ、これより小さい凹凸だと表面積増加の効果が小さくなる。また、上記製造法ではシリコン膜２８の形成後、一旦ＬＰＣＶＤ炉から出してシリコン膜２８を大気に曝しており、これはシリコン膜２８の表面に自然酸化膜を形成することにより、上部にシリコン膜２９を成長させる際、下のシリコン膜２８の結晶成長と不連続にして新しい成長の核を形成可能とし、その結果、下のシリコン膜２８に影響されない、小さな凹凸を有する前記シリコン膜２９を形成可能とするものであるが、大気に曝す代わりに同じＬＰＣＶＤ炉で酸素を流して自然酸化膜を形成してもよい。自然酸化膜は、シリコン膜２９，２８に不純物を導入するためのイオン注入やその後の熱処理により破壊されるため下部電極３０の導電性に悪影響を与えることはない。
【００１４】以上のようにして下部電極３０を形成したら、次に図１（ｃ）に示すように下部電極３０の表面にキャパシタ絶縁膜として薄い熱酸化膜３１を形成し、さらにその上に上部電極３２をポリシリコンで形成してキャパシタを完成させる。さらに全体に中間絶縁膜３３を形成し、コンタクトホール３４を開け、ビット線３５を形成してＤＲＡＭメモリセルを完成させる。
【００１５】
【発明の効果】以上詳細に説明したようにこの発明によれば、大きい凹凸を有する第１の膜上に小さい凹凸を有する第２の膜を形成して、大きい凹凸の上に小さい凹凸が乗った表面形状にキャパシタの下部電極を形成するようにしたので、キャパシタの平面積が縮小されても下部電極の表面積を増大させて、充分なキャパシタ容量を得ることができる。したがって、例えばＤＲＡＭメモリセルにおいてホールドタイム不良が発生せず、デバイス特性の向上、歩留りの向上を図ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例を示す工程断面図である。
【図２】従来のスタック型ＤＲＡＭメモリセルの製造方法を示す工程断面図である。
【符号の説明】
２８ シリコン膜
２９ シリコン膜
３０ 下部電極
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法に係り、詳しくはＤＲＡＭメモリセルのように半導体基板上にキャパシタを形成する方法に関する。
【０００２】
【従来の技術】図２に従来のスタック型（積層型）ＤＲＡＭメモリセルの製造方法を示す。まず図２（ａ）に示すようにシリコン基板１の表面部にＬＯＣＯＳ法により厚いフィールド酸化膜２を選択的に形成し、素子分離を行う。次に基板１の露出表面にゲート絶縁膜となる薄い酸化膜３を形成し、さらに全面にゲート電極を形成するためのポリシリコンを形成する。そして、このポリシリコンにPOCl3 を拡散源としてリンをドープして導電性を持たせた後、ゲートホトリソと異方性エッチングを行ってポリシリコンをパターニングすることによりゲート電極４を形成する。この時同時に酸化膜３もゲート電極４と同一パターンにパターニングする。次に、ゲート電極４をマスクとしてヒ素（75As+ ）を基板１にイオン注入することによりソース・ドレイン５を形成する。これでトランスファゲートトランジスタが完成する。
【０００３】次に全面に図２（ｂ）に示すようにＣＶＤSiO2膜６を成長させ、これに、ホトリソと異方性エッチングによってコンタクトホール７を開ける。その後、コンタクトホール７部分を含む全面にキャパシタのストレージ電極形成のためのポリシリコンを形成し、POCl3 を拡散源としてリンをポリシリコンにドープし導電性を持たせ、さらにそのポリシリコンをホトリソ・エッチングによってパターニングすることによりキャパシタのストレージ電極８を形成する。その後、ストレージ電極８の表面にキャパシタ絶縁膜となる薄い熱酸化膜９を形成した後、キャパシタのプレート電極となるためのポリシリコンを全面に形成し、POCl3 を拡散源としてリンをポリシリコンにドープし導電性をもたせる。その後、そのポリシリコンをホトリソ・エッチングでパターニングすることによりキャパシタのプレート電極１０を形成する。以上でキャパシタが完成する。
【０００４】その後、図２（ｃ）に示すように全面にＢＰＳＧ膜１１を成長させ、９００℃程度の熱処理を行って表面の平坦化を図る。その後、ＢＰＳＧ膜１１およびＣＶＤSiO2膜６にホトリソ・エッチングによってコンタクトホール１２を形成し、さらにアルミのスパッタとホトリソ・エッチングによるパターニングを行うことによりビット線１３を形成する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記のような従来の製造方法では、高集積化、基板の縮小化によりキャパシタのストレージ電極８が縮小されると、充分なキャパシタ容量が得られず、ホールドタイム不良が生じ、デバイス特性の劣化、歩留りの低下という問題が生じる。
【０００６】この発明は上記の点に鑑みなされたもので、キャパシタ電極が縮小されても該電極の表面積を大きくとることができ、充分なキャパシタ容量が得られる半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明では、大きな凹凸を有する第１の膜を形成し、さらにその上に、小さな凹凸を有する第２の膜を形成して、この２層膜でキャパシタの下部電極を形成する。
【０００８】
【作用】上記形成法によれば、キャパシタ下部電極の表面形状は、第１の膜による大きな凹凸の上に第２の膜による小さな凹凸が乗った形となり、したがって、下部電極が縮小されても、上記２種類の凹凸により下部電極の表面積を格段に大きくすることができる。したがって、その後下部電極上にキャパシタ絶縁膜を形成し、さらに上部電極を形成してキャパシタを完成させれば、キャパシタ平面積が縮小されても充分なキャパシタ容量を得ることができる。
【０００９】
【実施例】以下この発明の一実施例を図１を参照して説明する。一実施例は、この発明をＤＲＡＭメモリセルのキャパシタ形成に応用した場合である。勿論、この発明は、他のキャパシタ形成にも利用できる。
【００１０】図１（ａ）において、２１はシリコン基板であり、このシリコン基板２１にフィールド酸化膜２２を形成して素子分離後、該基板２１にトランスファゲートトランジスタを形成する。このトランスファゲートトランジスタはゲート酸化膜２３、ゲート電極２４、ソース・ドレイン拡散層２５からなり、詳細な製造法は従来と同一である。その後、基板２１上の全面に層間絶縁膜としてＣＶＤSiO2膜２６を成長させ、これにコンタクトホール２７を開ける。
【００１１】これ以後がキャパシタ形成工程であり、まず図１（ａ）に示すように、基板上の全面に下部電極の第１の膜として、大きな凹凸を有するシリコン膜２８を形成する。このシリコン膜２８は、例えば温度５７５℃，圧力0.２Torrで、SiH4（シラン）ガスを用いてＬＰＣＶＤ（減圧化学気相成長）法によりアモルファスシリコンを１００nm厚に形成し、引き続き真空中で１５分アニールを行うことによって形成される。この場合の条件では約0.２μｍの凹凸となる。次に、一旦、上記構造体をＬＰＣＶＤ炉から取り出してシリコン膜２８を大気に曝した後、シリコン膜２８上に下部電極の第２の膜として、小さな凹凸を有するシリコン膜２９を形成する。このシリコン膜２９は、例えば温度５７０℃，圧力0.２Torrで、SiH4ガスを用いて３０nm程度ＬＰＣＶＤ法によりアモルファスシリコンを形成し、引き続いて真空中で５分アニールすることによって形成される。この場合の条件では、約３０nmの凹凸となる。
【００１２】しかる後、シリコン膜２９，２８に不純物を導入して導電性をもたせた後、これらシリコン膜２９，２８を図１（ｂ）に示すようにパターニングすることにより、２層膜構造のキャパシタ下部電極３０を形成する。この下部電極３０の表面形状は、シリコン膜２８による大きな凹凸の上にシリコン膜２９による小さな凹凸が乗った形となり、２種類の凹凸で表面積が増大されている。
【００１３】なお、前記シリコン膜２８，２９の形成法および形成条件は上記方法や条件に限ったものではなく、他の方法や条件でもよい。ただし、大きな凹凸を有するシリコン膜２８は、0.０５μｍから0.２μｍの凹凸で形成する。これより凹凸が大きいと、全体が平坦となり、表面積増加の効果は小さくなり、これより小さいと、引き続いて形成する小さな凹凸を有するシリコン膜２９によって凹部が埋められて、表面積増加の効果が小さくなる。また、小さな凹凸を有するシリコン膜２９は0.０１μｍから0.０５μｍの凹凸で形成する。これより大きい凹凸だと、下層の大きな凹凸を有するシリコン膜２８の凹部が埋められ、これより小さい凹凸だと表面積増加の効果が小さくなる。また、上記製造法ではシリコン膜２８の形成後、一旦ＬＰＣＶＤ炉から出してシリコン膜２８を大気に曝しており、これはシリコン膜２８の表面に自然酸化膜を形成することにより、上部にシリコン膜２９を成長させる際、下のシリコン膜２８の結晶成長と不連続にして新しい成長の核を形成可能とし、その結果、下のシリコン膜２８に影響されない、小さな凹凸を有する前記シリコン膜２９を形成可能とするものであるが、大気に曝す代わりに同じＬＰＣＶＤ炉で酸素を流して自然酸化膜を形成してもよい。自然酸化膜は、シリコン膜２９，２８に不純物を導入するためのイオン注入やその後の熱処理により破壊されるため下部電極３０の導電性に悪影響を与えることはない。
【００１４】以上のようにして下部電極３０を形成したら、次に図１（ｃ）に示すように下部電極３０の表面にキャパシタ絶縁膜として薄い熱酸化膜３１を形成し、さらにその上に上部電極３２をポリシリコンで形成してキャパシタを完成させる。さらに全体に中間絶縁膜３３を形成し、コンタクトホール３４を開け、ビット線３５を形成してＤＲＡＭメモリセルを完成させる。
【００１５】
【発明の効果】以上詳細に説明したようにこの発明によれば、大きい凹凸を有する第１の膜上に小さい凹凸を有する第２の膜を形成して、大きい凹凸の上に小さい凹凸が乗った表面形状にキャパシタの下部電極を形成するようにしたので、キャパシタの平面積が縮小されても下部電極の表面積を増大させて、充分なキャパシタ容量を得ることができる。したがって、例えばＤＲＡＭメモリセルにおいてホールドタイム不良が発生せず、デバイス特性の向上、歩留りの向上を図ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例を示す工程断面図である。
【図２】従来のスタック型ＤＲＡＭメモリセルの製造方法を示す工程断面図である。
【符号の説明】
２８ シリコン膜
２９ シリコン膜
３０ 下部電極
【特許請求の範囲】
【請求項１】 基板上に、凹凸を有する第１のシリコン膜を形成する工程と、前記第１のシリコン膜の表面上に酸化膜を形成する工程と、前記酸化膜の表面上に、前記第1のシリコン膜の凹凸よりも小さな凹凸を有する第２のシリコン膜を形成する工程と、前記酸化膜を破壊する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】 請求項1記載の半導体装置の製造方法において、前記第１のシリコン膜及び前記第2のシリコン膜は、ともに減圧CVD炉内で、SiH4を反応させることにより形成されることを特徴とする半導体装置の製造方法。
【請求項３】 請求項1乃至2記載の半導体装置の製造方法において、前記酸化膜は、前記基板と前記第１のシリコン膜とを大気に曝す、又は減圧CVD炉内で SiH4とO2を反応させることにより形成されることを特徴とする半導体装置の製造方法。
【請求項１】 基板上に、凹凸を有する第１のシリコン膜を形成する工程と、前記第１のシリコン膜の表面上に酸化膜を形成する工程と、前記酸化膜の表面上に、前記第1のシリコン膜の凹凸よりも小さな凹凸を有する第２のシリコン膜を形成する工程と、前記酸化膜を破壊する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】 請求項1記載の半導体装置の製造方法において、前記第１のシリコン膜及び前記第2のシリコン膜は、ともに減圧CVD炉内で、SiH4を反応させることにより形成されることを特徴とする半導体装置の製造方法。
【請求項３】 請求項1乃至2記載の半導体装置の製造方法において、前記酸化膜は、前記基板と前記第１のシリコン膜とを大気に曝す、又は減圧CVD炉内で SiH4とO2を反応させることにより形成されることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図２】
【特許番号】特許第３０７５６２０号（Ｐ３０７５６２０）
【登録日】平成１２年６月９日（２０００．６．９）
【発行日】平成１２年８月１４日（２０００．８．１４）
【国際特許分類】
【出願番号】特願平３−３５４３１４
【出願日】平成３年１２月２０日（１９９１．１２．２０）
【公開番号】特開平５−１７５４５０
【公開日】平成５年７月１３日（１９９３．７．１３）
【審査請求日】平成９年１１月２５日（１９９７．１１．２５）
【出願人】（３９０００８８５５）宮崎沖電気株式会社 (151)
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【参考文献】
【文献】特開 平５−１３６７７（ＪＰ，Ａ）
【登録日】平成１２年６月９日（２０００．６．９）
【発行日】平成１２年８月１４日（２０００．８．１４）
【国際特許分類】
【出願日】平成３年１２月２０日（１９９１．１２．２０）
【公開番号】特開平５−１７５４５０
【公開日】平成５年７月１３日（１９９３．７．１３）
【審査請求日】平成９年１１月２５日（１９９７．１１．２５）
【出願人】（３９０００８８５５）宮崎沖電気株式会社 (151)
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【参考文献】
【文献】特開 平５−１３６７７（ＪＰ，Ａ）
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