半導体集積回路装置
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、高集積化を必要とする半導体集積回路装置に適用して有効な技術に関するものである。
〔従来の技術〕
DRAM（Ｄynamic Ｒandom Ａccess Ｍemory）のメモリセルは、メモリセル選択用のMISFETとその一方の半導体領域に直列に接続された情報蓄積用容量素子とで構成されている。前記メモリセル選択用のMISFETのゲート電極は、ワード線に接続され、このワード線によって制御されている。ゲート電極及びワード線は、第１層目ゲート電極材料例えば抵抗値を低減する不純物が導入された多結晶珪素膜で構成されている。メモリセル選択用のMISFETの他方の半導体領域はデータ線に接続されている。
前記メモリセル以外つまりメモリセルアレイ以外の周辺回路としては、クロック系回路、デコーダ回路、ブートストラップ回路等が配置されている。これらの周辺回路は、MISFET、抵抗素子、容量素子等の半導体素子を主体として構成されている。
例えば、前記抵抗素子は、▲■■■▼や▲■■■▼等のクロック系回路の遅延回路を構成している。この抵抗素子は、前記メモリセル選択用のMISFETのゲート電極及びワード線と同一導電層例えば抵抗値を低減する不純物が導入された多結晶珪素膜で構成されている。
前記容量素子は、例えばワードブートストラップ回路の昇圧容量素子を構成している。この昇圧容量素子はMOS容量で構成されている。下層の電極は、半導体基板の主面部に形成された半導体領域（例えばｎ型）で構成される。誘電体膜は、前記半導体基板の主面に形成された絶縁膜（例えば酸化珪素膜）で構成される。上層の電極は、前記メモリセルのMISFETのゲート電極及びワード線と同一導電層で構成されている。
なお、DRAMについては、例えば、日経マグロウヒル社，別冊No.1「日経マイクロデバイス」,1987年５月号，第165頁乃至第174頁に記載されている。
〔発明が解決しようとする問題点〕
本発明者は、４［Mbit］の大容量を有するDRAMの開発に先立ち、次の問題点が生じることを見出した。
前記DRAMの周辺回路を構成する半導体素子のうち、抵抗素子や容量素子の占有面積は非常に大きい。しかも、これらの抵抗素子や容量素子は第１層目ゲート電極材料で形成されるので、この第１層目ゲート電極材料で構成される素子以外の領域に必然的に構成される。このため、DRAMの集積度を向上することができない。
本発明の目的は、半導体集積回路装置の集積度を向上することが可能な技術を提供することにある。
本発明の他の目的は、抵抗素子や容量素子の占有面積を縮小し、前記目的を達成することが可能な技術を提供することにある。
本発明の他の目的は、前記目的を達成すると共に、製造工程を低減することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
〔問題点を解決するための手段〕
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
DRAMを有する半導体集積回路装置において、メモリセルのメモリセル選択用MISFETのゲート電極と同一導電層で前記メモリセル以外の周辺回路の第１半導体素子を構成し、メモリセルのスタックド構造の情報蓄積用容量素子の下層の電極層又は及び上層の電極層と同一導電層で前記周辺回路の第１半導体素子の上部に第２半導体素子を設ける。
〔作 用〕
上述した手段によれば、前記第１半導体素子の占有面積を利用して第２半導体素子の占有面積を縮小することができるので、半導体集積回路装置の集積度を向上することができる。
また、DRAMにおいては、スタックド構造の情報蓄積用容量素子の電極層と同一導電層で第２半導体素子を形成することができるので、前記と同様に半導体集積回路装置の集積度を向上することができると共に、半導体集積回路装置の製造工程を低減することができる。
以下、本発明の構成について、一実施例とともに説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
〔発明の実施例〕
（実施例 Ｉ）
本実施例Ｉは、４［Mbit］の大容量を有するDRAMを備えた半導体集積回路装置に本発明を適用した、本発明の第１実施例である。
本発明の実施例ＩであるDRAMを備えた半導体集積回路装置を第２図（等価回路図）で示す。
第２図に示すように、DRAMはフォールデットビットライン方式で構成されている。DRAMのメモリセルアレイ（メモリセルマット）は、行方向に相補性データ線DL,▲■■▼を延在させている。この相補性データ線DLはセンスアンプSAに接続されている。相補性データ線DLと交差する列方向にはワード線WLを延在させている。
前記ワード線WLは、メモリセルアレイの端部に配置されたＸデコーダ回路XDECに接続されている。Ｘデコーダ回路XDECは、ワード線選択信号φijとアドレス信号a2〜a8で形成されたデコード信号φｄとで駆動される駆動用MISFETQDによってワード線WLを駆動するように構成されている。
前記ワード線選択信号φijはアドレス信号a0及びa1とワードブートストラップ回路WBから出力されるワード線駆動信号φχとで形成される。ワードブートストラップ回路WBは、ワード線駆動信号φＸを主に昇圧容量（ワードブースト容量）CWBで昇圧するように構成されている。ワードブートストラップ回路WBは、メモリセルの情報書込動作時、メモリセル選択用MISFETのしきい値電圧に相当する分、情報となる電圧が低下することを防止するために、ワード線WLを駆動する電圧を高めるように構成されている。ワードブートストラップ回路WBは、昇圧容量CWBの他に、インバータ回路In、ｐチャネルMISFET及び複数のｎチャネルMISFETで構成されている。VCCは電源電圧端子（例えば回路の動作電圧５［Ｖ］）、VSSは基準電圧端子（例えば回路の接地電圧０［Ｖ］）である。▲■■▼はプリチャージ信号端子である。
前記センスアンプSAは、Ｙセレクト信号線YSLで制御されるＹスイッチ用MISFETQyを介在させてコモンデータ線I/O,▲■■■▼に接続されている。Ｙセレクト信号線YSLは、Ｙデコーダ回路YDECで駆動される。
前記相補性データ線DLとワード線WLとの交差部には、１［bit］の情報を記憶するメモリセルＭが配置されている。メモリセルＭは、メモリセル選択用のｎチャネルMISFETQsと、その一方の半導体領域に直列に一方の電極が接続された情報蓄積用容量素子Csとで構成されている。
メモリセルＭのMISFETQsは、他方の半導体領域が相補性データ線DLに接続され、ゲート電極がワード線WLに接続されている。情報蓄積用容量素子Csの他方の電極は電源電圧1/2VCCに接続されている。電源電圧1/2VCCは基準電圧VSSと電源電圧VCCとの中間電位である。
次に、前記DRAMのメモリセルＭ及びDRAMの周辺回路（ワードブートストラップ回路WB）を構成する素子の具体的な構造について説明する。
DRAMのメモリセル及び周辺回路の素子を第１図（要部断面図）で示す。第１図の左側はメモリセルＭ部分の断面を示し、第１図の右側は周辺回路を構成する相補型MISFET（CMOS）及び昇圧容量素子CWBの断面を示している。なお、第１図において、符号のうちの数字が同一のものは同一の製造工程によって形成されていることを示している。
第１図に示すように、DRAMは単結晶珪素からなるp-型半導体基板１で構成されている。半導体基板１のメモリセルＭ（メモリセルアレイ）形成領域及びｎチャネルMISFETQn形成領域の主面部には、ｐ型ウエル領域２が設けられている。半導体基板１のｐチャネルMISFET形成領域Qpの主面部には、ｎ型ウエル領域３が設けられている。
ウエル領域２、３の夫々の半導体素子形成領域の主面上には、素子間分離用絶縁膜（フィールド絶縁膜）５が設けられている。素子間分離用絶縁膜５の下部であってウエル領域２の主面部には、ｐ型チャネルストッパ領域4Aが設けられている。
前記ウエル領域２のメモリセルＭ形成領域の主面部には、ｐ型ポテンシャルバリア層4Bが設けられている。ポテンシャルバリア層4Bは、メモリセルＭ形成領域の実質的に全面に設けられている。ポテンシャルバリア層4Bは、前記チャネルストッパ領域4Aと同一製造工程及び同一製造マスクで形成されている。このポテンシャルバリア層4Bは、チャネルストッパ領域を形成するためにその形成領域に導入されたｐ型不純物（Ｂ）をメモリセルＭ形成領域下まで引き伸し拡散することによって構成されている。
メモリセルＭのメモリセル選択用のMISFETQsは、ウエル領域２（実際にはポテンシャルバリア層4B）の主面部に構成されている。MISFETQsは、素子間分離用絶縁膜５及びチャネルストッパ領域4Aでその領域を囲まれその形状を規定されている。このMISFETQsは、基本的には主に、ウエル領域２、ゲート絶縁膜６、ゲート電極７、ソース領域又はドレイン領域である一対のｎ型半導体領域９で構成されている。
前記ウエル領域２はMISFETQsのチャネル形成領域として使用されている。ゲート絶縁膜６はウエル領域２の主面を酸化して形成した酸化珪素膜で構成されている。
ゲート電極７は、例えばCVDで堆積させた多結晶珪素膜で構成されている。この多結晶珪素膜は、抵抗値を低減するｎ型不純物（Ｐ或はAs）が導入されている。また、ゲート電極７は、高融点金属（Mo,Ti,Ta,W）膜や高融点金属シリサイド（MoSi2,TiSi2,TaSi2,WSi2）膜の単層で構成してもよい。また、ゲート電極７は、多結晶珪素膜上に前記金属膜を積層した複合膜で構成してもよい。
ゲート電極７は、ワード線（WL）７と一体に構成されている。つまり、ゲート電極７とワード線７とは同一導電層で構成されている。ゲート電極７及びワード線７は、製造工程における第１層目のゲート電極材料で形成されている。
半導体領域９は、周辺回路を構成するMISFETQnの半導体領域（16）に比べて、少なくとも情報蓄積用容量素子Csを接続する側（一方）を低不純物濃度のイオン打込みで構成している。半導体領域９は、ゲート電極７に対して自己整合で構成され、チャネル形成領域側が低不純物濃度で構成されているので、LDD（Ｌightly Ｄoped Ｄrain）構造のMISFETQSを構成する。
このMISFETQsのゲート電極７及びワード線７は、上部に層間絶縁膜８、側壁にサイドウォールスペーサ11が設けられている。
メモリセルＭの情報蓄積用容量素子Csは、主に、第１電極層（下側の電極層）13、誘電体膜14、第２電極層（上側の電極層）15を順次積層して構成されている。情報蓄積用容量素子Csは、所謂スタックド構造（積層型）で構成されている。
このスタックド構造の情報蓄積用容量素子Csの第１電極層13の一部（中央部分）は、MISFETQsの一方の半導体領域９に接続されている。この接続は、層間絶縁膜12に形成された接続孔12Aを通して行われている。接続孔12Aのゲート長方向の開口サイズはMISFETQsのゲート電極７、それに隣接するワード線７の夫々の側壁に設けられたサイドウォールスペーサ11間のサイズに比べて大きく構成されているので、実質的な接続孔12Aの開口サイズはウォールスペーサ11間のサイズで規定される。接続孔12Aの開口サイズとサイドウォールスペーサ11間のサイズとの差は、少なくとも製造工程におけるマスク合せ余裕寸法に相当する分より大きくなっている。第１電極層13の他部（周辺部分）は、サイドウォールスペーサ11及び層間絶縁膜８を介在させて、ゲート電極７、ワード線７のそれぞれの上部まで延在させている。
第１電極層13は、例えば抵抗値を低減するｎ型不純物（As或はＰ）が高濃度に導入された多結晶珪素膜で構成する。この多結晶珪素膜に導入されたｎ型不純物は、サイドウォールスペーサ11で規定された、第１電極層13と一方の半導体領域９との接続部から一方の半導体領域９側に拡散され、半導体領域９と一体に構成される高不純物濃度のn+型半導体領域13Aを構成するようになっている。第１電極層13は、製造工程における第２層目のゲート電極材料で形成されている。また、第１電極層13は、前記第１層目のゲート電極材料と同様に、多結晶珪素膜以外の金属膜で形成してもよい。
誘電体膜14は、第１電極層13の表面上にそれを覆うように構成されている。誘電体膜14は、例えば、第１電極層（多結晶珪素膜）13の上層にCVDで堆積させた窒化珪素膜と、この窒化珪素膜を高圧で酸化した酸化珪素膜とを積層した２層構造で構成されている。実際には、誘電体膜14は、第１電極層13である多結晶珪素膜の表面に自然酸化珪素膜が形成されるので、３層構造で構成されている。
前記第２電極層15は、誘電体膜14を介在させて第１電極層13を覆うようにその上部に設けられている。第２電極層15は、隣接する他のメモリセルＭの情報蓄積用容量素子Csの第２電極層15と一体に構成されている。第２電極層15には、電源電圧1/2VCCが印加されるように構成されている。第２電極層15は、例えば、抵抗値を低減するｎ型不純物が導入された多結晶珪素膜で形成されている。第２電極層15は、製造工程における第３層目のゲート電極材料で構成されている。また、第２電極層15は、前記第１層目のゲート電極材料と同様に、多結晶珪素膜以外の金属膜で形成してもよい。
このように構成されるメモリセルＭのMISFETQsの他方の半導体領域９には、層間絶縁膜18に形成された接続孔18Aを通して配線（相補性データ線DL）20が接続されている。他方の半導体領域９と配線20との間には、接続孔18Aを通してｎ型不純物を導入し形成されたn+型半導体領域19が設けられている。配線20は、製造工程における第１層目の配線材料によって形成され、例えばCu及びSiが添加されたアルミニウム膜で形成されている。
配線20の上層には、層間絶縁膜21を介在させて配線（シャント用ワード線WL）22が延在されている。配線22は、製造工程における第２層目の配線材料によって形成され、例えばCu及びSiが添加されたアルミニウム膜で形成されている。
周辺回路のワードブートストラップ回路WBを構成するインバータ回路（CMOS）InのｎチャネルMISFETQnは、素子間分離用絶縁膜５及びチャネルストッパ領域4Aに囲まれた領域のウエル領域２の主面部に設けられている。MISFETQnは、主に、ウエル領域２、ゲート絶縁膜６、ゲート電極７、ソース領域及びドレイン領域である一対のｎ型半導体領域９及び一対のn+型半導体領域16で構成されている。このMISFETQnはLDD構造で構成されている。第１図１図には図示しないが、基本的には、MISFETQnの半導体領域16には配線20が接続されている。
ｐチャネルMISFETQpは、素子間分離用絶縁膜５で囲まれた領域のウエル領域３の主面部に構成されている。MISFETQpは、主に、ウエル領域３、ゲート絶縁膜６、ゲート電極７、ソース領域及びドレイン領域である一対のｐ型半導体領域10及び一対のp+型半導体領域17で構成されている。
このように構成されるワードブートストラップ回路WBのMISFETQn及びQpの上部には、第１図及び第３図（所定の製造工程における周辺回路の要部平面図）に示すように、昇圧容量素子CWBが設けられている。昇圧容量素子CWBは、第１電極層13、誘電体膜14、第２電極層15を順次積層して構成されている。つまり、周辺回路の半導体素子の上部に、メモリセルＭのスタックド構造の情報蓄積用容量素子Csの第１電極層13、誘電体膜14及び第２電極層15と同一層で形成された昇圧容量素子CWBを構成している。昇圧容量素子CWBは、第３図に示すように、MISFETQn及びQpのソース領域又はドレイン領域と上層配線20（簡略的に実線で示す）とが接続できるように、その領域をコの字形状で構成している。接続しない場合には、昇圧容量素子CWBはMISFETQn及びQsの略全面を覆うように構成してもよい。
このように、第１層目ゲート電極材料で構成されるMISFETQn及びQpの上部に、第２層目ゲート電極材料及び第３層目ゲート電極材料で構成される昇圧容量素子CWBを設けることにより、MISFETQn及びQpの占有面積を利用して昇圧容量素子CWBの占有面積を縮小することができるので、DRAMを有する半導体集積回路装置の集積度を向上することができる。しかも、第２層目ゲート電極材料、第３層目ゲート電極材料の夫々は、単結晶珪素膜で形成される半導体素子に比べて、複雑かつ歩留りが低い単結晶化工程を必要としない。
また、スタックド構造の情報蓄積用容量素子CsでメモリセルＭが構成されるDRAMを有する半導体集積回路装置において、メモリセルＭのメモリセル選択用MISFETQsのゲート電極７と同一導電層で前記メモリセル以外の周辺回路のMISFETQn及びQpを構成し、メモリセルＭのスタックド構造の情報蓄積用容量素子Csの第１電極層13及び第２電極層15と同一導電層で前記周辺回路のMISFETQn及びQpの上部に昇圧容量素子CWBを設けることにより、前記効果の他に、スタックド構造の情報蓄積用容量素子Csの各電極層13及び15と同一導電層で昇圧容量素子CWBを形成することができるので、半導体集積回路装置の製造工程を低減することができる。
また、回路図は図示しないが、DRAMの周辺回路例えばクロック系回路（▲■■■▼，▲■■■▼）の遅延回路には、第４図（所定の製造工程における周辺回路の要部平面図）に示すように、MISFETQn及びQn上に抵抗素子Ｒを構成している。この抵抗素子Ｒは、メモリセルＭのスタックド構造の情報蓄積用容量素子Csの第１電極層13と同一導電層で形成されている。抵抗素子Ｒは、抵抗値を低減する不純物が導入された多結晶珪素膜で形成されている。不純物が導入された多結晶珪素膜からなる抵抗素子Ｒは抵抗値のバラツキが少なく安定な抵抗値を確保することができる。なお、抵抗素子Ｒは、不純物が導入されていないか或は若干導入された多結晶珪素膜で形成することができる。この場合、抵抗素子Ｒの面積を縮小することができる。
また、同様に、前記抵抗素子Ｒは、スタックド構造の情報蓄積用容量素子Csの第２電極層15と同一導電層で形成してもよい。
また、第５図（周辺回路で使用される遅延回路図）に示すセンスアンプ駆動信号発生回路、アドレス変化検出回路等の遅延回路を構成するMISFETQn及びQp（いずれか一方の上部でもよい）上には、前述と同様に抵抗素子Ｒ及び容量素子Ｃが設けられている。
なお、本実施例Ｉにおいては、MISFET上に容量素子或は抵抗素子を設けているがこれに限定されない。つまり、本発明は、半導体基板１と第１層目ゲート電極材料で形成したMOS構造の容量素子の上部に、第２層目ゲート電極材料又は及び第３層目ゲート電極材料で形成した容量素子や抵抗素子を設けてもよい。
また、本発明は、第２層目ゲート電極材料及び第３層目ゲート電極材料で高耐圧MOSを構成してもよい。
（実施例 II）
本実施例IIは、CODEC（Coder−Decoder）を有する半導体集積回路装置に本発明を適用した、本発明の第２実施例である。
本発明の実施例IIであるCODECを有する半導体集積回路装置を第６図（等価回路図）で示す。
第６図に示すCODECはA/D変換回路である。CODECは、主に逐次近似レジスタReg、電圧比較器Cop、レファレンス信号を形成する複数の容量素子C1〜Cm及び複数の抵抗素子R1〜Rn、符号を付けないが複数のスイッチで構成されている。前記逐次近似レジスタRegは直列に接続されたMISFETで構成されており、前記容量素子C1〜Cm及び抵抗素子R1〜Rnは逐次近似レジスタRegの上部に構成される。
このCODECは、前記逐次近似レジスタRegのMISFETを第１層目ゲート電極材料で形成し、前記容量素子C1〜Cm及び抵抗素子R1〜Rnを第２層目ゲート電極材料及び第３層目ゲート電極材料で構成する。第２層目ゲート電極材料及び第３層目ゲート電極材料の追加は、半導体集積回路装置の製造工程を増加するが、集積度の向上の点で大きな利点がある。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
〔発明の効果〕
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
半導体集積回路装置の集積度を向上することができる。
スタックド構造の情報蓄積用容量素子でメモリセルが構成されるDRAMを有する半導体集積回路装置において、集積度を向上することができると共に、製造工程を低減することができる。
【図面の簡単な説明】
第１図は、本発明の実施例ＩであるDRAMを備えた半導体集積回路装置の要部断面図、
第２図は、前記DRAMの等価回路図、
第３図及び第４図は、前記DRAMの所定の製造工程における周辺回路の要部平面図、
第５図は、前記DRAMの周辺回路で使用される遅延回路の等価回路図、
第６図は、本発明の実施例IIであるCODECを有する半導体集積回路装置の等価回路図である。
図中Ｑ……MISFET、Ｃ……容量素子、Ｒ……抵抗素子、Ｍ……メモリセル、７……ゲート電極又はワード線、13……第１電極層、14……誘電体膜、15……第２電極層である。
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、高集積化を必要とする半導体集積回路装置に適用して有効な技術に関するものである。
〔従来の技術〕
DRAM（Ｄynamic Ｒandom Ａccess Ｍemory）のメモリセルは、メモリセル選択用のMISFETとその一方の半導体領域に直列に接続された情報蓄積用容量素子とで構成されている。前記メモリセル選択用のMISFETのゲート電極は、ワード線に接続され、このワード線によって制御されている。ゲート電極及びワード線は、第１層目ゲート電極材料例えば抵抗値を低減する不純物が導入された多結晶珪素膜で構成されている。メモリセル選択用のMISFETの他方の半導体領域はデータ線に接続されている。
前記メモリセル以外つまりメモリセルアレイ以外の周辺回路としては、クロック系回路、デコーダ回路、ブートストラップ回路等が配置されている。これらの周辺回路は、MISFET、抵抗素子、容量素子等の半導体素子を主体として構成されている。
例えば、前記抵抗素子は、▲
前記容量素子は、例えばワードブートストラップ回路の昇圧容量素子を構成している。この昇圧容量素子はMOS容量で構成されている。下層の電極は、半導体基板の主面部に形成された半導体領域（例えばｎ型）で構成される。誘電体膜は、前記半導体基板の主面に形成された絶縁膜（例えば酸化珪素膜）で構成される。上層の電極は、前記メモリセルのMISFETのゲート電極及びワード線と同一導電層で構成されている。
なお、DRAMについては、例えば、日経マグロウヒル社，別冊No.1「日経マイクロデバイス」,1987年５月号，第165頁乃至第174頁に記載されている。
〔発明が解決しようとする問題点〕
本発明者は、４［Mbit］の大容量を有するDRAMの開発に先立ち、次の問題点が生じることを見出した。
前記DRAMの周辺回路を構成する半導体素子のうち、抵抗素子や容量素子の占有面積は非常に大きい。しかも、これらの抵抗素子や容量素子は第１層目ゲート電極材料で形成されるので、この第１層目ゲート電極材料で構成される素子以外の領域に必然的に構成される。このため、DRAMの集積度を向上することができない。
本発明の目的は、半導体集積回路装置の集積度を向上することが可能な技術を提供することにある。
本発明の他の目的は、抵抗素子や容量素子の占有面積を縮小し、前記目的を達成することが可能な技術を提供することにある。
本発明の他の目的は、前記目的を達成すると共に、製造工程を低減することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
〔問題点を解決するための手段〕
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
DRAMを有する半導体集積回路装置において、メモリセルのメモリセル選択用MISFETのゲート電極と同一導電層で前記メモリセル以外の周辺回路の第１半導体素子を構成し、メモリセルのスタックド構造の情報蓄積用容量素子の下層の電極層又は及び上層の電極層と同一導電層で前記周辺回路の第１半導体素子の上部に第２半導体素子を設ける。
〔作 用〕
上述した手段によれば、前記第１半導体素子の占有面積を利用して第２半導体素子の占有面積を縮小することができるので、半導体集積回路装置の集積度を向上することができる。
また、DRAMにおいては、スタックド構造の情報蓄積用容量素子の電極層と同一導電層で第２半導体素子を形成することができるので、前記と同様に半導体集積回路装置の集積度を向上することができると共に、半導体集積回路装置の製造工程を低減することができる。
以下、本発明の構成について、一実施例とともに説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
〔発明の実施例〕
（実施例 Ｉ）
本実施例Ｉは、４［Mbit］の大容量を有するDRAMを備えた半導体集積回路装置に本発明を適用した、本発明の第１実施例である。
本発明の実施例ＩであるDRAMを備えた半導体集積回路装置を第２図（等価回路図）で示す。
第２図に示すように、DRAMはフォールデットビットライン方式で構成されている。DRAMのメモリセルアレイ（メモリセルマット）は、行方向に相補性データ線DL,▲
前記ワード線WLは、メモリセルアレイの端部に配置されたＸデコーダ回路XDECに接続されている。Ｘデコーダ回路XDECは、ワード線選択信号φijとアドレス信号a2〜a8で形成されたデコード信号φｄとで駆動される駆動用MISFETQDによってワード線WLを駆動するように構成されている。
前記ワード線選択信号φijはアドレス信号a0及びa1とワードブートストラップ回路WBから出力されるワード線駆動信号φχとで形成される。ワードブートストラップ回路WBは、ワード線駆動信号φＸを主に昇圧容量（ワードブースト容量）CWBで昇圧するように構成されている。ワードブートストラップ回路WBは、メモリセルの情報書込動作時、メモリセル選択用MISFETのしきい値電圧に相当する分、情報となる電圧が低下することを防止するために、ワード線WLを駆動する電圧を高めるように構成されている。ワードブートストラップ回路WBは、昇圧容量CWBの他に、インバータ回路In、ｐチャネルMISFET及び複数のｎチャネルMISFETで構成されている。VCCは電源電圧端子（例えば回路の動作電圧５［Ｖ］）、VSSは基準電圧端子（例えば回路の接地電圧０［Ｖ］）である。▲
前記センスアンプSAは、Ｙセレクト信号線YSLで制御されるＹスイッチ用MISFETQyを介在させてコモンデータ線I/O,▲
前記相補性データ線DLとワード線WLとの交差部には、１［bit］の情報を記憶するメモリセルＭが配置されている。メモリセルＭは、メモリセル選択用のｎチャネルMISFETQsと、その一方の半導体領域に直列に一方の電極が接続された情報蓄積用容量素子Csとで構成されている。
メモリセルＭのMISFETQsは、他方の半導体領域が相補性データ線DLに接続され、ゲート電極がワード線WLに接続されている。情報蓄積用容量素子Csの他方の電極は電源電圧1/2VCCに接続されている。電源電圧1/2VCCは基準電圧VSSと電源電圧VCCとの中間電位である。
次に、前記DRAMのメモリセルＭ及びDRAMの周辺回路（ワードブートストラップ回路WB）を構成する素子の具体的な構造について説明する。
DRAMのメモリセル及び周辺回路の素子を第１図（要部断面図）で示す。第１図の左側はメモリセルＭ部分の断面を示し、第１図の右側は周辺回路を構成する相補型MISFET（CMOS）及び昇圧容量素子CWBの断面を示している。なお、第１図において、符号のうちの数字が同一のものは同一の製造工程によって形成されていることを示している。
第１図に示すように、DRAMは単結晶珪素からなるp-型半導体基板１で構成されている。半導体基板１のメモリセルＭ（メモリセルアレイ）形成領域及びｎチャネルMISFETQn形成領域の主面部には、ｐ型ウエル領域２が設けられている。半導体基板１のｐチャネルMISFET形成領域Qpの主面部には、ｎ型ウエル領域３が設けられている。
ウエル領域２、３の夫々の半導体素子形成領域の主面上には、素子間分離用絶縁膜（フィールド絶縁膜）５が設けられている。素子間分離用絶縁膜５の下部であってウエル領域２の主面部には、ｐ型チャネルストッパ領域4Aが設けられている。
前記ウエル領域２のメモリセルＭ形成領域の主面部には、ｐ型ポテンシャルバリア層4Bが設けられている。ポテンシャルバリア層4Bは、メモリセルＭ形成領域の実質的に全面に設けられている。ポテンシャルバリア層4Bは、前記チャネルストッパ領域4Aと同一製造工程及び同一製造マスクで形成されている。このポテンシャルバリア層4Bは、チャネルストッパ領域を形成するためにその形成領域に導入されたｐ型不純物（Ｂ）をメモリセルＭ形成領域下まで引き伸し拡散することによって構成されている。
メモリセルＭのメモリセル選択用のMISFETQsは、ウエル領域２（実際にはポテンシャルバリア層4B）の主面部に構成されている。MISFETQsは、素子間分離用絶縁膜５及びチャネルストッパ領域4Aでその領域を囲まれその形状を規定されている。このMISFETQsは、基本的には主に、ウエル領域２、ゲート絶縁膜６、ゲート電極７、ソース領域又はドレイン領域である一対のｎ型半導体領域９で構成されている。
前記ウエル領域２はMISFETQsのチャネル形成領域として使用されている。ゲート絶縁膜６はウエル領域２の主面を酸化して形成した酸化珪素膜で構成されている。
ゲート電極７は、例えばCVDで堆積させた多結晶珪素膜で構成されている。この多結晶珪素膜は、抵抗値を低減するｎ型不純物（Ｐ或はAs）が導入されている。また、ゲート電極７は、高融点金属（Mo,Ti,Ta,W）膜や高融点金属シリサイド（MoSi2,TiSi2,TaSi2,WSi2）膜の単層で構成してもよい。また、ゲート電極７は、多結晶珪素膜上に前記金属膜を積層した複合膜で構成してもよい。
ゲート電極７は、ワード線（WL）７と一体に構成されている。つまり、ゲート電極７とワード線７とは同一導電層で構成されている。ゲート電極７及びワード線７は、製造工程における第１層目のゲート電極材料で形成されている。
半導体領域９は、周辺回路を構成するMISFETQnの半導体領域（16）に比べて、少なくとも情報蓄積用容量素子Csを接続する側（一方）を低不純物濃度のイオン打込みで構成している。半導体領域９は、ゲート電極７に対して自己整合で構成され、チャネル形成領域側が低不純物濃度で構成されているので、LDD（Ｌightly Ｄoped Ｄrain）構造のMISFETQSを構成する。
このMISFETQsのゲート電極７及びワード線７は、上部に層間絶縁膜８、側壁にサイドウォールスペーサ11が設けられている。
メモリセルＭの情報蓄積用容量素子Csは、主に、第１電極層（下側の電極層）13、誘電体膜14、第２電極層（上側の電極層）15を順次積層して構成されている。情報蓄積用容量素子Csは、所謂スタックド構造（積層型）で構成されている。
このスタックド構造の情報蓄積用容量素子Csの第１電極層13の一部（中央部分）は、MISFETQsの一方の半導体領域９に接続されている。この接続は、層間絶縁膜12に形成された接続孔12Aを通して行われている。接続孔12Aのゲート長方向の開口サイズはMISFETQsのゲート電極７、それに隣接するワード線７の夫々の側壁に設けられたサイドウォールスペーサ11間のサイズに比べて大きく構成されているので、実質的な接続孔12Aの開口サイズはウォールスペーサ11間のサイズで規定される。接続孔12Aの開口サイズとサイドウォールスペーサ11間のサイズとの差は、少なくとも製造工程におけるマスク合せ余裕寸法に相当する分より大きくなっている。第１電極層13の他部（周辺部分）は、サイドウォールスペーサ11及び層間絶縁膜８を介在させて、ゲート電極７、ワード線７のそれぞれの上部まで延在させている。
第１電極層13は、例えば抵抗値を低減するｎ型不純物（As或はＰ）が高濃度に導入された多結晶珪素膜で構成する。この多結晶珪素膜に導入されたｎ型不純物は、サイドウォールスペーサ11で規定された、第１電極層13と一方の半導体領域９との接続部から一方の半導体領域９側に拡散され、半導体領域９と一体に構成される高不純物濃度のn+型半導体領域13Aを構成するようになっている。第１電極層13は、製造工程における第２層目のゲート電極材料で形成されている。また、第１電極層13は、前記第１層目のゲート電極材料と同様に、多結晶珪素膜以外の金属膜で形成してもよい。
誘電体膜14は、第１電極層13の表面上にそれを覆うように構成されている。誘電体膜14は、例えば、第１電極層（多結晶珪素膜）13の上層にCVDで堆積させた窒化珪素膜と、この窒化珪素膜を高圧で酸化した酸化珪素膜とを積層した２層構造で構成されている。実際には、誘電体膜14は、第１電極層13である多結晶珪素膜の表面に自然酸化珪素膜が形成されるので、３層構造で構成されている。
前記第２電極層15は、誘電体膜14を介在させて第１電極層13を覆うようにその上部に設けられている。第２電極層15は、隣接する他のメモリセルＭの情報蓄積用容量素子Csの第２電極層15と一体に構成されている。第２電極層15には、電源電圧1/2VCCが印加されるように構成されている。第２電極層15は、例えば、抵抗値を低減するｎ型不純物が導入された多結晶珪素膜で形成されている。第２電極層15は、製造工程における第３層目のゲート電極材料で構成されている。また、第２電極層15は、前記第１層目のゲート電極材料と同様に、多結晶珪素膜以外の金属膜で形成してもよい。
このように構成されるメモリセルＭのMISFETQsの他方の半導体領域９には、層間絶縁膜18に形成された接続孔18Aを通して配線（相補性データ線DL）20が接続されている。他方の半導体領域９と配線20との間には、接続孔18Aを通してｎ型不純物を導入し形成されたn+型半導体領域19が設けられている。配線20は、製造工程における第１層目の配線材料によって形成され、例えばCu及びSiが添加されたアルミニウム膜で形成されている。
配線20の上層には、層間絶縁膜21を介在させて配線（シャント用ワード線WL）22が延在されている。配線22は、製造工程における第２層目の配線材料によって形成され、例えばCu及びSiが添加されたアルミニウム膜で形成されている。
周辺回路のワードブートストラップ回路WBを構成するインバータ回路（CMOS）InのｎチャネルMISFETQnは、素子間分離用絶縁膜５及びチャネルストッパ領域4Aに囲まれた領域のウエル領域２の主面部に設けられている。MISFETQnは、主に、ウエル領域２、ゲート絶縁膜６、ゲート電極７、ソース領域及びドレイン領域である一対のｎ型半導体領域９及び一対のn+型半導体領域16で構成されている。このMISFETQnはLDD構造で構成されている。第１図１図には図示しないが、基本的には、MISFETQnの半導体領域16には配線20が接続されている。
ｐチャネルMISFETQpは、素子間分離用絶縁膜５で囲まれた領域のウエル領域３の主面部に構成されている。MISFETQpは、主に、ウエル領域３、ゲート絶縁膜６、ゲート電極７、ソース領域及びドレイン領域である一対のｐ型半導体領域10及び一対のp+型半導体領域17で構成されている。
このように構成されるワードブートストラップ回路WBのMISFETQn及びQpの上部には、第１図及び第３図（所定の製造工程における周辺回路の要部平面図）に示すように、昇圧容量素子CWBが設けられている。昇圧容量素子CWBは、第１電極層13、誘電体膜14、第２電極層15を順次積層して構成されている。つまり、周辺回路の半導体素子の上部に、メモリセルＭのスタックド構造の情報蓄積用容量素子Csの第１電極層13、誘電体膜14及び第２電極層15と同一層で形成された昇圧容量素子CWBを構成している。昇圧容量素子CWBは、第３図に示すように、MISFETQn及びQpのソース領域又はドレイン領域と上層配線20（簡略的に実線で示す）とが接続できるように、その領域をコの字形状で構成している。接続しない場合には、昇圧容量素子CWBはMISFETQn及びQsの略全面を覆うように構成してもよい。
このように、第１層目ゲート電極材料で構成されるMISFETQn及びQpの上部に、第２層目ゲート電極材料及び第３層目ゲート電極材料で構成される昇圧容量素子CWBを設けることにより、MISFETQn及びQpの占有面積を利用して昇圧容量素子CWBの占有面積を縮小することができるので、DRAMを有する半導体集積回路装置の集積度を向上することができる。しかも、第２層目ゲート電極材料、第３層目ゲート電極材料の夫々は、単結晶珪素膜で形成される半導体素子に比べて、複雑かつ歩留りが低い単結晶化工程を必要としない。
また、スタックド構造の情報蓄積用容量素子CsでメモリセルＭが構成されるDRAMを有する半導体集積回路装置において、メモリセルＭのメモリセル選択用MISFETQsのゲート電極７と同一導電層で前記メモリセル以外の周辺回路のMISFETQn及びQpを構成し、メモリセルＭのスタックド構造の情報蓄積用容量素子Csの第１電極層13及び第２電極層15と同一導電層で前記周辺回路のMISFETQn及びQpの上部に昇圧容量素子CWBを設けることにより、前記効果の他に、スタックド構造の情報蓄積用容量素子Csの各電極層13及び15と同一導電層で昇圧容量素子CWBを形成することができるので、半導体集積回路装置の製造工程を低減することができる。
また、回路図は図示しないが、DRAMの周辺回路例えばクロック系回路（▲
また、同様に、前記抵抗素子Ｒは、スタックド構造の情報蓄積用容量素子Csの第２電極層15と同一導電層で形成してもよい。
また、第５図（周辺回路で使用される遅延回路図）に示すセンスアンプ駆動信号発生回路、アドレス変化検出回路等の遅延回路を構成するMISFETQn及びQp（いずれか一方の上部でもよい）上には、前述と同様に抵抗素子Ｒ及び容量素子Ｃが設けられている。
なお、本実施例Ｉにおいては、MISFET上に容量素子或は抵抗素子を設けているがこれに限定されない。つまり、本発明は、半導体基板１と第１層目ゲート電極材料で形成したMOS構造の容量素子の上部に、第２層目ゲート電極材料又は及び第３層目ゲート電極材料で形成した容量素子や抵抗素子を設けてもよい。
また、本発明は、第２層目ゲート電極材料及び第３層目ゲート電極材料で高耐圧MOSを構成してもよい。
（実施例 II）
本実施例IIは、CODEC（Coder−Decoder）を有する半導体集積回路装置に本発明を適用した、本発明の第２実施例である。
本発明の実施例IIであるCODECを有する半導体集積回路装置を第６図（等価回路図）で示す。
第６図に示すCODECはA/D変換回路である。CODECは、主に逐次近似レジスタReg、電圧比較器Cop、レファレンス信号を形成する複数の容量素子C1〜Cm及び複数の抵抗素子R1〜Rn、符号を付けないが複数のスイッチで構成されている。前記逐次近似レジスタRegは直列に接続されたMISFETで構成されており、前記容量素子C1〜Cm及び抵抗素子R1〜Rnは逐次近似レジスタRegの上部に構成される。
このCODECは、前記逐次近似レジスタRegのMISFETを第１層目ゲート電極材料で形成し、前記容量素子C1〜Cm及び抵抗素子R1〜Rnを第２層目ゲート電極材料及び第３層目ゲート電極材料で構成する。第２層目ゲート電極材料及び第３層目ゲート電極材料の追加は、半導体集積回路装置の製造工程を増加するが、集積度の向上の点で大きな利点がある。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
〔発明の効果〕
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
半導体集積回路装置の集積度を向上することができる。
スタックド構造の情報蓄積用容量素子でメモリセルが構成されるDRAMを有する半導体集積回路装置において、集積度を向上することができると共に、製造工程を低減することができる。
【図面の簡単な説明】
第１図は、本発明の実施例ＩであるDRAMを備えた半導体集積回路装置の要部断面図、
第２図は、前記DRAMの等価回路図、
第３図及び第４図は、前記DRAMの所定の製造工程における周辺回路の要部平面図、
第５図は、前記DRAMの周辺回路で使用される遅延回路の等価回路図、
第６図は、本発明の実施例IIであるCODECを有する半導体集積回路装置の等価回路図である。
図中Ｑ……MISFET、Ｃ……容量素子、Ｒ……抵抗素子、Ｍ……メモリセル、７……ゲート電極又はワード線、13……第１電極層、14……誘電体膜、15……第２電極層である。
【特許請求の範囲】
【請求項１】メモリセル選択用MISFETとその一方の半導体領域に直列に接続されたスタックド構造の情報蓄積用容量素子とでメモリセルが構成されたDRAMを有する半導体集積回路装置において、前記メモリセル選択用MISFETのゲート電極と同一導電層で前記メモリセル以外の周辺回路の第１半導体素子を構成し、前記スタックド構造の情報蓄積用容量素子の下層の電極層と上層の電極層の少なくとも一方と同一導電層で前記周辺回路の第１半導体素子の上部に第２半導体素子を構成したことを特徴とする半導体集積回路装置。
【請求項２】前記第１半導体素子はMISFETであり、前記第２半導体素子は抵抗素子又は容量素子であることを特徴とする特許請求の範囲第１項に記載の半導体集積回路装置。
【請求項１】メモリセル選択用MISFETとその一方の半導体領域に直列に接続されたスタックド構造の情報蓄積用容量素子とでメモリセルが構成されたDRAMを有する半導体集積回路装置において、前記メモリセル選択用MISFETのゲート電極と同一導電層で前記メモリセル以外の周辺回路の第１半導体素子を構成し、前記スタックド構造の情報蓄積用容量素子の下層の電極層と上層の電極層の少なくとも一方と同一導電層で前記周辺回路の第１半導体素子の上部に第２半導体素子を構成したことを特徴とする半導体集積回路装置。
【請求項２】前記第１半導体素子はMISFETであり、前記第２半導体素子は抵抗素子又は容量素子であることを特徴とする特許請求の範囲第１項に記載の半導体集積回路装置。
【第１図】
【第２図】
【第３図】
【第４図】
【第５図】
【第６図】
【第２図】
【第３図】
【第４図】
【第５図】
【第６図】
【特許番号】第２６５９７２３号
【登録日】平成９年（１９９７）６月６日
【発行日】平成９年（１９９７）９月３０日
【国際特許分類】
【出願番号】特願昭６２−２３５９０８
【出願日】昭和６２年（１９８７）９月１９日
【公開番号】特開平１−８００６６
【公開日】平成１年（１９８９）３月２４日
【出願人】（９９９９９９９９９）株式会社日立製作所
【参考文献】
【文献】特開 昭５９−１３０４６２（ＪＰ，Ａ）
【文献】特開 昭５９−１３０４６４（ＪＰ，Ａ）
【文献】特開 昭６１−７５５５５（ＪＰ，Ａ）
【登録日】平成９年（１９９７）６月６日
【発行日】平成９年（１９９７）９月３０日
【国際特許分類】
【出願日】昭和６２年（１９８７）９月１９日
【公開番号】特開平１−８００６６
【公開日】平成１年（１９８９）３月２４日
【出願人】（９９９９９９９９９）株式会社日立製作所
【参考文献】
【文献】特開 昭５９−１３０４６２（ＪＰ，Ａ）
【文献】特開 昭５９−１３０４６４（ＪＰ，Ａ）
【文献】特開 昭６１−７５５５５（ＪＰ，Ａ）
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