高帯域幅を可能とした半導体メモリ装置
【目的】 容易に高帯域幅が得られるチップアーキテクチャで構成した半導体メモリ装置を提供する。
【構成】 長方形状のメモリセルアレイのアレイ長手方向へワード線を配線すると共にその直交方向へビット線を配線し、そして、前記直交方向へ、データ入出力線（ＩＯ／バーＩＯ）及びこのデータ入出力線とビット線との接続選択のための列選択線（ＣＳＬ）を配線する。更に、データ入出力線を所定数ずつマルチプレクサ２０を介してメインデータ入出力線（ＭＩＯ／バーＭＩＯ）へ接続する。アレイ上ではデータ入出力線と列選択線の基本構成を繰り返し配線できるので集積性に優れ、高帯域幅を容易に実現できる。アクセスでは、長手方向へ配線したワード線方向へ単位アレイ１２の活性化が行われ、各サブアレイ２２の単位アレイ１２に対しメインデータ入出力線数分のデータをアクセスできる。
【構成】 長方形状のメモリセルアレイのアレイ長手方向へワード線を配線すると共にその直交方向へビット線を配線し、そして、前記直交方向へ、データ入出力線（ＩＯ／バーＩＯ）及びこのデータ入出力線とビット線との接続選択のための列選択線（ＣＳＬ）を配線する。更に、データ入出力線を所定数ずつマルチプレクサ２０を介してメインデータ入出力線（ＭＩＯ／バーＭＩＯ）へ接続する。アレイ上ではデータ入出力線と列選択線の基本構成を繰り返し配線できるので集積性に優れ、高帯域幅を容易に実現できる。アクセスでは、長手方向へ配線したワード線方向へ単位アレイ１２の活性化が行われ、各サブアレイ２２の単位アレイ１２に対しメインデータ入出力線数分のデータをアクセスできる。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置（semiconductor memory）に関するもので、特に、多重入出力線（multi I/O line）の形成されるチップアーキテクチャ（chip architecture）を実現することにより、高帯域幅（high bandwidth）の達成を可能とする半導体メモリ装置に関するものである。
【０００２】
【従来の技術】半導体メモリ装置の設計において考慮すべき事項のうち、特に重要なものは適切なチップアーキテクチャの選定である。即ち、この分野でよく知られているように、メモリの性能を示すパラメータ、例えば消費電力、動作速度、チップサイズ等はアーキテクチャに左右されるといっても過言ではなく、チップアーキテクチャが柔軟（flexible）であるほど、これらの要求を最大限に満足させられるようになる。このチップアーキテクチャの設計における柔軟性（flexibility ）は、周辺回路の変更、追加、そして集積度を増す場合でも基本的骨格構造は維持しつつ、同時に容易にこれらの変化に対応できる点が重要である。
【０００３】現在の半導体メモリ装置の開発は大容量・高集積化と共に高帯域幅を目指す傾向にあり、単純な高集積メモリ装置ではなく、メモリが組み込まれるシステムのシステム速度との同期化が可能な性能を備えた高帯域幅の新たな概念のメモリ装置の開発が進められている。例えば、６４Ｍ級以上の容量を有するメモリ装置、特に２５６ＭＤＲＡＭをマザーバージョン（mother version）とするＲＡＭバスＤＲＡＭや同期式ＤＲＡＭの場合、１動作サイクルで２５６ビットのデータ数を処理しなければならない。従って、このような高帯域幅メモリ装置の開発に対応するために、２５６ビット級マザーバージョンとして使用されるメモリ装置のチップアーキテクチャとしては、２５６ビット（１サイクル）程度の内部帯域幅をもたせるべきである。このような傾向に合わせて帯域幅を高められるようなチップアーキテクチャについては、未だ開発研究の途上にある。
【０００４】また、大容量化が進められるとチップのサイズもそれに比例して大きくなり、その各配線の負荷（loading ）も増加してデータの読出・書込に影響してくるため、新たなチップアーキテクチャの必要性が更に増してきている。
【０００５】以上の事情に関連して図１１に、現在提案されている２５６Ｍ級用のチップアーキテクチャを示す。このアーキテクチャに基づいた内部列系回路の構成は、例えば米国特許第５，２４７，４８２号“SEMICONDUCTOR MEMORY DEVICE WITH SPEED WRITE OPERATION”等に詳しい。
【０００６】２５６Ｍ級のＤＲＡＭを構成するためには、折返し（folded）ビット線構造を採択した場合、３２Ｋ個のワード線（ＷＬ）と１６Ｋ個のビット線（ＢＬ）が必要である。勿論、今後１ビット線に５１２個のセルを接続する技術の採用も予想されるが、現時点では大凡１ビット線につき２５６個のセルを接続する傾向にあるので、１つのワード線により２Ｍアレイ（array ）が活性化（activation）されることになる。このメモリ装置で、リフレッシュサイクルを１６Ｋと仮定すると一度の行アドレスストローブ信号バーＲＡＳの活性化（enable）により、チップ全体で２行分のワード線が活性化されるので、２５６Ｍのチップ全体では８Ｍアレイが活性化される。
【０００７】この図１１に示すように、長方形状とされるメモリセルアレイの各バンクのアレイ長手方向へ列配列し且つアレイ長手方向の直交方向へ行配列し、アレイ長手方向端部に列デコーダ、アレイ長手方向の直交方向端部に行デコーダを配置する構造で、活性化されるアレイのセンスアンプ領域に２対のデータ入出力線を配設する構成であれば、２Ｍアレイから得られるデータはデータ入出力線の個数と同じ４個となる。従って、２５６Ｍのチップ全体では１６ビットのデータを得られる。しかしこれは所望の内部帯域幅２５６ビットと大きな開きがあるので、高帯域幅を得るのは困難である。また、このアーキテクチャでは、データ入出力線の線負荷（line loading）、及び、データ入出力線とビット線とを接続するゲートトランジスタの接合負荷（junction loading）が大きいので、読出時の入出力線電圧展開（develope）がし難くなる。そして、図１１のようなデータ入出力線がゲートトランジスタを通じてビット線と直接接続される構成なので、接合負荷及びビット線に損傷を与える可能性があり、高集積のメモリ装置の構造としては適切でないとの評価がある。
【０００８】図１２は、図１１の構成での線負荷を軽減させ、図１１よりは高帯域幅を得られるようにした例を示している。この構成は、“1991 SYMPOSIUM ON VLSI CIRCUITS”の第１３３〜１３４頁に開示されている論文；“Circuit Techniques fora Wide Word I/O Path 64 Mega DRAM”にある技術である。
【０００９】この図１２の技術では、データ入出力線の線負荷をサブデータ入出力線（ＳＵＢ ＩＯ）、局部データ入出力線（ＬＯＣＡＬ ＩＯ）の使用で軽減させるようにしてあり、所定個数のセンスアンプをサブデータ入出力線に統合し、差動増幅ステージを通じて局部データ入出力線にデータを送るようにしている。このような方式を使用すればある程度の内部帯域幅を実現することは可能であるが、書込時にデータが経るＮＭＯＳトランジスタの個数が多いという大きな改善点がある。これを詳細に説明するために、図１２のデータ入出力経路をブロック図で簡略に図１３に示す。
【００１０】書込時（図中右）、局部データ入出力線に送られるデータは、選定されたブロックの列情報を有する列情報信号（ＳＥＣ ＳＥＬＥＣＴ）の活性化によりトランジスタ２（図１２）を通過し、そして、サブデータ入出力線を決定する書込活性化信号（ＹＷＲＩＴＥ）が活性化するとトランジスタ４（図１２）を通じてサブデータ入出力線に伝送される。更に、１つのサブデータ入出力線に接続された多数のビット線のうちの選択対象のビット線を示す情報信号（Ｓ／Ａ ＳＥＬＥＣＴ）が活性化すると、トランジスタ１０（図１２）を介してビット線にデータが送られる。このように、書込時に３個のＮＭＯＳトランジスタを経由しなければデータ入出力線からビット線までデータが伝送されないので、線負荷が大きくなる大容量・高集積のメモリ装置では書込動作に不利となる、という改善点がある。
【００１１】
【発明が解決しようとする課題】以上のような従来技術に着目して本発明では、容易に高帯域幅が得られるチップアーキテクチャで構成した半導体メモリ装置の提供を目的とする。また、データ読出・書込時の更なる高速アクセスを可能にするチップアーキテクチャで構成した半導体メモリ装置の提供を目的とする。加えて、データ伝送におけるビット線及びデータ入出力線による線負荷を抑制可能な半導体メモリ装置の提供を目的とする。そして、上述のようなビット線とメインデータ入出力線との間に別途の局部データ入出力線等を設けなくとも高帯域幅が得られ、書込動作を高速に行えるようなチップアーキテクチャで構成した半導体メモリ装置の提供を目的とする。
【００１２】
【課題を解決するための手段】このような目的を達成するために本発明による半導体メモリ装置は、１本のワード線選択に対応して多数のビット線がそれぞれ、少なくとも同時に相互に異なる対応データ入出力線へ接続され、それにより高帯域幅を得ることが可能なチップアーキテクチャを提案する。
【００１３】即ち本発明による半導体メモリ装置は、メモリセルを長方形状に集積したメモリセルアレイを有する半導体メモリ装置において、ワード線をアレイ長手方向へ配線すると共にビット線を前記長手方向の直交方向へ配線し、そして、前記直交方向へ、ビット線に対しデータ伝送を行うデータ入出力線及びこのデータ入出力線とビット線との電気的接続を選択するための列選択線を配線することを特徴とする。この場合、列デコーダ及び行デコーダの配置関係は、前述の従来例とは逆の関係になる。また、このような構造とする際には、対をなすデータ入出力線の対間に列選択線を配線するとなおよい。更に、データ入出力線を所定数ずつマルチプレクサを介してメインデータ入出力線へ接続し、このメインデータ入出力線からデータ入力、出力を行うようにもできる。このときには、一度に入出力できるビット数の調整についてより柔軟性が増すことになる。
【００１４】加えて、上記構成とした半導体メモリ装置について、メモリセルアレイを複数のバンクに分割形成し且つその各バンクをワード線方向で分割してサブアレイとし、その各サブアレイごとに列デコーダ及び行デコーダを設け、更に、各サブアレイをビット線方向で分割して単位アレイとし且つその各単位アレイをワード線方向で分割して基準ブロックとし、そして、データ入出力線をサブアレイ内の単位アレイ共通に設け、列選択線により基準ブロックごとにビット線とデータ入出力線との間の接続選択を行うようにすることを特徴とする。そしてこの場合に、１データ入出力線に対し所定数ずつ接続させるようにしたビット線を選択するためのビット線選択信号を発生し、列選択線による列選択信号で基準ブロックごとにビット線接続するデータ入出力線を選択し且つこの選択したデータ入出力線についての前記所定数のビット線のいずれかをビット線選択信号により選択して接続を行うことを特徴とする。このとき特に、ビット線選択信号用の信号線をワード線方向へ配線すると、より大なる高帯域幅を得ることが容易となる。
【００１５】より具体的には、本発明による半導体メモリ装置は、メモリセルを長方形状に集積したメモリセルアレイを有する半導体メモリ装置において、それぞれ多数のメモリセルを貯蔵した複数の基準ブロックからメモリセルアレイを構成し、そして、アレイ長手方向へ配線したワード線と、前記長手方向の直交方向へ配線したビット線対と、アレイ上部で前記直交方向へ配線して所定数のビット線対ごとに１つずつ設けたデータ入出力線対と、基準ブロックごとにビット線対及びデータ入出力線対の間を選択接続するための前記直交方向へ配線した列選択線と、を備えることを特徴とする。
【００１６】また、メモリセルを長方形状に集積したメモリセルアレイを有する半導体メモリ装置において、それぞれ多数のメモリセルを貯蔵した複数の基準ブロックをアレイ長手方向へ配設した単位アレイからメモリセルアレイを構成し、そして、前記長手方向へ配線したワード線と、前記長手方向の直交方向へ配線したビット線対と、ワード線を選択するための行デコーダと、ビット線対を選択するための列デコーダと、所定数のビット線対ごとに１つずつ設け且つ所定数の単位アレイ共通に使用するようにして前記直交方向へ配線したデータ入出力線対と、基準ブロックごとにビット線対及びデータ入出力線対の間を選択接続するための、データ入出力線対の対間に前記直交方向へ配線した列選択線と、前記直交方向へ配線して所定数のデータ入出力線対ごとに１つずつ設けたメインデータ入出力線対と、を備え、メモリ活性化時に前記長手方向へ単位アレイが活性化されることを特徴とする。
【００１７】或いは、メモリセルを長方形状に集積したメモリセルアレイを有する半導体メモリ装置において、多数のメモリセルを貯蔵した基準ブロックと、この基準ブロックをアレイ長手方向へ複数ずつ配設してなる単位アレイと、この単位アレイを前記長手方向の直交方向へ複数ずつ配設してなるサブアレイと、からメモリセルアレイを構成し、そして、前記長手方向へ配線したワード線と、前記直交方向へ配線したビット線対と、所定数のビット線対ごとに１つずつ設け且つサブアレイ内の単位ブロック共通に使用するようにしてサブアレイの上部で前記直交方向へ配線したデータ入出力線対と、ビット線対及びデータ入出力線対の間の接続選択を行う列ゲートと、基準ブロックごとに列ゲートを選択するための前記直交方向へ配線した列選択線と、所定数のデータ入出力線対ごとに１つずつ設けたメインデータ入出力線対と、データ入出力線対及びメインデータ入出力線対の間の接続を行うためのマルチプレクサと、を備え、サブアレイ内の単位アレイに対し、メインデータ入出力線対数分のデータアクセスを行えるようになっていることを特徴とする。
【００１８】或いはまた、メモリセルを長方形状に集積したメモリセルアレイを有する半導体メモリ装置において、多数のメモリセルを貯蔵した基準ブロックと、この基準ブロックをアレイ長手方向へ複数ずつ配設してなる単位アレイと、この単位アレイを前記長手方向の直交方向へ複数ずつ配設してなるサブアレイと、からメモリセルアレイを構成し、そして、前記長手方向へ配線したワード線と、前記直交方向へ配線したビット線対と、２n （ｎは自然数）個のビット線対ごとに１つずつ設け且つサブアレイ内の単位ブロック共通に使用するようにして前記直交方向へ配線したデータ入出力線対と、ビット線対及びデータ入出力線対との間の接続選択を行う列ゲートと、基準ブロックごとに列ゲートを選択するための前記直交方向へ配線した列選択線と、読出動作で２n 個のビット線対のいずれかをデータ入出力線対へ選択接続するための読出選択信号線と、書込動作で２n 個のビット線対のいずれかをデータ入出力線対へ選択接続するための書込選択信号線と、所定数のデータ入出力線対ごとに１つずつ対応させてマルチプレクサを介し接続したメインデータ入出力線対と、を備えることを特徴とする。この場合の読出選択信号及び書込選択信号が上述のビット線選択信号であり、従って読出選択信号線と書込選択信号線はワード線方向（前記長手方向）へ配線するとよい。
【００１９】
【実施例】以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。尚、共通する部分についてはできるだけ同じ符号を付してある。
【００２０】以下の説明においては、データ入出力線等の垂直構造、ビット線センシング回路、及びマルチプレクサ等の特定詳細を本発明のより全般的な理解のために提供する。しかしながら、以下の詳細な説明を参照すればそれら特定詳細でなくとも本発明を実施可能であることは、この技術分野で通常の知識を有する者であれば自明であろう。また、以下の説明で使用する用語の中で、“単位アレイ”は、所定数の組に分けたワード線の１組に対応するセルアレイを意味し、“サブアレイ”は、１群の行デコーダと１群の列デコーダによって選択可能なセルアレイであって、１つのマルチプレクサに接続されたデータ入出力線を共有する複数個の単位アレイからなるセルアレイを意味する。
【００２１】図１及び図２は、本発明によるチップアーキテクチャで構成した半導体メモリ装置の平面構造を示す。これら図１及び図２に示すのは、本発明による新たなチップアーキテクチャで、２５６ＭＤＲＡＭの場合を一例として示してある。尚、図１及び図２は１チップにおけるもので、図１中の右上に示すような連結関係にある。これら図面に基づく次の説明は、特に、図１１に示した従来のチップアーキテクチャに比べると、より容易に理解できるであろう。
【００２２】図１及び図２に示すように、このメモリ装置のメモリセルアレイは長方形状で４個のバンク（bank）構成とされ、図中上側と下側に各１つずつ２個のバンクがそれぞれ図示してある。そして、１つのバンク内には２つのサブアレイ２２が設けられ、更に、１つのサブアレイ２２内には、アレイ長手方向の直交方向（図中縦方向）で分割した１６個の単位アレイ１２が設けられている。１つの単位アレイ１２には２Ｍ（Ｍ＝２20）のメモリセルが集積してあり、従って、１つのサブアレイ２２は２Ｍ×１６＝３２Ｍで、１つのバンクは６４Ｍである。また、サブアレイ２２のアレイ長手方向（図中横方向）端部に行デコーダ１８が設けられている。つまり、１バンクをアレイ長手方向で分割して６４Ｍを３２Ｍに区分担当するように設けてあり、ワード線負荷が低減されている。従って、このメモリ装置は、アレイ長手方向へ配線したワード線方向へメモリの活性化が遂行される。即ち、図１及び図２に示すように、アレイ長手方向の同じ行に存在する単位アレイ１２ごとに活性化が行われる。
【００２３】この例の構成において、ビット線（ＢＬ）、データ入出力線（ＩＯ）、列選択線（ＣＳＬ）は、アレイ長手方向の直交方向に配線されている。そして、特に相互の信号干渉を考慮して、列選択線が互いに直接隣接しないように、更に、データ入出力線とその相補データ入出力線（バーＩＯ）も互いに直接隣接しないように形成しておくのがよい。尚、図１及び図２では混同を避けて分かりやすく示すため、１つのバンク内の２つのサブアレイ２２について、一方はデータ入出力線のみを示し、他方は列選択線のみを示すようにしてある。これらデータ入出力線や列選択線は、１つのサブアレイ２２内にすべて存在することは当然である。
【００２４】図１及び図２に示すチップアーキテクチャの一番大きな特徴は、より多くのデータを一度に読出すための図１２に示すような局部データ入出力線が不要なこと、更には書込動作を高速実行できることである（詳しくは後述）。
【００２５】上記構成による高帯域幅の達成を説明すると次の通りである。３２Ｍのサブアレイ２２内でメモリブロックを構成する単位アレイ１２は、５１２本で１組にしたワード線にそれぞれ対応させてある。そして、単位アレイ１２において、５１２本（即ち２５６対）で１組にしたビット線にそれぞれ対応させて基準ブロックが１６個形成されている。即ち、各単位アレイ１２はアレイ長手方向で１６個に分割されて基準ブロックが設けられている。これから分かるように１つの基準ブロックは１２８Ｋとされ、従って１つの単位アレイ１２内には、４０９６（２５６列×１６）対のビット線が設けられている。
【００２６】リフレッシュサイクルを１６Ｋ単位で実行する場合、６４Ｍの１バンクで１つのワード線と２Ｍの単位アレイ１２が活性化される。このときの単位アレイ１２についてのデータ入出力線の個数は次のようになる。即ち、２n 対のビット線を１つのデータ入出力線対に接続すると、４０９６／２n （＝２m ）対の入出力線（相補対）を設けることになる。このデータ入出力線をマルチプレクサ（multiplexer ）２０を通じて一定個数ずつ統合すれば、２k 対のメインデータ入出力線（ＭＩＯ：これも相補対）を得られる。つまり、一度の行アドレスストローブ信号バーＲＡＳの活性化で、単位アレイ１２に接続した２m 対のデータ入出力線、及び２k 対のメインデータ入出力線を得ることができ、そして２５６Ｍのチップ全体では、２k ×４ビットのデータを得ることが可能となる。例えば、８対のビット線を１対のデータ入出力線に接続した場合、単位アレイ１２についてのデータ入出力線は５１２対（２n ＝８）となり、そして、８対のデータ入出力線を１対のメインデータ入出力線に接続したとすると、メインデータ入出力線は６４対となる。従って、１つのサブアレイ２２に６４対のメインデータ入出力線が存在すれば、結果的に２５６Ｍのチップ全体から一度に２５６ビットのデータが得られる。
【００２７】このようにこの実施例のチップアーキテクチャは、半導体メモリ装置の開発傾向に応じて更に多くのビット数が必要とされる場合でも、データ入出力線に接続するビット線数、そしてメインデータ入出力線に接続するデータ入出力線数を調節して最適とできる柔軟性をもつことになる。
【００２８】図３は、図１及び図２のチップアーキテクチャの理解を容易にするために概略的に示すもので、データ入出力線と列選択線の配線構造の一例を示す。同図に示すように、データ入出力線とその相補データ入出力線との間に列選択線を配置する構造をチップ上で繰り返す方法で配線されている。この本発明による配線構造と従来の配線構造とを比較してみる。
【００２９】先ず、図１２に示すような従来技術のデータ入出力線及び列情報信号（ＳＥＣＳＥＬＥＣＴ）線の配線構造では、ビット線情報信号（Ｓ／Ａ ＳＥＬＥＣＴ）線をビット線の各対ごとに１つずつ必要とする。そして、同じ方向にサブ・局部の２つのデータ入出力線、列情報信号線、読出活性化信号（ＹＲＥＡＤ）線、書込活性化信号（ＹＷＲＩＴＥ）線を配線しなければならない。即ち、少なくとも５種類を配線する基本構造を反復させることになる。このため、高帯域幅を得るためにより多くのデータ入出力線が必要となる場合に、集積性に影響してくるのは明らかである。
【００３０】一方、この実施例によれば、データ入出力線と列選択線の２種類を配線する基本構造を反復させればよいので集積性に優れており、しかも配線位置をアレイ上部とできるので、高帯域幅を得るためにデータ入出力線を容易に増やすことが可能である。また、この例のようにデータ入出力線の相補対の間に列選択線を配線する構造とすれば、データ入出力線対間で電位展開時に発生し得る容量カップリングを抑制できるし、更に、列選択線間についても隣接を防げるので同様の作用を得られる。但し、これは最適例であり、データ入出力線及び列選択線の配設はこれ以外にも、容量カップリング等を気にしないですめば“ＩＯ−バーＩＯ−ＣＳＬ”のような配線構造とすることも勿論可能で、多様に変形できる。
【００３１】加えて、図３に示すように、データ入出力線及び列選択線の配線層を上層としてその下層にビット線及びワード線の配線層を設けるようにし、そして、ワード線は上述のようにアレイ長手方向へ形成すると共に、ビット線、データ入出力線、及び列選択線はアレイ長手方向の直交方向へ互いに平行に形成すると好ましい。即ち、製造工程やレイアウト・集積化を容易に設計できる。
【００３２】図４は、図１及び図２のチップアーキテクチャに従った場合の列（column）系回路、具体的にはビット線センシング回路の一例を示す概略回路図である。このうち、点線ブロック２４で示す部分がビット線データ感知動作に直接的に関与するビット線センシング回路である。この例のビット線センシング回路２４は次のような構成とされている。
【００３３】先ずセンスアンプ１４（図１及び図２）は、ビット線対（ＢＬ，バーＢＬ）に接続されてビット線データを感知増幅するＰ形センスアンプ３２及びＮ形センスアンプ３４からなる構成としてある。
【００３４】ＮＭＯＳＦＥＴで形成したトランジスタ３６，３８，４２，４４から書込系スイッチ回路が構成されている。書込用トランジスタ３６は、書込選択信号（ＷＳ：Write Select）をゲート端子に受けてデータ入出力線（ＩＯ）にドレイン端子が接続されており、そして書込用トランジスタ４２は、書込選択信号をゲート端子に受けて相補データ入出力線（バーＩＯ）にドレイン端子が接続されている。また、書込用トランジスタ３８は、列選択信号（ＣＳＬ：列選択線で伝送される信号）をゲート端子に受け、書込用トランジスタ３６のソース端子とビット線（ＢＬ）との間にチャネル接続されており、そして書込用トランジスタ４４は、列選択信号をゲート端子に受け、書込用トランジスタ４２のソース端子と相補ビット線（バーＢＬ）との間にチャネル接続されている。
【００３５】一方、ＮＭＯＳＦＥＴで形成したトランジスタ４０，４６，４８，５０，５２が読出系スイッチ回路を構成している。放電用トランジスタ４０は、列選択信号をゲート端子に受けて接地端（ＧＮＤ）にソース端子が接続されている。読出用トランジスタ４６は、ビット線にゲート端子が接続され、放電用トランジスタ４０のドレイン端子にソース端子が接続されており、そして読出用トランジスタ４８は、読出選択信号（ＲＳ：Read Select）をゲート端子に受け、読出用トランジスタ４６のドレイン端子と相補データ入出力線との間にチャネル接続されている。また、読出用トランジスタ５０は、相補ビット線にゲート端子が接続され、放電用トランジスタ４０のドレイン端子にソース端子が接続されており、そして読出用トランジスタ５２は、読出選択信号をゲート端子に受け、読出用トランジスタ５０のドレイン端子とデータ入出力線との間にチャネル接続されている。
【００３６】以上のうち、列選択信号により制御されるトランジスタ３８，４０，４４が列選択、即ちビット線とデータ入出力線との接続選択を実質的に行う列ゲートである。更に図４には、上記ビット線センシング回路２４の他に、ワード線（ＷＬ）の活性化で選択されるメモリセル２６と、図中左側のビット線対を等化するための等化回路２８Ｉ、図中左側のビット線対用の分離トランジスタ３０Ｉ、そして、図中右側のビット線対を等化するための等化回路２８Ｊ、図中右側のビット線対用の分離トランジスタ３０Ｊを示してある。これらは、説明するまでもなくよく知られた回路構成である。
【００３７】読出選択信号及び書込選択信号用の各信号線は、上述の図１〜図３で考えた場合、データ入出力線や列選択線の配線方向に対する直交方向、即ちアレイ長手方向へ配線する。また、図４中に示した各制御信号、φＥＱＩ，φＩＳＯＩ，ＬＡ，バーＬＡ，φＩＳＯＪ，φＥＱＪについては、本願出願人による１９９２年７月１３日付韓国特許出願９２−１２４３６号『ヒューズボックスを共有する行冗長回路』に開示されている。尚、本発明に係るチップアーキテクチャに沿ったメモリ装置におけるビット線センシング回路については、図４に示す実施例に限られるものではないことは勿論である。例えば、読出選択信号及び書込選択信号からなるビット線選択信号を用いずとも、列選択信号のみでデータ入出力線へのビット線接続選択を行う構成等は容易に想到できよう。
【００３８】ビット線センシング回路２４によるセンシング動作、即ちセルデータの読出・書込について、その読出・書込動作の各タイミングを示した図５及び図６の信号波形図を参照して説明する。
【００３９】読出動作（図５）では、よく知られているように、行アドレスストローブ信号バーＲＡＳ及び列アドレスストローブ信号バーＣＡＳの活性化入力に同期して行アドレス及び列アドレスが入力され、メモリセルが選択される。この実施例では、２５６Ｍ級ＤＲＡＭを対象にし、２５６ビットのデータを出力する場合を例として説明するので、先の説明で例示したように１対のデータ入出力線に８対のビット線が接続されることになる。１つの列選択線は、各基準ブロックごとに読出を行うデータ入出力線を選択するので、この例の場合、データ入出力線に接続されている８対のビット線を同時選択する役割をもつ。そして、この８対のビット線のうちの１つを選択するのはビット線選択信号である読出選択信号で、この読出選択信号は、デコーディングされたアドレスＤＣＡ０，１，２の組合せから発生させる。
【００４０】ワード線の活性化によってメモリセル２６に記憶されたデータがビット線に伝えられると、そのデータに従ってビット線と相補ビット線との間に電位差が発生し、この電位差がセンスアンプ１４により増幅される。すると、このビット線データに応答して読出用トランジスタ４６，５０のうちのいずれか１つがＯＮする。このとき、列選択信号に応じて選択対象の放電用トランジスタ４０はＯＮの状態にあり、そして、読出選択信号により選択対象の読出用トランジスタ４８，５２もＯＮしている。これにより、データ入出力線対のいずれか一方のプリチャージ電圧が、読出系スイッチ回路に形成される導通経路を介して接地端へ放電される。その結果、データ入出力線対の間に電位差が発生し、これが例えばデータ入出力線センスアンプ（図示略）のような増幅手段によって増幅され、図１及び図２のメインデータ入出力線へ伝達される。尚、データ入出力線の増幅手段は、データ入出力線対間の電位差が十分に発生するものであれば不要な手段である。
【００４１】このように、列選択信号及び読出選択信号により、基準ブロックごとに読出を行うデータ入出力線が選択され、更にその各データ入出力線について８対のビット線のいずれか一つが選択され、これに応じていずれかの読出用トランジスタ４８，５２を経てデータ入出力線へデータが伝えられる。そして、このデータは、図１R>１及び図２に示したマルチプレクサ２０を介してメインデータ入出力線へ伝達される。これを図１及び図２に照らしてみれば、１つの基準ブロック担当のメインデータ入出力線は４対設けられるので１基準ブロック内で列選択信号に応じてデータ伝送を行うデータ入出力線は４対で、且つ単位アレイ１２内には基準ブロックが１６個設けられるので、１つのサブアレイ２２につき６４対のメインデータ入出力線を通じて６４ビットのデータが得られる。
【００４２】次に、書込動作（図６）について説明する。チップ外部から所定のデータがデータ入力バッファ（図示略）を介して入力され、メインデータ入出力線へ伝えられると、これが更にデータ入出力線へ伝送される。そして、書込対象の列を選択する列選択信号が活性化し、またデータ入出力線に接続された８対のビット線ビット線のいずれか１つを選択する書込選択信号が活性化すると、データ入出力線へ伝えられた書込データは、書込系スイッチ回路の導通経路、即ち書込用トランジスタ３６，３８，４２，４４を通じてビット線へ送られる。この場合、データ入出力線からビット線へのデータ伝送にＮＭＯＳトランジスタ２個を経るだけなので、高速伝送が可能である。尚、図６中のＤＱが書込データであり、また、バーＷＥは書込開始信号を表し、φＷＲは書込開始信号バーＷＥに応答して内部的に発生させる内部書込動作信号で、書込開始信号バーＷＥのチップ内入力に際して各回路に書込動作を知らせる信号を表す。よく知られているようにこの信号φＷＲはチップ内の所定回路により生成され、信号バーＷＥの受信で書込期間に論理“ハイ”で提供される。
【００４３】図７に、上記のようなデータ入出力の経路、過程について分かりやすく簡略にブロック図で示しておく。
【００４４】以上に説明したように、本発明によるチップアーキテクチャに沿えば、例えば２５６ビットの出力のような高帯域幅を達成するために、前述の図１２に示したような複雑な構成とする必要はない。従って線負荷の問題は、メインデータ入出力線とデータ入出力線を考慮するのみで解決できるので、高帯域幅達成という前提条件を考えると、従来のアーキテクチャに比べて線負荷を格段に抑えることができる。更に、書込速度やチップサイズ等の集積性に直接的な影響を与えるレイアウトでも有利である。従来の技術においては、アレイ上列方向に、局部データ入出力線（ＬＯＣＡＬ ＩＯ）、サブデータ入出力線（ＳＵＢ ＩＯ）、書込活性化信号線（ＹＷＲＩＴＥ）、読出活性化信号線（ＹＲＥＡＤ）、列情報信号線（ＳＥＣ ＳＥＬＥＣＴ）の５種類を基本的に配線しなければならないのに対し、本発明によれば、アレイ上列方向にはデータ入出力線と列選択線の２種類を基本的に配線すればすむので、集積性に大変優れている。そして、アレイ長手方向にワード線、読出選択信号線、書込選択信号線を配線し、このアレイ長手方向の直交方向にビット線、データ入出力線、列選択線を配線すれば、多重ビットのデータ入出力に対して非常に効果的である。先に説明したように２n 対のビット線を１対のデータ入出力線に接続する場合、２m 対のデータ入出力線と２m 個の列選択線を設け、基準ブロックに対し、１対のデータ入出力線、１本の列選択線をアレイ長手方向の直交方向に規則的に反復配列させられるレイアウトとできる。多重データの入出力のために、この方向にレイアウトサイズを最小化できることは非常に有利である。
【００４５】図１及び図２に示したデータ入出力線とメインデータ入出力線との間でマルチプレキシングを行うマルチプレクサ２０の構成例を図８に示す。この図８には、多数の単位マルチプレクサ６０から１つのマルチプレクサ２０を構成する例を示している。上述のように２５６ビットのデータを出力する構成に合わせれば、単位マルチプレクサ６０は、１対のメインデータ入出力線当たり８つずつの割当て数となることは容易に理解できよう（ｉ＝８）。
【００４６】図９の回路図に、図８の単位マルチプレクサ６０の具体的回路例を示してある。伝送（transmission）ゲート６２はデータ入出力線とメインデータ入出力線、伝送ゲート６４は相補データ入出力線と相補メインデータ入出力線（バーＭＩＯ）の間に設けられており、これら各伝送ゲート６２，６４は、対応する列選択信号及びその相補信号によりゲート制御されるＰＭＯＳＦＥＴ＋ＮＭＯＳＦＥＴのＣＭＯＳ構成とされている。そして、メインデータ入出力線対間に、ＮＯＲゲート６８、トランジスタ７０，７２，７４からなるプリチャージ及び等化回路が設けられている。ＮＯＲゲート６８は、相補列選択信号（バーＣＳＬ）と図１０に示す回路で発生される制御信号φＩＯＰＰとを論理演算し、トランジスタ７０，７２，７４の動作タイミングを制御する。トランジスタ７０は、ＮＯＲゲート６８の出力信号をゲート端子に受け、チャネルがメインデータ入出力線対間に形成されたＰＭＯＳＦＥＴで、メインデータ入出力線対の等化を担当し、そしてトランジスタ７２，７４は、ＮＯＲゲート６８の出力信号をゲート端子に受け、各チャネルがメインデータ入出力線対間に直列接続するように形成されたＰＭＯＳＦＥＴで、メインデータ入出力線対のプリチャージを担当する。
【００４７】図１０は、図９中に示す制御信号φＩＯＰＰを発生する回路の一例を示す。即ち、ＮＡＮＤゲート７６を用いた論理演算と、２つの直列接続したインバータからなる駆動ステージ７８によるドライブ（駆動）との単純な回路構成である。尚、同図の入力信号ＤＣＡ，ＣＯＬについては、図５を参照すれば、その各活性化タイミングと生成過程を容易に把握できるであろう。
【００４８】これら図８〜図１０を参照すると、選択対象の列選択線とこれに対応するデータ入出力線対を活性化させてメインデータ入出力線対へデータ伝送出力を行えることが分かる。
【００４９】この実施例で示したチップアーキテクチャは本発明の技術的思想を実施する最適の例であり、これを実現するための各回路構成は上記に示した他にも多様な変形が可能であることは、特に説明するまでもなく容易に理解されるであろう。
【００５０】
【発明の効果】以上述べてきたように本発明によれば、高集積し易く容易に高帯域幅を達成可能な半導体メモリ装置のチップアーキテクチャが提供される。従って、今後予想されるメモリの多用途化やよりいっそうの大容量化に大きく寄与することができる。また、ワード線選択でアレイ長手方向にアレイが活性化される方式としたことにより、行方向・列方向でのレイアウトが従来より容易になるという利点がある。更に、セルアレイとチップのデータ入出力端との間におけるデータ伝送を担当するデータ入出力線について、マルチプレクサを挟んだ２段構造としたことにより、レイアウト効率、集積性の向上に加え、線負荷を軽減させられるという利点を得られる。そして、ビット線とデータ入出力線との接続形式及びデータ入出力線とメインデータ入出力線との接続形式を調整して簡単に接続数を増減できるので柔軟性に優れ、所望の高帯域幅を容易に得られるという利点がある。
【図面の簡単な説明】
【図１】本発明に係るチップアーキテクチャに沿った半導体メモリ装置のレイアウトを示す説明図。
【図２】本発明に係るチップアーキテクチャに沿った半導体メモリ装置のレイアウトを示す図１に続く説明図。
【図３】図１及び図２に示した半導体メモリ装置における配線構造の一例を概略的に示す説明図。
【図４】図１及び図２に示した半導体メモリ装置における列系回路の具体例を示す要部回路図。
【図５】図４の回路を用いた場合の読出動作タイミングを説明する信号波形図。
【図６】図４の回路を用いた場合の書込動作タイミングを説明する信号波形図。
【図７】図４の回路を用いた場合のデータ入出力経路について概略的に説明するブロック図。
【図８】図１及び図２に示したマルチプレクサ２０の構成例を示すブロック構成図。
【図９】図８に示したマルチプレクサを構成する単位マルチプレクサ６０の具体例を示す回路図。
【図１０】図９に示した単位マルチプレクサに用いられる制御信号φＩＯＰＰを発生する回路の一例を示す回路図。
【図１１】従来技術によるチップアーキテクチャに沿った半導体メモリ装置のレイアウトを示す説明図。
【図１２】従来技術におけるデータ入出力経路の構成を説明する回路図。
【図１３】図１２の回路を用いた場合のデータ入出力経路について概略的に説明するブロック図。
【符号の説明】
１２ 単位アレイ
１４ センスアンプ
１６ 列（カラム）デコーダ
１８ 行（ロー）デコーダ
２０ マルチプレクサ
２２ サブアレイ
６０ 単位マルチプレクサ
６２，６４ 伝送ゲート
６６ インバータ
６８ ＮＯＲゲート
７０，７２，７４ ＰＭＯＳトランジスタ
７６ ＮＡＮＤゲート
７８ 駆動ステージ
ＩＯ データ入出力線
ＭＩＯ メインデータ入出力線
ＢＬ ビット線
ＷＬ ワード線
ＣＳＬ 列選択線（列選択信号）
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置（semiconductor memory）に関するもので、特に、多重入出力線（multi I/O line）の形成されるチップアーキテクチャ（chip architecture）を実現することにより、高帯域幅（high bandwidth）の達成を可能とする半導体メモリ装置に関するものである。
【０００２】
【従来の技術】半導体メモリ装置の設計において考慮すべき事項のうち、特に重要なものは適切なチップアーキテクチャの選定である。即ち、この分野でよく知られているように、メモリの性能を示すパラメータ、例えば消費電力、動作速度、チップサイズ等はアーキテクチャに左右されるといっても過言ではなく、チップアーキテクチャが柔軟（flexible）であるほど、これらの要求を最大限に満足させられるようになる。このチップアーキテクチャの設計における柔軟性（flexibility ）は、周辺回路の変更、追加、そして集積度を増す場合でも基本的骨格構造は維持しつつ、同時に容易にこれらの変化に対応できる点が重要である。
【０００３】現在の半導体メモリ装置の開発は大容量・高集積化と共に高帯域幅を目指す傾向にあり、単純な高集積メモリ装置ではなく、メモリが組み込まれるシステムのシステム速度との同期化が可能な性能を備えた高帯域幅の新たな概念のメモリ装置の開発が進められている。例えば、６４Ｍ級以上の容量を有するメモリ装置、特に２５６ＭＤＲＡＭをマザーバージョン（mother version）とするＲＡＭバスＤＲＡＭや同期式ＤＲＡＭの場合、１動作サイクルで２５６ビットのデータ数を処理しなければならない。従って、このような高帯域幅メモリ装置の開発に対応するために、２５６ビット級マザーバージョンとして使用されるメモリ装置のチップアーキテクチャとしては、２５６ビット（１サイクル）程度の内部帯域幅をもたせるべきである。このような傾向に合わせて帯域幅を高められるようなチップアーキテクチャについては、未だ開発研究の途上にある。
【０００４】また、大容量化が進められるとチップのサイズもそれに比例して大きくなり、その各配線の負荷（loading ）も増加してデータの読出・書込に影響してくるため、新たなチップアーキテクチャの必要性が更に増してきている。
【０００５】以上の事情に関連して図１１に、現在提案されている２５６Ｍ級用のチップアーキテクチャを示す。このアーキテクチャに基づいた内部列系回路の構成は、例えば米国特許第５，２４７，４８２号“SEMICONDUCTOR MEMORY DEVICE WITH SPEED WRITE OPERATION”等に詳しい。
【０００６】２５６Ｍ級のＤＲＡＭを構成するためには、折返し（folded）ビット線構造を採択した場合、３２Ｋ個のワード線（ＷＬ）と１６Ｋ個のビット線（ＢＬ）が必要である。勿論、今後１ビット線に５１２個のセルを接続する技術の採用も予想されるが、現時点では大凡１ビット線につき２５６個のセルを接続する傾向にあるので、１つのワード線により２Ｍアレイ（array ）が活性化（activation）されることになる。このメモリ装置で、リフレッシュサイクルを１６Ｋと仮定すると一度の行アドレスストローブ信号バーＲＡＳの活性化（enable）により、チップ全体で２行分のワード線が活性化されるので、２５６Ｍのチップ全体では８Ｍアレイが活性化される。
【０００７】この図１１に示すように、長方形状とされるメモリセルアレイの各バンクのアレイ長手方向へ列配列し且つアレイ長手方向の直交方向へ行配列し、アレイ長手方向端部に列デコーダ、アレイ長手方向の直交方向端部に行デコーダを配置する構造で、活性化されるアレイのセンスアンプ領域に２対のデータ入出力線を配設する構成であれば、２Ｍアレイから得られるデータはデータ入出力線の個数と同じ４個となる。従って、２５６Ｍのチップ全体では１６ビットのデータを得られる。しかしこれは所望の内部帯域幅２５６ビットと大きな開きがあるので、高帯域幅を得るのは困難である。また、このアーキテクチャでは、データ入出力線の線負荷（line loading）、及び、データ入出力線とビット線とを接続するゲートトランジスタの接合負荷（junction loading）が大きいので、読出時の入出力線電圧展開（develope）がし難くなる。そして、図１１のようなデータ入出力線がゲートトランジスタを通じてビット線と直接接続される構成なので、接合負荷及びビット線に損傷を与える可能性があり、高集積のメモリ装置の構造としては適切でないとの評価がある。
【０００８】図１２は、図１１の構成での線負荷を軽減させ、図１１よりは高帯域幅を得られるようにした例を示している。この構成は、“1991 SYMPOSIUM ON VLSI CIRCUITS”の第１３３〜１３４頁に開示されている論文；“Circuit Techniques fora Wide Word I/O Path 64 Mega DRAM”にある技術である。
【０００９】この図１２の技術では、データ入出力線の線負荷をサブデータ入出力線（ＳＵＢ ＩＯ）、局部データ入出力線（ＬＯＣＡＬ ＩＯ）の使用で軽減させるようにしてあり、所定個数のセンスアンプをサブデータ入出力線に統合し、差動増幅ステージを通じて局部データ入出力線にデータを送るようにしている。このような方式を使用すればある程度の内部帯域幅を実現することは可能であるが、書込時にデータが経るＮＭＯＳトランジスタの個数が多いという大きな改善点がある。これを詳細に説明するために、図１２のデータ入出力経路をブロック図で簡略に図１３に示す。
【００１０】書込時（図中右）、局部データ入出力線に送られるデータは、選定されたブロックの列情報を有する列情報信号（ＳＥＣ ＳＥＬＥＣＴ）の活性化によりトランジスタ２（図１２）を通過し、そして、サブデータ入出力線を決定する書込活性化信号（ＹＷＲＩＴＥ）が活性化するとトランジスタ４（図１２）を通じてサブデータ入出力線に伝送される。更に、１つのサブデータ入出力線に接続された多数のビット線のうちの選択対象のビット線を示す情報信号（Ｓ／Ａ ＳＥＬＥＣＴ）が活性化すると、トランジスタ１０（図１２）を介してビット線にデータが送られる。このように、書込時に３個のＮＭＯＳトランジスタを経由しなければデータ入出力線からビット線までデータが伝送されないので、線負荷が大きくなる大容量・高集積のメモリ装置では書込動作に不利となる、という改善点がある。
【００１１】
【発明が解決しようとする課題】以上のような従来技術に着目して本発明では、容易に高帯域幅が得られるチップアーキテクチャで構成した半導体メモリ装置の提供を目的とする。また、データ読出・書込時の更なる高速アクセスを可能にするチップアーキテクチャで構成した半導体メモリ装置の提供を目的とする。加えて、データ伝送におけるビット線及びデータ入出力線による線負荷を抑制可能な半導体メモリ装置の提供を目的とする。そして、上述のようなビット線とメインデータ入出力線との間に別途の局部データ入出力線等を設けなくとも高帯域幅が得られ、書込動作を高速に行えるようなチップアーキテクチャで構成した半導体メモリ装置の提供を目的とする。
【００１２】
【課題を解決するための手段】このような目的を達成するために本発明による半導体メモリ装置は、１本のワード線選択に対応して多数のビット線がそれぞれ、少なくとも同時に相互に異なる対応データ入出力線へ接続され、それにより高帯域幅を得ることが可能なチップアーキテクチャを提案する。
【００１３】即ち本発明による半導体メモリ装置は、メモリセルを長方形状に集積したメモリセルアレイを有する半導体メモリ装置において、ワード線をアレイ長手方向へ配線すると共にビット線を前記長手方向の直交方向へ配線し、そして、前記直交方向へ、ビット線に対しデータ伝送を行うデータ入出力線及びこのデータ入出力線とビット線との電気的接続を選択するための列選択線を配線することを特徴とする。この場合、列デコーダ及び行デコーダの配置関係は、前述の従来例とは逆の関係になる。また、このような構造とする際には、対をなすデータ入出力線の対間に列選択線を配線するとなおよい。更に、データ入出力線を所定数ずつマルチプレクサを介してメインデータ入出力線へ接続し、このメインデータ入出力線からデータ入力、出力を行うようにもできる。このときには、一度に入出力できるビット数の調整についてより柔軟性が増すことになる。
【００１４】加えて、上記構成とした半導体メモリ装置について、メモリセルアレイを複数のバンクに分割形成し且つその各バンクをワード線方向で分割してサブアレイとし、その各サブアレイごとに列デコーダ及び行デコーダを設け、更に、各サブアレイをビット線方向で分割して単位アレイとし且つその各単位アレイをワード線方向で分割して基準ブロックとし、そして、データ入出力線をサブアレイ内の単位アレイ共通に設け、列選択線により基準ブロックごとにビット線とデータ入出力線との間の接続選択を行うようにすることを特徴とする。そしてこの場合に、１データ入出力線に対し所定数ずつ接続させるようにしたビット線を選択するためのビット線選択信号を発生し、列選択線による列選択信号で基準ブロックごとにビット線接続するデータ入出力線を選択し且つこの選択したデータ入出力線についての前記所定数のビット線のいずれかをビット線選択信号により選択して接続を行うことを特徴とする。このとき特に、ビット線選択信号用の信号線をワード線方向へ配線すると、より大なる高帯域幅を得ることが容易となる。
【００１５】より具体的には、本発明による半導体メモリ装置は、メモリセルを長方形状に集積したメモリセルアレイを有する半導体メモリ装置において、それぞれ多数のメモリセルを貯蔵した複数の基準ブロックからメモリセルアレイを構成し、そして、アレイ長手方向へ配線したワード線と、前記長手方向の直交方向へ配線したビット線対と、アレイ上部で前記直交方向へ配線して所定数のビット線対ごとに１つずつ設けたデータ入出力線対と、基準ブロックごとにビット線対及びデータ入出力線対の間を選択接続するための前記直交方向へ配線した列選択線と、を備えることを特徴とする。
【００１６】また、メモリセルを長方形状に集積したメモリセルアレイを有する半導体メモリ装置において、それぞれ多数のメモリセルを貯蔵した複数の基準ブロックをアレイ長手方向へ配設した単位アレイからメモリセルアレイを構成し、そして、前記長手方向へ配線したワード線と、前記長手方向の直交方向へ配線したビット線対と、ワード線を選択するための行デコーダと、ビット線対を選択するための列デコーダと、所定数のビット線対ごとに１つずつ設け且つ所定数の単位アレイ共通に使用するようにして前記直交方向へ配線したデータ入出力線対と、基準ブロックごとにビット線対及びデータ入出力線対の間を選択接続するための、データ入出力線対の対間に前記直交方向へ配線した列選択線と、前記直交方向へ配線して所定数のデータ入出力線対ごとに１つずつ設けたメインデータ入出力線対と、を備え、メモリ活性化時に前記長手方向へ単位アレイが活性化されることを特徴とする。
【００１７】或いは、メモリセルを長方形状に集積したメモリセルアレイを有する半導体メモリ装置において、多数のメモリセルを貯蔵した基準ブロックと、この基準ブロックをアレイ長手方向へ複数ずつ配設してなる単位アレイと、この単位アレイを前記長手方向の直交方向へ複数ずつ配設してなるサブアレイと、からメモリセルアレイを構成し、そして、前記長手方向へ配線したワード線と、前記直交方向へ配線したビット線対と、所定数のビット線対ごとに１つずつ設け且つサブアレイ内の単位ブロック共通に使用するようにしてサブアレイの上部で前記直交方向へ配線したデータ入出力線対と、ビット線対及びデータ入出力線対の間の接続選択を行う列ゲートと、基準ブロックごとに列ゲートを選択するための前記直交方向へ配線した列選択線と、所定数のデータ入出力線対ごとに１つずつ設けたメインデータ入出力線対と、データ入出力線対及びメインデータ入出力線対の間の接続を行うためのマルチプレクサと、を備え、サブアレイ内の単位アレイに対し、メインデータ入出力線対数分のデータアクセスを行えるようになっていることを特徴とする。
【００１８】或いはまた、メモリセルを長方形状に集積したメモリセルアレイを有する半導体メモリ装置において、多数のメモリセルを貯蔵した基準ブロックと、この基準ブロックをアレイ長手方向へ複数ずつ配設してなる単位アレイと、この単位アレイを前記長手方向の直交方向へ複数ずつ配設してなるサブアレイと、からメモリセルアレイを構成し、そして、前記長手方向へ配線したワード線と、前記直交方向へ配線したビット線対と、２n （ｎは自然数）個のビット線対ごとに１つずつ設け且つサブアレイ内の単位ブロック共通に使用するようにして前記直交方向へ配線したデータ入出力線対と、ビット線対及びデータ入出力線対との間の接続選択を行う列ゲートと、基準ブロックごとに列ゲートを選択するための前記直交方向へ配線した列選択線と、読出動作で２n 個のビット線対のいずれかをデータ入出力線対へ選択接続するための読出選択信号線と、書込動作で２n 個のビット線対のいずれかをデータ入出力線対へ選択接続するための書込選択信号線と、所定数のデータ入出力線対ごとに１つずつ対応させてマルチプレクサを介し接続したメインデータ入出力線対と、を備えることを特徴とする。この場合の読出選択信号及び書込選択信号が上述のビット線選択信号であり、従って読出選択信号線と書込選択信号線はワード線方向（前記長手方向）へ配線するとよい。
【００１９】
【実施例】以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。尚、共通する部分についてはできるだけ同じ符号を付してある。
【００２０】以下の説明においては、データ入出力線等の垂直構造、ビット線センシング回路、及びマルチプレクサ等の特定詳細を本発明のより全般的な理解のために提供する。しかしながら、以下の詳細な説明を参照すればそれら特定詳細でなくとも本発明を実施可能であることは、この技術分野で通常の知識を有する者であれば自明であろう。また、以下の説明で使用する用語の中で、“単位アレイ”は、所定数の組に分けたワード線の１組に対応するセルアレイを意味し、“サブアレイ”は、１群の行デコーダと１群の列デコーダによって選択可能なセルアレイであって、１つのマルチプレクサに接続されたデータ入出力線を共有する複数個の単位アレイからなるセルアレイを意味する。
【００２１】図１及び図２は、本発明によるチップアーキテクチャで構成した半導体メモリ装置の平面構造を示す。これら図１及び図２に示すのは、本発明による新たなチップアーキテクチャで、２５６ＭＤＲＡＭの場合を一例として示してある。尚、図１及び図２は１チップにおけるもので、図１中の右上に示すような連結関係にある。これら図面に基づく次の説明は、特に、図１１に示した従来のチップアーキテクチャに比べると、より容易に理解できるであろう。
【００２２】図１及び図２に示すように、このメモリ装置のメモリセルアレイは長方形状で４個のバンク（bank）構成とされ、図中上側と下側に各１つずつ２個のバンクがそれぞれ図示してある。そして、１つのバンク内には２つのサブアレイ２２が設けられ、更に、１つのサブアレイ２２内には、アレイ長手方向の直交方向（図中縦方向）で分割した１６個の単位アレイ１２が設けられている。１つの単位アレイ１２には２Ｍ（Ｍ＝２20）のメモリセルが集積してあり、従って、１つのサブアレイ２２は２Ｍ×１６＝３２Ｍで、１つのバンクは６４Ｍである。また、サブアレイ２２のアレイ長手方向（図中横方向）端部に行デコーダ１８が設けられている。つまり、１バンクをアレイ長手方向で分割して６４Ｍを３２Ｍに区分担当するように設けてあり、ワード線負荷が低減されている。従って、このメモリ装置は、アレイ長手方向へ配線したワード線方向へメモリの活性化が遂行される。即ち、図１及び図２に示すように、アレイ長手方向の同じ行に存在する単位アレイ１２ごとに活性化が行われる。
【００２３】この例の構成において、ビット線（ＢＬ）、データ入出力線（ＩＯ）、列選択線（ＣＳＬ）は、アレイ長手方向の直交方向に配線されている。そして、特に相互の信号干渉を考慮して、列選択線が互いに直接隣接しないように、更に、データ入出力線とその相補データ入出力線（バーＩＯ）も互いに直接隣接しないように形成しておくのがよい。尚、図１及び図２では混同を避けて分かりやすく示すため、１つのバンク内の２つのサブアレイ２２について、一方はデータ入出力線のみを示し、他方は列選択線のみを示すようにしてある。これらデータ入出力線や列選択線は、１つのサブアレイ２２内にすべて存在することは当然である。
【００２４】図１及び図２に示すチップアーキテクチャの一番大きな特徴は、より多くのデータを一度に読出すための図１２に示すような局部データ入出力線が不要なこと、更には書込動作を高速実行できることである（詳しくは後述）。
【００２５】上記構成による高帯域幅の達成を説明すると次の通りである。３２Ｍのサブアレイ２２内でメモリブロックを構成する単位アレイ１２は、５１２本で１組にしたワード線にそれぞれ対応させてある。そして、単位アレイ１２において、５１２本（即ち２５６対）で１組にしたビット線にそれぞれ対応させて基準ブロックが１６個形成されている。即ち、各単位アレイ１２はアレイ長手方向で１６個に分割されて基準ブロックが設けられている。これから分かるように１つの基準ブロックは１２８Ｋとされ、従って１つの単位アレイ１２内には、４０９６（２５６列×１６）対のビット線が設けられている。
【００２６】リフレッシュサイクルを１６Ｋ単位で実行する場合、６４Ｍの１バンクで１つのワード線と２Ｍの単位アレイ１２が活性化される。このときの単位アレイ１２についてのデータ入出力線の個数は次のようになる。即ち、２n 対のビット線を１つのデータ入出力線対に接続すると、４０９６／２n （＝２m ）対の入出力線（相補対）を設けることになる。このデータ入出力線をマルチプレクサ（multiplexer ）２０を通じて一定個数ずつ統合すれば、２k 対のメインデータ入出力線（ＭＩＯ：これも相補対）を得られる。つまり、一度の行アドレスストローブ信号バーＲＡＳの活性化で、単位アレイ１２に接続した２m 対のデータ入出力線、及び２k 対のメインデータ入出力線を得ることができ、そして２５６Ｍのチップ全体では、２k ×４ビットのデータを得ることが可能となる。例えば、８対のビット線を１対のデータ入出力線に接続した場合、単位アレイ１２についてのデータ入出力線は５１２対（２n ＝８）となり、そして、８対のデータ入出力線を１対のメインデータ入出力線に接続したとすると、メインデータ入出力線は６４対となる。従って、１つのサブアレイ２２に６４対のメインデータ入出力線が存在すれば、結果的に２５６Ｍのチップ全体から一度に２５６ビットのデータが得られる。
【００２７】このようにこの実施例のチップアーキテクチャは、半導体メモリ装置の開発傾向に応じて更に多くのビット数が必要とされる場合でも、データ入出力線に接続するビット線数、そしてメインデータ入出力線に接続するデータ入出力線数を調節して最適とできる柔軟性をもつことになる。
【００２８】図３は、図１及び図２のチップアーキテクチャの理解を容易にするために概略的に示すもので、データ入出力線と列選択線の配線構造の一例を示す。同図に示すように、データ入出力線とその相補データ入出力線との間に列選択線を配置する構造をチップ上で繰り返す方法で配線されている。この本発明による配線構造と従来の配線構造とを比較してみる。
【００２９】先ず、図１２に示すような従来技術のデータ入出力線及び列情報信号（ＳＥＣＳＥＬＥＣＴ）線の配線構造では、ビット線情報信号（Ｓ／Ａ ＳＥＬＥＣＴ）線をビット線の各対ごとに１つずつ必要とする。そして、同じ方向にサブ・局部の２つのデータ入出力線、列情報信号線、読出活性化信号（ＹＲＥＡＤ）線、書込活性化信号（ＹＷＲＩＴＥ）線を配線しなければならない。即ち、少なくとも５種類を配線する基本構造を反復させることになる。このため、高帯域幅を得るためにより多くのデータ入出力線が必要となる場合に、集積性に影響してくるのは明らかである。
【００３０】一方、この実施例によれば、データ入出力線と列選択線の２種類を配線する基本構造を反復させればよいので集積性に優れており、しかも配線位置をアレイ上部とできるので、高帯域幅を得るためにデータ入出力線を容易に増やすことが可能である。また、この例のようにデータ入出力線の相補対の間に列選択線を配線する構造とすれば、データ入出力線対間で電位展開時に発生し得る容量カップリングを抑制できるし、更に、列選択線間についても隣接を防げるので同様の作用を得られる。但し、これは最適例であり、データ入出力線及び列選択線の配設はこれ以外にも、容量カップリング等を気にしないですめば“ＩＯ−バーＩＯ−ＣＳＬ”のような配線構造とすることも勿論可能で、多様に変形できる。
【００３１】加えて、図３に示すように、データ入出力線及び列選択線の配線層を上層としてその下層にビット線及びワード線の配線層を設けるようにし、そして、ワード線は上述のようにアレイ長手方向へ形成すると共に、ビット線、データ入出力線、及び列選択線はアレイ長手方向の直交方向へ互いに平行に形成すると好ましい。即ち、製造工程やレイアウト・集積化を容易に設計できる。
【００３２】図４は、図１及び図２のチップアーキテクチャに従った場合の列（column）系回路、具体的にはビット線センシング回路の一例を示す概略回路図である。このうち、点線ブロック２４で示す部分がビット線データ感知動作に直接的に関与するビット線センシング回路である。この例のビット線センシング回路２４は次のような構成とされている。
【００３３】先ずセンスアンプ１４（図１及び図２）は、ビット線対（ＢＬ，バーＢＬ）に接続されてビット線データを感知増幅するＰ形センスアンプ３２及びＮ形センスアンプ３４からなる構成としてある。
【００３４】ＮＭＯＳＦＥＴで形成したトランジスタ３６，３８，４２，４４から書込系スイッチ回路が構成されている。書込用トランジスタ３６は、書込選択信号（ＷＳ：Write Select）をゲート端子に受けてデータ入出力線（ＩＯ）にドレイン端子が接続されており、そして書込用トランジスタ４２は、書込選択信号をゲート端子に受けて相補データ入出力線（バーＩＯ）にドレイン端子が接続されている。また、書込用トランジスタ３８は、列選択信号（ＣＳＬ：列選択線で伝送される信号）をゲート端子に受け、書込用トランジスタ３６のソース端子とビット線（ＢＬ）との間にチャネル接続されており、そして書込用トランジスタ４４は、列選択信号をゲート端子に受け、書込用トランジスタ４２のソース端子と相補ビット線（バーＢＬ）との間にチャネル接続されている。
【００３５】一方、ＮＭＯＳＦＥＴで形成したトランジスタ４０，４６，４８，５０，５２が読出系スイッチ回路を構成している。放電用トランジスタ４０は、列選択信号をゲート端子に受けて接地端（ＧＮＤ）にソース端子が接続されている。読出用トランジスタ４６は、ビット線にゲート端子が接続され、放電用トランジスタ４０のドレイン端子にソース端子が接続されており、そして読出用トランジスタ４８は、読出選択信号（ＲＳ：Read Select）をゲート端子に受け、読出用トランジスタ４６のドレイン端子と相補データ入出力線との間にチャネル接続されている。また、読出用トランジスタ５０は、相補ビット線にゲート端子が接続され、放電用トランジスタ４０のドレイン端子にソース端子が接続されており、そして読出用トランジスタ５２は、読出選択信号をゲート端子に受け、読出用トランジスタ５０のドレイン端子とデータ入出力線との間にチャネル接続されている。
【００３６】以上のうち、列選択信号により制御されるトランジスタ３８，４０，４４が列選択、即ちビット線とデータ入出力線との接続選択を実質的に行う列ゲートである。更に図４には、上記ビット線センシング回路２４の他に、ワード線（ＷＬ）の活性化で選択されるメモリセル２６と、図中左側のビット線対を等化するための等化回路２８Ｉ、図中左側のビット線対用の分離トランジスタ３０Ｉ、そして、図中右側のビット線対を等化するための等化回路２８Ｊ、図中右側のビット線対用の分離トランジスタ３０Ｊを示してある。これらは、説明するまでもなくよく知られた回路構成である。
【００３７】読出選択信号及び書込選択信号用の各信号線は、上述の図１〜図３で考えた場合、データ入出力線や列選択線の配線方向に対する直交方向、即ちアレイ長手方向へ配線する。また、図４中に示した各制御信号、φＥＱＩ，φＩＳＯＩ，ＬＡ，バーＬＡ，φＩＳＯＪ，φＥＱＪについては、本願出願人による１９９２年７月１３日付韓国特許出願９２−１２４３６号『ヒューズボックスを共有する行冗長回路』に開示されている。尚、本発明に係るチップアーキテクチャに沿ったメモリ装置におけるビット線センシング回路については、図４に示す実施例に限られるものではないことは勿論である。例えば、読出選択信号及び書込選択信号からなるビット線選択信号を用いずとも、列選択信号のみでデータ入出力線へのビット線接続選択を行う構成等は容易に想到できよう。
【００３８】ビット線センシング回路２４によるセンシング動作、即ちセルデータの読出・書込について、その読出・書込動作の各タイミングを示した図５及び図６の信号波形図を参照して説明する。
【００３９】読出動作（図５）では、よく知られているように、行アドレスストローブ信号バーＲＡＳ及び列アドレスストローブ信号バーＣＡＳの活性化入力に同期して行アドレス及び列アドレスが入力され、メモリセルが選択される。この実施例では、２５６Ｍ級ＤＲＡＭを対象にし、２５６ビットのデータを出力する場合を例として説明するので、先の説明で例示したように１対のデータ入出力線に８対のビット線が接続されることになる。１つの列選択線は、各基準ブロックごとに読出を行うデータ入出力線を選択するので、この例の場合、データ入出力線に接続されている８対のビット線を同時選択する役割をもつ。そして、この８対のビット線のうちの１つを選択するのはビット線選択信号である読出選択信号で、この読出選択信号は、デコーディングされたアドレスＤＣＡ０，１，２の組合せから発生させる。
【００４０】ワード線の活性化によってメモリセル２６に記憶されたデータがビット線に伝えられると、そのデータに従ってビット線と相補ビット線との間に電位差が発生し、この電位差がセンスアンプ１４により増幅される。すると、このビット線データに応答して読出用トランジスタ４６，５０のうちのいずれか１つがＯＮする。このとき、列選択信号に応じて選択対象の放電用トランジスタ４０はＯＮの状態にあり、そして、読出選択信号により選択対象の読出用トランジスタ４８，５２もＯＮしている。これにより、データ入出力線対のいずれか一方のプリチャージ電圧が、読出系スイッチ回路に形成される導通経路を介して接地端へ放電される。その結果、データ入出力線対の間に電位差が発生し、これが例えばデータ入出力線センスアンプ（図示略）のような増幅手段によって増幅され、図１及び図２のメインデータ入出力線へ伝達される。尚、データ入出力線の増幅手段は、データ入出力線対間の電位差が十分に発生するものであれば不要な手段である。
【００４１】このように、列選択信号及び読出選択信号により、基準ブロックごとに読出を行うデータ入出力線が選択され、更にその各データ入出力線について８対のビット線のいずれか一つが選択され、これに応じていずれかの読出用トランジスタ４８，５２を経てデータ入出力線へデータが伝えられる。そして、このデータは、図１R>１及び図２に示したマルチプレクサ２０を介してメインデータ入出力線へ伝達される。これを図１及び図２に照らしてみれば、１つの基準ブロック担当のメインデータ入出力線は４対設けられるので１基準ブロック内で列選択信号に応じてデータ伝送を行うデータ入出力線は４対で、且つ単位アレイ１２内には基準ブロックが１６個設けられるので、１つのサブアレイ２２につき６４対のメインデータ入出力線を通じて６４ビットのデータが得られる。
【００４２】次に、書込動作（図６）について説明する。チップ外部から所定のデータがデータ入力バッファ（図示略）を介して入力され、メインデータ入出力線へ伝えられると、これが更にデータ入出力線へ伝送される。そして、書込対象の列を選択する列選択信号が活性化し、またデータ入出力線に接続された８対のビット線ビット線のいずれか１つを選択する書込選択信号が活性化すると、データ入出力線へ伝えられた書込データは、書込系スイッチ回路の導通経路、即ち書込用トランジスタ３６，３８，４２，４４を通じてビット線へ送られる。この場合、データ入出力線からビット線へのデータ伝送にＮＭＯＳトランジスタ２個を経るだけなので、高速伝送が可能である。尚、図６中のＤＱが書込データであり、また、バーＷＥは書込開始信号を表し、φＷＲは書込開始信号バーＷＥに応答して内部的に発生させる内部書込動作信号で、書込開始信号バーＷＥのチップ内入力に際して各回路に書込動作を知らせる信号を表す。よく知られているようにこの信号φＷＲはチップ内の所定回路により生成され、信号バーＷＥの受信で書込期間に論理“ハイ”で提供される。
【００４３】図７に、上記のようなデータ入出力の経路、過程について分かりやすく簡略にブロック図で示しておく。
【００４４】以上に説明したように、本発明によるチップアーキテクチャに沿えば、例えば２５６ビットの出力のような高帯域幅を達成するために、前述の図１２に示したような複雑な構成とする必要はない。従って線負荷の問題は、メインデータ入出力線とデータ入出力線を考慮するのみで解決できるので、高帯域幅達成という前提条件を考えると、従来のアーキテクチャに比べて線負荷を格段に抑えることができる。更に、書込速度やチップサイズ等の集積性に直接的な影響を与えるレイアウトでも有利である。従来の技術においては、アレイ上列方向に、局部データ入出力線（ＬＯＣＡＬ ＩＯ）、サブデータ入出力線（ＳＵＢ ＩＯ）、書込活性化信号線（ＹＷＲＩＴＥ）、読出活性化信号線（ＹＲＥＡＤ）、列情報信号線（ＳＥＣ ＳＥＬＥＣＴ）の５種類を基本的に配線しなければならないのに対し、本発明によれば、アレイ上列方向にはデータ入出力線と列選択線の２種類を基本的に配線すればすむので、集積性に大変優れている。そして、アレイ長手方向にワード線、読出選択信号線、書込選択信号線を配線し、このアレイ長手方向の直交方向にビット線、データ入出力線、列選択線を配線すれば、多重ビットのデータ入出力に対して非常に効果的である。先に説明したように２n 対のビット線を１対のデータ入出力線に接続する場合、２m 対のデータ入出力線と２m 個の列選択線を設け、基準ブロックに対し、１対のデータ入出力線、１本の列選択線をアレイ長手方向の直交方向に規則的に反復配列させられるレイアウトとできる。多重データの入出力のために、この方向にレイアウトサイズを最小化できることは非常に有利である。
【００４５】図１及び図２に示したデータ入出力線とメインデータ入出力線との間でマルチプレキシングを行うマルチプレクサ２０の構成例を図８に示す。この図８には、多数の単位マルチプレクサ６０から１つのマルチプレクサ２０を構成する例を示している。上述のように２５６ビットのデータを出力する構成に合わせれば、単位マルチプレクサ６０は、１対のメインデータ入出力線当たり８つずつの割当て数となることは容易に理解できよう（ｉ＝８）。
【００４６】図９の回路図に、図８の単位マルチプレクサ６０の具体的回路例を示してある。伝送（transmission）ゲート６２はデータ入出力線とメインデータ入出力線、伝送ゲート６４は相補データ入出力線と相補メインデータ入出力線（バーＭＩＯ）の間に設けられており、これら各伝送ゲート６２，６４は、対応する列選択信号及びその相補信号によりゲート制御されるＰＭＯＳＦＥＴ＋ＮＭＯＳＦＥＴのＣＭＯＳ構成とされている。そして、メインデータ入出力線対間に、ＮＯＲゲート６８、トランジスタ７０，７２，７４からなるプリチャージ及び等化回路が設けられている。ＮＯＲゲート６８は、相補列選択信号（バーＣＳＬ）と図１０に示す回路で発生される制御信号φＩＯＰＰとを論理演算し、トランジスタ７０，７２，７４の動作タイミングを制御する。トランジスタ７０は、ＮＯＲゲート６８の出力信号をゲート端子に受け、チャネルがメインデータ入出力線対間に形成されたＰＭＯＳＦＥＴで、メインデータ入出力線対の等化を担当し、そしてトランジスタ７２，７４は、ＮＯＲゲート６８の出力信号をゲート端子に受け、各チャネルがメインデータ入出力線対間に直列接続するように形成されたＰＭＯＳＦＥＴで、メインデータ入出力線対のプリチャージを担当する。
【００４７】図１０は、図９中に示す制御信号φＩＯＰＰを発生する回路の一例を示す。即ち、ＮＡＮＤゲート７６を用いた論理演算と、２つの直列接続したインバータからなる駆動ステージ７８によるドライブ（駆動）との単純な回路構成である。尚、同図の入力信号ＤＣＡ，ＣＯＬについては、図５を参照すれば、その各活性化タイミングと生成過程を容易に把握できるであろう。
【００４８】これら図８〜図１０を参照すると、選択対象の列選択線とこれに対応するデータ入出力線対を活性化させてメインデータ入出力線対へデータ伝送出力を行えることが分かる。
【００４９】この実施例で示したチップアーキテクチャは本発明の技術的思想を実施する最適の例であり、これを実現するための各回路構成は上記に示した他にも多様な変形が可能であることは、特に説明するまでもなく容易に理解されるであろう。
【００５０】
【発明の効果】以上述べてきたように本発明によれば、高集積し易く容易に高帯域幅を達成可能な半導体メモリ装置のチップアーキテクチャが提供される。従って、今後予想されるメモリの多用途化やよりいっそうの大容量化に大きく寄与することができる。また、ワード線選択でアレイ長手方向にアレイが活性化される方式としたことにより、行方向・列方向でのレイアウトが従来より容易になるという利点がある。更に、セルアレイとチップのデータ入出力端との間におけるデータ伝送を担当するデータ入出力線について、マルチプレクサを挟んだ２段構造としたことにより、レイアウト効率、集積性の向上に加え、線負荷を軽減させられるという利点を得られる。そして、ビット線とデータ入出力線との接続形式及びデータ入出力線とメインデータ入出力線との接続形式を調整して簡単に接続数を増減できるので柔軟性に優れ、所望の高帯域幅を容易に得られるという利点がある。
【図面の簡単な説明】
【図１】本発明に係るチップアーキテクチャに沿った半導体メモリ装置のレイアウトを示す説明図。
【図２】本発明に係るチップアーキテクチャに沿った半導体メモリ装置のレイアウトを示す図１に続く説明図。
【図３】図１及び図２に示した半導体メモリ装置における配線構造の一例を概略的に示す説明図。
【図４】図１及び図２に示した半導体メモリ装置における列系回路の具体例を示す要部回路図。
【図５】図４の回路を用いた場合の読出動作タイミングを説明する信号波形図。
【図６】図４の回路を用いた場合の書込動作タイミングを説明する信号波形図。
【図７】図４の回路を用いた場合のデータ入出力経路について概略的に説明するブロック図。
【図８】図１及び図２に示したマルチプレクサ２０の構成例を示すブロック構成図。
【図９】図８に示したマルチプレクサを構成する単位マルチプレクサ６０の具体例を示す回路図。
【図１０】図９に示した単位マルチプレクサに用いられる制御信号φＩＯＰＰを発生する回路の一例を示す回路図。
【図１１】従来技術によるチップアーキテクチャに沿った半導体メモリ装置のレイアウトを示す説明図。
【図１２】従来技術におけるデータ入出力経路の構成を説明する回路図。
【図１３】図１２の回路を用いた場合のデータ入出力経路について概略的に説明するブロック図。
【符号の説明】
１２ 単位アレイ
１４ センスアンプ
１６ 列（カラム）デコーダ
１８ 行（ロー）デコーダ
２０ マルチプレクサ
２２ サブアレイ
６０ 単位マルチプレクサ
６２，６４ 伝送ゲート
６６ インバータ
６８ ＮＯＲゲート
７０，７２，７４ ＰＭＯＳトランジスタ
７６ ＮＡＮＤゲート
７８ 駆動ステージ
ＩＯ データ入出力線
ＭＩＯ メインデータ入出力線
ＢＬ ビット線
ＷＬ ワード線
ＣＳＬ 列選択線（列選択信号）
【特許請求の範囲】
【請求項１】 メモリセルを長方形状に集積したメモリセルアレイを有する半導体メモリ装置において、それぞれ多数のメモリセルを貯蔵した複数の基準ブロックからメモリセルアレイを構成し、そして、アレイ長手方向へ配線したワード線と、前記長手方向の直交方向へ配線したビット線対と、アレイ上部で前記直交方向へ配線して所定数のビット線対ごとに１つずつ設けたデータ入出力線対と、基準ブロックごとにビット線対及びデータ入出力線対の間を選択接続するための前記直交方向へ配線した列選択線と、を備えることを特徴とする半導体メモリ装置。
【請求項２】 列選択線を、データ入出力線対の対間に配線した請求項１記載の半導体メモリ装置。
【請求項３】 メモリセルを長方形状に集積したメモリセルアレイを有する半導体メモリ装置において、それぞれ多数のメモリセルを貯蔵した複数の基準ブロックをアレイ長手方向へ配設した単位アレイからメモリセルアレイを構成し、そして、前記長手方向へ配線したワード線と、前記長手方向の直交方向へ配線したビット線対と、ワード線を選択するための行デコーダと、ビット線対を選択するための列デコーダと、所定数のビット線対ごとに１つずつ設け且つ所定数の単位アレイ共通に使用するようにして前記直交方向へ配線したデータ入出力線対と、基準ブロックごとにビット線対及びデータ入出力線対の間を選択接続するための、データ入出力線対の対間に前記直交方向へ配線した列選択線と、前記直交方向へ配線して所定数のデータ入出力線対ごとに１つずつ設けたメインデータ入出力線対と、を備え、メモリ活性化時に前記長手方向へ単位アレイが活性化されることを特徴とする半導体メモリ装置。
【請求項４】 メモリセルを長方形状に集積したメモリセルアレイを有する半導体メモリ装置において、多数のメモリセルを貯蔵した基準ブロックと、この基準ブロックをアレイ長手方向へ複数ずつ配設してなる単位アレイと、この単位アレイを前記長手方向の直交方向へ複数ずつ配設してなるサブアレイと、からメモリセルアレイを構成し、そして、前記長手方向へ配線したワード線と、前記直交方向へ配線したビット線対と、所定数のビット線対ごとに１つずつ設け且つサブアレイ内の単位ブロック共通に使用するようにしてサブアレイの上部で前記直交方向へ配線したデータ入出力線対と、ビット線対及びデータ入出力線対の間の接続選択を行う列ゲートと、基準ブロックごとに列ゲートを選択するための前記直交方向へ配線した列選択線と、所定数のデータ入出力線対ごとに１つずつ設けたメインデータ入出力線対と、データ入出力線対及びメインデータ入出力線対の間の接続を行うためのマルチプレクサと、を備え、サブアレイ内の単位アレイに対し、メインデータ入出力線対数分のデータアクセスを行えるようになっていることを特徴とする半導体メモリ装置。
【請求項５】 メモリセルを長方形状に集積したメモリセルアレイを有する半導体メモリ装置において、多数のメモリセルを貯蔵した基準ブロックと、この基準ブロックをアレイ長手方向へ複数ずつ配設してなる単位アレイと、この単位アレイを前記長手方向の直交方向へ複数ずつ配設してなるサブアレイと、からメモリセルアレイを構成し、そして、前記長手方向へ配線したワード線と、前記直交方向へ配線したビット線対と、２n （ｎは自然数）個のビット線対ごとに１つずつ設け且つサブアレイ内の単位ブロック共通に使用するようにして前記直交方向へ配線したデータ入出力線対と、ビット線対及びデータ入出力線対との間の接続選択を行う列ゲートと、基準ブロックごとに列ゲートを選択するための前記直交方向へ配線した列選択線と、読出動作で２n 個のビット線対のいずれかをデータ入出力線対へ選択接続するための読出選択信号線と、書込動作で２n 個のビット線対のいずれかをデータ入出力線対へ選択接続するための書込選択信号線と、所定数のデータ入出力線対ごとに１つずつ対応させてマルチプレクサを介し接続したメインデータ入出力線対と、を備えることを特徴とする半導体メモリ装置。
【請求項６】 読出選択信号線と書込選択信号線をワード線方向へ配線した請求項５記載の半導体メモリ装置。
【請求項７】 メモリセルを長方形状に集積したメモリセルアレイを有する半導体メモリ装置において、ワード線をアレイ長手方向へ配線すると共にビット線を前記長手方向の直交方向へ配線し、そして、前記直交方向へ、ビット線に対しデータ伝送を行うデータ入出力線及びこのデータ入出力線とビット線との電気的接続を選択するための列選択線を配線したことを特徴とする半導体メモリ装置。
【請求項８】 対をなすデータ入出力線の対間に列選択線を配線するようにした請求項７記載の半導体メモリ装置。
【請求項９】 データ入出力線を所定数ずつマルチプレクサを介してメインデータ入出力線へ接続するようにした請求項７又は請求項８記載の半導体メモリ装置。
【請求項１０】 メモリセルアレイを複数のバンクに分割形成し且つその各バンクをワード線方向で分割してサブアレイとし、その各サブアレイごとに列デコーダ及び行デコーダを設け、更に、各サブアレイをビット線方向で分割して単位アレイとし且つその各単位アレイをワード線方向で分割して基準ブロックとし、そして、データ入出力線をサブアレイ内の単位アレイ共通に設け、列選択線により基準ブロックごとにビット線とデータ入出力線との間の接続選択を行うようにした請求項７〜９のいずれか１項に記載の半導体メモリ装置。
【請求項１１】 １データ入出力線に対し所定数ずつ接続させるようにしたビット線を選択するためのビット線選択信号を発生し、列選択線による列選択信号で基準ブロックごとにビット線接続するデータ入出力線を選択し且つこの選択したデータ入出力線についての前記所定数のビット線のいずれかをビット線選択信号により選択して接続を行う請求項１０記載の半導体メモリ装置。
【請求項１２】 ビット線選択信号用の信号線をワード線方向へ配線するようにした請求項１１記載の半導体メモリ装置。
【請求項１】 メモリセルを長方形状に集積したメモリセルアレイを有する半導体メモリ装置において、それぞれ多数のメモリセルを貯蔵した複数の基準ブロックからメモリセルアレイを構成し、そして、アレイ長手方向へ配線したワード線と、前記長手方向の直交方向へ配線したビット線対と、アレイ上部で前記直交方向へ配線して所定数のビット線対ごとに１つずつ設けたデータ入出力線対と、基準ブロックごとにビット線対及びデータ入出力線対の間を選択接続するための前記直交方向へ配線した列選択線と、を備えることを特徴とする半導体メモリ装置。
【請求項２】 列選択線を、データ入出力線対の対間に配線した請求項１記載の半導体メモリ装置。
【請求項３】 メモリセルを長方形状に集積したメモリセルアレイを有する半導体メモリ装置において、それぞれ多数のメモリセルを貯蔵した複数の基準ブロックをアレイ長手方向へ配設した単位アレイからメモリセルアレイを構成し、そして、前記長手方向へ配線したワード線と、前記長手方向の直交方向へ配線したビット線対と、ワード線を選択するための行デコーダと、ビット線対を選択するための列デコーダと、所定数のビット線対ごとに１つずつ設け且つ所定数の単位アレイ共通に使用するようにして前記直交方向へ配線したデータ入出力線対と、基準ブロックごとにビット線対及びデータ入出力線対の間を選択接続するための、データ入出力線対の対間に前記直交方向へ配線した列選択線と、前記直交方向へ配線して所定数のデータ入出力線対ごとに１つずつ設けたメインデータ入出力線対と、を備え、メモリ活性化時に前記長手方向へ単位アレイが活性化されることを特徴とする半導体メモリ装置。
【請求項４】 メモリセルを長方形状に集積したメモリセルアレイを有する半導体メモリ装置において、多数のメモリセルを貯蔵した基準ブロックと、この基準ブロックをアレイ長手方向へ複数ずつ配設してなる単位アレイと、この単位アレイを前記長手方向の直交方向へ複数ずつ配設してなるサブアレイと、からメモリセルアレイを構成し、そして、前記長手方向へ配線したワード線と、前記直交方向へ配線したビット線対と、所定数のビット線対ごとに１つずつ設け且つサブアレイ内の単位ブロック共通に使用するようにしてサブアレイの上部で前記直交方向へ配線したデータ入出力線対と、ビット線対及びデータ入出力線対の間の接続選択を行う列ゲートと、基準ブロックごとに列ゲートを選択するための前記直交方向へ配線した列選択線と、所定数のデータ入出力線対ごとに１つずつ設けたメインデータ入出力線対と、データ入出力線対及びメインデータ入出力線対の間の接続を行うためのマルチプレクサと、を備え、サブアレイ内の単位アレイに対し、メインデータ入出力線対数分のデータアクセスを行えるようになっていることを特徴とする半導体メモリ装置。
【請求項５】 メモリセルを長方形状に集積したメモリセルアレイを有する半導体メモリ装置において、多数のメモリセルを貯蔵した基準ブロックと、この基準ブロックをアレイ長手方向へ複数ずつ配設してなる単位アレイと、この単位アレイを前記長手方向の直交方向へ複数ずつ配設してなるサブアレイと、からメモリセルアレイを構成し、そして、前記長手方向へ配線したワード線と、前記直交方向へ配線したビット線対と、２n （ｎは自然数）個のビット線対ごとに１つずつ設け且つサブアレイ内の単位ブロック共通に使用するようにして前記直交方向へ配線したデータ入出力線対と、ビット線対及びデータ入出力線対との間の接続選択を行う列ゲートと、基準ブロックごとに列ゲートを選択するための前記直交方向へ配線した列選択線と、読出動作で２n 個のビット線対のいずれかをデータ入出力線対へ選択接続するための読出選択信号線と、書込動作で２n 個のビット線対のいずれかをデータ入出力線対へ選択接続するための書込選択信号線と、所定数のデータ入出力線対ごとに１つずつ対応させてマルチプレクサを介し接続したメインデータ入出力線対と、を備えることを特徴とする半導体メモリ装置。
【請求項６】 読出選択信号線と書込選択信号線をワード線方向へ配線した請求項５記載の半導体メモリ装置。
【請求項７】 メモリセルを長方形状に集積したメモリセルアレイを有する半導体メモリ装置において、ワード線をアレイ長手方向へ配線すると共にビット線を前記長手方向の直交方向へ配線し、そして、前記直交方向へ、ビット線に対しデータ伝送を行うデータ入出力線及びこのデータ入出力線とビット線との電気的接続を選択するための列選択線を配線したことを特徴とする半導体メモリ装置。
【請求項８】 対をなすデータ入出力線の対間に列選択線を配線するようにした請求項７記載の半導体メモリ装置。
【請求項９】 データ入出力線を所定数ずつマルチプレクサを介してメインデータ入出力線へ接続するようにした請求項７又は請求項８記載の半導体メモリ装置。
【請求項１０】 メモリセルアレイを複数のバンクに分割形成し且つその各バンクをワード線方向で分割してサブアレイとし、その各サブアレイごとに列デコーダ及び行デコーダを設け、更に、各サブアレイをビット線方向で分割して単位アレイとし且つその各単位アレイをワード線方向で分割して基準ブロックとし、そして、データ入出力線をサブアレイ内の単位アレイ共通に設け、列選択線により基準ブロックごとにビット線とデータ入出力線との間の接続選択を行うようにした請求項７〜９のいずれか１項に記載の半導体メモリ装置。
【請求項１１】 １データ入出力線に対し所定数ずつ接続させるようにしたビット線を選択するためのビット線選択信号を発生し、列選択線による列選択信号で基準ブロックごとにビット線接続するデータ入出力線を選択し且つこの選択したデータ入出力線についての前記所定数のビット線のいずれかをビット線選択信号により選択して接続を行う請求項１０記載の半導体メモリ装置。
【請求項１２】 ビット線選択信号用の信号線をワード線方向へ配線するようにした請求項１１記載の半導体メモリ装置。
【図８】
【図９】
【図１】
【図２】
【図３】
【図５】
【図４】
【図６】
【図７】
【図１０】
【図１１】
【図１２】
【図１３】
【図９】
【図１】
【図２】
【図３】
【図５】
【図４】
【図６】
【図７】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開平７−３２０４８０
【公開日】平成７年（１９９５）１２月８日
【国際特許分類】
【出願番号】特願平７−１１９４３３
【出願日】平成７年（１９９５）５月１８日
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【公開日】平成７年（１９９５）１２月８日
【国際特許分類】
【出願日】平成７年（１９９５）５月１８日
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
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