高誘電率材料を使用する記憶キャパシタの製造方法

【目的】高誘電率材料を有する記憶キャパシタおよびそれを形成する方法を提供する。
【構成】この方法は、ペロブスカイト構造を有する無機酸化物から構成された、ＤＲＡＭチップ用の平面キャパシタの製造に関連する問題を解決する。これらの材料は、従来のイオン・エッチング技法では容易にエッチングされない。また、この材料はシリコンおよび二酸化シリコンと反応するが、ここに開示する方法はこの相互作用を回避する。

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリ・デバイスに関し、より詳細にはＤＲＡＭチップ用の平面キャパシタを製造する方法に関する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を１Ｇビットあるいはさらに高い集積度のより高い密度に拡張するには、集積回路チップ上の減少した利用可能表面積に十分に大きなキャパシタを作成できるようにするために、高誘電率の材料が必要である。
【０００３】複合酸化物型の材料、特にＢａ_xＳｒ_(1-X)ＴｉＯ₃やＰｂＺｒ_xＴ_(1-x)Ｏ₃（ＰＺＴ）などの強誘電体または常誘電体材料は、１ＧビットのＤＲＡＭに必要とされる十分に高い誘電率を有する材料であると思われる。これらの材料は、シリコンやその合金などの半導体領域と電気的に接触する電極上に付着しなければならない。高誘電率材料は、様々な方法で付着でき、それはしばしば、ある段階で５００℃以上の温度に加熱する処理を含む。また、デバイスの製造中に材料がさらに高い温度にさらされることもある。
【０００４】
【発明が解決しようとする課題】キャパシタ構造の加工では、デバイスの保全性を維持し、かつ、高誘電率材料とそれが付着される基板の成分との間の相互作用を回避しなければならない。特に、シリコンおよび二酸化シリコンとの相互作用を防止しなければならない。
【０００５】
【課題を解決するための手段】本発明は、高誘電率基板材料を使って記憶キャパシタを製造する方法を提供する。基板は、その平面状の上側表面上の二酸化シリコンの領域と、シリコンの領域を有する。この方法は、基板の上側表面の上に、二酸化シリコン以外の材料の障壁層を形成する処理を含み、その層は、後で形成される下部電極と高誘電率材料の厚さの合計に等しい厚さを有する。次に、障壁の上にレジスト層を形成し、そのレジスト層中に、シリコン領域のうちの選択された領域の上に開口部を有するパターンを形成する。レジスト内の開口部の下の障壁層を除去して、選択されたシリコン領域を露出させ、パターン付きレジスト層および選択されたシリコン領域の上に導電層を形成すると、キャパシタの下部電極が形成される。レジスト層とレジスト層の上の導電層を除去して、障壁層を露出させる。導電層の上とパターン付き障壁層の上に、比誘電率が約４００以上の高誘電率材料の層を形成する。この高誘電層を化学機械的に研磨し、障壁層の上の高誘電層を除去し、パターン付き障壁層の上側表面と、パターン付き障壁層の開口部内の導電層の上の高誘電率材料の領域とを有するほぼ平面状の表面を形成する。最後に、高誘電率材料の各領域の上の上側表面上に上部電極を形成する。
【０００６】前述の処理は、基板上に複数の高誘電率キャパシタをもたらし、その構造は、基板の上側表面上に間隔を置いて配置されたシリコンの第１領域と、第１の領域の間に位置する二酸化シリコンの第２領域とを有する。第１領域と第２領域は、ほぼ平面状の上側表面を形成する。上側表面の上に障壁層を形成する。この層は、シリコンの第１領域の大きな部分を露出させる開口部を有する。シリコンの第１領域の上の各開口部内に導電体材料の層を形成すると、キャパシタの下部電極が形成される。各開口部をほぼ充填し、障壁層の上側表面とほぼ同一平面の上側表面を有する、比誘導率εが約４００よりも大きい高誘電率材料の層を、導電体材料層上の各開口部内に形成すると、キャパシタの誘電体部分が形成される。最後に、各高誘電率材料の上側表面上に上部電極を形成すると、キャパシタの上部電極が形成される。
【０００７】
【実施例】図１に、１組の平面ＤＲＡＭキャパシタ・セルを概略的に表す。図１の円で囲んだ部分の拡大図を図２R>２に示す。キャパシタ２（図１）は、下側のドープされた多結晶シリコン（または他の導体）接触ゲート酸化物のプラグ４と、上側の導電層１４（図２）（下部電極）とから構成される。下部電極の上に、高誘電率材料１６がある。図１には、ワード線ＷＬとビット線ＢＬが示されている。本発明は、有害な材料の相互作用を回避しながらこの構造を作成する方法からなる。
【０００８】本発明による平面状ＤＲＡＭキャパシタを製造する方法を、図３から図９に示す。下部電極の付着までの構造は、当技術分野において周知の適切な処理によって完了しているものとする。図３に示すように、最初の段階では、現在既知のあるいは今後開発される任意の手段によってアルミナ（Ａｌ₂Ｏ₃）層１０を付着する（表面は平面状であると仮定する）。たとえば、付着は、スパッタリング、化学蒸着（ＣＶＤ）または他の適切な技法によることができる。好ましい付着手段は、スパッタリングである。アルミナの代替物は、ジルコニア（ＺｒＯ₂）とチタニア（ＴｉＯ₂）である。この層は、厚さが１０００オングストロームと３０００オングストロームの間であり、２０００オングストロームが好ましい。アルミナ層１０の厚さは、下部電極（図２の１４）の厚さとアニールされた誘電層（図２の１６）の厚さの合計である。アルミナ層の目的は、障壁として働くこと、すなわち誘電体材料が二酸化シリコンと反応するのを妨げることである。鉛をベースとする誘電層を付着しアニールした後、二酸化シリコンの表面形態に著しい変化が認められた。鉛ベースの誘電体と二酸化シリコンとが相互作用するとそれ以上の処理ができなくなり、キャパシタの側壁にそれが存在すると信頼性の問題が生じることになる。
【０００９】次に、図４を参照すると、フォトレジスト１２を塗布し露光させる。次いで、標準のＲＩＥ技法を使って、レジスト１２とアルミナ層１０を、図のように多結晶シリコン領域の上までエッチングすると、図５の構造が形成される。図５から分かるように、エッチングを横方向に拡張して、ＳｉＯ₂の部分も露出させることもできる。次に、図６に示すように、レジスト１２および露出した多結晶シリコンとＳｉＯ₂の上に金属層または導電性金属酸化物１４を付着させる。次に、図７のように、レジストを湿式剥離して、パターン付きアルミナ障壁の底部に金属電極１４を残す。この場合、キャパシタの縦横比が小さいので、この「リフトオフ」技法が利用できる。２５６ＭＤＲＡＭ用のキャパシタのサイズは、ほぼセル領域の大きさ、すなわち０．２５×０．７５μｍで、縦横比が１よりも小さいことを示す。
【００１０】次に、構造物上に高誘電体材料１６を形成する。好ましい形成方法は、ゾル・ゲルの鉛ベースの誘電体材料１６を構造物上にスピン・コーティングする方法である（図８）。材料１６は、４００よりも大きい誘電率εを有することが好ましい。あるいは、ゾル・ゲル誘電体は、ＣＶＤによって付着することもできる。この誘電体材料は、チタン酸鉛、チタン酸鉛ジルコニウム、チタン酸鉛ランタンジルコニウム（ＰＬＺＴ）、ニオブ酸鉛マグネシウム、ならびにチタン酸バリウム、チタン酸バリウムストロンチウムまたは任意の同等な材料でもよい。図９に示すように、余分な材料を化学機械的研磨により除去し、平坦表面１８を生成する。
【００１１】次に、誘電体上に上部電極（図２の２０）を付着して、キャパシタをデバイスの電気回路に接続する。
【００１２】以上、本発明を、その好ましい実施例に関して詳細に示し説明したが、本発明の範囲および趣旨から逸脱することなしに、形態および細部の変更が行えることは、当業者には理解されよう。
【００１３】まとめとして、本発明の構成に関して以下の事項を開示する。
【００１４】（１）実質的に平坦な上部表面上に二酸化シリコンの領域とシリコンの領域とを有する基板上に、複数の高誘電体キャパシタを形成する方法であって、上記上側表面上に、二酸化シリコン以外の障壁層を形成する段階と、上記障壁層の上にレジスト層を形成する段階と、上記レジスト層中に、上記シリコン領域のうちの選択された領域の上に開口部を有するパターンを形成する段階と、上記レジストの開口部の上記障壁層を除去して、上記選択されたシリコン領域を露出させる段階と、上記パターン付きレジスト層および上記選択されたシリコン領域の上に導電層を形成して、キャパシタの下部電極を形成する段階と、上記レジスト層と該レジスト層の上の導電層とを除去して、上記障壁層を露出させる段階と、上記導電層とパターン付き障壁層の上に、比誘導率εが約４００以上の高誘電率材料層を形成する段階と、上記高誘電率材料層を化学機械的に研磨して、上記障壁層の上の高誘電率材料層を除去し、上記パターン付き障壁層の上部表面と開口部内の導電層の上の高誘電率材料の領域とを有する実質的に平坦な表面を形成する段階と、上記高誘電率材料の各領域の上の上部表面上に上部電極を形成する段階と、を含む方法。
（２）上記障壁層が、Ａｌ₂Ｏ₃とＺｒＯ₂とＴｉＯ₂からなるグループから選択した材料を使って形成されることを特徴とする、上記（１）に記載の方法。
（３）上記障壁層を形成する段階が、障壁材料をスパッタリングする段階を含むことを特徴とする、上記（２）に記載の方法。
（４）上記高誘電率材料の層を形成する段階が、チタン酸鉛、チタン酸鉛ジルコニウム、チタン酸鉛ランタンジルコニウム、ニオブ酸鉛マグネシウム、チタン酸バリウムおよびチタン酸バリウムストロンチウムから選択したペロブスカイト構造を有する無機酸化物を形成する段階を含むことを特徴とする、上記（１）に記載の方法。
（５）上記高誘電率材料層を形成する段階が、ゾル・ゲル高誘電率材料をスピン・コーティングし、乾燥し、アニールする段階を含むことを特徴とする、上記（１）に記載の方法。
（６）上記高誘電率材料層を形成する段階が、高誘電率材料を化学蒸着（ＣＶＤ）する段階を含むことを特徴とする、上記（１）に記載の方法。
（７）基板の上部表面上に間隔を置いて配置されたシリコンの第１領域と、上記第１の領域の間に位置決めされ、該第１領域と共に実質的に平坦な上部表面を形成する二酸化シリコンの第２領域と、上記上部表面の上に形成され、シリコンの上記第１領域の大きな部分を露出させる開口部を有する障壁層と、各上記開口部内でシリコンの上記第１領域の上に形成され、キャパシタの下部電極を形成する導電体材料の層と、各上記開口部内で導電体材料層の上に形成され、該各開口部をほぼ充填し、上記障壁層の上部表面と実質的に同一平面の上部表面を有し、上記キャパシタの誘電体部分を形成する、誘導率εが約４００より大きい高誘電率材料の層と、各上記高誘電率材料の層の上部表面上に形成され、上記キャパシタの上部電極とを含む、基板上の複数の高誘電率キャパシタ。
（８）上記障壁層が、Ａｌ₂Ｏ₃とＺｒＯ₂とＴｉＯ₂からなるグループからの材料で形成され、また１０００オングストロームから３０００オングストロームの範囲の厚さであることを特徴とする、上記（７）に記載の複数の高誘電率キャパシタ。
（９）上記上部電極が白金を含むことを特徴とする、上記（７）に記載の複数の高誘電率キャパシタ。
（１０）上記高誘電率材料の層が、チタン酸鉛、チタン酸鉛ジルコニウム、チタン酸鉛ランタンジルコニウム、ニオブ酸鉛マグネシウム、チタン酸バリウムおよびチタン酸バリウムストロンチウムからなるグループから選択されることを特徴とする、上記（７）に記載の複数の高誘電率キャパシタ。
【図面の簡単な説明】
【図１】本発明による１組の平面ＤＲＡＭキャパシタの断面図である。
【図２】図１の円で囲んだ部分の拡大図である。
【図３】本発明による平面ＤＲＡＭキャパシタを製造する方法を順次示す図である。
【図４】本発明による平面ＤＲＡＭキャパシタを製造する方法を順次示す図である。
【図５】本発明による平面ＤＲＡＭキャパシタを製造する方法を順次示す図である。
【図６】本発明による平面ＤＲＡＭキャパシタを製造する方法を順次示す図である。
【図７】本発明による平面ＤＲＡＭキャパシタを製造する方法を順次示す図である。
【図８】本発明による平面ＤＲＡＭキャパシタを製造する方法を順次示す図である。
【図９】本発明による平面ＤＲＡＭキャパシタを製造する方法を順次示す図である。
【符号の説明】
２キャパシタ
４ドープされた多結晶接触ゲート酸化物
１０アルミナ層
１２レジスト
１４金属電極
１６高誘電率材料
１８平坦面

【特許請求の範囲】
【請求項１】実質的に平坦な上部表面上に二酸化シリコンの領域とシリコンの領域とを有する基板上に、複数の高誘電体キャパシタを形成する方法であって、上記上側表面上に、二酸化シリコン以外の障壁層を形成する段階と、上記障壁層の上にレジスト層を形成する段階と、上記レジスト層中に、上記シリコン領域のうちの選択された領域の上に開口部を有するパターンを形成する段階と、上記レジストの開口部の上記障壁層を除去して、上記選択されたシリコン領域を露出させる段階と、上記パターン付きレジスト層および上記選択されたシリコン領域の上に導電層を形成して、キャパシタの下部電極を形成する段階と、上記レジスト層と該レジスト層の上の導電層とを除去して、上記障壁層を露出させる段階と、上記導電層とパターン付き障壁層の上に、比誘導率εが約４００以上の高誘電率材料層を形成する段階と、上記高誘電率材料層を化学機械的に研磨して、上記障壁層の上の高誘電率材料層を除去し、上記パターン付き障壁層の上部表面と開口部内の導電層の上の高誘電率材料の領域とを有する実質的に平坦な表面を形成する段階と、上記高誘電率材料の各領域の上の上部表面上に上部電極を形成する段階と、を含む方法。
【請求項２】上記障壁層が、Ａｌ₂Ｏ₃とＺｒＯ₂とＴｉＯ₂からなるグループから選択した材料を使って形成されることを特徴とする、請求項１に記載の方法。
【請求項３】上記障壁層を形成する段階が、障壁材料をスパッタリングする段階を含むことを特徴とする、請求項２に記載の方法。
【請求項４】上記高誘電率材料の層を形成する段階が、チタン酸鉛、チタン酸鉛ジルコニウム、チタン酸鉛ランタンジルコニウム、ニオブ酸鉛マグネシウム、チタン酸バリウムおよびチタン酸バリウムストロンチウムから選択したペロブスカイト構造を有する無機酸化物を形成する段階を含むことを特徴とする、請求項１に記載の方法。
【請求項５】上記高誘電率材料層を形成する段階が、ゾル・ゲル高誘電率材料をスピン・コーティングし、乾燥し、アニールする段階を含むことを特徴とする、請求項１に記載の方法。
【請求項６】上記高誘電率材料層を形成する段階が、高誘電率材料を化学蒸着（ＣＶＤ）する段階を含むことを特徴とする、請求項１に記載の方法。
【請求項７】基板の上部表面上に間隔を置いて配置されたシリコンの第１領域と、上記第１の領域の間に位置決めされ、該第１領域と共に実質的に平坦な上部表面を形成する二酸化シリコンの第２領域と、上記上部表面の上に形成され、シリコンの上記第１領域の大きな部分を露出させる開口部を有する障壁層と、各上記開口部内でシリコンの上記第１領域の上に形成され、キャパシタの下部電極を形成する導電体材料の層と、各上記開口部内で導電体材料層の上に形成され、該各開口部をほぼ充填し、上記障壁層の上部表面と実質的に同一平面の上部表面を有し、上記キャパシタの誘電体部分を形成する、誘導率εが約４００より大きい高誘電率材料の層と、各上記高誘電率材料の層の上部表面上に形成され、上記キャパシタの上部電極とを含む、基板上の複数の高誘電率キャパシタ。
【請求項８】上記障壁層が、Ａｌ₂Ｏ₃とＺｒＯ₂とＴｉＯ₂からなるグループからの材料で形成され、また１０００オングストロームから３０００オングストロームの範囲の厚さであることを特徴とする、請求項７に記載の複数の高誘電率キャパシタ。
【請求項９】上記上部電極が白金を含むことを特徴とする、請求項７に記載の複数の高誘電率キャパシタ。
【請求項１０】上記高誘電率材料の層が、チタン酸鉛、チタン酸鉛ジルコニウム、チタン酸鉛ランタンジルコニウム、ニオブ酸鉛マグネシウム、チタン酸バリウムおよびチタン酸バリウムストロンチウムからなるグループから選択されることを特徴とする、請求項７に記載の複数の高誘電率キャパシタ。

【図１】