【課題】チップ一体型パッケージ、半導体装置を提供する。
【解決手段】半導体基板１２上に積層した絶縁層１４と、前記絶縁層１４に横倒しに埋め
込んだ態様で形成され、前記半導体基板１２に形成された回路または外部回路と電気的に
接続するソレノイド型のインダクタ２８と、前記絶縁層１４において前記インダクタ２８
の両端の開口部２８ａを塞ぐ位置に埋め込んだ態様で形成した一対の磁性部材（磁性板３
５、磁性膜３６、磁性樹脂３８）と、を有することを特徴とする。 （もっと読む）

【課題】回路設計の余裕を拡大すること。
【解決手段】半導体集積回路１００は、トランジスタ１２４ａ，１２４ｂと、検出回路１３１と、バイアス生成回路１３２と、を備えている。トランジスタ１２４ａおよびトランジスタ１２４ｂは、基板にバイアスが印加される。検出回路１３１は、トランジスタ１２４ａおよびトランジスタ１２４ｂの閾値電圧を検出する。バイアス生成回路１３２は、検出回路１３１による検出結果に基づいてバイアスを生成する。 （もっと読む）

【課題】回路部が停止状態から動作状態に移行するときに、チップ内電源に対する電圧降下を低減すること。
【解決手段】動作期間Ｔ１０で、回路部２１０内の寄生容量２２１の電位とデカップリング容量２２０の電位は、チップ内電源２０１の電位に維持され、停止期間Ｔ１１で、寄生容量２２１の電位は徐々に降下してゼロになり、デカップリング容量２２０の電位はチップ内電源２０１の電位に維持される。移行期間Ｔ１２〜Ｔ１４で、デカップリング容量２２０の電位が第２スイッチＳＷ２を介して寄生容量２２１に充電され、デカップリング容量２２０の電位は徐々に降下し、寄生容量２２１の電位は徐々に上昇していく。移行期間Ｔ１２〜Ｔ１４で、回路部２１０の電位がゼロの状態であるときに、回路部２１０が第１スイッチＳＷ１を介してチップ内電源２０１と接続しないようにすることで、チップ内電源２０１に対する電圧降下を低減することができる。 （もっと読む）

【課題】順方向基板バイアス電圧をかけたときの、Ｖｔｈの異なるトランジスタの速度の向上率をほぼ均等にすることのできる半導体集積回路を提供する。
【解決手段】低ＶｔｈのＰＭＯＳトランジスタが形成されるＮウェル領域（ＷＮ）１１へは、基板バイアス供給部ＶＰ１から基板バイアスＶｂｓＰ１を供給し、高ＶｔｈのＰＭＯＳトランジスタが形成されるＮウェル領域（ＷＮ）１２−１、１２−２、１２−３へは、基板バイアス供給部ＶＰ２から基板バイアスＶｂｓＰ２を供給する。 （もっと読む）

【課題】半導体素子の過温度を迅速に検出できる過温度検出回路を提供すること。
【解決手段】過温度検出回路１は、制御部１０を備える。制御部１０には、スイッチ素子Ｑ１の温度が上昇するに従って低下する電圧が入力される。この制御部１０は、入力される電圧に基づいて、スイッチ素子Ｑ１の平均温度の単位時間あたりの変化量を求め、スイッチ素子Ｑ１の平均温度の単位時間あたりの変化量が４．５度以上であれば、スイッチ素子Ｑ１が過温度であると判別する。 （もっと読む）

【課題】伝送ラインや分布増幅器などの分配電子回路を開示する。
【解決手段】本発明は、インプットターミナル（２）と、アウトプットターミナル（３）と、電力供給ライン（４、５）と、インプットターミナル（２）とアウトプットターミナル（３）との間に設けられ一つのセクションから別のセクションへ電気信号を伝送するように配置された一連セクション（６１、６２、６３、６４、６５）とを含み、個々のセクション（６１、６２、６３、６４、６５）は、電子放電静電（ＥＳＤ）イベントの発生の際に対応するＥＳＤ電流を電力供給ライン（４、５）に運ぶように構成されたＥＳＤ保護（９）を含み、個々のセクション（６１、６２、６３、６４、６５）のＥＳＤ保護要素（９）は、ＥＳＤイベントの発生の際に、最初のセクション（６１）の前に後続のセクション（６２、６３、６４、６５）が起動されるように選択されている分配電子回路である。 （もっと読む）

【課題】半導体基板の内部での発熱による異常を検知する。
【解決手段】半導体装置は、主活性領域が形成された半導体基板と、半導体基板の温度を検知する第１温度検知素子と、第１温度検知素子よりも半導体基板の深い位置の温度を検知する第２温度検知素子とを備える。第１温度検知素子と第２温度検知素子によって、半導体基板の深さ方向に異なる２つの位置の温度を検知することができる。半導体基板の内部および表面側での温度を検知することができるため、半導体基板の内部での発熱を検知し易くなる。 （もっと読む）

【課題】境界領域の遅延テストを効率的に実行する半導体集積回路を提供すること。
【解決手段】複数のスキャンフリップフロップを含む内部回路部１０と、ＩＯピン２０と、内部回路部１０の出力をＩＯピン２０へ転送するデータパスに接続されるとともにデータパスを内部回路部側パスとＩＯピン側パスとに分割する、データパスの遅延時間を求める遅延テストのための遅延テスト回路部２０２と、を備え、遅延テスト回路部２０２は、内部回路部１０から出力された第１のテストデータを内部回路部側パスを介して受け取る内部回路部側スキャンフリップフロップ２０３と、ＩＯピン側パスを介してＩＯピン２０に出力するための第２のテストデータを保持する複数のＩＯピン側スキャンフリップフロップ２０４、２０５と、を備える。 （もっと読む）

【課題】溝内に配線を埋め込む際に層間絶縁膜の表面に深い凹部が生じるのを防止し得る半導体装置の設計方法等を提供する。
【解決手段】単位面積当たりの配線パターンの周囲長の総和を各々の単位領域毎に算出するステップＳ６と、単位領域内における配線パターンの周囲長の総和が第１の値以上である第１の領域と第２の値以下である第２の領域とを抽出するステップＳ７，Ｓ８と、第１の領域に隣接する第３の領域内に単位面積当たりの周囲長の総和が第３の値である第１のダミーパターンを配置し、第２の領域に隣接する第４の領域内に単位面積当たりの周囲長の総和が第４の値である第２のダミーパターンを配置するステップＳ９，Ｓ１０と、第３の領域と第４の領域との間の第５の領域内に単位面積当たりの周囲長の総和が第３の値より小さく、第４の値より大きい第５の値である第３のダミーパターンを配置するステップＳ１１とを有している。 （もっと読む）

【課題】ヒューズのカットばらつきを防ぐとともに腐食（酸化等も含む）を良好に防ぐ。
【解決手段】半導体装置１００は、基板１０２と、基板１０２上に形成されたヒューズ配線１１６と、少なくともヒューズ配線１１６の側壁を保護するように形成された耐湿性絶縁膜１２０と、を含む。耐湿性絶縁膜１２０は、ヒューズ配線１１６の上面には形成されていないか、またはヒューズ配線１１６の上面における積層方向の膜厚ｄ１がヒューズ配線１１６の側壁における積層方向に垂直な方向の膜厚ｄ２よりも薄くなるように形成されている。 （もっと読む）