【課題】 安定した読み出し動作のメモリセルを提供する。
【解決手段】 書き込み動作を容易にするためにメモリセルを安定化するメモリセルおよび方法が提供される。電圧供給端および接地端の一方と、メモリセルと、の間に安定スイッチが設けられる。安定スイッチが書き込み動作の間オフとされることにより、ビット値をメモリセルへと移動させるのに要する駆動電圧が減少する。 （もっと読む）

【課題】水平方向のビットセルサイズを小さくしても比較的高いキャパシタンスを維持できる埋め込みＤＲＡＭとその製造方法を提供する。
【解決手段】深いトレンチアイソレーション領域で分離されたＤＲＡＭセルのアレイと、浅いトレンチアイソレーション領域で分離されたロジックトランジスタを有する埋め込みメモリシステムにおいて、イオン注入で形成された、部分的に深いトレンチアイソレーション領域のキャビティ３６０の側壁にも延在する電極を備えたキャパシタ構造を設けることで、水平方向の占有面積を大きくせずに、キャパシタの電極の重なりの面積を増加させてキャパシタンスを高くできる。この構造の製造プロセスは、従来のプロセスに、僅かなマスキング・エッチング工程の追加程度の改変を加えるだけで実現できる。。 （もっと読む）

【課題】６トランジスタ型ＳＲＡＭメモリセルにおいて、横型メモリセルレイアウトが多く用いられる様になってきが、形状が横長であるが故に、例えばビット線を第２層目の配線にした場合、横方向に走るワード線とＶＳＳ電源が同層で近接して並走し、ワード線の寄生容量負荷の増大や、配線パーティクルによる歩留低下という課題があった。
【解決手段】第２層目配線にて、列方向に並んで配置された複数のワード線３５１と、第３層目配線にて、行方向に並んで配置された複数の対をなすビット線３５２，３５３と、それぞれ対をなすビット線の間に配置された複数のＶＤＤ電源配線３５４と、第４層目配線にて、ビット線より１層上の配線層で形成されたＶＳＳ電源配線とを設けた。ビット線と並走するＶＳＳ電源の並走距離が短くなるので、ビット線容量が軽くなるとともに、ショート不良に至る確率が減少し歩留が向上する。 （もっと読む）

【課題】トランジスタのアクティブ領域のレイアウトおよびソース、ドレインにおけるアクティブ端からゲート端までのソース、ドレイン長（Ｘ）を最適化することで、トランジスタの駆動能力を向上させることを可能とする。
【解決手段】トランジスタのゲート長方向に複数のＮＭＯＳトランジスタ２１が配列されているとともに、前記ＮＭＯＳトランジスタ２１が配列されている行とは別の行に複数のＰＭＯＳトランジスタ４１が配列されている半導体装置１であって、前記複数のＮＭＯＳトランジスタ２１のアクティブ領域２２は前記ＮＭＯＳトランジスタ２１のゲート長方向に形成された一つにアクティブ領域からなり、前記ＮＭＯＳトランジスタ２１の間にシールドゲート６１が設けられていて、前記複数のＰＭＯＳトランジスタ４１はそれぞれのＰＭＯＳトランジスタ４１ごとに分離されたアクティブ領域４２を有するものである。 （もっと読む）

【課題】 ダミーメモリセル内のリーク電流を排除し、ＳＲＡＭの不良率を低減できる。
【解決手段】 本発明によるスタティック半導体記憶装置は、複数のメモリセル１００を含むメモリセルアレイと、メモリセルアレイの周囲に配置される複数のダミーメモリセル２０１とを具備し、ダミーメモリセル２０１は、ダミー負荷回路２１−１とダミードライバトランジスタ２２−１とを含むダミーインバータ対２０−１を備え、ダミー負荷回路２１−１の一端はダミードライバトランジスタ２２−１のドレインに接続され、ダミー負荷回路２１−１の他端とダミードライバトランジスタ２２−１のソースの電位は基板電位ＧＮＤである。 （もっと読む）

【課題】 通過トランジスタと駆動トランジスタとでゲート長およびゲート幅が相異なると、製造時において管理すべきパラメータの数が多くなるため、半導体記憶装置の製造が煩雑になってしまう。
【解決手段】 ＳＲＡＭセル１は、インバータ１０，２０、Ｎ型ＦＥＴ（電界効果トランジスタ）３２，３４，３６，３８、ワード線４２，４４、およびビット線４６，４８を備えている。ＦＥＴ３２，３４，３６，３８のゲート幅Ｗ２およびゲート長Ｌ２はそれぞれ、ＦＥＴ１２，２２のゲート幅Ｗ３およびゲート長Ｌ３に等しい。特に本実施形態においては、ＦＥＴ１４，２４のゲート幅Ｗ４およびゲート長Ｌ４も、それぞれＷ２（＝Ｗ３）およびＬ２（＝Ｌ３）に等しい。すなわち、ＳＲＡＭセル１は、Ｗ２＝Ｗ３＝Ｗ４、且つＬ２＝Ｌ３＝Ｌ４となるように設計されている。 （もっと読む）

【課題】 半導体素子の回路が形成されているSi層上に絶縁膜を形成し、該絶縁膜上に多結晶もしくは非晶質Si層を積層し、これをレーザー照射及び走査により（再）結晶化して、ここに別の半導体素子の回路を形成し、これらの回路を接続する３次元半導体デバイスの製造方法に関する。レーザー（再）結晶化Ｓｉ層の結晶性を改良することにより、現在のICに適した性能を与える。
【解決手段】絶縁膜17,26をCMPにより平坦化する；多結晶又は非晶質Ｓｉ層22,32を積層し、エネルギーが照射面積当たり10J/cm²以上の固体連続波レーザーにより照射・走査行う；Ｓｉ層22,32に10¹⁴/cm²以上のドーズ量で水素イオンを添加する；その後Si層22,32が溶融しない条件加熱処理する。 （もっと読む）

【課題】シリコン基板上に形成された論理部分と、ＳＲＡＭアレイ部分を備えるＳＲＡＭメモリ及びマイクロプロセッサの提供。
【解決手段】ＳＲＡＭセルの少なくとも一対の隣り合うＮＦＥＴが浅いソース／ドレイン拡散３３４の下に漏れ経路拡散領域３３８で連結されたボディ領域を有し、漏れ経路拡散領域はソース／ドレイン拡散の底から埋込み酸化物層３２０まで延び、隣り合うＳＲＡＭセルの少なくとも一対のＰＦＥＴは隣り合うソース／ドレイン拡散下の同様な漏れ経路拡散領域で連結されたボディ領域３３６を有する。マイクロプロセッサの論理回路部分は浮遊ボディ領域を有し結晶方位ＳＯＩシリコン領域３３０に形成されたＮＦＥＴと結晶方位バルク・シリコン領域に形成されたＰＦＥＴを有し、ＳＲＡＭメモリ部分は結晶方位ＳＯＩシリコン領域に形成されたＮＦＥＴと結晶方位シリコン領域に形成されたＰＦＥＴを有する。 （もっと読む）

【課題】高速動作が可能なＬＤＤ型ＭＩＳＦＥＴと、かつ高電圧駆動が可能なＬＤＤ型ＭＩＳＦＥＴとを内蔵する半導体集積回路装置を低コストで実現する。
【解決手段】高速動作が可能なＭＩＳＦＥＴは、ゲートサイドウオール層に自己整合された高濃度領域に金属シリサイド層を有し、高電圧駆動が可能なＭＩＳＦＥＴは、上記ゲートサイドウオール層の幅よりも大きい幅を有するＬＤＤ部を有し、そのＬＤＤ部に接して高濃度領域を有し、そしてその高濃度領域に金属シリサイド層を有する。 （もっと読む）

【課題】 ソフトエラーによる影響が多数の素子に及ぶことを回避可能な半導体集積回路装置を提供する。
【解決手段】 半導体集積回路装置は、第１面を有する半導体基板１を含んでいる。複数のウェル１、２が第１面上に配置される。ウェルは、第１導電型の複数の第１ウェルおよび第２導電型の複数の第２ウェルからなり、複数の第１ウェルが１つの第２ウェルを囲み且つ複数の第２ウェルが１つの第１ウェルを囲む。複数のインバータ接続構造は、それぞれが入力と出力とを互い違い電気的に接続された第１インバータおよび第２インバータからなる。１つのインバータ接続構造を構成する素子は、相互に隣接する１つの第１ウェルおよび１つの第２ウェルからなり且つ相互に重複しない複数のウェル対の１つの中に形成される。 （もっと読む）