【課題】 製造誤差等によるメモリセルの特性のバラツキによらずに全てのメモリセルに対して書き込みを保証でき、かつ、書き込み処理時間および消費電力を抑制できる半導体記憶装置を提供する。
【解決手段】 メモリセル１とダミーメモリセル１ａへの書き込み処理は、ライトアンプ制御信号ＷＡＥに基づいて制御される。書き込み処理の終了タイミングは、ダミーメモリセル１ａの記憶状態を示す書き込み完了信号ＷＲＳＴに基づいて決まる。ダミーメモリセル１ａの書き込み所要時間が、メモリセル１への書き込み所要時間の最大値以上になるように、ダミーメモリセル１ａやその周辺回路を設計する。例えば、メモリセル１とダミーメモリセル１ａに含まれるトランジスタの特性を互いに異ならせたり、ライトアンプの特性を異ならせたり、ビット線対｛ＢＬ、／ＢＬ｝とダミービット線対｛ＤＢＬ、／ＤＢＬ｝の負荷を異ならせたりする。 （もっと読む）

【課題】 ゲートからソースへの漏洩電流を伴うことなく、しきい値電圧を可変させるとともに、素子面積の増大を抑制する。
【解決手段】 半導体基板１０１上には絶縁層１０２が形成され、絶縁層１０２上には半導体層１０３が形成され、さらに、半導体層１０３上には絶縁層１０４が形成され、絶縁層１０４上には半導体層１０５が形成され、半導体層１０５上には、ゲート絶縁膜１０６を介してゲート電極１０７が形成され、ゲート電極１０７の側方には、ソース層１０９およびドレイン層１１０が形成され、ゲート電極１０７は、配線層を介して半導体層１０３に接続されている。 （もっと読む）

【目的】入出力回路のパッドとトランジスタの配置構造を工夫することによってチップ全体を小型化した半導体集積回路装置を実現する。
【構成】長辺と短辺を有する長方形をなすように形成されたメモリセル領域と、前記メモリセル領域の短辺であって、メモリセル領域の外側に、前記メモリセル領域の短辺の外端とパッドの端部とがほぼ一致するように前記短辺に沿って配列されたパッドと、該パッドに接続されるＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとから成る複数組の組を成すトランジスタとを具備し、前記組をなすトランジスタは、前記メモリセル領域と前記パッドの間に配列せしめられるとともに、前記組を成すトランジスタは、前記配列されたパッドの列に沿ってＰチャンネルＭＯＳトランジスタ列とＮチャンネルＭＯＳトランジスタ列との２列となるように配されていることを特徴とする半導体集積回路装置を提供する。 （もっと読む）

【課題】半導体集積回路装置、例えば、ＳＲＡＭのメモリセルのソフトエラーを低減させた高性能の半導体集積回路装置を提供する。
【解決手段】それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを有するＳＲＡＭメモリセルの、交差接続部の配線ＭＤ２の表面を酸化シリコン膜２１の表面より突出した形状とし、この配線ＭＤ２上に、容量絶縁膜となる窒化シリコン膜２３と、上部電極２４を形成する。この配線ＭＤ２、窒化シリコン膜２３および上部電極２４とで容量Ｃを形成することができ、α線によるソフトエラーを低減することができる。また、配線ＭＤ２側壁にも容量を形成することができるため、容量の増加を図ることができる。 （もっと読む）

【課題】ＳＲＡＭのメモリセルの蓄積ノード容量を増やしてソフトエラー耐性を向上させる。
【解決手段】６個のＭＩＳＦＥＴでメモリセルを構成した完全ＣＭＯＳ型のＳＲＡＭにおいて、メモリセルの駆動用ＭＩＳＦＥＴＱｄ_１,Ｑｄ_２、転送用ＭＩＳＦＥＴＱｔ_１,Ｑｔ_２および負荷用ＭＩＳＦＥＴＱｐ_１,Ｑｐ_２のそれぞれのゲート電極６，１０ａ，１０ｂを構成する第１導電層の上層に形成した高融点金属シリサイド層でＣＭＯＳインバータの相互の入出力端子間を接続する一対の局所配線Ｌ_１,Ｌ_２を形成し、この局所配線Ｌ_１,Ｌ_２の上層に形成した基準電圧線２０を局所配線Ｌ_１,Ｌ_２と重なるように配置して蓄積ノード容量素子を形成する。局所配線Ｌ_１,Ｌ_２の一方は、この蓄積ノード容量素子の一方の電極を構成する。 （もっと読む）

【課題】 従来のデュアル・サリサイド処理における典型的な位置ずれの問題を克服する、新規なデュアル・サリサイド・プロセスを提供すること。
【解決手段】 相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを製作する方法であって、本方法は、第１のタイプの半導体デバイス（１３０）を収容するために半導体基板（１０２）の中に第１のウェル領域（１０３）を形成するステップと、第２の半導体デバイス（１４０）を収容するために半導体基板（１０２）の中に第２のウェル領域（１０４）を形成するステップと、第１のタイプの半導体デバイス（１３０）をマスク（１１４）で遮蔽するステップと、第２のタイプの半導体デバイス（１４０）の上に第１の金属層（１１８）を堆積させるステップと、第２のタイプの半導体デバイス（１４０）の上で第１のサリサイド形成を行うステップと、マスク（１１４）を除去するステップと、第１及び第２のタイプの半導体デバイス（１３０、１４０）の上に第２の金属層（１２３）を堆積させるステップと、第１のタイプの半導体（１３０）の上で第２のサリサイド形成を行うステップとを含む。本方法は、１つのパターン形成段階しか必要とせず、また、異なるデバイスの上に異なるシリサイド材料を形成するプロセスを単純化するため、パターンの重なりを排除することができる。 （もっと読む）

【課題】本発明は、半導体材料を有効活用して、MOS型半導体装置を小型化し、高速化、低消費電力化、高集積化に適したMOS型半導体装置を提供する。
【解決手段】ゲート電極に加える電圧により半導体層のチャネル領域を流れる電荷を制御する電界効果型半導体装置にあって、積層形成される２層のチャネル領域と、２層のチャネル領域の各層間を隔てる電気的分離層と、２層のチャネル領域に生じる異種の電荷を実質的に同時に制御するゲート電極とを有する。 （もっと読む）

【課題】本発明は、ボディ浮遊効果を抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１と、シリコン基板１上に形成された埋め込み絶縁層２と、埋め込み絶縁層２上に形成された半導体層３とを備えるＳＯＩ構造の半導体装置であって、半導体層３は、第１導電型のボディ領域４、第２導電型のソース領域５及び第２導電型のドレイン領域６を有し、ソース領域５とドレイン領域６との間のボディ領域４上にゲート酸化膜７を介してゲート電極８が形成され、ソース領域５は、第２導電型のエクステンション層５２と、エクステンション層５２と側面で接するシリサイド層５１を備え、シリサイド層５１とボディ領域４との境界部分に生じる空乏層の領域に結晶欠陥領域１２が形成されている。 （もっと読む）

【課題】 位置ずれの問題を克服する新規のデュアルＦＵＳＩゲート形成プロセスを提供する。
【解決手段】 １つのリソグラフィ段階しか必要としない、ＣＭＯＳデバイスにおいて自己整合デュアル・フルシリサイド・ゲートを形成する方法であり、本方法は、半導体基板（２５２）の中の第１のウェル領域（２５３）、第１のウェル領域（２５３）の中の第１のソース／ドレイン・シリサイド・エリア（２６６）、及び第１のソース／ドレイン・シリサイド・エリア（２６６）から分離された第１のタイプのゲート（２６３）を有する第１のタイプの半導体デバイス（２７０）を形成するステップと、半導体基板（２５２）の中の第２のウェル領域（２５４）、第２のウェル領域（２５４）の中の第２のソース／ドレイン・シリサイド・エリア（２５６）、及び第２のソース／ドレイン・シリサイド・エリア（２５６）から分離された第２のタイプのゲート（２５８）を有する第２のタイプの半導体デバイス（２８０）を形成するステップと、第２のタイプの半導体デバイス（２８０）の上に第１の金属層（２１８）を選択的に形成するステップと、第２のタイプのゲート（２５８）のみの上で第１のフルシリサイド（ＦＵＳＩ）ゲート形成を行うステップと、第１及び第２のタイプの半導体デバイス（２７０、２８０）の上に第２の金属層（２７５）を堆積させるステップと、第１のタイプのゲート（２６３）のみの上で第２のＦＵＳＩゲート形成を行うステップとを含む。 （もっと読む）

【課題】 トランジスタの接合容量を低下させ、ソフトエラー耐性およびノイズ耐性を保持した半導体集積回路装置を提供する。
【解決手段】 半導体集積回路装置１００は、半導体基板内のバルク基板領域１０上に形成され、ソース／ドレインが第１の基準電位ＧＮＤに接続された第１のトランジスタＴＢｎ１および、
ｐ型バルク基板領域上に形成されたｎ型の不純物層領域１２と、不純物層領域上に形成されたｐ型の半導体領域１４と、半導体領域に形成されｎ型のソース／ドレイン３０と、ソース・ドレイン間にあり半導体領域上に形成されたゲート絶縁膜４０と、ゲート絶縁膜上に形成されたゲート電極５０と、ソース−ドレイン方向の断面において、ソース、ドレイン、不純物層領域およびゲート絶縁膜によって囲まれたｐ型のボディ領域１６とを含み、前記不純物層領域が空乏化された第２のトランジスタＴＳｎ１、を備え、
第２のトランジスタのソース／ドレインは第１のトランジスタを介して第１の基準電位に接続されている。 （もっと読む）