【課題】反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）とＦｉｎＦＥＴトランジスタ（Ｎ３）とを含む、ＳＲＡＭセル（１３０）などの集積回路を提供すること。
【解決手段】反転型ＦｉｎＦＥＴトランジスタは、基板上に半導体構造（１００）によって形成された第１のゲート領域（１０８）、ならびに、第１のゲート領域上に配置された第１のチャネル領域（１１２）と、第１のチャネル領域のいずれか一方の側に形成されたソース（１１０）およびドレイン（１１４）とを有する、半導体層（１０４）からなる第１のボディ領域を含む。ＦｉｎＦＥＴトランジスタ（Ｎ３）は、反転型ＦｉｎＦＥＴトランジスタに結合しており、第２のチャネル領域（１１８）と、第２のチャネル領域のいずれか一方の側に形成されたソース（１１６）およびドレイン（１２０）とを有する、半導体構造（１０２）によって形成された第２のボディ領域、ならびに、第２のチャネル領域上に配置された、半導体層からなる第２のゲート領域（１２２）を含む。
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【課題】 低電源電圧でもＳＮＭと書き込みマージンを両立させることができるスタティック型ＲＡＭを備えて半導体集積回路装置を提供する。
【解決手段】 複数のワード線と複数の相補ビット線に対応して設けられた複数のスタティック型メモリセルを備え、上記複数の相補ビット線のそれぞれに接続される複数からなるメモリセル毎に動作電圧を供給する複数のメモリセル電源線を設け、かかるメモリセル電源線に対応してそれぞれ電源電圧を供給する抵抗手段からなる複数の電源供給回路を設け、上記相補ビット線に上記電源電圧に対応したプリチャージ電圧を供給するプリチャージ回路を設け、上記メモリセル電源線は、対応する相補ビット線の書き込み信号が伝えられる結合容量を持つようにする。 （もっと読む）

【課題】 半導体基板の主表面に対して平行な方向における面積を小さくすることができる薄膜トランジスタを有するラッチ回路を備えた半導体装置を提供する。
【解決手段】 １つのメモリセル領域１００を横切る同一層に形成されたビット線１５および他のビット線とは別の層にグラウンド配線層１６が形成されている。このグラウンド配線層１６は、メモリセル領域１００内のほぼ全ての領域にわたって形成されている。また、メモリセル領域１００内においてプラグ１８および１９がグラウンド配線層１６を上下に貫通しているが、絶縁膜１８ａおよび絶縁膜１９ａによってグラウンド配線層１６とプラグ１８および１９のそれぞれとが絶縁されている。 （もっと読む）

第１のノード（６）と第２のノード（７）とを備え、第１のノード（６）と第２のノード（７）とに設定される相補データをラッチするラッチ回路（１）、第１のノード（６）と第１のデータ入出力線（２）とを接続する第１のスイッチング素子（４）、第２のノード（７）と第２のデータ入出力線（３）とを接続する第２のスイッチング素子（５）、第２のデータ入出力線（３）と第１のノード（６）とを接続する第１の強誘電体キャパシタ（８ａ）、および第１のデータ入出力線（２）と第２のノード（７）とを接続する第２の強誘電体キャパシタ（８ｂ）を備える不揮発性メモリセル。
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【課題】 位相比較誤差の低減を図る。
【解決手段】 クロック入力部（１９０）とデータ入力部（１１２）とを結ぶ線（２０１）に直交し、且つ、上記クロック入力部を通る第１ライン（Ｌ１）と、上記第１ラインに対して並行され、且つ、上記データ入力部における上記クロック入力部側を通る第２ライン（Ｌ２）との間に、位相調整回路（１３０）を配置する。上記第１ラインと上記第２ラインとの間に上記位相調整回路が配置されることにより、クロック入力部から位相調整回路における正規クロック入力回路までの距離と、データ入出力部から位相調整回路におけるレプリカクロック入力回路までの距離とをほぼ等しくすることができるので、上記クロック入力部から上記正規クロック入力回路に至る配線と、上記データ入出力部から上記レプリカクロック入力回路に至る配線とを等長配線とすることで、上記位相調整回路における位相比較回路での位相比較誤差の低減を達成する。 （もっと読む）

【課題】 ４つのトランジスタで構成したメモリセルを用いた半導体装置において、リフレッシュを伴わない情報保持と安定した読出し動作、低待機電力を実現すること。
【解決手段】 メモリセルＭＣの記憶ノードＮ１，Ｎ２にキャパシタＣ１，Ｃ２を設け、情報読み出し時には、破壊読み出しをした後に再書き込みを行い、情報保持時には、ビット線ＢＬ，／ＢＬを一定電位に保ち、トランジスタＭＰ１，ＭＰ２を流れるリーク電流により記憶ノードＮ１，Ｎ２の電位を保持する。その際、トランジスタＭＮ１，ＭＮ２のオフ状態でのインピーダンスは、トランジスタＭＰ１，ＭＰ２のオフ状態でのインピーダンスよりも大きくする。さらに、チャネル部が５ｎｍ程度以下のＴＦＴトランジスタを用いて、リーク電流を低減させる。 （もっと読む）

【課題】レプリカビット線の電荷をダミーセルのリーク電流により早く引き抜いてしまい、所望のセンスアンプ起動タイミングを得ることができない。
【解決手段】 メモリアレイと、センスアンプ回路と、メモリセルと同一の素子を有し、段数に応じたレベルの信号を共通のレプリカビット線に出力する複数のレプリカセル１０５を含むレプリカ回路と、共通のレプリカビット線に負荷として接続されているダミーセル１０９Ｂとを備え、ダミーセル１０９ＢのドライブトランジスタＮＤ１のソースをHighレベルＶＤＤに接続する。これによりレプリカビット線ＲＥＰＢＬからダミーセルへのリーク電流を抑え、最適な起動タイミングをセンスアンプ回路に供給できる。 （もっと読む）

【課題】スタティックノイズマージンの低下を抑制すること。
【解決手段】ビット線１８はロードトランジスタ１４のウェルに接続され、反転ビット線１８はロードトランジスタ１３のウェルに接続されている。ノードＮ１は“Ｌ”レベル、ノードＮ２は“Ｈ”レベルである。リード時にはビット線１８，１９は“Ｈ”レベルにプリチャージされる。ワード線１７が“Ｈ”レベルに立ち上がるとドライバトランジスタ１１にカラム電流が流れる。ビット線１８の電位が“Ｌ”レベルに変化すると、同時にロードトランジスタ１４のウェル電位が“Ｌ”レベルに変化するのでロードトランジスタ１４の電流駆動能力が向上し、ノードＮ１の電位がノイズ等によって上昇しドライバトランジスタ１２が僅かにオン動作してもノードＮ２の電位が“Ｈ”レベルから低下するのが抑制されビット線１８，１９の電位差読み取りが可能になりリード時の誤動作が低減される。 （もっと読む）

【課題】ボディコンタクトを有するＳＯＩデバイスにおいて、ボディコンタクトとボディ領域との間に所望の抵抗値を持たせると共に、当該抵抗値のばらつきを抑制する。
【解決手段】ＳＯＩ層３におけるコンタクト６１との接続部分（即ち、素子分離絶縁膜４１の下）に、不純物濃度の高いＰ⁺領域を形成せずに、ＳＯＩ層３とボディコンタクト６１とをショットキー接合させる。また、ボディコンタクト６１の表面にはバリアメタル６１ａが形成されており、ボディコンタクト６１とＳＯＩ層３との間に、バリアメタル６１ａとＳＯＩ層３とが反応したシリサイド７０が形成される。 （もっと読む）

【課題】 単層ポリシコンゲートから成る不揮発性メモリのセル面積を低減し、かつ超低消費電力で動作させる。
【解決手段】 フローティングゲート６端下部のＮ型ウエル４の基板表面に、ゲート酸化膜５を介在させて設けられたＰ型不純物領域８と、前記Ｎ型ウエル４が構成する接合に−５Ｖのような逆バイアス電圧を印加して、バンド間トンネル現象によって発生するホットエレクトロンを前記フローティングゲート６へ注入して書込みを行う。書込み時間はおおよそ１０μｓ、書込み動作時の前記接合の漏洩電流は１００ｎＡ程度に設計できるため、書込みに要するエネルギーは５ｐＪまで低減され、従来のスタックド・ゲート型メモリセルのチャンネルホットエレクトロン注入を用いた書込みのエネルギーに比較して１／１００以下に低減できる。 （もっと読む）