半導体装置
【課題】 半導体基板の主表面に対して平行な方向における面積を小さくすることができる薄膜トランジスタを有するラッチ回路を備えた半導体装置を提供する。
【解決手段】 １つのメモリセル領域１００を横切る同一層に形成されたビット線１５および他のビット線とは別の層にグラウンド配線層１６が形成されている。このグラウンド配線層１６は、メモリセル領域１００内のほぼ全ての領域にわたって形成されている。また、メモリセル領域１００内においてプラグ１８および１９がグラウンド配線層１６を上下に貫通しているが、絶縁膜１８ａおよび絶縁膜１９ａによってグラウンド配線層１６とプラグ１８および１９のそれぞれとが絶縁されている。
【解決手段】 １つのメモリセル領域１００を横切る同一層に形成されたビット線１５および他のビット線とは別の層にグラウンド配線層１６が形成されている。このグラウンド配線層１６は、メモリセル領域１００内のほぼ全ての領域にわたって形成されている。また、メモリセル領域１００内においてプラグ１８および１９がグラウンド配線層１６を上下に貫通しているが、絶縁膜１８ａおよび絶縁膜１９ａによってグラウンド配線層１６とプラグ１８および１９のそれぞれとが絶縁されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ラッチ回路を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来より、半導体記憶装置としてＤＲＡＭ（Dynamic Random Access Memory）が知られている（特許文献１参照）。また、別のタイプの半導体記憶装置としてＳＲＡＭ（Statics Random Access Memory）が知られている（特許文献２参照）。ＳＲＡＭにおいては、２本のビット線とグラウンド配線層とが同一の層に形成されている。
【特許文献１】特開２０００−８２８０２号公報
【特許文献２】特開昭６２−１６３３６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前述のような２本のビット線とグラウンド配線層とが同一層に形成されている半導体装置においては、半導体基板の主表面の方向に平行な方向のメモリセルの面積を小さくすることができない。
【０００４】
本発明は、上述のような問題に鑑みてなされたものであり、その目的は、ラッチ回路を備えた半導体装置において、メモリセル領域の平面的な面積を小さくすることができる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、複数のメモリセル領域を有している。複数のメモリセル領域のそれぞれは、２進情報の論理レベルを記憶する一方の記憶部と、２進情報の論理レベルを記憶する他方の記憶部とを備えている。また、複数のメモリセル領域は、半導体基板の表面に位置し、ソース／ドレイン領域を有し、一方の記憶部がソース／ドレイン領域の一方に接続され、一方の記憶部に記憶される論理レベルを制御する一方のアクセストランジスタと、半導体基板の表面に位置し、ソース／ドレイン領域を有し、他方の記憶部がソース／ドレイン領域の一方に接続され、他方の記憶部に記憶される論理レベルを制御する他方のアクセストランジスタとを備えている。さらに、複数のメモリセル領域のそれぞれは、半導体基板の上方に位置し、一方の記憶部および他方の記憶部のそれぞれの論理レベルを保持するラッチ回路と、一方のアクセストランジスタのソース／ドレイン領域の他方に接続される一方のビット線と、他方のアクセストランジスタのソース／ドレイン領域の他方に接続される他方のビット線とを備えている。ラッチ回路の少なくとも一部分は、ビット線の上方に設けられている。一方のビット線および他方のビット線とは異なる層にグラウンド配線層が設けられている。この構成によれば、グラウンド配線層と２本のビット線とが別個の層に設けられているので、メモリセルの半導体基板の主表面に平行な方向の面積を小さくすることができる。
【０００６】
ラッチ回路のそれぞれは、電源電極と接地電極との間に直列に接続された一方のロードトランジスタおよび一方のドライバトランジスタと、互いに直列に接続され、一方のロードトランジスタおよび一方のドライバトランジスタに並列に接続された他方のロードトランジスタおよび他方のドライバトランジスタと、半導体基板の主表面に対して垂直に延び、他方のロードトランジスタのゲート電極と一方のアクセストランジスタのソース／ドレイン領域とを接続する第１接続部と、半導体基板の主表面に対して垂直に延び、他方のロードトランジスタのゲート電極と他方のドライバトランジスタのゲート電極とを接続する第２接続部と、第１接続部および第２接続部がグラウンド配線層を貫通する２つの貫通領域と、２つの貫通領域のそれぞれの外周から所定の距離内に位置する２つの周辺領域とを有していることが望ましい。複数のメモリセル領域のそれぞれにおいては、２つの貫通領域および２つの周辺領域以外の全ての領域に、グラウンド配線層が形成されていることが望ましい。
【０００７】
この構成によれば、グラウンド配線層はメモリセル領域内において占有することができる最大限の大きさを有しているため、半導体装置の接地状態を安定させることができる。
【０００８】
また、グラウンド配線層は、２つの周辺領域のそれぞれの外周から所定の距離内に位置する２つの領域の外側の全ての領域において、その主表面にシリサイド層を有していることが望ましい。この構成によれば、グラウンド配線層の抵抗を極力小さくすることができる。
【０００９】
また、ラッチ回路のそれぞれは、電源電極と接地電極との間に直列に接続された一方のロードトランジスタおよび一方のドライバトランジスタと、互いに直列に接続され、一方のロードトランジスタおよび一方のドライバトランジスタに並列に接続された他方のロードトランジスタおよび他方のドライバトランジスタと、半導体基板の主表面に対して垂直に延び、他方のロードトランジスタのゲート電極と一方のアクセストランジスタのソース／ドレイン領域とを接続する第１接続部と、半導体基板の主表面に対して垂直に延び、他方のロードトランジスタのゲート電極と他方のドライバトランジスタのゲート電極とを接続する第２接続部と、第１接続部および第２接続部の一部によって構成され、半導体基板の主表面と平行に延びる、記憶部の一部としての記憶ノード層とを有していることが望ましい。グラウンド配線層は、記憶ノード層と同一層に形成されていることが望ましい。この構成によれば、記憶ノード層とグラウンド配線層とを同じ工程において形成することができる。そのため、半導体装置の製造工程を短縮することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を用いて、本発明の実施の形態の半導体装置を説明する。
【００１１】
（実施の形態１）
まず、図１〜図１８を用いて実施の形態１の半導体装置について説明する。
【００１２】
図１を用いて、本実施の形態の半導体装置の断面構造を説明する。
【００１３】
図１に示すように、本実施の形態の半導体装置は、半導体基板１と半導体基板１の主表面から所定の深さにかけて形成された素子分離絶縁膜２とを有している。素子分離絶縁膜２の上には、ゲート電極１０５ａを有する本発明の他方のドライバトランジスタ１０５が設けられている。また、素子分離絶縁膜２の近傍には本発明の一方のアクセストランジスタ４が設けられている。一方のアクセストランジスタ４は、ゲート電極４ａとソース／ドレイン領域４ｂおよび４ｃとを有している。また、一方のアクセストランジスタ４の近傍には一方のドライバトランジスタ５が形成されている。一方のドライバトランジスタ５は、ゲート電極５ａ、ソース／ドレイン領域５ｃおよび５ｂを有している。
【００１４】
また、図１においては符号が付されていないが、他方のドライバトランジスタ１０５、一方のアクセストランジスタ４、一方のドライバトランジスタ５、およびドライバトランジスタ３０５のそれぞれは、側面および上面がセルフアラインコンタクトのエッチングストッパ膜となるシリコン窒化膜などの絶縁膜で覆われている。
【００１５】
なお、図１においては、一点鎖線によって、メモリセル領域１００とメモリセル領域２００とが仕切られている。また、メモリセル領域１００とメモリセル領域２００との境界線を挟んでメモリセル領域２００内のドライバトランジスタ３０５が設けられている。ドライバトランジスタ３０５は、ゲート電極３０５ａとソース／ドレイン領域３０５ｃとを有している。
【００１６】
他方のドライバトランジスタ１０５、一方のアクセストランジスタ４、一方のドライバトランジスタ５、およびメモリセル領域２００内のドライバトランジスタ３０５は層間絶縁膜６の内部に埋込まれている。層間絶縁膜６には、層間絶縁膜６を上下に貫通し、ゲート電極１０５ａに至るプラグ７が形成されている。層間絶縁膜６には、層間絶縁膜６を上下に貫通し、ソース／ドレイン領域４ｃに至るコンタクトプラグ８が形成されている。また、層間絶縁膜６には、層間絶縁膜６を上下に貫通し、ソース／ドレイン領域４ｂおよび５ｃに至るコンタクトプラグ９が形成されている。また、層間絶縁膜６には、層間絶縁膜６を上下に貫通し、ソース／ドレイン領域５ｂおよび３０５ｃに至るコンタクトプラグ１０が形成されている。プラグ７ならびにコンタクトプラグ８、９、および１０のそれぞれは、リンがドープされた多結晶シリコンからなる。
【００１７】
また、層間絶縁膜６の上には、層間絶縁膜１１が形成されている。また、層間絶縁膜１１の上には層間絶縁膜１３が形成されている。層間絶縁膜１３および１１内には、層間絶縁膜１３を上下に貫通するとともに層間絶縁膜１１を上下に貫通し、コンタクトプラグ１０の上面に至るプラグ１４が形成されている。また、層間絶縁膜１１には、層間絶縁膜１１を上下に貫通し、コンタクトプラグ８に至るプラグ１２が形成されている。プラグ１２の上面に接するようにビット線１５が層間絶縁膜１３内に埋込まれている。ビット線１５はタングステンからなる。
【００１８】
また、層間絶縁膜１３の上にはリンがドープされた多結晶シリコン膜からなるグラウンド配線層１６が形成されている。グラウンド配線層１６の上には層間絶縁膜１７が形成されている。層間絶縁膜１７、グラウンド配線層１６、層間絶縁膜１３、および層間絶縁膜１１のそれぞれを貫通し、プラグ７に至るプラグ１８が形成されている。プラグ１８は、リンがドープされた多結晶シリコン膜かならなる。プラグ１８の外周面は絶縁膜１８ａによって覆われている。絶縁膜１８ａはシリコン窒化膜からなる。したがって、プラグ１８とグラウンド配線層１６とは絶縁膜１８ａによって絶縁されている。
【００１９】
また、層間絶縁膜１７、グラウンド配線層１６、層間絶縁膜１３、および層間絶縁膜１１を貫通し、コンタクトプラグ９に至るプラグ１９が形成されている。プラグ１９は、リンがドープされた多結晶シリコン膜かならなる。プラグ１９の外周面には絶縁膜１９ａが形成されている。したがって、プラグ１９とグラウンド配線層１６とは絶縁膜１９ａによって覆われている。絶縁膜１９ａはシリコン窒化膜からなる。また、層間絶縁膜１７の上には、不純物を含む多結晶シリコン膜２１が形成されている。また、多結晶シリコン膜２２を覆うように絶縁膜２３が形成されている。
【００２０】
また、絶縁膜２３の上には不純物を含む多結晶シリコン膜１２４が形成されている。多結晶シリコン膜１２４はゲート電極に相当し、絶縁膜２３はゲート絶縁膜に相当し、多結晶シリコン膜２２はソース／ドレイン領域に相当する。したがって、多結晶シリコン膜１２４、絶縁膜２３、および多結晶シリコン膜２２によって、他方のロードトランジスタ９０が構成されている。他方のロードトランジスタ９０は、ＴＦＴ（Thin Film Transistor）である。また、他方のロードトランジスタ９０のゲート電極に相当する多結晶シリコン膜１２４と一方の記憶ノード層に相当する多結晶シリコン膜２１とは、プラグ２５によって接続されている。また、多結晶シリコン膜１２４および絶縁膜２３を覆うように層間絶縁膜２６が形成されている。なお、プラグ２５、多結晶シリコン膜２１、プラグ１９、およびコンタクトプラグ９によって、本発明の第１接続部が構成されている。また、プラグ２５、多結晶シリコン膜２１、プラグ１８、およびプラグ７によって、本発明の第２接続部が構成されている。
【００２１】
また、層間絶縁膜２６には、層間絶縁膜２６を貫通し、多結晶シリコン膜１２４に接続されたプラグ２９が設けられている。また、層間絶縁膜２６の上面には、シリコン窒化膜３０が形成されている。シリコン窒化膜３０の上には層間絶縁膜３１が形成されている。層間絶縁膜３１およびシリコン窒化膜３０を貫通し、プラグ２９に至るホールの表面に沿うように、他方のキャパシタ下部電極３２ａが形成されている。一方のキャパシタ下部電極３２ａの表面を覆うように一方のキャパシタ誘電体膜３３ａが形成されている。さらに、一方のキャパシタ誘電体膜３３ａの表面および層間絶縁膜３１の上面を覆うようにキャパシタ上部電極３４が形成されている。一方のキャパシタ下部電極３２ａ、一方のキャパシタ誘電体膜３３ａ、およびキャパシタ上部電極３４により、一方のキャパシタ３００ａが構成されている。また、層間絶縁膜２６には、一方のキャパシタ３００ａに対応する他方のキャパシタ３００ｂが形成されている。他方のキャパシタ３００ｂは、他方のキャパシタ下部電極３２ｂ、他方のキャパシタ誘電体膜３３ｂ、およびキャパシタ上部電極３４によって構成されている。一方のキャパシタ３００ａは、一方の記憶ノードに接続されており、一方の記憶ノード（多結晶シリコン膜２１）とともに、本発明の一方の記憶部を構成する。他方のキャパシタ３００ｂは、一方の記憶ノードに対応する他方の記憶ノードに接続されており、他方の記憶ノードとともに、他方の記憶部を構成する。
【００２２】
次に、図２〜図１２を用いて半導体装置のメモリセル領域１つの平断面の構造を各層のそれぞれごとに説明する。なお、図１のＩＩ−ＩＩ〜ＸＩＩ−ＸＩＩ線のそれぞれの断面が図２〜図１２のそれぞれにこの順番で示されている。
【００２３】
まず、図２を用いて、図１のＩＩ−ＩＩ線断面における各素子のレイアウトを説明する。メモリセル領域１００内には、半導体基板１が設けられており、半導体基板１の一部の領域はソース／ドレイン領域を構成する不純物拡散領域となっている。このメモリセル領域１００内には、一方のドライバトランジスタ５、一方のアクセストランジスタ４、他方のドライバトランジスタ１０５、および他方のアクセストランジスタ１０４が形成されている。
【００２４】
他方のドライバトランジスタ１０５は、ゲート電極１０５ａとソース／ドレイン領域１０５ｂおよび１０５ｃとを有している。他方のアクセストランジスタ１０４は、ゲート電極１０４ａとソース／ドレイン領域１０４ｂおよび１０４ｃとを有している。また、一方のドライバトランジスタ５は、ゲート電極５ａとソース／ドレイン領域５ｂおよび５ｃとを有している。また、一方のアクセストランジスタ４は、ゲート電極４ａとソース／ドレイン領域４ｂおよび４ｃとを有している。
【００２５】
なお、図１におけるＩＩ−ＩＩ線断面においては、本来は層間絶縁膜６がその断面に現われるはずであるが、層間絶縁膜６を取除き、その層間絶縁膜６の下側に位置する半導体基板１のソース／ドレイン領域をゲート電極に重ねて記載している。また、メモリセル領域１００は長方形であり、メモリセル領域１００内の各素子は、長方形の対角線の交点に対して点対称に配置されている。
【００２６】
以降のメモリセル領域１００の図３〜図１２の平断面図のそれぞれにおいても、メモリセル領域１００内の各素子は、長方形のメモリセル領域１００の対角線の交点に対して点対称に配置されている。また、図２において、一点鎖線で示すＩ−Ｉ断面線によって切断された断面の構造が図１に表わされている。
【００２７】
図３は、図１におけるＩＩＩ−ＩＩＩ線断面における各素子のレイアウトを示す図である。図３においては、プラグ７、コンタクトプラグ８、コンタクトプラグ９、およびコンタクトプラグ１０の配置が示されている。メモリセル領域１００内において、各素子が長方形の対角線に対して点対称に配置されていることについては、前述のとおりである。図３においては、層間絶縁膜６は描かれていない。図４は、図１におけるＩＶ−ＩＶ線断面におけるメモリセル領域１００内の各素子のレイアウトを示す図である。図４においては、プラグ１８、絶縁膜１８ａ、プラグ１２、プラグ１９、絶縁膜１９ａおよびプラグ１４が示されている。図４においては、層間絶縁膜１１は描かれていない。
【００２８】
図５は、図１におけるＶ−Ｖ線断面のメモリセル領域１００内の各素子のレイアウトを示す図である。図５においては、プラグ１８、絶縁膜１８ａ、ビット線１５、プラグ１９、および絶縁膜１９ａ、およびプラグ１４が示されている。図５においては、層間絶縁膜１３は描かれていない。図６は、図１におけるＶＩ−ＶＩ線断面におけるメモリセル領域１００内の各素子のレイアウトを示す図である。図６においては、グラウンド配線層１６、プラグ１８、絶縁膜１８ａ、プラグ１９、および絶縁膜１９ａが示されている。図６のプラグ１８および１９のそれぞれが形成されている領域は、本発明の貫通領域であり、図６の絶縁膜１８ａおよび１９ａのそれぞれが形成されている領域が、本発明の周辺領域である。
【００２９】
図７は、図１におけるＶＩＩ−ＶＩＩ線断面におけるメモリセル領域１００内の各素子のレイアウトを示す図である。図７には、プラグ１８、絶縁膜１８ａ、プラグ１９、および絶縁膜１９ａが示されている。図７においては、層間絶縁膜１７は描かれていない。図８は、図１におけるＶＩＩＩ−ＶＩＩＩ線断面におけるメモリセル領域１００内の各素子のレイアウトを示す図である。図８においては、本発明の一方の記憶ノード層を構成する多結晶シリコン膜２１が示されている。図８においては、層間絶縁膜２０は描かれていない。
【００３０】
図９は、図１におけるＩＸ−ＩＸ線断面におけるメモリセル領域１００内の各素子のレイアウトを示す図である。図９においては、プラグ２５が示されている。図９においては、層間絶縁膜２０は描かれていない。図１０は、図１におけるＸ−Ｘ線断面におけるメモリセル領域１００内の各素子のレイアウトを示す図である。図１０においては、他方のロードトランジスタ９０のゲート電極を構成する多結晶シリコン膜１２４と他方のロードトランジスタ９０のソース／ドレイン領域を構成する多結晶シリコン膜２２が示されている。ただし、図１０においては、本来、多結晶シリコン膜１２４の周囲には絶縁膜２３が示されるはずだが、絶縁膜２３および２６を取除き、多結晶シリコン膜１２４の下側に位置する多結晶シリコン膜２２が示されている。
【００３１】
図１１は、図１におけるＸＩ−ＸＩ線断面におけるメモリセル領域１００内の各素子のレイアウトを示す図である。図１１においては、プラグ２９が示されている。なお、図１１においては、層間絶縁膜２６は描かれていない。図１２は、図１におけるＸＩＩ−ＸＩＩ線断面におけるメモリセル領域１００内の各素子（２つのキャパシタ）のレイアウトを示す図である。図１２においては、一方のキャパシタ下部電極３２ａ、キャパシタ誘電体膜３３ａ、他方のキャパシタ下部電極３２ｂ、他方のキャパシタ誘電体膜３３ｂ、およびキャパシタ上部電極３４が示されている。
【００３２】
図１３は、図２に示すメモリセル領域１００に隣接するメモリセル領域２００を示す図である。メモリセル領域２００内には、ドライバトランジスタ２０５および３０５、ならびに、アクセストランジスタ２０４および３０４が示されている。ドライバトランジスタ２０５は、ゲート電極２０５ａ、ソース／ドレイン領域２０５ｂおよび２０５ｃを有している。アクセストランジスタ２０４は、ゲート電極２０４ａおよびソース／ドレイン領域２０４ｂおよび２０４ｃを有している。アクセストランジスタ３０４は、ゲート電極３０４ａとソース／ドレイン領域３０４ｂおよび３０４ｃとを有している。ドライバトランジスタ３０５は、ゲート電極３０５ａとソース／ドレイン領域３０５ｂおよび３０５ｃとを有している。
【００３３】
図２〜図１２のそれぞれにおいて、メモリセル領域２００は長方形であり、長方形の対角線の交点に対してメモリセル領域２００内の各素子は点対称に配置されている。ただし、図２に示すメモリセル領域１００と図１３に示すメモリセル領域２００とは、互いの境界線Ｙに対して鏡面対称のレイアウト配置となっている。また、メモリセル領域２００の複数の層のそれぞれと、前述の図２〜図１２の複数の層のそれぞれとは、メモリセル領域１００とメモリセル領域２００との境界線Ｙに対して鏡面対称のレイアウト配置となっている。前述の図２のメモリセル領域１００によって仕切られる部分と図１３のメモリセル領域２００によって仕切られる部分とが１つのユニットであり、このユニットが多数設けられることによって半導体装置のメモリ領域が形成されている。
【００３４】
次に、図１４〜図１８を用いて実施の形態１の半導体装置の製造方法を説明する。まず、図１４に示す構造が形成される。この図１４に示す構造においては、層間絶縁膜１３の上にグラウンド配線層１６となる多結晶シリコン膜がメモリセル領域１００の全域にわたって形成されている。また、グラウンド配線層１６の上には、層間絶縁膜１７が形成されている。
【００３５】
次に、図１５に示すように、層間絶縁膜１７およびグラウンド配線層１６、層間絶縁膜１３、および層間絶縁膜１１のそれぞれを貫通し、プラグ７に至るホール３０を形成するとともに、層間絶縁膜１７およびグラウンド配線層１６、層間絶縁膜１３、および層間絶縁膜１１のそれぞれを貫通し、コンタクトプラグ９に至るホール３１を形成する。次に、ホール３０の内周面に絶縁膜１８ａを形成するとともに、ホール３１の内周面に絶縁膜１９ａを形成する。この構造が図１６に示されている。
【００３６】
次に、図１７に示すように、絶縁膜１８ａによって形成されるホールを埋め込むプラグ、絶縁膜１９ａによって形成されるホールを埋め込むプラグ、および記憶ノード層となる膜からなる一体構造１８９を形成する。次に、図１８に示すように、一体構造１８９を加工することによって、プラグ１８および１９ならびに多結晶シリコン膜２１を形成する。その後、順次工程が実施され、図１に示す構造が形成される。さらに、アルミニウム配線およびキャパシタが形成される。
【００３７】
上記のような本実施の形態の半導体装置によれば、図５に示すビット線１５および別のビット線とは別のレイヤーに、図６に示すようにグラウンド配線層１６が形成されている。そのため、メモリセル領域１００の半導体基板１の主表面に対して平行な方向の面積を小さくすることができる。また、グラウンド配線層１６は、図６に示すように、メモリセル領域１００の内側の領域であって、プラグ１８および１９の周辺以外の全ての領域に形成されている。そのため、グラウンド配線層１６の面積を極力大きくすることができるため、半導体装置の接地を安定させることができる。
【００３８】
（実施の形態２）
次に、図１９〜図２５を用いて実施の形態２の半導体装置を説明する。まず、図１９を用いて、実施の形態２の半導体装置の構造を説明する。
【００３９】
図１９に示すように、本実施の形態の半導体装置の構造は、図１に示す実施の形態１の半導体装置の構造とほぼ同様である。本実施の形態の半導体装置は、グラウンド配線層１６の上表面に高融点金属シリサイド層５０を有することのみが実施の形態１の半導体装置と異なる。その他の構造に関しては、実施の形態１の半導体装置と本実施の形態の半導体装置とは全く同様である。なお、高融点金属シリサイド層５０はチタンシリサイドまたはニッケルシリサイドからなる。本実施の形態の半導体装置は、前述のように、グラウンド配線層１６の上表面に高融点金属シリサイド層５０を有しているため、グラウンド配線層１６の電気抵抗が実施の形態１のグラウンド配線層１６の電気抵抗よりも低くなっている。
【００４０】
また、高融点金属シリサイド層５０は、絶縁膜１８ａおよび絶縁膜１９ａのそれぞれから所定の距離までの領域の外側の領域に形成されている。したがって、図２２を用いて、後述するような、プラグ１８および１９のそれぞれを形成するためのホール３０および３１を形成するときに、高融点金属シリサイド層５０がホール３０および３１の形成に支障になることが防止されている。
【００４１】
次に、図２０を用いて、図１９のＸＸ−ＸＸ線断面内における各素子のレイアウトを説明する。図２０に示すように、メモリセル領域１００内には、プラグ１８、プラグ１９、絶縁膜１８ａ、絶縁膜１９ａ、グラウンド配線層１６、および高融点金属シリサイド層５０が配置されている。前述したように、図２０においては、メモリセル領域１００内の絶縁膜１８ａおよび１９ａのそれぞれから所定の距離をおいた領域の全てに高融点金属シリサイド層５０が形成されている。したがって、グラウンド配線層１６の抵抗を最も効率的に低下させることができる。なお、図２０においては、メモリセル領域１００は長方形であり、メモリセル領域１００内の各素子は長方形の対角線の交点に対して点対称に配置されているとともに、層間絶縁膜１７は描かれておらず、グランド配線層１６が示されている。
【００４２】
次に、図２１〜図２５を用いて本実施の形態の半導体装置の製造方法を説明する。図２１に示す構造は、実施の形態１の図１４に示す構造とほぼ同様である。本実施の形態においては、グラウンド配線層１６となる多結晶シリコン膜の上に高融点金属シリサイド層５０が形成されていることのみが異なる。ただし、この高融点金属シリサイド層５０は、グラウンド配線層１６となる多結晶シリコン膜の表面の全面に形成されているわけではなく、プラグ７およびコンタクトプラグ９のそれぞれの上方の領域において、ホール３０および３１が形成される領域のそれぞれから所定の距離内の領域の外側の全ての領域に形成されている。
【００４３】
次に、図２２に示すように、ホール３０および３１を形成する。このとき、高融点金属シリサイド層５０はホール３０および３１の外周から所定の距離を置いた領域にのみ形成されているため、高融点金属シリサイド層５０がホール３０および３１のそれぞれの形成の支障になることが防止されている。
【００４４】
次に、図２３に示すように、ホール３０の内周面に沿うように絶縁膜１８ａを形成するとともに、ホール３０の内周面に沿うように絶縁膜１９ａを形成する。次に、図２４に示すように、絶縁膜１８ａが形成するホールを埋込むプラグを形成し、絶縁膜１９ａが形成するホールを埋込むプラグを形成するとともに、プラグ１８の上部とプラグ１９の上部とを接続する一方の記憶ノード層となる多結晶シリコン膜を形成する。つまり、２つのプラグと多結晶シリコン膜との一体構造１８９が形成される。次に、図２５に示すように、前述の一体構造１８９を加工することにより、プラグ１８および１９ならびに多結晶シリコン膜２１を形成する。その後、順次工程が実施され、図１９に示す構造の半導体装置が形成される。
【００４５】
なお、本実施の形態では、グラウンド配線層がシリサイド化されているが、電源配線層（Ｖｃｃ）がシリサイド化されてもよい。
【００４６】
（実施の形態３）
次に、図２６〜図３３を用いて実施の形態３の半導体装置を説明する。
【００４７】
まず、図２６を用いて本実施の形態の半導体装置の構造を説明する。図２６に示す本実施の形態の半導体装置の構造は、図１に示す実施の形態１の半導体装置の構造とほぼ同様である。したがって、本実施の形態においては、実施の形態１の半導体装置と異なる部分の説明のみがなされる。本実施の形態の半導体装置においては、図２６に示すように、グラウンド配線層１６と記憶ノード層となる多結晶シリコン膜２１とが同一層に形成されている。すなわち、本実施の形態の半導体装置においては、プラグ１４が、実施の形態１の図１に示す構造の半導体装置よりも上方に延び、記憶ノード層となる多結晶シリコン膜２１と同じ位置まで至っている。また、層間絶縁膜１７６が層間絶縁膜１３の上に形成され、層間絶縁膜１７６の上に多結晶シリコン膜２１が形成されている。
【００４８】
また、プラグ１４の上部を構成するグラウンド配線層１６の上面には高融点金属シリサイド層５１が形成されている。このような本実施の形態の半導体装置においても、ビット線１５および別のビット線が形成される層と別の層にグラウンド配線層１６が形成されている。そのため、１つの層においては２本のビット線のみがメモリセル領域１００を横切る。したがって、実施の形態の半導体装置と同様に、本実施の形態の半導体装置においても、半導体基板１の主表面に平行な方向のメモリセル領域１００の面積を小さくすることができる。
【００４９】
図２７には、図２６のＸＸＶＩＩ−ＸＸＶＩＩ線断面のメモリセル領域１００内の各素子のレイアウトが示されている。図２７に示すように、ＸＸＶＩＩ−ＸＸＶＩＩ線断面においては、グラウンド配線層および絶縁膜は形成されておらず、プラグ１４、プラグ１８および１９のみが素子として設けられている。なお、図２７においては、メモリセル領域１００は長方形であり、メモリセル領域１００内の各素子は長方形の対角線の交点に対して点対称に配置されているとともに、層間絶縁膜１７６は描かれていない。また、図２８には、図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線断面におけるメモリセル領域１００内の各素子のレイアウトが示されている。図２８に示すように、ＸＸＶＩＩＩ−ＸＸＶＩＩＩ線断面においては、記憶ノード層となる多結晶シリコン膜２１とその周囲から所定の距離をおいて設けられたグラウンド配線層１６の上面に形成された高融点金属シリサイド層５１のみが示されている。なお、図２８においては、メモリセル領域１００は長方形であり、メモリセル領域１００内の各素子は長方形の対角線の交点に対して点対称に配置されているとともに、層間絶縁膜２０は描かれていない。
【００５０】
このように、記憶ノード層となる多結晶シリコン膜２１の外周から所定の距離内の領域以外の領域のほぼ全てにおいてグラウンド配線層１６および高融点金属シリサイド層５１が形成されているため、半導体装置の接地が安定するとともにグラウンド配線層の抵抗を小さくすることができる。
【００５１】
次に、図２９〜図３３を用いて本実施の形態の半導体装置の製造方法を説明する。図２９に示す構造は、図１に示す構造においてグラウンド配線層１６となる多結晶シリコン膜が層間絶縁膜１７６内に設けられていないことのみが、実施の形態１の図２に示す構造と異なる。
【００５２】
次に、図３０に示すように、プラグ７の上面に至るホール３０、コンタクトプラグ９の上面に至るホール３１、およびコンタクトプラグ１０の上面に至るホール３２をそれぞれ形成する。次に、図３１に示すように、ホール３０、３１、および３２のそれぞれを埋込むとともに層間絶縁膜１７６の表面を覆うようにプラグを構成する材料が堆積される。
【００５３】
次に、図３２に示すように、フォトリソグラフィおよびエッチング技術を用いて層間絶縁膜１７６の上側に設けられた材料を所定のパターンに加工する。それにより、プラグ１８および１９ならびに記憶ノード層となる多結晶シリコン膜２１とプラグ１４とが分割される。次に、図３３に示すように、プラグ１４等の上表面をシリサイド化することにより、高融点金属シリサイド層５１が形成される。
【００５４】
一般に、グラウンド配線層の抵抗を小さくするためには、膜厚の大きな多結晶シリコン膜を堆積するか、または、グラウンド配線層の材料としてタングステンを用いることが考えられる。しかしながら、多結晶シリコン膜を金属配線層のように低抵抗なものにするためには、多結晶シリコン膜の膜厚は数千オングストローム以上である必要がある。また、グラウンド配線層の材料にタングステンを用いる場合には、そのエッチングが困難であるとともに、その上へ多結晶シリコン膜を減圧ＣＶＤで堆積させることができない。
【００５５】
したがって、前述の実施の形態２または３のように、グラウンド配線層の上表面をシリサイド化することは、グラウンド配線層の抵抗を低下させるために、有効な手段である。
【００５６】
最後に、本実施の形態のラッチ回路を備えた半導体装置の全体構成を図３４に示す等価回路図を用いて説明する。図３４に示すように、本実施の形態の半導体装置は、ビット線対１５および１１５、ワード線Ｗ、電源電極Ｖｃｃ、接地電極ＧＮＤ、一方のアクセストランジスタ４、他方のアクセストランジスタ１０４、一方のロードトランジスタ１９０、他方のロードトランジスタ９０、一方のドライバトランジスタ５、および他方のドライバトランジスタ１０５を備えている。ワード線Ｗは、一方のアクセストランジスタ４のゲート電極４ａおよび他方のアクセストランジスタ１０４のゲート電極１０４ａのそれぞれに接続されている。ビット線１５は、一方のアクセストランジスタ４のソース／ドレイン領域４ｃに接続されている。ビット線１１５は、他方のアクセストランジスタ１０４のソース／ドレイン領域１０４ｃに接続されている。
【００５７】
一方のアクセストランジスタ４のソース／ドレイン領域４ｂ、一方のロードトランジスタ１９０のソース／ドレイン領域１２２、一方のドライバトランジスタ５のソース／ドレイン領域５ｃ、他方のロードトランジスタ９０のゲート電極として機能する多結晶シリコン膜１２４、および他方のドライバトランジスタ１０５のゲート電極１０５ａは、互いに、一方の記憶ノード層となる多結晶シリコン膜２１によって接続されている。多結晶シリコン膜２１には、一方のキャパシタ３００ａの一方のキャパシタ下部電極３２ａが接続されている。
【００５８】
他方のアクセストランジスタ１０４のソース／ドレイン領域１０４ｂ、他方のロードトランジスタ９０のソース／ドレイン領域２２、他方のドライバトランジスタ１０５のソース／ドレイン領域１０５ｃ、一方のロードトランジスタ１９０のゲート電極として機能する多結晶シリコン膜２４、および一方のドライバトランジスタ５のゲート電極５ａは、互いに、他方の記憶ノード層となる多結晶シリコン膜１２１によって接続されている。多結晶シリコン膜１２１には、他方のキャパシタ３００ｂの他方のキャパシタ下部電極３２ｂが接続されている。
【００５９】
電源電極Ｖｃｃは、一方のロードトランジスタ１９０のソース／ドレイン領域１２２および他方のロードトランジスタ９０のソース／ドレイン領域２２のそれぞれに接続されている。接地電極ＧＮＤは、グラウンド配線層１６を介して、一方のドライバトランジスタ５のソース／ドレイン領域５ｂおよび他方のドライバトランジスタ１０５のソース／ドレイン領域１０５ｂのそれぞれに接続されている。
【００６０】
なお、一方のロードトランジスタ１９０と一方のドライバトランジスタ５とによってＣＭＯＳ（Complementary Metal Oxide Slilicon）トランジスタが構成されているとともに、他方のロードトランジスタ９０と他方のドライバトランジスタ１０５とによってＣＭＯＳトランジスタが構成されている。すなわち、一方のロードトランジスタ１９０、一方のドライバトランジスタ５、他方のロードトランジスタ９０、および他方のドライバトランジスタ１０５によって、本発明のラッチ回路が構成されている。つまり、ラッチ回路は、電源電極Ｖｃｃと接地電極ＧＮＤとの間に直列に接続された一方のロードトランジスタ１９０および一方のドライバトランジスタ５と、互いに直列に接続され、一方のロードトランジスタ１９０および一方のドライバトランジスタ５に並列に接続された他方のロードトランジスタ９０および他方のドライバトランジスタ１０５とを有している。
【００６１】
なお、図３４に示す例では、一対のキャパシタ３００ａおよび３００ｂが、それぞれ、一対の記憶ノード層としての多結晶シリコン膜２１および１２１に接続されているメモリセル領域が示されているが、前述の一対のキャパシタ３００ａおよび３００ｂを有していないメモリセル領域であっても、本発明の半導体装置に適用することは可能である。
【００６２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６３】
【図１】実施の形態１の半導体装置の構造を説明するための断面図（後述する図２〜図１２のそれぞれのＩ−Ｉ線断面図）である。
【図２】図１のＩＩ−ＩＩ線断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線断面図である。
【図４】図１のＩＶ−ＩＶ線断面図である。
【図５】図１のＶ−Ｖ線断面図である。
【図６】図１のＶＩ−ＶＩ線断面図である。
【図７】図１のＶＩＩ−ＶＩＩ線断面図である。
【図８】図１のＶＩＩＩ−ＶＩＩＩ線断面図である。
【図９】図１のＩＸ−ＩＸ線断面図である。
【図１０】図１のＸ−Ｘ線断面図である。
【図１１】図１のＸＩ−ＸＩ線断面図である。
【図１２】図１のＸＩＩ−ＸＩＩ線断面図である。
【図１３】図２のメモリセル領域１００に隣接するメモリセル領域２００を示す図である。
【図１４】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１５】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１６】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１７】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１８】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１９】実施の形態２の半導体装置の構造を説明するための断面図（後述する図２０のＸＩＸ−ＸＩＸ線断面図である）である。
【図２０】図１９のＸＸ−ＸＸ線断面図である。
【図２１】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２２】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２３】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２４】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２５】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２６】実施の形態３の半導体装置の構造を説明するための断面図（後述する図２７および図２８のＸＸＶＩ−ＸＸＶＩ線断面図である）である。
【図２７】図２６のＸＸＶＩＩ−ＸＸＶＩＩ線断面図である。
【図２８】図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線断面図である。
【図２９】実施の形態３の半導体装置の製造方法を説明するための図である。
【図３０】実施の形態３の半導体装置の製造方法を説明するための図である。
【図３１】実施の形態３の半導体装置の製造方法を説明するための図である。
【図３２】実施の形態３の半導体装置の製造方法を説明するための図である。
【図３３】実施の形態３の半導体装置の製造方法を説明するための図である。
【図３４】実施の形態のラッチ回路を備えた半導体装置の等価回路図である。
【符号の説明】
【００６４】
１６ グラウンド配線層、１８，１９ プラグ、１８ａ，１９ａ 絶縁膜、５０ 高融点金属シリサイド層。
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ラッチ回路を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来より、半導体記憶装置としてＤＲＡＭ（Dynamic Random Access Memory）が知られている（特許文献１参照）。また、別のタイプの半導体記憶装置としてＳＲＡＭ（Statics Random Access Memory）が知られている（特許文献２参照）。ＳＲＡＭにおいては、２本のビット線とグラウンド配線層とが同一の層に形成されている。
【特許文献１】特開２０００−８２８０２号公報
【特許文献２】特開昭６２−１６３３６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前述のような２本のビット線とグラウンド配線層とが同一層に形成されている半導体装置においては、半導体基板の主表面の方向に平行な方向のメモリセルの面積を小さくすることができない。
【０００４】
本発明は、上述のような問題に鑑みてなされたものであり、その目的は、ラッチ回路を備えた半導体装置において、メモリセル領域の平面的な面積を小さくすることができる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、複数のメモリセル領域を有している。複数のメモリセル領域のそれぞれは、２進情報の論理レベルを記憶する一方の記憶部と、２進情報の論理レベルを記憶する他方の記憶部とを備えている。また、複数のメモリセル領域は、半導体基板の表面に位置し、ソース／ドレイン領域を有し、一方の記憶部がソース／ドレイン領域の一方に接続され、一方の記憶部に記憶される論理レベルを制御する一方のアクセストランジスタと、半導体基板の表面に位置し、ソース／ドレイン領域を有し、他方の記憶部がソース／ドレイン領域の一方に接続され、他方の記憶部に記憶される論理レベルを制御する他方のアクセストランジスタとを備えている。さらに、複数のメモリセル領域のそれぞれは、半導体基板の上方に位置し、一方の記憶部および他方の記憶部のそれぞれの論理レベルを保持するラッチ回路と、一方のアクセストランジスタのソース／ドレイン領域の他方に接続される一方のビット線と、他方のアクセストランジスタのソース／ドレイン領域の他方に接続される他方のビット線とを備えている。ラッチ回路の少なくとも一部分は、ビット線の上方に設けられている。一方のビット線および他方のビット線とは異なる層にグラウンド配線層が設けられている。この構成によれば、グラウンド配線層と２本のビット線とが別個の層に設けられているので、メモリセルの半導体基板の主表面に平行な方向の面積を小さくすることができる。
【０００６】
ラッチ回路のそれぞれは、電源電極と接地電極との間に直列に接続された一方のロードトランジスタおよび一方のドライバトランジスタと、互いに直列に接続され、一方のロードトランジスタおよび一方のドライバトランジスタに並列に接続された他方のロードトランジスタおよび他方のドライバトランジスタと、半導体基板の主表面に対して垂直に延び、他方のロードトランジスタのゲート電極と一方のアクセストランジスタのソース／ドレイン領域とを接続する第１接続部と、半導体基板の主表面に対して垂直に延び、他方のロードトランジスタのゲート電極と他方のドライバトランジスタのゲート電極とを接続する第２接続部と、第１接続部および第２接続部がグラウンド配線層を貫通する２つの貫通領域と、２つの貫通領域のそれぞれの外周から所定の距離内に位置する２つの周辺領域とを有していることが望ましい。複数のメモリセル領域のそれぞれにおいては、２つの貫通領域および２つの周辺領域以外の全ての領域に、グラウンド配線層が形成されていることが望ましい。
【０００７】
この構成によれば、グラウンド配線層はメモリセル領域内において占有することができる最大限の大きさを有しているため、半導体装置の接地状態を安定させることができる。
【０００８】
また、グラウンド配線層は、２つの周辺領域のそれぞれの外周から所定の距離内に位置する２つの領域の外側の全ての領域において、その主表面にシリサイド層を有していることが望ましい。この構成によれば、グラウンド配線層の抵抗を極力小さくすることができる。
【０００９】
また、ラッチ回路のそれぞれは、電源電極と接地電極との間に直列に接続された一方のロードトランジスタおよび一方のドライバトランジスタと、互いに直列に接続され、一方のロードトランジスタおよび一方のドライバトランジスタに並列に接続された他方のロードトランジスタおよび他方のドライバトランジスタと、半導体基板の主表面に対して垂直に延び、他方のロードトランジスタのゲート電極と一方のアクセストランジスタのソース／ドレイン領域とを接続する第１接続部と、半導体基板の主表面に対して垂直に延び、他方のロードトランジスタのゲート電極と他方のドライバトランジスタのゲート電極とを接続する第２接続部と、第１接続部および第２接続部の一部によって構成され、半導体基板の主表面と平行に延びる、記憶部の一部としての記憶ノード層とを有していることが望ましい。グラウンド配線層は、記憶ノード層と同一層に形成されていることが望ましい。この構成によれば、記憶ノード層とグラウンド配線層とを同じ工程において形成することができる。そのため、半導体装置の製造工程を短縮することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を用いて、本発明の実施の形態の半導体装置を説明する。
【００１１】
（実施の形態１）
まず、図１〜図１８を用いて実施の形態１の半導体装置について説明する。
【００１２】
図１を用いて、本実施の形態の半導体装置の断面構造を説明する。
【００１３】
図１に示すように、本実施の形態の半導体装置は、半導体基板１と半導体基板１の主表面から所定の深さにかけて形成された素子分離絶縁膜２とを有している。素子分離絶縁膜２の上には、ゲート電極１０５ａを有する本発明の他方のドライバトランジスタ１０５が設けられている。また、素子分離絶縁膜２の近傍には本発明の一方のアクセストランジスタ４が設けられている。一方のアクセストランジスタ４は、ゲート電極４ａとソース／ドレイン領域４ｂおよび４ｃとを有している。また、一方のアクセストランジスタ４の近傍には一方のドライバトランジスタ５が形成されている。一方のドライバトランジスタ５は、ゲート電極５ａ、ソース／ドレイン領域５ｃおよび５ｂを有している。
【００１４】
また、図１においては符号が付されていないが、他方のドライバトランジスタ１０５、一方のアクセストランジスタ４、一方のドライバトランジスタ５、およびドライバトランジスタ３０５のそれぞれは、側面および上面がセルフアラインコンタクトのエッチングストッパ膜となるシリコン窒化膜などの絶縁膜で覆われている。
【００１５】
なお、図１においては、一点鎖線によって、メモリセル領域１００とメモリセル領域２００とが仕切られている。また、メモリセル領域１００とメモリセル領域２００との境界線を挟んでメモリセル領域２００内のドライバトランジスタ３０５が設けられている。ドライバトランジスタ３０５は、ゲート電極３０５ａとソース／ドレイン領域３０５ｃとを有している。
【００１６】
他方のドライバトランジスタ１０５、一方のアクセストランジスタ４、一方のドライバトランジスタ５、およびメモリセル領域２００内のドライバトランジスタ３０５は層間絶縁膜６の内部に埋込まれている。層間絶縁膜６には、層間絶縁膜６を上下に貫通し、ゲート電極１０５ａに至るプラグ７が形成されている。層間絶縁膜６には、層間絶縁膜６を上下に貫通し、ソース／ドレイン領域４ｃに至るコンタクトプラグ８が形成されている。また、層間絶縁膜６には、層間絶縁膜６を上下に貫通し、ソース／ドレイン領域４ｂおよび５ｃに至るコンタクトプラグ９が形成されている。また、層間絶縁膜６には、層間絶縁膜６を上下に貫通し、ソース／ドレイン領域５ｂおよび３０５ｃに至るコンタクトプラグ１０が形成されている。プラグ７ならびにコンタクトプラグ８、９、および１０のそれぞれは、リンがドープされた多結晶シリコンからなる。
【００１７】
また、層間絶縁膜６の上には、層間絶縁膜１１が形成されている。また、層間絶縁膜１１の上には層間絶縁膜１３が形成されている。層間絶縁膜１３および１１内には、層間絶縁膜１３を上下に貫通するとともに層間絶縁膜１１を上下に貫通し、コンタクトプラグ１０の上面に至るプラグ１４が形成されている。また、層間絶縁膜１１には、層間絶縁膜１１を上下に貫通し、コンタクトプラグ８に至るプラグ１２が形成されている。プラグ１２の上面に接するようにビット線１５が層間絶縁膜１３内に埋込まれている。ビット線１５はタングステンからなる。
【００１８】
また、層間絶縁膜１３の上にはリンがドープされた多結晶シリコン膜からなるグラウンド配線層１６が形成されている。グラウンド配線層１６の上には層間絶縁膜１７が形成されている。層間絶縁膜１７、グラウンド配線層１６、層間絶縁膜１３、および層間絶縁膜１１のそれぞれを貫通し、プラグ７に至るプラグ１８が形成されている。プラグ１８は、リンがドープされた多結晶シリコン膜かならなる。プラグ１８の外周面は絶縁膜１８ａによって覆われている。絶縁膜１８ａはシリコン窒化膜からなる。したがって、プラグ１８とグラウンド配線層１６とは絶縁膜１８ａによって絶縁されている。
【００１９】
また、層間絶縁膜１７、グラウンド配線層１６、層間絶縁膜１３、および層間絶縁膜１１を貫通し、コンタクトプラグ９に至るプラグ１９が形成されている。プラグ１９は、リンがドープされた多結晶シリコン膜かならなる。プラグ１９の外周面には絶縁膜１９ａが形成されている。したがって、プラグ１９とグラウンド配線層１６とは絶縁膜１９ａによって覆われている。絶縁膜１９ａはシリコン窒化膜からなる。また、層間絶縁膜１７の上には、不純物を含む多結晶シリコン膜２１が形成されている。また、多結晶シリコン膜２２を覆うように絶縁膜２３が形成されている。
【００２０】
また、絶縁膜２３の上には不純物を含む多結晶シリコン膜１２４が形成されている。多結晶シリコン膜１２４はゲート電極に相当し、絶縁膜２３はゲート絶縁膜に相当し、多結晶シリコン膜２２はソース／ドレイン領域に相当する。したがって、多結晶シリコン膜１２４、絶縁膜２３、および多結晶シリコン膜２２によって、他方のロードトランジスタ９０が構成されている。他方のロードトランジスタ９０は、ＴＦＴ（Thin Film Transistor）である。また、他方のロードトランジスタ９０のゲート電極に相当する多結晶シリコン膜１２４と一方の記憶ノード層に相当する多結晶シリコン膜２１とは、プラグ２５によって接続されている。また、多結晶シリコン膜１２４および絶縁膜２３を覆うように層間絶縁膜２６が形成されている。なお、プラグ２５、多結晶シリコン膜２１、プラグ１９、およびコンタクトプラグ９によって、本発明の第１接続部が構成されている。また、プラグ２５、多結晶シリコン膜２１、プラグ１８、およびプラグ７によって、本発明の第２接続部が構成されている。
【００２１】
また、層間絶縁膜２６には、層間絶縁膜２６を貫通し、多結晶シリコン膜１２４に接続されたプラグ２９が設けられている。また、層間絶縁膜２６の上面には、シリコン窒化膜３０が形成されている。シリコン窒化膜３０の上には層間絶縁膜３１が形成されている。層間絶縁膜３１およびシリコン窒化膜３０を貫通し、プラグ２９に至るホールの表面に沿うように、他方のキャパシタ下部電極３２ａが形成されている。一方のキャパシタ下部電極３２ａの表面を覆うように一方のキャパシタ誘電体膜３３ａが形成されている。さらに、一方のキャパシタ誘電体膜３３ａの表面および層間絶縁膜３１の上面を覆うようにキャパシタ上部電極３４が形成されている。一方のキャパシタ下部電極３２ａ、一方のキャパシタ誘電体膜３３ａ、およびキャパシタ上部電極３４により、一方のキャパシタ３００ａが構成されている。また、層間絶縁膜２６には、一方のキャパシタ３００ａに対応する他方のキャパシタ３００ｂが形成されている。他方のキャパシタ３００ｂは、他方のキャパシタ下部電極３２ｂ、他方のキャパシタ誘電体膜３３ｂ、およびキャパシタ上部電極３４によって構成されている。一方のキャパシタ３００ａは、一方の記憶ノードに接続されており、一方の記憶ノード（多結晶シリコン膜２１）とともに、本発明の一方の記憶部を構成する。他方のキャパシタ３００ｂは、一方の記憶ノードに対応する他方の記憶ノードに接続されており、他方の記憶ノードとともに、他方の記憶部を構成する。
【００２２】
次に、図２〜図１２を用いて半導体装置のメモリセル領域１つの平断面の構造を各層のそれぞれごとに説明する。なお、図１のＩＩ−ＩＩ〜ＸＩＩ−ＸＩＩ線のそれぞれの断面が図２〜図１２のそれぞれにこの順番で示されている。
【００２３】
まず、図２を用いて、図１のＩＩ−ＩＩ線断面における各素子のレイアウトを説明する。メモリセル領域１００内には、半導体基板１が設けられており、半導体基板１の一部の領域はソース／ドレイン領域を構成する不純物拡散領域となっている。このメモリセル領域１００内には、一方のドライバトランジスタ５、一方のアクセストランジスタ４、他方のドライバトランジスタ１０５、および他方のアクセストランジスタ１０４が形成されている。
【００２４】
他方のドライバトランジスタ１０５は、ゲート電極１０５ａとソース／ドレイン領域１０５ｂおよび１０５ｃとを有している。他方のアクセストランジスタ１０４は、ゲート電極１０４ａとソース／ドレイン領域１０４ｂおよび１０４ｃとを有している。また、一方のドライバトランジスタ５は、ゲート電極５ａとソース／ドレイン領域５ｂおよび５ｃとを有している。また、一方のアクセストランジスタ４は、ゲート電極４ａとソース／ドレイン領域４ｂおよび４ｃとを有している。
【００２５】
なお、図１におけるＩＩ−ＩＩ線断面においては、本来は層間絶縁膜６がその断面に現われるはずであるが、層間絶縁膜６を取除き、その層間絶縁膜６の下側に位置する半導体基板１のソース／ドレイン領域をゲート電極に重ねて記載している。また、メモリセル領域１００は長方形であり、メモリセル領域１００内の各素子は、長方形の対角線の交点に対して点対称に配置されている。
【００２６】
以降のメモリセル領域１００の図３〜図１２の平断面図のそれぞれにおいても、メモリセル領域１００内の各素子は、長方形のメモリセル領域１００の対角線の交点に対して点対称に配置されている。また、図２において、一点鎖線で示すＩ−Ｉ断面線によって切断された断面の構造が図１に表わされている。
【００２７】
図３は、図１におけるＩＩＩ−ＩＩＩ線断面における各素子のレイアウトを示す図である。図３においては、プラグ７、コンタクトプラグ８、コンタクトプラグ９、およびコンタクトプラグ１０の配置が示されている。メモリセル領域１００内において、各素子が長方形の対角線に対して点対称に配置されていることについては、前述のとおりである。図３においては、層間絶縁膜６は描かれていない。図４は、図１におけるＩＶ−ＩＶ線断面におけるメモリセル領域１００内の各素子のレイアウトを示す図である。図４においては、プラグ１８、絶縁膜１８ａ、プラグ１２、プラグ１９、絶縁膜１９ａおよびプラグ１４が示されている。図４においては、層間絶縁膜１１は描かれていない。
【００２８】
図５は、図１におけるＶ−Ｖ線断面のメモリセル領域１００内の各素子のレイアウトを示す図である。図５においては、プラグ１８、絶縁膜１８ａ、ビット線１５、プラグ１９、および絶縁膜１９ａ、およびプラグ１４が示されている。図５においては、層間絶縁膜１３は描かれていない。図６は、図１におけるＶＩ−ＶＩ線断面におけるメモリセル領域１００内の各素子のレイアウトを示す図である。図６においては、グラウンド配線層１６、プラグ１８、絶縁膜１８ａ、プラグ１９、および絶縁膜１９ａが示されている。図６のプラグ１８および１９のそれぞれが形成されている領域は、本発明の貫通領域であり、図６の絶縁膜１８ａおよび１９ａのそれぞれが形成されている領域が、本発明の周辺領域である。
【００２９】
図７は、図１におけるＶＩＩ−ＶＩＩ線断面におけるメモリセル領域１００内の各素子のレイアウトを示す図である。図７には、プラグ１８、絶縁膜１８ａ、プラグ１９、および絶縁膜１９ａが示されている。図７においては、層間絶縁膜１７は描かれていない。図８は、図１におけるＶＩＩＩ−ＶＩＩＩ線断面におけるメモリセル領域１００内の各素子のレイアウトを示す図である。図８においては、本発明の一方の記憶ノード層を構成する多結晶シリコン膜２１が示されている。図８においては、層間絶縁膜２０は描かれていない。
【００３０】
図９は、図１におけるＩＸ−ＩＸ線断面におけるメモリセル領域１００内の各素子のレイアウトを示す図である。図９においては、プラグ２５が示されている。図９においては、層間絶縁膜２０は描かれていない。図１０は、図１におけるＸ−Ｘ線断面におけるメモリセル領域１００内の各素子のレイアウトを示す図である。図１０においては、他方のロードトランジスタ９０のゲート電極を構成する多結晶シリコン膜１２４と他方のロードトランジスタ９０のソース／ドレイン領域を構成する多結晶シリコン膜２２が示されている。ただし、図１０においては、本来、多結晶シリコン膜１２４の周囲には絶縁膜２３が示されるはずだが、絶縁膜２３および２６を取除き、多結晶シリコン膜１２４の下側に位置する多結晶シリコン膜２２が示されている。
【００３１】
図１１は、図１におけるＸＩ−ＸＩ線断面におけるメモリセル領域１００内の各素子のレイアウトを示す図である。図１１においては、プラグ２９が示されている。なお、図１１においては、層間絶縁膜２６は描かれていない。図１２は、図１におけるＸＩＩ−ＸＩＩ線断面におけるメモリセル領域１００内の各素子（２つのキャパシタ）のレイアウトを示す図である。図１２においては、一方のキャパシタ下部電極３２ａ、キャパシタ誘電体膜３３ａ、他方のキャパシタ下部電極３２ｂ、他方のキャパシタ誘電体膜３３ｂ、およびキャパシタ上部電極３４が示されている。
【００３２】
図１３は、図２に示すメモリセル領域１００に隣接するメモリセル領域２００を示す図である。メモリセル領域２００内には、ドライバトランジスタ２０５および３０５、ならびに、アクセストランジスタ２０４および３０４が示されている。ドライバトランジスタ２０５は、ゲート電極２０５ａ、ソース／ドレイン領域２０５ｂおよび２０５ｃを有している。アクセストランジスタ２０４は、ゲート電極２０４ａおよびソース／ドレイン領域２０４ｂおよび２０４ｃを有している。アクセストランジスタ３０４は、ゲート電極３０４ａとソース／ドレイン領域３０４ｂおよび３０４ｃとを有している。ドライバトランジスタ３０５は、ゲート電極３０５ａとソース／ドレイン領域３０５ｂおよび３０５ｃとを有している。
【００３３】
図２〜図１２のそれぞれにおいて、メモリセル領域２００は長方形であり、長方形の対角線の交点に対してメモリセル領域２００内の各素子は点対称に配置されている。ただし、図２に示すメモリセル領域１００と図１３に示すメモリセル領域２００とは、互いの境界線Ｙに対して鏡面対称のレイアウト配置となっている。また、メモリセル領域２００の複数の層のそれぞれと、前述の図２〜図１２の複数の層のそれぞれとは、メモリセル領域１００とメモリセル領域２００との境界線Ｙに対して鏡面対称のレイアウト配置となっている。前述の図２のメモリセル領域１００によって仕切られる部分と図１３のメモリセル領域２００によって仕切られる部分とが１つのユニットであり、このユニットが多数設けられることによって半導体装置のメモリ領域が形成されている。
【００３４】
次に、図１４〜図１８を用いて実施の形態１の半導体装置の製造方法を説明する。まず、図１４に示す構造が形成される。この図１４に示す構造においては、層間絶縁膜１３の上にグラウンド配線層１６となる多結晶シリコン膜がメモリセル領域１００の全域にわたって形成されている。また、グラウンド配線層１６の上には、層間絶縁膜１７が形成されている。
【００３５】
次に、図１５に示すように、層間絶縁膜１７およびグラウンド配線層１６、層間絶縁膜１３、および層間絶縁膜１１のそれぞれを貫通し、プラグ７に至るホール３０を形成するとともに、層間絶縁膜１７およびグラウンド配線層１６、層間絶縁膜１３、および層間絶縁膜１１のそれぞれを貫通し、コンタクトプラグ９に至るホール３１を形成する。次に、ホール３０の内周面に絶縁膜１８ａを形成するとともに、ホール３１の内周面に絶縁膜１９ａを形成する。この構造が図１６に示されている。
【００３６】
次に、図１７に示すように、絶縁膜１８ａによって形成されるホールを埋め込むプラグ、絶縁膜１９ａによって形成されるホールを埋め込むプラグ、および記憶ノード層となる膜からなる一体構造１８９を形成する。次に、図１８に示すように、一体構造１８９を加工することによって、プラグ１８および１９ならびに多結晶シリコン膜２１を形成する。その後、順次工程が実施され、図１に示す構造が形成される。さらに、アルミニウム配線およびキャパシタが形成される。
【００３７】
上記のような本実施の形態の半導体装置によれば、図５に示すビット線１５および別のビット線とは別のレイヤーに、図６に示すようにグラウンド配線層１６が形成されている。そのため、メモリセル領域１００の半導体基板１の主表面に対して平行な方向の面積を小さくすることができる。また、グラウンド配線層１６は、図６に示すように、メモリセル領域１００の内側の領域であって、プラグ１８および１９の周辺以外の全ての領域に形成されている。そのため、グラウンド配線層１６の面積を極力大きくすることができるため、半導体装置の接地を安定させることができる。
【００３８】
（実施の形態２）
次に、図１９〜図２５を用いて実施の形態２の半導体装置を説明する。まず、図１９を用いて、実施の形態２の半導体装置の構造を説明する。
【００３９】
図１９に示すように、本実施の形態の半導体装置の構造は、図１に示す実施の形態１の半導体装置の構造とほぼ同様である。本実施の形態の半導体装置は、グラウンド配線層１６の上表面に高融点金属シリサイド層５０を有することのみが実施の形態１の半導体装置と異なる。その他の構造に関しては、実施の形態１の半導体装置と本実施の形態の半導体装置とは全く同様である。なお、高融点金属シリサイド層５０はチタンシリサイドまたはニッケルシリサイドからなる。本実施の形態の半導体装置は、前述のように、グラウンド配線層１６の上表面に高融点金属シリサイド層５０を有しているため、グラウンド配線層１６の電気抵抗が実施の形態１のグラウンド配線層１６の電気抵抗よりも低くなっている。
【００４０】
また、高融点金属シリサイド層５０は、絶縁膜１８ａおよび絶縁膜１９ａのそれぞれから所定の距離までの領域の外側の領域に形成されている。したがって、図２２を用いて、後述するような、プラグ１８および１９のそれぞれを形成するためのホール３０および３１を形成するときに、高融点金属シリサイド層５０がホール３０および３１の形成に支障になることが防止されている。
【００４１】
次に、図２０を用いて、図１９のＸＸ−ＸＸ線断面内における各素子のレイアウトを説明する。図２０に示すように、メモリセル領域１００内には、プラグ１８、プラグ１９、絶縁膜１８ａ、絶縁膜１９ａ、グラウンド配線層１６、および高融点金属シリサイド層５０が配置されている。前述したように、図２０においては、メモリセル領域１００内の絶縁膜１８ａおよび１９ａのそれぞれから所定の距離をおいた領域の全てに高融点金属シリサイド層５０が形成されている。したがって、グラウンド配線層１６の抵抗を最も効率的に低下させることができる。なお、図２０においては、メモリセル領域１００は長方形であり、メモリセル領域１００内の各素子は長方形の対角線の交点に対して点対称に配置されているとともに、層間絶縁膜１７は描かれておらず、グランド配線層１６が示されている。
【００４２】
次に、図２１〜図２５を用いて本実施の形態の半導体装置の製造方法を説明する。図２１に示す構造は、実施の形態１の図１４に示す構造とほぼ同様である。本実施の形態においては、グラウンド配線層１６となる多結晶シリコン膜の上に高融点金属シリサイド層５０が形成されていることのみが異なる。ただし、この高融点金属シリサイド層５０は、グラウンド配線層１６となる多結晶シリコン膜の表面の全面に形成されているわけではなく、プラグ７およびコンタクトプラグ９のそれぞれの上方の領域において、ホール３０および３１が形成される領域のそれぞれから所定の距離内の領域の外側の全ての領域に形成されている。
【００４３】
次に、図２２に示すように、ホール３０および３１を形成する。このとき、高融点金属シリサイド層５０はホール３０および３１の外周から所定の距離を置いた領域にのみ形成されているため、高融点金属シリサイド層５０がホール３０および３１のそれぞれの形成の支障になることが防止されている。
【００４４】
次に、図２３に示すように、ホール３０の内周面に沿うように絶縁膜１８ａを形成するとともに、ホール３０の内周面に沿うように絶縁膜１９ａを形成する。次に、図２４に示すように、絶縁膜１８ａが形成するホールを埋込むプラグを形成し、絶縁膜１９ａが形成するホールを埋込むプラグを形成するとともに、プラグ１８の上部とプラグ１９の上部とを接続する一方の記憶ノード層となる多結晶シリコン膜を形成する。つまり、２つのプラグと多結晶シリコン膜との一体構造１８９が形成される。次に、図２５に示すように、前述の一体構造１８９を加工することにより、プラグ１８および１９ならびに多結晶シリコン膜２１を形成する。その後、順次工程が実施され、図１９に示す構造の半導体装置が形成される。
【００４５】
なお、本実施の形態では、グラウンド配線層がシリサイド化されているが、電源配線層（Ｖｃｃ）がシリサイド化されてもよい。
【００４６】
（実施の形態３）
次に、図２６〜図３３を用いて実施の形態３の半導体装置を説明する。
【００４７】
まず、図２６を用いて本実施の形態の半導体装置の構造を説明する。図２６に示す本実施の形態の半導体装置の構造は、図１に示す実施の形態１の半導体装置の構造とほぼ同様である。したがって、本実施の形態においては、実施の形態１の半導体装置と異なる部分の説明のみがなされる。本実施の形態の半導体装置においては、図２６に示すように、グラウンド配線層１６と記憶ノード層となる多結晶シリコン膜２１とが同一層に形成されている。すなわち、本実施の形態の半導体装置においては、プラグ１４が、実施の形態１の図１に示す構造の半導体装置よりも上方に延び、記憶ノード層となる多結晶シリコン膜２１と同じ位置まで至っている。また、層間絶縁膜１７６が層間絶縁膜１３の上に形成され、層間絶縁膜１７６の上に多結晶シリコン膜２１が形成されている。
【００４８】
また、プラグ１４の上部を構成するグラウンド配線層１６の上面には高融点金属シリサイド層５１が形成されている。このような本実施の形態の半導体装置においても、ビット線１５および別のビット線が形成される層と別の層にグラウンド配線層１６が形成されている。そのため、１つの層においては２本のビット線のみがメモリセル領域１００を横切る。したがって、実施の形態の半導体装置と同様に、本実施の形態の半導体装置においても、半導体基板１の主表面に平行な方向のメモリセル領域１００の面積を小さくすることができる。
【００４９】
図２７には、図２６のＸＸＶＩＩ−ＸＸＶＩＩ線断面のメモリセル領域１００内の各素子のレイアウトが示されている。図２７に示すように、ＸＸＶＩＩ−ＸＸＶＩＩ線断面においては、グラウンド配線層および絶縁膜は形成されておらず、プラグ１４、プラグ１８および１９のみが素子として設けられている。なお、図２７においては、メモリセル領域１００は長方形であり、メモリセル領域１００内の各素子は長方形の対角線の交点に対して点対称に配置されているとともに、層間絶縁膜１７６は描かれていない。また、図２８には、図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線断面におけるメモリセル領域１００内の各素子のレイアウトが示されている。図２８に示すように、ＸＸＶＩＩＩ−ＸＸＶＩＩＩ線断面においては、記憶ノード層となる多結晶シリコン膜２１とその周囲から所定の距離をおいて設けられたグラウンド配線層１６の上面に形成された高融点金属シリサイド層５１のみが示されている。なお、図２８においては、メモリセル領域１００は長方形であり、メモリセル領域１００内の各素子は長方形の対角線の交点に対して点対称に配置されているとともに、層間絶縁膜２０は描かれていない。
【００５０】
このように、記憶ノード層となる多結晶シリコン膜２１の外周から所定の距離内の領域以外の領域のほぼ全てにおいてグラウンド配線層１６および高融点金属シリサイド層５１が形成されているため、半導体装置の接地が安定するとともにグラウンド配線層の抵抗を小さくすることができる。
【００５１】
次に、図２９〜図３３を用いて本実施の形態の半導体装置の製造方法を説明する。図２９に示す構造は、図１に示す構造においてグラウンド配線層１６となる多結晶シリコン膜が層間絶縁膜１７６内に設けられていないことのみが、実施の形態１の図２に示す構造と異なる。
【００５２】
次に、図３０に示すように、プラグ７の上面に至るホール３０、コンタクトプラグ９の上面に至るホール３１、およびコンタクトプラグ１０の上面に至るホール３２をそれぞれ形成する。次に、図３１に示すように、ホール３０、３１、および３２のそれぞれを埋込むとともに層間絶縁膜１７６の表面を覆うようにプラグを構成する材料が堆積される。
【００５３】
次に、図３２に示すように、フォトリソグラフィおよびエッチング技術を用いて層間絶縁膜１７６の上側に設けられた材料を所定のパターンに加工する。それにより、プラグ１８および１９ならびに記憶ノード層となる多結晶シリコン膜２１とプラグ１４とが分割される。次に、図３３に示すように、プラグ１４等の上表面をシリサイド化することにより、高融点金属シリサイド層５１が形成される。
【００５４】
一般に、グラウンド配線層の抵抗を小さくするためには、膜厚の大きな多結晶シリコン膜を堆積するか、または、グラウンド配線層の材料としてタングステンを用いることが考えられる。しかしながら、多結晶シリコン膜を金属配線層のように低抵抗なものにするためには、多結晶シリコン膜の膜厚は数千オングストローム以上である必要がある。また、グラウンド配線層の材料にタングステンを用いる場合には、そのエッチングが困難であるとともに、その上へ多結晶シリコン膜を減圧ＣＶＤで堆積させることができない。
【００５５】
したがって、前述の実施の形態２または３のように、グラウンド配線層の上表面をシリサイド化することは、グラウンド配線層の抵抗を低下させるために、有効な手段である。
【００５６】
最後に、本実施の形態のラッチ回路を備えた半導体装置の全体構成を図３４に示す等価回路図を用いて説明する。図３４に示すように、本実施の形態の半導体装置は、ビット線対１５および１１５、ワード線Ｗ、電源電極Ｖｃｃ、接地電極ＧＮＤ、一方のアクセストランジスタ４、他方のアクセストランジスタ１０４、一方のロードトランジスタ１９０、他方のロードトランジスタ９０、一方のドライバトランジスタ５、および他方のドライバトランジスタ１０５を備えている。ワード線Ｗは、一方のアクセストランジスタ４のゲート電極４ａおよび他方のアクセストランジスタ１０４のゲート電極１０４ａのそれぞれに接続されている。ビット線１５は、一方のアクセストランジスタ４のソース／ドレイン領域４ｃに接続されている。ビット線１１５は、他方のアクセストランジスタ１０４のソース／ドレイン領域１０４ｃに接続されている。
【００５７】
一方のアクセストランジスタ４のソース／ドレイン領域４ｂ、一方のロードトランジスタ１９０のソース／ドレイン領域１２２、一方のドライバトランジスタ５のソース／ドレイン領域５ｃ、他方のロードトランジスタ９０のゲート電極として機能する多結晶シリコン膜１２４、および他方のドライバトランジスタ１０５のゲート電極１０５ａは、互いに、一方の記憶ノード層となる多結晶シリコン膜２１によって接続されている。多結晶シリコン膜２１には、一方のキャパシタ３００ａの一方のキャパシタ下部電極３２ａが接続されている。
【００５８】
他方のアクセストランジスタ１０４のソース／ドレイン領域１０４ｂ、他方のロードトランジスタ９０のソース／ドレイン領域２２、他方のドライバトランジスタ１０５のソース／ドレイン領域１０５ｃ、一方のロードトランジスタ１９０のゲート電極として機能する多結晶シリコン膜２４、および一方のドライバトランジスタ５のゲート電極５ａは、互いに、他方の記憶ノード層となる多結晶シリコン膜１２１によって接続されている。多結晶シリコン膜１２１には、他方のキャパシタ３００ｂの他方のキャパシタ下部電極３２ｂが接続されている。
【００５９】
電源電極Ｖｃｃは、一方のロードトランジスタ１９０のソース／ドレイン領域１２２および他方のロードトランジスタ９０のソース／ドレイン領域２２のそれぞれに接続されている。接地電極ＧＮＤは、グラウンド配線層１６を介して、一方のドライバトランジスタ５のソース／ドレイン領域５ｂおよび他方のドライバトランジスタ１０５のソース／ドレイン領域１０５ｂのそれぞれに接続されている。
【００６０】
なお、一方のロードトランジスタ１９０と一方のドライバトランジスタ５とによってＣＭＯＳ（Complementary Metal Oxide Slilicon）トランジスタが構成されているとともに、他方のロードトランジスタ９０と他方のドライバトランジスタ１０５とによってＣＭＯＳトランジスタが構成されている。すなわち、一方のロードトランジスタ１９０、一方のドライバトランジスタ５、他方のロードトランジスタ９０、および他方のドライバトランジスタ１０５によって、本発明のラッチ回路が構成されている。つまり、ラッチ回路は、電源電極Ｖｃｃと接地電極ＧＮＤとの間に直列に接続された一方のロードトランジスタ１９０および一方のドライバトランジスタ５と、互いに直列に接続され、一方のロードトランジスタ１９０および一方のドライバトランジスタ５に並列に接続された他方のロードトランジスタ９０および他方のドライバトランジスタ１０５とを有している。
【００６１】
なお、図３４に示す例では、一対のキャパシタ３００ａおよび３００ｂが、それぞれ、一対の記憶ノード層としての多結晶シリコン膜２１および１２１に接続されているメモリセル領域が示されているが、前述の一対のキャパシタ３００ａおよび３００ｂを有していないメモリセル領域であっても、本発明の半導体装置に適用することは可能である。
【００６２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６３】
【図１】実施の形態１の半導体装置の構造を説明するための断面図（後述する図２〜図１２のそれぞれのＩ−Ｉ線断面図）である。
【図２】図１のＩＩ−ＩＩ線断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線断面図である。
【図４】図１のＩＶ−ＩＶ線断面図である。
【図５】図１のＶ−Ｖ線断面図である。
【図６】図１のＶＩ−ＶＩ線断面図である。
【図７】図１のＶＩＩ−ＶＩＩ線断面図である。
【図８】図１のＶＩＩＩ−ＶＩＩＩ線断面図である。
【図９】図１のＩＸ−ＩＸ線断面図である。
【図１０】図１のＸ−Ｘ線断面図である。
【図１１】図１のＸＩ−ＸＩ線断面図である。
【図１２】図１のＸＩＩ−ＸＩＩ線断面図である。
【図１３】図２のメモリセル領域１００に隣接するメモリセル領域２００を示す図である。
【図１４】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１５】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１６】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１７】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１８】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１９】実施の形態２の半導体装置の構造を説明するための断面図（後述する図２０のＸＩＸ−ＸＩＸ線断面図である）である。
【図２０】図１９のＸＸ−ＸＸ線断面図である。
【図２１】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２２】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２３】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２４】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２５】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２６】実施の形態３の半導体装置の構造を説明するための断面図（後述する図２７および図２８のＸＸＶＩ−ＸＸＶＩ線断面図である）である。
【図２７】図２６のＸＸＶＩＩ−ＸＸＶＩＩ線断面図である。
【図２８】図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線断面図である。
【図２９】実施の形態３の半導体装置の製造方法を説明するための図である。
【図３０】実施の形態３の半導体装置の製造方法を説明するための図である。
【図３１】実施の形態３の半導体装置の製造方法を説明するための図である。
【図３２】実施の形態３の半導体装置の製造方法を説明するための図である。
【図３３】実施の形態３の半導体装置の製造方法を説明するための図である。
【図３４】実施の形態のラッチ回路を備えた半導体装置の等価回路図である。
【符号の説明】
【００６４】
１６ グラウンド配線層、１８，１９ プラグ、１８ａ，１９ａ 絶縁膜、５０ 高融点金属シリサイド層。
【特許請求の範囲】
【請求項１】
複数のメモリセル領域を有する半導体装置であって、
前記複数のメモリセル領域のそれぞれは、
２進情報の論理レベルを記憶する一方の記憶部と
２進情報の論理レベルを記憶する他方の記憶部と、
半導体基板の表面に位置し、ソース／ドレイン領域を有し、前記一方の記憶部がソース／ドレイン領域の一方に接続され、前記一方の記憶部に記憶される論理レベルを制御する一方のアクセストランジスタと、
半導体基板の表面に位置し、ソース／ドレイン領域を有し、前記他方の記憶部がソース／ドレイン領域の一方に接続され、前記他方の記憶部に記憶される論理レベルを制御する他方のアクセストランジスタと、
前記半導体基板の上方に位置し、前記一方の記憶部および前記他方の記憶部のそれぞれの前記論理レベルを保持するラッチ回路と、
前記一方のアクセストランジスタの前記ソース／ドレイン領域の他方に接続される一方のビット線と、
前記他方のアクセストランジスタの前記ソース／ドレイン領域の他方に接続される他方のビット線とを備え、
前記ラッチ回路の少なくとも一部分が前記ビット線の上方に設けられ、
前記一方のビット線および前記他方のビット線とは異なる層にグラウンド配線層が設けられた、半導体装置。
【請求項２】
前記ラッチ回路のそれぞれは、
電源電極と接地電極との間に直列に接続された一方のロードトランジスタおよび一方のドライバトランジスタと、
互いに直列に接続され、前記一方のロードトランジスタおよび前記一方のドライバトランジスタに並列に接続された他方のロードトランジスタおよび他方のドライバトランジスタと、
前記半導体基板の主表面に対して垂直に延び、前記他方のロードトランジスタのゲート電極と前記一方のアクセストランジスタのソース／ドレイン領域とを接続する第１接続部と、
前記半導体基板の主表面に対して垂直に延び、前記他方のロードトランジスタのゲート電極と前記他方のドライバトランジスタのゲート電極とを接続する第２接続部と、
前記第１接続部および前記第２接続部が前記グラウンド配線層を貫通する２つの貫通領域と、
前記２つの貫通領域のそれぞれの外周から所定の距離内に位置する２つの周辺領域とを有し、
前記複数のメモリセル領域のそれぞれにおいては、前記２つの貫通領域および前記２つの周辺領域以外の全ての領域に、前記グラウンド配線層が形成されている、請求項１に記載の半導体装置。
【請求項３】
前記グラウンド配線層は、前記２つの周辺領域のそれぞれの外周から所定の距離内に位置する２つの領域の外側の全ての領域において、その主表面にシリサイド層を有する、請求項２に記載の半導体装置。
【請求項４】
前記ラッチ回路のそれぞれは、
電源電極と接地電極との間に直列に接続された一方のロードトランジスタおよび一方のドライバトランジスタと、
互いに直列に接続され、前記一方のロードトランジスタおよび前記一方のドライバトランジスタに並列に接続された他方のロードトランジスタおよび他方のドライバトランジスタと、
前記半導体基板の主表面に対して垂直に延び、前記他方のロードトランジスタのゲート電極と前記一方のアクセストランジスタのソース／ドレイン領域とを接続する第１接続部と、
前記半導体基板の主表面に対して垂直に延び、前記他方のロードトランジスタのゲート電極と前記他方のドライバトランジスタのゲート電極とを接続する第２接続部と、
前記第１接続部および前記第２接続部の一部によって構成され、前記半導体基板の主表面と平行に延びる、前記記憶部の一部としての記憶ノード層とを有し、
前記グラウンド配線層は、前記記憶ノード層と同一層に形成されている、請求項１に記載の半導体装置。
【請求項１】
複数のメモリセル領域を有する半導体装置であって、
前記複数のメモリセル領域のそれぞれは、
２進情報の論理レベルを記憶する一方の記憶部と
２進情報の論理レベルを記憶する他方の記憶部と、
半導体基板の表面に位置し、ソース／ドレイン領域を有し、前記一方の記憶部がソース／ドレイン領域の一方に接続され、前記一方の記憶部に記憶される論理レベルを制御する一方のアクセストランジスタと、
半導体基板の表面に位置し、ソース／ドレイン領域を有し、前記他方の記憶部がソース／ドレイン領域の一方に接続され、前記他方の記憶部に記憶される論理レベルを制御する他方のアクセストランジスタと、
前記半導体基板の上方に位置し、前記一方の記憶部および前記他方の記憶部のそれぞれの前記論理レベルを保持するラッチ回路と、
前記一方のアクセストランジスタの前記ソース／ドレイン領域の他方に接続される一方のビット線と、
前記他方のアクセストランジスタの前記ソース／ドレイン領域の他方に接続される他方のビット線とを備え、
前記ラッチ回路の少なくとも一部分が前記ビット線の上方に設けられ、
前記一方のビット線および前記他方のビット線とは異なる層にグラウンド配線層が設けられた、半導体装置。
【請求項２】
前記ラッチ回路のそれぞれは、
電源電極と接地電極との間に直列に接続された一方のロードトランジスタおよび一方のドライバトランジスタと、
互いに直列に接続され、前記一方のロードトランジスタおよび前記一方のドライバトランジスタに並列に接続された他方のロードトランジスタおよび他方のドライバトランジスタと、
前記半導体基板の主表面に対して垂直に延び、前記他方のロードトランジスタのゲート電極と前記一方のアクセストランジスタのソース／ドレイン領域とを接続する第１接続部と、
前記半導体基板の主表面に対して垂直に延び、前記他方のロードトランジスタのゲート電極と前記他方のドライバトランジスタのゲート電極とを接続する第２接続部と、
前記第１接続部および前記第２接続部が前記グラウンド配線層を貫通する２つの貫通領域と、
前記２つの貫通領域のそれぞれの外周から所定の距離内に位置する２つの周辺領域とを有し、
前記複数のメモリセル領域のそれぞれにおいては、前記２つの貫通領域および前記２つの周辺領域以外の全ての領域に、前記グラウンド配線層が形成されている、請求項１に記載の半導体装置。
【請求項３】
前記グラウンド配線層は、前記２つの周辺領域のそれぞれの外周から所定の距離内に位置する２つの領域の外側の全ての領域において、その主表面にシリサイド層を有する、請求項２に記載の半導体装置。
【請求項４】
前記ラッチ回路のそれぞれは、
電源電極と接地電極との間に直列に接続された一方のロードトランジスタおよび一方のドライバトランジスタと、
互いに直列に接続され、前記一方のロードトランジスタおよび前記一方のドライバトランジスタに並列に接続された他方のロードトランジスタおよび他方のドライバトランジスタと、
前記半導体基板の主表面に対して垂直に延び、前記他方のロードトランジスタのゲート電極と前記一方のアクセストランジスタのソース／ドレイン領域とを接続する第１接続部と、
前記半導体基板の主表面に対して垂直に延び、前記他方のロードトランジスタのゲート電極と前記他方のドライバトランジスタのゲート電極とを接続する第２接続部と、
前記第１接続部および前記第２接続部の一部によって構成され、前記半導体基板の主表面と平行に延びる、前記記憶部の一部としての記憶ノード層とを有し、
前記グラウンド配線層は、前記記憶ノード層と同一層に形成されている、請求項１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【公開番号】特開２００６−８６２６７（Ｐ２００６−８６２６７Ａ）
【公開日】平成１８年３月３０日（２００６．３．３０）
【国際特許分類】
【出願番号】特願２００４−２６８１２８（Ｐ２００４−２６８１２８）
【出願日】平成１６年９月１５日（２００４．９．１５）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１８年３月３０日（２００６．３．３０）
【国際特許分類】
【出願日】平成１６年９月１５日（２００４．９．１５）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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