【課題】
従来の、ＳＲＡＭやロジック回路等の半導体素子あるいはＬＳＩの、α線、或いは宇宙線によるソフトエラーのエラー率計算方法では、マルチビットエラーが発生した場合、パターンが実際と異なるという問題があった。
【解決手段】
発生したイオンによる電荷が水平にイオンが走った場合、従来は、VH（High電位）側NMOSノード３に対するVL（Low電位）側NMOSノードの領域６、VH側NMOSノード３に対するVH側PMOSノードの領域５、VL側PMOSノード４に対するVH側PMOSノード５の領域、VL側PMOSノード４に対するVL側NMOSノードの領域６はエラーとは関係ないとして計算では考慮しなかった。本発明では、このHigh-Lowが問題となるノードのペアとなる領域に電荷が発生した場合、従来エラーに関係ないと見なしていた電荷によるエラー抑制効果をソフトエラーシミュレーションに組込むようにした。これにより、マルチビットエラーのパターンが実測に合うようになった。 （もっと読む）

【課題】 メモリアレイと、センスアンプ回路と、レプリカビット線に接続されたレプリカ回路、ダミーセルおよびセンスアンプ制御回路とを有する半導体記憶装置であって、レプリカビット線をダミーセルのリーク電流により速く引き抜いてしまい、所望のセンスアンプ起動タイミングが得られない。
【解決手段】 ダミーセル１０９Ｂが２つの直列に接続されたオフ状態のトランジスタ５０１、５０２を含み、片方を定電圧源に、もう片方をレプリカビット線ＲＥＰＢＬに接続する。これによりレプリカビット線ＲＥＰＢＬからダミーセル１０９Ｂへのリーク電流を抑え、最適な起動タイミングをセンスアンプ回路に提供できる。 （もっと読む）

【課題】 信頼性の高い半導体装置を実現するために、寄生容量の大きな半導体装置を提供する。
【解決手段】 半導体装置は、第１方向に延在する突出部１ｂを有する半導体基板１を含む。ゲート絶縁膜１１は、突出部の上面上および第１方向に沿う側面上に配設される。ゲート電極１２は、第１部分１２ａと第２部分１２ｂを有する。第１部分は、突出部と交差し、且つ突出部の上面上のゲート絶縁膜上に配設される。第２部分は、突出部の側面上のゲート絶縁膜上に配設され、且つ第１方向における長さが第１部分の第１方向における長さより長い。１対のソース／ドレイン領域１３が、ゲート電極の第１部分の下方の領域を挟むように突出部の表面に形成される。 （もっと読む）

【課題】完全ＣＭＯＳ型ＳＲＡＭセルとして、セル面積とコストを大きく増やすことなくソフトエラー耐性を向上すること。
【解決手段】第１（２）の駆動用および負荷用ＭＩＳＦＥＴのゲート電極が、第１（２）の転送用ＭＩＳＦＥＴのゲート電極と別に一体型のＮ型ポリシリコンで形成され、該Ｎ型ポリシリコン中の不純物濃度が制御されて第１（２）の抵抗素子が形成されており、第１および第２の抵抗素子が、それぞれ、第１または第２の負荷用ＭＩＳＦＥＴのゲート電極の先であって、第１または第２の駆動用ＭＩＳＦＥＴとは逆方向側に形成されており、第２（１）のインバータの出力ノードからの配線が、第１（２）の抵抗素子となるＮ型ポリシリコンの上部に形成されたコンタクト電極に繋がり、第１および第２の負荷用ＭＩＳＦＥＴが、Ｎ型ゲート電極をもつ。 （もっと読む）

SRAMメモリセルをFD-SOIトランジスタで構成し、駆動トランジスタを構成するSOIトランジスタの埋め込み酸化膜の下の層の電位を制御して、メモリセルの性能を向上させる。
【課題】
低電源電圧状態でのSRAM回路の性能を向上させる。
【解決手段】
FD-SOIトランジスタを用いて構成されたSRAMメモリセルにおいて、駆動トランジスタのBOX層下のウエル電位を制御することでVthを制御して電流を増加させて、メモリセルの安定動作を可能とする。 （もっと読む）

【課題】半導体装置、例えばＳＲＡＭのメモリセルのα線によるソフトエラーを低減する。
【解決手段】基板１ａをエッチングして第１配線溝ＨＭ１を形成し、第１配線溝ＨＭ１下の素子分離２（または素子分離溝２および絶縁層１ｃ）をエッチングして第２配線溝ＨＭ２を形成し、第１配線溝ＨＭ１および第２配線溝ＨＭ２の内壁に沿って局所配線１６ａ，１６ｂを形成し、一方の局所配線１６ａを下部電極ＥＬとして、その下部電極ＥＬ上に容量絶縁膜となる窒化シリコン膜１７、さらに上部電極ＥＵを形成することにより、容量ＣＡ１の面積を増加させて、メモリセルの記憶ノードに相対的に大きな静電容量を付加する。 （もっと読む）

メモリセル(100,101)は、関連する、規模の異なる分離リセス(908)を有するデバイスを含んでいる。対応するトランジスタの有効チャネル幅は、チャネルの上面幅に、分離リセス(908)によって形成された側壁幅の2倍を加えたものと、実質的に等しい。SRAMセル(100,101)では、ラッチトランジスタ(112)は、より大きなリセス(908)を形成し、従って、ラッチトランジスタ(112)を囲む分離層(906)内に大きな側壁(1306,1310)を形成し、且つその様なリセスをパストランジスタには制限することにより、関連するパストランジスタ(108)よりも大きな有効チャネル幅を有している。メモリセル(100,101)の製造の際は、ラッチトランジスタ(112)の区域を露出させながらパストランジスタ(102)の区域をマスキングするためにマスクが用いられる。従って、ラッチトランジスタ(112)の回りの分離層内のリセスは、パストランジスタ(108)の回りの対応する区域に影響を及ぼすこと無く形成される。
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本発明は、半導体構成に関連して電気的接続を形成する方法を含む。その上に導電線路を有し、導電線路に隣接して少なくとも２つの拡散領域を有する半導体基板が設けられる。パターン化されるエッチ・ストップが拡散領域の上に形成される。パターン化されるエッチ・ストップは、開口を貫通して延びる１対の開口を有し、開口は導電線路の軸に実質的に平行に一列に並んでいる。絶縁材料がエッチ・ストップ上に形成される。絶縁材料は、絶縁材料内にトレンチを形成し且つ開口をエッチ・ストップから拡散領域まで延ばすために、エッチングに対して露出される。トレンチの少なくとも一部分は開口の直上にあり、線路の軸に沿って延びる。導電材料が開口内とトレンチ内に形成される。
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本発明は、二つのインバータと複数のスイッチを備えたＳＲＡＭメモリセルであって、ＳＲＡＭセルがＮ／Ｐシャント能力を提供する技術において製造され、インバータの入力が少なくとも一対のビットライン（ＢＬａ、ＢＬａ／；ＢＬｂ、ＢＬｂ／）に前記スイッチの二つを介して接続されており、前記スイッチが信号ワードライン（ＷＬａ、ＷＬｂ）によって制御され、各インバータが第１導電性タイプの第１トランジスタ（ＭＮ０、ＭＮ１）と第２導電性タイプの第２トランジスタ（ＭＰ０、ＭＰ１）を備え、そして、各スイッチが第１導電性タイプの少なくとも第３トランジスタ（ＭＮ２、ＭＮ３）を備えるＳＲＡＭメモリセルであって、インバータにおける第２導電性タイプの二つのトランジスタ（ＭＰ０、ＭＰ１）がメモリセルの二つの対向端部領域にそれぞれ配置されていることを特徴とするＳＲＡＭメモリセルを提案する。
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本発明は、均一な臨界寸法のアクティブパターンで構成されたマルチゲートトランジスタの製造方法を提供する。本発明はまた、均一な臨界寸法のアクティブパターンを具備するマルチゲートトランジスタを提供する。マルチゲートトランジスタの製造方法は先に少なくとも一つのアクティブパターンを形成する。以後、前記アクティブパターンの露出した領域から少なくとも一つのエピタキシ構造を成長させる。続いて、前記アクティブパターンの少なくとも２個の面にチャネル領域を形成する。
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