半導体装置
【課題】 信頼性の高い半導体装置を実現するために、寄生容量の大きな半導体装置を提供する。
【解決手段】 半導体装置は、第１方向に延在する突出部１ｂを有する半導体基板１を含む。ゲート絶縁膜１１は、突出部の上面上および第１方向に沿う側面上に配設される。ゲート電極１２は、第１部分１２ａと第２部分１２ｂを有する。第１部分は、突出部と交差し、且つ突出部の上面上のゲート絶縁膜上に配設される。第２部分は、突出部の側面上のゲート絶縁膜上に配設され、且つ第１方向における長さが第１部分の第１方向における長さより長い。１対のソース／ドレイン領域１３が、ゲート電極の第１部分の下方の領域を挟むように突出部の表面に形成される。
【解決手段】 半導体装置は、第１方向に延在する突出部１ｂを有する半導体基板１を含む。ゲート絶縁膜１１は、突出部の上面上および第１方向に沿う側面上に配設される。ゲート電極１２は、第１部分１２ａと第２部分１２ｂを有する。第１部分は、突出部と交差し、且つ突出部の上面上のゲート絶縁膜上に配設される。第２部分は、突出部の側面上のゲート絶縁膜上に配設され、且つ第１方向における長さが第１部分の第１方向における長さより長い。１対のソース／ドレイン領域１３が、ゲート電極の第１部分の下方の領域を挟むように突出部の表面に形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、ＳＲＡＭ（Static Random Access Memory）のメモリセルおよびラッチ回路に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）において、各種原因でノイズ電流が発生することがある。このノイズ電流には、例えば、ＦＥＴの基板電流によるノイズ電流、パッケージや各種半導体材料から発生するα線がシリコン基板中に入射して誘起されるノイズ電流、上空から飛来する高エネルギー中性子がシリコン原子と反応して２次粒子（重イオン、α線等）を発生させ、この２次粒子がシリコン基板中を走ることにより誘起されるノイズ電流等がある。
【０００３】
また、近時、半導体装置の微細化が進むに連れてゲート容量や拡散層容量が低下し、電源電圧も低下している。このため、プレーナ型ＭＩＳＦＥＴを用いた完全ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型ＳＲＡＭのメモリセルおよびラッチ回路は、上記等のノイズ電流に対する耐性が非常に弱くなってきている。その結果、小さなノイズ電流にも耐えられずに、ラッチ回路が反転して正しい出力が伝達できない、ＳＲＡＭのメモリセルのデータが容易に反転してしまう、等が発生する可能性が高まっている。
【０００４】
特開平7-131009号公報（特許文献１）には、ＭＩＳＦＥＴの、ゲート長方向またはゲート幅方向に沿った断面において、チャネル部分にトレンチが形成され、このトレンチ内にゲート電極が埋め込まれる構造が開示されている。
【特許文献１】特開平7-131009号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、製造コストを大きく増加させること無く信頼性の高い半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明の第１の視点による半導体装置は、第１方向に延在する突出部を有する半導体基板と、前記突出部の上面上および前記第１方向に沿う側面上に配設されたゲート絶縁膜と、前記突出部と交差し且つ前記突出部の前記上面上の前記ゲート絶縁膜上に配設された第１部分と、前記突出部の前記側面上の前記ゲート絶縁膜上に配設され且つ前記第１方向における長さが前記第１部分の前記第１方向における長さより長い第２部分と、を有するゲート電極と、前記ゲート電極の前記第１部分の下方の領域を挟むように前記突出部の表面に形成された１対のソース／ドレイン領域と、を具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、電流駆動能力が高く且つ寄生容量の大きな半導体装置、およびこのような半導体装置を用いて信頼性の高い半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
本発明者等は、本発明の開発の過程において、高い信頼性を有する半導体装置について研究した。その結果、本発明者等は、以下に述べるような知見を得た。
【０００９】
基板表面とＭＩＳＦＥＴのチャネル領域の側面をゲート電極が包み込む構造（ＦｉｎタイプＦＥＴ）が知られている。このＭＩＳＦＥＴは、チャネルを３面（基板の上面と２つの側面）に持つため、一般にチャネルの実行的な長さが増え、大幅な電流駆動能力の増加を見込める。ＦｉｎタイプのＭＩＳＦＥＴでは、（Ｆｉｎタイプに限らずＭＩＳＦＥＴの特性改善として一般的なことであるが）スイッチングスピードの低下の原因となる寄生容量をできるだけ低く抑える構造とされている。
【００１０】
上記したように、ＦｉｎタイプのＭＩＳＦＥＴは大きな電流を流すことが可能である。このため、このＭＩＳＦＥＴがＳＲＡＭのメモリセルまたはラッチ回路の、ノイズ電流を打ち消す方向に電流を流す個所に用いられることにより、ノイズ電流に対する耐性を向上させることができると考えられる。
【００１１】
ＳＲＡＭメモリセルまたはラッチ回路のノイズ耐性をさらに向上させるために、ＳＲＡＭメモリセルの時定数を増加させることが有効である。これを実現するための１つの方策として、メモリセル内の容量値を増加させることが挙げられる。しかしながら、上記したように、ＦｉｎタイプのＭＩＳＦＥＴは寄生容量を小さく作るため、このＭＩＳＦＥＴがＳＲＡＭメモリセルまたはラッチ回路に用いられたとしても、上記した大きな電流駆動能力によるノイズ耐性の向上は見込めるが、容量の増加によるノイズ耐性の向上は大きく期待できない。
【００１２】
また、３面に形成されるチャネルが相互に重なり合うことにより、この部分でのサブスレッショルド電流が増加する問題が生じる。さらに、３面に形成されるゲート電極の電界の影響でＧＩＤＬ（Gate Induced Drain Leakage）電流が増加する問題が生じる。サブスレッショルド電流、ＧＩＤＬ電流による不要な消費電流の増加が起こるため、従来のＦｉｎタイプのＭＩＳＦＥＴを大容量、低消費電力のＳＲＡＭのメモリセルに用いることができない。
【００１３】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１４】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置（ＭＩＳＦＥＴ）の主要部を模式的に示す斜視図である。図２は、図１をより見やすくするために、図１のスペーサが省略された図である。また、図３は、図１の平面図である。図４（ａ）、図４（ｂ）、図４（ｃ）、図４（ｄ）は、それぞれ、図３のＩＶＡ−ＩＶＡ線、ＩＶＢ−ＩＶＢ線、ＩＶＣ−ＩＶＣ線、ＩＶＤ−ＩＶＤ線に沿った断面図である。
【００１５】
図１、図２、図３、図４（ａ）〜（ｄ）に示すように、例えばｐ型のシリコン等の半導体基板１は、第１部分１ａと、第１部分１ａより高い上面を有する第２部分（突出部）１ｂとを有する。半導体基板１の第２部分１ｂは第１部分１ａから突出し、ある方向（第１方向）に沿った角柱形状を有し、その断面形状は、下部の幅が上部の幅よりやや広い台形形状を有する。その理由は後述する。半導体基板１の第１部分１ａ（以下、単に半導体基板１ａ）の上面と側面とがなす角の角度は、９０°以上１２０°以下とされる。または、この角は、図４（ａ）の破線による円内に示すように、曲率半径が１ｎｍ以上の丸みを有していても良い。
【００１６】
半導体基板１ａの上には、例えばＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜２が設けられる。素子分離絶縁膜２は、例えば、シリコン酸化膜、ＴＥＯＳ（Tetraehylorthosilicate）等から構成される。素子分離絶縁膜２は、第１部分２ａと、第１部分２ａより高い上面を有する第２部分２ｂと、を有する。素子分離絶縁膜２の第２部分２ｂ（以下、単に素子分離絶縁膜２ｂ）は、第１部分１ａから突出した角柱形状を有し、半導体基板１ｂと同じ方向に沿って、距離を有して延在する。また、素子分離絶縁膜２ｂは、半導体基板１の第２部分１ｂ（以下、単に半導体基板１ｂ）より高い上面を有する。素子分離絶縁膜２の第１部分２ａは、半導体基板１ｂに隣接して半導体基板１ａに沿って延在する。素子分離絶縁膜の第１部分２ａを底とし、素子分離絶縁膜２ｂと半導体基板１ｂとを側面とする溝３が形成される。
【００１７】
半導体基板１の表面には、ウェル４（４ａ、４ｂ）が形成される。半導体基板１ｂに形成されるソース／ドレイン領域１３（後述する）に形成されるトランジスタの導電型に応じて、ウェル４ａの導電型が決定される。ウェル４ａ、４ｂの導電型が相互に異なる場合、素子分離絶縁膜２の下において、ｐｎ接合部が形成される。なお、いわゆるトリプルウェル構造の場合、例えばｎ−型のウェル（図示せぬ）内にウェル４ａ、４ｂが形成される。一般にトリプルウェル構造とすることにより、ソフトエラーに対する耐性を上げることができるといわれている。
【００１８】
半導体基板１ｂの上面および側面は、例えばシリコン酸化膜等のゲート絶縁膜１１により覆われている。なお、図４（ａ）の断面に示されるように、（１００）の半導体基板１ｂの側面上のゲート絶縁膜１１の厚さは、半導体基板１ｂの上面上の厚さより厚い。これは、半導体基板１ｂの上面と側面との間の面方位の違いにより、側面のほうが酸化されやすいためである。なお、この上面と側面の酸化膜厚は任意に設定可能である。また、図４（ｂ）の断面においては、ゲート絶縁膜１１の上面が除去されている。そして、この部分に、ソース／ドレイン領域１３と上層の配線とを接続するコンタクト（図示せぬ）が形成される。
【００１９】
素子分離絶縁膜２上および半導体基板１上に、例えば導電性とされたポリシリコンからなるゲート電極１２が設けられる。ゲート電極１２は、第１部分１２ａと、第２部分１２ｂとから構成される。ゲート電極１２の第１部分１２ａ（以下、単にゲート電極１２ａ）は、半導体基板１ｂと交差する方向に延在し、素子分離絶縁膜２ｂ上と、半導体基板１ｂの上方とに亘る。ゲート電極１２ａは、半導体基板１ｂ上との交差部分において、半導体基板１ｂ上のゲート絶縁膜１１上に設けられる。ゲート電極１２ａのゲート絶縁膜１１と接する面の角部は、所望により丸められている（図示せぬ）。こうすることにより、角部で電界が集中することが緩和される。
【００２０】
ゲート電極１２ｂ（以下、単にゲート電極１２ｂ）は、溝３を埋め込むように設けられ、その上面は半導体基板１ｂより、やや低い程度に位置する。よって、ゲート電極１２ｂは、半導体基板１ｂに沿った角柱形状を有する。ゲート電極１２ｂの第１方向における長さは、ゲート電極１２ａの第１方向における長さより長い。ゲート電極１２は、以上のような構造を有することにより、半導体基板１ｂを取り囲んでいる。
【００２１】
半導体基板１ｂの表面内には、ゲート電極１２ａ下方のチャネル領域を挟むように、１対のソース／ドレイン領域１３が形成される。例えば、ゲート電極１２ａの手前側がドレイン領域で、奥側がソース領域である。ソース／ドレイン領域１３は、所望により、低濃度のソース／ドレインエクステンション領域と、高濃度のソース／ドレイン領域から構成されていても良い。なお、ゲート電極１２ｂは、少なくともソース／ドレイン領域１３の両方に達するように形成されている。
【００２２】
ゲート電極１２ａの側面上には、例えばシリコン酸化膜またはシリコン窒化膜からなるスペーサ１４が設けられる。スペーサ１４はまた、溝３内にも埋め込まれ、この結果、ゲート電極１２ｂがスペーサ１４を構成する絶縁膜により覆われる。
【００２３】
次に、上記構成の半導体装置の製造方法について、図５、図６、および図７（ａ）、図７（ｂ）、図７（ｃ）〜図１３（ａ）、図１３（ｂ）、図１３（ｃ）を参照して以下に説明する。図５は、第１実施形態に係る半導体装置の主要部の平面図である。図６は、第１実施形態に係る半導体装置の製造工程の一部を示す図であり、図５のＡ−Ａ線に沿った断面に対応する。図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）は、第１実施形態の半導体装置の製造工程の一部を順に示す断面図であり、図５のＡ−Ａ線に沿った断面に対応する。図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）は、第１実施形態の半導体装置の製造工程の一部を順に示す断面図であり、図５のＢ−Ｂ線に沿った断面に対応する。図７（ｃ）、図８（ｃ）、図９（ｃ）、図１０（ｃ）、図１１（ｃ）、図１２（ｃ）、図１３（ｃ）は、第１実施形態の半導体装置の製造工程の一部を順に示す断面図であり、図５のＣ−Ｃ線に沿った断面に対応する。
【００２４】
まず、図６に示すように、半導体基板１の表面の素子分離絶縁膜２の形成予定領域に対応する位置に、例えばリソグラフィー工程およびＲＩＥ（Reactive Ion Etching）等の異方性エッチングにより溝が形成される。次に、この溝が、例えば例えば酸化膜により埋め込まれることにより、素子分離絶縁膜２が形成される。この結果、半導体基板の第２部分１ｂが規定される。半導体基板１の表面から、イオンが注入されることにより、所望のｎ型またはｐ型のウェル４およびチャネルが形成される。なお、トリプルウェル構造にする場合には、このウェル４の形成工程に先立ち、より深い位置へのイオン注入により例えばｎ−型のウェルが形成される。
【００２５】
次に、図７（ａ）、図７（ｂ）、図７（ｃ）に示すように、半導体基板１上の全面に、例えばレジスト等のマスク材２１が堆積される。次に、例えばリソグラフィー工程およびＲＩＥ等のエッチングにより、半導体基板１ｂおよびそれに隣接する溝３の形成予定領域に対応する位置のマスク材２１に開口が形成される。このとき、半導体基板１の表面が若干エッチングされることにより、第２部分１ｂの上面が、半導体基板１の元の表面の位置より低くなる。次に、所望により、半導体基板１ｂの角を丸める処理が行われる。なお、角の丸まりは、形成される場合であっても、図７（ａ）、図７（ｂ）、図７（ｃ）〜図１３（ａ）、図１３（ｂ）、図１３（ｃ）において、図面の簡略化のために示されていない。次に、マスク材２１が除去される。
【００２６】
次に、図８（ａ）、図８（ｂ）、図８（ｃ）に示すように、半導体基板１ｂの角を丸め、またＲＩＥによるダメージ除去のために、表面上に犠牲酸化膜２２が形成される。
【００２７】
次に、図９（ａ）、図９（ｂ）、図９（ｃ）に示すように、犠牲酸化膜２２が除去された後、例えば熱酸化により、半導体基板１ｂの表面上にゲート絶縁膜１１が形成される。
【００２８】
次に、図１０（ａ）、図１０（ｂ）、図１０（ｃ）に示すように、半導体基板１上の全面にゲート電極１２の材料膜が堆積される。次に、例えばリソグラフィー工程およびＲＩＥ等の異方性エッチングを用いて材料膜がパターニングされることにより、ゲート電極１２ａが形成される。この際、エッチングの条件が適切に設定されることにより、材料膜が溝３内に残存する。この結果、ゲート電極１２ｂが同時に形成される。この後、所望により、ゲート電極１２の、ゲート絶縁膜１１と接する面の角部が、酸化工程により丸められる。なお、角の丸まりは、形成される場合であっても、図１０（ａ）、図１０（ｂ）、図１０（ｃ）〜図１３（ａ）、図１３（ｂ）、図１３（ｃ）において、図面の簡略化のために示されていない。
【００２９】
次に、図１１（ａ）、図１１（ｂ）、図１１（ｃ）に示すように、ゲート電極１２の表面上に、酸化膜２３が堆積される。次に、半導体基板１ｂの表面にイオンが注入され、アニール処理が施されることにより、ソース／ドレインエクステンション領域１３ａが形成される。
【００３０】
次に、図１２（ａ）、図１２（ｂ）、図１２（ｃ）に示すように、半導体基板１上の全面にスペーサ１４の材料膜２４が堆積される。この際、溝３も材料膜２４により埋め込まれる。
【００３１】
次に、図１３（ａ）、図１３（ｂ）、図１３（ｃ）に示すように、例えばＲＩＥ法等の異方性エッチングにより材料膜２４がエッチングされることにより、スペーサ１４が形成される。この際、溝３内の材料膜２４は除去されない。
【００３２】
この後、ソース／ドレイン領域１３にサリサイド層が形成され、半導体基板１上の全面に層間絶縁膜が形成され、層間絶縁膜内に、半導体基板１に達するコンタクト、および配線層等が形成される（何れも図示せぬ）。
【００３３】
本発明の第１実施形態に係る半導体装置（ＭＩＳＦＥＴ）によれば、トランジスタのオン時に、チャネル領域が、半導体基板１ｂの上面および両側面に形成される。このため、実効的なチャネル長が増加することにより、トランジスタ電流駆動能力が増大する。この際、トランジスタの閾値電圧は不変である。また、ゲート電極１２とチャネル領域が向きあう領域の面積が大きくなるため、大きなゲート容量を実現できる。
【００３４】
また、第１実施形態に係る半導体装置によれば、ゲート電極１２ｂが、ソース／ドレイン領域１３の側面に設けられる。このため、ゲート電極１２とソース／ドレイン領域１３とが面する領域の面積が増大し、従来のＦｉｎタイプのトランジスタより、さらに大きなオーバーラップ容量を実現できる。すなわち、大きな電流駆動能力と大きな寄生容量を同時に得られるトランジスタを実現できる。
【００３５】
また、第１実施形態に係る半導体装置において、半導体基板１ｂが台形形状を有する。このため、以下の効果（利点）を得られる。すなわち、半導体基板１ｂの角において、トランジスタのオン時に第２部分１ｂの上面のチャネルと側面のチャネルとが交差する。このため、この交差部分でのサブスレッショルド電流が大きくなる。このサブスレッショルド電流を小さく抑えるには、２つのチャネルが重なり合う部分の面積を減少させることが有効である。そこで、半導体基板１ｂを台形とすることにより、チャネルの重なりある部分を小さくすることができる。以上の観点から、図４（ａ）に示すように、第２部分１ｂの上面と側面とが成す角度θは、９０°〜１１０°とされることが望ましい。さらに、この部分を丸めることにより、ゲート電極１１から生じる電界がこの部分で集中することを抑えることができるので、ソース領域１３からドレイン領域１３に流れるリーク電流を低減することができる。
【００３６】
また、第１実施形態に係る半導体装置によれば、ゲート電極１２ｂがスペーサ１４を構成する絶縁膜により覆われる。このため、以下の効果を有する。すなわち、後の工程により、図１の構造上の全面に層間絶縁膜が形成され、ソース／ドレイン領域１３へのコンタクトのためのコンタクトホールが形成される。この際、マスクの合わせずれ等の理由により、コンタクトホールの一部が、ゲート電極１２ｂの上方に位置する場合がある。このようなコンタクトホールに導電材料が埋め込まれることにより、ショートが発生する。これに対し、第１実施形態に係る半導体装置によれば、ゲート電極１２ｂが絶縁膜により覆われているため、このようなショートの発生を回避できる。
【００３７】
なお、オーバーラップ容量は、ゲート電極１２の第２部分１２ｂの、ソース／ドレイン領域１３を相互に結ぶ方向の長さ（図４（ｄ）の長さＬ）を大きくすることにより、増加させることができる。また、ゲート電極１２の第２部分１２ｂの深さ方向における長さ（図４（ａ）の長さＤ）を大きくすることにより、電流駆動能力と容量を増加させることができる。
【００３８】
（第２実施形態）
第２実施形態は、第１実施形態に係る半導体装置（トランジスタ）がＳＲＡＭのメモリセルに適用された形態に関わる。
【００３９】
図１４は、本発明の第２実施形態に係る半導体装置（ＳＲＡＭ）の主要部を模式的に示す平面図であり、第１実施形態に係るトランジスタがＳＲＡＭのメモリセルに適用された形態を示す平面図である。なお、図１４、および後述の図１７〜図２６において、図を簡略にするために、素子領域（半導体基板１）、素子分離領域（素子分離絶縁膜２）、ゲート電極１２のみが示されており、スペーサ１４、コンタクト、配線等は省略されている。また、第２実施形態の一例として、点対称セルが示されているが、線対称セルも同様にして実現することができる。
【００４０】
図１４に示すように、素子分離絶縁膜２により、紙面の上下方向に沿って４列の素子領域１が規定されている。また、紙面左右方向に沿って、素子領域１および素子分離領域２上を亘る２列のゲート電極１２ａが設けられる。相互に離れた２列のゲート電極１２ａのそれそれが素子分離領域２上で分断されることにより、図では４本のゲート電極１２ａが示されている。
【００４１】
右上のゲート電極１２ａおよび最も右の素子領域１はトランジスタＱ１Ｄの一部を構成し、ゲート電極１２ａおよび右から２番目の素子領域１はトランジスタＱ１Ｌの一部を構成する。トランジスタＱ１Ｄ、Ｑ１Ｌにおいて、ゲート電極１２ａの上下両側の素子領域１に形成されたソース／ドレイン領域１３（図示せぬ）のうち、例えば上側がソースに対応し、下側がドレインに対応する。
【００４２】
同様に、左下のゲート電極１２ａおよび最も左の素子領域１はトランジスタＱ２Ｄの一部を構成し、ゲート電極１２ａおよび左から２番目の素子領域１はトランジスタＱ２Ｌの一部を構成する。トランジスタＱ２Ｄ、Ｑ２Ｌにおいて、ゲート電極１２ａの上下両側の素子領域１に形成されたソース／ドレイン領域１３（図示せぬ）のうち、例えば上側がドレインに対応し、下側がソースに対応する。
【００４３】
また、トランジスタＱ１Ｌ、Ｑ２Ｌは、第１実施形態に係るトランジスタの構成を有する。よって、図に示すように、素子領域１の左右両側にゲート電極１２ｂが設けられる。
【００４４】
図１５は、第２実施形態に係る半導体装置の主要部を示す等価回路図であり、図１４の構成を一部に含むＳＲＡＭメモリセルの回路図である。図１５に示すように、直列接続されたｐ型の負荷用のＭＩＳトランジスタＱ１Ｌとｎ型の駆動用のＭＩＳトランジスタＱ１Ｄとが、電源線Ｖｄｄと接地線Ｖｓｓとの間に接続されている。トランジスタＱ１ＬのゲートとトランジスタＱ１Ｄのゲートとは相互に接続され、これらの接続ノードは、抵抗素子（抵抗要素）Ｒ１の一端と接続されている。トランジスタＱ１ＬとトランジスタＱ１Ｄとの接続ノードは、ｎ型の転送用のトランジスタＱ１Ｔを介して、ビット線ＢＬ１と接続されている。トランジスタＱ１Ｔのゲートは、ワード線と接続される。
【００４５】
直列接続されたｐ型の負荷用のＭＩＳトランジスタＱ２Ｌとｎ型の駆動用のＭＩＳトランジスタＱ２Ｄとが、電源線Ｖｄｄと接地線Ｖｓｓとの間に接続されている。トランジスタＱ２ＬのゲートとトランジスタＱ２Ｄのゲートとは相互に接続され、これらの接続ノードは、抵抗素子Ｒ２の一端と接続されている。トランジスタＱ２ＬとトランジスタＱ２Ｄとの接続ノードは、ｎ型の転送用のトランジスタＱ２Ｔを介して、ビット線ＢＬ２と接続されている。トランジスタＱ２Ｔのゲートは、ワード線と接続される。
【００４６】
抵抗素子Ｒ１の他端は、トランジスタＱ２ＬとトランジスタＱ２Ｄとの接続ノードに接続される。抵抗素子Ｒ２の他端は、トランジスタＱ１ＬとトランジスタＱ１Ｄとの接続ノードに接続される。
【００４７】
上記したように、負荷用のトランジスタＱ１Ｌに、第１実施形態に係るトランジスタが採用されることにより、このトランジスタの寄生容量Ｃ１１、Ｃ１２が、トランジスタＱ１Ｌと並列に付加される。同様に、負荷用のトランジスタＱ２Ｌに本発明の実施形態に係るトランジスタが採用されることにより、このトランジスタの寄生容量Ｃ２２、Ｃ２２が、トランジスタＱ２Ｌに並列に付加される。
【００４８】
次に、第２実施形態に係る半導体装置（ＳＲＡＭ）により得られる効果について、以下に説明する。上記したように、トランジスタＱ１Ｌ、Ｑ２Ｌとして、第１実施形態に係るトランジスタを用いることにより、トランジスタＱ１Ｌ、Ｑ２Ｌの閾値を変えずに電流駆動力を増加させることができる。ここで、例えば、トランジスタＱ１ＬとトランジスタＱ１Ｄの接続ノードがハイレベルの状態のときに、ローベルに向かわせるノイズ電流が入った（例えばα線により発生した電子がハイレベルの接続ノードに集まった）場合を考える。この場合、オンしているトランジスタＱ１Ｌが高い電流駆動能力を有しているため、ノイズ電流を打ち消す電流（正孔）が該接続ノードに流れ込む。よって、該接続ノードの電位がローレベルに反転する可能性を大幅に減少できる。トランジスタＱ２ＬとトランジスタＱ２Ｄの接続ノードに関しても同じである。
【００４９】
また、第１実施形態に係るトランジスタにより、トランジスタＱ１Ｌ、Ｑ２Ｌの容量が増加する。この結果、トランジスタＱ１Ｌ、Ｑ２Ｌが反転するのに要する、トランジスタＱ１Ｌ、Ｑ２Ｌのゲートの電荷量が増加する。このため、例えばトランジスタＱ１ＬとトランジスタＱ１ＤＬの接続ノードがハイレベルの状態のときに、ローレベルに向かわせるノイズ電流が入った場合でも、トランジスタＱ２Ｌが容易に反転する可能性を大幅に減少できる。トランジスタＱ２ＬとトランジスタＱ２Ｄとの接続ノードと、トランジスタＱ１Ｌとの関係に関しても同じである。
【００５０】
また、トランジスタＱ１Ｌ、Ｑ２Ｌの容量の増加により時定数が増加するため、トランジスタＱ１Ｌ、Ｑ２Ｌが反転する前に、ノイズ電流を打ち消す電流が供給される可能性が高まる。同様に、抵抗素子Ｒ１、Ｒ２が設けられることにより時定数がさらに増加し、ノイズ電流を打ち消す電流が供給される時間を確保することができる。
【００５１】
なお、抵抗素子Ｒ１、Ｒ２を半導体基板１上で、実際にどのような形で形成するかは問わないが、例えば以下の方法を採用することができる。例えばポリシリコン等の半導体材料からなるゲート電極は、金属材料から成るコンタクトとの界面抵抗を減ずるために、通常、高濃度の不純物（例えば１×１０20ｃｍ-3以上）が注入されている。これに対して、ゲート電極とコンタクトとの接触部分の不純物濃度を、低くする（例えば１×１０19ｃｍ-3程度）ことにより、この部分の界面抵抗が上昇する。この現象を利用することにより、容易かつメモリセル面積の増大を招くことなく、図１５の抵抗素子Ｒ１および（または）Ｒ２を実現することができる。
【００５２】
さらに、ゲート電極１２と、これと隣接するソース／ドレイン領域１３との電気的な接続を、いわゆるシェアコンタクトにより実現することもできる。シェアコンタクトは、コンタクトが、ゲート電極１２からソース／ドレイン領域１３までを覆うように形成された構成を有する。この場合も、もちろん、ゲート電極１２とコンタクトとの界面抵抗を積極的に上げる構成を併用することも可能である。図１６は、本実施形態に、シェアコンタクトおよび高い界面抵抗を利用した際の平面図である。図１６において、参照符号３２２はシェアコンタクトを示し、参照符号３１はゲート電極１２とシェアコンタクト３２とによる界面抵抗を示している。
【００５３】
本発明の第２実施形態に係る半導体装置によれば、第１実施形態に係るトランジスタがＳＲＡＭメモリセルの一部を構成するトランジスタとして用いられるため、このトランジスタに大きな電流駆動能力を持たせることができる。このため、このトランジスタを介してノイズ電流を打ち消す電流を大量に流すことが可能となり、ノイズに対する耐性が高いＳＲＡＭメモリセルを実現できる。
【００５４】
また、第２実施形態によれば、第１実施形態に係るトランジスタがＳＲＡＭメモリセルの一部を構成するトランジスタとして用いられるため、このトランジスタに大きな容量を持たせることができる。このため、ＳＲＡＭメモリセル中のこのトランジスタを含む部分の時定数を増加させることにより、このトランジスタのオン、オフが、ノイズ電流によって容易に反転することを回避できる。よって、ノイズに対する耐性が高いＳＲＡＭメモリセルを実現できる。
【００５５】
また、第２実施形態によれば、トランジスタＱ１Ｌ、Ｑ１Ｄ、Ｑ２Ｌ、Ｑ２Ｄのゲートに一端が接続された抵抗素子（抵抗要素）Ｒ１、Ｒ２が設けられる。このため、ＳＲＡＭメモリセル中のこれらトランジスタＱ１Ｌ、Ｑ１Ｄ、Ｑ２Ｌ、Ｑ２Ｄを含む部分の時定数をさらに増加させることができる。よって、これらトランジスタＱ１Ｌ、Ｑ１Ｄ、Ｑ２Ｌ、Ｑ２Ｄのオン、オフが、ノイズ電流によって容易に反転することを回避することにより、ノイズに対する耐性が高いＳＲＡＭメモリセルを実現できる。
【００５６】
さらに、第２実施形態によれば、第１実施形態に係るトランジスタが有する寄生容量を用いることにより、ＳＲＡＭメモリセルの一部を構成するトランジスタの容量増加が図られている。このため、独立した容量素子を付加する場合と異なり、容量を増加させたことに起因して、１つのメモリセルの面積が増加することが回避される。さらに、抵抗要素Ｒ１、Ｒ２を、界面抵抗を利用して実現することにより、メモリセルの面積の増大を防止できる。
【００５７】
また、第１実施形態に係るトランジスタがＳＲＡＭメモリセルの一部に用いられているため、サブスレッショルド電流を低減することにより、低消費電力のＳＲＡＭを実現できる。
【００５８】
なお、本実施形態において、ＳＲＡＭメモリセルを例に取り説明した。しかしながら、ラッチ回路もＳＲＡＭメモリセルと同様の動作原理を有しており、本実施形態をラッチ回路に適用した場合も上記した効果と同じ効果を得られる。
【００５９】
（第２実施形態の変形例）
次に、第２実施形態の変形例について図１７〜図２６を参照して以下に説明する。図１７〜図２６は、第２実施形態の変形例に係る半導体装置の主要部を模式的に示す平面図である。上記説明において、負荷用のトランジスタＱ１Ｌ、Ｑ２Ｌに、第１実施形態に係るトランジスタが採用された例を取り上げた。しかしながら、駆動用のトランジスタＱ１Ｄ、Ｑ２Ｄとして、第１実施形態に係るトランジスタを用いることもできる。また、負荷用、駆動用のトランジスタに対して適用することも可能である。
【００６０】
図１７に示す構成においては、駆動用のトランジスタＱ１Ｄ、Ｑ２Ｄが第１実施形態に係るトランジスタにより構成されている。また、図１８に示す構成においては、負荷用のトランジスタＱ１Ｌ、Ｑ２Ｌ、駆動用のトランジスタＱ１Ｄ、Ｑ２Ｄが、共に第１実施形態に係るトランジスタにより構成されている。また、図１９に示す構成においては、図１８の構成に加えて、トランジスタＱ１ＬとトランジスタＱ１Ｄとの間ゲート電極１２ｂ、およびトランジスタＱ２ＬとトランジスタＱ２Ｄとの間ゲート電極１２ｂが相互に接続されている。
【００６１】
また、第１実施形態に係るトランジスタは、半導体基板１ｂの両側面上にゲート電極１２ｂが設けられている。しかしながら、何れか一方とすることも可能である。
【００６２】
図２０に示す構成においては、トランジスタＱ１Ｌ、Ｑ２Ｌが第１実施形態に係るトランジスタにより構成される。トランジスタＱ１Ｌのゲート電極１２ｂは、トランジスタＱ１Ｄと反対側にのみ設けられる。トランジスタＱ２Ｌのゲート電極１２ｂは、トランジスタＱ２Ｄと反対側にのみ設けられる。
【００６３】
図２１に示す構成においては、トランジスタＱ１Ｄ、Ｑ２Ｄが第１実施形態に係るトランジスタにより構成される。トランジスタＱ１Ｄのゲート電極１２ｂは、トランジスタＱ１Ｌと反対側にのみ設けられる。トランジスタＱ２Ｄのゲート電極１２ｂは、トランジスタＱ２Ｌと反対側にのみ設けられる。
【００６４】
図２２に示す構成においては、トランジスタＱ１Ｌ、Ｑ２Ｌ、Ｑ１Ｄ、Ｑ２Ｄが第１実施形態に係るトランジスタにより構成される。トランジスタＱ１Ｌのゲート電極１２ｂは、トランジスタＱ１Ｄと反対側にのみ設けられる。トランジスタＱ１Ｄのゲート電極１２ｂは、トランジスタＱ１Ｌと反対側にのみ設けられる。トランジスタＱ２Ｌのゲート電極１２ｂは、トランジスタＱ２Ｄと反対側にのみ設けられる。トランジスタＱ２Ｄのゲート電極１２ｂは、トランジスタＱ２Ｌと反対側にのみ設けられる。
【００６５】
図２３に示す構成においては、トランジスタＱ１Ｌ、Ｑ２Ｌ、Ｑ１Ｄ、Ｑ２Ｄが第１実施形態に係るトランジスタにより構成される。トランジスタＱ１Ｌ、Ｑ１Ｄのゲート電極１２ｂは、トランジスタＱ１Ｄ、Ｑ１Ｌとそれぞれ向き合う側にのみ設けられる。トランジスタＱ２Ｌ、Ｑ２Ｄのゲート電極１２ｂは、トランジスタＱ２Ｄ、Ｑ２Ｌとそれぞれ向き合う側にのみ設けられる。
【００６６】
図２４に示す構成においては、図２３の構成に加え、トランジスタＱ１Ｌ、Ｑ１Ｄとの間のゲート電極１２ｂが相互に接続されている。また、トランジスタＱ２Ｌ、Ｑ２Ｄとの間のゲート電極１２ｂが相互に接続されている。
【００６７】
図２５に示す構成においては、図２４の構成に加え、トランジスタＱ１Ｄの、トランジスタＱ１Ｌと反対側にもゲート電極１２ｂが設けられている。また、トランジスタＱ２Ｄの、トランジスタＱ２Ｌと反対側にもゲート電極１２ｂが設けられている。
【００６８】
図２６に示す構成においては、図２４の構成に加え、トランジスタＱ１Ｌの、トランジスタＱ１Ｄと反対側にもゲート電極１２ｂが設けられている。また、トランジスタＱ２Ｌの、トランジスタＱ２Ｄと反対側にもゲート電極１２ｂが設けられている。
【００６９】
図１７〜図２６に示す変形例によっても、上記した第２実施形態により得られる効果を得られる。ゲート電極１２ｂが設けられる位置が多いほど、トランジスタの電流駆動能力および寄生容量が増加するので、電流駆動能力および寄生容量の増加により得られる効果の程度が大きくなる。すなわち、負荷用のトランジスタＱ１Ｌ、Ｑ２Ｌ、駆動用のトランジスタＱ１Ｄ、Ｑ２Ｄに第１実施形態に係るトランジスタを採用した場合（図１８、図１９の例）、容量のさらなる増加により、半導体装置のノイズに対する耐性をさらに高めることができる。
【００７０】
また、図２０、図２１、図２２の構成とすることにより、ゲート電極１２ｂの面積が減少する分、電流駆動能力および寄生容量が減少し、上記した効果がやや小さくなるが、以下に示す別の効果を得られる。図２７は、図２２のＸＸＶＩＩ−ＸＸＶＩＩ線に沿った断面図である。図２７に示すように、ｎ型のウェル４上でｐ型のウェル４からｐ型のソース／ドレイン領域１３に至る部分にはゲート電極１２ｂが設けられない。このため、ゲート電極１２ｂにトランジスタをオンさせる電位が供給された場合でも、ｐ型のウェル４、ｎ型のウェル４、ｐ型のソース／ドレイン領域１３がＰＮＰの縦型トランジスタとなってこのトランジスタのチャネルに対応するｎ型のウェル４の絶縁膜に面した領域が反転することが回避される。この部分の反転を回避することにより、ｐ型のウェル４とｐ型のソース／ドレイン領域１３との間に大きなリーク電流が流れたり、ラッチアップに至ることを防止できる。
【００７１】
（第３実施形態）
第３実施形態は、トランジスタの構造に係り、ドレイン領域で発生するＧＩＤＬ電流の抑制に関する。
【００７２】
図２８は、本発明の第３実施形態に係る半導体装置（ＭＩＳＦＥＴ）の主要部を模式的に示す斜視図である。なお、図２８において、図の簡略にするために、図２と同様、スペーサが省略されている。また、図２９は、図２８の平面図である。図３０（ａ）、図３０（ｂ）、図３０（ｃ）、図３０（ｄ）は、それぞれ、図２８のＸＸＸＡ−ＸＸＸＡ線、ＸＸＸＢ−ＸＸＸＢ線、ＸＸＸＣ−ＸＸＸＣ線、ＸＸＸＤ−ＸＸＸＤ線に沿った断面図である。
【００７３】
図２８、図２９、図３０（ａ）〜図３０（ｄ）に示すように、ゲート電極１２ｂは、ゲート電極１２ａの両側（紙面の奥と手前）のうち、ソース領域１３（Ｓ）側にのみ設けられ、ドレイン領域の側面には達しない。ドレイン領域１３（Ｄ）側の半導体基板１ｂの側面には素子分離絶縁膜２が設けられる。ゲート電極１２ｂの、ドレイン領域１３（Ｄ）側の端部は、ゲート電極１２ａのドレイン領域１３（Ｄ）側の端部とほぼ同じ位置に位置する。その他の構成は、第１実施形態と同じである。
【００７４】
次に、第３実施形態に係る半導体装置により得られる効果について、以下に説明する。例えばｐ型のＭＩＳＦＥＴを例に取ると、ＭＩＳＦＥＴのオフ時におけるｐ型のゲート電極の電位（電源電位ＶＤＤ）により、ｎ型のウェルの表面が空乏化する。この空乏層が、ｐ型のドレイン領域とウェルとの境界に形成されることにより、接地電位ＶＳＳが印加されているドレイン領域とウェルとの間にトンネルリーク電流が流れる。このリーク電流（ＧＩＤＬ電流）は、ＭＩＳＦＥＴの特性を劣化させる。ＧＩＤＬ電流を抑制するには、ゲート電極の電位によってドレイン領域とウェルとの境界に空乏層ができることを回避することが有効である。したがって、ドレイン領域とゲート電極とが向き合う面積を減少させることが考えられる。そこで、第３実施形態では、ゲート電極１２ｂを、ドレイン領域１３（Ｄ）と面する部分に設けないことにより、ゲート電極１２ｂに起因するＧＩＤＬ電流を減少させることができる。
【００７５】
なお、図３０（ｃ）から分かるように、ドレイン領域１３（Ｄ）の縁は、ゲート電極１２ａの端部よりやや中心よりの位置に位置する。このため、図２８、図２９、図３０（ａ）〜図３０（ｄ）に示す構成の場合、ドレイン領域１３（Ｄ）のこの縁の部分がゲート電極１２ａと重なり合う。これに対して、素子分離絶縁膜２内のゲート電極１２ａのドレイン領域１３（Ｄ）側の端部を、図３１、図３２（ａ）〜図３２（ｄ）に示すように、ゲート電極１２ａの中心よりに配置することもできる。図３１は、第３実施形態の他の例に係る半導体装置（ＭＩＳＦＥＴ）の平面図である。図３２（ａ）、図３２（ｂ）、図３２（ｃ）、図３２（ｄ）は、それぞれ、図３１のＸＸＸＩＩＡ−ＸＸＸＩＩＡ線、ＸＸＸＩＩＢ−ＸＸＸＩＩＢ線、ＸＸＸＩＩＣ−ＸＸＸＩＩＣ線、ＸＸＸＩＩＤ−ＸＸＸＩＩＤ線に沿った断面図である。なお、斜視図は、図２８と同じである。
【００７６】
図３１、図３２（ａ）〜図３２（ｄ）に示すように、ゲート電極１２は、ドレイン領域１３（Ｄ）と全く重なり合っていない。こうすることにより、より大きくＧＩＤＬ電流を削減することができる。
【００７７】
本発明の第３実施形態に係る半導体装置によれば、第１実施形態と同じく、ゲート電極１２ｂが半導体基板１ｂの側面に設けられるため、第１実施形態と同じ効果を得られる。また、第３実施形態によれば、ゲート電極１２ｂは、ソース領域１３（Ｓ）の側面上のみに設けられる。このため、第１実施形態に比べて、ゲート電極１２とソース／ドレイン領域１３とにより形成される容量は小さいが、ＧＩＤＬ電流を低下することができる。
【００７８】
また、第１実施形態と同じ構成であるために得られる効果、すなわち、サブスレッショルド電流の低下、ゲート電極１２ｂのショートの回避等の効果も、第３実施形態において得ることができる。
【００７９】
（第４実施形態）
第４実施形態では、第３実施形態に係るトランジスタが、第２実施形態と同じく、ＳＲＡＭのメモリセルに適用された形態に関わる。
【００８０】
図３３は、本発明の第４実施形態に係る半導体装置（ＳＲＡＭ）の主要部を模式的に示す平面図であり、第１実施形態に係るトランジスタがＳＲＡＭのメモリセルに適用された形態を示す平面図である。図３３、および後述の図３４〜図４３においても、図を簡略にするために、半導体基板１、素子分離絶縁膜２、ゲート電極１２のみが示されており、スペーサ１４、コンタクト、配線等は省略されている。また、線対称セルも同様にして実現することができる。なお、回路図に関しては、第２実施形態の図１５と同じである。
【００８１】
図３３に示すように、トランジスタＱ１Ｌにおいて、ゲート電極１２ｂは、ドレイン領域（紙面においてゲート電極１２ｂの下側）の側面まで達しない。図３３には表れないが、ゲート電極１２ａの下方において、ゲート電極１２はドレイン領域と一部が重なり合っていても良いし（図３０（ｄ））、全く重なり合っていなくとも良い（図３２（ｄ））。このことは、図３４〜図４３に関しても同様である。
【００８２】
トランジスタＱ２Ｌにおいても同様に、ドレイン領域（紙面においてゲート電極の上側）の側面上には、ゲート電極１２ｂが設けられていない。
【００８３】
本発明の第４実施形態に係る半導体装置によれば、第３実施形態に係るトランジスタがＳＲＡＭメモリセルの一部を構成するトランジスタとして用いられる。このため、第１実施形態のトランジスタがＳＲＡＭのメモリセルに用いられた場合と同じ作用を得られ、ノイズに対する耐性が高く、小面積で、低消費電力のＳＲＡＭメモリセルを実現できる。
【００８４】
また、第４実施形態によれば、第３実施形態に係るトランジスタを用いることにより、ＧＩＤＬ電流を低下させることができ、より少ない消費電力のＳＲＡＭメモリセルを実現できる。
【００８５】
（第４実施形態の変形例）
次に、第４実施形態の変形例について図３４〜図４３を参照して以下に説明する。図３４〜図４３は、第４実施形態の変形例に係る半導体装置の主要部を模式的に示す平面図である。
【００８６】
図３４に示す構成においては、駆動用のトランジスタＱ１Ｄ、Ｑ２Ｄが第３実施形態に係るトランジスタにより構成されている。また、図３５に示す構成においては、負荷用のトランジスタＱ１Ｌ、Ｑ２Ｌ、駆動用のトランジスタＱ１Ｄ、Ｑ２Ｄが、共に第３実施形態に係るトランジスタにより構成されている。また、図３６に示す構成においては、図３５の構成に加えて、トランジスタＱ１ＬとトランジスタＱ１Ｄとの間のゲート電極１２ｂ、およびトランジスタＱ２ＬとトランジスタＱ２Ｄとの間のゲート電極１２ｂが相互に接続されている。
【００８７】
以下は、半導体基板１ｂの一方の側面上にゲート電極１２ｂが設けられた例である。まず、図３７に示す構成においては、トランジスタＱ１Ｌ、Ｑ２Ｌが第３実施形態に係るトランジスタにより構成される。トランジスタＱ１Ｌのゲート電極１２ｂは、トランジスタＱ１Ｄと反対側にのみ設けられる。トランジスタＱ２Ｌのゲート電極１２ｂは、トランジスタＱ２Ｄと反対側にのみ設けられる。
【００８８】
図３８に示す構成においては、トランジスタＱ１Ｄ、Ｑ２Ｄが第３実施形態に係るトランジスタにより構成される。トランジスタＱ１Ｄのゲート電極１２ｂは、トランジスタＱ１Ｌと反対側にのみ設けられる。トランジスタＱ２Ｄのゲート電極１２ｂは、トランジスタＱ２Ｌと反対側にのみ設けられる。
【００８９】
図３９に示す構成においては、トランジスタＱ１Ｌ、Ｑ２Ｌ、Ｑ１Ｄ、Ｑ２Ｄが第３実施形態に係るトランジスタにより構成される。トランジスタＱ１Ｌのゲート電極１２ｂは、トランジスタＱ１Ｄと反対側にのみ設けられる。トランジスタＱ１Ｄのゲート電極１２ｂは、トランジスタＱ１Ｌと反対側にのみ設けられる。トランジスタＱ２Ｌのゲート電極１２ｂは、トランジスタＱ２Ｄと反対側にのみ設けられる。トランジスタＱ２Ｄのゲート電極１２ｂは、トランジスタＱ２Ｌと反対側にのみ設けられる。
【００９０】
図４０に示す構成においては、トランジスタＱ１Ｌ、Ｑ２Ｌ、Ｑ１Ｄ、Ｑ２Ｄが第３実施形態に係るトランジスタにより構成される。トランジスタＱ１Ｌ、Ｑ１Ｄのゲート電極１２ｂは、トランジスタＱ１Ｄ、Ｑ１Ｌとそれぞれ向き合う側にのみ設けられる。トランジスタＱ２Ｌ、Ｑ２Ｄのゲート電極１２ｂは、トランジスタＱ２Ｄ、Ｑ２Ｌとそれぞれ向き合う側にのみ設けられる。
【００９１】
図４１に示す構成においては、図４０の構成に加え、トランジスタＱ１Ｌ、Ｑ１Ｄとの間のゲート電極１２ｂが相互に接続されている。また、トランジスタＱ２Ｌ、Ｑ２Ｄとの間のゲート電極１２ｂが相互に接続されている。
【００９２】
図４２に示す構成においては、図４１の構成に加え、トランジスタＱ１Ｄの、トランジスタＱ１Ｌと反対側にもゲート電極１２ｂが設けられている。また、トランジスタＱ２Ｄの、トランジスタＱ２Ｌと反対側にもゲート電極１２ｂが設けられている。
【００９３】
図４３に示す構成においては、図４１の構成に加え、トランジスタＱ１Ｌの、トランジスタＱ１Ｄと反対側にもゲート電極１２ｂが設けられている。また、トランジスタＱ２Ｌの、トランジスタＱ２Ｄと反対側にもゲート電極１２ｂが設けられている。
【００９４】
図３４〜図４３に示す変形例によっても、上記した第４実施形態により得られる効果を得られる。その他、これら変形例個々の効果は、第２実施形態の変形例と同じである。例えば、ゲート電極１２ｂの面積の大きな例では、電流駆動能力および寄生容量の増加により得られる効果の程度が大きくなる。また、隣接するトランジスタ側のゲート電極１２ｂを有さないトランジスタにおいては、電流駆動能力および寄生容量は小さくなるが、大きなリーク電流が流れることを防止できる。
【００９５】
（第５実施形態）
第５実施形態は、トランジスタの構造に係り、ドレイン領域で発生するＧＩＤＬ電流の抑制に関する。
【００９６】
図４４は、本発明の第５実施形態に係る半導体装置（ＭＩＳＦＥＴ）の平面図である。図４５（ａ）、図４５（ｂ）、図４５（ｃ）、図４５（ｄ）は、それぞれ、図４４のＸＬＶＡ−ＸＬＶＡ線、ＸＬＶＢ−ＸＬＶＢ線、ＸＬＶＣ−ＸＬＶＣ線、ＸＬＶＤ−ＸＬＶＤ線に沿った断面図である。
【００９７】
図４４、図４５（ａ）〜図４５（ｄ）に示すように、ドレイン領域１３（Ｄ）が形成される半導体基板１ｂと接する部分のゲート電極１２ｂは、ドレイン領域１３（Ｄ）の下面より低い位置にある。その他の構成は、第１実施形態と同じである。このように、ゲート電極１２ｂとドレイン領域１３（Ｄ）とが重なり合う部分を排除することにより、ＧＩＤＬ電流を抑制することができる。
【００９８】
なお、ゲート電極１２ｂの高さをソース領域１３（Ｓ）側とドレイン領域１３（Ｄ）側とにおいて異ならせることは、製造工程を煩雑にする可能性がある。そこで、図４６、図４７（ａ）〜図４７（ｄ）に示すように、ソース領域１３（Ｓ）側のゲート電極１２ｂも、ドレイン領域１３（Ｄ）側と同じ高さにすることもできる。図４６は、本発明の第５実施形態の他の例に係る半導体装置（ＭＩＳＦＥＴ）の平面図である。図４７（ａ）、図４７（ｂ）、図４７（ｃ）、図４７（ｄ）は、それぞれ、図４６のＸＬＶＩＩＡ−ＸＬＶＩＩＡ線、ＸＬＶＩＩＢ−ＸＬＶＩＩＢ線、ＸＬＶＩＩＣ−ＸＬＶＩＩＣ線、ＸＬＶＩＩＤ−ＸＬＶＩＩＤ線に沿った断面図である。図４６、図４７（ａ）〜図４７（ｄ）とすることにより、製造工程の増加が回避される。
【００９９】
本発明の第５実施形態に係る半導体装置によれば、第１実施形態と同じく、ゲート電極１２ｂが半導体基板１ｂの側面に設けられるため、第１実施形態と同じ効果を得られる。
【０１００】
また、第５実施形態によれば、ゲート電極１２ｂと、ドレイン領域１３（Ｄ）とが重なり合わない。このため、ゲート電極１２ｂとドレイン領域１３（Ｄ）とによる寄生容量を得られないが、ＧＩＤＬ電流をより低く抑えることができる。
【０１０１】
また、第１実施形態と同じ構成であるために得られる効果、すなわち、サブスレッショルド電流の低下、ゲート電極１２ｂのショートの回避等の効果も、第５実施形態において得ることができる。
【０１０２】
（第６実施形態）
第６実施形態は、トランジスタの構造に係り、ドレイン領域で発生するＧＩＤＬ電流の抑制に関する。
【０１０３】
図４８は、本発明の第５実施形態に係る半導体装置（ＭＩＳＦＥＴ）の平面図である。図４９（ａ）、図４９（ｂ）、図４９（ｃ）、図４９（ｄ）は、それぞれ、図４８のＸＬＩＸＡ−ＸＬＩＸＡ線、ＸＬＩＸＢ−ＸＬＩＸＢ線、ＸＬＩＸＣ−ＸＬＩＸＣ線、ＸＬＩＸＤ−ＸＬＩＸＤ線に沿った断面図である。
【０１０４】
図４８、図４９（ａ）〜図４９（ｄ）に示すように、ドレイン領域１３（Ｄ）が形成される半導体基板１ｂの側面上のゲート絶縁膜１１は厚く、ＧＩＤＬ電流を十分抑えられる程度の値を有する。典型低には、他の部分のゲート絶縁膜、例えばソース領域１３（Ｓ）が形成される半導体基板１ｂの側面上のゲート絶縁膜１１より厚い。ゲート電極とドレイン領域との間の距離を大きくすることにより、ＧＩＤＬ電流を抑えることができることが知られている。このため、第６実施形態に係る構成とすることにより、ＧＩＤＬ電流を低く抑えることができる。
【０１０５】
本発明の第６実施形態に係る半導体装置によれば、第１実施形態と同じく、ゲート電極１２ｂが半導体基板１ｂの側面に設けられるため、第１実施形態と同じ効果を得られる。
【０１０６】
また、第６実施形態によれば、ドレイン領域１３（Ｄ）が形成される半導体基板１ｂの側面上のゲート絶縁膜１１は厚く形成されている。このため、ＧＩＤＬ電流を抑えることができる。
【０１０７】
また、第１実施形態と同じ構成であるために得られる効果、すなわち、サブスレッショルド電流の低下、ゲート電極１２ｂのショートの回避等の効果も、第６実施形態において得ることができる。
【０１０８】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【０１０９】
【図１】第１実施形態に係る半導体装置を示す斜視図。
【図２】第１実施形態に係る半導体装置の一部を示す斜視図。
【図３】図１の平面図。
【図４】図３の各部の断面図。
【図５】第１実施形態に係る半導体装置の主要部の平面図。
【図６】第１実施形態に係る半導体装置の製造工程の一部を模式的に示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１０に続く工程を示す断面図。
【図１２】図１１に続く工程を示す断面図。
【図１３】図１２に続く工程を示す断面図。
【図１４】第２実施形態に係る半導体装置の主要部を示す平面図。
【図１５】第２実施形態に係る半導体装置の主要部を示す等価回路図。
【図１６】第２実施形態に係る半導体装置の主要部の一例を示す平面図。
【図１７】第２実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図１８】第２実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図１９】第２実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図２０】第２実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図２１】第２実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図２２】第２実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図２３】第２実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図２４】第２実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図２５】第２実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図２６】第２実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図２７】図２２の断面図。
【図２８】第３実施形態に係る半導体装置の主要部を示す斜視図。
【図２９】図２８の平面図。
【図３０】図２９の各部の断面図。
【図３１】第３実施形態の他の例に係る半導体装置の主要部を示す平面図。
【図３２】図３１の各部の断面図。
【図３３】第４実施形態に係る半導体装置の主要部を示す平面図。
【図３４】第４実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図３５】第４実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図３６】第４実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図３７】第４実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図３８】第４実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図３９】第４実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図４０】第４実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図４１】第４実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図４２】第４実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図４３】第４実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図４４】第５実施形態に係る半導体装置の主要部を示す平面図。
【図４５】図４４の各部の断面図。
【図４６】第５実施形態の他の例に係る半導体装置の主要部を示す平面図。
【図４７】図４６の各部の断面図。
【図４８】第６実施形態に係る半導体装置の主要部を示す平面図。
【図４９】図４８の各部の断面図。
【符号の説明】
【０１１０】
１…半導体基板、１ａ…半導体基板の第１部分、１ｂ…半導体基板の第２部分、２…素子分離絶縁膜、２ａ…素子分離絶縁膜の第１部分、２ｂ…素子分離絶縁膜の第２部分、３…溝、４、４ａ、４ｂ…ウェル、１１…ゲート絶縁膜、１２…ゲート電極、１２ａ…ゲート電極の第１部分、１２ｂ…ゲート電極の第２部分、１３…ソース／ドレイン領域、１３ａ…ソース／ドレインエクステンション領域、１３ｂ…ソース／ドレイン領域、１４…スペーサ、２１…マスク材、２２…犠牲酸化膜、２３…酸化膜、２４…材料膜、３１…抵抗要素、３２…コンタクト。
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、ＳＲＡＭ（Static Random Access Memory）のメモリセルおよびラッチ回路に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）において、各種原因でノイズ電流が発生することがある。このノイズ電流には、例えば、ＦＥＴの基板電流によるノイズ電流、パッケージや各種半導体材料から発生するα線がシリコン基板中に入射して誘起されるノイズ電流、上空から飛来する高エネルギー中性子がシリコン原子と反応して２次粒子（重イオン、α線等）を発生させ、この２次粒子がシリコン基板中を走ることにより誘起されるノイズ電流等がある。
【０００３】
また、近時、半導体装置の微細化が進むに連れてゲート容量や拡散層容量が低下し、電源電圧も低下している。このため、プレーナ型ＭＩＳＦＥＴを用いた完全ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型ＳＲＡＭのメモリセルおよびラッチ回路は、上記等のノイズ電流に対する耐性が非常に弱くなってきている。その結果、小さなノイズ電流にも耐えられずに、ラッチ回路が反転して正しい出力が伝達できない、ＳＲＡＭのメモリセルのデータが容易に反転してしまう、等が発生する可能性が高まっている。
【０００４】
特開平7-131009号公報（特許文献１）には、ＭＩＳＦＥＴの、ゲート長方向またはゲート幅方向に沿った断面において、チャネル部分にトレンチが形成され、このトレンチ内にゲート電極が埋め込まれる構造が開示されている。
【特許文献１】特開平7-131009号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、製造コストを大きく増加させること無く信頼性の高い半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明の第１の視点による半導体装置は、第１方向に延在する突出部を有する半導体基板と、前記突出部の上面上および前記第１方向に沿う側面上に配設されたゲート絶縁膜と、前記突出部と交差し且つ前記突出部の前記上面上の前記ゲート絶縁膜上に配設された第１部分と、前記突出部の前記側面上の前記ゲート絶縁膜上に配設され且つ前記第１方向における長さが前記第１部分の前記第１方向における長さより長い第２部分と、を有するゲート電極と、前記ゲート電極の前記第１部分の下方の領域を挟むように前記突出部の表面に形成された１対のソース／ドレイン領域と、を具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、電流駆動能力が高く且つ寄生容量の大きな半導体装置、およびこのような半導体装置を用いて信頼性の高い半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
本発明者等は、本発明の開発の過程において、高い信頼性を有する半導体装置について研究した。その結果、本発明者等は、以下に述べるような知見を得た。
【０００９】
基板表面とＭＩＳＦＥＴのチャネル領域の側面をゲート電極が包み込む構造（ＦｉｎタイプＦＥＴ）が知られている。このＭＩＳＦＥＴは、チャネルを３面（基板の上面と２つの側面）に持つため、一般にチャネルの実行的な長さが増え、大幅な電流駆動能力の増加を見込める。ＦｉｎタイプのＭＩＳＦＥＴでは、（Ｆｉｎタイプに限らずＭＩＳＦＥＴの特性改善として一般的なことであるが）スイッチングスピードの低下の原因となる寄生容量をできるだけ低く抑える構造とされている。
【００１０】
上記したように、ＦｉｎタイプのＭＩＳＦＥＴは大きな電流を流すことが可能である。このため、このＭＩＳＦＥＴがＳＲＡＭのメモリセルまたはラッチ回路の、ノイズ電流を打ち消す方向に電流を流す個所に用いられることにより、ノイズ電流に対する耐性を向上させることができると考えられる。
【００１１】
ＳＲＡＭメモリセルまたはラッチ回路のノイズ耐性をさらに向上させるために、ＳＲＡＭメモリセルの時定数を増加させることが有効である。これを実現するための１つの方策として、メモリセル内の容量値を増加させることが挙げられる。しかしながら、上記したように、ＦｉｎタイプのＭＩＳＦＥＴは寄生容量を小さく作るため、このＭＩＳＦＥＴがＳＲＡＭメモリセルまたはラッチ回路に用いられたとしても、上記した大きな電流駆動能力によるノイズ耐性の向上は見込めるが、容量の増加によるノイズ耐性の向上は大きく期待できない。
【００１２】
また、３面に形成されるチャネルが相互に重なり合うことにより、この部分でのサブスレッショルド電流が増加する問題が生じる。さらに、３面に形成されるゲート電極の電界の影響でＧＩＤＬ（Gate Induced Drain Leakage）電流が増加する問題が生じる。サブスレッショルド電流、ＧＩＤＬ電流による不要な消費電流の増加が起こるため、従来のＦｉｎタイプのＭＩＳＦＥＴを大容量、低消費電力のＳＲＡＭのメモリセルに用いることができない。
【００１３】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１４】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置（ＭＩＳＦＥＴ）の主要部を模式的に示す斜視図である。図２は、図１をより見やすくするために、図１のスペーサが省略された図である。また、図３は、図１の平面図である。図４（ａ）、図４（ｂ）、図４（ｃ）、図４（ｄ）は、それぞれ、図３のＩＶＡ−ＩＶＡ線、ＩＶＢ−ＩＶＢ線、ＩＶＣ−ＩＶＣ線、ＩＶＤ−ＩＶＤ線に沿った断面図である。
【００１５】
図１、図２、図３、図４（ａ）〜（ｄ）に示すように、例えばｐ型のシリコン等の半導体基板１は、第１部分１ａと、第１部分１ａより高い上面を有する第２部分（突出部）１ｂとを有する。半導体基板１の第２部分１ｂは第１部分１ａから突出し、ある方向（第１方向）に沿った角柱形状を有し、その断面形状は、下部の幅が上部の幅よりやや広い台形形状を有する。その理由は後述する。半導体基板１の第１部分１ａ（以下、単に半導体基板１ａ）の上面と側面とがなす角の角度は、９０°以上１２０°以下とされる。または、この角は、図４（ａ）の破線による円内に示すように、曲率半径が１ｎｍ以上の丸みを有していても良い。
【００１６】
半導体基板１ａの上には、例えばＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜２が設けられる。素子分離絶縁膜２は、例えば、シリコン酸化膜、ＴＥＯＳ（Tetraehylorthosilicate）等から構成される。素子分離絶縁膜２は、第１部分２ａと、第１部分２ａより高い上面を有する第２部分２ｂと、を有する。素子分離絶縁膜２の第２部分２ｂ（以下、単に素子分離絶縁膜２ｂ）は、第１部分１ａから突出した角柱形状を有し、半導体基板１ｂと同じ方向に沿って、距離を有して延在する。また、素子分離絶縁膜２ｂは、半導体基板１の第２部分１ｂ（以下、単に半導体基板１ｂ）より高い上面を有する。素子分離絶縁膜２の第１部分２ａは、半導体基板１ｂに隣接して半導体基板１ａに沿って延在する。素子分離絶縁膜の第１部分２ａを底とし、素子分離絶縁膜２ｂと半導体基板１ｂとを側面とする溝３が形成される。
【００１７】
半導体基板１の表面には、ウェル４（４ａ、４ｂ）が形成される。半導体基板１ｂに形成されるソース／ドレイン領域１３（後述する）に形成されるトランジスタの導電型に応じて、ウェル４ａの導電型が決定される。ウェル４ａ、４ｂの導電型が相互に異なる場合、素子分離絶縁膜２の下において、ｐｎ接合部が形成される。なお、いわゆるトリプルウェル構造の場合、例えばｎ−型のウェル（図示せぬ）内にウェル４ａ、４ｂが形成される。一般にトリプルウェル構造とすることにより、ソフトエラーに対する耐性を上げることができるといわれている。
【００１８】
半導体基板１ｂの上面および側面は、例えばシリコン酸化膜等のゲート絶縁膜１１により覆われている。なお、図４（ａ）の断面に示されるように、（１００）の半導体基板１ｂの側面上のゲート絶縁膜１１の厚さは、半導体基板１ｂの上面上の厚さより厚い。これは、半導体基板１ｂの上面と側面との間の面方位の違いにより、側面のほうが酸化されやすいためである。なお、この上面と側面の酸化膜厚は任意に設定可能である。また、図４（ｂ）の断面においては、ゲート絶縁膜１１の上面が除去されている。そして、この部分に、ソース／ドレイン領域１３と上層の配線とを接続するコンタクト（図示せぬ）が形成される。
【００１９】
素子分離絶縁膜２上および半導体基板１上に、例えば導電性とされたポリシリコンからなるゲート電極１２が設けられる。ゲート電極１２は、第１部分１２ａと、第２部分１２ｂとから構成される。ゲート電極１２の第１部分１２ａ（以下、単にゲート電極１２ａ）は、半導体基板１ｂと交差する方向に延在し、素子分離絶縁膜２ｂ上と、半導体基板１ｂの上方とに亘る。ゲート電極１２ａは、半導体基板１ｂ上との交差部分において、半導体基板１ｂ上のゲート絶縁膜１１上に設けられる。ゲート電極１２ａのゲート絶縁膜１１と接する面の角部は、所望により丸められている（図示せぬ）。こうすることにより、角部で電界が集中することが緩和される。
【００２０】
ゲート電極１２ｂ（以下、単にゲート電極１２ｂ）は、溝３を埋め込むように設けられ、その上面は半導体基板１ｂより、やや低い程度に位置する。よって、ゲート電極１２ｂは、半導体基板１ｂに沿った角柱形状を有する。ゲート電極１２ｂの第１方向における長さは、ゲート電極１２ａの第１方向における長さより長い。ゲート電極１２は、以上のような構造を有することにより、半導体基板１ｂを取り囲んでいる。
【００２１】
半導体基板１ｂの表面内には、ゲート電極１２ａ下方のチャネル領域を挟むように、１対のソース／ドレイン領域１３が形成される。例えば、ゲート電極１２ａの手前側がドレイン領域で、奥側がソース領域である。ソース／ドレイン領域１３は、所望により、低濃度のソース／ドレインエクステンション領域と、高濃度のソース／ドレイン領域から構成されていても良い。なお、ゲート電極１２ｂは、少なくともソース／ドレイン領域１３の両方に達するように形成されている。
【００２２】
ゲート電極１２ａの側面上には、例えばシリコン酸化膜またはシリコン窒化膜からなるスペーサ１４が設けられる。スペーサ１４はまた、溝３内にも埋め込まれ、この結果、ゲート電極１２ｂがスペーサ１４を構成する絶縁膜により覆われる。
【００２３】
次に、上記構成の半導体装置の製造方法について、図５、図６、および図７（ａ）、図７（ｂ）、図７（ｃ）〜図１３（ａ）、図１３（ｂ）、図１３（ｃ）を参照して以下に説明する。図５は、第１実施形態に係る半導体装置の主要部の平面図である。図６は、第１実施形態に係る半導体装置の製造工程の一部を示す図であり、図５のＡ−Ａ線に沿った断面に対応する。図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）は、第１実施形態の半導体装置の製造工程の一部を順に示す断面図であり、図５のＡ−Ａ線に沿った断面に対応する。図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）は、第１実施形態の半導体装置の製造工程の一部を順に示す断面図であり、図５のＢ−Ｂ線に沿った断面に対応する。図７（ｃ）、図８（ｃ）、図９（ｃ）、図１０（ｃ）、図１１（ｃ）、図１２（ｃ）、図１３（ｃ）は、第１実施形態の半導体装置の製造工程の一部を順に示す断面図であり、図５のＣ−Ｃ線に沿った断面に対応する。
【００２４】
まず、図６に示すように、半導体基板１の表面の素子分離絶縁膜２の形成予定領域に対応する位置に、例えばリソグラフィー工程およびＲＩＥ（Reactive Ion Etching）等の異方性エッチングにより溝が形成される。次に、この溝が、例えば例えば酸化膜により埋め込まれることにより、素子分離絶縁膜２が形成される。この結果、半導体基板の第２部分１ｂが規定される。半導体基板１の表面から、イオンが注入されることにより、所望のｎ型またはｐ型のウェル４およびチャネルが形成される。なお、トリプルウェル構造にする場合には、このウェル４の形成工程に先立ち、より深い位置へのイオン注入により例えばｎ−型のウェルが形成される。
【００２５】
次に、図７（ａ）、図７（ｂ）、図７（ｃ）に示すように、半導体基板１上の全面に、例えばレジスト等のマスク材２１が堆積される。次に、例えばリソグラフィー工程およびＲＩＥ等のエッチングにより、半導体基板１ｂおよびそれに隣接する溝３の形成予定領域に対応する位置のマスク材２１に開口が形成される。このとき、半導体基板１の表面が若干エッチングされることにより、第２部分１ｂの上面が、半導体基板１の元の表面の位置より低くなる。次に、所望により、半導体基板１ｂの角を丸める処理が行われる。なお、角の丸まりは、形成される場合であっても、図７（ａ）、図７（ｂ）、図７（ｃ）〜図１３（ａ）、図１３（ｂ）、図１３（ｃ）において、図面の簡略化のために示されていない。次に、マスク材２１が除去される。
【００２６】
次に、図８（ａ）、図８（ｂ）、図８（ｃ）に示すように、半導体基板１ｂの角を丸め、またＲＩＥによるダメージ除去のために、表面上に犠牲酸化膜２２が形成される。
【００２７】
次に、図９（ａ）、図９（ｂ）、図９（ｃ）に示すように、犠牲酸化膜２２が除去された後、例えば熱酸化により、半導体基板１ｂの表面上にゲート絶縁膜１１が形成される。
【００２８】
次に、図１０（ａ）、図１０（ｂ）、図１０（ｃ）に示すように、半導体基板１上の全面にゲート電極１２の材料膜が堆積される。次に、例えばリソグラフィー工程およびＲＩＥ等の異方性エッチングを用いて材料膜がパターニングされることにより、ゲート電極１２ａが形成される。この際、エッチングの条件が適切に設定されることにより、材料膜が溝３内に残存する。この結果、ゲート電極１２ｂが同時に形成される。この後、所望により、ゲート電極１２の、ゲート絶縁膜１１と接する面の角部が、酸化工程により丸められる。なお、角の丸まりは、形成される場合であっても、図１０（ａ）、図１０（ｂ）、図１０（ｃ）〜図１３（ａ）、図１３（ｂ）、図１３（ｃ）において、図面の簡略化のために示されていない。
【００２９】
次に、図１１（ａ）、図１１（ｂ）、図１１（ｃ）に示すように、ゲート電極１２の表面上に、酸化膜２３が堆積される。次に、半導体基板１ｂの表面にイオンが注入され、アニール処理が施されることにより、ソース／ドレインエクステンション領域１３ａが形成される。
【００３０】
次に、図１２（ａ）、図１２（ｂ）、図１２（ｃ）に示すように、半導体基板１上の全面にスペーサ１４の材料膜２４が堆積される。この際、溝３も材料膜２４により埋め込まれる。
【００３１】
次に、図１３（ａ）、図１３（ｂ）、図１３（ｃ）に示すように、例えばＲＩＥ法等の異方性エッチングにより材料膜２４がエッチングされることにより、スペーサ１４が形成される。この際、溝３内の材料膜２４は除去されない。
【００３２】
この後、ソース／ドレイン領域１３にサリサイド層が形成され、半導体基板１上の全面に層間絶縁膜が形成され、層間絶縁膜内に、半導体基板１に達するコンタクト、および配線層等が形成される（何れも図示せぬ）。
【００３３】
本発明の第１実施形態に係る半導体装置（ＭＩＳＦＥＴ）によれば、トランジスタのオン時に、チャネル領域が、半導体基板１ｂの上面および両側面に形成される。このため、実効的なチャネル長が増加することにより、トランジスタ電流駆動能力が増大する。この際、トランジスタの閾値電圧は不変である。また、ゲート電極１２とチャネル領域が向きあう領域の面積が大きくなるため、大きなゲート容量を実現できる。
【００３４】
また、第１実施形態に係る半導体装置によれば、ゲート電極１２ｂが、ソース／ドレイン領域１３の側面に設けられる。このため、ゲート電極１２とソース／ドレイン領域１３とが面する領域の面積が増大し、従来のＦｉｎタイプのトランジスタより、さらに大きなオーバーラップ容量を実現できる。すなわち、大きな電流駆動能力と大きな寄生容量を同時に得られるトランジスタを実現できる。
【００３５】
また、第１実施形態に係る半導体装置において、半導体基板１ｂが台形形状を有する。このため、以下の効果（利点）を得られる。すなわち、半導体基板１ｂの角において、トランジスタのオン時に第２部分１ｂの上面のチャネルと側面のチャネルとが交差する。このため、この交差部分でのサブスレッショルド電流が大きくなる。このサブスレッショルド電流を小さく抑えるには、２つのチャネルが重なり合う部分の面積を減少させることが有効である。そこで、半導体基板１ｂを台形とすることにより、チャネルの重なりある部分を小さくすることができる。以上の観点から、図４（ａ）に示すように、第２部分１ｂの上面と側面とが成す角度θは、９０°〜１１０°とされることが望ましい。さらに、この部分を丸めることにより、ゲート電極１１から生じる電界がこの部分で集中することを抑えることができるので、ソース領域１３からドレイン領域１３に流れるリーク電流を低減することができる。
【００３６】
また、第１実施形態に係る半導体装置によれば、ゲート電極１２ｂがスペーサ１４を構成する絶縁膜により覆われる。このため、以下の効果を有する。すなわち、後の工程により、図１の構造上の全面に層間絶縁膜が形成され、ソース／ドレイン領域１３へのコンタクトのためのコンタクトホールが形成される。この際、マスクの合わせずれ等の理由により、コンタクトホールの一部が、ゲート電極１２ｂの上方に位置する場合がある。このようなコンタクトホールに導電材料が埋め込まれることにより、ショートが発生する。これに対し、第１実施形態に係る半導体装置によれば、ゲート電極１２ｂが絶縁膜により覆われているため、このようなショートの発生を回避できる。
【００３７】
なお、オーバーラップ容量は、ゲート電極１２の第２部分１２ｂの、ソース／ドレイン領域１３を相互に結ぶ方向の長さ（図４（ｄ）の長さＬ）を大きくすることにより、増加させることができる。また、ゲート電極１２の第２部分１２ｂの深さ方向における長さ（図４（ａ）の長さＤ）を大きくすることにより、電流駆動能力と容量を増加させることができる。
【００３８】
（第２実施形態）
第２実施形態は、第１実施形態に係る半導体装置（トランジスタ）がＳＲＡＭのメモリセルに適用された形態に関わる。
【００３９】
図１４は、本発明の第２実施形態に係る半導体装置（ＳＲＡＭ）の主要部を模式的に示す平面図であり、第１実施形態に係るトランジスタがＳＲＡＭのメモリセルに適用された形態を示す平面図である。なお、図１４、および後述の図１７〜図２６において、図を簡略にするために、素子領域（半導体基板１）、素子分離領域（素子分離絶縁膜２）、ゲート電極１２のみが示されており、スペーサ１４、コンタクト、配線等は省略されている。また、第２実施形態の一例として、点対称セルが示されているが、線対称セルも同様にして実現することができる。
【００４０】
図１４に示すように、素子分離絶縁膜２により、紙面の上下方向に沿って４列の素子領域１が規定されている。また、紙面左右方向に沿って、素子領域１および素子分離領域２上を亘る２列のゲート電極１２ａが設けられる。相互に離れた２列のゲート電極１２ａのそれそれが素子分離領域２上で分断されることにより、図では４本のゲート電極１２ａが示されている。
【００４１】
右上のゲート電極１２ａおよび最も右の素子領域１はトランジスタＱ１Ｄの一部を構成し、ゲート電極１２ａおよび右から２番目の素子領域１はトランジスタＱ１Ｌの一部を構成する。トランジスタＱ１Ｄ、Ｑ１Ｌにおいて、ゲート電極１２ａの上下両側の素子領域１に形成されたソース／ドレイン領域１３（図示せぬ）のうち、例えば上側がソースに対応し、下側がドレインに対応する。
【００４２】
同様に、左下のゲート電極１２ａおよび最も左の素子領域１はトランジスタＱ２Ｄの一部を構成し、ゲート電極１２ａおよび左から２番目の素子領域１はトランジスタＱ２Ｌの一部を構成する。トランジスタＱ２Ｄ、Ｑ２Ｌにおいて、ゲート電極１２ａの上下両側の素子領域１に形成されたソース／ドレイン領域１３（図示せぬ）のうち、例えば上側がドレインに対応し、下側がソースに対応する。
【００４３】
また、トランジスタＱ１Ｌ、Ｑ２Ｌは、第１実施形態に係るトランジスタの構成を有する。よって、図に示すように、素子領域１の左右両側にゲート電極１２ｂが設けられる。
【００４４】
図１５は、第２実施形態に係る半導体装置の主要部を示す等価回路図であり、図１４の構成を一部に含むＳＲＡＭメモリセルの回路図である。図１５に示すように、直列接続されたｐ型の負荷用のＭＩＳトランジスタＱ１Ｌとｎ型の駆動用のＭＩＳトランジスタＱ１Ｄとが、電源線Ｖｄｄと接地線Ｖｓｓとの間に接続されている。トランジスタＱ１ＬのゲートとトランジスタＱ１Ｄのゲートとは相互に接続され、これらの接続ノードは、抵抗素子（抵抗要素）Ｒ１の一端と接続されている。トランジスタＱ１ＬとトランジスタＱ１Ｄとの接続ノードは、ｎ型の転送用のトランジスタＱ１Ｔを介して、ビット線ＢＬ１と接続されている。トランジスタＱ１Ｔのゲートは、ワード線と接続される。
【００４５】
直列接続されたｐ型の負荷用のＭＩＳトランジスタＱ２Ｌとｎ型の駆動用のＭＩＳトランジスタＱ２Ｄとが、電源線Ｖｄｄと接地線Ｖｓｓとの間に接続されている。トランジスタＱ２ＬのゲートとトランジスタＱ２Ｄのゲートとは相互に接続され、これらの接続ノードは、抵抗素子Ｒ２の一端と接続されている。トランジスタＱ２ＬとトランジスタＱ２Ｄとの接続ノードは、ｎ型の転送用のトランジスタＱ２Ｔを介して、ビット線ＢＬ２と接続されている。トランジスタＱ２Ｔのゲートは、ワード線と接続される。
【００４６】
抵抗素子Ｒ１の他端は、トランジスタＱ２ＬとトランジスタＱ２Ｄとの接続ノードに接続される。抵抗素子Ｒ２の他端は、トランジスタＱ１ＬとトランジスタＱ１Ｄとの接続ノードに接続される。
【００４７】
上記したように、負荷用のトランジスタＱ１Ｌに、第１実施形態に係るトランジスタが採用されることにより、このトランジスタの寄生容量Ｃ１１、Ｃ１２が、トランジスタＱ１Ｌと並列に付加される。同様に、負荷用のトランジスタＱ２Ｌに本発明の実施形態に係るトランジスタが採用されることにより、このトランジスタの寄生容量Ｃ２２、Ｃ２２が、トランジスタＱ２Ｌに並列に付加される。
【００４８】
次に、第２実施形態に係る半導体装置（ＳＲＡＭ）により得られる効果について、以下に説明する。上記したように、トランジスタＱ１Ｌ、Ｑ２Ｌとして、第１実施形態に係るトランジスタを用いることにより、トランジスタＱ１Ｌ、Ｑ２Ｌの閾値を変えずに電流駆動力を増加させることができる。ここで、例えば、トランジスタＱ１ＬとトランジスタＱ１Ｄの接続ノードがハイレベルの状態のときに、ローベルに向かわせるノイズ電流が入った（例えばα線により発生した電子がハイレベルの接続ノードに集まった）場合を考える。この場合、オンしているトランジスタＱ１Ｌが高い電流駆動能力を有しているため、ノイズ電流を打ち消す電流（正孔）が該接続ノードに流れ込む。よって、該接続ノードの電位がローレベルに反転する可能性を大幅に減少できる。トランジスタＱ２ＬとトランジスタＱ２Ｄの接続ノードに関しても同じである。
【００４９】
また、第１実施形態に係るトランジスタにより、トランジスタＱ１Ｌ、Ｑ２Ｌの容量が増加する。この結果、トランジスタＱ１Ｌ、Ｑ２Ｌが反転するのに要する、トランジスタＱ１Ｌ、Ｑ２Ｌのゲートの電荷量が増加する。このため、例えばトランジスタＱ１ＬとトランジスタＱ１ＤＬの接続ノードがハイレベルの状態のときに、ローレベルに向かわせるノイズ電流が入った場合でも、トランジスタＱ２Ｌが容易に反転する可能性を大幅に減少できる。トランジスタＱ２ＬとトランジスタＱ２Ｄとの接続ノードと、トランジスタＱ１Ｌとの関係に関しても同じである。
【００５０】
また、トランジスタＱ１Ｌ、Ｑ２Ｌの容量の増加により時定数が増加するため、トランジスタＱ１Ｌ、Ｑ２Ｌが反転する前に、ノイズ電流を打ち消す電流が供給される可能性が高まる。同様に、抵抗素子Ｒ１、Ｒ２が設けられることにより時定数がさらに増加し、ノイズ電流を打ち消す電流が供給される時間を確保することができる。
【００５１】
なお、抵抗素子Ｒ１、Ｒ２を半導体基板１上で、実際にどのような形で形成するかは問わないが、例えば以下の方法を採用することができる。例えばポリシリコン等の半導体材料からなるゲート電極は、金属材料から成るコンタクトとの界面抵抗を減ずるために、通常、高濃度の不純物（例えば１×１０20ｃｍ-3以上）が注入されている。これに対して、ゲート電極とコンタクトとの接触部分の不純物濃度を、低くする（例えば１×１０19ｃｍ-3程度）ことにより、この部分の界面抵抗が上昇する。この現象を利用することにより、容易かつメモリセル面積の増大を招くことなく、図１５の抵抗素子Ｒ１および（または）Ｒ２を実現することができる。
【００５２】
さらに、ゲート電極１２と、これと隣接するソース／ドレイン領域１３との電気的な接続を、いわゆるシェアコンタクトにより実現することもできる。シェアコンタクトは、コンタクトが、ゲート電極１２からソース／ドレイン領域１３までを覆うように形成された構成を有する。この場合も、もちろん、ゲート電極１２とコンタクトとの界面抵抗を積極的に上げる構成を併用することも可能である。図１６は、本実施形態に、シェアコンタクトおよび高い界面抵抗を利用した際の平面図である。図１６において、参照符号３２２はシェアコンタクトを示し、参照符号３１はゲート電極１２とシェアコンタクト３２とによる界面抵抗を示している。
【００５３】
本発明の第２実施形態に係る半導体装置によれば、第１実施形態に係るトランジスタがＳＲＡＭメモリセルの一部を構成するトランジスタとして用いられるため、このトランジスタに大きな電流駆動能力を持たせることができる。このため、このトランジスタを介してノイズ電流を打ち消す電流を大量に流すことが可能となり、ノイズに対する耐性が高いＳＲＡＭメモリセルを実現できる。
【００５４】
また、第２実施形態によれば、第１実施形態に係るトランジスタがＳＲＡＭメモリセルの一部を構成するトランジスタとして用いられるため、このトランジスタに大きな容量を持たせることができる。このため、ＳＲＡＭメモリセル中のこのトランジスタを含む部分の時定数を増加させることにより、このトランジスタのオン、オフが、ノイズ電流によって容易に反転することを回避できる。よって、ノイズに対する耐性が高いＳＲＡＭメモリセルを実現できる。
【００５５】
また、第２実施形態によれば、トランジスタＱ１Ｌ、Ｑ１Ｄ、Ｑ２Ｌ、Ｑ２Ｄのゲートに一端が接続された抵抗素子（抵抗要素）Ｒ１、Ｒ２が設けられる。このため、ＳＲＡＭメモリセル中のこれらトランジスタＱ１Ｌ、Ｑ１Ｄ、Ｑ２Ｌ、Ｑ２Ｄを含む部分の時定数をさらに増加させることができる。よって、これらトランジスタＱ１Ｌ、Ｑ１Ｄ、Ｑ２Ｌ、Ｑ２Ｄのオン、オフが、ノイズ電流によって容易に反転することを回避することにより、ノイズに対する耐性が高いＳＲＡＭメモリセルを実現できる。
【００５６】
さらに、第２実施形態によれば、第１実施形態に係るトランジスタが有する寄生容量を用いることにより、ＳＲＡＭメモリセルの一部を構成するトランジスタの容量増加が図られている。このため、独立した容量素子を付加する場合と異なり、容量を増加させたことに起因して、１つのメモリセルの面積が増加することが回避される。さらに、抵抗要素Ｒ１、Ｒ２を、界面抵抗を利用して実現することにより、メモリセルの面積の増大を防止できる。
【００５７】
また、第１実施形態に係るトランジスタがＳＲＡＭメモリセルの一部に用いられているため、サブスレッショルド電流を低減することにより、低消費電力のＳＲＡＭを実現できる。
【００５８】
なお、本実施形態において、ＳＲＡＭメモリセルを例に取り説明した。しかしながら、ラッチ回路もＳＲＡＭメモリセルと同様の動作原理を有しており、本実施形態をラッチ回路に適用した場合も上記した効果と同じ効果を得られる。
【００５９】
（第２実施形態の変形例）
次に、第２実施形態の変形例について図１７〜図２６を参照して以下に説明する。図１７〜図２６は、第２実施形態の変形例に係る半導体装置の主要部を模式的に示す平面図である。上記説明において、負荷用のトランジスタＱ１Ｌ、Ｑ２Ｌに、第１実施形態に係るトランジスタが採用された例を取り上げた。しかしながら、駆動用のトランジスタＱ１Ｄ、Ｑ２Ｄとして、第１実施形態に係るトランジスタを用いることもできる。また、負荷用、駆動用のトランジスタに対して適用することも可能である。
【００６０】
図１７に示す構成においては、駆動用のトランジスタＱ１Ｄ、Ｑ２Ｄが第１実施形態に係るトランジスタにより構成されている。また、図１８に示す構成においては、負荷用のトランジスタＱ１Ｌ、Ｑ２Ｌ、駆動用のトランジスタＱ１Ｄ、Ｑ２Ｄが、共に第１実施形態に係るトランジスタにより構成されている。また、図１９に示す構成においては、図１８の構成に加えて、トランジスタＱ１ＬとトランジスタＱ１Ｄとの間ゲート電極１２ｂ、およびトランジスタＱ２ＬとトランジスタＱ２Ｄとの間ゲート電極１２ｂが相互に接続されている。
【００６１】
また、第１実施形態に係るトランジスタは、半導体基板１ｂの両側面上にゲート電極１２ｂが設けられている。しかしながら、何れか一方とすることも可能である。
【００６２】
図２０に示す構成においては、トランジスタＱ１Ｌ、Ｑ２Ｌが第１実施形態に係るトランジスタにより構成される。トランジスタＱ１Ｌのゲート電極１２ｂは、トランジスタＱ１Ｄと反対側にのみ設けられる。トランジスタＱ２Ｌのゲート電極１２ｂは、トランジスタＱ２Ｄと反対側にのみ設けられる。
【００６３】
図２１に示す構成においては、トランジスタＱ１Ｄ、Ｑ２Ｄが第１実施形態に係るトランジスタにより構成される。トランジスタＱ１Ｄのゲート電極１２ｂは、トランジスタＱ１Ｌと反対側にのみ設けられる。トランジスタＱ２Ｄのゲート電極１２ｂは、トランジスタＱ２Ｌと反対側にのみ設けられる。
【００６４】
図２２に示す構成においては、トランジスタＱ１Ｌ、Ｑ２Ｌ、Ｑ１Ｄ、Ｑ２Ｄが第１実施形態に係るトランジスタにより構成される。トランジスタＱ１Ｌのゲート電極１２ｂは、トランジスタＱ１Ｄと反対側にのみ設けられる。トランジスタＱ１Ｄのゲート電極１２ｂは、トランジスタＱ１Ｌと反対側にのみ設けられる。トランジスタＱ２Ｌのゲート電極１２ｂは、トランジスタＱ２Ｄと反対側にのみ設けられる。トランジスタＱ２Ｄのゲート電極１２ｂは、トランジスタＱ２Ｌと反対側にのみ設けられる。
【００６５】
図２３に示す構成においては、トランジスタＱ１Ｌ、Ｑ２Ｌ、Ｑ１Ｄ、Ｑ２Ｄが第１実施形態に係るトランジスタにより構成される。トランジスタＱ１Ｌ、Ｑ１Ｄのゲート電極１２ｂは、トランジスタＱ１Ｄ、Ｑ１Ｌとそれぞれ向き合う側にのみ設けられる。トランジスタＱ２Ｌ、Ｑ２Ｄのゲート電極１２ｂは、トランジスタＱ２Ｄ、Ｑ２Ｌとそれぞれ向き合う側にのみ設けられる。
【００６６】
図２４に示す構成においては、図２３の構成に加え、トランジスタＱ１Ｌ、Ｑ１Ｄとの間のゲート電極１２ｂが相互に接続されている。また、トランジスタＱ２Ｌ、Ｑ２Ｄとの間のゲート電極１２ｂが相互に接続されている。
【００６７】
図２５に示す構成においては、図２４の構成に加え、トランジスタＱ１Ｄの、トランジスタＱ１Ｌと反対側にもゲート電極１２ｂが設けられている。また、トランジスタＱ２Ｄの、トランジスタＱ２Ｌと反対側にもゲート電極１２ｂが設けられている。
【００６８】
図２６に示す構成においては、図２４の構成に加え、トランジスタＱ１Ｌの、トランジスタＱ１Ｄと反対側にもゲート電極１２ｂが設けられている。また、トランジスタＱ２Ｌの、トランジスタＱ２Ｄと反対側にもゲート電極１２ｂが設けられている。
【００６９】
図１７〜図２６に示す変形例によっても、上記した第２実施形態により得られる効果を得られる。ゲート電極１２ｂが設けられる位置が多いほど、トランジスタの電流駆動能力および寄生容量が増加するので、電流駆動能力および寄生容量の増加により得られる効果の程度が大きくなる。すなわち、負荷用のトランジスタＱ１Ｌ、Ｑ２Ｌ、駆動用のトランジスタＱ１Ｄ、Ｑ２Ｄに第１実施形態に係るトランジスタを採用した場合（図１８、図１９の例）、容量のさらなる増加により、半導体装置のノイズに対する耐性をさらに高めることができる。
【００７０】
また、図２０、図２１、図２２の構成とすることにより、ゲート電極１２ｂの面積が減少する分、電流駆動能力および寄生容量が減少し、上記した効果がやや小さくなるが、以下に示す別の効果を得られる。図２７は、図２２のＸＸＶＩＩ−ＸＸＶＩＩ線に沿った断面図である。図２７に示すように、ｎ型のウェル４上でｐ型のウェル４からｐ型のソース／ドレイン領域１３に至る部分にはゲート電極１２ｂが設けられない。このため、ゲート電極１２ｂにトランジスタをオンさせる電位が供給された場合でも、ｐ型のウェル４、ｎ型のウェル４、ｐ型のソース／ドレイン領域１３がＰＮＰの縦型トランジスタとなってこのトランジスタのチャネルに対応するｎ型のウェル４の絶縁膜に面した領域が反転することが回避される。この部分の反転を回避することにより、ｐ型のウェル４とｐ型のソース／ドレイン領域１３との間に大きなリーク電流が流れたり、ラッチアップに至ることを防止できる。
【００７１】
（第３実施形態）
第３実施形態は、トランジスタの構造に係り、ドレイン領域で発生するＧＩＤＬ電流の抑制に関する。
【００７２】
図２８は、本発明の第３実施形態に係る半導体装置（ＭＩＳＦＥＴ）の主要部を模式的に示す斜視図である。なお、図２８において、図の簡略にするために、図２と同様、スペーサが省略されている。また、図２９は、図２８の平面図である。図３０（ａ）、図３０（ｂ）、図３０（ｃ）、図３０（ｄ）は、それぞれ、図２８のＸＸＸＡ−ＸＸＸＡ線、ＸＸＸＢ−ＸＸＸＢ線、ＸＸＸＣ−ＸＸＸＣ線、ＸＸＸＤ−ＸＸＸＤ線に沿った断面図である。
【００７３】
図２８、図２９、図３０（ａ）〜図３０（ｄ）に示すように、ゲート電極１２ｂは、ゲート電極１２ａの両側（紙面の奥と手前）のうち、ソース領域１３（Ｓ）側にのみ設けられ、ドレイン領域の側面には達しない。ドレイン領域１３（Ｄ）側の半導体基板１ｂの側面には素子分離絶縁膜２が設けられる。ゲート電極１２ｂの、ドレイン領域１３（Ｄ）側の端部は、ゲート電極１２ａのドレイン領域１３（Ｄ）側の端部とほぼ同じ位置に位置する。その他の構成は、第１実施形態と同じである。
【００７４】
次に、第３実施形態に係る半導体装置により得られる効果について、以下に説明する。例えばｐ型のＭＩＳＦＥＴを例に取ると、ＭＩＳＦＥＴのオフ時におけるｐ型のゲート電極の電位（電源電位ＶＤＤ）により、ｎ型のウェルの表面が空乏化する。この空乏層が、ｐ型のドレイン領域とウェルとの境界に形成されることにより、接地電位ＶＳＳが印加されているドレイン領域とウェルとの間にトンネルリーク電流が流れる。このリーク電流（ＧＩＤＬ電流）は、ＭＩＳＦＥＴの特性を劣化させる。ＧＩＤＬ電流を抑制するには、ゲート電極の電位によってドレイン領域とウェルとの境界に空乏層ができることを回避することが有効である。したがって、ドレイン領域とゲート電極とが向き合う面積を減少させることが考えられる。そこで、第３実施形態では、ゲート電極１２ｂを、ドレイン領域１３（Ｄ）と面する部分に設けないことにより、ゲート電極１２ｂに起因するＧＩＤＬ電流を減少させることができる。
【００７５】
なお、図３０（ｃ）から分かるように、ドレイン領域１３（Ｄ）の縁は、ゲート電極１２ａの端部よりやや中心よりの位置に位置する。このため、図２８、図２９、図３０（ａ）〜図３０（ｄ）に示す構成の場合、ドレイン領域１３（Ｄ）のこの縁の部分がゲート電極１２ａと重なり合う。これに対して、素子分離絶縁膜２内のゲート電極１２ａのドレイン領域１３（Ｄ）側の端部を、図３１、図３２（ａ）〜図３２（ｄ）に示すように、ゲート電極１２ａの中心よりに配置することもできる。図３１は、第３実施形態の他の例に係る半導体装置（ＭＩＳＦＥＴ）の平面図である。図３２（ａ）、図３２（ｂ）、図３２（ｃ）、図３２（ｄ）は、それぞれ、図３１のＸＸＸＩＩＡ−ＸＸＸＩＩＡ線、ＸＸＸＩＩＢ−ＸＸＸＩＩＢ線、ＸＸＸＩＩＣ−ＸＸＸＩＩＣ線、ＸＸＸＩＩＤ−ＸＸＸＩＩＤ線に沿った断面図である。なお、斜視図は、図２８と同じである。
【００７６】
図３１、図３２（ａ）〜図３２（ｄ）に示すように、ゲート電極１２は、ドレイン領域１３（Ｄ）と全く重なり合っていない。こうすることにより、より大きくＧＩＤＬ電流を削減することができる。
【００７７】
本発明の第３実施形態に係る半導体装置によれば、第１実施形態と同じく、ゲート電極１２ｂが半導体基板１ｂの側面に設けられるため、第１実施形態と同じ効果を得られる。また、第３実施形態によれば、ゲート電極１２ｂは、ソース領域１３（Ｓ）の側面上のみに設けられる。このため、第１実施形態に比べて、ゲート電極１２とソース／ドレイン領域１３とにより形成される容量は小さいが、ＧＩＤＬ電流を低下することができる。
【００７８】
また、第１実施形態と同じ構成であるために得られる効果、すなわち、サブスレッショルド電流の低下、ゲート電極１２ｂのショートの回避等の効果も、第３実施形態において得ることができる。
【００７９】
（第４実施形態）
第４実施形態では、第３実施形態に係るトランジスタが、第２実施形態と同じく、ＳＲＡＭのメモリセルに適用された形態に関わる。
【００８０】
図３３は、本発明の第４実施形態に係る半導体装置（ＳＲＡＭ）の主要部を模式的に示す平面図であり、第１実施形態に係るトランジスタがＳＲＡＭのメモリセルに適用された形態を示す平面図である。図３３、および後述の図３４〜図４３においても、図を簡略にするために、半導体基板１、素子分離絶縁膜２、ゲート電極１２のみが示されており、スペーサ１４、コンタクト、配線等は省略されている。また、線対称セルも同様にして実現することができる。なお、回路図に関しては、第２実施形態の図１５と同じである。
【００８１】
図３３に示すように、トランジスタＱ１Ｌにおいて、ゲート電極１２ｂは、ドレイン領域（紙面においてゲート電極１２ｂの下側）の側面まで達しない。図３３には表れないが、ゲート電極１２ａの下方において、ゲート電極１２はドレイン領域と一部が重なり合っていても良いし（図３０（ｄ））、全く重なり合っていなくとも良い（図３２（ｄ））。このことは、図３４〜図４３に関しても同様である。
【００８２】
トランジスタＱ２Ｌにおいても同様に、ドレイン領域（紙面においてゲート電極の上側）の側面上には、ゲート電極１２ｂが設けられていない。
【００８３】
本発明の第４実施形態に係る半導体装置によれば、第３実施形態に係るトランジスタがＳＲＡＭメモリセルの一部を構成するトランジスタとして用いられる。このため、第１実施形態のトランジスタがＳＲＡＭのメモリセルに用いられた場合と同じ作用を得られ、ノイズに対する耐性が高く、小面積で、低消費電力のＳＲＡＭメモリセルを実現できる。
【００８４】
また、第４実施形態によれば、第３実施形態に係るトランジスタを用いることにより、ＧＩＤＬ電流を低下させることができ、より少ない消費電力のＳＲＡＭメモリセルを実現できる。
【００８５】
（第４実施形態の変形例）
次に、第４実施形態の変形例について図３４〜図４３を参照して以下に説明する。図３４〜図４３は、第４実施形態の変形例に係る半導体装置の主要部を模式的に示す平面図である。
【００８６】
図３４に示す構成においては、駆動用のトランジスタＱ１Ｄ、Ｑ２Ｄが第３実施形態に係るトランジスタにより構成されている。また、図３５に示す構成においては、負荷用のトランジスタＱ１Ｌ、Ｑ２Ｌ、駆動用のトランジスタＱ１Ｄ、Ｑ２Ｄが、共に第３実施形態に係るトランジスタにより構成されている。また、図３６に示す構成においては、図３５の構成に加えて、トランジスタＱ１ＬとトランジスタＱ１Ｄとの間のゲート電極１２ｂ、およびトランジスタＱ２ＬとトランジスタＱ２Ｄとの間のゲート電極１２ｂが相互に接続されている。
【００８７】
以下は、半導体基板１ｂの一方の側面上にゲート電極１２ｂが設けられた例である。まず、図３７に示す構成においては、トランジスタＱ１Ｌ、Ｑ２Ｌが第３実施形態に係るトランジスタにより構成される。トランジスタＱ１Ｌのゲート電極１２ｂは、トランジスタＱ１Ｄと反対側にのみ設けられる。トランジスタＱ２Ｌのゲート電極１２ｂは、トランジスタＱ２Ｄと反対側にのみ設けられる。
【００８８】
図３８に示す構成においては、トランジスタＱ１Ｄ、Ｑ２Ｄが第３実施形態に係るトランジスタにより構成される。トランジスタＱ１Ｄのゲート電極１２ｂは、トランジスタＱ１Ｌと反対側にのみ設けられる。トランジスタＱ２Ｄのゲート電極１２ｂは、トランジスタＱ２Ｌと反対側にのみ設けられる。
【００８９】
図３９に示す構成においては、トランジスタＱ１Ｌ、Ｑ２Ｌ、Ｑ１Ｄ、Ｑ２Ｄが第３実施形態に係るトランジスタにより構成される。トランジスタＱ１Ｌのゲート電極１２ｂは、トランジスタＱ１Ｄと反対側にのみ設けられる。トランジスタＱ１Ｄのゲート電極１２ｂは、トランジスタＱ１Ｌと反対側にのみ設けられる。トランジスタＱ２Ｌのゲート電極１２ｂは、トランジスタＱ２Ｄと反対側にのみ設けられる。トランジスタＱ２Ｄのゲート電極１２ｂは、トランジスタＱ２Ｌと反対側にのみ設けられる。
【００９０】
図４０に示す構成においては、トランジスタＱ１Ｌ、Ｑ２Ｌ、Ｑ１Ｄ、Ｑ２Ｄが第３実施形態に係るトランジスタにより構成される。トランジスタＱ１Ｌ、Ｑ１Ｄのゲート電極１２ｂは、トランジスタＱ１Ｄ、Ｑ１Ｌとそれぞれ向き合う側にのみ設けられる。トランジスタＱ２Ｌ、Ｑ２Ｄのゲート電極１２ｂは、トランジスタＱ２Ｄ、Ｑ２Ｌとそれぞれ向き合う側にのみ設けられる。
【００９１】
図４１に示す構成においては、図４０の構成に加え、トランジスタＱ１Ｌ、Ｑ１Ｄとの間のゲート電極１２ｂが相互に接続されている。また、トランジスタＱ２Ｌ、Ｑ２Ｄとの間のゲート電極１２ｂが相互に接続されている。
【００９２】
図４２に示す構成においては、図４１の構成に加え、トランジスタＱ１Ｄの、トランジスタＱ１Ｌと反対側にもゲート電極１２ｂが設けられている。また、トランジスタＱ２Ｄの、トランジスタＱ２Ｌと反対側にもゲート電極１２ｂが設けられている。
【００９３】
図４３に示す構成においては、図４１の構成に加え、トランジスタＱ１Ｌの、トランジスタＱ１Ｄと反対側にもゲート電極１２ｂが設けられている。また、トランジスタＱ２Ｌの、トランジスタＱ２Ｄと反対側にもゲート電極１２ｂが設けられている。
【００９４】
図３４〜図４３に示す変形例によっても、上記した第４実施形態により得られる効果を得られる。その他、これら変形例個々の効果は、第２実施形態の変形例と同じである。例えば、ゲート電極１２ｂの面積の大きな例では、電流駆動能力および寄生容量の増加により得られる効果の程度が大きくなる。また、隣接するトランジスタ側のゲート電極１２ｂを有さないトランジスタにおいては、電流駆動能力および寄生容量は小さくなるが、大きなリーク電流が流れることを防止できる。
【００９５】
（第５実施形態）
第５実施形態は、トランジスタの構造に係り、ドレイン領域で発生するＧＩＤＬ電流の抑制に関する。
【００９６】
図４４は、本発明の第５実施形態に係る半導体装置（ＭＩＳＦＥＴ）の平面図である。図４５（ａ）、図４５（ｂ）、図４５（ｃ）、図４５（ｄ）は、それぞれ、図４４のＸＬＶＡ−ＸＬＶＡ線、ＸＬＶＢ−ＸＬＶＢ線、ＸＬＶＣ−ＸＬＶＣ線、ＸＬＶＤ−ＸＬＶＤ線に沿った断面図である。
【００９７】
図４４、図４５（ａ）〜図４５（ｄ）に示すように、ドレイン領域１３（Ｄ）が形成される半導体基板１ｂと接する部分のゲート電極１２ｂは、ドレイン領域１３（Ｄ）の下面より低い位置にある。その他の構成は、第１実施形態と同じである。このように、ゲート電極１２ｂとドレイン領域１３（Ｄ）とが重なり合う部分を排除することにより、ＧＩＤＬ電流を抑制することができる。
【００９８】
なお、ゲート電極１２ｂの高さをソース領域１３（Ｓ）側とドレイン領域１３（Ｄ）側とにおいて異ならせることは、製造工程を煩雑にする可能性がある。そこで、図４６、図４７（ａ）〜図４７（ｄ）に示すように、ソース領域１３（Ｓ）側のゲート電極１２ｂも、ドレイン領域１３（Ｄ）側と同じ高さにすることもできる。図４６は、本発明の第５実施形態の他の例に係る半導体装置（ＭＩＳＦＥＴ）の平面図である。図４７（ａ）、図４７（ｂ）、図４７（ｃ）、図４７（ｄ）は、それぞれ、図４６のＸＬＶＩＩＡ−ＸＬＶＩＩＡ線、ＸＬＶＩＩＢ−ＸＬＶＩＩＢ線、ＸＬＶＩＩＣ−ＸＬＶＩＩＣ線、ＸＬＶＩＩＤ−ＸＬＶＩＩＤ線に沿った断面図である。図４６、図４７（ａ）〜図４７（ｄ）とすることにより、製造工程の増加が回避される。
【００９９】
本発明の第５実施形態に係る半導体装置によれば、第１実施形態と同じく、ゲート電極１２ｂが半導体基板１ｂの側面に設けられるため、第１実施形態と同じ効果を得られる。
【０１００】
また、第５実施形態によれば、ゲート電極１２ｂと、ドレイン領域１３（Ｄ）とが重なり合わない。このため、ゲート電極１２ｂとドレイン領域１３（Ｄ）とによる寄生容量を得られないが、ＧＩＤＬ電流をより低く抑えることができる。
【０１０１】
また、第１実施形態と同じ構成であるために得られる効果、すなわち、サブスレッショルド電流の低下、ゲート電極１２ｂのショートの回避等の効果も、第５実施形態において得ることができる。
【０１０２】
（第６実施形態）
第６実施形態は、トランジスタの構造に係り、ドレイン領域で発生するＧＩＤＬ電流の抑制に関する。
【０１０３】
図４８は、本発明の第５実施形態に係る半導体装置（ＭＩＳＦＥＴ）の平面図である。図４９（ａ）、図４９（ｂ）、図４９（ｃ）、図４９（ｄ）は、それぞれ、図４８のＸＬＩＸＡ−ＸＬＩＸＡ線、ＸＬＩＸＢ−ＸＬＩＸＢ線、ＸＬＩＸＣ−ＸＬＩＸＣ線、ＸＬＩＸＤ−ＸＬＩＸＤ線に沿った断面図である。
【０１０４】
図４８、図４９（ａ）〜図４９（ｄ）に示すように、ドレイン領域１３（Ｄ）が形成される半導体基板１ｂの側面上のゲート絶縁膜１１は厚く、ＧＩＤＬ電流を十分抑えられる程度の値を有する。典型低には、他の部分のゲート絶縁膜、例えばソース領域１３（Ｓ）が形成される半導体基板１ｂの側面上のゲート絶縁膜１１より厚い。ゲート電極とドレイン領域との間の距離を大きくすることにより、ＧＩＤＬ電流を抑えることができることが知られている。このため、第６実施形態に係る構成とすることにより、ＧＩＤＬ電流を低く抑えることができる。
【０１０５】
本発明の第６実施形態に係る半導体装置によれば、第１実施形態と同じく、ゲート電極１２ｂが半導体基板１ｂの側面に設けられるため、第１実施形態と同じ効果を得られる。
【０１０６】
また、第６実施形態によれば、ドレイン領域１３（Ｄ）が形成される半導体基板１ｂの側面上のゲート絶縁膜１１は厚く形成されている。このため、ＧＩＤＬ電流を抑えることができる。
【０１０７】
また、第１実施形態と同じ構成であるために得られる効果、すなわち、サブスレッショルド電流の低下、ゲート電極１２ｂのショートの回避等の効果も、第６実施形態において得ることができる。
【０１０８】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【０１０９】
【図１】第１実施形態に係る半導体装置を示す斜視図。
【図２】第１実施形態に係る半導体装置の一部を示す斜視図。
【図３】図１の平面図。
【図４】図３の各部の断面図。
【図５】第１実施形態に係る半導体装置の主要部の平面図。
【図６】第１実施形態に係る半導体装置の製造工程の一部を模式的に示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１０に続く工程を示す断面図。
【図１２】図１１に続く工程を示す断面図。
【図１３】図１２に続く工程を示す断面図。
【図１４】第２実施形態に係る半導体装置の主要部を示す平面図。
【図１５】第２実施形態に係る半導体装置の主要部を示す等価回路図。
【図１６】第２実施形態に係る半導体装置の主要部の一例を示す平面図。
【図１７】第２実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図１８】第２実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図１９】第２実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図２０】第２実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図２１】第２実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図２２】第２実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図２３】第２実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図２４】第２実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図２５】第２実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図２６】第２実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図２７】図２２の断面図。
【図２８】第３実施形態に係る半導体装置の主要部を示す斜視図。
【図２９】図２８の平面図。
【図３０】図２９の各部の断面図。
【図３１】第３実施形態の他の例に係る半導体装置の主要部を示す平面図。
【図３２】図３１の各部の断面図。
【図３３】第４実施形態に係る半導体装置の主要部を示す平面図。
【図３４】第４実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図３５】第４実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図３６】第４実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図３７】第４実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図３８】第４実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図３９】第４実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図４０】第４実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図４１】第４実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図４２】第４実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図４３】第４実施形態の変形例に係る半導体装置の主要部を示す平面図。
【図４４】第５実施形態に係る半導体装置の主要部を示す平面図。
【図４５】図４４の各部の断面図。
【図４６】第５実施形態の他の例に係る半導体装置の主要部を示す平面図。
【図４７】図４６の各部の断面図。
【図４８】第６実施形態に係る半導体装置の主要部を示す平面図。
【図４９】図４８の各部の断面図。
【符号の説明】
【０１１０】
１…半導体基板、１ａ…半導体基板の第１部分、１ｂ…半導体基板の第２部分、２…素子分離絶縁膜、２ａ…素子分離絶縁膜の第１部分、２ｂ…素子分離絶縁膜の第２部分、３…溝、４、４ａ、４ｂ…ウェル、１１…ゲート絶縁膜、１２…ゲート電極、１２ａ…ゲート電極の第１部分、１２ｂ…ゲート電極の第２部分、１３…ソース／ドレイン領域、１３ａ…ソース／ドレインエクステンション領域、１３ｂ…ソース／ドレイン領域、１４…スペーサ、２１…マスク材、２２…犠牲酸化膜、２３…酸化膜、２４…材料膜、３１…抵抗要素、３２…コンタクト。
【特許請求の範囲】
【請求項１】
第１方向に延在する突出部を有する半導体基板と、
前記突出部の上面上および前記第１方向に沿う側面上に配設されたゲート絶縁膜と、
前記突出部と交差し且つ前記突出部の前記上面上の前記ゲート絶縁膜上に配設された第１部分と、前記突出部の前記側面上の前記ゲート絶縁膜上に配設され且つ前記第１方向における長さが前記第１部分の前記第１方向における長さより長い第２部分と、を有するゲート電極と、
前記ゲート電極の前記第１部分の下方の領域を挟むように前記突出部の表面に形成された１対のソース／ドレイン領域と、
を具備することを特徴とする半導体装置。
【請求項２】
前記ゲート電極の前記第２部分の前記ソース／ドレイン領域の一方と面する部分の上面の位置は、前記ソース／ドレイン領域の該一方の下端より下に位置することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の前記第２部分は、絶縁膜により覆われていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
第１ｐ型ＭＩＳＦＥＴと、
前記第１ｐ型ＭＩＳＦＥＴと電気的に直列接続され、且つゲートを前記第１ｐ型ＭＩＳＦＥＴのゲートと電気的に接続された第１ｎ型ＭＩＳＦＥＴと、
ゲートを前記第１ｐ型ＭＩＳＦＥＴと前記第１ｎ型ＭＩＳＦＥＴの接続ノードと電気的に接続された第２ｐ型ＭＩＳＦＥＴと、
前記第２ｐ型ＭＩＳＦＥＴと電気的に直列接続され、且つゲートを前記第２ｐ型ＭＩＳＦＥＴのゲートと電気的に接続された第２ｎ型ＭＩＳＦＥＴと、
を具備し、
前記第１ｐ型ＭＩＳＦＥＴ、前記第１ｎ型ＭＩＳＦＥＴ、前記第２ｐ型ＭＩＳＦＥＴ、前記第２ｎ型ＭＩＳＦＥＴの少なくともいずれか１つが、請求項１に記載の半導体装置により構成されることを特徴とする半導体装置。
【請求項５】
前記第１ｐ型ＭＩＳＦＥＴのゲートと前記第１ｎ型ＭＩＳＦＥＴのゲートとの接続ノードと、前記第２ｐ型ＭＩＳＦＥＴと前記第２ｎ型ＭＩＳＦＥＴとの接続ノードと、の間に形成された抵抗素子をさらに具備することを特徴とする請求項４に記載の半導体装置。
【請求項１】
第１方向に延在する突出部を有する半導体基板と、
前記突出部の上面上および前記第１方向に沿う側面上に配設されたゲート絶縁膜と、
前記突出部と交差し且つ前記突出部の前記上面上の前記ゲート絶縁膜上に配設された第１部分と、前記突出部の前記側面上の前記ゲート絶縁膜上に配設され且つ前記第１方向における長さが前記第１部分の前記第１方向における長さより長い第２部分と、を有するゲート電極と、
前記ゲート電極の前記第１部分の下方の領域を挟むように前記突出部の表面に形成された１対のソース／ドレイン領域と、
を具備することを特徴とする半導体装置。
【請求項２】
前記ゲート電極の前記第２部分の前記ソース／ドレイン領域の一方と面する部分の上面の位置は、前記ソース／ドレイン領域の該一方の下端より下に位置することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の前記第２部分は、絶縁膜により覆われていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
第１ｐ型ＭＩＳＦＥＴと、
前記第１ｐ型ＭＩＳＦＥＴと電気的に直列接続され、且つゲートを前記第１ｐ型ＭＩＳＦＥＴのゲートと電気的に接続された第１ｎ型ＭＩＳＦＥＴと、
ゲートを前記第１ｐ型ＭＩＳＦＥＴと前記第１ｎ型ＭＩＳＦＥＴの接続ノードと電気的に接続された第２ｐ型ＭＩＳＦＥＴと、
前記第２ｐ型ＭＩＳＦＥＴと電気的に直列接続され、且つゲートを前記第２ｐ型ＭＩＳＦＥＴのゲートと電気的に接続された第２ｎ型ＭＩＳＦＥＴと、
を具備し、
前記第１ｐ型ＭＩＳＦＥＴ、前記第１ｎ型ＭＩＳＦＥＴ、前記第２ｐ型ＭＩＳＦＥＴ、前記第２ｎ型ＭＩＳＦＥＴの少なくともいずれか１つが、請求項１に記載の半導体装置により構成されることを特徴とする半導体装置。
【請求項５】
前記第１ｐ型ＭＩＳＦＥＴのゲートと前記第１ｎ型ＭＩＳＦＥＴのゲートとの接続ノードと、前記第２ｐ型ＭＩＳＦＥＴと前記第２ｎ型ＭＩＳＦＥＴとの接続ノードと、の間に形成された抵抗素子をさらに具備することを特徴とする請求項４に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【公開番号】特開２００６−１３３２８（Ｐ２００６−１３３２８Ａ）
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願番号】特願２００４−１９１４４９（Ｐ２００４−１９１４４９）
【出願日】平成１６年６月２９日（２００４．６．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【出願人】（０００２２１１９９）東芝マイクロエレクトロニクス株式会社 (376)
【Ｆターム（参考）】
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願日】平成１６年６月２９日（２００４．６．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【出願人】（０００２２１１９９）東芝マイクロエレクトロニクス株式会社 (376)
【Ｆターム（参考）】
[ Back to top ]