【課題】 ＳＲＡＭを含み、さらにフラッシュメモリを混載される半導体集積回路装置において、ＳＲＡＭを構成するトランジスタにフラッシュメモリの素子領域形成に伴って生じる実効的なゲート幅の減少を補償する。
【解決手段】 ＳＲＡＭを構成する第１および第２のトランスファトランジスタが形成される、互いに平行に延在する第１および第２の素子領域の幅が、それぞれのビットコンタクト領域が形成される部分において、互いに相反する側に向かって、局所的に拡張される。 （もっと読む）

メモリデバイスはメモリセルのアレイと周辺デバイスを含んでいる。少なくとも一部の個別メモリセルはＳｉＣを含む炭酸化部分を含んでいる。少なくとも一部の周辺デバイスは炭酸化部分を含まない。トランジスタは第１ソース/ドレーン、第２ソース/ドレーン、第１ソース/ドレーンと第２ソース/ドレーンとの間にＳｉＣを含む半導体基板の炭酸化部分を含んだチャンネル、及びチャンネルの両側と作動式に関係するゲートを含んでいる。 （もっと読む）

【課題】 メモリ領域とロジック領域でのＳＴＩの突き出し量のバラツキを低減するのと共に、ゲート写真製版のフォーカスマージンを向上し得る半導体装置の製造方法を得ることを目的とする。
【解決手段】 素子分離としてのＳＴＩ形成後の半導体基板において、メモリ領域のメモリセル部に対するチャネルドープ工程をゲート酸化前に行い、所定の不純物注入完了後にレジスト付きの状態にてフッ酸含有の溶液によりＳＴＩ段差を調整するためウエットエッチングを行い、メモリ領域とロジック領域のＳＴＩ突き出し量の差が同程度になるようにした。 （もっと読む）

【課題】 ＳＲＡＭセルにＭＩＭノードキャパシタを備えた構造のものであって、このＭＩＭキャパシタを簡単な構造で形成できソフトエラー対策を施すことができるようにする。
【解決手段】 シリコン半導体基板１に対して垂直柱状に形成された第１および第２のコンタクトプラグＰ１およびＰ２の上に第１のノード接続導電層ＮＣ１が形成されている。第３および第４のコンタクトプラグＰ３およびＰ４の上に第２のノード接続導電層ＮＣ２が形成されている。これらの第１および第２のノード接続導電層ＮＣ１およびＮＣ２の上にキャパシタ絶縁膜ＣＩおよびキャパシタ電極層ＣＥが形成されている。 （もっと読む）

【課題】ソフトエラー耐性を向上でき、かつ温度変化に伴って高抵抗部の抵抗値が変化した場合であってもスイッチング速度を均一にできる半導体装置を提供する。
【解決手段】半導体装置は、第１ノードに設けられた第１高抵抗部と、入力端が前記第１高抵抗部の一端に接続された第１インバータ部２２と、第２ノードに設けられた第２高抵抗部と、入力端が前記第２高抵抗部の一端に接続された第２インバータ部２３とを備えるＳＲＡＭセル１２と、前記第１、第２高抵抗部の抵抗値が低下した場合には前記第１、第２インバータ部の駆動能力を下げるように電圧が減少された第１内部電源電圧を前記第１、第２インバータ部に供給し、前記第１、第２高抵抗部の抵抗値が上昇した場合には前記第１、第２インバータ部の駆動能力を上げるように電圧が増加された第１内部電源電圧を前記第１、第２インバータ部に供給するように構成された内部電源回路１３とを具備する。 （もっと読む）

フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）の集積回路（「ＩＣ」）デバイスのコンフィギュレーション・メモリセル（「ＣＲＡＭ」）は、シングルイベントアップセット（「ＳＥＵ」）に対する増加された抵抗力を与えられる。ＣＲＡＭの入力ノードのゲート構造の一部分は、そのゲート構造の残りの部分の名目上のサイズに対して、サイズが増加される。拡大されたゲート構造の部位はＩＣのＮウェル領域に容量的に近くに配置され、別の部位はＩＣのＰウェル領域に容量的に近くに配置される。この配置は、その入力ノードのロジックレベルに関係なく、その入力ノードに、ＳＥＵに抵抗するための増加された静電容量を与える。本発明はまた、ＳＥＵへの抵抗力を増加させることが所望される任意のタイプのメモリセルの任意のノードに対しても応用可能である。
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【課題】
本発明の目的は、4個のＭＯＳトランジスタ（２個の選択ＭＯＳトランジスタと２個の負荷ＭＯＳトランジスタ）と、２個の容量素子とで構成されるメモリセルを有する半導体記憶装置において、読出し時における、前記メモリセルの出力信号を確保する技術を提供することである。
【解決手段】
負荷ＭＯＳトランジスタ（Ｔ０、Ｔ１）のソース（ＮＭ）の電圧を制御するスイッチ回路（ＳＷＣ０、ＳＷＣ１）を設け、スイッチ回路（ＳＷＣ０、ＳＷＣ１）を、それぞれワード線（ＷＬ０、ＷＬ１）の電圧で制御する。これにより、読出し時に問題となる負荷ＭＯＳトランジスタＴ０、Ｔ１の電流を抑えることができ、メモリセル（ＭＣ）の出力信号を確保することができる。 （もっと読む）

【課題】 ＳＲＡＭセルのサイズが縮小化された場合、ゲート電極配線の抵抗要素の抵抗値を調整してＳＲＡＭセルを形成できるようにする。
【解決手段】 ＳＲＡＭセルの製造時において、１回目に不純物イオンを注入するときにはイオン濃度を比較的高く低加速電圧の条件でイオン注入し、ソース／ドレイン拡散層１３を形成する。２回目に不純物イオンを注入するときには、イオン濃度を比較的低く高加速電圧の条件でイオン注入し、第１の多結晶シリコン膜６の抵抗値を調整する。 （もっと読む）

【課題】
従来の、ＳＲＡＭやロジック回路等の半導体素子あるいはＬＳＩの、α線、或いは宇宙線によるソフトエラーのエラー率計算方法では、マルチビットエラーが発生した場合、パターンが実際と異なるという問題があった。
【解決手段】
発生したイオンによる電荷が水平にイオンが走った場合、従来は、VH（High電位）側NMOSノード３に対するVL（Low電位）側NMOSノードの領域６、VH側NMOSノード３に対するVH側PMOSノードの領域５、VL側PMOSノード４に対するVH側PMOSノード５の領域、VL側PMOSノード４に対するVL側NMOSノードの領域６はエラーとは関係ないとして計算では考慮しなかった。本発明では、このHigh-Lowが問題となるノードのペアとなる領域に電荷が発生した場合、従来エラーに関係ないと見なしていた電荷によるエラー抑制効果をソフトエラーシミュレーションに組込むようにした。これにより、マルチビットエラーのパターンが実測に合うようになった。 （もっと読む）

【課題】 メモリアレイと、センスアンプ回路と、レプリカビット線に接続されたレプリカ回路、ダミーセルおよびセンスアンプ制御回路とを有する半導体記憶装置であって、レプリカビット線をダミーセルのリーク電流により速く引き抜いてしまい、所望のセンスアンプ起動タイミングが得られない。
【解決手段】 ダミーセル１０９Ｂが２つの直列に接続されたオフ状態のトランジスタ５０１、５０２を含み、片方を定電圧源に、もう片方をレプリカビット線ＲＥＰＢＬに接続する。これによりレプリカビット線ＲＥＰＢＬからダミーセル１０９Ｂへのリーク電流を抑え、最適な起動タイミングをセンスアンプ回路に提供できる。 （もっと読む）