メモリデバイス、トランジスタ、メモリセル並びにそれらの製造方法
メモリデバイスはメモリセルのアレイと周辺デバイスを含んでいる。少なくとも一部の個別メモリセルはＳｉＣを含む炭酸化部分を含んでいる。少なくとも一部の周辺デバイスは炭酸化部分を含まない。トランジスタは第１ソース/ドレーン、第２ソース/ドレーン、第１ソース/ドレーンと第２ソース/ドレーンとの間にＳｉＣを含む半導体基板の炭酸化部分を含んだチャンネル、及びチャンネルの両側と作動式に関係するゲートを含んでいる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリデバイス、メモリセル、トランジスタ並びにＳｉＣ半導体材料を使用したそのような装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造では、低漏電流と高駆動電流の二律背反性が存在する。高バンドギャップを有する半導体材料は通常では低漏電性であり、低バンドギャップを有する半導体材料は通常では相対的に高駆動電流を特徴とする。元素態シリコンは約１．１電子ボルト（eＶ）のバンドギャップを有する。これは比較的に低バンドギャップであり、許容駆動電流を提供する。しかし、漏電流は利用形態によっては問題となる。例えば、メモリデバイスである。メモリデバイスは、そのようなデバイスの半導体材料としての元素態シリコンが関与する漏電に対処すべく頻繁に充電される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
メモリデバイスの充電頻度を減少させるため、元素態シリコンよりも高いバンドギャップを有する別種の半導体材料を使用することが望ましいであろう。しかし、異種半導体材料を導入するという一体化問題を回避すべく注意が必要である。異種半導体材料は大きな処理変化をもたらす可能性がある。異なる電子特性やデバイスの他材料との化学反応に対処するために集積回路のデザイン変化が必要となろう。メモリデバイスに加えて他の装置は、高バンドギャップ半導体材料をメモリデバイスに採用するときに学習した教訓により利益を受けるであろう。
【課題を解決するための手段】
【０００４】
本発明の１特徴によれば、メモリデバイスは、半導体基板、基板上の複数のメモリセルからなるメモリセルアレイ並びに基板上のメモリセルアドレス回路及びメモリセル読取回路を含んだ複数の周辺デバイスを含む。個々のメモリセルの少なくとも一部はＳｉＣを含む半導体基板の炭酸化部分を含む。周辺デバイスの少なくとも一部は半導体基板の炭酸化部分を含まない。
【０００５】
本発明の別特徴によれば、メモリデバイス製造方法は、半導体基板を提供するステップと、ＳｉＣを含む半導体基板の炭酸化部分を形成するステップと、基板上に複数のメモリセルからなるメモリセルアレイを形成するステップと、基板上にメモリセルアドレス回路とメモリセル読取回路とを含む複数の周辺デバイスを製造するステップとを含む。複数のメモリセルの少なくとも一部は炭酸化部分を含む。複数の周辺デバイスの少なくとも一部は炭酸化部分を含まない。
【０００６】
本発明のさらに別特徴では、トランジスタは半導体基板、第１ソース/ドレーン、第２ソース/ドレーン、第１ソース/ドレーンと第２ソース/ドレーンとの間でＳｉＣを含む半導体基板の炭酸化部分を含んだチャンネル、並びにチャンネルの両側と作動式に関係するゲートを含む。
【０００７】
本発明の別特徴によれば、メモリセルは半導体基板、半導体基板内の第１トランジスタソース/ドレーン領域、半導体基板内の第２トランジスタソース/ドレーン領域、並びに第１ソース/ドレーン領域と第２のソース/ドレーン領域間との間にＳｉＣを含むトランジスタチャンネルを含む。記憶ノードジャンクションは第１ソース/ドレーン領域上にあり、デジットノードジャンクションは第２ソース/ドレーン領域上にある。記憶ノードジャンクション及び/又はデジットノードジャンクションはＳｉＣを含む半導体基板の炭酸化部分を含む。
【発明を実施するための最良の形態】
【０００８】
炭化ケイ素（ＳｉＣ）はトランジスタとメモリデバイスの性能改善に重要な材料である。その特定形態によってはＳｉＣはケイ素（シリコン）の１．１eＶに対して約３．０eＶ以上の大きなバンドギャプを有する。よって、ＳｉＣは、シリコンの真性キャリア濃度よりも約１６オーダ低い濃度の超低本質キャリア濃度を提供する。電荷キャリアの熱発生は真性キャリア濃度に直接的に対応する。従って、ＳｉＣ基板の漏電流はシリコン基板の漏電流と比較してほとんど無視できる程度である。従来より、酸化金属半導体（ＭＯＳ）パワーデバイスや他の特殊目的形態物はＳｉＣを使用してきた。しかし、高品質ＳｉＣ基板の技術的困難性により、ロジックやメモリ等の普及形態で利用するにはＳｉＣは高価であった。近年のＳｉＣエピタキシャル成長技術の進歩はＳｉＣを普及型トランジスタやメモリデバイスの基板材料として考慮させる可能性を高めている。それでも多様な利用性の問題が付随する。
【０００９】
本明細書で、“半導体基板”とは、半導体ウェハといった大きな半導体材料（単独または他の材料をその上に含む組立体で）や、半導体材料層（単独または他の材料を含む組立体で）等の半導体材料を含んだ構造物のことであるが、これらに限定されない。
【００１０】
立方体（Ｃ）と六角体（Ｈ）のＳｉＣ結晶構造には３種のポリタイプが知られている。すなわち、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ及び６Ｈ−ＳｉＣである。これらは表１で示すごときそれぞれ少々異なる物性並びに電気特性を有する。４Ｈ−ＳｉＣと６Ｈ−ＳｉＣは半導体デバイスのための最も一般的に使用されるポリタイプである。
【００１１】
【表１】
【００１２】
表１から理解されようが、ＳｉＣは少なくともその超低漏電性、高温利用を可能にする優れた放熱性、及び高電界維持能力のためにシリコンと比較して優れた基板材料を提供する。そのような物性が重要である適用形態では、ＳｉＣ基板はシリコン基板より優れた利点を提供する。それでも、少なくともＳｉＣ基板を利用できない理由（少なくとも高製造コスト）、高欠陥密度、及び低キャリア移動度のためにメモリデバイスや他のデバイスでは基板材料としてＳｉＣが利用できなかった。
【００１３】
メモリデバイスのメモリアレイ領域内では、低キャリア移動度は周辺デバイス領域に較べて影響は限られている。すなわち、メモリアレイ領域内の重要な要素は漏電性（特にジャンクション）であり、続いてデバイス速度である。反対に、周辺デバイス領域においての重要な要素はデバイス速度であり、続いて漏電性である。メモリアレイ領域では、漏電性はメモリアレイデバイスの充電間隔を少なくとも部分的に決定する。従って、性能増強は部分的に充電間隔を延ばすことで得られよう。
【００１４】
ここで説明する本発明の様々な特徴は、シリコンと比較したＳｉＣの特徴を新規な方法によってトランジスタやメモリデバイスに利用させる。本発明の１特徴によれば、メモリデバイスは半導体基板、基板上の複数のメモリセルからなるメモリセルアレイ、並びに基板上のメモリセルアドレス回路とメモリセル読取回路とを含んだ複数の周辺デバイスを含んでいる。少なくとも複数のメモリセルの一部はＳｉＣを含む半導体基板の炭酸化部分を含んでいる。複数の周辺デバイスの少なくとも一部は半導体基板の炭酸化部分を含まない。
【００１５】
図１はメモリアレイ領域１６と、メモリアレイ領域１６を囲む周辺デバイス領域１８を有した基板１０の平面図である。図１では周辺デバイス領域１８は基板１０の周辺に配置されているが、“周辺デバイス”とはその位置ではなく、その機能に関わるものである。通常は、複数のメモリセルを含んだメモリデバイスの“メモリアレイ”部分はメモリデバイスを支持する基板１０のごとき基板の中央に位置する。メモリセルアドレス回路やメモリセル読取回路を含んだ複数の“周辺デバイス”は中央メモリアレイ周囲に位置する。しかし、メモリアレイ領域や周辺デバイス領域は別位置に提供されることもある。
【００１６】
本発明では、複数のメモリセルの少なくとも一部に含まれるＳｉＣを含む半導体基板の炭酸化部分はメモリデバイスの多様なデザインに採用できる。好適には、アレイ内の各メモリセルの少なくとも１コンポーネントが炭酸化部分の１つを含む。また、好適にはいずれの周辺デバイスも炭酸化部分の１つを含まない。そのような好適形態は性能増進の機会を最良化するが、他の形態も本発明の想定内である。
【００１７】
ＳｉＣを含むように選択されるであろうコンポーネントのほとんどの炭酸化部分は導電ドープされよう。半導体基板は多様な形態並びに組成で提供できる。例えば、半導体基板は単結晶シリコンを含むことができる。半導体基板はエピタキシャルシリコンを含むことができる。半導体シリコンはシリコンウェハの一部でも、絶縁体上半導体（ＳＯＩ）構造の一部であってもよい。
【００１８】
ＳｉＣをメモリデバイスに採用する多様な機会が与えられると、その実現のために多様な方法が考えられる。特に、ここで解説する少なくとも１つの利点が達成されるなら、ＳｉＣは従来のメモリデバイスの半導体基板に搭載できる。近年のＳｉＣエピタキシャル成長技術は、半導体基板へＳｉＣを搭載させる優れた方法を提供する。半導体基板内へのイオンインプラント法及び/又は炭素のガス拡散法あるいは他の方法は半導体基板へのＳｉＣ搭載のための別例を提供する。
【００１９】
テトラエチルシラン（（ＴＥＳ）；Ｓｉ（Ｃ２Ｈ５）４）はＳｉＣエピタキシャル成長のための適した前駆物質である。ＴＥＳは室温では液体であり、通常の相補的酸化金属半導体（ＣＭＯＳ）のプロセスフローに容易に組み込める。シリコン内の約０．２から約２．５原子％の炭素の炭素濃度は有利なＳｉＣ特性を得るのに適していよう。好適には、シリコン内の約０．５から約１．５原子炭素の濃度が提供される。
【００２０】
本発明の別な特徴によれば、メモリデバイス製造方法は半導体基板を提供するステップと、ＳｉＣを含む半導体基板の炭酸化部分を形成するステップと、基板上に複数のメモリセルから成るメモリセルアレイ形成するステップと、基板上にメモリセルアドレス回路とメモリセル読取回路とを含んだ複数の周辺デバイスを製造するステップとを含む。複数のメモリセルの少なくとも一部は炭酸化部分を含む。複数の周辺デバイスの少なくとも一部は炭酸化部分を含まない。
【００２１】
炭酸化部分の形成ステップは、半導体基板のメモリアレイ領域と周辺デバイス領域の上でのマスク層の形成ステップと、メモリアレイ領域からのマスク層の除去ステップと、メモリアレイ領域と接触するＳｉＣ層の形成ステップとを含んでいる。この方法は周辺デバイス領域と接触するＳｉＣ層を形成せず、周辺デバイス領域からマスク層を除去しない。
【００２２】
図２は図１の基板１０の一部断面図であり、メモリアレイ領域１６と周辺デバイス領域１８を含んでいる。絶縁部１２が基板１０内に形成され、ＳｉＣ層が周辺デバイス１８と接触して形成されないようにマスク１４が絶縁部１２上と周辺デバイス領域１８上に形成される。別例として、マスク１４を周辺デバイス領域１８にのみ形成し、周辺デバイス領域１８と接触状態でＳｉＣ層を形成させないようにすることもできる。窒化ケイ素は適したマスク１４の素材である。
【００２３】
マスク１４の形成後、図３で示すようなＳｉＣ層８をメモリアレイ領域１６と接触状態で形成できるが、ＳｉＣ層８は周辺デバイス領域１８とは接触しない。ＳｉＣ層８の対応領域との選択的接触は、メモリアレイ領域１６上でのＳｉＣ層８の選択的成長及び/又は堆積により、あるいは、マスク１４でＳｉＣ層８を周辺デバイス１８と接触しないように分離し、基板１０上でＳｉＣ層８を非選択的に形成することにより達成される。しかし、ＳｉＣ層８を、例えば、炭素のイオンインプラント処理及び/又はガス拡散処理によって基板１０内に形成することもできる。そのような場合、基板１０の高さは、ＳｉＣ層８の追加材料が基板１０の元の高さを増加させるとき、図３のようには基板１０の高さは増加しないであろう。マスク１４をＳｉＣ層８の一部と共に絶縁部１２と周辺デバイス領域から除去すると図３で示す構造が得られる。
【００２４】
別方法として、複数の炭酸化部分の形成ステップは半導体基板のメモリアレイ領域及び周辺デバイス領域との接触状態でＳｉＣ層を形成するステップと、周辺デバイス領域上からＳｉＣ層を除去するステップと、メモリアレイ領域の少なくとも一部上にＳｉＣ層を残すステップとを含むことができる。図４は図１の基板１０の一部断面図であり、ＳｉＣ層８はメモリアレイ領域１６上及び周辺デバイス領域１８上に形成されている。ＳｉＣ層８は絶縁部１２上に図示されていないが、ＳｉＣ層８の形成のために選択された方法によっては絶縁部１２上に形成することができる。ＳｉＣ層８の周辺デバイス領域１８からの除去により図３で示す構造物が得られる。ＳｉＣを搭載する特定デバイスの例から理解されようが、別方法でもＳｉＣをそのようなデバイスに搭載することができる。
【００２５】
半導体基板上に複数のメモリセルから成るメモリセルアレイと複数の周辺デバイスとを含んだメモリデバイスにおいては、この複数のメモリセルのうちの少なくとも一部が半導体基板内にＳｉＣ層を含むことができる。個々のメモリセルは第１ソース/ドレーン、第２ソース/ドレーン及び第１ソース/ドレーンと第２のソース/ドレーンとの間のチャンネルを含むトランジスタを含むことができる。図５はメモリセルアレイに含まれることができるトランジスタ２０の選択されたコンポーネントの一部断面図である。トランジスタ２０は基板１０の一部としてＳｉＣ層２２を含み、さらに、ソース/ドレーン領域２８とソース/ドレーン領域３０を、チャンネル２９をそれら両者間に挟んで含んでいる。ゲート誘電体２４はチャンネル２９上に形成され、ゲート２６はゲート誘電体２４上に形成される。基板１０のＳｉＣ層２２はソース/ドレーン領域２８、ソース/ドレーン領域３０及びチャンネル２９に含まれる。トランジスタ２０はソース/ドレーン領域２８内に形成された記憶ノードジャンクション３２と、ソース/ドレーン領域３０内に形成されたデジットノードジャンクション３４も含む。当然、記憶ノードジャンクション３２とデジットノードジャンクション３４はソース/ドレーン領域２８とソース/ドレーン領域３０のＳｉＣ層２２を含む。
【００２６】
本発明の別な特徴では、ランダムアクセスメモリデバイスはシリコン基板、基板上のメモリセルアレイ、及び基板上のメモリセルアドレス回路及びメモリセル読取回路を含む周辺デバイスを含む。それぞれの個別のメモリセルは半導体基板内に導電ドープ処理されたＳｉＣ層と、第１ソース/ドレーン、第２ソース/ドレーン及び第１ソース/ドレーンと第２ソース/ドレーンとの間のチャンネルのＳｉＣ層を含むトランジスタとを含む。どの周辺デバイスも、半導体基板内にＳｉＣ層を含まない。
【００２７】
本発明のさらに別な特徴によれば、トランジスタは半導体基板、第１ソース/ドレーン、第２ソース/ドレーン、第１ソース/ドレーンと第２ソース/ドレーンと間にＳｉＣを含んだ半導体基板の炭酸化部分を含むチャンネル、及びチャンネルの両側と作動式に関係するゲートを含む。ＳｉＣは、チャンネルの片側と作動式に関係するゲートの場合と較べて、チャンネルの両側と作動式に関係するゲートを有したトランジスタのチャンネル内に提供されている。ＳｉＣはそのような構造物に、チャンネルの片側にゲートを有したトランジスタと較べて特別な利点を提供する。
【００２８】
ＦｉｎＦＥＴや縦型トランジスタのごときいわゆる“立体デバイス”はチャンネルの両側にゲートを有したトランジスタの例である。従って、本発明のトランジスタは、第１ソース/ドレーンの上方にチャンネルを有し、チャンネルの上方に第２ソース/ドレーンを有した縦型トランジスタを含むことができる。また、トランジスタは、第１ソース/ドレーン、第２ソース/ドレーン、ゲート及び高さを共有するチャンネルを通る電流通路のそれぞれの一部を有した横型トランジスタを含むことができる。
【００２９】
トランジスタはゲートとチャンネルとの間にゲート誘電体をさらに含むことができる。チャンネルのＳｉＣはゲート誘電体とのインターフェースに隣接したチャンネル周辺内に提供でき、少なくとも一部がＳｉＣにより囲まれるチャンネルコア部内には提供されない。チャンネルコア部は第１ソース/ドレーンから第２ソース/ドレーンに延びることができる。ＳｉＣは約５０から約１００オングストロムの厚みを有することができる。トランジスタは、例えば半導体基板の炭酸化部分を含まない前記デバイスのごとき周辺デバイスを有したメモリデバイスのごときメモリデバイスに含まれることができる。
【００３０】
図６と図７はＦｉｎＦＥＴと呼称される立体トランジスタの斜視図である。立体トランジスタ４０はソース４２、ドレーン４６及びソース４２からドレーン４６に延びるチャンネル４８を含んでいる。チャンネル４８上のゲート４４はチャンネル４８の両側と作動式に関係している。特に、図６と図７は本発明の説明を目的として立体トランジスタの選択コンポーネントのみを図示している。下側の半導体基板、絶縁層、拡散領域等、他のコンポーネントは意図的に省略されている。また、図６と図７は立体トランジスタの単なる例であり、多様な立体トランジスタを、そのようなデバイスのチャンネル内にＳｉＣを搭載させるように利用することが可能である。立体トランジスタ４０は横型トランジスタを含むように半導体基板上に形成できる。立体トランジスタ４０の作動で電流通路がチャンネル４８を通って発生する。各ソース４２、ドレーン４６、ゲート４４及びチャンネル４８を通過する電流通路は１共通高を共有することができる。
【００３１】
ＳｉＣをシリコン基板に組み入れる際の１つの問題は、ＳｉＣとＳｉとの間のインターフェースにおける応力と非適応性が欠陥を発生させ、漏電を引き起こす可能性があることである。そのような漏電は欠陥がソース/ドレーン空乏領域であれば特に重大である。立体トランジスタ４０ではソース/ドレーン空乏領域はソース４２及びドレーン４６とのチャンネル４８のインターフェース周囲に存在する。図７ではソース４２が取り除かれ、ソース空乏領域が提供されるチャンネル４８の部分が図示されている。ソース空乏領域の一部は、チャンネル４８とソース４２のインターフェースからチャンネル４８内に印加バイアスで決定される距離を延び入る。ソース空乏領域の別部分はチャンネル４８とソース４２のインターフェースからソース４２へ印加バイアスで決定される距離を延び入る。空乏領域は約１００から約８００オングストロムでチャンネル４８とソース４２内に延び入り、トータル深度約２００から約１６００オングストロムを提供する。
【００３２】
しかし、空乏領域は周辺ＳｉＣ材料５０と、ＳｉＣを含まないチャンネル４８のチャンネルコア部との間のインターフェースで最も多い欠陥からは充分に離れており、発生する欠陥はさほど問題を提供しない。ソース４２またはドレーン４６近くのチャンネル４８の一方端で少量の周辺ＳｉＣ材料５０が空乏領域内に存在する。しかし、ソース４２とドレーン４６の間でチャンネル４８に沿って延びる周辺ＳｉＣ材料５０は、好適には空乏領域内には存在しない。従って、ＳｉＣを含むチャンネルの利点は、ＳｉＣの利用がＳｉＣ/Ｓｉインターフェースで欠陥を発生させる状況であっても、図６と図７で示す形態により提供が可能である。
【００３３】
図８と図９は横型ではなく縦型の立体トランジスタ６０の斜視図である。図８と図９の立体トランジスタ６０は立体トランジスタ４０に関して前述したように本発明の説明の目的で選択コンポーネントのみを含む。例えば、立体トランジスタ６０の全体形態は図８と図９で示すような円筒状である必要はない。また、ソース/ドレーンやチャンネルのごとき選択コンポーネントは図示のごとき別々な部材の代わりに半導体基板内に提供された集積型コンポーネントであってもよい。立体トランジスタ６０はドレーン６６の上方にチャンネル６８を含み、チャンネル６８の上方にソース６２を含む。ゲート６４はチャンネル６８の両側と作動式に関係する。ソース６２は図９では外されており、チャンネル６８の特殊構造を明確に示している。
【００３４】
立体トランジスタ４０のチャンネル４８との類似性は明らかである。例えば、ゲート誘電体７２はゲート６４とチャンネル６８との間に提供されている。ＳｉＣ材料７０はゲート誘電体７２とチャンネル６８との間のインターフェースに隣接したチャンネル６８の周辺内に位置する。ＳｉＣ材料７０はＳｉＣ材料７０によって少なくとも部分的に囲まれたチャンネル６８のコア部内には位置しない。チャンネルコア部はソース６２からドレーン６６へと延びている。また、ＳｉＣ材料７０はソース/ドレーン空乏領域にはない。
【００３５】
図６から図９にかけて図示する立体トランジスタ４０及び６０は、従来方法に従って製造及び/又は改造できる。但し、ＳｉＣは本発明の方法に沿ってそのようなデバイスのチャンネルに含まれるであろう。説明した変更を除いて、従来方法の変更はほぼ皆無である。
【００３６】
本発明の別な特徴では、トランジスタは半導体基板、第１ソース/ドレーン、第２ソース/ドレーン、及び第１ソース/ドレーンと第２ソース/ドレーンとの間の半導体基板内に加工されたゲートを含む。ＳｉＣを含む半導体基板の炭酸化部分を含むチャンネルはゲートの両側と作動式に関係する。例として、ゲート誘電体はゲートとチャンネルとの間に提供され、チャンネルのＳｉＣはゲート誘電体とのインターフェースに隣接するチャンネル周辺部内に存在する。ＳｉＣは約５０から約１００オングストロムの厚みを有することができる。
【００３７】
図１２はメモリセル内に含ませることができるトランジスタ１２０を示す。トランジスタ１２０は半導体基板１２２の一部としてＳｉＣ層１３０と、基板１２２内に形成されたソース/ドレーン領域１２８を含む。ゲート誘電体１２４はＳｉＣ層１３０上に形成され、ゲート１２６はゲート誘電体１２４上に形成されている。ゲート１２６は基板１２２に形成された凹部内に位置するので“凹状ゲート”と呼称される。トランジスタチャンネルは基板を通じて両ソース/ドレーン領域１２８間で延び、ＳｉＣ層１３０を含む。ＳｉＣ層１３０もソース/ドレーン領域１２８内に含まれる。凹状ゲート１２６を有するトランジスタ１２０はゲートの両側と作動式に関係するＳｉＣを含んだチャンネルを有した構造物の１例である。
【００３８】
凹状ゲートデバイスの１利点は所定の特徴部面積に長いゲート長を提供することである。その特徴部面積内の典型的な平面ゲートは大幅に短いゲート長を有するであろう。従来、トランジスタはしばしばゲート誘電体を単結晶シリコン面上に形成し、＜１００＞結晶配向を示す。＜１００＞シリコン上にゲート誘電体を形成すると、トランジスタのインターフェース電荷密度を減少させる。凹状ゲートで、＜１００＞平面と平行である凹壁の小さい部分のみが＜１００＞配向を有する。代わりに、凹壁は＜１１０＞並びにそれらの形状により変わる他の配向になるであろう。従って、増加したインターフェース電荷密度が凹状ゲートデバイス用に提供される。幸い、本発明のこの実施例に従ってＳｉＣを含むチャンネルは、解説したＳｉＣ材料物性によって増加するインターフェース電荷密度を有利に緩和するであろう。
【００３９】
本発明の他の特徴では、メモリセルは半導体基板、半導体基板内の第１トランジスタソース/ドレーン領域、半導体基板内の第２トランジスタソース/ドレーン領域、及び第１ソース/ドレーン領域と第２ソース/ドレーン領域との間にＳｉＣを含まないトランジスタチャンネルを含んでいる。記憶ノードジャンクションは第１ソース/ドレーン領域上に提供され、デジットノードジャンクションは第２ソース/ドレーン領域上に提供されている。記憶ノードジャンクション及び/又はデジットノードジャンクションはＳｉＣを含む半導体基板の炭酸化部分を含む。例として、もし記憶ノードジャンクションがＳｉＣを含むなら、ＳｉＣは約２００から約５００オングストロムの厚みを有する。デジットノードジャンクションがＳｉＣを含むなら、ＳｉＣは約５０から約１５０オングストロムの厚みを有する。ＳｉＣを含む記憶ノードジャンクション及び/又はデジットノードジャンクションはそれぞれのソース/ドレーン領域のエピタキシャルシリコン上に提供されよう。エピタキシャルシリコンはソース/ドレーン形態あるいは他の形態でのようにチャンネル上方に提供されよう。
【００４０】
図１０はメモリセル内に含まれるトランジスタ８０を示す。トランジスタ８０は半導体基板７８、基板７８内に形成されたソース/ドレーン領域８８、基板７８内に形成されたソース/ドレーン領域９０及びソース/ドレーン領域８８とソース/ドレーン領域９０との間にＳｉＣを含まないトランジスタチャンネル８９を含む。記憶ノードジャンクション９４はソース/ドレーン領域９０上に提供され、デジットノードジャンクション９４はソース/ドレーン領域８８上に提供されている。特に、記憶ノードジャンクション９２はソース/ドレーン領域９０内にＳｉＣ層８２を含む。デジットノードジャンクション９４はソース/ドレーン領域８８内にＳｉＣ層８３を含む。ＳｉＣ層８２とＳｉＣ層８３の厚みの比較で示されるように、記憶ノードジャンクション９２のＳｉＣはデジットノードジャンクション９４のＳｉＣよりも厚い。そのような厚みの差はデジットノードと比較して記憶ノードで好まれるさらに深いジャンクションに対応する。ゲート誘電体８４はチャンネル８９上に形成され、ゲート８６はゲート誘電体８４上に形成されている。
【００４１】
図１１はメモリセル内に含まれ、図１０のトランジスタ８０に関して上述した特徴を含むトランジスタ１００を示す。トランジスタ１００はＳｉＣを含む記憶/デジットノードジャンクション９８を含むソース/ドレーン９６を含む。スペーサ１０２はソース/ドレーン９６をゲート８６から分離する。トランジスタの従来形態はソース/ドレーンをシリコンエピタキシャル成長を通してチャンネル上方に提供する。ＳｉＣのエピタキシャル成長技術の進歩で、そのようなエピタキシャル成長はソース/ドレーンのためのシリコンエピタキシャル成長と組み合わせることが可能となった。追加的成長がソース/シリコンにＳｉＣを提供するようにエピタキシャルシリコンに望む高さが達成されると、成長プロセスの工程条件は変更されるであろう。
【００４２】
ジャンクション漏電を減少させるために記憶/デジットノードジャンクションにＳｉＣを提供することの利点は、例えば、立体トランジスタであるＳｉＣを含んだチャンネルの両側にゲートを有するトランジスタに対しても適用できる。同様に、ＳｉＣを含む記憶/デジットノードジャンクションは半導体基板の複数の炭酸化部分を含むメモリセルアレイを有するメモリデバイスと、半導体基板のいかなる炭酸化部分をも含まない周辺デバイスに含まれるであろう。
【００４３】
ＳｉＣを記憶/デジットジャンクションに組み込む工程条件や方法により、欠陥が記憶/デジットノードジャンクションのＳｉＣとＳｉの間のインターフェースに発生するかも知れない。従って、そのような追加欠陥の弱点は記憶/デジットノードジャンクションでのジャンクション漏電流の減少の利点を上回る可能性がある。よって、ＳｉＣを含むチャンネルで得られる性能改善を利用しない形態は望ましくない。それでも、そのような実施例でも本発明の多様な特徴を含むため、本明細書で紹介されている。
【００４４】
ノードジャンクションにＳｉＣを提供する弱点には、増加する欠陥密度、欠陥制御ができない場合に増加する漏電流、並びにＳｉＣの集積の結果として増加する処理複雑性が含まれる。しかし利点には、欠陥が制御された場合のジャンクション漏電流減少及び/又はそれらの位置の最良化及びＳｉＣ内の少炭素ドーパント拡散による浅いジャンクション深度が含まれる。浅いジャンクション深度は閾値以下の漏電を制御するソース/ドレーン領域の非常に望ましい改善である。
【００４５】
流路にＳｉＣを提供する利点には、漏電流の減少、大幅に減少したドレーン誘導バリア低下（ＤＩＢＬ）、高バイアスバーンイン条件（高温、高電界）に対する耐久性、低パワーＤＲＡＭの閾値電圧の減少能力、並びにアクセスデバイスのさらなるスケーリングが含まれる。ＤＩＢＬは増加するドレーンバイアスに関するソースインジェクションバリアの低下のことであり、望ましくはなく、さらなる漏電を引き起こす。ＳｉＣを含むチャンネルはドレーンバイアスに対するソースインジェクションの依存性を減少させることでＤＩＢＬを減少させることができる。高ドレーンバイアスでも、ソースインジェクションバリアはＳｉＣを含まないチャンネルほど大幅には低下しない。
【００４６】
漏電流の減少によって様々な利点が得られる。その１つは閾値電圧（Ｖｔ）とゲート・ソース電圧（Ｖｇｓ）をＤＲＡＭ等の低パワー形態用に低下させられることである。よく知られているように、ＶｔとＶｇｓの低下努力やパワー消費の減少努力は高漏電流により限定される。従って、もし漏電流を本発明のＳｉＣを含むチャンネルを使用して減少させることができれば、Ｖｔ及びＶｇｓは低パワーＤＲＡＭ用に減少させられる。
【００４７】
図１３は本発明の１特徴によるコンピュータシステム４００の１実施例を図示する。コンピュータシステム４００はモニタ４０１あるいは他の通信出力デバイス、キーボード４０２または他の通信入力デバイス及びマザーボード４０４を含む。マザーボード４０４はマイクロプロセッサ４０６または他のデータ処理ユニット並びに少なくとも１つのメモリデバイス４０８を搭載できる。メモリデバイス４０８は本発明の様々な特徴を含むことができる。メモリデバイス４０８はメモリセルアレイを含むことができ、そのようなアレイはアドレス回路とカップリングでき、アレイの個々のメモリセルにアクセスできる。さらに、メモリセルアレイはメモリセルからのデータを読み取るための読取回路にカップリングできる。アドレス及び読取回路はメモリデバイス４０８とプロセッサ４０６との間で情報を伝達するのに利用可能である。そのことは図１４で示すマザーボード４０４のブロック図で図示されている。そのブロック図においてアドレス回路は４１０であり、読取回路は４１２である。
【００４８】
本発明の特殊例では、メモリデバイス４０８はメモリモジュールに対応できる。例えば、シングルインラインメモリモジュール（ＳＩＭＭ）とデュアルインラインメモリモジュール（ＤＩＭＭ）は本発明の教示を利用する態様で使用できる。メモリデバイスはデバイスのメモリセルからの読み取りやメモリセルへの書込みを実行することができる別方法を提供する多様なデザインのいずれにも搭載できる。その１例はページモードオペレーションである。ＤＲＡＭ内のページモードオペレーションはメモリセルアレインの横列にアクセスし、アレイの異なる縦列にランダムにアクセスする方法で提供される。縦列及び横列の交点に保存されたデータは縦列がアクセスされている間に読み取られ、出力できる。
【００４９】
別タイプのデバイスは、メモリアレイアドレスで保存されたデータを、アドレスされた縦列が閉鎖された後に出力として利用させる延長データ出力（ＥＤＯ）メモリである。このメモリは、メモリ出力データがメモリバス上で利用できる時間を短縮することなく短いアクセス信号を利用することで通信速度を増加させることができる。他の代用タイプのデバイスにはＳＤＲＡＭ、ＤＤＲ・ＳＤＲＡＭ、ＳＬＤＲＡＭ、ＶＲＡＭ及び直接ＲＤＲＡＭ並びにＳＲＡＭあるいはフラッシュメモリ等が含まれる。
【００５０】
図１５は本発明の例示的電子システム７００の多様な実施例の高レベル構成の単純化されたブロック図である。システム７００は例えばコンピュータシステム、プロセスコントロールシステム、あるいはプロセッサや関連メモリを搭載する他のシステムに対応することができる。電子システム７００は機能素子を有する。例えば、プロセッサあるいは演算/論理ユニット（ＡＬＵ）７０２、コントロールユニット７０４、メモリデバイスユニット７０６及び入力/出力（Ｉ/Ｏ）デバイス７０８を含む。一般的に、電子システム７００はプロセッサ７０２によりデータに対して実行される操作を指定するインストラクションや、プロセッサ７０２、メモリデバイスユニット７０６及びＩ/Ｏデバイス７０８の間での相互作用の固有セットを有するであろう。コントロールユニット７０４は、インストラクションをメモリデバイス７０６から取り出して実行させる一連の操作を連続的に循環させることで、プロセッサ７０２、メモリデバイス７０６及びＩ/Ｏデバイス７０８の全操作を調整する。多様な実施例において、メモリデバイス７０６はランダムアクセスメモリ（ＲＡＭ）デバイス、読取専用メモリ（ＲＯＭ）デバイス及びフロッピディスクドライブやコンパクトディスクＣＤ−ＲＯＭドライブのことき周辺デバイスを含む。それらいずれの電気コンポーネントでも本発明の様々な特徴に従ってＤＲＡＭセルを含むように製造することができる。
【００５１】
図１６は例示的電子システム８００の多様な実施例の高レベル構造の単純化されたブロック図である。システム８００はメモリセルアレイ８０４、アドレスデコーダ８０６、横列アクセス回路８０８、縦列アクセス回路８１０、操作コントロール用読取/書込コントロール回路８１２及び入力/出力回路８１４を有するメモリデバイス８０２を含む。メモリデバイス８０２は、パワー回路８１６及び、メモリセルが低閾値導通状態であるか、高閾値非導通状態であるかを決定するための電流センサーのごときセンサー８２０をさらに含む。図示のパワー回路８１６は電力供給回路８８０、基準電圧提供用回路８８２、第１ワードラインにパルスを提供する回路８８４、第２ワードラインにパルスを提供する回路８８６、及びビットラインにパルスを提供する回路８８８を含む。システム８００はプロセッサ８２２あるいはメモリアクセス用メモリコントローラも含む。
【００５２】
メモリデバイス８０２はワイヤあるいは金属線でプロセッサ８２２から制御信号８２４を受領する。メモリデバイス８０２はＩ/Ｏラインを介してアクセスされるデータの保存に使用される。追加回路や制御信号も提供できる。またメモリデバイス８０２は本発明の説明のために単純化されている。プロセッサ８２２及びメモリデバイス８０２の少なくとも一方は、ここで説明するタイプのメモリデバイスにキャパシタ構造を含むことができる。
【００５３】
ここで説明した様々なシステムは本発明の回路と構造の様々な利用形態の理解を促進することのみを目的としている。プロセッサとメモリデバイスとの間の通信時間を短縮する目的で、様々な電子システムが単パッケージプロセスユニットあるいは単半導体チップで製造できる。
【００５４】
メモリセルの利用はメモリモジュール、デバイスドライバ、パワーモジュール、通信モデム、プロセッサモジュール及びアプリケーション指定モジュールで使用する電子システムを含むことができ、多層の多チップモジュールを含む。そのような回路はさらに、時計、テレビ、携帯電話、パソコン、自動車、業務用制御システム、航空機等の多様な電子システムのサブコンポーネントとしても活用できる。
【００５５】
以上、本発明の様々な実施例を解説したが、それらは本発明の理解を深める目的で解説したのであって、本発明の限定は意図されていない。従って、それら実施例の変更も本発明の範囲内である。
【図面の簡単な説明】
【００５６】
【図１】半導体基板の平面図である。
【図２】図１の基板の一部断面図であり、本発明の１実施例による当初加工ステップを示す。
【図３】図２の基板の一部断面図であり、続く加工ステップを示す。
【図４】図１の基板の一部断面図であり、本発明の別実施例による当初加工ステップを示す。
【図５】本発明の１実施例によるＳｉＣを含むトランジスタの一部断面図である。
【図６】本発明の別実施例によるＳｉＣを含むトランジスタの一部斜視図である。
【図７】本発明の別実施例によるＳｉＣを含むトランジスタの一部斜視図である。
【図８】本発明のさらに別実施例によるＳｉＣを含むトランジスタの一部斜視図である。
【図９】本発明のさらに別実施例によるＳｉＣを含むトランジスタの一部斜視図である。
【図１０】本発明のさらに別実施例によるＳｉＣを含むトランジスタの一部断面図である。
【図１１】本発明のさらに別実施例によるＳｉＣを含むトランジスタの一部断面図である。
【図１２】本発明のさらに別実施例によるＳｉＣを含むトランジスタの一部断面図である。
【図１３】本発明の１利用例であるコンピュータの概略図である。
【図１４】図１３のマザーボードの特徴を示すブロック図である。
【図１５】本発明の１実施例による電子システムの高レベルブロック図である。
【図１６】本発明の別実施例による例示的メモリデバイスの単純化ブロック図である。
【技術分野】
【０００１】
本発明はメモリデバイス、メモリセル、トランジスタ並びにＳｉＣ半導体材料を使用したそのような装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造では、低漏電流と高駆動電流の二律背反性が存在する。高バンドギャップを有する半導体材料は通常では低漏電性であり、低バンドギャップを有する半導体材料は通常では相対的に高駆動電流を特徴とする。元素態シリコンは約１．１電子ボルト（eＶ）のバンドギャップを有する。これは比較的に低バンドギャップであり、許容駆動電流を提供する。しかし、漏電流は利用形態によっては問題となる。例えば、メモリデバイスである。メモリデバイスは、そのようなデバイスの半導体材料としての元素態シリコンが関与する漏電に対処すべく頻繁に充電される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
メモリデバイスの充電頻度を減少させるため、元素態シリコンよりも高いバンドギャップを有する別種の半導体材料を使用することが望ましいであろう。しかし、異種半導体材料を導入するという一体化問題を回避すべく注意が必要である。異種半導体材料は大きな処理変化をもたらす可能性がある。異なる電子特性やデバイスの他材料との化学反応に対処するために集積回路のデザイン変化が必要となろう。メモリデバイスに加えて他の装置は、高バンドギャップ半導体材料をメモリデバイスに採用するときに学習した教訓により利益を受けるであろう。
【課題を解決するための手段】
【０００４】
本発明の１特徴によれば、メモリデバイスは、半導体基板、基板上の複数のメモリセルからなるメモリセルアレイ並びに基板上のメモリセルアドレス回路及びメモリセル読取回路を含んだ複数の周辺デバイスを含む。個々のメモリセルの少なくとも一部はＳｉＣを含む半導体基板の炭酸化部分を含む。周辺デバイスの少なくとも一部は半導体基板の炭酸化部分を含まない。
【０００５】
本発明の別特徴によれば、メモリデバイス製造方法は、半導体基板を提供するステップと、ＳｉＣを含む半導体基板の炭酸化部分を形成するステップと、基板上に複数のメモリセルからなるメモリセルアレイを形成するステップと、基板上にメモリセルアドレス回路とメモリセル読取回路とを含む複数の周辺デバイスを製造するステップとを含む。複数のメモリセルの少なくとも一部は炭酸化部分を含む。複数の周辺デバイスの少なくとも一部は炭酸化部分を含まない。
【０００６】
本発明のさらに別特徴では、トランジスタは半導体基板、第１ソース/ドレーン、第２ソース/ドレーン、第１ソース/ドレーンと第２ソース/ドレーンとの間でＳｉＣを含む半導体基板の炭酸化部分を含んだチャンネル、並びにチャンネルの両側と作動式に関係するゲートを含む。
【０００７】
本発明の別特徴によれば、メモリセルは半導体基板、半導体基板内の第１トランジスタソース/ドレーン領域、半導体基板内の第２トランジスタソース/ドレーン領域、並びに第１ソース/ドレーン領域と第２のソース/ドレーン領域間との間にＳｉＣを含むトランジスタチャンネルを含む。記憶ノードジャンクションは第１ソース/ドレーン領域上にあり、デジットノードジャンクションは第２ソース/ドレーン領域上にある。記憶ノードジャンクション及び/又はデジットノードジャンクションはＳｉＣを含む半導体基板の炭酸化部分を含む。
【発明を実施するための最良の形態】
【０００８】
炭化ケイ素（ＳｉＣ）はトランジスタとメモリデバイスの性能改善に重要な材料である。その特定形態によってはＳｉＣはケイ素（シリコン）の１．１eＶに対して約３．０eＶ以上の大きなバンドギャプを有する。よって、ＳｉＣは、シリコンの真性キャリア濃度よりも約１６オーダ低い濃度の超低本質キャリア濃度を提供する。電荷キャリアの熱発生は真性キャリア濃度に直接的に対応する。従って、ＳｉＣ基板の漏電流はシリコン基板の漏電流と比較してほとんど無視できる程度である。従来より、酸化金属半導体（ＭＯＳ）パワーデバイスや他の特殊目的形態物はＳｉＣを使用してきた。しかし、高品質ＳｉＣ基板の技術的困難性により、ロジックやメモリ等の普及形態で利用するにはＳｉＣは高価であった。近年のＳｉＣエピタキシャル成長技術の進歩はＳｉＣを普及型トランジスタやメモリデバイスの基板材料として考慮させる可能性を高めている。それでも多様な利用性の問題が付随する。
【０００９】
本明細書で、“半導体基板”とは、半導体ウェハといった大きな半導体材料（単独または他の材料をその上に含む組立体で）や、半導体材料層（単独または他の材料を含む組立体で）等の半導体材料を含んだ構造物のことであるが、これらに限定されない。
【００１０】
立方体（Ｃ）と六角体（Ｈ）のＳｉＣ結晶構造には３種のポリタイプが知られている。すなわち、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ及び６Ｈ−ＳｉＣである。これらは表１で示すごときそれぞれ少々異なる物性並びに電気特性を有する。４Ｈ−ＳｉＣと６Ｈ−ＳｉＣは半導体デバイスのための最も一般的に使用されるポリタイプである。
【００１１】
【表１】
【００１２】
表１から理解されようが、ＳｉＣは少なくともその超低漏電性、高温利用を可能にする優れた放熱性、及び高電界維持能力のためにシリコンと比較して優れた基板材料を提供する。そのような物性が重要である適用形態では、ＳｉＣ基板はシリコン基板より優れた利点を提供する。それでも、少なくともＳｉＣ基板を利用できない理由（少なくとも高製造コスト）、高欠陥密度、及び低キャリア移動度のためにメモリデバイスや他のデバイスでは基板材料としてＳｉＣが利用できなかった。
【００１３】
メモリデバイスのメモリアレイ領域内では、低キャリア移動度は周辺デバイス領域に較べて影響は限られている。すなわち、メモリアレイ領域内の重要な要素は漏電性（特にジャンクション）であり、続いてデバイス速度である。反対に、周辺デバイス領域においての重要な要素はデバイス速度であり、続いて漏電性である。メモリアレイ領域では、漏電性はメモリアレイデバイスの充電間隔を少なくとも部分的に決定する。従って、性能増強は部分的に充電間隔を延ばすことで得られよう。
【００１４】
ここで説明する本発明の様々な特徴は、シリコンと比較したＳｉＣの特徴を新規な方法によってトランジスタやメモリデバイスに利用させる。本発明の１特徴によれば、メモリデバイスは半導体基板、基板上の複数のメモリセルからなるメモリセルアレイ、並びに基板上のメモリセルアドレス回路とメモリセル読取回路とを含んだ複数の周辺デバイスを含んでいる。少なくとも複数のメモリセルの一部はＳｉＣを含む半導体基板の炭酸化部分を含んでいる。複数の周辺デバイスの少なくとも一部は半導体基板の炭酸化部分を含まない。
【００１５】
図１はメモリアレイ領域１６と、メモリアレイ領域１６を囲む周辺デバイス領域１８を有した基板１０の平面図である。図１では周辺デバイス領域１８は基板１０の周辺に配置されているが、“周辺デバイス”とはその位置ではなく、その機能に関わるものである。通常は、複数のメモリセルを含んだメモリデバイスの“メモリアレイ”部分はメモリデバイスを支持する基板１０のごとき基板の中央に位置する。メモリセルアドレス回路やメモリセル読取回路を含んだ複数の“周辺デバイス”は中央メモリアレイ周囲に位置する。しかし、メモリアレイ領域や周辺デバイス領域は別位置に提供されることもある。
【００１６】
本発明では、複数のメモリセルの少なくとも一部に含まれるＳｉＣを含む半導体基板の炭酸化部分はメモリデバイスの多様なデザインに採用できる。好適には、アレイ内の各メモリセルの少なくとも１コンポーネントが炭酸化部分の１つを含む。また、好適にはいずれの周辺デバイスも炭酸化部分の１つを含まない。そのような好適形態は性能増進の機会を最良化するが、他の形態も本発明の想定内である。
【００１７】
ＳｉＣを含むように選択されるであろうコンポーネントのほとんどの炭酸化部分は導電ドープされよう。半導体基板は多様な形態並びに組成で提供できる。例えば、半導体基板は単結晶シリコンを含むことができる。半導体基板はエピタキシャルシリコンを含むことができる。半導体シリコンはシリコンウェハの一部でも、絶縁体上半導体（ＳＯＩ）構造の一部であってもよい。
【００１８】
ＳｉＣをメモリデバイスに採用する多様な機会が与えられると、その実現のために多様な方法が考えられる。特に、ここで解説する少なくとも１つの利点が達成されるなら、ＳｉＣは従来のメモリデバイスの半導体基板に搭載できる。近年のＳｉＣエピタキシャル成長技術は、半導体基板へＳｉＣを搭載させる優れた方法を提供する。半導体基板内へのイオンインプラント法及び/又は炭素のガス拡散法あるいは他の方法は半導体基板へのＳｉＣ搭載のための別例を提供する。
【００１９】
テトラエチルシラン（（ＴＥＳ）；Ｓｉ（Ｃ２Ｈ５）４）はＳｉＣエピタキシャル成長のための適した前駆物質である。ＴＥＳは室温では液体であり、通常の相補的酸化金属半導体（ＣＭＯＳ）のプロセスフローに容易に組み込める。シリコン内の約０．２から約２．５原子％の炭素の炭素濃度は有利なＳｉＣ特性を得るのに適していよう。好適には、シリコン内の約０．５から約１．５原子炭素の濃度が提供される。
【００２０】
本発明の別な特徴によれば、メモリデバイス製造方法は半導体基板を提供するステップと、ＳｉＣを含む半導体基板の炭酸化部分を形成するステップと、基板上に複数のメモリセルから成るメモリセルアレイ形成するステップと、基板上にメモリセルアドレス回路とメモリセル読取回路とを含んだ複数の周辺デバイスを製造するステップとを含む。複数のメモリセルの少なくとも一部は炭酸化部分を含む。複数の周辺デバイスの少なくとも一部は炭酸化部分を含まない。
【００２１】
炭酸化部分の形成ステップは、半導体基板のメモリアレイ領域と周辺デバイス領域の上でのマスク層の形成ステップと、メモリアレイ領域からのマスク層の除去ステップと、メモリアレイ領域と接触するＳｉＣ層の形成ステップとを含んでいる。この方法は周辺デバイス領域と接触するＳｉＣ層を形成せず、周辺デバイス領域からマスク層を除去しない。
【００２２】
図２は図１の基板１０の一部断面図であり、メモリアレイ領域１６と周辺デバイス領域１８を含んでいる。絶縁部１２が基板１０内に形成され、ＳｉＣ層が周辺デバイス１８と接触して形成されないようにマスク１４が絶縁部１２上と周辺デバイス領域１８上に形成される。別例として、マスク１４を周辺デバイス領域１８にのみ形成し、周辺デバイス領域１８と接触状態でＳｉＣ層を形成させないようにすることもできる。窒化ケイ素は適したマスク１４の素材である。
【００２３】
マスク１４の形成後、図３で示すようなＳｉＣ層８をメモリアレイ領域１６と接触状態で形成できるが、ＳｉＣ層８は周辺デバイス領域１８とは接触しない。ＳｉＣ層８の対応領域との選択的接触は、メモリアレイ領域１６上でのＳｉＣ層８の選択的成長及び/又は堆積により、あるいは、マスク１４でＳｉＣ層８を周辺デバイス１８と接触しないように分離し、基板１０上でＳｉＣ層８を非選択的に形成することにより達成される。しかし、ＳｉＣ層８を、例えば、炭素のイオンインプラント処理及び/又はガス拡散処理によって基板１０内に形成することもできる。そのような場合、基板１０の高さは、ＳｉＣ層８の追加材料が基板１０の元の高さを増加させるとき、図３のようには基板１０の高さは増加しないであろう。マスク１４をＳｉＣ層８の一部と共に絶縁部１２と周辺デバイス領域から除去すると図３で示す構造が得られる。
【００２４】
別方法として、複数の炭酸化部分の形成ステップは半導体基板のメモリアレイ領域及び周辺デバイス領域との接触状態でＳｉＣ層を形成するステップと、周辺デバイス領域上からＳｉＣ層を除去するステップと、メモリアレイ領域の少なくとも一部上にＳｉＣ層を残すステップとを含むことができる。図４は図１の基板１０の一部断面図であり、ＳｉＣ層８はメモリアレイ領域１６上及び周辺デバイス領域１８上に形成されている。ＳｉＣ層８は絶縁部１２上に図示されていないが、ＳｉＣ層８の形成のために選択された方法によっては絶縁部１２上に形成することができる。ＳｉＣ層８の周辺デバイス領域１８からの除去により図３で示す構造物が得られる。ＳｉＣを搭載する特定デバイスの例から理解されようが、別方法でもＳｉＣをそのようなデバイスに搭載することができる。
【００２５】
半導体基板上に複数のメモリセルから成るメモリセルアレイと複数の周辺デバイスとを含んだメモリデバイスにおいては、この複数のメモリセルのうちの少なくとも一部が半導体基板内にＳｉＣ層を含むことができる。個々のメモリセルは第１ソース/ドレーン、第２ソース/ドレーン及び第１ソース/ドレーンと第２のソース/ドレーンとの間のチャンネルを含むトランジスタを含むことができる。図５はメモリセルアレイに含まれることができるトランジスタ２０の選択されたコンポーネントの一部断面図である。トランジスタ２０は基板１０の一部としてＳｉＣ層２２を含み、さらに、ソース/ドレーン領域２８とソース/ドレーン領域３０を、チャンネル２９をそれら両者間に挟んで含んでいる。ゲート誘電体２４はチャンネル２９上に形成され、ゲート２６はゲート誘電体２４上に形成される。基板１０のＳｉＣ層２２はソース/ドレーン領域２８、ソース/ドレーン領域３０及びチャンネル２９に含まれる。トランジスタ２０はソース/ドレーン領域２８内に形成された記憶ノードジャンクション３２と、ソース/ドレーン領域３０内に形成されたデジットノードジャンクション３４も含む。当然、記憶ノードジャンクション３２とデジットノードジャンクション３４はソース/ドレーン領域２８とソース/ドレーン領域３０のＳｉＣ層２２を含む。
【００２６】
本発明の別な特徴では、ランダムアクセスメモリデバイスはシリコン基板、基板上のメモリセルアレイ、及び基板上のメモリセルアドレス回路及びメモリセル読取回路を含む周辺デバイスを含む。それぞれの個別のメモリセルは半導体基板内に導電ドープ処理されたＳｉＣ層と、第１ソース/ドレーン、第２ソース/ドレーン及び第１ソース/ドレーンと第２ソース/ドレーンとの間のチャンネルのＳｉＣ層を含むトランジスタとを含む。どの周辺デバイスも、半導体基板内にＳｉＣ層を含まない。
【００２７】
本発明のさらに別な特徴によれば、トランジスタは半導体基板、第１ソース/ドレーン、第２ソース/ドレーン、第１ソース/ドレーンと第２ソース/ドレーンと間にＳｉＣを含んだ半導体基板の炭酸化部分を含むチャンネル、及びチャンネルの両側と作動式に関係するゲートを含む。ＳｉＣは、チャンネルの片側と作動式に関係するゲートの場合と較べて、チャンネルの両側と作動式に関係するゲートを有したトランジスタのチャンネル内に提供されている。ＳｉＣはそのような構造物に、チャンネルの片側にゲートを有したトランジスタと較べて特別な利点を提供する。
【００２８】
ＦｉｎＦＥＴや縦型トランジスタのごときいわゆる“立体デバイス”はチャンネルの両側にゲートを有したトランジスタの例である。従って、本発明のトランジスタは、第１ソース/ドレーンの上方にチャンネルを有し、チャンネルの上方に第２ソース/ドレーンを有した縦型トランジスタを含むことができる。また、トランジスタは、第１ソース/ドレーン、第２ソース/ドレーン、ゲート及び高さを共有するチャンネルを通る電流通路のそれぞれの一部を有した横型トランジスタを含むことができる。
【００２９】
トランジスタはゲートとチャンネルとの間にゲート誘電体をさらに含むことができる。チャンネルのＳｉＣはゲート誘電体とのインターフェースに隣接したチャンネル周辺内に提供でき、少なくとも一部がＳｉＣにより囲まれるチャンネルコア部内には提供されない。チャンネルコア部は第１ソース/ドレーンから第２ソース/ドレーンに延びることができる。ＳｉＣは約５０から約１００オングストロムの厚みを有することができる。トランジスタは、例えば半導体基板の炭酸化部分を含まない前記デバイスのごとき周辺デバイスを有したメモリデバイスのごときメモリデバイスに含まれることができる。
【００３０】
図６と図７はＦｉｎＦＥＴと呼称される立体トランジスタの斜視図である。立体トランジスタ４０はソース４２、ドレーン４６及びソース４２からドレーン４６に延びるチャンネル４８を含んでいる。チャンネル４８上のゲート４４はチャンネル４８の両側と作動式に関係している。特に、図６と図７は本発明の説明を目的として立体トランジスタの選択コンポーネントのみを図示している。下側の半導体基板、絶縁層、拡散領域等、他のコンポーネントは意図的に省略されている。また、図６と図７は立体トランジスタの単なる例であり、多様な立体トランジスタを、そのようなデバイスのチャンネル内にＳｉＣを搭載させるように利用することが可能である。立体トランジスタ４０は横型トランジスタを含むように半導体基板上に形成できる。立体トランジスタ４０の作動で電流通路がチャンネル４８を通って発生する。各ソース４２、ドレーン４６、ゲート４４及びチャンネル４８を通過する電流通路は１共通高を共有することができる。
【００３１】
ＳｉＣをシリコン基板に組み入れる際の１つの問題は、ＳｉＣとＳｉとの間のインターフェースにおける応力と非適応性が欠陥を発生させ、漏電を引き起こす可能性があることである。そのような漏電は欠陥がソース/ドレーン空乏領域であれば特に重大である。立体トランジスタ４０ではソース/ドレーン空乏領域はソース４２及びドレーン４６とのチャンネル４８のインターフェース周囲に存在する。図７ではソース４２が取り除かれ、ソース空乏領域が提供されるチャンネル４８の部分が図示されている。ソース空乏領域の一部は、チャンネル４８とソース４２のインターフェースからチャンネル４８内に印加バイアスで決定される距離を延び入る。ソース空乏領域の別部分はチャンネル４８とソース４２のインターフェースからソース４２へ印加バイアスで決定される距離を延び入る。空乏領域は約１００から約８００オングストロムでチャンネル４８とソース４２内に延び入り、トータル深度約２００から約１６００オングストロムを提供する。
【００３２】
しかし、空乏領域は周辺ＳｉＣ材料５０と、ＳｉＣを含まないチャンネル４８のチャンネルコア部との間のインターフェースで最も多い欠陥からは充分に離れており、発生する欠陥はさほど問題を提供しない。ソース４２またはドレーン４６近くのチャンネル４８の一方端で少量の周辺ＳｉＣ材料５０が空乏領域内に存在する。しかし、ソース４２とドレーン４６の間でチャンネル４８に沿って延びる周辺ＳｉＣ材料５０は、好適には空乏領域内には存在しない。従って、ＳｉＣを含むチャンネルの利点は、ＳｉＣの利用がＳｉＣ/Ｓｉインターフェースで欠陥を発生させる状況であっても、図６と図７で示す形態により提供が可能である。
【００３３】
図８と図９は横型ではなく縦型の立体トランジスタ６０の斜視図である。図８と図９の立体トランジスタ６０は立体トランジスタ４０に関して前述したように本発明の説明の目的で選択コンポーネントのみを含む。例えば、立体トランジスタ６０の全体形態は図８と図９で示すような円筒状である必要はない。また、ソース/ドレーンやチャンネルのごとき選択コンポーネントは図示のごとき別々な部材の代わりに半導体基板内に提供された集積型コンポーネントであってもよい。立体トランジスタ６０はドレーン６６の上方にチャンネル６８を含み、チャンネル６８の上方にソース６２を含む。ゲート６４はチャンネル６８の両側と作動式に関係する。ソース６２は図９では外されており、チャンネル６８の特殊構造を明確に示している。
【００３４】
立体トランジスタ４０のチャンネル４８との類似性は明らかである。例えば、ゲート誘電体７２はゲート６４とチャンネル６８との間に提供されている。ＳｉＣ材料７０はゲート誘電体７２とチャンネル６８との間のインターフェースに隣接したチャンネル６８の周辺内に位置する。ＳｉＣ材料７０はＳｉＣ材料７０によって少なくとも部分的に囲まれたチャンネル６８のコア部内には位置しない。チャンネルコア部はソース６２からドレーン６６へと延びている。また、ＳｉＣ材料７０はソース/ドレーン空乏領域にはない。
【００３５】
図６から図９にかけて図示する立体トランジスタ４０及び６０は、従来方法に従って製造及び/又は改造できる。但し、ＳｉＣは本発明の方法に沿ってそのようなデバイスのチャンネルに含まれるであろう。説明した変更を除いて、従来方法の変更はほぼ皆無である。
【００３６】
本発明の別な特徴では、トランジスタは半導体基板、第１ソース/ドレーン、第２ソース/ドレーン、及び第１ソース/ドレーンと第２ソース/ドレーンとの間の半導体基板内に加工されたゲートを含む。ＳｉＣを含む半導体基板の炭酸化部分を含むチャンネルはゲートの両側と作動式に関係する。例として、ゲート誘電体はゲートとチャンネルとの間に提供され、チャンネルのＳｉＣはゲート誘電体とのインターフェースに隣接するチャンネル周辺部内に存在する。ＳｉＣは約５０から約１００オングストロムの厚みを有することができる。
【００３７】
図１２はメモリセル内に含ませることができるトランジスタ１２０を示す。トランジスタ１２０は半導体基板１２２の一部としてＳｉＣ層１３０と、基板１２２内に形成されたソース/ドレーン領域１２８を含む。ゲート誘電体１２４はＳｉＣ層１３０上に形成され、ゲート１２６はゲート誘電体１２４上に形成されている。ゲート１２６は基板１２２に形成された凹部内に位置するので“凹状ゲート”と呼称される。トランジスタチャンネルは基板を通じて両ソース/ドレーン領域１２８間で延び、ＳｉＣ層１３０を含む。ＳｉＣ層１３０もソース/ドレーン領域１２８内に含まれる。凹状ゲート１２６を有するトランジスタ１２０はゲートの両側と作動式に関係するＳｉＣを含んだチャンネルを有した構造物の１例である。
【００３８】
凹状ゲートデバイスの１利点は所定の特徴部面積に長いゲート長を提供することである。その特徴部面積内の典型的な平面ゲートは大幅に短いゲート長を有するであろう。従来、トランジスタはしばしばゲート誘電体を単結晶シリコン面上に形成し、＜１００＞結晶配向を示す。＜１００＞シリコン上にゲート誘電体を形成すると、トランジスタのインターフェース電荷密度を減少させる。凹状ゲートで、＜１００＞平面と平行である凹壁の小さい部分のみが＜１００＞配向を有する。代わりに、凹壁は＜１１０＞並びにそれらの形状により変わる他の配向になるであろう。従って、増加したインターフェース電荷密度が凹状ゲートデバイス用に提供される。幸い、本発明のこの実施例に従ってＳｉＣを含むチャンネルは、解説したＳｉＣ材料物性によって増加するインターフェース電荷密度を有利に緩和するであろう。
【００３９】
本発明の他の特徴では、メモリセルは半導体基板、半導体基板内の第１トランジスタソース/ドレーン領域、半導体基板内の第２トランジスタソース/ドレーン領域、及び第１ソース/ドレーン領域と第２ソース/ドレーン領域との間にＳｉＣを含まないトランジスタチャンネルを含んでいる。記憶ノードジャンクションは第１ソース/ドレーン領域上に提供され、デジットノードジャンクションは第２ソース/ドレーン領域上に提供されている。記憶ノードジャンクション及び/又はデジットノードジャンクションはＳｉＣを含む半導体基板の炭酸化部分を含む。例として、もし記憶ノードジャンクションがＳｉＣを含むなら、ＳｉＣは約２００から約５００オングストロムの厚みを有する。デジットノードジャンクションがＳｉＣを含むなら、ＳｉＣは約５０から約１５０オングストロムの厚みを有する。ＳｉＣを含む記憶ノードジャンクション及び/又はデジットノードジャンクションはそれぞれのソース/ドレーン領域のエピタキシャルシリコン上に提供されよう。エピタキシャルシリコンはソース/ドレーン形態あるいは他の形態でのようにチャンネル上方に提供されよう。
【００４０】
図１０はメモリセル内に含まれるトランジスタ８０を示す。トランジスタ８０は半導体基板７８、基板７８内に形成されたソース/ドレーン領域８８、基板７８内に形成されたソース/ドレーン領域９０及びソース/ドレーン領域８８とソース/ドレーン領域９０との間にＳｉＣを含まないトランジスタチャンネル８９を含む。記憶ノードジャンクション９４はソース/ドレーン領域９０上に提供され、デジットノードジャンクション９４はソース/ドレーン領域８８上に提供されている。特に、記憶ノードジャンクション９２はソース/ドレーン領域９０内にＳｉＣ層８２を含む。デジットノードジャンクション９４はソース/ドレーン領域８８内にＳｉＣ層８３を含む。ＳｉＣ層８２とＳｉＣ層８３の厚みの比較で示されるように、記憶ノードジャンクション９２のＳｉＣはデジットノードジャンクション９４のＳｉＣよりも厚い。そのような厚みの差はデジットノードと比較して記憶ノードで好まれるさらに深いジャンクションに対応する。ゲート誘電体８４はチャンネル８９上に形成され、ゲート８６はゲート誘電体８４上に形成されている。
【００４１】
図１１はメモリセル内に含まれ、図１０のトランジスタ８０に関して上述した特徴を含むトランジスタ１００を示す。トランジスタ１００はＳｉＣを含む記憶/デジットノードジャンクション９８を含むソース/ドレーン９６を含む。スペーサ１０２はソース/ドレーン９６をゲート８６から分離する。トランジスタの従来形態はソース/ドレーンをシリコンエピタキシャル成長を通してチャンネル上方に提供する。ＳｉＣのエピタキシャル成長技術の進歩で、そのようなエピタキシャル成長はソース/ドレーンのためのシリコンエピタキシャル成長と組み合わせることが可能となった。追加的成長がソース/シリコンにＳｉＣを提供するようにエピタキシャルシリコンに望む高さが達成されると、成長プロセスの工程条件は変更されるであろう。
【００４２】
ジャンクション漏電を減少させるために記憶/デジットノードジャンクションにＳｉＣを提供することの利点は、例えば、立体トランジスタであるＳｉＣを含んだチャンネルの両側にゲートを有するトランジスタに対しても適用できる。同様に、ＳｉＣを含む記憶/デジットノードジャンクションは半導体基板の複数の炭酸化部分を含むメモリセルアレイを有するメモリデバイスと、半導体基板のいかなる炭酸化部分をも含まない周辺デバイスに含まれるであろう。
【００４３】
ＳｉＣを記憶/デジットジャンクションに組み込む工程条件や方法により、欠陥が記憶/デジットノードジャンクションのＳｉＣとＳｉの間のインターフェースに発生するかも知れない。従って、そのような追加欠陥の弱点は記憶/デジットノードジャンクションでのジャンクション漏電流の減少の利点を上回る可能性がある。よって、ＳｉＣを含むチャンネルで得られる性能改善を利用しない形態は望ましくない。それでも、そのような実施例でも本発明の多様な特徴を含むため、本明細書で紹介されている。
【００４４】
ノードジャンクションにＳｉＣを提供する弱点には、増加する欠陥密度、欠陥制御ができない場合に増加する漏電流、並びにＳｉＣの集積の結果として増加する処理複雑性が含まれる。しかし利点には、欠陥が制御された場合のジャンクション漏電流減少及び/又はそれらの位置の最良化及びＳｉＣ内の少炭素ドーパント拡散による浅いジャンクション深度が含まれる。浅いジャンクション深度は閾値以下の漏電を制御するソース/ドレーン領域の非常に望ましい改善である。
【００４５】
流路にＳｉＣを提供する利点には、漏電流の減少、大幅に減少したドレーン誘導バリア低下（ＤＩＢＬ）、高バイアスバーンイン条件（高温、高電界）に対する耐久性、低パワーＤＲＡＭの閾値電圧の減少能力、並びにアクセスデバイスのさらなるスケーリングが含まれる。ＤＩＢＬは増加するドレーンバイアスに関するソースインジェクションバリアの低下のことであり、望ましくはなく、さらなる漏電を引き起こす。ＳｉＣを含むチャンネルはドレーンバイアスに対するソースインジェクションの依存性を減少させることでＤＩＢＬを減少させることができる。高ドレーンバイアスでも、ソースインジェクションバリアはＳｉＣを含まないチャンネルほど大幅には低下しない。
【００４６】
漏電流の減少によって様々な利点が得られる。その１つは閾値電圧（Ｖｔ）とゲート・ソース電圧（Ｖｇｓ）をＤＲＡＭ等の低パワー形態用に低下させられることである。よく知られているように、ＶｔとＶｇｓの低下努力やパワー消費の減少努力は高漏電流により限定される。従って、もし漏電流を本発明のＳｉＣを含むチャンネルを使用して減少させることができれば、Ｖｔ及びＶｇｓは低パワーＤＲＡＭ用に減少させられる。
【００４７】
図１３は本発明の１特徴によるコンピュータシステム４００の１実施例を図示する。コンピュータシステム４００はモニタ４０１あるいは他の通信出力デバイス、キーボード４０２または他の通信入力デバイス及びマザーボード４０４を含む。マザーボード４０４はマイクロプロセッサ４０６または他のデータ処理ユニット並びに少なくとも１つのメモリデバイス４０８を搭載できる。メモリデバイス４０８は本発明の様々な特徴を含むことができる。メモリデバイス４０８はメモリセルアレイを含むことができ、そのようなアレイはアドレス回路とカップリングでき、アレイの個々のメモリセルにアクセスできる。さらに、メモリセルアレイはメモリセルからのデータを読み取るための読取回路にカップリングできる。アドレス及び読取回路はメモリデバイス４０８とプロセッサ４０６との間で情報を伝達するのに利用可能である。そのことは図１４で示すマザーボード４０４のブロック図で図示されている。そのブロック図においてアドレス回路は４１０であり、読取回路は４１２である。
【００４８】
本発明の特殊例では、メモリデバイス４０８はメモリモジュールに対応できる。例えば、シングルインラインメモリモジュール（ＳＩＭＭ）とデュアルインラインメモリモジュール（ＤＩＭＭ）は本発明の教示を利用する態様で使用できる。メモリデバイスはデバイスのメモリセルからの読み取りやメモリセルへの書込みを実行することができる別方法を提供する多様なデザインのいずれにも搭載できる。その１例はページモードオペレーションである。ＤＲＡＭ内のページモードオペレーションはメモリセルアレインの横列にアクセスし、アレイの異なる縦列にランダムにアクセスする方法で提供される。縦列及び横列の交点に保存されたデータは縦列がアクセスされている間に読み取られ、出力できる。
【００４９】
別タイプのデバイスは、メモリアレイアドレスで保存されたデータを、アドレスされた縦列が閉鎖された後に出力として利用させる延長データ出力（ＥＤＯ）メモリである。このメモリは、メモリ出力データがメモリバス上で利用できる時間を短縮することなく短いアクセス信号を利用することで通信速度を増加させることができる。他の代用タイプのデバイスにはＳＤＲＡＭ、ＤＤＲ・ＳＤＲＡＭ、ＳＬＤＲＡＭ、ＶＲＡＭ及び直接ＲＤＲＡＭ並びにＳＲＡＭあるいはフラッシュメモリ等が含まれる。
【００５０】
図１５は本発明の例示的電子システム７００の多様な実施例の高レベル構成の単純化されたブロック図である。システム７００は例えばコンピュータシステム、プロセスコントロールシステム、あるいはプロセッサや関連メモリを搭載する他のシステムに対応することができる。電子システム７００は機能素子を有する。例えば、プロセッサあるいは演算/論理ユニット（ＡＬＵ）７０２、コントロールユニット７０４、メモリデバイスユニット７０６及び入力/出力（Ｉ/Ｏ）デバイス７０８を含む。一般的に、電子システム７００はプロセッサ７０２によりデータに対して実行される操作を指定するインストラクションや、プロセッサ７０２、メモリデバイスユニット７０６及びＩ/Ｏデバイス７０８の間での相互作用の固有セットを有するであろう。コントロールユニット７０４は、インストラクションをメモリデバイス７０６から取り出して実行させる一連の操作を連続的に循環させることで、プロセッサ７０２、メモリデバイス７０６及びＩ/Ｏデバイス７０８の全操作を調整する。多様な実施例において、メモリデバイス７０６はランダムアクセスメモリ（ＲＡＭ）デバイス、読取専用メモリ（ＲＯＭ）デバイス及びフロッピディスクドライブやコンパクトディスクＣＤ−ＲＯＭドライブのことき周辺デバイスを含む。それらいずれの電気コンポーネントでも本発明の様々な特徴に従ってＤＲＡＭセルを含むように製造することができる。
【００５１】
図１６は例示的電子システム８００の多様な実施例の高レベル構造の単純化されたブロック図である。システム８００はメモリセルアレイ８０４、アドレスデコーダ８０６、横列アクセス回路８０８、縦列アクセス回路８１０、操作コントロール用読取/書込コントロール回路８１２及び入力/出力回路８１４を有するメモリデバイス８０２を含む。メモリデバイス８０２は、パワー回路８１６及び、メモリセルが低閾値導通状態であるか、高閾値非導通状態であるかを決定するための電流センサーのごときセンサー８２０をさらに含む。図示のパワー回路８１６は電力供給回路８８０、基準電圧提供用回路８８２、第１ワードラインにパルスを提供する回路８８４、第２ワードラインにパルスを提供する回路８８６、及びビットラインにパルスを提供する回路８８８を含む。システム８００はプロセッサ８２２あるいはメモリアクセス用メモリコントローラも含む。
【００５２】
メモリデバイス８０２はワイヤあるいは金属線でプロセッサ８２２から制御信号８２４を受領する。メモリデバイス８０２はＩ/Ｏラインを介してアクセスされるデータの保存に使用される。追加回路や制御信号も提供できる。またメモリデバイス８０２は本発明の説明のために単純化されている。プロセッサ８２２及びメモリデバイス８０２の少なくとも一方は、ここで説明するタイプのメモリデバイスにキャパシタ構造を含むことができる。
【００５３】
ここで説明した様々なシステムは本発明の回路と構造の様々な利用形態の理解を促進することのみを目的としている。プロセッサとメモリデバイスとの間の通信時間を短縮する目的で、様々な電子システムが単パッケージプロセスユニットあるいは単半導体チップで製造できる。
【００５４】
メモリセルの利用はメモリモジュール、デバイスドライバ、パワーモジュール、通信モデム、プロセッサモジュール及びアプリケーション指定モジュールで使用する電子システムを含むことができ、多層の多チップモジュールを含む。そのような回路はさらに、時計、テレビ、携帯電話、パソコン、自動車、業務用制御システム、航空機等の多様な電子システムのサブコンポーネントとしても活用できる。
【００５５】
以上、本発明の様々な実施例を解説したが、それらは本発明の理解を深める目的で解説したのであって、本発明の限定は意図されていない。従って、それら実施例の変更も本発明の範囲内である。
【図面の簡単な説明】
【００５６】
【図１】半導体基板の平面図である。
【図２】図１の基板の一部断面図であり、本発明の１実施例による当初加工ステップを示す。
【図３】図２の基板の一部断面図であり、続く加工ステップを示す。
【図４】図１の基板の一部断面図であり、本発明の別実施例による当初加工ステップを示す。
【図５】本発明の１実施例によるＳｉＣを含むトランジスタの一部断面図である。
【図６】本発明の別実施例によるＳｉＣを含むトランジスタの一部斜視図である。
【図７】本発明の別実施例によるＳｉＣを含むトランジスタの一部斜視図である。
【図８】本発明のさらに別実施例によるＳｉＣを含むトランジスタの一部斜視図である。
【図９】本発明のさらに別実施例によるＳｉＣを含むトランジスタの一部斜視図である。
【図１０】本発明のさらに別実施例によるＳｉＣを含むトランジスタの一部断面図である。
【図１１】本発明のさらに別実施例によるＳｉＣを含むトランジスタの一部断面図である。
【図１２】本発明のさらに別実施例によるＳｉＣを含むトランジスタの一部断面図である。
【図１３】本発明の１利用例であるコンピュータの概略図である。
【図１４】図１３のマザーボードの特徴を示すブロック図である。
【図１５】本発明の１実施例による電子システムの高レベルブロック図である。
【図１６】本発明の別実施例による例示的メモリデバイスの単純化ブロック図である。
【特許請求の範囲】
【請求項１】
メモリデバイスであって、半導体基板と、前記半導体基板上に提供された複数のメモリセルからなるメモリセルのアレイとを含んでおり、前記複数のメモリセルの少なくとも一部はＳｉＣを含んだ前記半導体基板の複数の炭酸化部分を含んでおり、本メモリデバイスは、前記半導体基板上にメモリセルアドレス回路とメモリセル読取回路とを含んだ複数の周辺デバイスをさらに含んでおり、該周辺デバイスの少なくとも一部は前記半導体基板のいずれの炭酸化部分を含まないことを特徴とするメモリデバイス。
【請求項２】
炭酸化部分は導電ドープされていることを特徴とする請求項１記載のデバイス。
【請求項３】
各メモリセルの少なくとも１つのコンポーネントは炭酸化部分を１つ含んでいることを特徴とする請求項１記載のデバイス。
【請求項４】
周辺デバイスのいずれも炭酸化部分の１つを含まないことを特徴とする請求項１記載のデバイス。
【請求項５】
半導体基板は単結晶シリコンを含んでいることを特徴とする請求項１記載のデバイス。
【請求項６】
半導体基板はエピタキシャルシリコンを含んでいることを特徴とする請求項１記載のデバイス。
【請求項７】
少なくとも一部のメモリセルは半導体基板内の平面ＳｉＣ層と、第１ソース/ドレーンと、第２ソース/ドレーンと、該第１ソース/ドレーンと該第２ソース/ドレーンとの間のチャンネルとを含んでいることを特徴とする請求項１記載のデバイス。
【請求項８】
少なくとも一部のメモリセルは、
第１ソース/ドレーンと、
第２ソース/ドレーンと、
前記第１ソース/ドレーンと第２ソース/ドレーンとの間に複数の炭酸化部分の１つを含むチャンネルと、
前記チャンネルの両側と作動式に関係するゲートと、
を含んで構成されるトランジスタを含んでいることを特徴とする請求項１記載のデバイス。
【請求項９】
トランジスタは縦型トランジスタを含んでおり、第１ソース/ドレーンの上方にチャンネルを含み、該チャンネルの上方に第２ソース/ドレーンを含んでいることを特徴とする請求項８記載のデバイス。
【請求項１０】
トランジスタは、横型トランジスタを含んでおり、各第１ソース/ドレーン、第２ソース/ドレーン、ゲート及びチャンネルを通る電流通路の一部は１つの共通高を共有することを特徴とする請求項８記載のデバイス。
【請求項１１】
ゲートとチャンネルとの間にゲート誘電体をさらに含んでおり、該チャンネルのＳｉＣは該ゲート誘電体とのインターフェースに隣接したチャンネル周辺部内に提供されており、該ＳｉＣにより少なくとも部分的に囲まれているチャンネルコア部内には提供されておらず、該チャンネルコア部は第１ソース/ドレーンから第２ソース/ドレーンに延びていることを特徴とする請求項８記載のデバイス。
【請求項１２】
少なくとも一部の個別メモリセルは
第１ソース/ドレーンと、
第２ソース/ドレーンと、
前記第１ソース/ドレーンと第２ソース/ドレーンとの間で半導体基板内に凹設されたゲートと、
前記ゲートの両側と作動式に関係する複数の炭酸化部分の１つを含んだチャンネルと、
を含んで構成されるトランジスタを含んでいることを特徴とする請求項１記載のデバイス。
【請求項１３】
少なくとも一部の個別メモリセルは、
半導体基板内の第１トランジスタソース/ドレーン領域と、
半導体基板内の第２トランジスタソース/ドレーン領域と、
前記第１トランジスタソース/ドレーン領域と前記第２トランジスタソース/ドレーン領域との間にＳｉＣを含まないトランジスタチャンネルと、
前記第１トランジスタソース/ドレーン領域上の記憶ノードジャンクションと、第２トランジスタソース/ドレーン領域上のデジットノードジャンクションと、
を含んでおり、前記記憶ノードジャンクション及び/又は前記デジットノードジャンクションは複数の炭酸化部分の１つを含んでいることを特徴とする請求項１記載のデバイス。
【請求項１４】
記憶ノードジャンクションが炭酸化部分を含む場合にはＳｉＣは略２００から略５００オングストロムの厚みを有し、デジットノードジャンクションが炭酸化部分を含む場合にはＳｉＣは略５０から略１５０オングストロムの厚みを有していることを特徴とする請求項１３記載のデバイス。
【請求項１５】
炭酸化部分を含んだ記憶ノードジャンクション及び/又はデジットノードジャンクションはそれぞれのソース/ドレーン領域のエピタキシャルシリコン上に提供され、該エピタキシャルシリコンはチャンネルの上方に存在することを特徴とする請求項１３記載のデバイス。
【請求項１６】
ＤＲＡＭ、ＳＲＡＭまたはフラッシュメモリを含んでいることを特徴とする請求項１記載のデバイス。
【請求項１７】
ランダムアクセスメモリデバイスであって、
シリコン半導体基板と、
前記シリコン半導体基板上に提供され、それぞれは該シリコン半導体基板内に導電ドープされた平面ＳｉＣ層を含んでおり、該ＳｉＣを第１ソース/ドレーン、第２ソース/ドレーン並びに該第１ソース/ドレーンと該第２ソース/ドレーンとの間のチャンネルを含むトランジスタを含んでいるメモリセルのアレイと、
前記シリコン半導体基板上にメモリセルアドレス回路及びメモリセル読取回路を含み、前記シリコン半導体基板内にＳｉＣ層を含んでいない周辺デバイスと、
を含んでいることを特徴とするランダムアクセスメモリデバイス。
【請求項１８】
シリコン半導体基板は単結晶シリコンを含んでいることを特徴とする請求項１７記載のデバイス。
【請求項１９】
シリコン半導体基板はエピタキシャルシリコンを含んでいることを特徴とする請求項１７記載のデバイス。
【請求項２０】
トランジスタであって、
半導体基板と、
第１ソース/ドレーンと、
第２ソース/ドレーンと、
前記第１ソース/ドレーンと前記第２ソース/ドレーンとの間にＳｉＣを含んだ前記半導体基板の炭酸化部分を含むチャンネルと、
前記チャンネルの両側と作動式に関係するゲートと、
を含んでいることを特徴とするトランジスタ。
【請求項２１】
チャンネルを第１ソース/ドレーンの上方に有し、第２ソース/ドレーンを該チャンネルの上方に有した縦型トランジスタを含んでいることを特徴とする請求項２０記載のトランジスタ。
【請求項２２】
第１ソース/ドレーン、第２ソース/ドレーン、ゲート、及びチャンネルを通過する電流通路のそれぞれの一部が１つの共通高を共有している横型トランジスタを含んでいることを特徴とする請求項２０記載のトランジスタ。
【請求項２３】
ゲートとチャンネルとの間にゲート誘電体をさらに含んでおり、該チャンネルのＳｉＣは該ゲート誘電体とのインターフェースに隣接したチャンネル周辺部内に提供されており、該ＳｉＣにより少なくとも部分的に囲まれているチャンネルコア部内には提供されておらず、該チャンネルコア部は第１ソース/ドレーンから第２ソース/ドレーンに延びていることを特徴とする請求項２０記載のトランジスタ。
【請求項２４】
ＳｉＣは略５０から略１００オングストロムの厚みを有していることを特徴とする請求項２３記載のトランジスタ。
【請求項２５】
メモリデバイスを含んでいることを特徴とする請求項２０記載のトランジスタ。
【請求項２６】
ＤＲＡＭ、ＳＲＡＭまたはフラッシュメモリを含んでいることを特徴とする請求項２５記載のトランジスタ。
【請求項２７】
トランジスタであって、
半導体基板と、
第１ソース/ドレーンと、
第２ソース/ドレーンと、
前記第１ソース/ドレーンと前記第２ソース/ドレーンとの間で前記半導体基板内に凹設されたゲートと、
前記ゲートの両側と作動式に関係するＳｉＣを含んだ前記半導体基板の炭酸化部分を含むチャンネルと、
を含んでいることを特徴とするトランジスタ。
【請求項２８】
ゲートとチャンネルとの間にゲート誘電体をさらに含んでおり、該チャンネルのＳｉＣは該ゲート誘電体とのインターフェースに隣接したチャンネル周辺部内に提供されていることを特徴とする請求項２７記載のトランジスタ。
【請求項２９】
ＳｉＣは略５０から略１００オングストロムの厚みを有していることを特徴とする請求項２８記載のトランジスタ。
【請求項３０】
メモリデバイスを含んでいることを特徴とする請求項２７記載のトランジスタ。
【請求項３１】
ＤＲＡＭ、ＳＲＡＭまたはフラッシュメモリを含んでいることを特徴とする請求項３０記載のトランジスタ。
【請求項３２】
メモリセルであって、
半導体基板と、
前記半導体基板内の第１トランジスタソース/ドレーン領域と、
前記半導体基板内の第２トランジスタソース/ドレーン領域と、
前記第１トランジスタソース/ドレーン領域と前記第２トランジスタソース/ドレーン領域との間にＳｉＣを含まないトランジスタチャンネルと、
前記第１ソース/ドレーン領域上の記憶ノードジャンクションと、前記第２ソース/ドレーン領域上のデジットノードジャンクションと、
を含んでおり、前記記憶ノードジャンクション及び/又はデジットノードジャンクションはＳｉＣを含んだ前記半導体基板の炭酸化部分を含むことを特徴とするメモリセル。
【請求項３３】
記憶ノードジャンクションがＳｉＣを含む場合にはＳｉＣは略２００から略５００オングストロムの厚みを有し、デジットノードジャンクションがＳｉＣを含む場合にはＳｉＣは略５０から略１５０オングストロムの厚みを有していることを特徴とする請求項３２記載のメモリセル。
【請求項３４】
ＳｉＣを含んだ記憶ノードジャンクション及び/又はデジットノードジャンクションはそれぞれのソース/ドレーン領域のエピタキシャルシリコン上に提供され、該エピタキシャルシリコンはチャンネルの上方に存在することを特徴とする請求項３２記載のメモリセル。
【請求項３５】
ＤＲＡＭ、ＳＲＡＭまたはフラッシュメモリを含んでいることを特徴とする請求項３２記載のメモリセル。
【請求項３６】
メモリデバイス製造方法であって、
半導体基板を提供するステップと、
ＳｉＣを含んだ前記半導体基板の複数の炭酸化部分を形成するステップと、
少なくとも一部が前記炭酸化部分を含んだメモリセルのアレイを前記半導体基板上に形成するステップと、
メモリセルアドレス回路及びメモリセル読取回路を有し、少なくとも一部は前記炭酸化部分を含んでいない周辺デバイスを前記半導体基板上に形成するステップと、
を含んでいることを特徴とする方法。
【請求項３７】
炭酸化部分を導電ドープするステップをさらに含んでいることを特徴とする請求項３６記載の方法。
【請求項３８】
炭酸化部分を形成するステップは、
半導体基板のメモリアレイ領域及び周辺デバイス領域の上にマスク層を形成するステップと、
前記メモリアレイ領域上から前記マスク層を除去するステップと、
前記メモリアレイ領域と接触状態であるが、前記周辺デバイス領域とは非接触状態でＳｉＣ層を形成するステップと、
前記周辺デバイス領域から前記マスク層を除去するステップと、
を含んでいることを特徴とする請求項３６記載の方法。
【請求項３９】
マスク層は窒化ケイ素を含んでいることを特徴とする請求項３８記載の方法。
【請求項４０】
炭酸化部分を形成するステップは、
半導体基板のメモリアレイ領域及び周辺デバイス領域と接触状態でＳｉＣ層を形成するステップと、
前記周辺デバイス領域から前記ＳｉＣ層を除去し、前記メモリアレイ領域の少なくとも一部に該ＳｉＣ層を残すステップと、
を含んでいることを特徴とする請求項３６記載の方法。
【請求項４１】
複数の炭酸化部分を形成するステップは、半導体基板上でのＳｉＣエピタキシャル成長を含んでいることを特徴とする請求項３６記載の方法。
【請求項４２】
複数の炭酸化部分を形成するステップは、半導体基板内への炭素のイオンインプラントステップ及び/又はガス拡散ステップを含んでいることを特徴とする請求項３６記載の方法。
【請求項４３】
各メモリセルの少なくとも１つのコンポーネントは複数の炭酸化部分の１つを含んでいることを特徴とする請求項３６記載の方法。
【請求項４４】
複数の周辺デバイスのいずれも複数の炭酸化部分の１つを含まないことを特徴とする請求項３６記載の方法。
【請求項４５】
半導体基板は単結晶シリコンを含んでいることを特徴とする請求項３６記載の方法。
【請求項４６】
半導体基板はエピタキシャルシリコンを含んでいることを特徴とする請求項３６記載の方法。
【請求項４７】
複数のメモリセルの少なくとも一部を形成するステップは、半導体基板内に平面ＳｉＣ層を形成し、第１ソース/ドレーン、第２ソース/ドレーン及び該第１ソース/ドレーンと該第２ソース/ドレーンとの間のチャンネルに前記ＳｉＣ層を含んだトランジスタを形成するステップを含んでいることを特徴とする請求項３６記載の方法。
【請求項４８】
少なくとも一部の個別メモリセルを形成するステップは、
第１ソース/ドレーンと、
第２ソース/ドレーンと、
前記第１ソース/ドレーンと前記第２ソース/ドレーンとの間に複数の炭酸化部分の１つを含んだチャンネルと、
前記チャンネルの両側と作動式に関係するゲートと、
を含んだトランジスタを形成するステップを含んでいることを特徴とする請求項３６記載の方法。
【請求項４９】
トランジスタを形成するステップは、第１ソース/ドレーン上方にチャンネルが提供され、該チャンネルの上方に第２ソース/ドレーンが提供された縦型トランジスタを形成するステップを含んでいることを特徴とする請求項４８記載の方法。
【請求項５０】
トランジスタを形成するステップは、第１ソース/ドレーン、第２ソース/ドレーン、ゲート、及びチャンネルを通過する電流通路のそれぞれの一部が共通高を共有している横型トランジスタを形成するステップを含んでいることを特徴とする請求項４８記載の方法。
【請求項５１】
ゲートとチャンネルとの間にゲート誘電体を形成するステップをさらに含んでおり、該チャンネルのＳｉＣは該ゲート誘電体とのインターフェースに隣接するチャンネル周辺部内に提供され、該ＳｉＣにより少なくとも部分的に囲まれるチャンネルコア部内には提供されておらず、該チャンネルコア部は第１ソース/ドレーンから第２ソース/ドレーンに延びていることを特徴とする請求項４８記載の方法。
【請求項５２】
個別メモリセルの少なくとも一部を形成するステップは、
第１ソース/ドレーンと、
第２ソース/ドレーンと、
前記第１ソース/ドレーンと前記第２ソース/ドレーンとの間で半導体基板内に凹設されたゲートと、
前記ゲートの両側と作動式に関係する複数の炭酸化部分の１つを含んだチャンネルと、
を含んだトランジスタを形成するステップを含んでいることを特徴とする請求項３６記載の方法。
【請求項５３】
個別メモリセルの少なくとも一部を形成するステップは、
第１ソース/ドレーン領域を半導体基板内に形成するステップと、
第２ソース/ドレーン領域を前記半導体基板内に形成するステップと、
前記第１ソース/ドレーン領域と前記第２ソース/ドレーン領域との間にＳｉＣを含まないトランジスタチャンネルを形成するステップと、
前記第１ソース/ドレーン領域上に記憶ノードジャンクションを形成し、前記第２ソース/ドレーン領域上にデジットノードジャンクションを形成するステップと、
を含んでおり、前記記憶ノードジャンクション及び/又はデジットノードジャンクションは複数の炭酸化部分の１つを含んでいることを特徴とする請求項３６記載の方法。
【請求項５４】
記憶ノードジャンクションは炭酸化部分を含んでおり、ＳｉＣは略２００から略５００オングストロムの厚みに形成され、デジットノードジャンクションが炭酸化部分を含む場合には、該ＳｉＣは略５０から略１５０オングストロムの厚みに形成されることを特徴とする請求項５３記載の方法。
【請求項５５】
ＳｉＣ半導体基板を含んだ記憶ノードジャンクション及び/又はデジットノードジャンクションはそれぞれのソース/ドレーン領域のエピタキシャルシリコン上に形成され、該エピタキシャルシリコンはチャンネル上方に提供されていることを特徴とする請求項５３記載の方法。
【請求項５６】
ＤＲＡＭ、ＳＲＡＭまたはフラッシュメモリ内にメモリデバイスを形成するステップを含んでいることを特徴とする請求項３６記載の方法。
【請求項５７】
ランダムアクセスメモリデバイス形成方法であって、
シリコン半導体基板を提供するステップと、
前記シリコン半導体基板内に導電ドープされた平面ＳｉＣ層を形成するステップと、
前記シリコン半導体基板上にメモリセルのアレイを形成するステップと、
を含んでおり、それぞれの個別メモリセルは第１ソース/ドレーン、第２ソース/ドレーン及び該第１ソース/ドレーンと該第２ソース/ドレーンとの間のチャンネル内に前記ＳｉＣ層を含んだトランジスタを含んでおり、本方法は、
前記シリコン半導体基板上にメモリセルアドレス回路とメモリセル読取回路とを含んだ周辺デバイスを形成するステップをさらに含んでおり、前記周辺デバイスのいずれも前記シリコン半導体基板内にＳｉＣ層を含まないことを特徴とする方法。
【請求項５８】
半導体基板は単結晶シリコンを含んでいることを特徴とする請求項５７記載の方法。
【請求項５９】
半導体基板はエピタキシャルシリコンを含んでいることを特徴とする請求項５７記載の方法。
【請求項６０】
トランジスタ形成方法であって、
半導体基板を提供するステップと、
第１ソース/ドレーンを形成するステップと、
第２ソース/ドレーンを形成するステップと、
前記第１ソース/ドレーンと前記第２ソース/ドレーンとの間にＳｉＣを含んだ前記半導体基板の炭酸化部分を含むチャンネルを形成するステップと、
前記チャンネルの両側と作動式に関係するゲートを形成するステップと、
を含んでいることを特徴とする方法。
【請求項６１】
第１ソース/ドレーンの上方にチャンネルを有し、該チャンネルの上方に第２ソース/ドレーンを有した縦型トランジスタを形成するステップを含んでいることを特徴とする請求項６０記載の方法。
【請求項６２】
第１ソース/ドレーン、第２ソース/ドレーン、ゲート、及びチャンネルを通過する電流通路のそれぞれの一部が共通高を共有している横型トランジスタを形成するステップを含んでいることを特徴とする請求項６０記載の方法。
【請求項６３】
ゲートとチャンネルとの間にゲート誘電体を形成するステップをさらに含んでおり、該チャンネルのＳｉＣは該ゲート誘電体とのインターフェースに隣接するチャンネル周辺部内に提供され、該ＳｉＣにより少なくとも部分的に囲まれるチャンネルコア部内には提供されておらず、該チャンネルコア部は第１ソース/ドレーンから第２ソース/ドレーンに延びていることを特徴とする請求項６０記載の方法。
【請求項６４】
ＳｉＣは略５０から略１００オングストロムの厚みを有していることを特徴とする請求項６３記載の方法。
【請求項６５】
トランジスタをメモリデバイス内に形成するステップを含んでいることを特徴とする請求項６０記載の方法。
【請求項６６】
メモリデバイスをＤＲＡＭ、ＳＲＡＭまたはフラッシュメモリ内に形成するステップを含んでいることを特徴とする請求項６５記載の方法。
【請求項６７】
トランジスタ形成方法であって、
半導体基板を提供するステップと、
第１ソース/ドレーンを形成するステップと、
第２ソース/ドレーンを形成するステップと、
ＳｉＣを含んだ前記半導体基板の炭酸化部分を含むチャンネルを形成するステップと、
前記第１ソース/ドレーンと前記第２ソース/ドレーンとの間で前記半導体基板内にゲートを凹設するステップと、
を含み、前記チャンネルは前記ゲートの両側と作動式に関係することを特徴とする方法。
【請求項６８】
ゲートとチャンネルとの間にゲート誘電体を形成するステップをさらに含んでおり、該チャンネルのＳｉＣは該ゲート誘電体とのインターフェースに隣接するチャンネル周辺部内に提供されていることを特徴とする請求項６７記載の方法。
【請求項６９】
ＳｉＣは略５０から略１００オングストロムの厚みを有していることを特徴とする請求項６８記載の方法。
【請求項７０】
トランジスタをメモリデバイス内に形成するステップを含んでいることを特徴とする請求項６７記載の方法。
【請求項７１】
メモリデバイスをＤＲＡＭ、ＳＲＡＭまたはフラッシュメモリ内に形成するステップを含んでいることを特徴とする請求項７０記載の方法。
【請求項７２】
メモリセル形成方法であって、
半導体基板を提供するステップと、
第１ソース/ドレーン領域を前記半導体基板内に形成するステップと、
第２ソース/ドレーン領域を前記半導体基板内に形成するステップと、
前記第１ソース/ドレーン領域と前記第２ソース/ドレーン領域との間にＳｉＣを含まないトランジスタチャンネルを形成するステップと、
前記第１ソース/ドレーン領域上に記憶ノードジャンクションを形成し、前記第２ソース/ドレーン領域上にデジットノードジャンクションを形成するステップと、
を含んでおり、前記記憶ノードジャンクション及び/又は前記デジットノードジャンクションはＳｉＣを含んだ前記半導体基板の炭酸化部分を含むことを特徴とする方法。
【請求項７３】
記憶ノードジャンクションが炭酸化部分を含む場合には、ＳｉＣは略２００から略５００オングストロムの厚みに形成され、デジットノードジャンクションがＳｉＣを含む場合には、該ＳｉＣは略５０から略１５０オングストロムの厚みに形成されることを特徴とする請求項７２記載の方法。
【請求項７４】
ＳｉＣを含んだ記憶ノードジャンクション及び/又はデジットノードジャンクションはそれぞれのソース/ドレーン領域のエピタキシャルシリコン上に形成され、該エピタキシャルシリコンはチャンネル上方に提供されていることを特徴とする請求項７２記載の方法。
【請求項７５】
メモリデバイスはＤＲＡＭ、ＳＲＡＭまたはフラッシュメモリ内に形成されていることを特徴とする請求項７２記載の方法。
【請求項１】
メモリデバイスであって、半導体基板と、前記半導体基板上に提供された複数のメモリセルからなるメモリセルのアレイとを含んでおり、前記複数のメモリセルの少なくとも一部はＳｉＣを含んだ前記半導体基板の複数の炭酸化部分を含んでおり、本メモリデバイスは、前記半導体基板上にメモリセルアドレス回路とメモリセル読取回路とを含んだ複数の周辺デバイスをさらに含んでおり、該周辺デバイスの少なくとも一部は前記半導体基板のいずれの炭酸化部分を含まないことを特徴とするメモリデバイス。
【請求項２】
炭酸化部分は導電ドープされていることを特徴とする請求項１記載のデバイス。
【請求項３】
各メモリセルの少なくとも１つのコンポーネントは炭酸化部分を１つ含んでいることを特徴とする請求項１記載のデバイス。
【請求項４】
周辺デバイスのいずれも炭酸化部分の１つを含まないことを特徴とする請求項１記載のデバイス。
【請求項５】
半導体基板は単結晶シリコンを含んでいることを特徴とする請求項１記載のデバイス。
【請求項６】
半導体基板はエピタキシャルシリコンを含んでいることを特徴とする請求項１記載のデバイス。
【請求項７】
少なくとも一部のメモリセルは半導体基板内の平面ＳｉＣ層と、第１ソース/ドレーンと、第２ソース/ドレーンと、該第１ソース/ドレーンと該第２ソース/ドレーンとの間のチャンネルとを含んでいることを特徴とする請求項１記載のデバイス。
【請求項８】
少なくとも一部のメモリセルは、
第１ソース/ドレーンと、
第２ソース/ドレーンと、
前記第１ソース/ドレーンと第２ソース/ドレーンとの間に複数の炭酸化部分の１つを含むチャンネルと、
前記チャンネルの両側と作動式に関係するゲートと、
を含んで構成されるトランジスタを含んでいることを特徴とする請求項１記載のデバイス。
【請求項９】
トランジスタは縦型トランジスタを含んでおり、第１ソース/ドレーンの上方にチャンネルを含み、該チャンネルの上方に第２ソース/ドレーンを含んでいることを特徴とする請求項８記載のデバイス。
【請求項１０】
トランジスタは、横型トランジスタを含んでおり、各第１ソース/ドレーン、第２ソース/ドレーン、ゲート及びチャンネルを通る電流通路の一部は１つの共通高を共有することを特徴とする請求項８記載のデバイス。
【請求項１１】
ゲートとチャンネルとの間にゲート誘電体をさらに含んでおり、該チャンネルのＳｉＣは該ゲート誘電体とのインターフェースに隣接したチャンネル周辺部内に提供されており、該ＳｉＣにより少なくとも部分的に囲まれているチャンネルコア部内には提供されておらず、該チャンネルコア部は第１ソース/ドレーンから第２ソース/ドレーンに延びていることを特徴とする請求項８記載のデバイス。
【請求項１２】
少なくとも一部の個別メモリセルは
第１ソース/ドレーンと、
第２ソース/ドレーンと、
前記第１ソース/ドレーンと第２ソース/ドレーンとの間で半導体基板内に凹設されたゲートと、
前記ゲートの両側と作動式に関係する複数の炭酸化部分の１つを含んだチャンネルと、
を含んで構成されるトランジスタを含んでいることを特徴とする請求項１記載のデバイス。
【請求項１３】
少なくとも一部の個別メモリセルは、
半導体基板内の第１トランジスタソース/ドレーン領域と、
半導体基板内の第２トランジスタソース/ドレーン領域と、
前記第１トランジスタソース/ドレーン領域と前記第２トランジスタソース/ドレーン領域との間にＳｉＣを含まないトランジスタチャンネルと、
前記第１トランジスタソース/ドレーン領域上の記憶ノードジャンクションと、第２トランジスタソース/ドレーン領域上のデジットノードジャンクションと、
を含んでおり、前記記憶ノードジャンクション及び/又は前記デジットノードジャンクションは複数の炭酸化部分の１つを含んでいることを特徴とする請求項１記載のデバイス。
【請求項１４】
記憶ノードジャンクションが炭酸化部分を含む場合にはＳｉＣは略２００から略５００オングストロムの厚みを有し、デジットノードジャンクションが炭酸化部分を含む場合にはＳｉＣは略５０から略１５０オングストロムの厚みを有していることを特徴とする請求項１３記載のデバイス。
【請求項１５】
炭酸化部分を含んだ記憶ノードジャンクション及び/又はデジットノードジャンクションはそれぞれのソース/ドレーン領域のエピタキシャルシリコン上に提供され、該エピタキシャルシリコンはチャンネルの上方に存在することを特徴とする請求項１３記載のデバイス。
【請求項１６】
ＤＲＡＭ、ＳＲＡＭまたはフラッシュメモリを含んでいることを特徴とする請求項１記載のデバイス。
【請求項１７】
ランダムアクセスメモリデバイスであって、
シリコン半導体基板と、
前記シリコン半導体基板上に提供され、それぞれは該シリコン半導体基板内に導電ドープされた平面ＳｉＣ層を含んでおり、該ＳｉＣを第１ソース/ドレーン、第２ソース/ドレーン並びに該第１ソース/ドレーンと該第２ソース/ドレーンとの間のチャンネルを含むトランジスタを含んでいるメモリセルのアレイと、
前記シリコン半導体基板上にメモリセルアドレス回路及びメモリセル読取回路を含み、前記シリコン半導体基板内にＳｉＣ層を含んでいない周辺デバイスと、
を含んでいることを特徴とするランダムアクセスメモリデバイス。
【請求項１８】
シリコン半導体基板は単結晶シリコンを含んでいることを特徴とする請求項１７記載のデバイス。
【請求項１９】
シリコン半導体基板はエピタキシャルシリコンを含んでいることを特徴とする請求項１７記載のデバイス。
【請求項２０】
トランジスタであって、
半導体基板と、
第１ソース/ドレーンと、
第２ソース/ドレーンと、
前記第１ソース/ドレーンと前記第２ソース/ドレーンとの間にＳｉＣを含んだ前記半導体基板の炭酸化部分を含むチャンネルと、
前記チャンネルの両側と作動式に関係するゲートと、
を含んでいることを特徴とするトランジスタ。
【請求項２１】
チャンネルを第１ソース/ドレーンの上方に有し、第２ソース/ドレーンを該チャンネルの上方に有した縦型トランジスタを含んでいることを特徴とする請求項２０記載のトランジスタ。
【請求項２２】
第１ソース/ドレーン、第２ソース/ドレーン、ゲート、及びチャンネルを通過する電流通路のそれぞれの一部が１つの共通高を共有している横型トランジスタを含んでいることを特徴とする請求項２０記載のトランジスタ。
【請求項２３】
ゲートとチャンネルとの間にゲート誘電体をさらに含んでおり、該チャンネルのＳｉＣは該ゲート誘電体とのインターフェースに隣接したチャンネル周辺部内に提供されており、該ＳｉＣにより少なくとも部分的に囲まれているチャンネルコア部内には提供されておらず、該チャンネルコア部は第１ソース/ドレーンから第２ソース/ドレーンに延びていることを特徴とする請求項２０記載のトランジスタ。
【請求項２４】
ＳｉＣは略５０から略１００オングストロムの厚みを有していることを特徴とする請求項２３記載のトランジスタ。
【請求項２５】
メモリデバイスを含んでいることを特徴とする請求項２０記載のトランジスタ。
【請求項２６】
ＤＲＡＭ、ＳＲＡＭまたはフラッシュメモリを含んでいることを特徴とする請求項２５記載のトランジスタ。
【請求項２７】
トランジスタであって、
半導体基板と、
第１ソース/ドレーンと、
第２ソース/ドレーンと、
前記第１ソース/ドレーンと前記第２ソース/ドレーンとの間で前記半導体基板内に凹設されたゲートと、
前記ゲートの両側と作動式に関係するＳｉＣを含んだ前記半導体基板の炭酸化部分を含むチャンネルと、
を含んでいることを特徴とするトランジスタ。
【請求項２８】
ゲートとチャンネルとの間にゲート誘電体をさらに含んでおり、該チャンネルのＳｉＣは該ゲート誘電体とのインターフェースに隣接したチャンネル周辺部内に提供されていることを特徴とする請求項２７記載のトランジスタ。
【請求項２９】
ＳｉＣは略５０から略１００オングストロムの厚みを有していることを特徴とする請求項２８記載のトランジスタ。
【請求項３０】
メモリデバイスを含んでいることを特徴とする請求項２７記載のトランジスタ。
【請求項３１】
ＤＲＡＭ、ＳＲＡＭまたはフラッシュメモリを含んでいることを特徴とする請求項３０記載のトランジスタ。
【請求項３２】
メモリセルであって、
半導体基板と、
前記半導体基板内の第１トランジスタソース/ドレーン領域と、
前記半導体基板内の第２トランジスタソース/ドレーン領域と、
前記第１トランジスタソース/ドレーン領域と前記第２トランジスタソース/ドレーン領域との間にＳｉＣを含まないトランジスタチャンネルと、
前記第１ソース/ドレーン領域上の記憶ノードジャンクションと、前記第２ソース/ドレーン領域上のデジットノードジャンクションと、
を含んでおり、前記記憶ノードジャンクション及び/又はデジットノードジャンクションはＳｉＣを含んだ前記半導体基板の炭酸化部分を含むことを特徴とするメモリセル。
【請求項３３】
記憶ノードジャンクションがＳｉＣを含む場合にはＳｉＣは略２００から略５００オングストロムの厚みを有し、デジットノードジャンクションがＳｉＣを含む場合にはＳｉＣは略５０から略１５０オングストロムの厚みを有していることを特徴とする請求項３２記載のメモリセル。
【請求項３４】
ＳｉＣを含んだ記憶ノードジャンクション及び/又はデジットノードジャンクションはそれぞれのソース/ドレーン領域のエピタキシャルシリコン上に提供され、該エピタキシャルシリコンはチャンネルの上方に存在することを特徴とする請求項３２記載のメモリセル。
【請求項３５】
ＤＲＡＭ、ＳＲＡＭまたはフラッシュメモリを含んでいることを特徴とする請求項３２記載のメモリセル。
【請求項３６】
メモリデバイス製造方法であって、
半導体基板を提供するステップと、
ＳｉＣを含んだ前記半導体基板の複数の炭酸化部分を形成するステップと、
少なくとも一部が前記炭酸化部分を含んだメモリセルのアレイを前記半導体基板上に形成するステップと、
メモリセルアドレス回路及びメモリセル読取回路を有し、少なくとも一部は前記炭酸化部分を含んでいない周辺デバイスを前記半導体基板上に形成するステップと、
を含んでいることを特徴とする方法。
【請求項３７】
炭酸化部分を導電ドープするステップをさらに含んでいることを特徴とする請求項３６記載の方法。
【請求項３８】
炭酸化部分を形成するステップは、
半導体基板のメモリアレイ領域及び周辺デバイス領域の上にマスク層を形成するステップと、
前記メモリアレイ領域上から前記マスク層を除去するステップと、
前記メモリアレイ領域と接触状態であるが、前記周辺デバイス領域とは非接触状態でＳｉＣ層を形成するステップと、
前記周辺デバイス領域から前記マスク層を除去するステップと、
を含んでいることを特徴とする請求項３６記載の方法。
【請求項３９】
マスク層は窒化ケイ素を含んでいることを特徴とする請求項３８記載の方法。
【請求項４０】
炭酸化部分を形成するステップは、
半導体基板のメモリアレイ領域及び周辺デバイス領域と接触状態でＳｉＣ層を形成するステップと、
前記周辺デバイス領域から前記ＳｉＣ層を除去し、前記メモリアレイ領域の少なくとも一部に該ＳｉＣ層を残すステップと、
を含んでいることを特徴とする請求項３６記載の方法。
【請求項４１】
複数の炭酸化部分を形成するステップは、半導体基板上でのＳｉＣエピタキシャル成長を含んでいることを特徴とする請求項３６記載の方法。
【請求項４２】
複数の炭酸化部分を形成するステップは、半導体基板内への炭素のイオンインプラントステップ及び/又はガス拡散ステップを含んでいることを特徴とする請求項３６記載の方法。
【請求項４３】
各メモリセルの少なくとも１つのコンポーネントは複数の炭酸化部分の１つを含んでいることを特徴とする請求項３６記載の方法。
【請求項４４】
複数の周辺デバイスのいずれも複数の炭酸化部分の１つを含まないことを特徴とする請求項３６記載の方法。
【請求項４５】
半導体基板は単結晶シリコンを含んでいることを特徴とする請求項３６記載の方法。
【請求項４６】
半導体基板はエピタキシャルシリコンを含んでいることを特徴とする請求項３６記載の方法。
【請求項４７】
複数のメモリセルの少なくとも一部を形成するステップは、半導体基板内に平面ＳｉＣ層を形成し、第１ソース/ドレーン、第２ソース/ドレーン及び該第１ソース/ドレーンと該第２ソース/ドレーンとの間のチャンネルに前記ＳｉＣ層を含んだトランジスタを形成するステップを含んでいることを特徴とする請求項３６記載の方法。
【請求項４８】
少なくとも一部の個別メモリセルを形成するステップは、
第１ソース/ドレーンと、
第２ソース/ドレーンと、
前記第１ソース/ドレーンと前記第２ソース/ドレーンとの間に複数の炭酸化部分の１つを含んだチャンネルと、
前記チャンネルの両側と作動式に関係するゲートと、
を含んだトランジスタを形成するステップを含んでいることを特徴とする請求項３６記載の方法。
【請求項４９】
トランジスタを形成するステップは、第１ソース/ドレーン上方にチャンネルが提供され、該チャンネルの上方に第２ソース/ドレーンが提供された縦型トランジスタを形成するステップを含んでいることを特徴とする請求項４８記載の方法。
【請求項５０】
トランジスタを形成するステップは、第１ソース/ドレーン、第２ソース/ドレーン、ゲート、及びチャンネルを通過する電流通路のそれぞれの一部が共通高を共有している横型トランジスタを形成するステップを含んでいることを特徴とする請求項４８記載の方法。
【請求項５１】
ゲートとチャンネルとの間にゲート誘電体を形成するステップをさらに含んでおり、該チャンネルのＳｉＣは該ゲート誘電体とのインターフェースに隣接するチャンネル周辺部内に提供され、該ＳｉＣにより少なくとも部分的に囲まれるチャンネルコア部内には提供されておらず、該チャンネルコア部は第１ソース/ドレーンから第２ソース/ドレーンに延びていることを特徴とする請求項４８記載の方法。
【請求項５２】
個別メモリセルの少なくとも一部を形成するステップは、
第１ソース/ドレーンと、
第２ソース/ドレーンと、
前記第１ソース/ドレーンと前記第２ソース/ドレーンとの間で半導体基板内に凹設されたゲートと、
前記ゲートの両側と作動式に関係する複数の炭酸化部分の１つを含んだチャンネルと、
を含んだトランジスタを形成するステップを含んでいることを特徴とする請求項３６記載の方法。
【請求項５３】
個別メモリセルの少なくとも一部を形成するステップは、
第１ソース/ドレーン領域を半導体基板内に形成するステップと、
第２ソース/ドレーン領域を前記半導体基板内に形成するステップと、
前記第１ソース/ドレーン領域と前記第２ソース/ドレーン領域との間にＳｉＣを含まないトランジスタチャンネルを形成するステップと、
前記第１ソース/ドレーン領域上に記憶ノードジャンクションを形成し、前記第２ソース/ドレーン領域上にデジットノードジャンクションを形成するステップと、
を含んでおり、前記記憶ノードジャンクション及び/又はデジットノードジャンクションは複数の炭酸化部分の１つを含んでいることを特徴とする請求項３６記載の方法。
【請求項５４】
記憶ノードジャンクションは炭酸化部分を含んでおり、ＳｉＣは略２００から略５００オングストロムの厚みに形成され、デジットノードジャンクションが炭酸化部分を含む場合には、該ＳｉＣは略５０から略１５０オングストロムの厚みに形成されることを特徴とする請求項５３記載の方法。
【請求項５５】
ＳｉＣ半導体基板を含んだ記憶ノードジャンクション及び/又はデジットノードジャンクションはそれぞれのソース/ドレーン領域のエピタキシャルシリコン上に形成され、該エピタキシャルシリコンはチャンネル上方に提供されていることを特徴とする請求項５３記載の方法。
【請求項５６】
ＤＲＡＭ、ＳＲＡＭまたはフラッシュメモリ内にメモリデバイスを形成するステップを含んでいることを特徴とする請求項３６記載の方法。
【請求項５７】
ランダムアクセスメモリデバイス形成方法であって、
シリコン半導体基板を提供するステップと、
前記シリコン半導体基板内に導電ドープされた平面ＳｉＣ層を形成するステップと、
前記シリコン半導体基板上にメモリセルのアレイを形成するステップと、
を含んでおり、それぞれの個別メモリセルは第１ソース/ドレーン、第２ソース/ドレーン及び該第１ソース/ドレーンと該第２ソース/ドレーンとの間のチャンネル内に前記ＳｉＣ層を含んだトランジスタを含んでおり、本方法は、
前記シリコン半導体基板上にメモリセルアドレス回路とメモリセル読取回路とを含んだ周辺デバイスを形成するステップをさらに含んでおり、前記周辺デバイスのいずれも前記シリコン半導体基板内にＳｉＣ層を含まないことを特徴とする方法。
【請求項５８】
半導体基板は単結晶シリコンを含んでいることを特徴とする請求項５７記載の方法。
【請求項５９】
半導体基板はエピタキシャルシリコンを含んでいることを特徴とする請求項５７記載の方法。
【請求項６０】
トランジスタ形成方法であって、
半導体基板を提供するステップと、
第１ソース/ドレーンを形成するステップと、
第２ソース/ドレーンを形成するステップと、
前記第１ソース/ドレーンと前記第２ソース/ドレーンとの間にＳｉＣを含んだ前記半導体基板の炭酸化部分を含むチャンネルを形成するステップと、
前記チャンネルの両側と作動式に関係するゲートを形成するステップと、
を含んでいることを特徴とする方法。
【請求項６１】
第１ソース/ドレーンの上方にチャンネルを有し、該チャンネルの上方に第２ソース/ドレーンを有した縦型トランジスタを形成するステップを含んでいることを特徴とする請求項６０記載の方法。
【請求項６２】
第１ソース/ドレーン、第２ソース/ドレーン、ゲート、及びチャンネルを通過する電流通路のそれぞれの一部が共通高を共有している横型トランジスタを形成するステップを含んでいることを特徴とする請求項６０記載の方法。
【請求項６３】
ゲートとチャンネルとの間にゲート誘電体を形成するステップをさらに含んでおり、該チャンネルのＳｉＣは該ゲート誘電体とのインターフェースに隣接するチャンネル周辺部内に提供され、該ＳｉＣにより少なくとも部分的に囲まれるチャンネルコア部内には提供されておらず、該チャンネルコア部は第１ソース/ドレーンから第２ソース/ドレーンに延びていることを特徴とする請求項６０記載の方法。
【請求項６４】
ＳｉＣは略５０から略１００オングストロムの厚みを有していることを特徴とする請求項６３記載の方法。
【請求項６５】
トランジスタをメモリデバイス内に形成するステップを含んでいることを特徴とする請求項６０記載の方法。
【請求項６６】
メモリデバイスをＤＲＡＭ、ＳＲＡＭまたはフラッシュメモリ内に形成するステップを含んでいることを特徴とする請求項６５記載の方法。
【請求項６７】
トランジスタ形成方法であって、
半導体基板を提供するステップと、
第１ソース/ドレーンを形成するステップと、
第２ソース/ドレーンを形成するステップと、
ＳｉＣを含んだ前記半導体基板の炭酸化部分を含むチャンネルを形成するステップと、
前記第１ソース/ドレーンと前記第２ソース/ドレーンとの間で前記半導体基板内にゲートを凹設するステップと、
を含み、前記チャンネルは前記ゲートの両側と作動式に関係することを特徴とする方法。
【請求項６８】
ゲートとチャンネルとの間にゲート誘電体を形成するステップをさらに含んでおり、該チャンネルのＳｉＣは該ゲート誘電体とのインターフェースに隣接するチャンネル周辺部内に提供されていることを特徴とする請求項６７記載の方法。
【請求項６９】
ＳｉＣは略５０から略１００オングストロムの厚みを有していることを特徴とする請求項６８記載の方法。
【請求項７０】
トランジスタをメモリデバイス内に形成するステップを含んでいることを特徴とする請求項６７記載の方法。
【請求項７１】
メモリデバイスをＤＲＡＭ、ＳＲＡＭまたはフラッシュメモリ内に形成するステップを含んでいることを特徴とする請求項７０記載の方法。
【請求項７２】
メモリセル形成方法であって、
半導体基板を提供するステップと、
第１ソース/ドレーン領域を前記半導体基板内に形成するステップと、
第２ソース/ドレーン領域を前記半導体基板内に形成するステップと、
前記第１ソース/ドレーン領域と前記第２ソース/ドレーン領域との間にＳｉＣを含まないトランジスタチャンネルを形成するステップと、
前記第１ソース/ドレーン領域上に記憶ノードジャンクションを形成し、前記第２ソース/ドレーン領域上にデジットノードジャンクションを形成するステップと、
を含んでおり、前記記憶ノードジャンクション及び/又は前記デジットノードジャンクションはＳｉＣを含んだ前記半導体基板の炭酸化部分を含むことを特徴とする方法。
【請求項７３】
記憶ノードジャンクションが炭酸化部分を含む場合には、ＳｉＣは略２００から略５００オングストロムの厚みに形成され、デジットノードジャンクションがＳｉＣを含む場合には、該ＳｉＣは略５０から略１５０オングストロムの厚みに形成されることを特徴とする請求項７２記載の方法。
【請求項７４】
ＳｉＣを含んだ記憶ノードジャンクション及び/又はデジットノードジャンクションはそれぞれのソース/ドレーン領域のエピタキシャルシリコン上に形成され、該エピタキシャルシリコンはチャンネル上方に提供されていることを特徴とする請求項７２記載の方法。
【請求項７５】
メモリデバイスはＤＲＡＭ、ＳＲＡＭまたはフラッシュメモリ内に形成されていることを特徴とする請求項７２記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公表番号】特表２００８−５０８７２５（Ｐ２００８−５０８７２５Ａ）
【公表日】平成２０年３月２１日（２００８．３．２１）
【国際特許分類】
【出願番号】特願２００７−５２３７００（Ｐ２００７−５２３７００）
【出願日】平成１７年７月２５日（２００５．７．２５）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０２６３６５
【国際公開番号】ＷＯ２００６／０１２６２６
【国際公開日】平成１８年２月２日（２００６．２．２）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
【公表日】平成２０年３月２１日（２００８．３．２１）
【国際特許分類】
【出願日】平成１７年７月２５日（２００５．７．２５）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０２６３６５
【国際公開番号】ＷＯ２００６／０１２６２６
【国際公開日】平成１８年２月２日（２００６．２．２）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
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