【課題】 従来技術の問題およびその他の問題を解決するメモリセル構造のシステムを提供する。
【解決手段】 ＳＲＡＭデバイスは基板中のディープＮウェル領域中にあるＳＲＡＭセルを含む。ＳＲＡＭセル中のＰウェル領域は、ＳＲＡＭセルの６５％よりも少ないセル領域を占める。ＳＲＡＭセルは、セル領域の長辺と短辺との比率が１．８よりも大きい。ＳＲＡＭセル中の複数のＮＭＯＳトランジスタ中にある活性領域が占める総面積は、ＳＲＡＭセル領域の２５％よりも少ない。ＳＲＡＭセル中のプルアップトランジスタのチャネル幅とＳＲＡＭセル中のプルダウントランジスタのチャネル幅との比率は０．８よりも大きい。ＳＲＡＭセルは、ホウ素を含まない層間絶縁膜層と、誘電率が３よりも小さい金属間絶縁膜層と、厚みが２０ミクロンよりも小さいポリイミド層とをさらに含む。 （もっと読む）

本発明は、垂直に延びるピラー（８０，８２）を含む半導体構造、及び、そのような構造を形成する方法を含む。垂直に延びるピラーは、トランジスタデバイス（８０，９５）内に組み込まれることができ、トランジスタデバイスの垂直に延びるチャネル領域を含むことができる。トランジスタデバイスは、集積回路内に組み込まれることができ、ある態様では、たとえば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）構造などのメモリ構造に組み込まれる。
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【課題】 面積の増大なしにメモリセルのデータを一括書込みできる。
【解決手段】 第１のＮ型ＭＯＳトランジスタ１０２と第２のＰ型ＭＯＳトランジスタ１０３とで構成される第１のインバータと、第３のＮ型ＭＯＳトランジスタ１０４と第４のＰ型ＭＯＳトランジスタ１０５とで構成される第２のインバータと、第１のインバータの出力に接続した第５のトランジスタ１０６と、第２のインバータの出力に接続した第６のトランジスタ１０７とを有し、第１と第２のインバータとでラッチ回路を構成し、第２のトランジスタ１０３と第４のトランジスタ１０５のソースは共通の電源線に接続され、第１のトランジスタ１０２と第３のトランジスタ１０４のソースはそれぞれ第１および第２の端子１０８，１０９に接続され、第１または第２の端子１０８，１０９を制御することによってラッチ回路の保持データを任意の状態に設定できる。 （もっと読む）

自己バイアス半導体スイッチを供給することで、個々のアクティブコンポーネント数を減らしたＳＲＡＭセル（４５０）を実現することができる。特定の実施形態では、自己バイアス半導体デバイスを、ダブルチャネル電界効果トランジスタ（４００）の形式で与えることができる。このトランジスタは、トランジスタ数が６つ未満の、また、好ましい実施形態では、わずか２つの個々のトランジスタ素子を備えたＳＲＡＭセル（４５０）の形成を可能にする。
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【課題】 ＳＲＡＭセルの動作マージンを広く確保することができる半導体装置及びその製造方法を提供し、また、ソフトエラー耐性を向上することができる半導体装置及びその製造方法を提供する。
【解決手段】 ｐ型のＳｉ基板１に素子分離絶縁膜２を形成した後、ＳＲＡＭセル領域のＮ−ＬＶ領域内にｎ型の埋め込み層２０を形成する。その後、ｐウェル及びｎウェルを形成する。そして、チャネルドープ層の形成の際には、論理回路領域のＮ−ＬＶへのイオン注入と並行して、ＳＲＡＭセル領域のＮ−ＬＶ領域内にもイオン注入を行い、更に、Ｉ／Ｏ領域のＮ−ＭＶへのイオン注入と並行して、ＳＲＡＭセル領域のＮ−ＬＶ領域内にもイオン注入を行う。 （もっと読む）

【課題】容易に製造可能であり、セルのサイズの縮小を可能にするメモリデバイスを提供する。
【解決手段】 本発明の、トンネル電界効果トランジスタ（ＴＦＥＴ）と埋込みビット線とを用いたメモリデバイスには、記憶セルの行および列を含む行列が含まれる。各記憶セルには、少なくとも１つのセルトランジスタ（Ｔ０１〜Ｔｍｎ）が含まれ、そのセルトランジスタは第１のドープされた領域と第２のドープされた領域とを含んでおり、一方がソース領域（９８）であり、もう一方がドレイン領域（１５２）である。そのメモリデバイスにはワード線（Ｔ０１〜Ｔｍｎ）が含まれ、各ワード線は１つの行にあるメモリセルとビット線とに接続されており、各ビット線は１つの列における記憶セルに接続されている。第１のドープされた領域と第２のドープされた領域のドーピングタイプは異なる。 （もっと読む）

【課題】半導体装置及びその装置の配置及び製造方法を提供する。
【解決手段】複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを備えたメモリセルアレイ、ロウアドレスをデコーディングして複数のワードライン選択信号を発生するロウデコーダ、及びカラムアドレスをデコーディングして複数のカラム選択信号を発生するカラムデコーダを備える。ロウ及びカラムデコーダは、複数のインバータ及び複数のＮＡＮＤゲートを備える。複数のインバータそれぞれは、少なくとも一つの第１プルアップトランジスタ及び第１プルダウントランジスタを備る。複数のＮＡＮＤゲートそれぞれは、少なくとも２個の第２プルアップトランジスタ及び少なくとも２個の第２プルダウントランジスタを備える。第１及び第２プルアップトランジスタ及び第１及び第２プルダウントランジスタは、少なくとも２層に積層して配置され。 （もっと読む）

【課題】所望のタイミングで高速な初期値設定を可能にすると共に、セルの形成面積の増大を抑え、また、初期値決定のためのＳＲＡＭセルのパターン変更を容易にする。
【解決手段】ＳＲＡＭセルは、ソースが接地されたＮＭＯＳトランジスタＱ７を有する。第１記憶ノードＮ１、第２記憶ノードＮ２およびＮＭＯＳトランジスタＱ７のドレインは、同一の配線層に形成された第１，第２及び第３のアルミ配線２１，２２，２３にそれぞれ接続する。第３のアルミ配線２３は、第１及び第２のアルミ配線２１，２２の一方と一体形成され、且つ、他方に近接して配設される。 （もっと読む）

【課題】ＳＲＡＭセルの形成面積の増大を抑えつつ、動作の安定化を図る。
【解決手段】ＳＲＡＭセルのアクセストランジスタＱ５のゲート電極３３の上には、ワード線に接続するコンタクト４５が形成される。コンタクト４５は、素子分離絶縁膜１４を突き抜けてＳＯＩ層１３にまで達する。ドライバトランジスタＱ１のボディー領域と第１アクセストランジスタＱ５のボディー領域とは、素子分離絶縁膜１４下方のＳＯＩ層１３を介して互いに電気的に接続している。よって、アクセストランジスタＱ５はそのゲート電極とボディー領域との間がコンタクト４５で接続されたＤＴＭＯＳ構造になり、コンタクト４５はさらに第１ドライバトランジスタＱ１のボディー領域にも電気的に接続する。 （もっと読む）

【課題】 ビット線及びワード線に対するクロストークを低減しながら上層の信号配線を配置可能とし、かつブロック配置ローテーションの制約がなくチップ上の信号配線方向に適合したレイアウト構造を有することで、デッドスペースの発生や配線乗り換えによる面積ロスを低減する。
【解決手段】 スタティックＲＡＭのメモリセルアレイ領域１０上においてワード線２１，２２…とビット線３１ａ，３１ｂ…との交点を縦横２点ずつ覆うようにダミー配線パターン４１１，４１２…，４２１，４２２…を形成することで、これらダミー配線パターンの間に横方向に走る配線チャネル５ａ１，５ａ２…と、縦方向に走る配線チャネル５ｉ１，５ｉ２…とを格子状に形成する。いずれかの配線チャネル（例えば５ａ２）を通るように信号配線７０を自動配置する。この信号配線７０は、ワード線２１，２２…の上層に位置し、かつダミー配線パターンと同層のメタル配線である。 （もっと読む）