【課題】半導体装置及びその装置の配置及び製造方法を提供する。
【解決手段】複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを備えたメモリセルアレイ、ロウアドレスをデコーディングして複数のワードライン選択信号を発生するロウデコーダ、及びカラムアドレスをデコーディングして複数のカラム選択信号を発生するカラムデコーダを備える。ロウ及びカラムデコーダは、複数のインバータ及び複数のＮＡＮＤゲートを備える。複数のインバータそれぞれは、少なくとも一つの第１プルアップトランジスタ及び第１プルダウントランジスタを備る。複数のＮＡＮＤゲートそれぞれは、少なくとも２個の第２プルアップトランジスタ及び少なくとも２個の第２プルダウントランジスタを備える。第１及び第２プルアップトランジスタ及び第１及び第２プルダウントランジスタは、少なくとも２層に積層して配置され。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するもので、特に、積層されたトランジスタを備えたメモリセルアレイに適する周辺回路を有する半導体装置並びにその配置及び製造方法に関する。
【背景技術】
【０００２】
一般的に半導体メモリ装置は、データを保存するための複数のメモリセルを備えたメモリセルアレイと、メモリセルアレイに対するデータの入力又はメモリセルアレイからのデータの出力を制御するための周辺回路とで構成されている。
【０００３】
そして、スタティックメモリセルは複数のトランジスタで構成されていて、ダイナミックメモリセルは一つのトランジスタと一つのキャパシタとで構成されている。周辺回路は、インバータ、ＮＡＮＤゲート、及びＮＯＲゲートを備えて構成されていて、これらゲートのそれぞれはトランジスタで構成されている。
【０００４】
一般のメモリセル及び周辺回路は、半導体基板上の同一層に複数のトランジスタをすべて配置している。よって、メモリセルアレイの容量、すなわち、メモリセルの数が増えることによってレイアウト面積が増加し、したがって、チップサイズが大きくなる。
【０００５】
そのため、メモリセルアレイの容量が増えてもレイアウト面積を増大させないという努力が続いていて、このような努力の一環として一つのメモリセルを構成するトランジスタを積層して構成することによってメモリセルアレイのレイアウト面積を減らす方法が見出された。
【０００６】
しかし、メモリセルアレイのレイアウト面積だけでなく、周辺回路のレイアウト面積も減らすことができれば、装置のレイアウト面積をさらに縮小させることができる。そして、メモリセルを構成するトランジスタが積層されるによって周辺回路を構成するトランジスタの構造も変わらなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、積層されたトランジスタを有するメモリセルアレイに適する周辺回路を備えた半導体装置を提供することにある。
【０００８】
本発明の他の目的は、前記目的を果たすための半導体装置の配置及び製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
前記目的を果たすための本発明の半導体装置の第１形態は、少なくとも一つの第１プルアップトランジスタ及び第１プルダウントランジスタを備えて入力信号を反転してそれぞれ出力する複数のインバータ、及び、少なくとも二つの第２プルアップトランジスタ及び第２プルダウントランジスタを備えて、少なくとも二つの入力信号の中の少なくとも一つの入力信号がローレベルならばハイレベルの出力信号をそれぞれ発生する複数のＮＡＮＤゲートを備えて、前記少なくとも一つの第１プルアップ及び第１プルダウントランジスタ、及び前記少なくとも二つの第２プルアップ及び第２プルダウントランジスタを少なくとも２層に積層して配置することを特徴とする。
【００１０】
前記目的を果たすための本発明の半導体装置の第２形態は、少なくとも一つの第１プルアップトランジスタ及び第１プルダウントランジスタを備えて入力信号を反転してそれぞれ出力する複数のインバータ、少なくとも二つの第２プルアップトランジスタ及び第２プルダウントランジスタを備えて、少なくとも仏の入力信号の中の少なくとも一つの入力信号がローレベルならばハイレベルの出力信号をそれぞれ発生する複数のＮＡＮＤゲート、及び、少なくとも２個以上の第３プルアップトランジスタ及び第３プルダウントランジスタを備え、少なくとも二つの入力信号がすべてローレベルならばハイレベルの出力信号をそれぞれ発生する複数のＮＯＲゲートを備えて、前記少なくとも一つの第１プルアップ及びプルダウントランジスタ、前記少なくとも二つの第２プルアップ及び第２プルダウントランジスタ、及び、前記少なくとも二つの第３プルアップ及び第３プルダウントランジスタを前記少なくとも２層に積層して配置することを特徴とする。
【００１１】
前記第１及び第２形態の半導体装置の前記プルアップトランジスタ及び第１、第２、及び第３プルアップトランジスタは、例えばＰＭＯＳトランジスタであり、前記プルダウントランジスタ及び第１、第２、及び第３プルダウントランジスタは、例えばＮＭＯＳトランジスタである。
【００１２】
前記第１及び第２形態における少なくとも２層のうちの第１層に配置されるトランジスタは、例えばバルクトランジスタであり、第２層以上の層に配置されるトランジスタは、例えば薄膜トランジスタである。
【００１３】
前記第１及び第２形態において、前記第１層には、例えば、前記プルアップ、第１、第２、及び第３プルアップトランジスタと前記プルダウン、第１、第２、及び第３プルダウントランジスタの中の一部のトランジスタを混合して配置するのが可能であり、前記第２層以上の層には、例えば、前記プルアップ、第１、第２、及び第３プルアップトランジスタのみを配置するか、または前記プルダウン、第１、第２、及び第３プルダウントランジスタのみを配置することができる。
【００１４】
前記目的を果たすための本発明の半導体装置の第３形態は、複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを備えたメモリセルアレイ、ロウアドレスをデコーディングして前記複数のワードライン選択信号を発生するロウデコーダ、及びカラムアドレスをデコーディングして前記複数のカラム選択信号を発生するカラムデコーダを備え、前記ロウ（カラム）デコーダは複数のインバータを備え、前記複数のインバータそれぞれは少なくとも一つのプルアップトランジスタ及びプルダウントランジスタを備えて、前記プルアップ及びプルダウントランジスタが少なくとも２層に積層して配置されたことを特徴とする。
【００１５】
前記カラム（ロウ）デコーダは複数のインバータを備えてることができる。前記複数のインバータのそれぞれは、少なくとも一つのプルアップトランジスタ及びプルダウントランジスタを備えて、前記プルアップ及びプルダウントランジスタが少なくとも２層に積層して配置されることができる。
【００１６】
前記複数のメモリセルは、複数のＭＯＳトランジスタを備えてることができる。前記複数のＭＯＳトランジスタは、前記少なくとも２層に積層して配置されることができる。前記プルアップトランジスタは、例えばＰＭＯＳトランジスタであり、前記プルダウントランジスタは、例えばＮＭＯＳトランジスタである。前記少なくとも２層のうちの第１層に配置されるトランジスタは、例えばバルクトランジスタであり、第２層以上の層に配置されるトランジスタは、例えば薄膜トランジスタである。
【００１７】
前記第１層には、前記プルアップ及びプルダウントランジスタの一部のトランジスタを混合して配置するのが可能であり、前記第２層以上の各層には前記プルアップトランジスタのみを配置するか、または前記プルダウントランジスタのみを配置することが可能である。
【００１８】
前記目的を果たすための本発明の半導体装置の第４形態は、複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを備えたメモリセルアレイ、ロウアドレスをデコーディングして前記複数のワードライン選択信号を発生するロウデコーダ、及びカラムアドレスをデコーディングして前記複数のカラム選択信号を発生するカラムデコーダを備え、前記ロウ（カラム）デコーダは複数のインバータ及び複数のＮＡＮＤゲートを備えて、前記複数のインバータのそれぞれは少なくとも一つの第１プルアップトランジスタ及び第１プルダウントランジスタを備え、前記複数のＮＡＮＤゲートのそれぞれは少なくとも二つの第２プルアップトランジスタ及び少なくとも二つの第２プルダウントランジスタを備えて、前記第１及び第２プルアップトランジスタ及び第１及び第２プルダウントランジスタが少なくとも２層に積層して配置されたことを特徴とする。
【００１９】
前記カラム（ロウ）デコーダは、複数のインバータ及び複数のＮＡＮＤゲートを備えることができる。前記複数のインバータのそれぞれは、少なくとも一つの第１プルアップトランジスタ及び第１プルダウントランジスタを備えることができる。前記複数のＮＡＮＤゲートのそれぞれは、少なくとも二つの第２プルアップトランジスタ及び少なくとも二つの第２プルダウントランジスタを備えることができる。前記第１及び第２プルアップトランジスタ及び第１及び第２プルダウントランジスタは、少なくとも２層に積層して配置されることができる。
【００２０】
前記複数のメモリセルは、複数のＭＯＳトランジスタを備えることができる。前記複数のＭＯＳトランジスタは、前記少なくとも２層に積層して配置されることができる。前記第１及び第２プルアップトランジスタは、例えばＰＭＯＳトランジスタであり、前記第１及び第２プルダウントランジスタは、例えばＮＭＯＳトランジスタである。前記少なくとも２層のうちの第１層に配置されるトランジスタは、例えばバルクトランジスタであり、第２層以上の層に配置されるトランジスタは、例えば薄膜トランジスタである。
【００２１】
前記第１層には、前記第１プルアップ及び第１プルダウントランジスタと第２プルアップ及び第２プルダウントランジスタの一部のトランジスタを混合して配置するのが可能であり、前記第２層以上の各層には前記第１プルアップ及び第２プルアップトランジスタのみを配置するか、または前記第１プルダウン及び第２プルダウントランジスタのみを配置することが可能である。
【００２２】
前記目的を果たすための本発明の半導体装置の第５形態は、複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを備えたメモリセルアレイ、及びロウアドレスをデコーディングして前記複数のワードライン選択信号を発生するロウデコーダ、カラムアドレスをデコーディングして前記複数のカラム選択信号を発生するカラムデコーダ、及び前記メモリセルアレイへのデータの入出力を制御するための制御部を備えた周辺回路を備え、前記周辺回路が複数のインバータ、複数のＮＡＮＤゲート、及び複数のＮＯＲゲートを備え、前記複数のインバータのそれぞれは少なくとも一つの第１プルアップトランジスタ及び第１プルダウントランジスタを備え、前記複数のＮＡＮＤゲートのそれぞれは少なくとも二つの第２プルアップトランジスタ及び少なくとも二つの第２プルダウントランジスタを備え、前記複数のＮＯＲゲートのそれぞれは少なくとも三つのの第３プルアップトランジスタ及び少なくとも三つのの第３プルダウントランジスタを備え、前記第１、第２、及び第３プルアップトランジスタ及び第１、第２、及び第３プルダウントランジスタが少なくとも２層に積層して配置されたことを特徴とする。
【００２３】
前記複数のメモリセルは、複数のＭＯＳトランジスタを備えることができる。前記複数のＭＯＳトランジスタは、前記少なくとも２層に積層して配置されることができる。前記第１、第２、及び第３プルアップトランジスタは、例えばＰＭＯＳトランジスタであり、前記第１、第２、及び第３プルダウントランジスタは、例えばＮＭＯＳトランジスタである。そして、前記少なくとも２層のうちの第１層に配置されるトランジスタは、例えばバルクトランジスタであり、第２層以上の層に配置されるトランジスタは、例えば薄膜トランジスタである。
【００２４】
前記第１層には、前記第１プルアップ及び第１プルダウントランジスタと第２プルアップ及び第２プルダウントランジスタと前記第３プルアップ及び第３プルダウントランジスタの一部のトランジスタを混合して配置するのが可能であり、前記第２層以上の各層には前記第１プルアップ、第２プルアップ及び第３プルアップトランジスタのみを配置するか、または前記第１プルダウン、第２プルダウン及び第３プルダウントランジスタのみを配置することが可能である。
【００２５】
前記目的を果たすための本発明の半導体装置の第６形態は、セル領域及び周辺回路領域を有する半導体基板、前記セル領域の半導体基板に形成されたバルクトランジスタ、前記セル領域に前記バルクトランジスタを覆うように形成された層間絶縁膜パターン、前記層間絶縁膜パターン上に形成された薄膜トランジスタ、前記周辺回路領域の半導体基板と接触するように形成された周辺ボディパターン、及び前記周辺ボディパターンに配置された周辺トランジスタを含み、前記周辺トランジスタは実質的に前記セル領域の薄膜トランジスタと水平方向の同一線上に位置するように形成されることを特徴とする。前記周辺ボディパターンは、例えば単結晶半導体構造であり、前記薄膜トランジスタは、例えば多結晶薄膜トランジスタである。
【００２６】
前記バルクトランジスタ及び前記薄膜トランジスタは、例えばＳＲＡＭメモリセルのセルトランジスタである。前記バルクトランジスタは、例えば第１及び第２バルクトランジスタを含み、前記薄膜トランジスタは、例えば第１及び第２薄膜トランジスタを含む。前記第１及び第２薄膜トランジスタは、前記第１及び第２バルクトランジスタとそれぞれ重畳するように配置されることができる。前記第１及び第２バルクトランジスタと前記第１及び第２薄膜トランジスタとの間にそれぞれ配置された第１及び第２下部薄膜トランジスタをさらに含むことができ、前記第１及び前記第２下部薄膜トランジスタは、前記第１及び第２バルクトランジスタとそれぞれ重畳するように配置されることができる。
【００２７】
前記第６形態の半導体装置は、層間絶縁膜パターンを貫通して前記第１バルクトランジスタの第１不純物領域、前記第１下部薄膜トランジスタの第１不純物領域及び前記第１上部薄膜トランジスタの第１不純物領域を互いに電気的に接続させる第１ノードプラグ、及び前記層間絶縁膜パターンを貫通して前記第２バルクトランジスタの第１不純物領域、前記第２下部薄膜トランジスタの第１不純物領域及び前記第２上部薄膜トランジスタの第１不純物領域を互いに電気的に接続させる第２ノードプラグをさらに含むことを特徴とする。
【００２８】
前記第１及び第２バルクトランジスタは、それぞれ、例えば第１及び第２Ｎチャンネル駆動トランジスタであり、前記第１及び第２バルクトランジスタの前記第１不純物領域は、例えばドレイン領域である。前記第１駆動トランジスタのゲート電極は前記第２ノードプラグに電気的に接続されて、前記第２駆動トランジスタのゲート電極は前記第１ノードプラグに電気的に接続されることができる。前記第１及び第２下部薄膜トランジスタは、それぞれ、例えば第１及び第２Ｐチャンネル負荷トランジスタであり、前記第１及び第２薄膜トランジスタは、それぞれ、例えば第１及び第２Ｎチャンネル転送トランジスタであるが、前記第１及び第２下部薄膜トランジスタの前記第１不純物領域はドレイン領域である。前記第１及び第２薄膜トランジスタの前記第１不純物領域は、例えばソース領域であり、前記第１及び第２負荷トランジスタのゲート電極は、それぞれ前記第１及び第２駆動トランジスタのゲート電極と重畳するように配置されることができ、前記第１負荷トランジスタの前記ゲート電極は前記第２ノードプラグに電気的に接続され、前記第２負荷トランジスタの前記ゲート電極は前記第１ノードプラグに電気的に接続されることができる。
【００２９】
前記第１及び第２薄膜トランジスタのゲート電極は、例えば、互いに電気的に接続されてワードラインを構成する。
【００３０】
前記第６形態の半導体装置の少なくとも前記周辺トランジスタは、周辺ゲート電極の表面に形成された金属シリサイド膜を含むことができる。少なくとも前記周辺トランジスタは、周辺ソース／ドレイン領域の表面に形成された金属シリサイド膜を含むことができる。
【００３１】
前記他の目的を果たすための本発明の半導体装置の配置方法の第１形態は、メモリセルアレイの複数のメモリセルそれぞれを構成する２個の転送トランジスタ、２個の第１プルアップトランジスタ、及び２個の第１プルダウントランジスタを少なくとも２層に積層して配置して、周辺回路の複数のインバータそれぞれを構成する少なくとも一つの第２プルアップトランジスタ及び第２プルダウントランジスタ及び複数のＮＡＮＤゲートそれぞれを構成する少なくとも二つの第３プルアップトランジスタ及び第３プルダウントランジスタを前記少なくとも２層に積層して配置することを特徴とする。
【００３２】
前記第１、第２及び第３プルアップトランジスタは、例えばＰＭＯＳトランジスタであり、前記転送、第１、第２及び第３プルダウントランジスタは、例えばＮＭＯＳトランジスタである。前記少なくとも２層のうちの第１層に配置されるトランジスタは、例えばバルクトランジスタであり、第２層以上の層に配置されるトランジスタは、例えば薄膜トランジスタである。
【００３３】
前記周辺回路の前記少なくとも２層のうちの第１層に配置されるトランジスタは、例えば、前記メモリセルの第１層に配置されるトランジスタの形態にかかわらず、前記第２プルアップ及び第３プルアップトランジスタと第２プルダウン及び第３プルダウントランジスタの中の一部のトランジスタを混合して配置するのが可能であり、前記周辺回路の前記少なくとも２層のうちの第２層以上の層のそれぞれに配置されるトランジスタの形態と同一形態を有する第２プルアップ及び第３プルアップトランジスタのみを配置するか第２プルダウン及び第３プルダウントランジスタのみを配置することができる。
【００３４】
前記他の目的を果たすための本発明の半導体装置の配置方法の第２形態は、メモリセルアレイの複数のメモリセルそれぞれを構成する２個の転送トランジスタ、２個の第１プルアップトランジスタ、及び２個の第１プルダウントランジスタを少なくとも２層に積層して配置し、周辺回路の複数のインバータそれぞれを構成する少なくとも一つの第２プルアップトランジスタ及び第２プルダウントランジスタ、複数のＮＡＮＤゲートそれぞれを構成する少なくとも二つの第３プルアップトランジスタ及び第３プルダウントランジスタ、及び複数のＮＯＲゲートのそれぞれを構成する少なくとも二つのの第４プルアップトランジスタ及び第４プルダウントランジスタを前記少なくとも２層に積層して配置することを特徴とする。
【００３５】
前記第１、第２、第３、及び第４プルアップトランジスタは、例えばＰＭＯＳトランジスタであり、前記転送、第１、第２、第３、及び第４プルダウントランジスタは、例えばＮＭＯＳトランジスタである。前記少なくとも２層のうちの第１層に配置されるトランジスタは、例えばバルクトランジスタであり、第２層以上の層に配置されるトランジスタは、例えば薄膜トランジスタである。
【００３６】
前記周辺回路の前記少なくとも２層のうちの第１層に配置されるトランジスタは、例えば、前記メモリセルの第１層に配置されるトランジスタの形態にかかわらず、前記第２プルアップ、第３プルアップ及び第４プルアップトランジスタと第２プルダウン、第３プルダウン及び第４プルダウントランジスタの中の一部のトランジスタを混合して配置するのが可能であり、前記周辺回路の前記少なくとも２層のうちの第２層以上の層のそれぞれに配置されるトランジスタの形態と同一形態を有する第２プルアップ、第３プルアップ及び第４プルアップトランジスタのみを配置するか、または第２プルダウン、第３プルダウン及び第４プルダウントランジスタのみを配置することができる。
【００３７】
前記他の目的を果たすための本発明の半導体装置の製造方法の第１形態は、セル領域及び周辺回路領域を有する半導体基板を準備して、前記セル領域内の前記半導体基板にバルクトランジスタを形成して、前記バルクトランジスタを有する基板上に前記周辺回路領域内の前記半導体基板を露出させる層間絶縁膜パターンを形成し、前記層間絶縁膜パターン及び前記露出された半導体基板上にそれぞれセルボディパターン及び周辺ボディパターンを形成し、前記周辺ボディパターンは前記露出された半導体基板と接触して、前記セルボディパターン及び前記周辺ボディパターンにそれぞれセル薄膜トランジスタ及び周辺トランジスタを形成することを含む。
【００３８】
前記セルボディパターン及び前記周辺ボディパターンを形成する段階は、前記層間絶縁膜パターンを有する基板上に半導体膜を形成して、前記半導体膜を平坦化させて前記層間絶縁膜パターン及び前記周辺回路領域内の前記半導体基板上にそれぞれセル半導体膜及び周辺半導体膜を形成することを含むことができ、前記周辺半導体膜は前記半導体膜よりも厚くすることができる。前記半導体膜は、例えば非単結晶半導体膜で形成して、前記半導体膜を平坦化させる前または後に、前記半導体基板をシード層として固相エピタキシャル技術を用いて前記半導体膜を結晶化させることができる。
【００３９】
前記層間絶縁膜パターンを形成する段階は、前記バルクトランジスタを有する基板上に層間絶縁膜を形成し、前記層間絶縁膜をパターニングして前記周辺回路領域内の前記半導体基板を露出させることとともに前記セル領域内の前記半導体基板の所定領域を露出させるコンタクトホールを形成することを含むことができる。前記セルボディパターン及び前記周辺ボディパターンを形成する段階は、前記層間絶縁膜パターン及び前記周辺回路領域内の前記露出された半導体基板上に単結晶半導体構造体を形成し、前記単結晶半導体構造体を平坦化させることを含むことができる。前記単結晶半導体構造体は、前記コンタクトホールによって露出された前記半導体基板及び前記周辺回路領域内の前記露出された半導体基板をシード層として選択的エピタキシャル成長技術を用いて形成されることができる。
【００４０】
前記セル薄膜トランジスタ及び前記周辺トランジスタを形成する段階は、前記セルボディパターン及び前記周辺ボディパターンをそれぞれ横切るセルゲート電極及び周辺ゲート電極を形成し、前記ゲート電極をイオン注入マスクとして用いて前記セルボディパターン及び前記周辺ボディパターン内に不純物を注入して前記セルボディパターン及び前記周辺ボディパターン内にそれぞれセルソース／ドレイン領域及び周辺ソース／ドレイン領域を形成することを含むことができる。少なくとも前記周辺ゲート電極及び／又は周辺ソース／ドレイン領域の表面に選択的に金属シリサイド膜を形成することができる。
【００４１】
前記他の目的を果たすための本発明の半導体装置の製造方法の第２形態は、セル領域及び周辺回路領域を有する半導体基板を準備して、前記セル領域内の前記半導体基板にバルクトランジスタを形成し、前記バルクトランジスタを有する基板上に前記周辺回路領域内の前記半導体基板を露出させる第１層間絶縁膜パターンを形成し、前記第１層間絶縁膜パターンは前記バルクトランジスタの不純物領域の所定領域を露出させる第１コンタクトホールを有するように形成され、前記第１層間絶縁膜パターン上に前記第１コンタクトホールを覆うセル下部ボディパターンを形成し、前記セル下部ボディパターンにセル下部薄膜トランジスタを形成し、前記第１層間絶縁膜パターン上に前記セル下部薄膜トランジスタを覆う第２層間絶縁膜パターンを形成し、前記第２層間絶縁膜は前記セル下部薄膜トランジスタの不純物領域の所定領域を露出させる第２コンタクトホールを有するように形成されて、前記第２層間絶縁膜パターン上に前記第２コンタクトホールを覆うセル上部ボディパターンを形成することと共に、前記周辺回路領域に周辺ボディパターンを形成して、前記セル上部ボディパターンにセル上部薄膜トランジスタを形成すると共に前記周辺ボディパターンに周辺トランジスタを形成することを含み、前記セル下部ボディパターンを形成すると共に前記周辺回路領域の半導体基板を覆う周辺下部ボディパターンを形成することをさらに含む。
【００４２】
前記セル下部ボディパターン及び前記周辺下部ボディパターンを形成する段階は、前記第１コンタクトホールを埋め込んで前記第１層間絶縁膜パターン及び前記周辺回路領域の半導体基板を覆う第１単結晶半導体構造体を形成して、前記第１単結晶半導体構造体を平坦化させることを含むことができる。前記セル上部ボディパターン及び前記周辺ボディパターンを形成する段階は、前記第２コンタクトホールを埋め込んで前記第２層間絶縁膜パターン及び前記周辺下部ボディパターンを覆う第２単結晶半導体構造体を形成し、前記第２単結晶半導体構造体が平らな上部面を有するように平坦化させて、前記第２単結晶半導体構造体をパターニングして前記セル領域にセル上部ボディパターンを形成すると共に前記周辺回路領域に周辺上部ボディパターンを形成し前記周辺下部ボディパターン及び前記周辺上部ボディパターンを含む周辺ボディパターンを形成することを含むことができる。前記単結晶半導体構造体は、エピタキシャル技術を用いて形成されることができる。
【００４３】
前記セル下部ボディパターンを形成する段階は、前記第１コンタクトホールを埋め込んで前記第１層間絶縁膜パターン及び前記周辺回路領域の半導体基板を覆う第１単結晶半導体構造体を形成し、前記第１単結晶半導体構造体をパターニングして前記周辺回路領域の半導体基板を露出させることを含むことができる。前記セル上部ボディパターン及び前記周辺ボディパターンを形成する段階は、前記第２コンタクトホールを埋め込んで前記第２層間絶縁膜パターン及び前記周辺回路領域の半導体基板を覆う第２単結晶半導体構造体を形成し、前記第２単結晶半導体構造体は平らな上部面を有するように形成されて、前記第２単結晶半導体構造体をパターニングして前記セル領域にセル上部ボディパターンを形成すると共に前記周辺回路領域に周辺ボディパターンを形成することを含むことができる。前記単結晶半導体構造体は、エピタキシャル技術を用いて形成されることができる。
【００４４】
前記バルクトランジスタは、例えばＮチャンネル駆動トランジスタであり、前記セル下部薄膜トランジスタは、例えばＰチャンネル負荷トランジスタであり、前記セル上部薄膜トランジスタは、例えばＮチャンネル転送トランジスタである。
【００４５】
前記セル上部薄膜トランジスタ及び前記周辺トランジスタを形成する段階は、前記セル上部ボディパターン及び前記周辺ボディパターンをそれぞれ横切るセル上部ゲート電極及び周辺ゲート電極を形成して、前記ゲート電極をイオン注入マスクとして用いて前記セル上部ボディパターン及び前記周辺ボディパターン内に不純物を注入して前記セル上部ボディパターン及び前記周辺ボディパターン内にそれぞれセルソース／ドレイン領域及び周辺ソース／ドレイン領域を形成することを含み、少なくとも前記周辺ゲート電極及び／または周辺ソース／ドレイン領域の表面に選択的に金属シリサイド膜を形成することをさらに含む。
【発明の効果】
【００４６】
本発明の半導体装置及びこの装置の配置方法によれば、例えば、メモリセルアレイだけではなく、周辺回路を構成するトランジスタを積層して配置するのが可能になって装置のレイアウト面積を縮小させることができる。
【００４７】
また、本発明の半導体装置及びその製造方法によれば、例えば、メモリセルアレイ領域には薄膜トランジスタを含むメモリセルが形成されて、周辺回路領域には周辺回路領域の半導体基板から成長された単結晶半導体構造の周辺ボディパターンに周辺トランジスタが形成されることによって、高集積度のメモリセル及び高性能の周辺トランジスタを有する半導体集積回路を供給することができる。より具体的には、例えば、メモリセルアレイを構成するトランジスタを積層して配置して、周辺回路を構成するトランジスタを３層に平面として配置することで安定された動作が可能となる。
【発明を実施するための最良の形態】
【００４８】
まず、本発明の好適な実施形態の半導体装置及びこの装置の配置方法を説明する前に従来の半導体メモリ装置を説明する。
【００４９】
図１は、一般的なスタティック半導体メモリ装置の構成を示すブロック図であり、スタティック半導体メモリ装置は、メモリセルアレイ１０、ロウデコーダ１２、データ入出力ゲート１４、カラムデコーダ１６、データ入出力回路１８、及び制御部２０で構成されている。
【００５０】
図１において、ｗｌ１〜ｗｌｍはワードライン選択信号を、ｙ１〜ｙｎはカラム選択信号をそれぞれ示しており、ＷＬ１〜ＷＬｍはワードラインを、ＢＬ１、ＢＬ１Ｂ〜ＢＬｎ、ＢＬｎＢは一対のビットラインをそれぞれ示す。
【００５１】
図１に示すブロックのそれぞれの機能を次に説明する。メモリセルアレイ１０は、複数のワードラインＷＬ１〜ＷＬｍと複数のビットライン対ＢＬ１、ＢＬ１Ｂ〜ＢＬｎ、ＢＬｎＢとの各間にそれぞれ接続された複数のスタティックメモリセルＭＣ１１〜ＭＣｍｎを備えて、書込み時にデータｄｉｎを入力して選択されたメモリセルに書込みし、読出し時に選択されたメモリセルに保存されたデータを読出しして、データｄｏｕｔを出力する。
【００５２】
ロウデコーダ１２は、アクティブ命令ＡＣＴに応答してロウアドレスＲＡをデコーディングしてワードライン選択信号ｗｌ１〜ｗｌｍを発生する。データ入出力ゲート１４は、カラム選択信号ｙ１〜ｙｎに応答して、書込み時にはデータＤＩＮをデータｄｉｎに伝送し、読出し時にはデータｄｏｕｔをデータＤＯＵＴに伝送する。カラムデコーダ１６は、読出し命令ＲＤ及び書込み命令ＷＲに応答して、カラムアドレスＣＡをデコーディングしてカラム選択信号ｙ１〜ｙｎを発生する。データ入出力回路１８は、書込み命令ＷＲに応答してデータＤＩＮを入力してデータｄｉｎを出力し、読出し命令ＲＤに応答してデータｄｏｕｔを入力してデータＤＯＵＴを出力する。制御部２０は、命令語ＣＯＭを入力して、アクティブ、読出し、及び書込み命令ＡＣＴ、ＲＤ、ＷＲを発生する。
【００５３】
図２は、図１に示すロウデコーダまたはカラムデコーダの実施例の構成を示すブロック図であり、二つのプリデコーダ３０、３２、及びメインデコーダ３４で構成されている。二つのプリデコーダ３０、３２及びメインデコーダ３４それぞれは、２入力ＮＡＮＤゲートＮＡとインバータＩＮＶを備えて構成されている。
【００５４】
図２に示す実施例のデコーダは、４ビットのアドレスＡ１〜Ａ４を入力して１６個のデコーディング信号ＤＲＡ１〜ＤＲＡ１６を発生する回路構成である。
【００５５】
図２に示すブロックそれぞれの機能を次に説明する。プリデコーダ３０、３２それぞれは、２ビットずつのアドレス（Ａ１、Ａ２）、（Ａ３、Ａ４）をプリデコーディングして、プリデコーディングされた信号ＤＲＡ１Ｂ２Ｂ〜ＤＲＡ１２、ＤＲＡ３Ｂ４Ｂ〜ＤＲＡ３４を出力する。メインデコーダ３４は、プリデコーディングされた信号ＤＲＡ１Ｂ２Ｂ〜ＤＲＡ１２、ＤＲＡ３Ｂ４Ｂ〜ＤＲＡ３４をデコーディングしてデコーディング信号ＤＲＡ１〜ＤＲＡ１６を発生する。
【００５６】
半導体メモリ装置のメモリセルアレイのスタティックメモリセルは、６個のトランジスタで構成されて、カラムまたはロウデコーダは、インバータ及びＮＡＮＤゲートのようなロジックゲートで構成される。そして、インバータは２個のトランジスタで構成されて、ＮＡＮＤゲートは４個以上のトランジスタで構成される。
【００５７】
図２の実施例におけるカラム及びロウデコーダは、２入力ＮＡＮＤゲートで構成されるので４個のトランジスタで構成されるが、３入力ＮＡＮＤゲートまたは４入力ＮＡＮＤゲートで構成される場合には、６個または８個のトランジスタで構成される。
【００５８】
そして、データ入出力回路１８及び制御部２０は、インバータとＮＡＮＤゲートの他にＮＯＲゲートをさらに備えて構成される。
【００５９】
結果的に、半導体メモリ装置の周辺回路を構成する論理ゲートは、インバータ、ＮＡＮＤゲート、及びＮＯＲゲートがあり得る。
【００６０】
図３Ａは図１に示すメモリセルアレイにおけるスタティックメモリセルの一例の回路図を、図３Ｂ、３Ｃ、３Ｄは、周辺回路を構成するインバータ、ＮＡＮＤゲート、及びＮＯＲゲートの一例の回路図をそれぞれ示す図である。
【００６１】
図３Ａに示すように、スタティックメモリセルは、ＰＭＯＳトランジスタＰＵ１、ＰＵ２及びＮＭＯＳトランジスタＰＤ１、ＰＤ２、Ｔ１、Ｔ２で構成されている。ＰＭＯＳトランジスタＰＵ１、ＰＵ２はプルアップトランジスタであり、ＮＭＯＳトランジスタＰＤ１、ＰＤ２はプルダウントランジスタであり、ＮＭＯＳトランジスタＴ１、Ｔ２は転送トランジスタである。
【００６２】
図３Ａに示すメモリセルの動作を次に説明する。ワードラインＷＬが選択されてＮＭＯＳトランジスタＴ１、Ｔ２がオンとなると、ビットラインＢＬと保存ノードａとの間でデータが転送されるとともに反転ビットラインＢＬＢと保存ノードｂとの間でデータが転送される。ＮＭＯＳトランジスタＰＤ１は、保存ノードｂのデータが「ハイ」レベルならば保存ノードａを「ロー」レベルにさせて、ＰＭＯＳトランジスタＰＵ１は、保存ノードｂのデータが「ロー」レベルならば保存ノードａを「ハイ」レベルにさせる。
【００６３】
同様に、ＮＭＯＳトランジスタＰＤ２は、保存ノードａのデータが「ハイ」レベルならば保存ノードｂを「ロー」レベルにさせて、ＰＭＯＳトランジスタＰＵ２は、保存ノードａのデータが「ロー」レベルならば保存ノードｂを「ハイ」レベルにさせる。すなわち、二つのＰＭＯＳトランジスタＰＵ１、ＰＵ２と二つのＮＭＯＳトランジスタＰＤ１、ＰＤ２とはラッチとして、保存ノードａ、ｂのデータをラッチする。
【００６４】
図３Ｂに示すように、インバータは、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とで構成されている。図３Ｂにおいて、ＰＭＯＳトランジスタＰ１はプルアップトランジスタであり、ＮＭＯＳトランジスタＮ１はプルダウントランジスタである。
【００６５】
図３Ｂに示すインバータの動作を次に説明する。「ハイ」レベルの入力信号ＩＮが印加されると、ＮＭＯＳトランジスタＮ１がオンとなって出力信号ＯＵＴを「ロー」レベル、すなわち、接地電圧ＶＳＳレベルにさせる。一方、「ロー」レベルの入力信号ＩＮが印加されると、ＰＭＯＳトランジスタＰ１がオンとなって出力信号ＯＵＴを「ハイ」レベル、すなわち、電源電圧ＶＣＣレベルにさせる。
【００６６】
すなわち、図３Ｂに示すインバータは、一つのプルアップトランジスタと一つのプルダウントランジスタとで構成されて、入力信号ＩＮを反転して出力信号ＯＵＴを発生する。
【００６７】
図３Ｃに示すように、ＮＡＮＤゲートは、ＰＭＯＳトランジスタＰ２、Ｐ３及びＮＭＯＳトランジスタＮ２、Ｎ３で構成されている。図３ｃにおいて、ＰＭＯＳトランジスタＰ２、Ｐ３はプルアップトランジスタであり、ＮＭＯＳトランジスタＮ２、Ｎ３はプルダウントランジスタである。
【００６８】
図３ｃに示すＮＡＮＤゲートの動作を次に説明する。少なくとも一つの「ロー」レベルの入力信号ＩＮ１、ＩＮ２が印加されると、ＰＭＯＳトランジスタＰ２又は／及びＰＭＯＳトランジスタＰ３がオンとなって出力信号ＯＵＴを「ハイ」レベル、すなわち、電源電圧ＶＣＣレベルにさせる。一方、「ハイ」レベルの入力信号ＩＮ１、ＩＮ２が印加されると、ＮＭＯＳトランジスタＮ２、Ｎ３がすべてオンとなって出力信号ＯＵＴを「ロー」レベルにさせる。
【００６９】
図３Ｄに示すように、ＮＯＲゲートは、ＰＭＯＳトランジスタＰ４、Ｐ５及びＮＭＯＳトランジスタＮ４、Ｎ５で構成されている。図３Ｄにおいて、ＰＭＯＳトランジスタＰ４、Ｐ５はプルアップトランジスタであり、ＮＭＯＳトランジスタＮ４、Ｎ５はプルダウントランジスタである。
【００７０】
図３Ｄに示すＮＯＲゲートの動作を次に説明する。少なくとも一つの「ハイ」レベルの入力信号ＩＮ１、ＩＮ２が印加されると、ＮＭＯＳトランジスタＮ４又は／及びＮＭＯＳトランジスタＮ５がオンとなって出力信号ＯＵＴを「ロー」レベル、すなわち、接地電圧ＶＳＳレベルにさせる。一方、「ロー」レベルの入力信号ＩＮ１、ＩＮ２が印加されると、ＰＭＯＳトランジスタＰ４、Ｐ５がすべてオンとなって出力信号ＯＵＴを「ハイ」レベルにさせる。
【００７１】
図４Ａは、図３Ａに示すメモリセルアレイのスタティックメモリセルを構成するトランジスタの一例の配置を概念的に示す図で、図４Ｂ、４Ｃ、４Ｄは、図３Ｂ、３Ｃ、３Ｄに示すインバータ、ＮＡＮＤゲート、ＮＯＲを構成するトランジスタの一例の配置をそれぞれ概念的に示す図である。
【００７２】
図４Ａないし４Ｄにおいて、一対のビットラインＢＬ、ＢＬＢ、ワードラインＷＬ、電源電圧ラインＶＣＣＬ、及び接地電圧ラインＶＳＳＬそれぞれは、互いに異なる層に配置されてもよいし、一部が同一の層に配置されてもよい。
【００７３】
図４Ａに示すように、図３ａに示すトランジスタＰＤ１、ＰＤ２、ＰＵ１、ＰＵ２、Ｔ１、Ｔ２を同一層（１Ｆ）に配置する。そして、ＮＭＯＳトランジスタＴ１のソースとＮＭＯＳトランジスタＰＤ１のドレインが接続され、ＮＭＯＳトランジスタＰＤ１のソースとＮＭＯＳトランジスタＰＤ２のソースが接続され、ＮＭＯＳトランジスタＰＤ２のドレインとＮＭＯＳトランジスタＴ２のソースが接続される。ＮＭＯＳトランジスタＴ１のドレインがビットラインＢＬに接続されて、ＮＭＯＳトランジスタＴ２のドレインが反転ビットラインＢＬＢに接続され、ＮＭＯＳトランジスタＴ１、Ｔ２のゲートがワードラインＷＬに接続され、ＮＭＯＳトランジスタＰＤ１、ＰＤ２のソースが接地電圧ラインＶＳＳＬに接続される。そして、ＰＭＯＳトランジスタＰＵ１のドレインがＮＭＯＳトランジスタＰＤ１のドレインに接続されて、ソースが電源電圧ラインＶＣＣＬに接続されて、ゲートがＮＭＯＳトランジスタＰＤ１のゲートとＮＭＯＳトランジスタＰＤ２のドレインに接続される。また、ＰＭＯＳトランジスタＰＵ２のドレインがＮＭＯＳトランジスタＰＤ２のドレインに接続されて、ソースが電源電圧ラインＶＣＣＬに接続されて、ゲートがＮＭＯＳトランジスタＰＤ２のゲートに接続される。
【００７４】
図４Ｂに示すように、図３Ｂに示すトランジスタＰ１、Ｎ１を同一層（１Ｆ）に配置する。そして、ＰＭＯＳトランジスタＰ１のソースが電源電圧ラインＶＣＣＬに接続されて、ドレインが出力信号ラインＯＵＴＬに接続されて、ゲートが入力信号ラインＩＮＬに接続される。ＮＭＯＳトランジスタＮ１のソースが接地電圧ラインＶＳＳＬに接続されて、ドレインが出力信号ラインＯＵＴＬに接続されて、ゲートが入力信号ラインＩＮＬに接続される。
【００７５】
図４Ｃに示すように、図３Ｃに示すトランジスタＰ３、Ｐ２、Ｎ２、Ｎ３を同一層（１Ｆ）に配置する。そして、ＰＭＯＳトランジスタＰ３のソースとＰＭＯＳトランジスタＰ２のソースが電源電圧ラインＶＣＣＬに接続されて、ＰＭＯＳトランジスタＰ３、Ｐ２のドレインが出力信号ラインＯＵＴＬに接続される。ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３のゲートが入力信号ラインＩＮ１Ｌに接続されて、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２のゲートが入力信号ラインＩＮ２Ｌに接続されて、ＰＭＯＳトランジスタＰ２のドレインとＮＭＯＳトランジスタＮ２のドレインが接続されて、ＮＭＯＳトランジスタＮ２のソースとＮＭＯＳトランジスタＮ３のドレインが接続されて、ＮＭＯＳトランジスタＮ３のソースが接地電圧ラインＶＳＳＬに接続される。
【００７６】
図４Ｄに示すように、図３Ｄに示すトランジスタＰ４、Ｐ５、Ｎ４、Ｎ５を同一層（１Ｆ）に配置する。そして、ＰＭＯＳトランジスタＰ４のドレインとＰＭＯＳトランジスタＰ５のソースが接続されて、ＰＭＯＳトランジスタＰ５のドレインとＮＭＯＳトランジスタＮ５のドレインが接続されて、ＰＭＯＳトランジスタＰ４のソースが電源電圧ラインＶＣＣＬに接続され、ゲートが入力信号ラインＩＮ２Ｌに接続されて、ＰＭＯＳトランジスタＰ５のゲートが入力信号ラインＩＮ１Ｌに接続されて、ＰＭＯＳトランジスタＰ５のドレインとＮＭＯＳトランジスタＮ５のドレインが出力信号ラインＯＵＴＬに接続されて、ＮＭＯＳトランジスタＮ４のドレイン、ゲート、ソースが出力信号ラインＯＵＴＬ、入力信号ラインＩＮ２Ｌ、及び接地電圧ラインＶＳＳＬに接続される。
【００７７】
すなわち、図４Ａないし４Ｄに示す例では、半導体メモリ装置のメモリセル及び周辺回路を構成するトランジスタがすべて同一層１Ｆに配置されるのでメモリセルの容量が増加する場合にはレイアウト面積も増加する。
【００７８】
そのため、半導体メモリ装置のメモリセルのレイアウト面積を減らすためにメモリセルを構成するトランジスタを２層、または３層で積む方法が見出された。
【００７９】
図５Ａないし図５Ｄは、従来の半導体メモリ装置におけるスタティックメモリセル及び周辺回路のインバータ、ＮＡＮＤゲート、及びＮＯＲゲートを構成するトランジスタの他の例の配置をそれぞれ概念的に示す図であり、メモリセルを構成するトランジスタを２層に積層して配置したことを示す図である。
【００８０】
図５Ａに示すように、ＮＭＯＳトランジスタＰＤ１、ＰＤ２、Ｔ１、Ｔ２を第１層（１Ｆ）に配置して、ＰＭＯＳトランジスタＰＵ１、ＰＵ２を第２層（２Ｆ）に配置する。そして、トランジスタＰＤ１、ＰＤ２、ＰＵ１、ＰＵ２、Ｔ１、Ｔ２の間は、図４Ａのトランジスタの接続と同様に接続する。
【００８１】
図５Ｂないし図５Ｄの配置では、図４Ｂないし図４Ｄの配置と同様に、インバータ、ＮＡＮＤゲート、及びＮＯＲゲートを構成するトランジスタＰ１〜Ｐ５、Ｎ１〜Ｎ５を第１層（１Ｆ）に配置する。
【００８２】
したがって、図５Ａに示すように、半導体メモリ装置のスタティックメモリセルを構成するトランジスタを２層に積層して配置して、周辺回路を構成するトランジスタを１層に配置すると、メモリセルアレイのレイアウト面積が減ることになるが、周辺回路のレイアウト面積は減らないので、結果的に全体的なレイアウト面積の縮小幅は小さい。
【００８３】
図６Ａないし６Ｄは、従来の半導体メモリ装置におけるスタティックメモリセル及び周辺回路のインバータ、ＮＡＮＤゲート、及びＮＯＲゲートを構成するトランジスタのまた他の例の配置を概念的に示す図で、メモリセルを構成するトランジスタを３層に積層して配置したことを示す図である。
【００８４】
図６Ａに示すように、ＮＭＯＳトランジスタＰＤ１、ＰＤ２を第１層（１Ｆ）に配置して、ＰＭＯＳトランジスタＰＵ１、ＰＵ２を第２層（２Ｆ）に配置して、ＮＭＯＳトランジスタＴ１、Ｔ２を第３層（３Ｆ）に配置する。そして、トランジスタＰＤ１、ＰＤ２、ＰＵ１、ＰＵ２、Ｔ１、Ｔ２の間は、図４Ａのトランジスタの接続と同様に接続する。
【００８５】
図６Ｂないし図６Ｄの配置は、図４Ｂないし図４Ｄの配置と同様に、インバータ、ＮＡＮＤゲート、及びＮＯＲゲートを構成するトランジスタＰ１〜Ｐ５、Ｎ１〜Ｎ５を第１層（１Ｆ）に配置する。
【００８６】
したがって、図６Ａに示すように半導体メモリ装置のスタティックメモリセルを構成するトランジスタを３層に積層して配置して、周辺回路を構成するトランジスタを１層に配置することになると、メモリセルアレイのレイアウト面積は減ることになるが、周辺回路のレイアウト面積は減らないので、結果的に全体的なレイアウト面積の縮小幅は小さい。
【００８７】
すなわち、従来の半導体メモリ装置におけるメモリセルアレイのスタティックメモリセルを２層または３層に積層して配置することによって、メモリセルアレイのレイアウト面積は減ることになるが、周辺回路を構成するトランジスタは１層に配置されるので全体的なレイアウト面積の縮小幅は小さい。
【００８８】
図７Ａないし７Ｄは、本発明の半導体メモリ装置におけるスタティックメモリセル及び周辺回路のインバータ、ＮＡＮＤゲート、及びＮＯＲゲートを構成するトランジスタの第１実施形態の配置を概念的に示す図で、メモリセルを構成するトランジスタが２層に積層して配置される場合の周辺回路を構成するトランジスタの配置を示す図である。
【００８９】
図７Ａの配置は、図５Ａの配置と同様に、スタティックメモリセルを構成するトランジスタＰＵ１、ＰＵ２、ＰＤ１、ＰＤ２、Ｔ１、Ｔ２を２層に積層して配置する。
【００９０】
図７Ｂに示すように、ＮＭＯＳトランジスタＮ１は第１層（１Ｆ）に配置して、ＰＭＯＳトランジスタＰ１は第２層（２Ｆ）に配置する。そして、インバータを構成するトランジスタＮ１、Ｐ１の間は、図４Ｂに示すものと同様に接続する。
【００９１】
図７Ｃに示すように、ＮＭＯＳトランジスタＮ２、Ｎ３は第１層（１Ｆ）に配置して、ＰＭＯＳトランジスタＰ２、Ｐ３は第２層（２Ｆ）に配置する。そして、ＮＡＮＤゲートを構成するトランジスタＮ２、Ｎ３、Ｐ２、Ｐ３の間は、図４Ｃに示すものと同様に接続する。
【００９２】
図７Ｄに示すように、ＮＭＯＳトランジスタＮ４、Ｎ５は第１層（１Ｆ）に配置して、ＰＭＯＳトランジスタＰ４、Ｐ５は第２層（２Ｆ）に配置する。そして、ＮＯＲゲートを構成するトランジスタＮ４、Ｎ５、Ｐ４、Ｐ５の間は、図４Ｄに示すものと同様に接続する。
【００９３】
図７Ａないし図７Ｄに示すように、本発明の第１実施形態の半導体メモリ装置は、メモリセルを構成するトランジスタを２層に積層して配置して、周辺回路を構成するトランジスタも２層に積層して配置することによって半導体メモリ装置の全体的なレイアウト面積を減らすことができる。
【００９４】
図７Ｂないし図７Ｄに示すトランジスタは、互いに入れ替えて配置されてもよく、また、必ずしも第１層（１Ｆ）と第２層（２Ｆ）に配置されなければならないのではなく、例えば、第１層（１Ｆ）と第３層（３Ｆ）または第２層（２Ｆ）と第３層（３Ｆ）に配置されてもよい。
【００９５】
しかし、第１層（１Ｆ）にはＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが配置できるが、第２層（２Ｆ）には工程上の便宜のためにメモリセルの第２層（２Ｆ）に配置されるトランジスタと同一形態のトランジスタが配置されることが好ましい。すなわち、メモリセルの第２層（２Ｆ）に配置されるトランジスタがＮＭＯＳトランジスタならば周辺回路の第２層（２Ｆ）に配置されるトランジスタもＮＭＯＳトランジスタで構成することが望ましく、メモリセルの第２層（２Ｆ）に配置されるトランジスタがＰＭＯＳトランジスタならば周辺回路の第２層（２Ｆ）に配置されるトランジスタもＰＭＯＳトランジスタで構成することが好ましい。
【００９６】
図８Ａないし８Ｄは、本発明の半導体メモリ装置におけるスタティックメモリセル及び周辺回路のインバータ、ＮＡＮＤゲート、及びＮＯＲゲートを構成するトランジスタの第２実施形態の配置を概念的に示す図で、メモリセルを構成するトランジスタが３層に配置される場合の周辺回路を構成するトランジスタの配置を示す図である。
【００９７】
図８Ａの配置は、図６Ａの配置と同様に、スタティックメモリセルを構成するプルダウントランジスタＰＤ１、ＰＤ２を第１層（１Ｆ）に配置して、プルアップトランジスタＰＵ１、ＰＵ２を第２層（２Ｆ）に配置し、転送トランジスタＴ１、Ｔ２を第３層（３Ｆ）に配置する。
【００９８】
図８Ｂに示すように、図３Ｂに示すＮＭＯＳトランジスタＮ１のチャンネル幅の１／２のチャンネル幅を有するＮＭＯＳトランジスタＮ１−１、Ｎ１−２を構成して、ＮＭＯＳトランジスタＮ１−２は第１層（１Ｆ）に配置し、ＰＭＯＳトランジスタＰ１は第２層（２Ｆ）に配置し、ＮＭＯＳトランジスタＮ１−１は第３層（３Ｆ）に配置する。そして、ＮＭＯＳトランジスタＮ１−１、Ｎ１−２のゲート、ドレイン、及びソースを共通で接続して、ＮＭＯＳトランジスタＮ１−１、Ｎ１−２とＰＭＯＳトランジスタＰ１との間は図４Ｂに示すものと同様に接続する。
【００９９】
図８Ｃに示すように、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２は第１層（１Ｆ）に配置して、ＰＭＯＳトランジスタＰ３は第２層（２Ｆ）に配置し、ＮＭＯＳトランジスタＮ３は第３層（３Ｆ）に配置する。そして、ＰＭＯＳトランジスタＰ２、Ｐ３とＮＭＯＳトランジスタＮ２、Ｎ３との間は図４Ｃに示すものと同様に接続する。
【０１００】
図８Ｄに示すように、図３Ｄに示すＮＭＯＳトランジスタＮ４、Ｎ５それぞれのチャンネル幅の１／２のチャンネル幅を有するＮＭＯＳトランジスタＮ４−１、Ｎ４−２、Ｎ５−１、Ｎ５−２を構成して、ＮＭＯＳトランジスタＮ４−１、Ｎ５−１は第１層（１Ｆ）に配置し、ＰＭＯＳトランジスタＰ４、Ｐ５は第２層（２Ｆ）に配置し、ＮＭＯＳトランジスタＮ５−１、Ｎ５−２は第３層（３Ｆ）に配置する。そして、ＮＭＯＳトランジスタＮ４−１、Ｎ４−１のゲート、ソース、ドレインを共通で接続して、ＮＭＯＳトランジスタＮ５−１、Ｎ５−２のゲート、ソース、ドレインを共通で接続する。ＰＭＯＳトランジスタＰ４、Ｐ５とＮＭＯＳトランジスタＮ４、Ｎ５との間は図４Ｄに示すものと同様に接続する。
【０１０１】
図８Ａないし図８Ｄに示すように、本発明の第２実施形態の半導体メモリ装置は、メモリセルを構成するトランジスタを３層に積層して配置して、周辺回路を構成するトランジスタも３層に積層して配置することによって半導体メモリ装置の全体的なレイアウト面積を減らすことができる。
【０１０２】
図９Ａないし９Ｄは、本発明の半導体メモリ装置におけるスタティックメモリセル及び周辺回路のインバータ、ＮＡＮＤゲート、及びＮＯＲゲートを構成するトランジスタの第３実施形態の配置を概念的に示す図で、メモリセルを構成するトランジスタが３層に配置される場合の周辺回路を構成するトランジスタの配置を示す図である。
【０１０３】
図９Ａの配置は、図８ａの配置と同様に、スタティックメモリセルを構成するトランジスタを３層に積層して配置する。
【０１０４】
図９Ｂに示すように、インバータを構成するＰＭＯＳトランジスタＰ１それぞれのチャンネル幅の１／２のチャンネル幅を有するＰＭＯＳトランジスタＰ１−１、Ｐ１−２を構成して、ＰＭＯＳトランジスタＰ１−１を第１層（１Ｆ）に配置し、ＰＭＯＳトランジスタＰ１−２を第２層（２Ｆ）に配置し、ＮＭＯＳトランジスタＮ１を第３層（３Ｆ）に配置する。そして、ＰＭＯＳトランジスタＰ１−１、Ｐ１−２のゲート、ドレイン、及びソースを共通で接続して、ＰＭＯＳトランジスタＰ１−１、Ｐ１−２とＮＭＯＳトランジスタＮ１との間は図４Ｂに示すものと同様に接続する。
【０１０５】
図９Ｃに示すように、ＮＡＮＤゲートを構成するＰＭＯＳトランジスタＰ２、Ｐ３それぞれのチャンネル幅の１／２のチャンネル幅を有するＰＭＯＳトランジスタＰ２−１、Ｐ２−２、Ｐ３−１、Ｐ３−２を構成して、ＰＭＯＳトランジスタＰ２−２、Ｐ３−２を第１層（１Ｆ）に配置し、ＰＭＯＳトランジスタＰ２−１、Ｐ３−１を第２層（２Ｆ）に配置して、ＮＭＯＳトランジスタＮ２、Ｎ３を第３層（３Ｆ）に配置する。そして、ＰＭＯＳトランジスタＰ２−１、Ｐ２−２のゲート、ドレイン、及びソースを共通で接続して、ＰＭＯＳトランジスタＰ３−１、Ｐ３−２のゲート、ドレイン、及びソースを共通で接続し、ＰＭＯＳトランジスタＰ２−１、Ｐ２−２、Ｐ３−１、Ｐ３−２とＮＭＯＳトランジスタＮ２、Ｎ３との間は図４Ｃに示すものと同様に接続する。
【０１０６】
図９Ｄに示すように、ＮＯＲゲートを構成するＰＭＯＳトランジスタＰ４、Ｐ５それぞれのチャンネル幅の１／２のチャンネル幅を有するＰＭＯＳトランジスタＰ４−１、Ｐ４−２、Ｐ５−１、Ｐ５−２を構成して、ＰＭＯＳトランジスタＰ４−１、Ｐ５−１を第１層（１Ｆ）に配置し、ＰＭＯＳトランジスタＰ４−２、Ｐ５−２を第２層（２Ｆ）に配置し、ＮＭＯＳトランジスタＮ４、Ｎ５を第３層（３Ｆ）に配置する。そして、ＰＭＯＳトランジスタＰ４−１、Ｐ４−２のゲート、ドレイン、及びソースを共通で接続して、ＰＭＯＳトランジスタＰ５−１、Ｐ５−２のゲート、ドレイン、及びソースを共通で接続して、ＰＭＯＳトランジスタＰ４−１、Ｐ４−２、Ｐ５−１、Ｐ５−２とＮＭＯＳトランジスタＮ４、Ｎ５との間は図４Ｄに示すものと同様に接続する。
【０１０７】
そして、図示してないが、ＮＡＮＤゲートを構成するＮＭＯＳトランジスタＮ２、Ｎ３それぞれのチャンネル幅の１／２のチャンネル幅を有するＮＭＯＳトランジスタＮ２−１、Ｎ２−２、Ｎ３−１、Ｎ３−２を構成して、ＰＭＯＳトランジスタＰ２、Ｐ３とＮＭＯＳトランジスタＮ２−１、Ｎ２−２、Ｎ３−１、Ｎ３−２を互いに異なる３つの層に２個ずつ配置することもできる。
【０１０８】
また、上述の実施形態のインバータ、ＮＡＮＤゲート、及びＮＯＲゲートを構成するトランジスタは、互いに異なる層に配置されてもよく、また、必ずしも図示された層に配置する必要はない。
【０１０９】
しかし、第１層（１Ｆ）にはＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが配置できるが、第２層（２Ｆ）には工程上の便宜のためにメモリセルの第２層（２Ｆ）に配置されるトランジスタと同一形態のトランジスタが配置されることが好ましい。すなわち、メモリセルの第２層（２Ｆ）に配置されるトランジスタがＰＭＯＳトランジスタならば周辺回路の第２層（２Ｆ）に配置されるトランジスタもＰＭＯＳトランジスタで構成することが好ましく、メモリセルの３層（３Ｆ）に配置されるトランジスタがＮＭＯＳトランジスタならば周辺回路の３層（３Ｆ）に配置されるトランジスタもＮＭＯＳトランジスタで構成することが好ましい。
【０１１０】
そして、上述の半導体メモリ装置のスタティックメモリセル及び周辺回路を構成するインバータ、ＮＡＮＤゲート、及びＮＯＲゲートの実施形態の配置及び構造を次に説明する。
【０１１１】
図１０Ａないし図１６Ａ、図１０Ｂないし図１６Ｂ、図１０Ｃないし図１６Ｃ、図１０Ｄないし図１６Ｄは、本発明の実施形態によるメモリセル、インバータ、ＮＡＮＤゲート、及びＮＯＲゲートそれぞれの配置を説明するための平面図であり、図１７Ａ、１７Ｂは、図１０Ａないし図１６ＡのＩ−Ｉ'、ＩＩ−ＩＩ'における本発明の実施形態のメモリセルの構造を示す断面図であり、図１８ないし図２０は、図１０Ｂないし図１６Ｂ、図１０Ｃないし図１６Ｃ、図１０Ｄないし図１６ＤのＸ−Ｘ’における本発明の実施形態の周辺回路の構造を示す断面図である。
【０１１２】
図１０Ａ及び図１７Ａ、１７Ｂを参照すると、半導体基板ＳＵＢに第１活性領域１ｂ’及び第２活性領域１ａ’が向き合いながらｙ軸に平行になるように配置されて、第２活性領域１ａ’の一端はｘ軸に平行になるように延長される。また、半導体基板ＳＵＢに第３活性領域１ｂ”及び第４活性領域１ａ”が向き合いながらｙ軸に平行になるように配置されて、第４活性領域１ａ”の一端はｘ軸に平行になるように延長される。ゲートパターン１ｃ’はｙ軸方向に平行に配置された第１活性領域１ｂ’及び第２活性領域１ａ’の上部を横切るようにｘ軸方向に配置されて、ゲートパターン１ｃ”はｙ軸方向に平行に配置された第３活性領域１ｂ”及び第４活性領域１ａ”の上部を横切るようにｘ軸方向に配置される。ゲートパターン１ｃ’の一側に位置した第１活性領域１ｂ’の表面にドレイン領域ＰＤ１Ｄが形成されて、他側に位置した第２活性領域１ａ’の表面にソース領域ＰＤ１Ｓが形成される。同様に、ゲートパターン１ｃ”の一側に位置した第３活性領域１ｂ”の表面にドレイン領域ＰＤ２Ｄが形成されて、他側に位置した第４活性領域１ａ”の表面にソース領域ＰＤ２Ｓが供給される。ゲートパターン１ｃ’、１ｃ”それぞれは、順に積層されたＮＭＯＳトランジスタＰＤ１のゲート電極ＰＤ１Ｇとキャッピング絶縁膜２ａ’及びＮＭＯＳトランジスタＰＤ２のゲート電極ＰＤ２Ｇとキャッピング絶縁膜２ａ”を含むことができ、ゲートパターン１ｃ’、１ｃ”それぞれと半導体基板ＳＵＢの間にゲート絶縁膜２ｂ’、２ｂ”が介在される。そして、ゲートパターン１ｃ’、１ｃ”の側壁にスペーサ２ｃが形成され、ＮＭＯＳトランジスタＰＤ１、ＰＤ２を有する半導体基板ＳＵＢの全面上に層間絶縁膜２ｅが積層される。そして、ＮＭＯＳトランジスタＰＤ１、ＰＤ２を有する半導体基板ＳＵＢ及び層間絶縁膜２ｅとの間にエッチング阻止膜２ｄがさらに介在されることができる。このような方法で、半導体基板ＳＵＢ上にバルクトランジスタであるＮＭＯＳトランジスタＰＤ１、ＰＤ２が形成される。
【０１１３】
図１０Ｂ及び図１８を参照すると、半導体基板ＳＵＢに第１及び第２活性領域２０ａ’、２０ｂ’が向き合いながら配置されて、ゲートパターン２０ｃ’が第１及び第２活性領域２０ａ’、２０ｂ’の上部にｙ方向に配置されて、一端は第１活性領域２０ａ’が位置した側のｘ方向に平行になるように延長される。第１活性領域２０ａ’の表面にＮＭＯＳトランジスタＮ１のドレイン領域Ｎ１Ｄが形成されて、第２活性領域２０ｂ’の表面にＮＭＯＳトランジスタＮ１のソース領域Ｎ１Ｓが形成される。そして、ＮＭＯＳトランジスタＮ１のゲートパターン２０ｃ’は、順に積層されたＮＭＯＳトランジスタＮ１のゲート電極Ｎ１Ｇとキャッピング絶縁膜２１ａを含むことができ、ゲートパターン２０ｃ’と半導体基板ＳＵＢとの間にゲート絶縁膜２１ｂが介在される。そして、ゲートパターン２０ｃ’の側壁にスペーサ２１ｃが形成されることができ、ＮＭＯＳトランジスタＮ１を有する半導体基板ＳＵＢの全面上に層間絶縁膜２１ｅが積層される。そして、ＮＭＯＳトランジスタＮ１を有する半導体基板ＳＵＢと層間絶縁膜２１ｅとの間にエッチング阻止膜２１ｄがさらに介在されることができる。よって、半導体基板ＳＵＢ上にインバータを構成するバルクトランジスタであるＮＭＯＳトランジスタＮ１が形成される。
【０１１４】
図１０Ｃ及び図１９を参照すると、半導体基板ＳＵＢに第１、第２、及び第３活性領域４０ａ’、４０ｂ’、４０ａ”が形成される。そして、ゲートパターン４０ｃ’が第１及び第２活性領域４０ａ’、４０ｂ’の上部にｙ方向に配置されて、一端は第１活性領域４０ａが位置した側のｘ方向に平行になるように配置されて、ゲートパターン４０ｃ”が第２及び第３活性領域４０ｂ’、４０ａ”の上部にｙ方向に配置されて、一端は第１活性領域４０ａ”が位置した側のｘ方向に平行になるように配置される。また、ゲートパターン４０ｃ’の一端とゲートパターン４０ｃ”の一端は対角線方向に配置される。ＮＭＯＳトランジスタＮ２のゲートパターン４０ｃ’は、順に積層されたＮＭＯＳトランジスタＮ２のゲート電極Ｎ２Ｇとキャッピング絶縁膜４１ａ’を含むことができ、ゲートパターン４０ｃ’と半導体基板ＳＵＢとの間にゲート絶縁膜４１ｂ’が介在される。そして、半導体基板ＳＵＢの第１活性領域４０ａ’の表面にＮＭＯＳトランジスタＮ２のドレイン領域Ｎ２Ｄが形成されて、第２活性領域４０ｂ’の表面にＮＭＯＳトランジスタＮ２、Ｎ３のソース領域及びドレイン領域Ｎ２Ｓ、Ｎ３Ｄが形成されて、第３活性領域４０ａ”の表面にＮＭＯＳトランジスタＮ３のソース領域Ｎ３Ｓが形成される。ゲートパターン４０ｃ’の側壁にスペーサ４１ｃが形成されることができ、ＮＭＯＳトランジスタＮ２を有する半導体基板ＳＵＢの全面上に層間絶縁膜４１ｅが積層される。そして、ＮＭＯＳトランジスタＮ２を有する半導体基板ＳＵＢと層間絶縁膜４１ｅの間にエッチング阻止膜４１ｄがさらに介在されることができる。同様に、ＮＭＯＳトランジスタＮ３のゲートパターン４０ｃ”も、ＮＭＯＳトランジスタＮ２のゲートパターン４０ｃ’と同一形態で形成される。よって、半導体基板ＳＵＢ上にＮＡＮＤゲートを構成するバルクトランジスタであるＮＭＯＳトランジスタＮ２、Ｎ３が形成される。
【０１１５】
図１０Ｄ及び図２０を参照すると、半導体基板ＳＵＢにＮウェル（Ｎ−ＷＥＬＬ）が形成されて、Ｎウェル（Ｎ−ＷＥＬＬ）に第１、第２、及び第３活性領域６０ａ’、６０ｂ’、６０ａ”が形成される。そして、ゲートパターン６０ｃ’、６０ｃ”それぞれは図１０Ｃのゲートパターン４０ｃ’、４０ｃ”と同一形態で供給される。図２０に示すように、半導体基板ＳＵＢ上にバルクトランジスタであるＰＭＯＳトランジスタＰ４、Ｐ５が形成される。ＰＭＯＳトランジスタＰ４、Ｐ５は、図１９に示すＮＭＯＳトランジスタＮ２、Ｎ３と同一形態を有する。
【０１１６】
図１１Ａ、図１７Ａ、１７Ｂを参照すると、ＮＭＯＳトランジスタＰＤ１のドレイン領域ＰＤ１Ｄは層間絶縁膜２ｅ、エッチング阻止膜２ｄを貫通する下部ノード半導体プラグ３ａ’に電気的に接続されて、ＮＭＯＳトランジスタＰＤ２のドレイン領域ＰＤ２Ｄは層間絶縁膜２ｅ、エッチング阻止膜２ｄを貫通する下部ノード半導体プラグ３ａ”に電気的に接続される。下部ボディパターン３ｂ’、３ｂ”が層間絶縁膜２ｅ上に配置されて、下部ノード半導体プラグ３ａ’、３ａ”それぞれを覆うように配置される。
【０１１７】
図１１Ｂ及び図１８を参照すると、ＮＭＯＳトランジスタＮ１のドレイン領域Ｎ１Ｄは層間絶縁膜２１ｅ、エッチング阻止膜２１ｄを貫通するノード半導体プラグ２２ｂに電気的に接続されて、下部ボディパターン２２ａは層間絶縁膜２１ｅ上に配置されて、ノード半導体プラグ２２ｂを覆うように配置される。
【０１１８】
図１１Ｃ及び図１９を参照すると、ＮＭＯＳトランジスタＮ２のドレイン領域Ｎ２Ｄは層間絶縁膜４１ｅ、エッチング阻止膜４１ｄを貫通するノード半導体プラグ４２ｂに電気的に接続されて、下部ボディパターン４２ａは層間絶縁膜４１ｅ上に配置されて、ノード半導体プラグ４２ｂを覆うように配置される。
【０１１９】
メモリセル、インバータ、及びＮＡＮＤゲートが図１１Ａ、図１１Ｃと共に配置される場合に、図１１Ｄに示すＮＯＲゲートの配置は図１０Ｄと同一配置を有する。
【０１２０】
図１２Ａ及び図１７Ａ、１７Ｂを参照すると、下部ボディパターン３ｂ’の上部を横切るようにＰＭＯＳトランジスタＰＵ１のゲートパターン４ｂ’が配置されて、下部ボディパターン３ｂ”の上部を横切るようにＰＭＯＳトランジスタＰＵ２のゲートパターン４ｂ”が配置される。そして、下部ボディパターン３ｂ’の上部に下部ノード半導体プラグ３ａ’が配置された位置に上部ノード半導体プラグ４ａ’が配置されて、下部ボディパターン３ｂ”の上部に下部ノード半導体プラグ３ａ”が配置された位置に上部ノード半導体プラグ４ａ”が配置される。下部ボディパターン３ｂ’、３ｂ”それぞれの上部にＰＭＯＳトランジスタＰＵ１、ＰＵ２それぞれのゲート電極ＰＵ１Ｇ、ＰＵ２Ｇが形成される。下部ボディパターン３ｂ’内にＰＭＯＳトランジスタＰＵ１のソース領域ＰＵ１Ｓ及びドレイン領域ＰＵ１Ｄが形成されて、下部ボディパターン３ｂ”内にＰＭＯＳトランジスタＰＵ２のソース領域ＰＵ２Ｓ及びドレイン領域ＰＵ２Ｄが形成される。よって、ＮＭＯＳトランジスタＰＤ１、ＰＤ２の上部に薄膜トランジスタであるＰＭＯＳトランジスタＰＵ１、ＰＵ２が積層される。
【０１２１】
図１２Ｂ及び図１８を参照すると、ゲートパターン２３ａが下部ボディパターン２２ａの上部にゲートパターン２０ｃ’と同一形態に配置される。下部ボディパターン２２ａの上部にＰＭＯＳトランジスタＰ１のゲート電極Ｐ１Ｇが配置されて、下部ボディパターン２２ａ内にＰＭＯＳトランジスタＰ１のドレイン領域Ｐ１Ｄとソース領域Ｐ１Ｓが形成される。ゲート電極Ｐ１Ｇの上部にキャッピング絶縁膜２４ａが介在されて、下部にゲート絶縁膜２４ｂが介在される。そして、ゲートパターン２３ａの側壁にスペーサ２４ｃが形成されることができ、ＰＭＯＳトランジスタＰ１を有する下部ボディパターン２２ａの全面上に層間絶縁膜２４ｅが積層される。そして、ＰＭＯＳトランジスタＰ１を有する下部ボディパターン２２ａと層間絶縁膜２１ｅの間にエッチング阻止膜２１ｄがさらに介在される。よって、ＮＭＯＳトランジスタＮ１の上部に薄膜トランジスタであるＰＭＯＳトランジスタＰ１が積層される。
【０１２２】
図１２Ｃ及び図１９を参照すると、ゲートパターン４３ａ’、４３ａ”は下部ボディパターン４２ａの上部にゲートパターン４０ｃ’、４０ｃ”と重畳されるように配置される。下部ボディパターン４２ａの上部にＰＭＯＳトランジスタＰ２、Ｐ３のゲート電極Ｐ２Ｇ、Ｐ３Ｇが配置されて、下部ボディパターン４２ａ内にＰＭＯＳトランジスタＰ２のドレイン領域Ｐ２Ｄ、ＰＭＯＳトランジスタＰ２、Ｐ３のソース領域Ｐ２Ｓとドレイン領域Ｐ３Ｓ、及びＰＭＯＳトランジスタＰ３のドレイン領域Ｐ３Ｄが形成される。ゲート電極Ｐ２Ｇの上部にキャッピング絶縁膜４４ａ’が介在されて、下部にゲート絶縁膜４４ｂ’が介在されて、同様に、ゲート電極Ｐ３Ｇの上部にキャッピング絶縁膜４４ａ”が介在されて、下部にゲート絶縁膜４４ｂ”が介在されて、ゲートパターン４３ａ’、４３ａ”の側壁上にスペーサ４４ｃ’、４４ｃ”が形成される。そして、ＰＭＯＳトランジスタＰ２、Ｐ３を有する下部ボディパターン４２ａの全面上に層間絶縁膜４４ｅが積層される。そして、ＰＭＯＳトランジスタＰ２、Ｐ３を有する下部ボディパターン４２ａと層間絶縁膜４４ｅとの間にエッチング阻止膜４４ｄがさらに介在されることができる。よって、ＮＭＯＳトランジスタＮ２、Ｎ３の上部に薄膜トランジスタであるＰＭＯＳトランジスタＰ２、Ｐ３が積層される。
【０１２３】
メモリセル、インバータ、及びＮＡＮＤゲートが図１１Ａ、図１１Ｃと共に配置される場合に図１２Ｄに示すＮＯＲゲートの配置は図１１Ｄと同一配置を有する。
【０１２４】
図１３Ａ及び図１７Ａ、１７Ｂを参照すると、層間絶縁膜５ｅ上に上部ボディパターン６ａ’、６ａ”が配置される。上部ボディパターン６ａ’、６ａ”はそれぞれ上部ノード半導体プラグ４ａ’、４ａ”を覆うように配置されて、下部ボディパターン３ｂ’、３ｂ”と重畳されるように配置される。上部ボディパターン６ａ’、６ａ”の上部を横切るようにワードラインパターン６ｂが形成されて、ワードラインパターン６ｂはゲートパターン１ｃ’、１ｃ”と重畳されるように配置される。上部ボディパターン６ａ’、６ａ”それぞれの上部にワードラインＴ１Ｇ、Ｔ２Ｇが形成されて、上部ボディパターン６ａ’の内部に転送トランジスタＴ１のドレイン領域Ｔ１Ｄ及びソース領域Ｔ１Ｓが形成されて、上部ボディパターン６ａ”の内部に転送トランジスタＴ２のドレイン領域Ｔ２Ｄ及びソース領域Ｔ２Ｓが形成される。そして、ワードラインＴ１Ｇ、Ｔ２Ｇの上部にキャッピング絶縁膜７ａが介在されて、下部にゲート絶縁膜７ｂが介在され、ワードラインパターン６ｂの側壁にスペーサ７ｃが形成される。転送トランジスタＴ１、Ｔ２を有する上部ボディパターン６ａ’、６ａ”の全面上に層間絶縁膜７ｅが積層される。そして、転送トランジスタＴ１、Ｔ２を有する上部ボディパターン６ａ’、６ａ”と層間絶縁膜７ｅの間にエッチング阻止膜７ｄがさらに介在される。よって、プルアップトランジスタＰＵ１、ＰＵ２の上部に薄膜トランジスタである転送トランジスタＴ１、Ｔ２が積層される。
【０１２５】
メモリセルが図１３Ａに示すように配置される場合、図１３Ｂ、図１３Ｃに示すインバータ及びＮＡＮＤゲートの配置は図１２Ｂ、図１２Ｃと同一配置を有する。
【０１２６】
図１３Ｄ及び図２０を参照すると、ＰＭＯＳトランジスタＰ５のドレイン領域Ｐ５Ｄは層間絶縁膜６４ｅ、６１ｅ、エッチング阻止膜４１ｄを貫通するノード半導体プラグ６５ｂに電気的に接続されて、上部ボディパターン６５ａは層間絶縁膜６４ｅ及びノード半導体プラグ６５ｂを覆うように配置される。
【０１２７】
図１４Ａ、及び図１７Ａ、１７Ｂを参照すると、下部ノード半導体プラグ３ａ’、上部ノード半導体プラグ４ａ’、プルダウントランジスタＰＤ１のドレイン領域ＰＤ１Ｓ、プルアップトランジスタＰＵ１のドレイン領域ＰＵ１Ｓ、及び転送トランジスタＴ１のソース領域Ｔ１Ｓ、プルダウントランジスタＰＤ２のゲート電極ＰＤ２Ｇ、及びプルアップトランジスタＰＵ２のゲート電極ＰＵ２Ｇがノードプラグ８ａ’を介して電気的に接続される。そして、下部ノード半導体プラグ３ａ”、上部ノード半導体プラグ４ａ”、プルダウントランジスタＰＤ２のドレイン領域ＰＤ２Ｄ、プルアップトランジスタＰＵ２のドレイン領域ＰＵ２Ｄ、及び転送トランジスタＴ２のソース領域Ｔ２Ｓ、プルダウントランジスタＰＤ１のゲート電極ＰＤ１Ｇ、及びプルアップトランジスタＰＵ１のゲート電極ＰＵ１Ｇがノードプラグ８ａ”を介して電気的に接続される。
【０１２８】
メモリセルが図１４Ａに示すように配置される場合、図１４Ｂ、図１４Ｃに示すインバータ及びＮＡＮＤゲートの配置は図１３Ｂ、図１３Ｃと同一配置を有する。
【０１２９】
図１４Ｄ及び図２０を参照すると、ゲートパターン６６ａ’、６６ａ”は上部ボディパターン６５ａの上部にゲートパターン６０ｃ’、６０ｃ”と重畳されるように配置される。図２０に示すように、上部ボディパターン６５ａの上部にＮＭＯＳトランジスタＮ４、Ｎ５のゲート電極Ｎ４Ｇ、Ｎ５Ｇが配置されて、上部ボディパターン６５ａ内にＮＭＯＳトランジスタＮ５のドレイン領域Ｎ５Ｄ、ＮＭＯＳトランジスタＮ４、Ｎ５のソース領域Ｎ５Ｓとドレイン領域Ｎ４Ｄ、及びＮＭＯＳトランジスタＮ４のソース領域Ｎ４Ｓが供給される。ゲート電極Ｎ５Ｇの上部にキャッピング絶縁膜６７ａ’が介在されて、下部にゲート絶縁膜６７ｂ’が介在されて、同様に、ゲート電極Ｎ４Ｇの上部にキャッピング絶縁膜６７ａ”が介在されて、下部にゲート絶縁膜６７ｂ”が介在されて、ゲートパターン６６ａ’、６６ａ”の側壁にスペーサ６７ｃ’、６７ｃ”が形成される。そして、ＮＭＯＳトランジスタＮ４、Ｎ５を有する上部ボディパターン６５ａの全面上に層間絶縁膜６７ｅが積層される。そして、ＮＭＯＳトランジスタＮ４、Ｎ５を有する上部ボディパターン６５ａと層間絶縁膜６７ｅの間にエッチング阻止膜６７ｄがさらに介在される。よって、ＰＭＯＳトランジスタＰ４、Ｐ５の上部に薄膜トランジスタであるＮＭＯＳトランジスタＮ４、Ｎ５が積層される。
【０１３０】
図１５Ａ及び図１７Ａ、１７Ｂを参照すると、ノードプラグ８ａ’、８ａ”及び層間絶縁膜７ｅ上に層間絶縁膜９ｃが積層される。プルアップトランジスタＰＵ１のソース領域ＰＵ１Ｓが電源ラインコンタクトプラグ９ａ’に電気的に接続されて、プルアップトランジスタＰＵ２のソース領域ＰＵ２Ｓが電源ラインコンタクトプラグ９ａ”に電気的に接続される。そして、プルダウントランジスタＰＤ１のソース領域ＰＤ１Ｓが接地ラインコンタクトプラグ９ｂ’に電気的に接続されて、プルダウントランジスタＰＤ２のソース領域ＰＤ２Ｓの接地ラインコンタクトプラグ９ｂ”に電気的に接続される。
【０１３１】
図１５Ｂ及び図１８を参照すると、層間絶縁膜２４ｅ上に層間絶縁膜２６が積層される。ノード半導体プラグ２２ｂ、ＮＭＯＳトランジスタＮ１のドレイン領域Ｎ１Ｄ及びＰＭＯＳトランジスタＰ１のドレイン領域Ｐ１Ｄが出力信号ラインコンタクトプラグ２５ａに電気的に接続されて、ＰＭＯＳトランジスタＰ１のソース領域Ｐ１Ｓが電源ラインコンタクトプラグ２５ｂに電気的に接続されて、ＮＭＯＳトランジスタＮ１のソース領域Ｎ１Ｓが接地ラインコンタクトプラグ２５ｃに電気的に接続される。そして、図示してないが、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲート電極Ｐ１Ｇ、Ｎ１Ｇが入力信号ラインコンタクトプラグ２５ｄに電気的に接続される。
【０１３２】
図１５ｃ及び図１９を参照すると、層間絶縁膜４４ｅ上に層間絶縁膜４６が積層される。ノードコンタクトプラグ４２ｂ、ＮＭＯＳトランジスタＮ２のドレイン領域Ｎ２Ｄ及びＰＭＯＳトランジスタＰ２のドレイン領域Ｐ２Ｄが出力信号ラインコンタクトプラグ４５ａに電気的に接続されて、ＰＭＯＳトランジスタＰ２、Ｐ３のソース領域Ｐ２Ｓ、Ｐ３Ｓが電源ラインコンタクトプラグ４５ｂに電気的に接続されて、ＰＭＯＳトランジスタＰ３のドレイン領域Ｐ３Ｄが出力信号ラインコンタクトプラグ４５ｃに電気的に接続されて、ＮＭＯＳトランジスタＮ３のソース領域Ｎ３Ｓが接地ラインコンタクトプラグ４５ｄに電気的に接続される。ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲート電極Ｎ２Ｇ、Ｐ２Ｇが第１入力信号ラインコンタクトプラグ４５ｅに電気的に接続されて、ＮＭＯＳトランジスタＮ３及びＰＭＯＳトランジスタＰ３のゲート電極Ｐ２Ｇ、Ｐ３Ｇが第２入力信号ラインコンタクトプラグ４５ｆに電気的に接続される。
【０１３３】
図１５Ｄ及び図２０を参照すると、層間絶縁膜６７ｅ上に層間絶縁膜６９が配置される。ノードコンタクトプラグ６５ｂ、ＰＭＯＳトランジスタＰ５のドレイン領域Ｐ５Ｄ及びＮＭＯＳトランジスタＮ５のドレイン領域Ｎ５Ｓが出力信号ラインコンタクトプラグ６８ａに電気的に接続されて、ＮＭＯＳトランジスタＮ５のソース領域Ｎ５Ｓ及びＮＭＯＳトランジスタＮ４のドレイン領域Ｎ４Ｄが接地ラインコンタクトプラグ６８ｂに電気的に接続されて、ＮＭＯＳトランジスタＮ４のソース領域Ｎ４Ｓが出力信号ラインコンタクトプラグ６８ｃに電気的に接続されて、ＰＭＯＳトランジスタＰ４のソース領域Ｐ４Ｓが電源ラインコンタクトプラグ６８ｄに電気的に接続される。ＰＭＯＳトランジスタＰ５及びＮＭＯＳトランジスタＮ５のゲート電極Ｐ５Ｇ、Ｎ５Ｇが第１入力信号ラインコンタクトプラグ６８ｃに電気的に接続されて、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ４のゲート電極Ｐ４Ｇ、Ｎ４Ｇが第２入力信号ラインコンタクトプラグ６８ｄに電気的に接続される。
【０１３４】
図１６Ａ及び図１７Ａ、１７Ｂを参照すると、層間絶縁膜９ｃ上に層間絶縁膜１１が配置される。電源ラインコンタクトプラグ９ａ’上に電源電圧ライン１０ｂが覆わされて、接地ラインコンタクトプラグ９ｂ’上に接地電圧ライン１０ａが覆う。そして、電源ラインコンタクトプラグ９ａ”上に電源電圧ライン１０ｂが覆わされて、接地ラインコンタクトプラグ９ｂ”上に接地電圧ライン１０ｂが覆う。層間絶縁膜１１上に層間絶縁膜１２が配置されて、転送トランジスタＴ１、Ｔ２のドレイン領域Ｔ１Ｄ、Ｔ２Ｄそれぞれがビットラインコンタクトプラグ１３ａ’、１３ａ”に電気的に接続される。そして、ビットラインコンタクトプラグ１３ａ’、１３ａ”上にビットライン１４が覆う。
【０１３５】
図１６Ｂ及び図１８を参照すると、層間絶縁膜２６上に層間絶縁膜２８が配置されて、出力信号ラインコンタクトプラグ２５ａ上を出力信号ライン２７ａが覆い、接地ラインコンタクトプラグ２５ｂ上を接地電圧ライン２７ｂが覆い、電源ラインコンタクトプラグ２５ｃ上を電源電圧ライン２７ｃが覆う。そして、入力信号ラインコンタクトプラグ２５ｄ上を入力信号ライン２７ｄが覆う。
【０１３６】
図１６Ｃ及び図１９を参照すると、層間絶縁膜４６上に層間絶縁膜４８が配置されて、出力信号ラインコンタクトプラグ４５ａ上を出力信号ライン４７ａが覆い、電源ラインコンタクトプラグ４５ｂ上を電源電圧ライン４７ｂが覆い、出力信号ラインコンタクトプラグ４５ｃ上を出力信号ライン４７ｃが覆い、接地ラインコンタクトプラグ４５ｄ上を接地電圧ライン４７ｄが覆う。そして、第１入力信号ラインコンタクトプラグ４５ｅ上を第１入力信号ライン４７ｅが覆い、第２入力信号ラインコンタクトプラグ４５ｆ上を第２入力信号ライン４７ｆが覆う。
【０１３７】
図１６Ｄ及び図２０を参照すると、層間絶縁膜６９上に層間絶縁膜７１が配置され、出力信号ラインコンタクトプラグ６８ａ上を出力信号ライン７０ａが覆い、接地ラインコンタクトプラグ６８ｂ上を接地電圧ライン７０ｂが覆い、出力信号ラインコンタクトプラグ６８ｃ上を出力信号ライン７０ａが覆い、電源ラインコンタクトプラグ６８ｄ上を電源電圧ライン７０ｄが覆う。そして、第１入力信号ラインコンタクトプラグ６８ｅ上を第１入力信号ライン７０ｅが覆い、第２入力信号ラインコンタクトプラグ６８ｅ上を第２入力信号ライン７０ｆが覆う。
【０１３８】
上述の実施形態のノードコンタクトプラグと、上部及び下部ボディパターンは単結晶シリコン基板とすることができる。そして、上部及び下部ボディパターンは多結晶シリコン基板とすることもでき、この場合にノードコンタクトプラグは必要ではない。
【０１３９】
上述した実施形態のメモリセルのように、メモリセルの１層にバルクトランジスタが配置され、２層及び３層に薄膜トランジスタが配置される場合に、工程の便宜のために周辺回路の２層及び３層に配置される薄膜トランジスタの形態はメモリセルの２層及び３層に配置される薄膜トランジスタの形態と同一形態を配置することが好ましい。
【０１４０】
図２１Ａ、１２Ｂは本発明のメモリセルアレイ及び周辺回路における第１実施形態の積層構造を示す図で、図２１Ａに示すように、メモリセルアレイの第１層、第２層、及び第３層にそれぞれバルクＮＭＯＳトランジスタ、薄膜ＰＭＯＳトランジスタ、薄膜ＮＭＯＳトランジスタが積層される場合、周辺回路の第１層、第２層及び第３層に図２１Ｂに示すような形態で積層されることが工程上の便宜のために好ましい。すなわち、第１層にはバルクＮＭＯＳトランジスタ又は／及びバルクＰＭＯＳトランジスタが配置されることができ、第２層、第３層には、メモリセルアレイの第２層、第３層に配置されるトランジスタと同一形態の薄膜ＰＭＯＳトランジスタ、薄膜ＮＭＯＳトランジスタがそれぞれ積層されることが好ましい。
【０１４１】
図２２Ａ、２２Ｂは本発明のメモリセルアレイ及び周辺回路における第２実施形態の積層構造を示す図で、図２２Ａに示すように、メモリセルアレイの第１層、第２層、及び第３層にそれぞれバルクＮＭＯＳトランジスタ、薄膜ＮＭＯＳトランジスタ、薄膜ＰＭＯＳトランジスタが積層される場合、周辺回路の第１層、第２層及び第３層に図２２Ｂに示すような形態で積層されることが工程上の便宜のために好ましい。すなわち、第１層にはバルクＮＭＯＳトランジスタ又は／及びバルクＰＭＯＳトランジスタが配置されることができ、第２層、第３層には、メモリセルアレイの第２層、第３層に配置されるトランジスタと同一形態の薄膜ＮＭＯＳトランジスタ、薄膜ＰＭＯＳトランジスタがそれぞれ積層されることが好ましい。
【０１４２】
図２３Ａ、２３Ｂは本発明のメモリセルアレイ及び周辺回路における第３実施形態の積層構造を示す図であり、図２３Ａに示すように、メモリセルアレイの第１層、第２層、及び第３層にそれぞれバルクＰＭＯＳトランジスタ、薄膜ＮＭＯＳトランジスタ、薄膜ＮＭＯＳトランジスタが積層される場合、周辺回路の第１層、第２層及び第３層に図２３Ｂに示すような形態で積層されることが工程上の便宜のために好ましい。すなわち、第１層にはバルクＮＭＯＳトランジスタ又は／及びバルクＰＭＯＳトランジスタが配置されることができ、第２層、第３層にはメモリセルアレイの第２層、３層に配置されるトランジスタと同一形態の薄膜ＮＭＯＳトランジスタ、薄膜ＮＭＯＳトランジスタがそれぞれ積層されることが好ましい。
【０１４３】
勿論、周辺回路の第２層及び第３層に配置される薄膜トランジスタの形態がメモリセルアレイの第２層及び第３層に配置される薄膜トランジスタの形態と異なる配置も可能であるが、この場合には工程が複雑となる。
【０１４４】
本発明の半導体メモリ装置によれば、メモリセルのレイアウト面積だけではなく、周辺回路のレイアウト面積を減らすことができるので半導体メモリ装置の全体的なレイアウト面積を減少することができる。
【０１４５】
上述の実施形態ではインバータ、ＮＡＮＤゲート、ＮＯＲゲートを構成するトランジスタを積層することについて説明したが、ＡＮＤゲート、及びＯＲゲートのような論理ゲートや他の論理回路を構成するトランジスタを積層することもできる。
【０１４６】
また、本発明の周辺回路は、周辺回路の全ての機能のブロックを構成するトランジスタを積層して配置するのではなく、一部機能のブロック、例えば、ロウ及び／又はカラムデコーダを構成するトランジスタのみを積層して配置するか、ロウ及び／又はカラムデコーダの出力端のドライバ（一般的に、インバータで構成される）を構成するトランジスタのみを積層して配置することもできる。
【０１４７】
上述の実施形態の周辺回路を構成するインバータ、ＮＡＮＤゲート、及びＮＯＲゲートの配置方法は他の半導体装置にも有用に用いられることができる。
【０１４８】
上述の実施形態に示すように、メモリセルアレイのトランジスタについてだけでなく、周辺回路を構成するトランジスタについても積層して配置することによって周辺回路のレイアウト面積を減らすことができる。よって、半導体メモリ装置の全体的なレイアウト面積が減ることになる。
【０１４９】
しかしながら、上述の実施形態に示すものとは異なって、メモリセルアレイのトランジスタは積層して構成し、周辺回路を構成するトランジスタは一つの層に配置することもできる。このように配置すると周辺回路が配置される領域のレイアウト面積を減少することはできないが、高性能のトランジスタを配置することが可能となる。
【０１５０】
図２４Ａ、２４Ｂは、本発明の半導体メモリ装置におけるスタティックメモリセル及び周辺回路のインバータを構成するトランジスタの第４実施形態をそれぞれ概念的に示す図で、スタティックメモリセルは図８Ａと同じく配置し、インバータは図５Ｂに示すようにＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１を同一層に配置するものの、第１層（１Ｆ）ではなく第３層（３Ｆ）に配置したものである。そして、周辺回路の第１層（１Ｆ）と第２層（２Ｆ）はダミー層として配置し、如何なるトランジスタも形成しないで配置したものである。
【０１５１】
本発明の半導体メモリ装置における周辺回路のインバータの構造及び製造方法を説明することによって、周辺回路のトランジスタを形成する方法を説明することにする。
【０１５２】
図２５は図２４Ｂに示す周辺回路のインバータの実施形態の平面図であり、図２６Ａ、２６Ｂないし図３４Ａ、３４Ｂはメモリセルとインバータの製造方法を説明するための実施形態の断面図を示す図である。図２６Ａ、２６Ｂないし図３４Ａ、３４Ｂにおいて、参照符号「Ｃ」で表示した部分はメモリセルアレイ領域を示し、参照符号「Ｐ」は周辺回路領域を示す。そして、図２６Ａないし図３４Ａの断面図は、図１０Ａないし図１６ＡのＩ−Ｉ’線及び図２５のＩＩＩ−ＩＩＩ’線に沿った断面図であり、図２６Ｂないし図３４Ｂの断面図は、図１０Ａないし図１６ＡのＩＩ−ＩＩ’線及び図２５のＩＶ−ＩＶ’線に沿った断面図である。
【０１５３】
半導体基板１００はセル領域Ｃ及び周辺回路領域Ｐを備える。セル領域の構造及び配置は上述の説明を参照するとよく理解できるはずであり、ここでは周辺回路領域Ｐの構造及び配置についてのみ説明する。
【０１５４】
図２５、図２６Ａ、２６Ｂを参照すると、セル領域Ｃに層間絶縁膜２ｅが形成される際、周辺回路領域Ｐの半導体基板ＳＵＢ上に層間絶縁膜２ｅが形成される。層間絶縁膜２ｅは平坦化された上部面を有する。そして、セル領域Ｃにエッチング阻止膜２ｄが形成される際、周辺回路領域Ｐにエッチング阻止膜２ｄが形成されることができる。エッチング阻止膜２ｄは層間絶縁膜２ｅに対してエッチング選択比を有する絶縁膜であることが好ましい。例えば、層間絶縁膜２ｅがシリコン酸化膜の場合、エッチング阻止膜２ｄはシリコン窒化膜またはシリコン酸窒化膜（ｓｉｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄｅ ｌａｙｅｒ）とすることができる。
【０１５５】
図２５、図２７Ａ、２７Ｂを参照すると、セル領域Ｃに下部ボディパターン３ｂ’、３ｂ”が形成される際、周辺回路領域Ｐに提供されたエッチング阻止膜２ｄ及び層間絶縁膜２ｅが除去され、半導体基板ＳＵＢを覆う周辺下部ボディパターン３ｐが形成される。この場合、セル領域Ｃに残存するエッチング阻止膜２ｄ及び層間絶縁膜２ｅはそれぞれエッチング阻止膜パターン及び層間絶縁膜パターンとして理解することができる。周辺下部ボディパターン３ｐの表面は、実質的にセル領域Ｃの下部ボディパターン３ｂ’、３ｂ”の表面と水平的同一線上に位置するように形成することができる。周辺下部ボディパターン３ｐは、単結晶半導体構造とすることができる。例えば、半導体基板ＳＵＢが単結晶シリコン構造の場合、周辺下部ボディパターン３ｐは単結晶シリコン構造とすることができる。
【０１５６】
図２５、図２８Ａ、２８Ｂを参照すると、セル領域Ｃに第１及び第２負荷トランジスタＴＬ１、ＴＬ２を覆うエッチング阻止膜５ｄ及び層間絶縁膜５ｅが形成される際、周辺領域Ｐにエッチング阻止膜５ｄ及び層間絶縁膜５ｅが形成される。エッチング阻止膜５ｄは層間絶縁膜５ｅに対してエッチング選択比を有する絶縁膜であることが好ましい。例えば、層間絶縁膜５ｅがシリコン酸化膜の場合、エッチング阻止膜５ｄはシリコン窒化膜またはシリコン酸窒化膜（ｓｉｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄｅ ｌａｙｅｒ）とすることができる。
【０１５７】
図２５、図２９Ａ、２９Ｂを参照すると、セル領域Ｃに上部ボディパターン６ａ’、６ａ”が形成される際、周辺回路領域Ｐに提供されたエッチング阻止膜５ｄ及び層間絶縁膜５ｅが除去され、周辺下部ボディパターン３ｐを覆う周辺上部ボディパターン６ｐが形成される。周辺上部ボディパターン６ｐの表面は実質的にセル領域Ｃの上部ボディパターン６ａ’、６ａ”の表面と水平的同一線上に形成されることができる。周辺上部ボディパターン６ｐは周辺下部ボディパターン３ｐと等しい結晶構造を有する単結晶半導体構造とすることができる。例えば、周辺下部ボディパターン３ｐが単結晶シリコン構造の場合、周辺上部ボディパターン６ｐも単結晶半導体構造、例えば単結晶シリコン構造とすることができる。周辺下部ボディパターン３ｐ及び周辺上部ボディパターン６ｐは周辺ボディパターン６ｐ’を構成することができる。
【０１５８】
一方、周辺下部ボディパターン３ｐ及び周辺上部ボディパターン６ｐは、一回の工程によって形成された単結晶半導体構造、例えば単結晶シリコン構造とすることができる。周辺回路領域Ｐの周辺上部ボディパターン６ｐに素子分離用絶縁膜７ｅ’が形成されることができる。
【０１５９】
図２５、図３０Ａ、３０Ｂを参照すると、セル領域ＣにＮＭＯＳトランジスタＴ１、Ｔ２のワードラインパターン６ｂが供給される際、周辺回路領域Ｐの第１周辺活性領域１ｐの上部を横切るＰＭＯＳトランジスタＰ１のゲートパターン２３ａ’が形成される。ＰＭＯＳトランジスタＰ１のゲートパターン２３ａ’は、順に積層されたポリシリコン膜パターンＰ１Ｇ及びＰＭＯＳゲート金属シリサイド膜２４ａ’を含むことができる。そして、第２周辺活性領域１ｐ’の上部を横切るＮＭＯＳトランジスタＮ１のゲートパターン２０ｃ”が形成される。ＮＭＯＳトランジスタＮ１のゲートパターン２０ｃ”は、順に積層されたポリシリコン膜パターンＮ１Ｇ及びＮＭＯＳゲート金属シリサイド膜２１ａ’を含むことができる。ゲート金属シリサイド膜２１ａ’、２４ａ’はニッケルシリサイド膜、コバルトシリサイド膜、チタンシリサイド膜、またはタングステンシリサイド膜とすることができる。セル領域ＣのＮＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２も、金属シリサイド膜７ｄ’を含むことができる。
【０１６０】
ＰＭＯＳゲートパターン２３ａ’の両側に位置した第１周辺活性領域１ｐの表面にそれぞれＰＭＯＳトランジスタＰ１のドレイン領域Ｐ１Ｄ及びソース領域Ｐ１Ｓが形成される。ソース領域Ｐ１Ｓ及びドレイン領域Ｐ１Ｄと共にＰＭＯＳゲートパターン２３ａ’はＰＭＯＳトランジスタＰ１を構成する。これと同様に、ＮＭＯＳゲートパターン２０ｃ”の両側に位置した第２周辺活性領域１ｐ’の表面にそれぞれＮＭＯＳトランジスタＮ１のドレイン領域Ｎ１Ｄ及びソース領域Ｎ１Ｓが形成される。ソース領域Ｎ１Ｓ及びドレイン領域Ｎ１Ｄと共にＮＭＯＳゲートパターンＮ１ＧはＮＭＯＳトランジスタＮ１を構成する。ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のソース／ドレイン領域Ｐ１Ｓ、Ｐ１Ｄ及びソース／ドレイン領域Ｎ１Ｓ、Ｎ１Ｄの表面にそれぞれ金属シリサイド膜７ｄ’が形成されることができる。金属シリサイド膜７ｄ’はニッケルシリサイド膜、コバルトシリサイド膜、チタンシリサイド膜、またはタングステンシリサイド膜とすることができる。そして、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１を含む半導体基板の全面上に層間絶縁膜７ｅが積層される。これに加えて、半導体基板ＳＵＢと層間絶縁膜７ｅとの間にエッチング阻止膜７ｄがさらに介在されることができる。エッチング阻止膜７は層間絶縁膜７ｅに対してエッチング選択比を有する絶縁膜であることが好ましい。例えば、層間絶縁膜７ｅがシリコン酸化膜の場合、エッチング阻止膜７ｄはシリコン窒化膜またはシリコン酸窒化膜とすることができる。
【０１６１】
図２５、図３１Ａ、３１Ｂを参照すると、セル領域Ｃと同様に周辺回路領域Ｐの層間絶縁膜７ｅ上に層間絶縁膜９ｃが配置される。
【０１６２】
図２５、図３２Ａ、３１Ｂを参照すると、周辺回路領域Ｐの層間絶縁膜９ｃ内に周辺電源ラインコンタクトプラグ９ｅ、周辺接地ラインコンタクトプラグ９ｆ’及び出力信号ラインコンタクトプラグ９ｆ、９ｅ’が配置されることができる。
【０１６３】
そして、周辺電源ラインコンタクトプラグ９ｅ、周辺接地ラインコンタクトプラグ９ｆ’及び出力信号ラインコンタクトプラグ９ｆ、９ｅ’を覆う層間絶縁膜１１が配置される。
【０１６４】
図２５、図３３Ａ、３３Ｂを参照すると、周辺回路領域Ｐの層間絶縁膜１１内に周辺電源ライン１０ｅが周辺電源ラインコンタクトプラグ９ｅを覆うように配置されて、周辺接地ライン１０ｆが周辺接地ラインコンタクトプラグ９ｆ’を覆うように配置され、出力信号ライン１０ｇが出力信号ラインコンタクトプラグ９ｆ、９ｅ’を覆うように配置される。
【０１６５】
そして、周辺電源ライン１０ｅ、周辺接地ライン１０ｆ、及び出力信号ライン１０ｇは層間絶縁膜１２で覆われる。
【０１６６】
上述したような方法で、周辺回路領域Ｐの第３層にインバータを構成するトランジスタＰ１、Ｎ１が配置される。ＮＡＮＤゲート、ＮＯＲゲートを構成するトランジスタも上述の方法によって周辺回路領域Ｐの第３層に配置できることは勿論である。
【０１６７】
そこで、図１６ａ、図２５、図２６Ａ、２６Ｂないし図３４Ａ、３４Ｂを参照して本発明の実施形態のＳＲＡＭの製造方法を説明する。
【０１６８】
図１６Ａ、図２５、図２６Ａ及び図２６Ｂを参照すると、セル領域Ｃ及び周辺回路領域Ｐを有する半導体基板ＳＵＢを準備する。半導体基板ＳＵＢは単結晶シリコン基板とすることができる。半導体基板ＳＵＢはＰ型シリコン基板とすることができる。半導体基板ＳＵＢの所定領域に素子分離膜１’を形成して第１及び第２セル活性領域１ｂ’、１ｂ”を限定する。素子分離膜１’はセル領域Ｃに形成されることが好ましい。第１及び第２活性領域１ｂ’、１ｂ”はｙ軸に平行になるように形成される。これに加えて、素子分離膜１’は第１活性領域１ｂ’の一端からｘ軸に沿って延長された第１接地活性領域１ａ’及び第２活性領域１ｂ”の一端からｘ軸に沿って延長された第４活性領域１ａ”を提供するように形成することが好ましい。第２及び第４活性領域１ａ’、１ａ”は互いに対向するように形成される。
【０１６９】
第１ないし第４活性領域１ａ’、１ｂ’、１ａ”、１ｂ”上にゲート絶縁膜２ｂ’、２ｂ”を形成する。ゲート絶縁膜２ｂ’、２ｂ”を有する半導体基板ＳＵＢの全面上にゲート導電膜及びキャッピング絶縁膜を順に形成する。ゲート導電膜はシリコン膜として形成することができ、キャッピング絶縁膜はシリコン酸化膜またはシリコン窒化膜として形成されることができる。ゲートキャッピング絶縁膜及びゲート導電膜をパターニングして第１活性領域１ｂ’の上部を横切るゲートパターン１ｃ’及び第３活性領域１ｂ”の上部を横切るゲートパターン１ｃ”を形成する。その結果、ゲートパターン１ｃ’は順に積層されたゲート電極ＰＤ１Ｇ及びキャッピング絶縁膜２ａ’を有するように形成され、ゲートパターン１ｃ”は順に積層されたゲート電極ＰＤ２Ｇ及びキャッピング絶縁膜２ａ”を有するように形成される。キャッピング絶縁膜を形成する工程は省略されることもできる。この場合、ゲートパターン１ｃ’はゲート電極のみを有し、ゲートパターン１ｃ”はゲート電極のみを有する。
【０１７０】
ゲートパターン１ｃ’、１ｃ”をイオン注入マスクとして用いて第１ないし第４活性領域１ａ’、１ｂ’、１ｂ”、１ａ”内に不純物イオンを注入する。その結果、第１活性領域１ｂ’内に互いに離隔されたソース領域ＰＤ１Ｓ及びドレイン領域ＰＤ１Ｄが形成され、第３活性領域１ｂ”内に互いに離隔されたソース領域ＰＤ２Ｄ及びドレイン領域ＰＤ２Ｓが形成される。ソース領域ＰＤ１Ｓ、ＰＤ２Ｓと共にドレイン領域ＰＤ１Ｄ、ＰＤ２ＤはＮ型の不純物領域とすることができる。ソース領域ＰＤ１Ｓ及びドレイン領域ＰＤ１Ｄはそれぞれ駆動ゲートパターン１ｃ’下部のチャンネル領域の両側に形成され、ソース領域ＰＤ２Ｓ及びドレイン領域ＰＤ２Ｄはそれぞれ駆動ゲートパターン１ｃ”下部のチャンネル領域の両側に形成される。ソース領域ＰＤ２Ｓは第２活性領域１ａ’内にも形成され、ソース領域ＰＤ２Ｓは第４活性領域１ａ”内にも形成される。ソース領域ＰＤ１Ｓ、ＰＤ２Ｓと共にドレイン領域ＰＤ１Ｄ、ＰＤ２ＤがＬＤＤ型の構造（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ ｔｙｐｅ ｓｔｒｕｃｔｕｒｅ；ａｎ ＬＤＤ−ｔｙｐｅ ｓｔｒｕｃｔｕｒｅ）を有するように形成することができる。ゲートパターン１ｃ’、１ｃ”の側壁にゲートスペーサ２ｃを形成する。ゲートスペーサ２ｃはシリコン窒化膜またはシリコン酸化膜で形成することができる。
【０１７１】
第１駆動ゲートパターン１ｃ’、ソース領域ＰＤ１Ｓ及びドレイン領域ＰＤ１Ｄは第１バルクトランジスタ、即ち、第１ＮＭＯＳトランジスタＰＤ１を構成し、第２駆動ゲートパターン１ｃ”、ソース領域ＰＤ２Ｓ及びドレイン領域ＰＤ２Ｄは第２バルクトランジスタ、即ち、第２ＮＭＯＳトランジスタＰＤ２を構成する。
【０１７２】
第１及び第２トランジスタＰＤ１、ＰＤ２を有する半導体基板ＳＵＢの全面上にエッチング阻止膜２ｄ及び層間絶縁膜２ｅを順に形成する。層間絶縁膜２ｅは化学機械的研磨技術を用いて平坦化されることが好ましい。この場合、ゲートパターン１ｃ’、１ｃ”上のエッチング阻止膜２ｄは化学機械的研磨阻止膜（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ ｓｔｏｐｐｅｒ）の役目をする。
【０１７３】
図１６Ａ、図２５、図２７Ａ、２７Ｂを参照すると、層間絶縁膜２ｅ及びエッチング阻止膜２ｄをパターニングしてセル領域Ｃのドレイン領域ＰＤ１Ｄ、ＰＤ２Ｄの所定領域をそれぞれ露出させると共に周辺回路領域Ｐの半導体基板を露出させる。その結果、セル領域Ｃに層間絶縁膜２ｅ及びエッチング阻止膜２ｄを順に貫通してセル領域Ｃのドレイン領域ＰＤ１Ｄ、ＰＤ２Ｄの所定領域をそれぞれ露出させる下部ノードコンタクトホール２ｆ’、２ｆ”が形成できる。この場合、層間絶縁膜２ｅ及びエッチング阻止膜２ｄはそれぞれ層間絶縁膜パターン及びエッチング阻止膜パターンとして理解することができる。下部ノードコンタクトホール２ｆ’、２ｆ”をそれぞれ埋め込んで層間絶縁膜２ｅ及び周辺回路領域Ｐの半導体基板ＳＵＢを覆う半導体膜３ｐを形成する。半導体膜３ｐは単結晶半導体構造体として形成することができる。単結晶半導体構造体はエピタキシャル技術によって形成されることができる。具体的には、エピタキシャル技術を用いて下部ノードコンタクトホール２ｆ’、２ｆ”を埋め込んで層間絶縁膜２ｅ及び周辺回路領域Ｐの半導体基板ＳＵＢを覆う単結晶半導体構造体、すなわち、エピタキシャル層を形成する。エピタキシャル技術は選択的エピタキシャル成長技術とすることができる。エピタキシャル層は下部ノードコンタクトホール２ｆ’、２ｆ”によって露出された半導体基板ＳＵＢの所定領域及び周辺回路領域Ｐの半導体基板をシード層として用いる選択的エピタキシャル成長技術によって形成することができる。半導体基板ＳＵＢが単結晶シリコン基板の場合、エピタキシャル層は単結晶シリコン構造を有するように形成することができる。すなわち、エピタキシャル層は単結晶半導体構造体に形成することができる。続いて、化学機械的研磨工程のような平坦化技術を用いてエピタキシャル層の上部面を平らにすることができる。
【０１７４】
一方、下部ノードコンタクトホール２ｆ’、２ｆ”を埋め込み、層間絶縁膜２ｅ及び周辺回路領域Ｐの半導体基板ＳＵＢを覆う半導体膜を非単結晶半導体膜で形成することができる。例えば、半導体膜は非晶質シリコン膜または多結晶シリコン膜で形成することができる。半導体膜を平坦化させて上部面を平らにすることができる。この場合、半導体膜を平坦化させる前又は後に、半導体膜と接触する半導体基板をシード層として採択するエピタキシャル技術、すなわち、固相エピタキシャル技術を用いて半導体膜を結晶化させることができる。その結果、半導体膜は単結晶半導体構造体に形成することができる。
【０１７５】
単結晶半導体構造体をパターニングしてセル領域Ｃに下部ボディパターン３ｂ’、３ｂ”を形成すると共に周辺回路領域Ｐの半導体基板ＳＵＢを覆う周辺下部ボディパターン３ｐを形成する。下部ボディパターン３ｂ’、３ｂ”のそれぞれは第１及び第３活性領域１ｂ’、１ｂ”と重畳するように形成されることが好ましい。下部ボディパターン３ｂ’、３ｂ”はそれぞれ下部ノードコンタクトホール２ｆ’、２ｆ”を覆うように形成される。
【０１７６】
さらに、下部ボディパターン３ｂ’は第２活性領域１ａ’の一部と重畳する延長部を有するように形成することが好ましい。これと同様に、セル下部ボディパターン３ｂ”は第４活性領域１ａ”の一部と重畳する延長部を有するように形成することが好ましい。
【０１７７】
一方、下部ノードコンタクトホール２ｆ’、２ｆ”を埋め込み、層間絶縁膜パターン２ｅ及び周辺回路領域Ｐの半導体基板ＳＵＢを覆う単結晶半導体膜を形成し、単結晶半導体膜に対して化学機械的研磨工程を用いて下部ノードコンタクトホール２ｆ’、２ｆ”内に下部ノードコンタクトプラグ３ａ’、３ａ”を形成すると共に周辺回路領域Ｐの半導体基板ＳＵＢを覆う周辺単結晶半導体膜を形成することができる。単結晶半導体膜はエピタキシャル技術によって形成することができる。
【０１７８】
続いて、下部ノード半導体プラグ３ａ’、３ａ”を有する半導体基板ＳＵＢの全面上に半導体膜、すなわち下部ボディ層を形成することができる。下部ノード半導体プラグ３ａ’、３ａ”が単結晶シリコンプラグの場合、下部ボディ層は非単結晶半導体膜、すなわち非晶質シリコン膜または多結晶シリコン膜で形成することができる。下部ボディ層は当業界でよく知られた固相エピタキシャル（ｓｏｌｉｄ ｐｈａｓｅ ｅｐｉｔａｘｉａｌ；ＳＰＥ）技術を用いて結晶化されることができる。例えば、固相エピタキシャル技術は下部ボディパターン３ｂ’、３ｂ”を約５００℃ないし８００℃の温度で熱処理して結晶化させることを含む。
【０１７９】
一方、単結晶半導体構造体をパターニングして下部ボディパターン３ｂ’、３ｂ”を形成すると共に周辺回路領域Ｐの半導体基板ＳＵＢを露出させるように周辺回路領域Ｐの単結晶半導体構造体を除去することができる。
【０１８０】
図１６Ａ、図２５、図２８Ａ、２８Ｂを参照すると、下部ボディパターン３ｂ’、３ｂ”の表面上にゲート絶縁膜を形成する。下部ボディパターン３ｂ’、３ｂ”の上部をそれぞれ横切るように負荷ゲートパターン４ｂ’、４ｂ”を形成する。ゲートパターン４ｂ’、４ｂ”はそれぞれゲートパターン１ｃ’、１ｃ”と重畳するように形成されることが好ましい。ゲートパターン４ｂ’、４ｂ”は駆動ゲートパターン１ｃ’、１ｃ”を形成する方法と等しい方法を用いて製作することができる。よって、ゲートパターン４ｂ’は順に積層されたゲート電極５ａ’及びキャッピング絶縁膜ＰＵ１Ｇを有するように形成することができ、ゲートパターン４ｂ”は順に積層されたゲート電極５ａ及びキャッピング絶縁膜ＰＵ２Ｇを有するように形成することができる。
【０１８１】
ゲートパターン４ｂ’、４ｂ”をイオン注入マスクとして用いて下部ボディパターン３ｂ’、３ｂ”内に不純物イオンを注入する。その結果、下部ボディパターン３ｂ’内に互いに離隔されたソース領域ＰＵ１Ｓ及びドレイン領域ＰＵ１Ｄが形成され、下部ボディパターン３ｂ”内に互いに離隔されたソース領域ＰＵ２Ｓ及びドレイン領域ＰＵ２Ｄが形成される。ソース領域ＰＵ１Ｓ及びドレイン領域ＰＵ１Ｄはそれぞれゲートパターン４ｂ’下部のチャンネル両側に形成され、ソース領域ＰＵ２Ｓ及びドレイン領域ＰＵ２Ｄはそれぞれゲートパターン４ｂ”下部のチャンネル領域の両側に形成される。ソース領域ＰＵ１Ｓ、ＰＵ２Ｓはそれぞれ下部ボディパターン３ｂ’の延長部及び下部ボディパターン３ｂ”の延長部に内にも形成される。ソース領域ＰＵ１Ｓは下部ノード半導体プラグ３ａ’上の下部ボディパターン３ｂ’内に形成され、ドレイン領域ＰＵ２Ｄは下部ノード半導体プラグ３ａ”上の下部ボディパターン３ｂ”内に形成される。ここで、ドレイン領域ＰＵ１Ｄは下部ノード半導体プラグ３ａ’と接触することができ、ドレイン領域ＰＵ２Ｄは下部ノード半導体プラグ３ａ”と接触することができる。
【０１８２】
ソース領域ＰＵ１Ｓ、ＰＵ２Ｓと共にドレイン領域ＰＵ１Ｄ、ＰＤ２ＤはＰ型不純物領域とすることができる。
【０１８３】
ソース領域ＰＵ１Ｓ、ＰＵ２Ｓと共にドレイン領域ＰＵ１Ｄ、ＰＵ２ＤはＬＤＤ型の構造（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ ｔｙｐｅ ｓｔｒｕｃｔｕｒｅ；ａｎ ＬＤＤ−ｔｙｐｅ ｓｔｒｕｃｔｕｒｅ）を有するように形成することができる。負荷ゲートパターン４ｂ’、４ｂ”の側壁にスペーサ５ｃが形成できる。スペーサ５ｃはシリコン窒化膜またはシリコン酸化膜に形成できる。
【０１８４】
ゲートパターン４ｂ’、ソース領域ＰＵ１Ｓ及びドレイン領域ＰＵ１Ｄは下部（ｌｏｗｅｒ）薄膜トランジスタ、すなわちＰＭＯＳトランジスタＰＵ１を構成し、ゲートパターン４ｂ”、ソース領域ＰＵ２Ｓ及びドレイン領域ＰＵ２Ｄは下部薄膜トランジスタ、すなわちＰＭＯＳトランジスタＰＵ２を構成する。ＰＭＯＳトランジスタＰＵ１、ＰＵ２は負荷トランジスタとすることができる。負荷トランジスタＰＵ１、ＰＵ２を有する半導体基板の全面上に層間絶縁膜５ｅを形成する。層間絶縁膜５ｅを形成する前にエッチング阻止膜５ｄをさらに形成することもできる。エッチング阻止膜５ｄ及び層間絶縁膜５ｅはエッチング阻止膜３ｄ及び層間絶縁膜３ｅを形成する方法と同じ方法を用いて製造することができる。この場合に、エッチング阻止膜５ｄ及び層間絶縁膜５ｅはそれぞれエッチング阻止膜パターン及び層間絶縁膜パターンとして理解することができる。
【０１８５】
図１６Ａ、図２５、図２９Ａ、２９Ｂを参照すると、層間絶縁膜５ｅ及びエッチング阻止膜５ｄをパターニングしてソース領域ＰＵ１Ｓ及びドレイン領域ＰＵ２Ｄをそれぞれ露出させると共に周辺回路領域Ｐの周辺下部ボディパターン３ｐを露出させる。その結果、セル領域Ｃに層間絶縁膜５ｅ及びエッチング阻止膜５ｄを順に貫通してソース領域ＰＵ１Ｓ及びドレイン領域ＰＵ２Ｄをそれぞれ露出させる上部ノードコンタクトホール４ｆ’、４ｆ”が形成できる。層間絶縁膜５ｅ及び周辺回路領域Ｐ上に上部ノードコンタクトホール４ｆ’、４ｆ”を埋め込む半導体膜を形成する。
【０１８６】
半導体膜は単結晶半導体構造体として形成することができる。単結晶半導体構造体はエピタキシャル技術によって形成することができる。エピタキシャル技術は選択的エピタキシャル成長技術とすることができる。具体的には、選択的エピタキシャル成長技術を用いて上部ノードコンタクトホール４ｆ’、４ｆ”の内部を埋め込み、層間絶縁膜５ｅ及び周辺下部ボディパターン３ｐを覆う単結晶半導体構造体、すなわちエピタキシャル層を形成する。エピタキシャル層は単結晶シリコン構造を有するように形成することができる。エピタキシャル層は上部ノードコンタクトホール４ｆ’、４ｆ”によって露出されたセル下部ボディパターン３ｂ’、３ｂ”の所定領域及び周辺ボディパターン３ｐをシード層とする選択的エピタキシャル成長技術によって形成することができる。
【０１８７】
一方、図２７Ａ及び図２７Ｂを参照して説明したように単結晶半導体構造体をパターニングしてセル下部ボディパターン３ｂ’、３ｂ”を形成すると共に周辺回路領域Ｐの半導体基板ＳＵＢを露出させるように周辺回路領域Ｐの単結晶半導体構造体を除去する場合には、単結晶半導体構造体、すなわちエピタキシャル層は上部ノードコンタクトホール４ｆ’、４ｆ”によって露出されたセル下部ボディパターン３ｂ’、３ｂ”の所定領域及び周辺回路領域Ｐの半導体基板ＳＵＢをシード層とする選択的エピタキシャル成長技術によって形成することができる。続いて、化学機械的研磨工程のような平坦化技術を用いてエピタキシャル層の上部面が平らにすることができる。
【０１８８】
一方、層間絶縁膜５ｅ及び周辺回路領域Ｐ上に上部ノードコンタクトホール４ｆ’、４ｆ”を埋め込む半導体膜を非単結晶半導体膜で形成することができる。例えば、半導体膜は非晶質シリコン膜または多結晶シリコン膜で形成することができる。半導体膜を平坦化させて上部面が平らにすることができる。この場合、半導体膜を平坦化させる前又は後に、半導体膜の下部に供給されて半導体膜と接触する単結晶半導体構造体をシード層として採択するエピタキシャル技術、すなわち固相エピタキシャル技術を用いて半導体膜を結晶化させることができる。その結果、半導体膜を単結晶半導体構造体に形成することができる。
【０１８９】
単結晶半導体構造体をパターニングしてセル領域Ｃに上部ボディパターン６ａ’、６ａ”を形成すると共に周辺回路領域Ｐに周辺上部ボディパターン６ｐを形成し、周辺上部ボディパターン６ｐは第１及び第２周辺活性領域１ｐ、１ｐ’を限定する周辺トレンチ６ｂを有するように形成する。その結果、周辺回路領域Ｐの周辺下部ボディパターン３ｐ上に周辺トレンチ６ｂを有する周辺上部ボディパターン６ｐが形成される。周辺下部ボディパターン３ｐ及び周辺上部ボディパターン６ｐは実質的に同じ単結晶構造を有し周辺ボディパターン６ｐ’を構成することができる。
【０１９０】
一方、先に形成された単結晶半導体構造体をパターニングして周辺回路領域Ｐの半導体基板ＳＵＢを露出させる工程を実行する場合には、次に形成された単結晶半導体構造体は周辺回路領域Ｐの半導体基板ＳＵＢを直接覆うように形成することができる。その結果、周辺ボディパターン６ｐ’は一回の工程によって形成された単結晶半導体構造、例えば単結晶シリコン構造に形成することができる。
【０１９１】
上部ボディパターン６ａ’、６ａ”はそれぞれ上部ノードコンタクトホール４ｆ’、４ｆ”を覆うように形成される。上部ノードコンタクトホール４ｆ’、４ｆ”内に形成されたエピタキシャル層はそれぞれ上部ノード半導体プラグ４ａ’、４ａ”として定義することができる。上部ボディパターン６ａ’、６ａ”はそれぞれ下部ボディパターン３ｂ’、３ｂ”に重畳するように形成されることが好ましい。しかしながら、上部ボディパターン６ａ’、６ａ”は下部ボディパターン３ｂ’、３ｂ”の延長部と重畳しないことが好ましい。
【０１９２】
一方、層間絶縁膜５ｅ及び周辺回路領域Ｐの半導体基板ＳＵＢ上に上部ノードコンタクトホール４ｆ’、４ｆ”を埋め込む単結晶半導体膜を形成することができる。続いて、単結晶半導体膜を平坦化させて第１及び第２上部ノードコンタクトプラグ４ａ’、４ａ”を形成すると共に周辺回路領域Ｐに残存する単結晶半導体膜を形成することができる。単結晶半導体膜はエピタキシャル技術によって形成された単結晶シリコン構造体とすることができる。続いて、上部ノード半導体プラグ４ａ’、４ａ”を有する半導体基板ＳＵＢの全面上に半導体膜、すなわち上部ボディ層を形成することができる。上部ノード半導体プラグ４ａ’、４ａ”が単結晶シリコンプラグの場合、上部ボディ層は非晶質シリコン層または多結晶シリコン層に形成することができる。上部ボディ層をパターニングして第１及び第２セル上部ボディパターン６ａ’、６ａ”を形成すると共に周辺回路領域Ｐの上部ボディ層をパターニングして第１及び第２周辺活性領域１ｐ、１ｐ’を限定する周辺トレンチ６ｂを形成することができる。第１及び第２上部ボディパターン６ａ’、６ａ”は当業界でよく知られた固相エピタキシャル技術を用いて結晶化することができる。
【０１９３】
周辺トレンチ６ｂ内に素子分離用絶縁膜７ｅ’を形成することができる。ここで、周辺トレンチ６ｂ内に素子分離用絶縁膜７ｅ’が形成されると共にセル領域Ｃの上部ボディパターン６ａ’、６ａ”の間の空間を埋め込む素子分離用絶縁膜７ｅ’が形成されることができる。
【０１９４】
一方、周辺トレンチ６ｂ内に素子分離用絶縁膜を形成する工程は省略することもできる。
【０１９５】
図１６Ａ、図２５、図３０Ａ、３０Ｂを参照すると、セル上部ボディパターン６ａ’、６ａ”及び周辺ボディパターン６ｐ上にゲート絶縁膜を形成する。上部ボディパターン６ａ’、６ａ”の上部を横切るように絶縁された転送ゲートパターン６ｂ、すなわちワードラインを形成すると共に周辺ボディパターンＰの第１及び第２周辺活性領域１ｐ、１ｐ’の上部をそれぞれ横切るように絶縁された周辺ＰＭＯＳゲートパターン２３ａ’及び周辺ＮＭＯＳゲートパターン２０ｃ”を形成する。
【０１９６】
一方、周辺ゲートパターン２３ａ’、２０ｃ”を形成する前に、第１及び第２周辺活性領域１ｐ、１ｐ’内にイオン注入をそれぞれ実施してそれぞれＮ型ウェル７ｆ及びＰ型ウェル７ｆ’を形成することができる。周辺ボディパターン６ｐ’がＮ型またはＰ型の導電型を有するように形成される場合には、Ｎ型ウェルまたはＰ型ウェルを形成するための別途のイオン注入工程は省略することもできる。
【０１９７】
ワードライン６ｂをイオン注入マスクとして用いて上部ボディパターン６ａ’、６ａ”内に不純物イオンを注入する。さらに、周辺回路領域Ｐの周辺ゲートパターン２３ａ’、２０ｃ”及び素子分離用絶縁膜７ｅをイオン注入マスクとして用いて第１及び第２周辺活性領域１ｐ、１ｐ’内に不純物イオンをそれぞれ注入する。その結果、上部ボディパターン６ａ’内に互いに離隔されたソース領域Ｔ１Ｓ及びドレイン領域Ｔ１Ｄが形成され、上部ボディパターン６ａ”内に互いに離隔されたソース領域Ｔ２Ｓ及びドレイン領域Ｔ２Ｄが形成されると共に周辺活性領域１ｐ内に互いに離隔されたソース領域Ｐ１Ｓ及びドレイン領域Ｐ１Ｄが形成され、周辺活性領域１ｐ’内に互いに離隔されたソース領域Ｎ１Ｓ及びドレイン領域Ｎ１Ｄが形成される。ソース／ドレイン領域Ｔ１Ｓ、Ｔ１Ｄ、Ｔ２Ｓ、Ｔ２Ｄ、Ｐ１Ｓ、Ｐ１Ｄ、Ｎ１Ｓ、Ｎ１ＤがＬＤＤ型の構造を有するように形成される場合、ワードライン６ｂの側壁及び周辺ゲートパターン２３ａ’、２０ｃ”の側壁に絶縁性スペーサ７ｃが形成されることができる。
【０１９８】
セル領域Ｃのソース領域Ｔ１Ｓ、Ｔ２Ｓと共にドレイン領域Ｔ１Ｄ、Ｔ２ＤはＮ型の不純物領域とすることができる。周辺活性領域１ｐのソース領域Ｐ１Ｓ及びドレイン領域Ｐ１ＤはＰ型の不純物領域であり、周辺活性領域１ｐ’のソース領域Ｎ１Ｓ及びドレイン領域Ｎ１ＤはＮ型の不純物領域とすることができる。ワードライン６ｂ、ソース領域Ｔ１Ｓ及びドレイン領域Ｔ１Ｄはセル上部薄膜トランジスタ、すなわちＮＭＯＳ転送トランジスタＴ１を構成し、ワードライン６ｂ、ソース領域Ｔ２Ｓ及びドレイン領域Ｔ２Ｄはセル上部薄膜トランジスタ、すなわちＮＭＯＳ転送トランジスタＴ２を構成する。周辺ＰＭＯＳゲートパターン２３ａ”、ソース領域Ｐ１Ｓ及びドレイン領域Ｐ１Ｄは周辺ＰＭＯＳトランジスタＰ１を構成し、周辺ＮＭＯＳゲートパターン２０ｃ”、ソース領域Ｎ１Ｓ及びドレイン領域Ｎ１Ｄは周辺ＮＭＯＳトランジスタＮ１を構成することができる。
【０１９９】
少なくとも周辺トランジスタＰ１、Ｎ１のゲート電極及び／又ははソース／ドレイン領域の表面に選択的に金属シリサイド膜を形成することができる。例えば、ＮＭＯＳ転送トランジスタＴ１、ＮＭＯＳ転送トランジスタＴ２、周辺ＰＭＯＳトランジスタＰ１及び周辺ＮＭＯＳトランジスタＮ１の各ゲート電極及びソース／ドレイン領域の電気的抵抗を低めるためのシリサイド工程を実行することができる。シリサイド工程は、ゲート電極及びソース／ドレイン領域上に選択的に金属シリサイド膜を形成してゲート電極及びソース／ドレイン領域の電気的抵抗を低くするための工程技術（ｐｒｏｃｅｓｓ ｔｅｃｈｎｏｌｏｇｙ）である。シリサイド工程は、シリサイド化熱処理工程（ｓｉｌｉｃｉｄａｔｉｏｎ ａｎｎｅａｌｉｎｇ ｐｒｏｃｅｓｓ）を含む。シリサイド化熱処理工程として、例えば、ランプのような光源を用いたコピー方式、またはホットプレートを用いた伝導方式を用いる急速熱処理工程（ＲＴＰ；ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓ）を使用するか、または熱伝達気体を用いた対流方式の熱処理工程を用いることができる。
【０２００】
具体的には、セル上部ボディパターン６ａ’、６ａ”及び周辺ボディパターン６ｐ上にゲート絶縁膜を形成した後、ゲート絶縁膜を有する半導体基板上にシリコン膜、例えばポリシリコン膜を形成する。ポリシリコン膜をパターニングしてセル上部ボディパターン６ａ’、６ａ”の上部を横切るようにポリシリコン膜パターンＴ１Ｇ、Ｔ２Ｇを形成すると共に周辺ボディパターン６ｐの周辺活性領域１ｐ、１ｐ’の上部をそれぞれ横切るようにポリシリコン膜パターンＰ１Ｇ、Ｎ１Ｇを形成する。ポリシリコン膜パターンＴ１Ｇ、Ｔ２Ｇ、Ｐ１Ｇ、Ｎ１Ｇの側壁に絶縁性スペーサ７ｃを形成する。絶縁性スペーサ７ｃはシリコン酸化膜またはシリコン窒化膜を含むことができる。続いて、ソース／ドレイン領域Ｔ１Ｓ、Ｔ１Ｄ、Ｔ２Ｓ、Ｔ２Ｄ、Ｐ１Ｓ、Ｐ１Ｄ、Ｎ１Ｓ、Ｎ１Ｄを形成する。ポリシリコン膜パターンＴ１Ｇ、Ｔ２Ｇ、Ｐ１Ｇ、Ｎ１Ｇの上部面及びソース／ドレイン領域Ｔ１Ｓ、Ｔ１Ｄ、Ｔ２Ｓ、Ｔ２Ｄ、Ｐ１Ｓ、Ｐ１Ｄ、Ｎ１Ｓ、Ｎ１Ｄは露出することができる。続いて、ポリシリコン膜パターンＴ１Ｇ、Ｔ２Ｇ、Ｐ１Ｇ、Ｎ１Ｇ及びソース／ドレイン領域Ｔ１Ｓ、Ｔ１Ｄ、Ｔ２Ｓ、Ｔ２Ｄ、Ｐ１Ｓ、Ｐ１Ｄ、Ｎ１Ｓ、Ｎ１Ｄを有する半導体基板の全面上に金属膜を形成する。金属膜はニッケル膜、タングステン膜、チタン膜またはコバルト膜とすることができる。続いて、金属膜に対してシリサイド化熱処理工程（ｓｉｌｉｃｉｄａｔｉｏｎ ａｎｎｅａｌｉｎｇ ｐｒｏｃｅｓｓ）を実施することができる。
【０２０１】
その他に、セル上部ボディパターン６ａ’、６ａ”及び周辺ボディパターン６ｐ上にゲート絶縁膜を形成した後、ゲート絶縁膜を有する半導体基板上に金属シリサイド膜を含むゲート導電膜、例えば順に積層されたポリシリコン膜及び金属シリサイド膜を形成することができる。続いて、ゲート導電膜上にハードマスク用絶縁膜を形成することができる。ハードマスク用絶縁膜及びゲート導電膜を順にパターニングして順に積層されたポリシリコン膜パターン、金属シリサイド膜パターン及びハードマスク膜パターンを形成することができる。その結果、ゲートパターンとして、順に積層されたポリシリコン膜パターン、金属シリサイド膜パターン及びハードマスク膜パターンが形成され、ソース／ドレイン領域は露出することができる。ゲートパターンを有する半導体基板の全面上に金属膜を形成した後、シリサイド化熱処理工程（ｓｉｌｉｃｉｄａｔｉｏｎ ａｎｎｅａｌｉｎｇ ｐｒｏｃｅｓｓ）を実施することができる。その結果、ソース／ドレイン領域に金属シリサイド膜が形成できる。
【０２０２】
シリサイド工程を用いてワードライン６ｂ、周辺ＰＭＯＳゲートパターン２３ａ’及び周辺ＮＭＯＳゲートパターン２０ｃ”の各上部にゲート金属シリサイド膜７ａ、ＰＭＯＳゲート金属シリサイド膜２４ａ’及びＮＭＯＳゲート金属シリサイド膜２１ａ’を形成すると共にワードライン６ｂのソース領域Ｔ１Ｓ、Ｔ２Ｓ及びドレイン領域Ｔ１Ｄ、Ｔ２Ｄの各表面に金属シリサイド膜７ｄ’を形成し、周辺ＰＭＯＳゲートパターン２４ａ’のソース領域Ｐ１Ｓ及びドレイン領域Ｐ１Ｄの各表面に金属シリサイド膜７ｄ’を形成し、周辺ＮＭＯＳゲートパターン２０ｃ”のソース領域Ｎ１Ｓ及びドレイン領域Ｎ１Ｄの各表面に金属シリサイド膜７ｄ’を形成することができる。その結果、ワードライン６ｂは順に積層されたポリシリコン膜パターンＴ１Ｇ、Ｔ２Ｇ及びゲート金属シリサイド膜７ａを有するように形成することができる。周辺ＰＭＯＳゲートパターン２３ａ’は順に積層されたポリシリコン膜パターンＰ１Ｇ及びＰＭＯＳゲート金属シリサイド膜２４ａ’を有するように形成することができる。周辺ＮＭＯＳゲートパターン２０ｃ”は順に積層されたポリシリコン膜パターンＮ１Ｇ及びＮＭＯＳゲート金属シリサイド膜２４ａ’を有するように形成することができる。よって、周辺トランジスタＰ１、Ｎ１のゲート電極及びソース／ドレイン領域の電気的抵抗を低くすることができる。すなわち、周辺トランジスタＰ１、Ｎ１のゲート電極に加えられる電気的信号の伝送速度（ｔｒａｎｓｍｉｓｓｉｏｎ ｓｐｅｅｄ）を向上させることができる。さらに、周辺トランジスタＰ１、Ｎ１のソース／ドレイン領域の面抵抗（ｓｈｅｅｔ ｒｅｓｉｓｔａｎｃｅ）を改善することができるので、周辺トランジスタＰ１、Ｎ１の駆動能力（ｄｒｉｖａｂｉｌｉｔｙ）を向上させることができる。その結果、周辺回路領域Ｐに高性能（ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ）のＭＯＳトランジスタを具現することができる。さらに、セル領域Ｃの転送トランジスタＴ１、Ｔ２のゲート電極及びソース／ドレイン領域の電気的特性を改善することができるので、転送トランジスタＴ１、Ｔ２の性能を向上させることができる。
【０２０３】
したがって、周辺回路領域Ｐのトランジスタの性能を向上させるためのシリサイド工程を実行することができるのでＳＲＡＭの性能を改善することができる。さらに、薄膜トランジスタを採択する半導体集積回路において、周辺回路領域のＭＯＳトランジスタを本発明の実施形態のように単結晶半導体構造の周辺ボディパターンを形成した後に形成するによって電気的特性が改善された高性能のＭＯＳトランジスタを得ることができる。ＳＲＡＭの性能は周辺回路領域に形成される周辺回路によって左右されるので、周辺回路の必須構成要素であるトランジスタの性能によって決められる。本発明の実施形態において、周辺ボディパターン６ｐは周辺回路領域の半導体基板をシード層によって形成されるので、半導体基板の結晶性にさらに似ている可能性がある。すなわち、周辺回路領域の半導体基板全面からエピタキシャル層が形成されるので周辺ボディパターンの単結晶構造は半導体基板の単結晶構造により似ている。よって、周辺回路領域Ｐに形成される周辺トランジスタは実質的に半導体基板に形成されるバルクトランジスタの特性と類似である。さらに、周辺回路領域Ｐに形成される周辺トランジスタはセル領域Ｃの薄膜トランジスタを形成する間に発生する熱の影響を受けない。すなわち、セル領域Ｃの薄膜トランジスタを製造するために実行するエピタキシャル工程及びスペーサ工程は通常高温で実施される場合がある。このような高温で実行される工程によって露出されたトランジスタは特性が劣化されることもあるが、本発明では高温工程によって周辺回路領域Ｐのトランジスタは影響を受けない。さらに、周辺回路領域Ｐのトランジスタのゲート電極及びソース／ドレイン領域にそれぞれ金属シリサイド膜を形成することができるので、周辺回路領域Ｐのトランジスタの性能をさらに向上させることができる。よって、半導体装置の信頼性をさらに高くすることができる。
【０２０４】
ＮＭＯＳトランジスタＴ１、Ｔ２、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１を有する半導体基板の全面上に層間絶縁膜７ｅを形成する。層間絶縁膜７ｅを形成する前にエッチング阻止膜７ｄをさらに形成することもできる。
【０２０５】
図１６Ａ、図２５、図３１Ａ、３１Ｂを参照すると、層間絶縁膜２ｅ、５ｅ、７ｅ、エッチング阻止膜２ｄ、５ｄ、７ｄをエッチングしてＮＭＯＳトランジスタＴ１のソース領域Ｔ１Ｓ、上部ノード半導体プラグ４ａ’、トランジスタＰＵ１のドレイン領域ＰＵ１Ｄ、下部ノード半導体プラグ３ａ’、ゲート電極ＰＵ２Ｇ及びゲート電極ＰＤ２Ｇを露出させるノードコンタクトホール７ｆ’及びＮＭＯＳトランジスタＴ２のソース領域Ｔ２Ｓ、上部ノード半導体プラグ４ａ”、トランジスタＰＵ２のドレイン領域ＰＵ２Ｄ、下部ノード半導体プラグ３ａ”、ゲート電極ＰＵ１Ｇ及びゲート電極ＰＤ１Ｇを露出させるノードコンタクトホール７ｆ”を形成する。
【０２０６】
一方、下部ノード半導体プラグ３ａ’、３ａ”がドレイン領域ＰＤ１Ｄ、ＰＤ２Ｄと異なる導電型を有するか、または真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の場合、ノードコンタクトホール７ｆ’、７ｆ”はそれぞれＮＭＯＳトランジスタＰＤ１、ＰＤ２のドレイン領域ＰＤ１Ｄ、ＰＤ２Ｄをさらに露出させるように形成することができる。
【０２０７】
ノードコンタクトホール７ｆ’、７ｆ”を有する半導体基板上に導電膜を形成する。導電膜を平坦化させて層間絶縁膜７ｅを露出させる。その結果、ノードコンタクトプラグ８ａ’、８ａ”が形成される。ノードプラグ８ａ’、８ａ”はＰ型半導体及びＮ型半導体のすべてに対して抵抗性接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）特性を示す導電膜で形成するのが好ましい。例えば、前記導電膜はタングステン膜のような金属膜で形成することができる。さらに、前記導電膜はチタン窒化膜のような障壁金属膜及びタングステン膜のような金属膜を順に積層させて形成することができる。この場合、ノードプラグ８ａ’、８ａ”のそれぞれはタングステンプラグ及び前記タングステンプラグを取り囲む障壁金属膜パターンを有するように形成することができる。
【０２０８】
ノードプラグ８ａ’、８ａ”を有する半導体基板の全面上に層間絶縁膜９ｃを形成する。
【０２０９】
図１６Ａ、図２５、図３２Ａ、３２Ｂを参照すると、層間絶縁膜２ｅ、５ｅ、７ｅ、９ｃと共にエッチング阻止膜２ｄ、５ｄ、７ｄを貫通して第２活性領域１ａ’内のソース領域ＰＤ１Ｓ及び第４活性領域１ａ”内のソース領域ＰＤ２Ｓとそれぞれ接触する接地ラインコンタクトプラグ９ｂ’、９ｂ”を形成する。接地ラインコンタクトプラグ９ｂ’、９ｂ”を形成する間、下部ボディパターン３ｂ’の延長部（負荷トランジスタのソース領域ＰＵ１Ｓ）及び下部ボディパターン３ｂ”の延長部（負荷トランジスタのソース領域ＰＵ２Ｓ）とそれぞれ接触する電源ラインコンタクトプラグ９ａ’、９ａ”が形成される。さらに、接地ラインコンタクトプラグ９ｂ’、９ｂ”を形成する間、ＰＭＯＳトランジスタＰ１のドレイン領域Ｐ１Ｄ及びソース領域Ｐ１Ｓとそれぞれ接触する出力信号ラインコンタクトプラグ９ｅ及び周辺電源ラインコンタクトプラグ９ｆを形成すると共にＮＭＯＳトランジスタＮ１のドレイン領域Ｎ１Ｄ及びソース領域Ｎ１Ｓとそれぞれ接触する出力信号ラインコンタクトプラグ９ｅ’及び周辺接地ラインコンタクトプラグ９ｆ’を形成する。コンタクトプラグ９ａ’、９ａ”、９ｂ’、９ｂ”、９ｆ、９ｅ、９ｆ’、９ｅ’はＰ型半導体及びＮ型半導体のすべてに対して抵抗性接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）を示す導電膜で形成することが好ましい。例えば、図３１Ａ、３１Ｂを参照して説明されたノードプラグ８ａ’、８ａ”の形成方法と同じ方法を用いて製造することができる。
【０２１０】
コンタクトプラグ９ａ’、９ａ”、９ｂ’、９ｂ”、９ｆ、９ｅ、９ｆ’、９ｅ’を有する半導体基板の全面上に層間絶縁膜１１を形成する。
【０２１１】
図１６Ａ、図２５、図３３Ａ、３３Ｂを参照すると、層間絶縁膜１１内にセル接地ライン１０ａ及びセル電源ライン１０ｂを形成する。セル接地ライン１０ａ及びセル電源ライン１０ｂを形成する間、周辺回路領域Ｐの層間絶縁膜１１内に周辺電源ライン１０ｅ、周辺接地ライン１０ｆ及び出力信号ライン１０ｇが形成されることができる。
【０２１２】
本発明の実施形態において、周辺回路の一例としてインバータを図示して説明したが、本発明は、これに限定されない。すなわち、周辺回路領域ＰのＭＯＳトランジスタは多様な周辺回路の構成要素として用いられることができる。すなわち、周辺電源ライン１０ｅ、周辺接地ライン１０ｆ及び出力信号ライン１０ｇは周辺回路の一例としてインバータを具現するために示すものとして、周辺回路領域ＰのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは多様な周辺回路を構成することができる。
【０２１３】
セル接地ライン１０ａ及びセル電源ライン１０ｂは実質的にワードライン６ｂに平行するように形成することができる。セル接地ライン１０ａは接地ラインコンタクトプラグ９ｂ’、９ｂ”を覆うように形成されて、セル電源ライン１０ｂは電源ラインコンタクトプラグ９ａ’、９ａ”を覆うように形成される。出力信号ライン１０ｇは出力信号ラインコンタクトプラグ９ｅ’、９ｆを覆うように形成される。周辺接地ライン１０ｆは周辺接地ラインコンタクトプラグ９ｆ’を覆うように形成される。出力信号ライン１０ｇを形成する間、周辺ＰＭＯＳゲート電極２３ａ’及び周辺ＮＭＯＳゲート電極２０ｃ”と電気的に接続される入力信号ライン１０ｈを形成することができる。入力信号ライン１０ｈは入力信号ラインコンタクトプラグによって周辺ＰＭＯＳゲート電極２３ａ’及び周辺ＮＭＯＳゲート電極２０ｃ”と電気的に接続することができる。接地ライン１０ａ、１０ｆ、電源ライン１０ｂ、１０ｅ、出力信号ライン１０ｇ及び入力信号ライン１０ｈを有する半導体基板の全面上に層間絶縁膜１２を形成する。
【０２１４】
図１６Ａ、図２５、図３４Ａ、３４Ｂを参照すると、層間絶縁膜７ｅ、９ｃ、１１、１２及びエッチング阻止膜７ｄをエッチングしてＮＭＯＳトランジスタＴ１のドレイン領域Ｔ１Ｄ及びＮＭＯＳトランジスタＴ２のドレイン領域Ｔ２Ｄとそれぞれ接触する第１及び第２ビットラインコンタクトプラグ１３ａ’、１３ａ”を形成する。
【０２１５】
層間絶縁膜１２上に第１及び第２平行なビットライン１４を形成する。第１及び第２ビットライン１４はセル接地ライン１０ａ及びセル電源ライン１０ｂの上部を横切るように形成される。第１ビットライン１４はビットラインコンタクトプラグ１３ａ’を覆うように形成され、第２ビットライン１４はビットラインコンタクトプラグ１３ａ”を覆うように形成される。
【０２１６】
そして、上述の実施形態では、スタティック半導体メモリ装置を例にあげて説明したが、スタティック半導体メモリ装置のみではなくダイナミック半導体メモリ装置についても本発明の周辺回路を用いて構成することによってレイアウト面積を減少することができる。
【０２１７】
上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しなし範囲で、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【０２１８】
【図１】一般的なスタティック半導体メモリ装置の構成を示すブロック図である。
【図２】図１に示すロウデコーダまたはカラムデコーダの実施例の構成を示すブロック図である。
【図３Ａ】半導体メモリ装置のスタティックメモリセルの一例の回路図である。
【図３Ｂ】半導体メモリ装置の周辺回路を構成するインバータの一例の回路図である。
【図３Ｃ】半導体メモリ装置の周辺回路を構成するＮＡＮＤゲートの一例の回路図である。
【図３Ｄ】半導体メモリ装置の周辺回路を構成するＮＯＲゲートの一例の回路図である。
【図４Ａ】図３Ａに示す半導体メモリ装置のスタティックメモリセル一例の配置を示す図である。
【図４Ｂ】図３Ｂに示す半導体メモリ装置の周辺回路を構成するインバータの一例の配置を示す図である。
【図４Ｃ】図３Ｃに示す半導体メモリ装置の周辺回路を構成するＮＡＮＤゲートの一例の配置を示す図である。
【図４Ｄ】図３Ｄに示す半導体メモリ装置の周辺回路を構成するＮＯＲゲートの一例の配置を示す図である。
【図５Ａ】従来の半導体メモリ装置のスタティックメモリセルの他の例の配置を示す図である。
【図５Ｂ】従来の半導体メモリ装置の周辺回路のインバータの他の例の配置を示す図である。
【図５Ｃ】従来の半導体メモリ装置の周辺回路のＮＡＮＤゲートの他の例の配置を示す図である。
【図５Ｄ】従来の半導体メモリ装置の周辺回路のＮＯＲゲートの他の例の配置を示す図である。
【図６Ａ】従来の半導体メモリ装置のスタティックメモリセルの更に他の例の配置を示す図である。
【図６Ｂ】従来の半導体メモリ装置の周辺回路のインバータの更に他の例の配置を示す図である。
【図６Ｃ】従来の半導体メモリ装置の周辺回路のＮＡＮＤゲートの更に他の例の配置を示す図である。
【図６Ｄ】従来の半導体メモリ装置の周辺回路のＮＯＲゲートの更に他の例の配置を示す図である。
【図７Ａ】本発明における半導体メモリ装置のスタティックメモリセルを構成するトランジスタの第１実施形態の配置を概念的に示す図である。
【図７Ｂ】本発明における半導体メモリ装置の周辺回路のインバータを構成するトランジスタの第１実施形態の配置を概念的に示す図である。
【図７Ｃ】本発明における半導体メモリ装置の周辺回路のＮＡＮＤゲートを構成するトランジスタの第１実施形態の配置を概念的に示す図である。
【図７Ｄ】本発明における半導体メモリ装置の周辺回路のＮＯＲゲートを構成するトランジスタの第１実施形態の配置を概念的に示す図である。
【図８Ａ】本発明における半導体メモリ装置のスタティックメモリセルを構成するトランジスタの第２実施形態の配置を概念的に示す図である。
【図８Ｂ】本発明における半導体メモリ装置の周辺回路のインバータを構成するトランジスタの第２実施形態の配置を概念的に示す図である。
【図８Ｃ】本発明における半導体メモリ装置の周辺回路のＮＡＮＤゲートを構成するトランジスタの第２実施形態の配置を概念的に示す図である。
【図８Ｄ】本発明における半導体メモリ装置の周辺回路のＮＯＲゲートを構成するトランジスタの第２実施形態の配置を概念的に示す図である。
【図９Ａ】本発明における半導体メモリ装置のスタティックメモリセルを構成するトランジスタの第３実施形態の配置を概念的に示す図である。
【図９Ｂ】本発明における半導体メモリ装置の周辺回路のインバータを構成するトランジスタの第３実施形態の配置を概念的に示す図である。
【図９Ｃ】本発明における半導体メモリ装置の周辺回路のＮＡＮＤゲートを構成するトランジスタの第３実施形態の配置を概念的に示す図である。
【図９Ｄ】本発明における半導体メモリ装置の周辺回路のＮＯＲゲートを構成するトランジスタの第３実施形態の配置を概念的に示す図である。
【図１０Ａ】本発明の実施形態によるメモリセルの配置を説明するための平面図である。
【図１０Ｂ】本発明の実施形態によるインバータの配置を説明するための平面図である。
【図１０Ｃ】本発明の実施形態によるＮＡＮＤゲートの配置を説明するための平面図である。
【図１０Ｄ】本発明の実施形態によるＮＯＲゲートの配置を説明するための平面図である。
【図１１Ａ】本発明の実施形態によるメモリセルの配置を説明するための平面図である。
【図１１Ｂ】本発明の実施形態によるインバータの配置を説明するための平面図である。
【図１１Ｃ】本発明の実施形態によるＮＡＮＤゲートの配置を説明するための平面図である。
【図１１Ｄ】本発明の実施形態によるＮＯＲゲートの配置を説明するための平面図である。
【図１２Ａ】本発明の実施形態によるメモリセルの配置を説明するための平面図である。
【図１２Ｂ】本発明の実施形態によるインバータの配置を説明するための平面図である。
【図１２Ｃ】本発明の実施形態によるＮＡＮＤゲートの配置を説明するための平面図である。
【図１２Ｄ】本発明の実施形態によるＮＯＲゲートの配置を説明するための平面図である。
【図１３Ａ】本発明の実施形態によるメモリセルの配置を説明するための平面図である。
【図１３Ｂ】本発明の実施形態によるインバータの配置を説明するための平面図である。
【図１３Ｃ】本発明の実施形態によるＮＡＮＤゲートの配置を説明するための平面図である。
【図１３Ｄ】本発明の実施形態によるＮＯＲゲートの配置を説明するための平面図である。
【図１４Ａ】本発明の実施形態によるメモリセルの配置を説明するための平面図である。
【図１４Ｂ】本発明の実施形態によるインバータの配置を説明するための平面図である。
【図１４Ｃ】本発明の実施形態によるＮＡＮＤゲートの配置を説明するための平面図である。
【図１４Ｄ】本発明の実施形態によるＮＯＲゲートの配置を説明するための平面図である。
【図１５Ａ】本発明の実施形態によるメモリセルの配置を説明するための平面図である。
【図１５Ｂ】本発明の実施形態によるインバータの配置を説明するための平面図である。
【図１５Ｃ】本発明の実施形態によるＮＡＮＤゲートの配置を説明するための平面図である。
【図１５Ｄ】本発明の実施形態によるＮＯＲゲートの配置を説明するための平面図である。
【図１６Ａ】本発明の実施形態によるメモリセルの配置を説明するための平面図である。
【図１６Ｂ】本発明の実施形態によるインバータの配置を説明するための平面図である。
【図１６Ｃ】本発明の実施形態によるＮＡＮＤゲートの配置を説明するための平面図である。
【図１６Ｄ】本発明の実施形態によるＮＯＲゲートの配置を説明するための平面図である。
【図１７Ａ】図１０Ａないし図１６ＡのＩ−Ｉ’による本発明における実施形態のメモリセルの構造を示す断面図である。
【図１７Ｂ】図１０Ａないし図１６ＡのＩＩ−ＩＩ’による本発明における実施形態のメモリセルの構造を示す断面図である。
【図１８】図１０Ｂないし図１６ＢのＸ−Ｘ’による本発明における実施形態の周辺回路の構造を示す断面図である。
【図１９】図１０Ｃないし図１６ＣのＸ−Ｘ’による本発明における実施形態の周辺回路の構造を示す断面図である。
【図２０】図１０Ｄないし図１６ＤのＸ−Ｘ’による本発明における実施形態の周辺回路の構造を示す断面図である。
【図２１Ａ】本発明におけるメモリセルアレイの第１実施形態の積層構造を示す図である。
【図２１Ｂ】本発明における周辺回路の第１実施形態の積層構造を示す図である。
【図２２Ａ】本発明におけるメモリセルアレイの第２実施形態の積層構造を示す図である。
【図２２Ｂ】本発明における周辺回路の第２実施形態の積層構造を示す図である。
【図２３Ａ】本発明におけるメモリセルアレイの第３実施形態の積層構造を示す図である。
【図２３Ｂ】本発明における周辺回路の第３実施形態の積層構造を示す図である。
【図２４Ａ】本発明における半導体メモリ装置のスタティックメモリセルを構成するトランジスタの第４実施形態を概念的に示す図である。
【図２４Ｂ】本発明における半導体メモリ装置の周辺回路のインバータを構成するトランジスタの第４実施形態を概念的に示す図である。
【図２５】図２４Ｂに示す周辺回路のインバータの実施例を示す平面図である。
【図２６Ａ】図１０Ａないし図１６ＡのＩ−Ｉ’線及び図２５のＩＩＩ−ＩＩＩ’線に沿った断面図である。
【図２６Ｂ】図１０Ａないし図１６ＡのＩＩ−ＩＩ’線及び図２５のＩＶ−ＩＶ’線に沿った断面図である。
【図２７Ａ】図１０Ａないし図１６ＡのＩ−Ｉ’線及び図２５のＩＩＩ−ＩＩＩ’線に沿った断面図である。
【図２７Ｂ】図１０Ａないし図１６ＡのＩＩ−ＩＩ’線及び図２５のＩＶ−ＩＶ’線に沿った断面図である。
【図２８Ａ】図１０Ａないし図１６ＡのＩ−Ｉ’線及び図２５のＩＩＩ−ＩＩＩ’線に沿った断面図である。
【図２８Ｂ】図１０Ａないし図１６ＡのＩＩ−ＩＩ’線及び図２５のＩＶ−ＩＶ’線に沿った断面図である。
【図２９Ａ】図１０Ａないし図１６ＡのＩ−Ｉ’線及び図２５のＩＩＩ−ＩＩＩ’線に沿った断面図である。
【図２９Ｂ】図１０Ａないし図１６ＡのＩＩ−ＩＩ’線及び図２５のＩＶ−ＩＶ’線に沿った断面図である。
【図３０Ａ】図１０Ａないし図１６ＡのＩ−Ｉ’線及び図２５のＩＩＩ−ＩＩＩ’線に沿った断面図である。
【図３０Ｂ】図１０Ａないし図１６ＡのＩＩ−ＩＩ’線及び図２５のＩＶ−ＩＶ’線に沿った断面図である。
【図３１Ａ】図１０Ａないし図１６ＡのＩ−Ｉ’線及び図２５のＩＩＩ−ＩＩＩ’線に沿った断面図である。
【図３１Ｂ】図１０Ａないし図１６ＡのＩＩ−ＩＩ’線及び図２５のＩＶ−ＩＶ’線に沿った断面図である。
【図３２Ａ】図１０Ａないし図１６ＡのＩ−Ｉ’線及び図２５のＩＩＩ−ＩＩＩ’線に沿った断面図である。
【図３２Ｂ】図１０Ａないし図１６ＡのＩＩ−ＩＩ’線及び図２５のＩＶ−ＩＶ’線に沿った断面図である。
【図３３Ａ】図１０Ａないし図１６ＡのＩ−Ｉ’線及び図２５のＩＩＩ−ＩＩＩ’線に沿った断面図である。
【図３３Ｂ】図１０Ａないし図１６ＡのＩＩ−ＩＩ’線及び図２５のＩＶ−ＩＶ’線に沿った断面図である。
【図３４Ａ】図１０Ａないし図１６ＡのＩ−Ｉ’線及び図２５のＩＩＩ−ＩＩＩ’線に沿った断面図である。
【図３４Ｂ】図１０Ａないし図１６ＡのＩＩ−ＩＩ’線及び図２５のＩＶ−ＩＶ’線に沿った断面図である。
【符号の説明】
【０２１９】
１０：メモリセルアレイ
１２：ロウデコーダ
１４：データ入出力ゲート
１６：カラムデコーダ
１８：データ入出力回路
２０：制御部
３０、３２：プリデコーダ
３４：メインデコーダ

【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に一対のＮＭＯＳプルダウントランジスタと一対のＰＭＯＳプルアップトランジスタとが垂直に積層された配列を有するＮＡＮＤゲートと、
を備えることを特徴とする集積回路メモリ装置。
【請求項２】
前記垂直に積層された配列は、
前記半導体基板内のバルク半導体領域と前記バルク半導体領域上の半導体層を含み、前記一対のＮＭＯＳプルダウントランジスタと前記一対のＰＭＯＳプルアップトランジスタの一つは前記バルク半導体領域内にあって、前記一対のＮＭＯＳプルダウントランジスタと前記一対のＰＭＯＳプルアップトランジスタの他の一つは前記半導体層内にあることを特徴とする請求項１に記載の集積回路メモリ装置。
【請求項３】
半導体基板と、
前記半導体基板上に一対のＮＭＯＳアクセストランジスタ、一対のＮＭＯＳプルダウントランジスタ、及び一対のＰＭＯＳプルアップトランジスタを備えるスタティックランダムアクセスメモリ（ＳＲＡＭ）セルと、
前記半導体基板上に３層で垂直に積層されたＭＯＳトランジスタの配列を備えるロジックゲートと、
を備えることを特徴とする集積回路メモリ装置。
【請求項４】
前記ＳＲＡＭセルは前記半導体基板のメモリセル部分内に配列され、前記ロジックゲートは前記半導体基板の周辺回路部分内に配列されることを特徴とする請求項３に記載の集積回路メモリ装置。
【請求項５】
前記ロジックゲートは、インバータ、ＮＡＮＤゲート及びＮＯＲゲートからなるグループから選択されることを特徴とする請求項４に記載の集積回路メモリ装置。
【請求項６】
前記ロジックゲートは、前記インバータ、ＮＡＮＤゲート、及びＮＯＲゲートからなるグループから選択されることを特徴とする請求項３に記載の集積回路メモリ装置。
【請求項７】
前記ロジックゲートは、並列接続された二つのＮＭＯＳトランジスタと一つのＰＭＯＳトランジスタを備えるインバータであることを特徴とする請求項３に記載の集積回路メモリ装置。
【請求項８】
前記インバータの二つのＮＭＯＳトランジスタは、３層の中の２層に、互いに垂直に積層されることを特徴とする請求項７に記載の集積回路メモリ装置。
【請求項９】
前記二つのＮＭＯＳトランジスタの一つは、バルクＮＭＯＳトランジスタであることを特徴とする請求項８に記載の集積回路メモリ装置。
【請求項１０】
前記インバータの前記ＰＭＯＳトランジスタは、
前記二つのＮＭＯＳトランジスタの間に配置されることを特徴とする請求項９に記載の集積回路メモリ装置。
【請求項１１】
前記ロジックゲートは、並列接続された二つのＰＭＯＳトランジスタと一つのＮＭＯＳトランジスタを有するインバータであることを特徴とする請求項３に記載の集積回路メモリ装置。
【請求項１２】
前記インバータの前記二つのＰＭＯＳトランジスタは、前記３層の中の２層に、互いに垂直に積層されることを特徴とする請求項１１に記載の集積回路メモリ装置。
【請求項１３】
前記二つのＰＭＯＳトランジスタの一つは、バルクＰＭＯＳトランジスタであることを特徴とする請求項１１に記載の集積回路メモリ装置。
【請求項１４】
前記インバータの前記ＮＭＯＳトランジスタは、二つのＰＭＯＳトランジスタの間に配置されることを特徴とする請求項１３に記載の集積回路メモリ装置。
【請求項１５】
前記インバータの前記ＮＭＯＳトランジスタは、薄膜トランジスタであることを特徴とする請求項１４に記載のジムゾック回路メモリ装置。
【請求項１６】
それぞれ少なくとも一つの第１プルアップトランジスタ及び少なくとも一つの第１プルダウントランジスタを有し、入力信号を反転して出力する複数のインバータと、
それぞれ少なくとも二つの第２プルアップトランジスタ及び少なくとも二つの第２プルダウントランジスタを有し、少なくとも二つの入力信号の中の少なくとも一つの入力信号がローレベルであればハイレベルの出力信号を発生する複数のＮＡＮＤゲートとを備え、
前記少なくとも一つの第１プルアップ及び前記少なくとも一つの第１プルダウントランジスタと前記少なくとも二つの第２プルアップ及び前記少なくとも二つの第２プルダウントランジスタを少なくとも２層に積層して配置することを特徴とする半導体装置。
【請求項１７】
前記第１及び第２プルアップトランジスタはＰＭＯＳトランジスタであって、
第１及び第２プルダウントランジスタはＮＭＯＳトランジスタであることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記少なくとも２層の中の１層に配置されるトランジスタはバルクトランジスタで、少なくとも２層に配置されるトランジスタは薄膜トランジスタであることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
第１層に前記第１及び第２プルアップトランジスタ及び前記第１及び第２プルダウントランジスタの中の一部のトランジスタを混合して配置することを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
第２層以上の層に前記第１及び第２プルアップトランジスタのみを配置するか、または第１及び第２プルダウントランジスタのみを配置することを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
それぞれ少なくとも一つの第１プルアップトランジスタ及び少なくとも１つの第１プルダウントランジスタを有し、入力信号を反転して出力する複数のインバータと、
それぞれ少なくとも二つの第２プルアップトランジスタ及び少なくとも二つの第２プルダウントランジスタを有し、少なくとも二つの入力信号の中の少なくとも一つの入力信号がローレベルであればハイレベルの出力信号を発生する複数のＮＡＮＤゲートと、
それぞれ少なくとも二つの第３プルアップトランジスタ及び少なくとも二つの第３プルダウントランジスタを有し、少なくとも二つの入力信号がすべてローレベルであればハイレベルの出力信号を発生する複数のＮＯＲゲートと、を備え、
前記少なくとも一つの第１プルアップ及び前記少なくとも一つのプルダウントランジスタ、前記少なくとも二つの第２プルアップ及び前記少なくとも二つの第２プルダウントランジスタ、及び前記少なくとも二つの第３プルアップ及び前記少なくとも二つの第３プルダウントランジスタを前記少なくとも２層に積層して配置することを特徴とする半導体装置。
【請求項２２】
前記第１、第２、及び第３プルアップトランジスタはＰＭＯＳトランジスタであって、
第１、第２、及び第３プルダウントランジスタはＮＭＯＳトランジスタであることを特徴とする請求項２１に記載の半導体装置。
【請求項２３】
前記少なくとも２層の第１層に配置されるトランジスタはバルクトランジスタであって、第２層以上に配置されるトランジスタは薄膜トランジスタであることを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
前記第１層に前記第１、第２、及び第３プルアップトランジスタと前記第１、第２、及び第３プルダウントランジスタ中の一部のトランジスタを混合して配置することができたことを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
前記第２層以上の層に、前記第１、第２、及び第３プルアップトランジスタのみを配置するか、または第１、第２、及び第３プルダウントランジスタのみを配置することを特徴とする請求項２４に記載の半導体装置。
【請求項２６】
複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを有するメモリセルアレイと、
ロウアドレスをデコーディングして前記複数のワードライン選択信号を発生するロウデコーダと、
カラムアドレスをデコーディングして前記複数のカラム選択信号を発生するカラムデコーダと、を備え、
前記ロウデコーダ及び前記カラムデコーダの少なくとも一方は複数のインバータを含み、
前記複数のインバータのそれぞれは少なくとも一つのプルアップトランジスタ及び少なくとも一つのプルダウントランジスタを有し、
前記プルアップ及びプルダウントランジスタが少なくとも２層に積層して配置されたことを特徴とする半導体装置。
【請求項２７】
前記複数のメモリセルは複数のＭＯＳトランジスタを有し、
前記複数のＭＯＳトランジスタが前記少なくとも２層に積層して配置されたことを特徴とする請求項２６に記載の半導体装置。
【請求項２８】
前記プルアップトランジスタはＰＭＯＳトランジスタであって、
前記プルダウントランジスタはＮＭＯＳトランジスタであることを特徴とする請求項２７に記載の半導体装置。
【請求項２９】
前記少なくとも２層の第１層に配置されるトランジスタはバルクトランジスタであり、２層以上の層に配置されるトランジスタは薄膜トランジスタであることを特徴とする請求項２８に記載の半導体装置。
【請求項３０】
前記第１層に前記プルアップ及びプルダウントランジスタの一部のトランジスタを混合して配置することを特徴とする請求項２９に記載の半導体装置。
【請求項３１】
前記第２層以上の各層には前記プルアップトランジスタのみを配置するか、または前記プルダウントランジスタのみを配置することを特徴とする請求項３０に記載の半導体装置。
【請求項３２】
前記プルアップトランジスタのそれぞれのチャンネル幅を分けて２個以上のプルアップトランジスタで構成し、前記２個以上のプルアップトランジスタを互いに異なる層に配置することを特徴とする請求項３１に記載の半導体装置。
【請求項３３】
前記プルダウントランジスタのそれぞれのチャンネル幅を分けて２個以上のプルダウントランジスタで構成し、前記２個以上のプルダウントランジスタを互いに異なる層に配置することを特徴とする請求項３２に記載の半導体装置。
【請求項３４】
前記カラムデコーダ及び前記ロウデコーダは共に複数のインバータを有し、
前記複数のインバータのそれぞれは少なくとも一つのプルアップトランジスタ及び少なくとも一つのプルダウントランジスタを含み、
前記プルアップ及びプルダウントランジスタが少なくとも２層に積層して配置されたことを特徴とする請求項２６に記載の半導体装置。
【請求項３５】
前記複数のメモリセルは複数のＭＯＳトランジスタを含み、
前記複数のＭＯＳトランジスタが前記少なくとも２層に積層して配置されたことを特徴とする請求項３４に記載の半導体装置。
【請求項３６】
前記プルアップトランジスタはＰＭＯＳトランジスタであって、
前記プルダウントランジスタはＮＭＯＳトランジスタであることを特徴とする請求項３５に記載の半導体装置。
【請求項３７】
前記少なくとも２層の第１層に配置されるトランジスタはバルクトランジスタであって、第２層以上の層に配置されるトランジスタは薄膜トランジスタであることを特徴とする請求項３６に記載の半導体装置。
【請求項３８】
前記第１層には前記プルアップ及びプルダウントランジスタの一部のトランジスタを混合して配置することを特徴とする請求項３７に記載の半導体装置。
【請求項３９】
前記第２層以上の各層に前記プルアップトランジスタのみを配置するか、または前記プルダウントランジスタのみを配置することを特徴とする請求項３８に記載の半導体装置。
【請求項４０】
前記プルアップトランジスタのそれぞれのチャンネル幅を分けて２個以上のプルアップトランジスタで構成し、前記２個以上のプルアップトランジスタを互いに異なる層に配置することを特徴とする請求項３９に記載の半導体装置。
【請求項４１】
前記プルダウントランジスタのそれぞれのチャンネル幅を分けて２個以上のプルダウントランジスタで構成し、前記２個以上のプルダウントランジスタを互いに異なる層に配置することを特徴とする請求項３９に記載の半導体装置。
【請求項４２】
複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを備えたメモリセルアレイと、
ロウアドレスをデコーディングして前記複数のワードライン選択信号を発生するロウデコーダと、
カラムアドレスをデコーディングして前記複数のカラム選択信号を発生するカラムデコーダと、を備え、
前記ロウデコーダ及び前記カラムデコーダの少なくとも一方は複数のインバータ及び複数のＮＡＮＤゲートを含み、
前記複数のインバータそれぞれは少なくとも一つの第１プルアップトランジスタ及び少なくとも一つの第１プルダウントランジスタを有し、前記複数のＮＡＮＤゲートのそれぞれは少なくとも二つの第２プルアップトランジスタ及び少なくとも二つの第２プルダウントランジスタを有し、
前記第１及び第２プルアップトランジスタ及び前記第１及び第２プルダウントランジスタが少なくとも２層に積層して配置されることを特徴とする半導体装置。
【請求項４３】
前記複数のメモリセルは複数のＭＯＳトランジスタを有し、
前記複数のＭＯＳトランジスタが前記少なくとも２層に積層して配置されることを特徴とする請求項４２に記載の半導体装置。
【請求項４４】
前記第１及び第２プルアップトランジスタはＰＭＯＳトランジスタであって、
前記第１及び第２プルダウントランジスタはＮＭＯＳトランジスタであることを特徴とする請求項４３に記載の半導体装置。
【請求項４５】
前記少なくとも２層の第１層に配置されるトランジスタはバルクトランジスタであって、第２層以上の層に配置されるトランジスタは薄膜トランジスタであることを特徴とする請求項４４に記載の半導体装置。
【請求項４６】
前記第１層に前記第１プルアップ及び第１プルダウントランジスタと第２プルアップ及び第２プルダウントランジスタの一部のトランジスタを混合して配置することを特徴とする請求項４５に記載の半導体装置。
【請求項４７】
前記第２層以上の各層には前記第１プルアップ及び第２プルアップトランジスタのみを配置するか、または前記第１プルダウン及び第２プルダウントランジスタのみを配置することを特徴とする請求項４６に記載の半導体装置。
【請求項４８】
前記第１及び第２プルアップトランジスタのそれぞれのチャンネル幅を分けて２個以上の第１及び第２プルアップトランジスタで構成し、前記２個以上の第１及び第２プルアップトランジスタを互いに異なる層に配置することを特徴とする請求項４２に記載の半導体装置。
【請求項４９】
前記第１及び第２プルダウントランジスタのそれぞれのチャンネル幅を分けて２個以上の第１及び第２プルダウントランジスタで構成し、前記２個以上の第１及び第２プルダウントランジスタを互いに異なる層に配置することを特徴とする請求項４８に記載の半導体装置。
【請求項５０】
前記カラムデコーダ及び前記ロウデコーダは共に複数のインバータ及び複数のＮＡＮＤゲートを有し、
前記複数のインバータのそれぞれは少なくとも一つの第１プルアップトランジスタ及び少なくとも一つの第１プルダウントランジスタを有し、前記複数のＮＡＮＤゲートのそれぞれは少なくとも二つの第２プルアップトランジスタ及び少なくとも二つの第２プルダウントランジスタを有し、
前記第１及び第２プルアップトランジスタ及び前記第１及び第２プルダウントランジスタが少なくとも２層に積層して配置されたことを特徴とする請求項４２に記載の半導体装置。
【請求項５１】
前記複数のメモリセルは複数のＭＯＳトランジスタを含み、
前記複数のＭＯＳトランジスタが前記少なくとも２層に積層して配置されたことを特徴とする請求項５０に記載の半導体装置。
【請求項５２】
前記第１及び第２プルアップトランジスタはＰＭＯＳトランジスタであって、
前記第１及び第２プルダウントランジスタはＮＭＯＳトランジスタであることを特徴とする請求項５１に記載の半導体装置。
【請求項５３】
前記少なくとも２層の第１層に配置されるトランジスタはバルクトランジスタであって、第２層以上の層に配置されるトランジスタは薄膜トランジスタであることを特徴とする請求項５２に記載の半導体装置。
【請求項５４】
前記第１層には前記第１プルアップ及び第１プルダウントランジスタと第２プルアップ及び第２プルダウントランジスタの一部のトランジスタを混合して配置すること特徴とする請求項５３に記載の半導体装置。
【請求項５５】
前記第２層以上の各層には前記第１プルアップ及び第２プルアップトランジスタのみを配置するか、または前記第１プルダウン及び第２プルダウントランジスタのみを配置することを特徴とする請求項５４に記載の半導体装置。
【請求項５６】
前記第１及び第２プルアップトランジスタのチャンネル幅を分けて２個以上の第１及び第２プルアップトランジスタで構成し、前記２個以上の第１及び第２プルアップトランジスタを互いに異なる層に配置することを特徴とする請求項５５に記載の半導体装置。
【請求項５７】
前記第１及び第２プルダウントランジスタのチャンネル幅を分けて２個以上の第１及び第２プルダウントランジスタで構成し、前記２個以上の第１及び第２プルダウントランジスタを互いに異なる層に配置することを特徴とする請求項５５に記載の半導体装置。
【請求項５８】
複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを備えたメモリセルアレイと、
ロウアドレスをデコーディングして前記複数のワードライン選択信号を発生するロウデコーダ、カラムアドレスをデコーディングして前記複数のカラム選択信号を発生するカラムデコーダ、及び前記メモリセルアレイへのデータの入出力を制御するための制御部を備えた周辺回路とを備えて、
前記周辺回路が複数のインバータ、複数のＮＡＮＤゲート、及び複数のＮＯＲゲートを含み、
前記複数のインバータのそれぞれは少なくとも一つの第１プルアップトランジスタ及び少なくとも一つの第１プルダウントランジスタを有し、前記複数のＮＡＮＤゲートのそれぞれは少なくとも二つの第２プルアップトランジスタ及び少なくとも二つの第２プルダウントランジスタを有し、前記複数のＮＯＲゲートのそれぞれは少なくとも三つのの第３プルアップトランジスタ及び少なくとも三つの第３プルダウントランジスタを有し、
前記第１、第２、及び第３プルアップトランジスタ及び前記第１、第２、及び第３プルダウントランジスタが少なくとも２層に積層して配置されたことを特徴とする半導体装置。
【請求項５９】
前記複数のメモリセルは複数のＭＯＳトランジスタを備えて、
前記複数のＭＯＳトランジスタが前記少なくとも２個以上の層に積んで配置されたことを特徴とする請求項５８に記載の半導体装置。
【請求項６０】
前記第１、第２、及び第３プルアップトランジスタはＰＭＯＳトランジスタであって、
前記第１、第２、及び第３プルダウントランジスタはＮＭＯＳトランジスタであることを特徴とする請求項５９に記載の半導体装置。
【請求項６１】
前記少なくとも２層の第１層に配置されるトランジスタはバルクトランジスタであって、第２層以上の層に配置されるトランジスタは薄膜トランジスタであることを特徴とする請求項６０に記載の半導体装置。
【請求項６２】
前記第１層に前記第１プルアップ及び第１プルダウントランジスタと第２プルアップ及び第２プルダウントランジスタと前記第３プルアップ及び第３プルダウントランジスタの一部のトランジスタを混合して配置することを特徴とする請求項６１に記載の半導体装置。
【請求項６３】
前記第２層以上の各層には、前記第１プルアップ、第２プルアップ及び第３プルアップトランジスタのみを配置するか、または前記第１プルダウン、第２プルダウン及び第３プルダウントランジスタのみを配置することを特徴とする請求項６２に記載の半導体装置。
【請求項６４】
前記第１、第２、及び第３プルアップトランジスタのチャンネル幅を分けて２個以上の第１、第２、及び第３プルアップトランジスタで構成し、前記２個以上の第１、第２、及び第３プルアップトランジスタを互いに異なる層に配置することを特徴とする請求項６３に記載の半導体装置。
【請求項６５】
前記第１、第２、及び第２プルダウントランジスタのチャンネル幅を分けて２個以上の第１及び第２プルダウントランジスタで構成し、前記２個以上の第１、第２、及び第３プルダウントランジスタを互いに異なる層に配置することを特徴とする請求項６４に記載の半導体装置。
【請求項６６】
メモリセルアレイの複数のメモリセルのそれぞれを構成する２個の転送トランジスタ、２個の第１プルアップトランジスタ、及び２個の第１プルダウントランジスタを少なくとも２層に積層して配置し、
周辺回路の複数のインバータのそれぞれを構成する少なくとも一つの第２プルアップトランジスタ及び少なくとも一つの第２プルダウントランジスタ、及び前記周辺回路の複数のＮＡＮＤゲートのそれぞれを構成する少なくとも二つの第３プルアップトランジスタ及び少なくとも二つの第３プルダウントランジスタを前記少なくとも２層に積層して配置することを特徴とする半導体装置の配置方法。
【請求項６７】
前記第１、第２及び第３プルアップトランジスタはＰＭＯＳトランジスタであって、
前記転送、第１、第２及び第３プルダウントランジスタはＮＭＯＳトランジスタであることを特徴とする請求項６６に記載の半導体装置の配置方法。
【請求項６８】
前記少なくとも２層の第１層に配置されるトランジスタはバルクトランジスタであって、２層以上に配置されるトランジスタは薄膜トランジスタであることを特徴とする請求項６７に記載の半導体装置の配置方法。
【請求項６９】
前記周辺回路の前記少なくとも２層の第１層に配置されるトランジスタは、前記メモリセルの第１層に配置されるトランジスタの形態とは関係なく、前記第２プルアップ及び第３プルアップトランジスタと第２プルダウン及び第３プルダウントランジスタの中の一部のトランジスタを混合して配置することを特徴とする請求項６８に記載の半導体装置の配置方法。
【請求項７０】
前記周辺回路の前記少なくとも２層の第２層以上の層のそれぞれに配置されるトランジスタの形態と同一形態を有する第２プルアップ及び第３プルアップトランジスタのみを配置するか、または第２プルダウン及び第３プルダウントランジスタのみを配置することを特徴とする請求項６９に記載の半導体装置の配置方法。
【請求項７１】
前記第２プルアップ及び第３プルアップトランジスタのチャンネル幅を分けて２個以上の第２プルアップ及び第３プルアップトランジスタで構成し、前記２個以上の第２プルアップ及び第３プルアップトランジスタを互いに異なる層に配置することを特徴とする請求項７０に記載の半導体装置の配置方法。
【請求項７２】
前記第２プルダウン及び第３プルダウントランジスタのチャンネル幅を分けて２個以上の第２プルダウン及び第３プルダウントランジスタで構成し、前記２個以上の第２プルダウン及び第３プルダウントランジスタを互いに異なる層に配置することを特徴とする請求項７０に記載の半導体装置の配置方法。
【請求項７３】
メモリセルアレイの複数のメモリセルのそれぞれを構成する２個の転送トランジスタ、２個の第１プルアップトランジスタ、及び２個の第１プルダウントランジスタを少なくとも２層に積層して配置して、
周辺回路の複数のインバータのそれぞれを構成する少なくとも一つの第２プルアップトランジスタ及び少なくとも一つの第２プルダウントランジスタ、複数のＮＡＮＤゲートのそれぞれを構成する少なくとも二つの第３プルアップトランジスタ及び少なくとも二つの第３プルダウントランジスタ、及び複数のＮＯＲゲートのそれぞれを構成する少なくとも二つの第４プルアップトランジスタ及び少なくとも二つの第４プルダウントランジスタを前記少なくとも２層に積層して配置することを特徴とする半導体装置の配置方法。
【請求項７４】
前記第１、第２、第３、及び第４プルアップトランジスタはＰＭＯＳトランジスタであって、
前記転送、第１、第２、第３、及び第４プルダウントランジスタはＮＭＯＳトランジスタであることを特徴とする請求項７３に記載の半導体装置の配置方法。
【請求項７５】
前記少なくとも２層の第１層に配置されるトランジスタはバルクトランジスタであって、第２層以上の層に配置されるトランジスタは薄膜トランジスタであることを特徴とする請求項７４に記載の半導体装置の配置方法。
【請求項７６】
前記周辺回路の前記少なくとも２層の第１層に配置されるトランジスタは、前記メモリセルの１層に配置されるトランジスタの形態とは関係なく、前記第２プルアップ、第３プルアップ及び第４プルアップトランジスタと第２プルダウン、第３プルダウン及び第４プルダウントランジスタの中の一部のトランジスタを混合して配置することを特徴とする請求項７５に記載の半導体装置の配置方法。
【請求項７７】
前記周辺回路の前記少なくとも２層の第２層以上の層のそれぞれに配置されるトランジスタの形態と同一形態を有する第２プルアップ、第３プルアップ及び第４プルアップトランジスタのみを配置するか、または第２プルダウン、第３プルダウン及び第４プルダウントランジスタのみを配置することを特徴とする請求項７５に記載の半導体装置の配置方法。
【請求項７８】
前記第２プルアップ、第３プルアップ及び第４プルアップトランジスタのチャンネル幅を分けて２個以上の第２、第３及び第４プルアップトランジスタで構成し、前記２個以上の第２プルアップ、第３プルアップ及び第４プルアップトランジスタを互いに異なる層に配置することを特徴とする請求項７７に記載の半導体装置の配置方法。
【請求項７９】
前記第２プルダウン、第３プルダウン及び第４プルダウントランジスタのチャンネル幅を分けて２個以上の第２プルダウン、第３プルダウン及び第４プルダウントランジスタで構成し、前記２個以上の第２プルダウン、第３プルダウン及び第４プルダウントランジスタを互いに異なる層に配置することを特徴とする請求項７７に記載の半導体装置の配置方法。
【請求項８０】
セル領域及び周辺回路領域を有する半導体基板と、
前記セル領域の半導体基板に形成されたバルクトランジスタと、
前記セル領域に前記バルクトランジスタを覆うように形成された層間絶縁膜パターンと、
前記層間絶縁膜パターン上に形成された薄膜トランジスタと、
前記周辺回路領域の半導体基板と接触するように形成された周辺ボディパターンと、
前記周辺ボディパターンに配置された周辺トランジスタと、を含み、
前記周辺トランジスタは実質的に前記セル領域の薄膜トランジスタと水平方向の同一線上に位置するように形成されることを特徴とする半導体装置。
【請求項８１】
前記周辺ボディパターンは、単結晶半導体構造であることを特徴とする請求項８０に記載の半導体装置。
【請求項８２】
前記薄膜トランジスタは、単結晶薄膜トランジスタであることを特徴とする請求項８０に記載の半導体装置。
【請求項８３】
前記バルクトランジスタ及び前記薄膜トランジスタは、ＳＲＡＭメモリセルのセルトランジスタであることを特徴とする請求項８０に記載の半導体装置。
【請求項８４】
前記バルクトランジスタは第１及び第２バルクトランジスタを含み、前記薄膜トランジスタは第１及び第２薄膜トランジスタを含み、前記第１及び第２薄膜トランジスタは前記第１及び第２バルクトランジスタとそれぞれ重畳するように配置されることを特徴とする請求項８０に記載の半導体装置。
【請求項８５】
前記第１及び第２バルクトランジスタと前記第１及び第２薄膜トランジスタとの間にそれぞれ配置された第１及び第２下部薄膜トランジスタをさらに含み、前記第１及び前記第２下部薄膜トランジスタは前記第１及び第２バルクトランジスタとそれぞれ重畳するように配置されることを特徴とする請求項８４に記載の半導体装置。
【請求項８６】
前記層間絶縁膜パターンを貫通して前記第１バルクトランジスタの第１不純物領域、前記第１下部薄膜トランジスタの第１不純物領域及び前記第１上部薄膜トランジスタの第１不純物領域を互いに電気的に接続させる第１ノードプラグと、
前記層間絶縁膜パターンを貫通して前記第２バルクトランジスタの第１不純物領域、前記第２下部薄膜トランジスタの第１不純物領域及び前記第２上部薄膜トランジスタの第１不純物領域を互いに電気的に接続させる第２ノードプラグと、
をさらに含むことを特徴とする請求項８５に記載の半導体装置。
【請求項８７】
前記第１及び第２バルクトランジスタは、それぞれ第１及び第２Ｎチャンネル駆動トランジスタであり、前記第１及び第２バルクトランジスタの前記第１不純物領域はドレイン領域であることを特徴とする請求項８６に記載の半導体装置。
【請求項８８】
前記第１駆動トランジスタのゲート電極は、前記第２ノードプラグに電気的に接続され、前記第２駆動トランジスタのゲート電極は前記第１ノードプラグに電気的に接続されることを特徴とする請求項８７に記載の半導体装置。
【請求項８９】
前記第１及び第２下部薄膜トランジスタはそれぞれ第１及び第２Ｐチャンネル負荷トランジスタであって、前記第１及び第２薄膜トランジスタはそれぞれ第１及び第２Ｎチャンネル転送トランジスタであり、前記第１及び第２下部薄膜トランジスタの前記第１不純物領域はドレイン領域であって、前記第１及び第２薄膜トランジスタの前記第１不純物領域はソース領域であることを特徴とする請求項８８に記載の半導体装置。
【請求項９０】
前記第１及び第２負荷トランジスタのゲート電極はそれぞれ前記第１及び第２駆動トランジスタのゲート電極と重畳するように配置されて、前記第１負荷トランジスタの前記ゲート電極は前記第２ノードプラグに電気的に接続されて前記第２負荷トランジスタの前記ゲート電極は前記第１ノードプラグに電気的に接続されることを特徴とする請求項８９に記載の半導体装置。
【請求項９１】
前記第１及び第２薄膜トランジスタのゲート電極は、互いに電気的に接続されてワードラインを構成することを特徴とする請求項９０に記載の半導体装置。
【請求項９２】
少なくとも前記周辺トランジスタは、周辺ゲート電極の表面に供給された金属シリサイド膜を含むことを特徴とする請求項８０に記載の半導体装置。
【請求項９３】
少なくとも前記周辺トランジスタは、周辺ソース／ドレイン領域の表面に供給された金属シリサイド膜を含むことを特徴とする請求項８０に記載の半導体装置。
【請求項９４】
セル領域及び周辺回路領域を有する半導体基板を準備する段階と、
前記セル領域内の前記半導体基板にバルクトランジスタを形成する段階と、
前記バルクトランジスタを有する基板上に前記周辺回路領域内の前記半導体基板を露出させる層間絶縁膜パターンを形成する段階と、
前記層間絶縁膜パターン上にセルボディパターンを形成すると共に前記露出された半導体基板上に前記露出された半導体基板と接触する周辺ボディパターンを形成する段階と、
前記セルボディパターンにセル薄膜トランジスタを形成すると共に前記周辺ボディパターンに周辺トランジスタを形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９５】
前記セルボディパターン及び前記周辺ボディパターンを形成する段階は、
前記層間絶縁膜パターンを有する基板上に半導体膜を形成する段階と、
前記半導体膜を平坦化させて前記層間絶縁膜パターン及び前記周辺回路領域内の前記半導体基板上にそれぞれセル半導体膜及び周辺半導体膜を形成する段階と、を含み、前記周辺半導体膜は前記半導体膜よりも厚いことを特徴とする請求項９４に記載の半導体装置の製造方法。
【請求項９６】
前記半導体膜は、非単結晶半導体膜で形成することを特徴とする請求項９５に記載の半導体装置の製造方法。
【請求項９７】
前記半導体膜を平坦化させる前又は後に、前記半導体基板をシード層として固相エピタキシャル技術を用いて前記半導体膜を結晶化させることをさらに含むことを特徴とする請求項９６に記載の半導体装置の製造方法。
【請求項９８】
前記層間絶縁膜パターンを形成する段階は、
前記バルクトランジスタを有する基板上に層間絶縁膜を形成する段階と、
前記層間絶縁膜をパターニングして前記周辺回路領域内の前記半導体基板を露出させることと同時に前記セル領域内の前記半導体基板の所定領域を露出させるコンタクトホールを形成する段階と、
を含むことを特徴とする請求項９４に記載の半導体装置の製造方法。
【請求項９９】
前記セルボディパターン及び前記周辺ボディパターンを形成する段階は、
前記層間絶縁膜パターン及び前記周辺回路領域内の前記露出された半導体基板上に単結晶半導体構造体を形成する段階と、
前記単結晶半導体構造体を平坦化させる段階と、
を含むことを特徴とする請求項９４に記載の半導体装置の製造方法。
【請求項１００】
前記単結晶半導体構造体は、前記コンタクトホールによって露出された前記半導体基板及び前記周辺回路領域内の前記露出された半導体基板をシード層として選択的エピタキシャル成長技術を用いて形成することを特徴とする請求項９９に記載の半導体装置の製造方法。
【請求項１０１】
前記セル薄膜トランジスタ及び前記周辺トランジスタを形成する段階は、
前記セルボディパターン及び前記周辺ボディパターンをそれぞれ横切るセルゲート電極及び周辺ゲート電極を形成する段階と、
前記ゲート電極をイオン注入マスクとして用いて前記セルボディパターン及び前記周辺ボディパターン内に不純物を注入して前記セルボディパターン及び前記周辺ボディパターン内にそれぞれセルソース／ドレイン領域及び周辺ソース／ドレイン領域を形成する段階と、
を含むことを特徴とする請求項９４に記載の半導体装置の製造方法。
【請求項１０２】
少なくとも前記周辺ゲート電極及び／又は周辺ソース／ドレイン領域の表面に選択的に金属シリサイド膜を形成する段階をさらに含むことを特徴とする請求項１０１に記載の半導体装置の製造方法。
【請求項１０３】
セル領域及び周辺回路領域を有する半導体基板を準備する段階と、
前記セル領域内の前記半導体基板にバルクトランジスタを形成する段階と、
前記バルクトランジスタを有する基板上に前記周辺回路領域内の前記半導体基板を露出させる第１層間絶縁膜パターンであって前記バルクトランジスタの不純物領域の所定領域を露出させる第１コンタクトホールを有する第１層間絶縁膜パターンを形成する段階と、
前記第１層間絶縁膜パターン上に前記第１コンタクトホールを覆うセル下部ボディパターンを形成する段階と、
前記セル下部ボディパターンにセル下部薄膜トランジスタを形成する段階と、
前記第１層間絶縁膜パターン上に前記セル下部薄膜トランジスタを覆う第２層間絶縁膜パターンであって前記セル下部薄膜トランジスタの不純物領域の所定領域を露出させる第２コンタクトホールを有する第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜パターン上に前記第２コンタクトホールを覆うセル上部ボディパターンを形成すると共に前記周辺回路領域に周辺ボディパターンを形成する段階と、
前記セル上部ボディパターンにセル上部薄膜トランジスタを形成すると共に前記周辺ボディパターンに周辺トランジスタを形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０４】
前記セル下部ボディパターンを形成すると共に、前記周辺回路領域の半導体基板を覆う周辺下部ボディパターンを形成する段階をさらに含むことを特徴とする請求項１０３に記載の半導体装置の製造方法。
【請求項１０５】
前記セル下部ボディパターン及び前記周辺下部ボディパターンを形成する段階は、
前記第１コンタクトホールを埋め込んで前記第１層間絶縁膜パターン及び前記周辺回路領域の半導体基板を覆う第１単結晶半導体構造体を形成する段階と、
前記第１単結晶半導体構造体を平坦化させる段階と、
を含むことを特徴とする請求項１０４に記載の半導体装置の製造方法。
【請求項１０６】
前記セル上部ボディパターン及び前記周辺ボディパターンを形成する段階は、
前記第２コンタクトホールを埋め込んで前記第２層間絶縁膜パターン及び前記周辺下部ボディパターンを覆う第２単結晶半導体構造体を形成する段階と、
前記第２単結晶半導体構造体が平らな上部面を有するように平坦化させる段階と、
前記第２単結晶半導体構造体をパターニングして前記セル領域にセル上部ボディパターンを形成すると共に、前記周辺回路領域に周辺上部ボディパターンを形成し前記周辺下部ボディパターン及び前記周辺上部ボディパターンを有する周辺ボディパターンを形成する段階と、
を含むことを特徴とする請求項１０５に記載の半導体装置の製造方法。
【請求項１０７】
前記単結晶半導体構造体は、エピタキシャル技術を用いて形成されることを特徴とする請求項１０６に記載の半導体装置の製造方法。
【請求項１０８】
前記セル下部ボディパターンを形成する段階は、
前記第１コンタクトホールを埋め込んで前記第１層間絶縁膜パターン及び前記周辺回路領域の半導体基板を覆う第１単結晶半導体構造体を形成する段階と、
前記第１単結晶半導体構造体をパターニングして前記周辺回路領域の半導体基板を露出させる段階と、
を含むことを特徴とする請求項１０３に記載の半導体装置の製造方法。
【請求項１０９】
前記セル上部ボディパターン及び前記周辺ボディパターンを形成する段階は、
前記第２コンタクトホールを埋め込んで前記第２層間絶縁膜パターン及び前記周辺回路領域の半導体基板を覆う、平らな上部面を有する第２単結晶半導体構造体を形成する段階と、
前記第２単結晶半導体構造体をパターニングして前記セル領域にセル上部ボディパターンを形成すると共に前記周辺回路領域に周辺ボディパターンを形成する段階と、
を含むことを特徴とする請求項１０８に記載の半導体装置の製造方法。
【請求項１１０】
前記単結晶半導体構造体は、エピタキシャル技術を用いて形成されることを特徴とする請求項１０９に記載の半導体装置の製造方法。
【請求項１１１】
前記バルクトランジスタはＮチャンネル駆動トランジスタであり、前記セル下部薄膜トランジスタはＰチャンネル負荷トランジスタであり、前記セル上部薄膜トランジスタはＮチャンネル転送トランジスタに形成されることを特徴とする請求項１０３に記載の半導体装置の製造方法。
【請求項１１２】
前記セル上部薄膜トランジスタ及び前記周辺トランジスタを形成する段階は、
前記セル上部ボディパターン及び前記周辺ボディパターンをそれぞれ横切るセル上部ゲート電極及び周辺ゲート電極を形成する段階と、
前記ゲート電極をイオン注入マスクとして用いて前記セル上部ボディパターン及び前記周辺ボディパターン内に不純物を注入して前記セル上部ボディパターン及び前記周辺ボディパターン内にそれぞれセルソース／ドレイン領域及び周辺ソース／ドレイン領域を形成する段階と、
を含むことを特徴とする請求項１０３に記載の半導体装置の製造方法。
【請求項１１３】
少なくとも前記周辺ゲート電極及び／または周辺ソース／ドレイン領域の表面に選択的に金属シリサイド膜を形成する段階をさらに含むことを特徴とする請求項１１２に記載の半導体装置の製造方法。

【図１】

【図２】

【図３Ａ】

【図３Ｂ】

【図３Ｃ】

【図３Ｄ】

【図４Ａ】

【図４Ｂ】

【図４Ｃ】

【図４Ｄ】

【図５Ａ】

【図５Ｂ】

【図５Ｃ】

【図５Ｄ】

【図６Ａ】

【図６Ｂ】

【図６Ｃ】

【図６Ｄ】

【図７Ａ】

【図７Ｂ】

【図７Ｃ】

【図７Ｄ】

【図８Ａ】

【図８Ｂ】

【図８Ｃ】

【図８Ｄ】

【図９Ａ】

【図９Ｂ】

【図９Ｃ】

【図９Ｄ】

【図１０Ａ】

【図１０Ｂ】

【図１０Ｃ】

【図１０Ｄ】

【図１１Ａ】

【図１１Ｂ】

【図１１Ｃ】

【図１１Ｄ】

【図１２Ａ】

【図１２Ｂ】

【図１２Ｃ】

【図１２Ｄ】

【図１３Ａ】

【図１３Ｂ】

【図１３Ｃ】

【図１３Ｄ】

【図１４Ａ】

【図１４Ｂ】

【図１４Ｃ】

【図１４Ｄ】

【図１５Ａ】

【図１５Ｂ】

【図１５Ｃ】

【図１５Ｄ】

【図１６Ａ】

【図１６Ｂ】

【図１６Ｃ】

【図１６Ｄ】

【図１７Ａ】

【図１７Ｂ】

【図１８】

【図１９】

【図２０】

【図２１Ａ】

【図２１Ｂ】

【図２２Ａ】

【図２２Ｂ】

【図２３Ａ】

【図２３Ｂ】

【図２４Ａ】

【図２４Ｂ】

【図２５】

【図２６Ａ】

【図２６Ｂ】

【図２７Ａ】

【図２７Ｂ】

【図２８Ａ】

【図２８Ｂ】

【図２９Ａ】

【図２９Ｂ】

【図３０Ａ】

【図３０Ｂ】

【図３１Ａ】

【図３１Ｂ】

【図３２Ａ】

【図３２Ｂ】

【図３３Ａ】

【図３３Ｂ】

【図３４Ａ】

【図３４Ｂ】

【公開番号】特開２００６−４９９１４（Ｐ２００６−４９９１４Ａ）
【公開日】平成１８年２月１６日（２００６．２．１６）
【国際特許分類】
【出願番号】特願２００５−２２６９２６（Ｐ２００５−２２６９２６）
【出願日】平成１７年８月４日（２００５．８．４）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ　Ｅｌｅｃｔｒｏｎｉｃｓ　Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ　Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ　ｏｆ　Ｋｏｒｅａ
【Ｆターム（参考）】