【課題】放射線に起因するソフトエラーを低減する。
【解決手段】半導体装置は、基板１１上に設けられ、且つ第１側面と第１側面に対向する第２側面とを有する凸状半導体層１２と、凸状半導体層１２上に設けられた第１ゲート絶縁膜１３と、第１ゲート絶縁膜１３上に設けられた第１ゲート電極１４Ａと、第１ゲート電極１４Ａの両側且つ凸状半導体層１２内に夫々設けられた第１及び第２拡散層１５と、第１側面上に設けられた第１絶縁膜１６と、第１ゲート電極１４Ａに接続され、且つ第１及び第２拡散層１５より下側で第１絶縁膜１６の側面上に設けられた第１導電層１７とを含む。 （もっと読む）

【課題】 トランジスタの接合容量を低下させ、ソフトエラー耐性およびノイズ耐性を保持した半導体集積回路装置を提供する。
【解決手段】 半導体集積回路装置１００は、半導体基板内のバルク基板領域１０上に形成され、ソース／ドレインが第１の基準電位ＧＮＤに接続された第１のトランジスタＴＢｎ１および、
ｐ型バルク基板領域上に形成されたｎ型の不純物層領域１２と、不純物層領域上に形成されたｐ型の半導体領域１４と、半導体領域に形成されｎ型のソース／ドレイン３０と、ソース・ドレイン間にあり半導体領域上に形成されたゲート絶縁膜４０と、ゲート絶縁膜上に形成されたゲート電極５０と、ソース−ドレイン方向の断面において、ソース、ドレイン、不純物層領域およびゲート絶縁膜によって囲まれたｐ型のボディ領域１６とを含み、前記不純物層領域が空乏化された第２のトランジスタＴＳｎ１、を備え、
第２のトランジスタのソース／ドレインは第１のトランジスタを介して第１の基準電位に接続されている。 （もっと読む）

【課題】揮発性半導体メモリ装置の回路配置を提供することにある。
【解決手段】ＳＲＡＭメモリセルのセル形成領域に隣接した機能回路領域に形成されるＭＯＳトランジスタのゲート層に電気的信号を伝達するために前記ゲート層と接続される金属配線層を前記ゲート層の上方に形成する場合に、前記ゲート層の上方に金属ダマシン工程で形成されるワードライン層とは互いに異なる層で第２の金属ダマシン工程を用いて前記金属配線層を配置する。 （もっと読む）

【課題】
メモリセル領域の面積増を防止しつつ低消費電力の半導体記憶装置を構成する。
【解決手段】
行列状に配置される複数のメモリセル（Ｍ００〜Ｍｍｎ）を有する複数のメモリセルアレイと、行方向に配置されるメモリセル列に接続されるワード線（ＷＬ）と、前記ワード線（ＷＬ）に平行に設置され、前記メモリセル列の少なくとも一つのメモリセル（Ｍ００〜Ｍｍｎ）に接続される列選択線（ＣＳＬ）とを具備する半導体記憶装置（１）を構成する。そして、前記ワード線（ＷＬ）と前記列選択線（ＣＳＬ）とは、それぞれ、列アドレス信号と行アドレス信号とに基づいて駆動し、前記メモリセル（Ｍ００〜Ｍｍｎ）は、前記メモリセル（Ｍ００〜Ｍｍｎ）に接続される前記ワード線（ＷＬ）と、前記メモリセル（Ｍ００〜Ｍｍｎ）に接続される前記列選択線（ＣＳＬ）との両方が駆動するときに活性化する。 （もっと読む）

【課題】 読み出しバイアス領域と書き込みバイアス領域若しくは消去バイアス領域の分離が充分でない場合であってもメモリ素子の読み出しを実現する。
【解決手段】 メモリ素子がマトリクス状に配置された記憶装置の読み出し方法であって、メモリ素子の印加電圧と、メモリ素子と同電圧が印加される様に構成されると共に、メモリ素子の印加電圧が変化した場合には、メモリ素子の印加電圧の変化時から所定時間遅延して印加電圧が変化する様に構成された比較回路の印加電圧の差分に基づいてメモリ素子の抵抗値の変化点を検出し、メモリセルへの印加電圧の極性及びメモリセルの抵抗値の変化点の有無に基づいて、メモリ素子の抵抗値の状態を判別する。 （もっと読む）

【課題】 素子分離領域に埋込み形成される導電材に電位を与えるための専用のコンタクトを必要とすることなくチップ面積の縮小化を図りながらゲート電極の容量を形成することでソフトエラー対策を施すことができるようにする。
【解決手段】 トレンチ２の側溝部２ｂにゲート絶縁膜として第１のシリコン酸化膜３を介して多結晶シリコン膜６を埋込みながらゲート電極配線６としても機能させ、素子分離領域Ｓに埋込み形成される多結晶シリコン膜６およびＮウェルＮｗを両電極としてキャパシタＣ１を構成する。 （もっと読む）

【課題】 ＳＮＭを容易に計測可能なスタティックランダムアクセスメモリおよびＳＮＭ計測方法を提供する。
【解決手段】 第１インバータＩＶ１は、第１、第２端子Ｎ１、Ｎ２間に直列接続された第１負荷素子Ｌ１および第１トランジスタＤ１、第１入力端子、第１出力端子を含む。第２インバータＩＶ２は、第３、第４端子Ｎ３、Ｎ４間に直列接続された第２負荷素子Ｌ２および第２トランジスタＤ２、第１出力端子と接続された第２入力端子、第１入力端子と接続された第２出力端子、を含む。第１、第２トランスファートランジスタＴ１、Ｔ２は、第１出力端子と第１ビット線、第２出力端子と第２ビット線を、それぞれ選択的に電気的に接続する。第１、第２インバータ、第１、第２トランスファートランジスタからなるメモリセルからデータが読み出される際、第２端子は第１電位を供給され、第４端子は第１電位と異なる第２電位を供給される。 （もっと読む）

【課題】 トリプルウェル構造を持つ半導体装置においてＰウェル抵抗の増加を抑えながら、Ｎウェル抵抗を減少させてラッチアップ耐圧を向上させる。
【解決手段】 Ｐ型半導体基板１００の表面からその内部に亘って複数のＮウェル領域１０１と複数のＰウェル領域１０２とが基板主面方向に交互に並ぶように形成されている。Ｐ型半導体基板１００におけるＮウェル領域１０１及びＰウェル領域１０２の下側にＤｅｅｐ−Ｎウェル領域１０３が形成されている。Ｄｅｅｐ−Ｎウェル領域１０３によってＮウェル領域１０１同士が電気的に接続されている。Ｐウェル領域１０２の少なくとも一部分は、Ｐ型半導体基板１００におけるＤｅｅｐ−Ｎウェル領域１０３が形成されていない領域と接続している。 （もっと読む）

【課題】 微細化するＣＭＯＳ半導体集積回路におけるラッチアップ耐性を向上させる。
【解決手段】 半導体基板１上にパターン化されたマスク層１１を形成する工程と、マスク層１１をマスクとし、半導体基板１の表面に対する垂線に対して所定の角度をもって入射する不純物イオン１２を半導体基板１に注入してＣＭＯＳ回路を構成するウエル２を形成する工程とを含み、不純物イオン注入は、半導体基板１に対して異なる方向から複数回行われる。これにより、レジストなどのマスク層１１による注入イオン１２の入射阻害に基づくシャドーイングを抑制することができ、ウエル端部に生じる不純物濃度不足による高抵抗層の発生をなくし、ラッチアップ耐性を改善することができる。また、その構成から明らかなように新たな工程を追加しないので製造コストを上昇させることがない。 （もっと読む）

【課題】 狭い活性領域にコンタクト部を配設する工程を、容易に行うことができる半導体装置および半導体装置等を提供する。
【解決手段】 本発明に係る半導体装置は、ＳＯＩ基板１０、活性領域３ａ、第一の絶縁膜（完全分離絶縁膜）３ｂ、第二の絶縁膜（部分分離絶縁膜）３ｃ、およびコンタクト部４を備えている。ここで、活性領域３ａは、ＳＯＩ層３の表面内に形成されている。また、第一の絶縁膜３ｂは、活性領域３ａの一方の側面に形成されており、かつ、ＳＯＩ層３の表面から埋め込み絶縁膜２にかけて形成されている。また、第二の絶縁膜３ｃは、活性領域３ａの他方の側面において形成されており、かつ、ＳＯＩ層３の表面から、埋め込み絶縁膜２に至らない所定の深さにかけて形成されている。また、コンタクト部４は、平面視において、活性領域３ａの中心より第一の絶縁膜３ｂが存する側に配設されている。 （もっと読む）