【課題】ＳＲＡＭの蓄積ノード間容量と、アナログ容量を有する素子とを単一の基板上に形成した半導体集積回路装置の性能の向上を図る。
【解決手段】メモリセル形成領域（ＳＲＡＭ）の一対のｎチャネル型ＭＩＳＦＥＴ上の酸化シリコン膜２１中にプラグＰ１を形成し、酸化シリコン膜２１およびプラグＰ１の上部に、一対のｎチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極とドレインとを接続する局所配線ＬＩｃ（Ｍ０ｃ）を形成した後、さらに、この上部に、容量絶縁膜２３および上部電極２４を形成し、また、アナログ容量形成領域（Ａｎａｌｏｇ Ｃａｐａｃｉｔｏｒ）の酸化シリコン膜２１およびこの膜中のプラグＰ１上に、メモリセル形成領域に形成される前記局所配線、容量絶縁膜および上部電極と同一工程で、局所配線ＬＩｃ（Ｍ０ｃ）、容量絶縁膜２３および上部電極２４を形成する。 （もっと読む）

【課題】 トリプルウェル構造を持つ半導体装置においてＰウェル抵抗の増加を抑えながら、Ｎウェル抵抗を減少させてラッチアップ耐圧を向上させる。
【解決手段】 Ｐ型半導体基板１００の表面からその内部に亘って複数のＮウェル領域１０１と複数のＰウェル領域１０２とが基板主面方向に交互に並ぶように形成されている。Ｐ型半導体基板１００におけるＮウェル領域１０１及びＰウェル領域１０２の下側にＤｅｅｐ−Ｎウェル領域１０３が形成されている。Ｄｅｅｐ−Ｎウェル領域１０３によってＮウェル領域１０１同士が電気的に接続されている。Ｐウェル領域１０２の少なくとも一部分は、Ｐ型半導体基板１００におけるＤｅｅｐ−Ｎウェル領域１０３が形成されていない領域と接続している。 （もっと読む）

【課題】機能が異なる領域ごとに、トランジスタのゲート電極の閾値をまとめて調整できる半導体装置を提供する。
【解決手段】半導体装置は、Ｐ型Ｓｉ基板１０９と、Ｐ型Ｓｉ基板１０９の素子形成面側に設けられているＰ型環状ウェル１８１と、Ｐ型環状ウェル１８１の内側に設けられているＮ型環状ウェル１８３とを備える。また、Ｎ型環状ウェル１８３の内側には、ＳＲＡＭ−Ｐ型ウェル１８５およびＳＲＡＭ−Ｎ型ウェル１８９が設けられている。ＳＲＡＭ−Ｐ型ウェル１８５およびＳＲＡＭ−Ｎ型ウェル１８９よりも底面側には、ディープＮ型ウェル１３３が設けられている。Ｐ型環状ウェル１８１外側には、Ｐ型ウェル１０３が複数設けられており、Ｐ型ウェル１０３の各々の外部の側面を囲むようにＮ型ウェル１０１が設けられている。 （もっと読む）

【課題】 信頼性が高く、プロセスルールの微細化に適した半導体記憶装置を提供すること。
【解決手段】
複数のメモリセル１０によって構成され、第１の方向ＤＲ１に沿って形成された複数のビット線ＢＬ１、ＢＬ２と、方向ＤＲ１に垂直な第２の方向ＤＲ２に沿って形成された複数のワード線ＭＷＬと、を有するメモリセルアレイ１００を含む半導体記憶装置であって、メモリセルアレイ１００は、メモリセル１０のウェルの電位を設定するための複数のウェル電位設定セル２０を含み、各ウェル電位設定セル２０の拡散領域ＤＦ３、ＤＦ４、ＤＦ７、ＤＦ８は、各メモリセル１０の拡散領域ＤＦ１、ＤＦ２、ＤＦ５、ＤＦ６と同一形状であり、各ウェル電位設定セル２０のゲート電極用配線ＧＰ３、ＧＰ４、ＳＷＰＬ２は、各メモリセル１０のゲート電極用配線ＧＰ１、ＧＰ２、ＳＷＰＬ１と同一形状である。 （もっと読む）

【課題】 少なくとも一方向の寸法が同一で、且つ１層目配線までのトランジスタ形成を固定化した複数の基本セルをベースにし、この複数の基本セルを第１のビア以降を修正することにより、半導体集積回路の異なる動作要求又は回路要求に対して対応する。
【解決手段】 ＳＲＡＭセル部１は、２つのＰｃｈ ＭＯＳトランジスタ及び２つのＮｃｈ ＭＯＳトランジスタを有する基本セルＡ１と、２つのＰｃｈ ＭＯＳトランジスタ及び２つのＮｃｈ ＭＯＳトランジスタを有し、基本セルＡ１とはセルの原点の配置のみ異なる基本セルＡ２と、基本セルＡ１と基本セルＡ２の間に設けられ、４つのＮｃｈ ＭＯＳトランジスタを有し、Ｘ方向の寸法が基本セルＡ１と同一な基本セルＢとから構成され、第１のビア１５、２層目配線１６、第２のビア１７、３層目配線１８を用いてトランジスタ間の接続と回路の接続を行っている。 （もっと読む）

【課題】 信頼性が高く、プロセスルールの微細化に適した半導体記憶装置及び製造方法を提供すること。
【解決手段】 メモリセル１０は、インバータ回路ＩＮＶ１と、その入力ノードＩＮ２がインバータ回路ＩＮＶ１の出力ノードＯＵＴ１に接続され、その出力ノードＯＵＴ２がインバータ回路ＩＮＶ１の入力ノードＩＮ１に接続されるインバータ回路ＩＮＶ２と、を含み、各トランジスタＬＴ１、ＬＴ２は、第２導電型のウェル領域Ｗ２と第２導電型のウェル領域Ｗ３の間に設けられた第１導電型のウェル領域Ｗ１上に形成され、トランジスタＴＴ１、ＴＴ２のゲート電極を形成するサブワード線ＳＷＰＬが方向ＤＲ２に沿って直線状に延在形成され、境界線ＢＤＲ１と、境界線ＢＤＲ２とが方向ＤＲ１に沿って直線状になるように、ウェル領域Ｗ１、Ｗ２、Ｗ３が形成されている。 （もっと読む）

【課題】ソフトエラーの発生を検知することが可能な半導体集積回路装置を提供すること
【解決手段】正規のデータを蓄積する第１メモリ回路１と、正規のデータの値が変化しているか否かを判定する判定情報を蓄積する第２メモリ回路３と、正規のデータの値が変化しているか否かを、判定情報に基づいて判定する判定回路５とを具備する。そして、第２メモリ回路３のデータ蓄積ノードの容量を、第１メモリ回路１のデータ蓄積ノードの容量よりも大きくする。 （もっと読む）

【課題】一対の第１ビットラインとビットラインプリチャージ／選択回路に電気的に接続される第１カラムメモリセルを有する集積回路メモリ装置を開示する。
【解決手段】ビットラインプリチャージ／選択回路は、薄膜トランジスタからなる少なくとも一つの積層構造を有する。このような薄膜トランジスタは第１ＰＭＯＳプルアップ薄膜トランジスタ及び第１ＮＭＯＳパス薄膜トランジスタを有する。また、薄膜トランジスタは、一対の第１ビットラインの一つのラインに電気的に接続される。１カラムメモリセルは薄膜トランジスタＳＲＡＭセルを含む。 （もっと読む）

【課題】 ＯＮ状態／ＯＦＦ状態に加えて、ＯＦＦ状態よりも大きくＯＮ状態よりも小さい電流がソース／ドレイン領域間に流れるリークモードを有する半導体装置およびその製造方法を提供する。
【解決手段】 トランジスタ１は、第１と第２ゲート電極Ｇ１，Ｇ２を備える。第１と第２ゲート電極は、同一のソース／ドレイン領域を共有し、第１と第２トランジスタが形成される。第１と第２ゲート電極Ｇ１，Ｇ２にはそれぞれ独立して電圧が印加される。トランジスタ１は、少なくとも第１トランジスタがＯＮ状態である第１の状態（ＯＮ状態）と、第１と第２トランジスタＧ１，Ｇ２がＯＦＦ状態である第２の状態（ＯＦＦ状態）と、第１トランジスタがＯＦＦ状態であり第２トランジスタがＯＮ状態である第３の状態（リークモード）とを実現する。 （もっと読む）

【課題】 半導体基板の主表面に対して平行な方向における面積を小さくすることができる薄膜トランジスタを有するラッチ回路を備えた半導体装置を提供する。
【解決手段】 １つのメモリセル領域１００を横切る同一層に形成されたビット線１５および他のビット線とは別の層にグラウンド配線層１６が形成されている。このグラウンド配線層１６は、メモリセル領域１００内のほぼ全ての領域にわたって形成されている。また、メモリセル領域１００内においてプラグ１８および１９がグラウンド配線層１６を上下に貫通しているが、絶縁膜１８ａおよび絶縁膜１９ａによってグラウンド配線層１６とプラグ１８および１９のそれぞれとが絶縁されている。 （もっと読む）