１つの入力と１つの出力を有する第１インバータと、１つの入力と１つの出力を有する第２インバータとを備える集積回路における放射線耐性のあるＳＲＡＭ装置。第１抵抗は、第１インバータの出力と第２インバータの入力との間に接続される。第２抵抗は、第２インバータの出力と第１インバータの入力との間に接続される。第１書き込みトランジスタは、第１インバータの出力と接続され、書き込み制御信号の第１セットのソースと接続されるゲートを有する。第２書き込みトランジスタは、第２インバータの出力と接続され、書き込み制御信号の第２セットのソースと接続されるゲートを有する。最後にパストランジスタは第１及び第２インバータのいずれか１つの出力と接続されるゲートを有する。
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【課題】 ノード・キャパシタンスを増加した半導体メモリ・デバイスを提供することにある。
【解決手段】 集積回路半導体メモリ・デバイス（１００）は、ゲートから基板へのキャパシタンスを増加し、それにより、ソフト・エラー率を低減するために、ストレージ・トランジスタのゲートの下に基板（１１２）の一部分（１３０）には存在しないＢＯＸ層として特徴付けられた第１の誘電体層（１１６）を有する。第１の誘電体層とは異なる特性を有する第２の誘電体層（１３２）は、基板のその部分（１３０）を少なくとも部分的に覆う。このデバイスは、フィン（１２２）と、ゲートとフィンとの間のゲート誘電体層（１２４、１２６）とを含むＦｉｎＦＥＴデバイスにすることができ、第２の誘電体層はゲート誘電体層より漏れが少ない。 （もっと読む）

半導体メモリのセルフタイミング回路（６１）において、第１の状態に設定されたセルフタイミング用ダミーメモリセル（ＳＤＭＣ１１、１２）及び第１の状態と反対の第２の状態に設定された負荷用ダミーメモリセル（ＬＤＭＣ１１、１２）を有するダミービット線（ＸＤＢＬ１）と、第３の状態に設定されたセルフタイミング用ダミーメモリセル（ＳＤＭＣ２１、２２）及び前記第３の状態と同一の第４の状態に設定された負荷用ダミーメモリセル（ＬＤＭＣ２１、２２）を有するダミービット線（ＸＤＢＬ２）と、ダミービット線（ＸＤＢＬ１、ＸＤＢＬ２）の電位の変化速度の差に対応する期間だけ遅延させて、セルフタイミング信号（ＳＬＦ）を出力するタイミング制御回路（６２）とを備える。 （もっと読む）

本発明に係るＣＭＯＳスタティックＲＡＭセルは、２つのアクセスデバイスであり、各々のアクセスデバイスが単一のフィンを有する３ゲートトランジスタから成るところの２つのアクセスデバイス；２つのプルアップデバイスであり、各々のプルアップデバイスが単一のフィンを有する３ゲートトランジスタから成るところの２つのプルアップデバイス；及び２つのプルダウンデバイスであり、各々のプルダウンデバイスが複数のフィンを有する３ゲートトランジスタから成るところの２つのプルダウンデバイスを有する。さらに、２つのフィンを有する３ゲートトランジスタを備えたＣＭＯＳスタティックＲＡＭセルの製造方法が提供される。
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垂直方向の半導体装置は、電気装置そして／または相互接続を含む分離して作られた基板に付加される。多くの垂直方向の半導体装置は物理的に互いに分離され、そして同一半導体本体又は半導体基板内には配置されない。多くの垂直方向の半導体装置は取り付けられた後に個別のドープされたスタック構造を生成するため、エッチングされた数個のドーピングされた半導体領域を含む薄い層として分離して作られた基板へ付加される。あるいは多くの垂直方向の半導体装置が分離して作られた基板に取り付けるのに先立ち製作される。ドープされたスタック構造は、ダイオードキャパシタ、ｎ‐ＭＯＳＦＥＴ、ｐ‐ＭＯＳＦＥＴ、バイポーラトランジスタ、及び浮遊ゲートトランジスタのベースを形成する。強誘電体メモリー装置、強磁性体メモリー装置、カルコゲニド位相変更装置が分離して作られた基板と連結して使用するために、堆積可能なアッド‐オン層に形成される。堆積可能なアッド‐オン層は相互接続ラインを含む。

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デバイスの漏れ電流の低減及び／又は速度の増大のためのＳＲＡＭ回路構造に関する。
様々な形式のＳＲＡＭデバイスがシングルポート及びデュアルポートＲＡＭデバイスのような技術を用いて製造されうる。一例として、ＳＲＡＭ構造は、別個の書き込み及び読み込みラインを使用し、回路を異なる閾値レベルを有することで利点を有しうる部分に分け、第一の端子及びソーストランジスタに接続された仮想ノードへの接続のための読み込み経路トランジスタを分けることを実現することができる。構造は、ＮＭＯＳ又はＰＭＯＳの組合せ又はＮＭＯＳのみでトランジスタを形成するのに特に良く適する。メモリ配列は、本発明により、基準読み込み経路及び検知ブロックが共有又は専用であると共に、多様な分割又は統合を成された配置で編成されても良い。
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スケーラビリティを高める効率的なレイアウトアスペクト比および極めて小さいレイアウトフットプリントサイズを有するターナリＣＡＭセルが提供される。また、セルは、ビット線、データ線、マッチ線に対する高い歩留りの相互接続を容易にする高度の対称性も有している。１６ＴターナリＣＡＭセルは、セルの第１の側に隣接して延びる第１および第２の対のアクセストランジスタと、セルの第２の側に隣接して延びる第１および第２の対の交差結合インバータとを有している。また、４Ｔ比較回路の第１及び第２の半分部位も設けられている。４Ｔ比較回路の第１の半分部位は、第１の対のアクセストランジスタと第１の対の交差結合インバータとの間で延びるように位置されている。同様に、４Ｔ比較回路の第２の半分部位は、第２の対のアクセストランジスタと第２の対の交差結合インバータとの間で延びるように位置されている。

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【課題】 従来の単一のＦｉｎＦＥＴのスペースに２またはそれ以上のＦｉｎＦＥＴを形成すること。
【解決手段】 相補的フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を用いる集積回路構造体のための方法および構造体を開示する。本発明は、第１フィン（１００）を含む第１型ＦｉｎＦＥＴと、第１フィン（１００）に並列に延在する第２フィン（１０２）を含む第２型ＦｉｎＦＥＴを含む。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのソース／ドレイン領域（１３０）の間に配置される絶縁体フィンを含む。第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴとの間隔が１個のフィンの幅とほぼ等しくなるように、絶縁体フィンは、第１フィン（１００）および第２フィン（１０２）とほぼ同じ寸法の幅にされる。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのチャネル領域を覆うように形成された共通ゲート（１０６）を含む。ゲート（１０６）は、第１型ＦｉｎＦＥＴに隣接する第１不純物ドーピング領域と、第２型ＦｉｎＦＥＴに隣接する第２不純物ドーピング領域とを含む。第１不純物ドーピング領域と第２不純物ドーピング領域の差異が、ゲートに、第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴとの差異に関係した異なる仕事関数を与える。第１フィン（１００）および第２フィン（１０２）はほぼ同じ幅である。 （もっと読む）

【課題】 より優れたソフトエラー耐性を有するＳＯＩ基板を用いた高信頼性のＣＭＯＳ・ＳＲＡＭセルを備える半導体装置及びその製造方法を提供することを目的とする。
【解決手段】 ＳＯＩ基板の表面半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極の両側の表面半導体層に形成された第１導電型ソース／ドレイン領域とから構成される半導体装置であって、前記第１導電型ソース／ドレイン領域の双方又は一方に接して第２導電型引出拡散層が形成され、少なくとも前記第１導電型ソース／ドレイン領域上から第２導電型引出拡散層上にわたってシリサイド層が形成されており、シリサイド層に接地電位が与えられてなる半導体装置。 （もっと読む）

【課題】 第１層の配線上に層間絶縁膜を介して第２層の配線を形成する際、層間絶縁膜に平坦化膜を用いることなく、欠陥のない第２層の配線を形成する、多層配線構造の形成方法を提供する。
【解決手段】 本方法は、半導体基板上に多層配線構造を形成するにあたり、基板面に沿って配線中間に配線を物理的に断絶してなる間隙部６０を有する第１層の配線６上に層間絶縁膜を介して第２層の配線層を堆積し、パターニングして第２層の配線を形成する際、層間絶縁膜として、下層が酸化膜とは異なる絶縁膜、例えばＳｉ₃ Ｎ₄ 膜８、上層が酸化膜９からなる２層の積層膜を基板上に成膜する工程と、上層の酸化膜にライトエッチングを施して、第１層の配線間の間隙部に形成された層間絶縁膜のスリット状凹部を拡開するライトエッチング工程とを有する。 （もっと読む）