増大されたセル比を有する６トランジスタＦＩＮＦＥＴ型ＣＭＯＳスタティックＲＡＭセル
本発明に係るＣＭＯＳスタティックＲＡＭセルは、２つのアクセスデバイスであり、各々のアクセスデバイスが単一のフィンを有する３ゲートトランジスタから成るところの２つのアクセスデバイス；２つのプルアップデバイスであり、各々のプルアップデバイスが単一のフィンを有する３ゲートトランジスタから成るところの２つのプルアップデバイス；及び２つのプルダウンデバイスであり、各々のプルダウンデバイスが複数のフィンを有する３ゲートトランジスタから成るところの２つのプルダウンデバイスを有する。さらに、２つのフィンを有する３ゲートトランジスタを備えたＣＭＯＳスタティックＲＡＭセルの製造方法が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計及び製造の分野に関し、より具体的には、３ゲート（tri-gate）の完全空乏化基板トランジスタを用いた６トランジスタＣＭＯＳスタティックＲＡＭセル、及びその製造方法に関する。
【背景技術】
【０００２】
シリコン技術のスケーリングがある世代から次の世代へと続くにつれて、最小形状サイズのバルクプレーナ（平面型）トランジスタにおける本質的な閾電圧（Vt）ばらつきの影響により、CMOSスタティックRAM（CMOS SRAM）セルの静的ノイズマージン（static noise margin；ＳＮＭ）が低下している。ますます微細化されるトランジスタ形状によって引き起こされるこのＳＮＭの低下は望ましいものではない。Vccがさらに低い電圧にスケーリングされると、ＳＮＭはさらに低下することになる。
【０００３】
平面型トランジスタにおける閾電圧（Vt）ばらつきは、主として、トランジスタの空乏層内のドーパント原子の個数及び／又は位置の統計変動から生じる。Vtばらつきは、電源電圧、トランジスタサイズ、ひいては６トランジスタ（6T）CMOS SRAMセルサイズのスケーリングの障害となっている。これは、ダイサイズ及びコスト制約のために、6T SRAMが中心となっている従来の高性能CMOS ASIC及び超小型演算装置におけるトランジスタ総数を制限する。
【０００４】
これまでのところ、SRAMセルトランジスタのVt不安定性により生じるＳＮＭ低下の問題は、回路及び／又はレイアウトの観点から次の２つの何れかによって解決されてきた。１つは、（ａ）セルの動作に必要な最小電源電圧（Vccmin）を高くし、且つ、トランジスタの最小形状サイズを維持することであり、もう１つは、（ｂ）セルトランジスタのチャネルの長さ及び幅を大きくし、最小セルサイズの犠牲の下で最小動作電圧をより低くすることである。デバイスの観点からは、平面型デバイスにおいては、箱形ウェル、又は極めて急勾配な後退ウェルによって、ランダムなドーパントばらつきにより生じるVt不整合が最小化され得る。しかし、さらなる製造プロセスの複雑さという犠牲を伴う。
【０００５】
図１は、平面型トランジスタを用いた6T CMOS SRAMセルの回路図を例示している。SRAMセルは２つのＮ型アクセスデバイス102、２つのＮ型プルダウンデバイス104、及び２つのＰ型プルアップデバイス106で構成されている。
【０００６】
図２は、平面型トランジスタを用いた6T CMOS SRAMセルのレイアウトを例示している。各アクセスデバイスのゲートは領域202に位置する。各プルダウンデバイスのゲートは領域204に位置する。各プルアップデバイスのゲートは領域206に位置する。ゲート領域はＰ型拡散212又はＮ型拡散210の領域上のポリシリコン214の領域で示されている。金属層218は電源（Vcc）及びグラウンド（Vss）を供給する。金属層218はまた、セル内の或る平面型トランジスタのゲート／ソース／ドレインを、同一セル内の他のトランジスタのゲート／ソース／ドレインに接続してもよいし、或るセルを他のセルと相互接続してもよい。コンタクト216は金属層への接続が為されている領域を指し示している。所定のVccに対して、最大のＳＮＭ値を実現するため、各アクセストランジスタの幅及び各プルダウントランジスタの幅をサイズ変更することにより、セル比が調整される。
【０００７】
図３のグラフ300は、電源電圧のスケーリングが平面型トランジスタを用いた典型的な6T CMOS SRAMセルに及ぼす影響を例示している。ノイズマージン値は名目上の閾電圧、Vcc及びデバイスサイズを仮定している。破線310はＳＮＭの最小所望値240mVを指し示している。このグラフは、Vccが2Vから1V未満までスケールダウンされるにつれて、所望のＳＮＭ値を維持するためにセル比を大きくしなければならないことを示している。セル比1.5の場合（302）には、240mVのＳＮＭを維持しながら達成され得る最小電圧は2.0Vを僅かに下回る。セル比2.0の場合（304）には、240mVのＳＮＭを維持しながら達成され得る最小電圧は1.5V未満である。セル比が3.5まで大きくされると（306）、最小電圧は1.0V未満まで低減され得る。しかしながら、セル比の増大は、セルサイズの増大の形で、面積的に不利となる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、6T CMOS SRAMセルの安定性を改善する方法及び装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、非平面型３ゲートトランジスタを用いた6T CMOS SRAMセル、及びその製造方法に関する。以下の記載では、本発明の完全な理解のため、多くの具体的詳細事項が説明される。その他の事項では、周知の半導体プロセス及び製造技術については、本発明を不必要に不明瞭としないためにとりわけ詳細には説明しないこととする。
【００１０】
本発明は、6T CMOS SRAMセルの安定性を向上し、それにより、より低い電源電圧動作及びセルレイアウトサイズの縮小を可能とするために、非平面型３ゲートトランジスタのより高い駆動電流性能を利用するものである。複数フィン構成の３ゲートトランジスタは、平面型トランジスタより、多くの駆動電流を所定のレイアウト幅に供給することができる。
【００１１】
図４は、典型的な単一フィン３ゲートトランジスタ400を示している。単一フィン３ゲートトランジスタは単一の半導体ボディ410を有する３ゲートトランジスタである。以下の記載では、半導体ボディは“半導体フィン”とも参照することとする。半導体ボディは絶縁基板402上に形成されている。絶縁基板はシリコン又はその他の半導体基板上の埋込酸化物又はその他の絶縁層406を有する。ゲート誘電体416は半導体フィン410の頂部及び側面に形成されている。ゲート電極420はゲート誘電体の頂部及び側壁に形成されている。ゲート電極はゲート長GLを有する。ソース領域S及びドレイン領域Dは、ゲート電極の何れかの側の半導体フィンに形成されている。
【００１２】
半導体フィンは頂部表面412、及び側面に沿って対向する側壁414を有する。半導体フィンは高さ、すなわち厚さTsi、及び幅Wsiを有する。単一フィン３ゲートトランジスタのゲート幅は半導体ボディに形成された３つのゲート各々のゲート幅の和、すなわち、Tsi+Wsi+Tsiに等しい。
【００１３】
図５は、本発明の一実施形態に従った、典型的な二重フィン３ゲートトランジスタ500を示している。二重フィン３ゲートトランジスタは絶縁基板402上に２つの半導体ボディ、すなわちフィン410を有する３ゲートトランジスタである。２つのフィンは各々、その頂部、及び側面に沿って対向する側壁に形成されたゲート誘電体を有し、ゲート誘電体の上方及び周りに形成された単一のゲート電極を共有している。各々の半導体フィンは頂部表面412、及び側面に沿って対向する側壁414を有する。２つの半導体フィンは間隔Dsだけ離されている。通常のリソグラフィ技術を用いたパターン形成により、Dsの最小値として約240nmが可能である。二重フィン３ゲートトランジスタのゲート幅は２つの半導体ボディの各々のゲート幅の和、すなわち、[2(Tsi1)+(Wsi1)]+[2(Tsi2)+(Wsi2)]に等しい。各々の半導体ボディが実質的に同等の寸法を有するように半導体ボディが形成される場合、二重フィン３ゲートトランジスタのゲート幅は、単一フィン３ゲートトランジスタのゲート幅の実質的に２倍になる。３ゲートトランジスタのゲート幅は、さらなるフィンを３ゲートトランジスタに追加することによって、さらに増大され得る。平面型トランジスタと同一サイズの３ゲートトランジスタは、より大きなゲート幅を有するので、複数フィン構成の３ゲートトランジスタは平面型トランジスタより多くの駆動電流を所定のレイアウト幅に供給することができる。
【００１４】
図６は、本発明の一実施形態に従った３ゲートトランジスタを用いた6T CMOS SRAMセルの回路図を例示している。SRAMセルは２つのＮ型アクセスデバイス602、２つのＮ型プルダウンデバイス604、及び２つのＰ型プルアップデバイス606で構成されている。Ｎ型アクセスデバイス602の各々は単一フィン３ゲートトランジスタである。Ｐ型プルアップデバイス606の各々は単一フィン３ゲートトランジスタである。Ｎ型プルダウンデバイス604の各々は二重フィン３ゲートトランジスタである。プルダウンデバイスとして二重フィン３ゲートトランジスタを用いることにより、回路設計者は高セル比のSRAMセルを実現することが可能になる。二重フィン３ゲートトランジスタは、単一フィン３ゲートトランジスタより多くの電流を供給し、故に、セルレイアウトサイズを増大させることなくセル比を増大させることになる。
【００１５】
SRAMセルのセル比は、Ｎ型プルダウントランジスタの相互コンダクタンス係数の、Ｎ型アクセストランジスタの相互コンダクタンス係数に対する比として定義される。トランジスタの相互コンダクタンス係数は、ゲート幅のゲート長に対する比、移動度、及びゲート静電容量の積に等しい。アクセス及びプルダウントランジスタにわたって移動度及びゲート静電容量が一定の場合は、相互コンダクタンス係数はトランジスタのゲート幅対ゲート長の比になる。二重フィン３ゲートトランジスタの相互コンダクタンス係数は平面型トランジスタのそれより大きくなる。なぜならば、同一レイアウト面積での、二重フィン３ゲートトランジスタのゲート幅は平面型トランジスタのそれより大きいからである。さらに、二重フィン３ゲートトランジスタの相互コンダクタンス係数は単一フィン３ゲートトランジスタのそれより大きくなる。なぜならば、二重フィンデバイスのゲート幅対ゲート長の比は単一フィンデバイスのそれより大きいからである。プルダウンデバイスとして二重フィン３ゲートトランジスタを用いることは、プルダウンデバイスの相互コンダクタンス係数を大きくし、故に、SRAMセルのセル比を増大させることになる。上述のように、セル比を大きくすることにより、より大きい、そしてこのように、より望ましい静的ノイズマージン（ＳＮＭ）レベルが実現される。SRAMセル設計に非平面型３ゲートトランジスタを使用することは、物理的なセルレイアウトサイズを増大させることなくセル比を増大させることを可能にする。表１は、平面型トランジスタを用いた場合と３ゲートトランジスタを用いた場合のSRAMセルのセル比を比較したものである。但し、何れのSRAMセルも同一レイアウト面積を有するとした。
【００１６】
【表１】
【００１７】
図７は、本発明の一実施形態に従った３ゲートトランジスタを用いた6T CMOS SRAMセルのレイアウトを例示している。各アクセスデバイスのゲートは領域702に位置する。各プルダウンデバイスのゲートは領域704に位置する。プルダウンデバイスの各々は二重フィンデバイスであり、何れのフィンも、犠牲ブロック709の何れかの側にある領域708で示されている。犠牲ブロック709はフィンを互いに近接させて形成するために用いられる。犠牲ブロック709の使用により、フィンを互いに対して100nm未満の間隔で設けることが可能になる。このような間隔は従来のリソグラフィを用いては不可能であった。各プルアップデバイスのゲートは領域706に位置する。ゲート領域はＰ型拡散712又はＮ型拡散710の領域上のポリシリコン714の領域で示されている。金属層718は電源（Vcc）及びグラウンド（Vss）を供給する。金属層718はまた、セル内の或るトランジスタのゲート／ソース／ドレインを、同一セル内の他のトランジスタのゲート／ソース／ドレインに接続してもよいし、或るSRAMセルを他のセルと接続してもよい。コンタクト716は金属層への接続が為されている領域を指し示している。所定のVccに対して、各アクセストランジスタの幅及び各プルダウントランジスタの幅をサイズ変更することにより、最大のＳＮＭ値を実現するようにセル比が調整される。上述のように、プルダウンデバイスとしてＮ型二重フィン３ゲートデバイスを、そして、アクセスデバイスとしてＮ型単一フィン３ゲートデバイスを用いることにより、平面型SRAMセルと同一レイアウト面積で、より大きいセル比を有する３ゲートSRAMセルを設計することができる。
【００１８】
図８は、本発明の一実施形態に従った二重フィン３ゲートトランジスタのゲート幅を、同一レイアウト面積の平面型トランジスタのゲート幅と比較したものである。断面800は絶縁基板808上に形成された二重フィン３ゲートトランジスタを示している。３ゲートトランジスタのフィンは半導体ボディ802によって形成されている。フィンは間隔Dsだけ離されている。間隔Dsは上述の犠牲ブロックの幅によって決定されるが、リソグラフィでパターン形成可能な最小形状サイズで定められてもよい。誘電体804が、ゲート領域において、３ゲートトランジスタの各フィンを覆っている。ゲート電極806が各半導体フィン及びゲート誘電体層の上方及び周りに形成されている。３つのゲート、G1、G2及びG3が二重フィン３ゲートトランジスタの各フィンに形成されている。形成された各ゲートはゲート幅を有する。G1のゲート幅はZ1、すなわちフィンの高さに等しい。G2のゲート幅はZ2、すなわちフィンの幅に等しい。G3のゲート幅はZ3、すなわちフィンの高さに等しい。各フィンの全ゲート幅はZ1+Z2+Z3である。二重フィン３ゲートトランジスタでは、全ゲート幅は2(Z1+Z2+Z3)であり、N個のフィンを有する３ゲートトランジスタはN(Z1+Z2+Z3)の全ゲート幅を有する。本発明の一実施形態では、Z1=60nm、Z2=60nm、Z3=60nm、及び、Ds=60nmとする。この実施形態に従った３ゲートトランジスタのゲート幅は2(60nm+60nm+60nm)、すなわち360nmである。用いられた全レイアウト幅はZ3+Ds+Z3、すなわち(60nm+60nm+60nm)=180nmである。
【００１９】
断面820は半導体基板828上に形成された平面型トランジスタを示している。平面型トランジスタのゲート幅はトランジスタのゲート822の幅、すなわちZpに等しい。180nmのレイアウト幅では、平面型トランジスタ820のゲート幅は180nmである。３ゲートトランジスタのゲート幅は、同一レイアウト面積の平面型トランジスタのそれの２倍であるため、本発明の一実施形態に従った単一及び二重フィン３ゲートトランジスタを用いたセル設計により、6T CMOS SRAMセルのセル比を増大させることが可能である。
【００２０】
図９は、同一レイアウト面積とした場合の、平面型ＳＲＡＭセル920及び３ゲートＳＲＡＭセル910の静的ノイズマージン（ＳＮＭ）を、電源電圧Vccの関数として例示している。３ゲートSRAMセル設計により、240mVというＳＮＭの下限（930）を超えずに、より低くまでのVccスケーリングが可能になる。本発明の一実施形態に従った３ゲートトランジスタを用いてSRAMセルが設計される場合、セル比がより大きくなるため、電源電圧は、240mVを下回るまでＳＮＭを減少させることなく、より低くスケーリング可能である。平面型トランジスタを用いて設計されたSRAMセルは、2.0Vを僅かに下回る電源電圧であれば、ＳＮＭを240mV未満まで低下させずに動作させることができる。一方、本発明の一実施形態に従った二重及び単一フィン３ゲートトランジスタを用いて設計されたSRAMセルは、同一サイズでありながら、遙かに低い電源電圧で動作させてもＳＮＭ限界に到達しない。ＳＮＭを240mV未満まで低下させることなく、電源電圧は1.25Vまで低くされ得る。
【００２１】
図１０は、本発明に従ったプロセスフロー1000であり、レイアウト幅が狭幅化された複数フィン３ゲートトランジスタを形成する概略方法を示している。フロー1000の各ブロックは例示されたものであり、より詳しくは図１１Ａ乃至１１Ｊと併せて後述される。
【００２２】
シリコン又は半導体の膜が、ブロック1002に記載されるように、絶縁基板に形成される。絶縁基板は、下側の単結晶シリコン基板、及び上側の絶縁層、例えば二酸化シリコン膜又は窒化シリコン膜、を有する。絶縁層は時折“埋込酸化物”層として参照される。本発明の一実施形態では、半導体膜は60nmの厚さを有する。
【００２３】
そして、頂部表面及び側面に沿って対向する側壁を有する犠牲ブロックが、ブロック1004に記載されるように、半導体膜上に形成される。本発明の一実施形態では、先ず犠牲材料の層を形成し、その後リソグラフィを用いて犠牲材料をパターン化してブロック形成することによって、犠牲ブロックが形成される。犠牲ブロックは窒化物から成ってもよいが、窒化物に限定はされない。犠牲ブロックの幅はフィンの間隔を決定するものである。本発明の一実施形態では、犠牲ブロックの側面に沿って対向する側壁は60nm離れている。本発明の他の実施形態では、これらの側壁はリソグラフィを用いて形成され得る最小形状サイズによって定められる距離だけ離れている。犠牲ブロックの形成後、犠牲ブロック及び半導体膜の頂部並びに周りに、ブロック1006に記載されるように、絶縁層が形成される。この絶縁層は酸化物又はその他の絶縁材料を有する。この絶縁層は当該層の厚さが半導体フィンの所望の幅とほぼ等しくなるように堆積される。本発明の一実施形態では、この絶縁層の厚さは40nmと80nmとの間である。本発明の他の実施形態では、この絶縁層の厚さは60nmである。
【００２４】
そして、該絶縁層上で異方性エッチングを行うことによって、ブロック1008に記載されるように、絶縁スペーサが犠牲ブロックの何れの側面にも形成される。異方性エッチング後、絶縁スペーサが犠牲ブロックの何れの側面にも残存する。絶縁スペーサの幅は元の絶縁層の厚さに等しくなる。本発明の一実施形態では、絶縁スペーサの幅は60nmである。
【００２５】
本発明の他の実施形態では、さらなるスペーサを形成するために複数の犠牲ブロックが形成されてもよい。この方法は２より多い数のフィンを有する３ゲートトランジスタを形成するために用いられる。形成されたフィンの数は絶縁スペーサの数に等しくなる。本発明の一実施形態では、偶数のフィン（2N）が形成される。2N個のフィンを有する３ゲートトランジスタを形成するために、N個の犠牲ブロック及び2N個の絶縁スペーサが必要である。
【００２６】
絶縁スペーサの形成後、ブロック1010に示されるように、犠牲ブロックが従来からの方法によって除去される。絶縁スペーサは損なわれないまま犠牲ブロックを除去するため、例えば、選択性エッチング処理が用いられる。
【００２７】
次に、絶縁スペーサをマスクとして用いて半導体膜をエッチングすることによって、ブロック1012に示されるように、２つの半導体フィンが形成される。絶縁スペーサで表面を覆われていない領域で、半導体膜がエッチングで除去され、絶縁基板が露出される。形成された各々の半導体フィンは頂部表面及び側面に沿って対向する１対の側壁を有する。絶縁スペーサをマスクとして用いることにより、現状のリソグラフィ技術を用いて実現可能な距離より小さい距離だけフィンを離すことができる。現状のリソグラフィでは、約60nmの最小サイズを有する形状で、約240nmの形状間の最小間隔を有する形状をプリントすることができる。一方、本発明に従った方法の一実施形態を用いると、240nm未満の間隔でフィンを形成することが可能である。本発明の一実施形態では、フィンは60nm又はそれ未満の間隔だけ離される。
【００２８】
図１１Ａから図１１Ｊは、本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示している。二重フィン３ゲートトランジスタの形成は、図１１Ａに示されるように、絶縁基板1102から始める。シリコン又は半導体の膜1108が絶縁基板1102上に形成される。絶縁基板1102は下側の単結晶シリコン基板1104及び上側の絶縁層1106、例えば二酸化シリコン膜又は窒化シリコン膜、を有する。絶縁層1106は半導体膜1108を基板1104から分離しており、時折“埋込酸化物”層として参照される。半導体膜1108はシリコン又はその他の半導体から成る。その他の半導体には、ゲルマニウム（Ge）、シリコンゲルマニウム合金（SixGey）、ガリウム砒素（GaAs）、InSb、GaP、GaSb、又はカーボンナノチューブがあるが、これらには限定されない。半導体膜1108は真性すなわち非ドープのシリコン膜であってもよいし、Ｐ型若しくはＮ型の導電性にドープされてもよい。半導体膜1108は厚さTsiに形成されるが、この厚さは後に形成される３ゲートトランジスタの半導体フィンの所望の高さにほぼ等しくされる。本発明の一実施形態では、半導体膜1108は60nm又はそれ未満の厚さを有する。
【００２９】
図１１Ｂは、半導体膜1108の頂部表面への犠牲ブロックの形成を例示している。犠牲ブロックは従来からの半導体製造技術によって形成され得る。これら技術には、例えば
犠牲材料の層1109を堆積し、続いてレジスト1111でこの層をパターン化することが含まれるが、これには限定されない。レジスト1111で表面を覆われていない犠牲材料がエッチングされ、１つ以上の犠牲ブロックが所望の位置に形成される。本発明の一実施形態では、犠牲材料1109は窒化物から成る。形成される犠牲ブロックの幅Wsは、後に形成される３ゲートトランジスタの半導体フィンの間隔を定めるものである。本発明の一実施形態では、Wsは60nm又はそれ未満である。犠牲ブロックの使用により、半導体フィンを60nm又はそれ未満の間隔だけ離すことができる。この距離は、従来からのリソグラフィ技術によって実現可能な形状間隔より有意に小さいものである。
【００３０】
図１１Ｃは、犠牲ブロック1110の上方及び周り、並びに半導体膜1108の表面上への絶縁層1112の形成を例示している。本発明の一実施形態では、この絶縁層は酸化物を有する。絶縁層1112は、当該層が均一の厚さToxを有し得る手法で堆積されるこの絶縁層の厚さは、後の処理工程で半導体フィンの幅を決定するものである。本発明の一実施形態では、絶縁層60nm又はそれ未満の厚さを有する。
【００３１】
図１１Ｄは、絶縁スペーサ1114の形成を例示している。図１１Ｃの絶縁層1112上で異方性エッチングを行うことによって、絶縁スペーサが形成される。異方性エッチングは、犠牲ブロック1110の頂部表面から絶縁層が完全に除去されるが、絶縁スペーサ1114を犠牲ブロックの何れの側面にも残存させ得る手法で行われる。絶縁スペーサは幅Woxで形成されるが、この幅は図１１Ｃの絶縁層の厚さToxに等しい。本発明の一実施形態では、各々の絶縁スペーサの幅Woxは60nm又はそれ未満である。
【００３２】
図１１Ｅは、犠牲ブロックの除去後に形成されている構造を例示している。犠牲ブロックは、選択性エッチング処理等の従来からの方法によって除去され得る。絶縁スペーサはエッチング処理の影響を受けずに残るようにしながら犠牲窒化物ブロックを除去するため、例えば、ウェットエッチングが用いられる。犠牲ブロックの除去後、２つの絶縁スペーサ1114が残存するが、各スペーサはWoxに等しい幅を有する。スペーサは犠牲ブロックの幅Wsに等しい距離だけ離されている。
【００３３】
図１１Ｆは、半導体フィン1120の形成を例示している。絶縁スペーサ1114をマスクとして用いて半導体膜1108をエッチングすることによって、半導体フィンが形成される。本発明の一実施形態では、このエッチングはプラズマドライエッチング処理である。半導体膜が完全にエッチングされ、絶縁基板1102の表面が露出される。半導体フィンは幅Wsiで形成されるが、この幅はマスクとして用いられた絶縁スペーサの幅に等しい。本発明の一実施形態では、Wsiは60nm又はそれ未満である。半導体フィンは間隔Dsだけ離されるが、この間隔Dsは先に形成されていた犠牲ブロックの幅に等しい。本発明の一実施形態では、Dsは60nm又はそれ未満である。
【００３４】
半導体フィン1120の形成後、図１１Ｇに例示されるように、絶縁スペーサは従来からの技術によって除去され得る。この時点で、２つの半導体フィン1120が絶縁基板1102上に残存している。半導体フィン1120は頂部表面1121、及び側面に沿って対向する側壁1123を有する。デバイスの全レイアウト幅はWsi+Ds+Wsiである。本発明の一実施形態では、デバイスの全レイアウト幅は180nm以下である。
【００３５】
図１１Ｈは、各々の半導体フィン1120の頂部表面1121及び側壁1123へのゲート誘電体層1122の形成を例示している。３ゲートトランジスタは、半導体フィンの角部1125の幾何学形状を注意深く制御することによって、本質的にVt不安定性の影響を受けないように設計され得る。半導体フィンの角部は、デバイスの隣接するゲートG1、G2及びG3（頂部及び側面）の交点で形成される。３ゲートトランジスタの角部1125は最初にターンオンするので、デバイスの閾電圧Vtを決定することになる。Vtがドーパント注入のみによって設定される場合、ドーパントのばらつきが存在し、それが順繰りにVtばらつきを発生させる原因となる。角部の丸み付けが制御される場合は、３ゲートトランジスタは、Vtを設定するにあたって、ドーピングに依存しない。そのため、トランジスタはVtばらつきに本質的に影響されないように設計され得る。シリコンフィンの角部の丸み付けは主としてゲート誘電体の形成処理に起因する。ゲート誘電体1122はシリコンフィンの表面及び側壁に成長又は堆積される。本発明の一実施形態では、ゲート誘電体層は原子層成長法（Atomic Layer Deposition；ALD）を用いて堆積される。この方法では、原子規模での角部の丸み付けを制御することが可能である。本発明の一実施形態では、半導体フィンの各々の角部の曲率半径Rは10nm未満である。
【００３６】
次に、ゲート材料が、図１１Ｉに例示されるように、各半導体フィンの頂部表面及び側壁、並びに絶縁基板を覆うように堆積される。ゲート誘電体に接するゲート電極1124を形成するために、ゲート材料はパターン形成される。
【００３７】
ゲート電極の形成後、図１１Ｊに例示されるように、ゲート電極を挟んで向かい合うように１対のソース／ドレイン領域が各半導体フィンに形成される。本発明の一実施形態では、ソース領域及びドレイン領域は、矢印1130で示されるように、半導体ボディ内へのＮ型又はＰ型のドーパント注入によって形成される。本発明の実施形態においては、３ゲートデバイスにさらなる処理が施されてもよい。このような処理には、先端又はソース／ドレインの延在領域、ハロー領域、高濃度ドープされたソース／ドレインコンタクト領域、ソース／ドレイン領域上に堆積されたシリコン、及びゲート電極領域の形成、並びにソース／ドレイン及びゲート電極領域上へのシリサイド形成が含まれるが、これらに限定されない。
【００３８】
図１１Ｊに例示されるように、得られた二重フィン３ゲートトランジスタの各半導体フィンは、2Tsi+Wsiに等しいゲート幅を有する。二重フィン３ゲートトランジスタにとってのゲート幅は、各フィンにとってのゲート幅の和、すなわち2(2Tsi+Wsi)に等しい。デバイスは2Wsi+Dsのレイアウト幅を有する領域に製造され得る。本発明の一実施形態では、二重フィン３ゲートトランジスタのゲート幅は360nm以下であり、このデバイスは180nm以下のレイアウト幅を有する領域に形成される。
【００３９】
本発明の他の実施形態では、以上にて説明された方法が、２より多い数の半導体フィンを有する３ゲートトランジスタを形成するために用いられてもよい。
【図面の簡単な説明】
【００４０】
【図１】平面型トランジスタを用いた従来の6T CMOS SRAMセルを例示する回路図である。
【図２】平面型トランジスタを用いた従来の6T CMOS SRAMセルのレイアウトを例示する図である。
【図３】異なるセル比の6T SRAMセルに対する静的ノイズマージンを電源電圧の関数として例示するグラフである。
【図４】単一フィン３ゲートトランジスタを示す図である。
【図５】二重フィン３ゲートトランジスタを示す図である。
【図６】本発明の一実施形態に従った３ゲートトランジスタを備えた6T CMOS SRAMセルを例示する回路図である。
【図７】本発明の一実施形態に従った単一及び二重フィン３ゲートトランジスタを用いた6T CMOS SRAMセルのレイアウトを例示する図である。
【図８】本発明の一実施形態に従った二重フィン３ゲートトランジスタ、及び平面型トランジスタのゲート幅の比較図である。
【図９】同一レイアウト面積とした場合の、本発明の一実施形態に従った３ゲートSRAM、及び平面型SRAMの、電源電圧の関数としたＳＮＭの比較図である。
【図１０】本発明の一実施形態に従った二重フィン３ゲートトランジスタを形成する工程を示すフローチャートである。
【図１１Ａ】本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示する図である。
【図１１Ｂ】本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示する図である。
【図１１Ｃ】本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示する図である。
【図１１Ｄ】本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示する図である。
【図１１Ｅ】本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示する図である。
【図１１Ｆ】本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示する図である。
【図１１Ｇ】本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示する図である。
【図１１Ｈ】本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示する図である。
【図１１Ｉ】本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示する図である。
【図１１Ｊ】本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示する図である。
【技術分野】
【０００１】
本発明は、半導体集積回路の設計及び製造の分野に関し、より具体的には、３ゲート（tri-gate）の完全空乏化基板トランジスタを用いた６トランジスタＣＭＯＳスタティックＲＡＭセル、及びその製造方法に関する。
【背景技術】
【０００２】
シリコン技術のスケーリングがある世代から次の世代へと続くにつれて、最小形状サイズのバルクプレーナ（平面型）トランジスタにおける本質的な閾電圧（Vt）ばらつきの影響により、CMOSスタティックRAM（CMOS SRAM）セルの静的ノイズマージン（static noise margin；ＳＮＭ）が低下している。ますます微細化されるトランジスタ形状によって引き起こされるこのＳＮＭの低下は望ましいものではない。Vccがさらに低い電圧にスケーリングされると、ＳＮＭはさらに低下することになる。
【０００３】
平面型トランジスタにおける閾電圧（Vt）ばらつきは、主として、トランジスタの空乏層内のドーパント原子の個数及び／又は位置の統計変動から生じる。Vtばらつきは、電源電圧、トランジスタサイズ、ひいては６トランジスタ（6T）CMOS SRAMセルサイズのスケーリングの障害となっている。これは、ダイサイズ及びコスト制約のために、6T SRAMが中心となっている従来の高性能CMOS ASIC及び超小型演算装置におけるトランジスタ総数を制限する。
【０００４】
これまでのところ、SRAMセルトランジスタのVt不安定性により生じるＳＮＭ低下の問題は、回路及び／又はレイアウトの観点から次の２つの何れかによって解決されてきた。１つは、（ａ）セルの動作に必要な最小電源電圧（Vccmin）を高くし、且つ、トランジスタの最小形状サイズを維持することであり、もう１つは、（ｂ）セルトランジスタのチャネルの長さ及び幅を大きくし、最小セルサイズの犠牲の下で最小動作電圧をより低くすることである。デバイスの観点からは、平面型デバイスにおいては、箱形ウェル、又は極めて急勾配な後退ウェルによって、ランダムなドーパントばらつきにより生じるVt不整合が最小化され得る。しかし、さらなる製造プロセスの複雑さという犠牲を伴う。
【０００５】
図１は、平面型トランジスタを用いた6T CMOS SRAMセルの回路図を例示している。SRAMセルは２つのＮ型アクセスデバイス102、２つのＮ型プルダウンデバイス104、及び２つのＰ型プルアップデバイス106で構成されている。
【０００６】
図２は、平面型トランジスタを用いた6T CMOS SRAMセルのレイアウトを例示している。各アクセスデバイスのゲートは領域202に位置する。各プルダウンデバイスのゲートは領域204に位置する。各プルアップデバイスのゲートは領域206に位置する。ゲート領域はＰ型拡散212又はＮ型拡散210の領域上のポリシリコン214の領域で示されている。金属層218は電源（Vcc）及びグラウンド（Vss）を供給する。金属層218はまた、セル内の或る平面型トランジスタのゲート／ソース／ドレインを、同一セル内の他のトランジスタのゲート／ソース／ドレインに接続してもよいし、或るセルを他のセルと相互接続してもよい。コンタクト216は金属層への接続が為されている領域を指し示している。所定のVccに対して、最大のＳＮＭ値を実現するため、各アクセストランジスタの幅及び各プルダウントランジスタの幅をサイズ変更することにより、セル比が調整される。
【０００７】
図３のグラフ300は、電源電圧のスケーリングが平面型トランジスタを用いた典型的な6T CMOS SRAMセルに及ぼす影響を例示している。ノイズマージン値は名目上の閾電圧、Vcc及びデバイスサイズを仮定している。破線310はＳＮＭの最小所望値240mVを指し示している。このグラフは、Vccが2Vから1V未満までスケールダウンされるにつれて、所望のＳＮＭ値を維持するためにセル比を大きくしなければならないことを示している。セル比1.5の場合（302）には、240mVのＳＮＭを維持しながら達成され得る最小電圧は2.0Vを僅かに下回る。セル比2.0の場合（304）には、240mVのＳＮＭを維持しながら達成され得る最小電圧は1.5V未満である。セル比が3.5まで大きくされると（306）、最小電圧は1.0V未満まで低減され得る。しかしながら、セル比の増大は、セルサイズの増大の形で、面積的に不利となる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、6T CMOS SRAMセルの安定性を改善する方法及び装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、非平面型３ゲートトランジスタを用いた6T CMOS SRAMセル、及びその製造方法に関する。以下の記載では、本発明の完全な理解のため、多くの具体的詳細事項が説明される。その他の事項では、周知の半導体プロセス及び製造技術については、本発明を不必要に不明瞭としないためにとりわけ詳細には説明しないこととする。
【００１０】
本発明は、6T CMOS SRAMセルの安定性を向上し、それにより、より低い電源電圧動作及びセルレイアウトサイズの縮小を可能とするために、非平面型３ゲートトランジスタのより高い駆動電流性能を利用するものである。複数フィン構成の３ゲートトランジスタは、平面型トランジスタより、多くの駆動電流を所定のレイアウト幅に供給することができる。
【００１１】
図４は、典型的な単一フィン３ゲートトランジスタ400を示している。単一フィン３ゲートトランジスタは単一の半導体ボディ410を有する３ゲートトランジスタである。以下の記載では、半導体ボディは“半導体フィン”とも参照することとする。半導体ボディは絶縁基板402上に形成されている。絶縁基板はシリコン又はその他の半導体基板上の埋込酸化物又はその他の絶縁層406を有する。ゲート誘電体416は半導体フィン410の頂部及び側面に形成されている。ゲート電極420はゲート誘電体の頂部及び側壁に形成されている。ゲート電極はゲート長GLを有する。ソース領域S及びドレイン領域Dは、ゲート電極の何れかの側の半導体フィンに形成されている。
【００１２】
半導体フィンは頂部表面412、及び側面に沿って対向する側壁414を有する。半導体フィンは高さ、すなわち厚さTsi、及び幅Wsiを有する。単一フィン３ゲートトランジスタのゲート幅は半導体ボディに形成された３つのゲート各々のゲート幅の和、すなわち、Tsi+Wsi+Tsiに等しい。
【００１３】
図５は、本発明の一実施形態に従った、典型的な二重フィン３ゲートトランジスタ500を示している。二重フィン３ゲートトランジスタは絶縁基板402上に２つの半導体ボディ、すなわちフィン410を有する３ゲートトランジスタである。２つのフィンは各々、その頂部、及び側面に沿って対向する側壁に形成されたゲート誘電体を有し、ゲート誘電体の上方及び周りに形成された単一のゲート電極を共有している。各々の半導体フィンは頂部表面412、及び側面に沿って対向する側壁414を有する。２つの半導体フィンは間隔Dsだけ離されている。通常のリソグラフィ技術を用いたパターン形成により、Dsの最小値として約240nmが可能である。二重フィン３ゲートトランジスタのゲート幅は２つの半導体ボディの各々のゲート幅の和、すなわち、[2(Tsi1)+(Wsi1)]+[2(Tsi2)+(Wsi2)]に等しい。各々の半導体ボディが実質的に同等の寸法を有するように半導体ボディが形成される場合、二重フィン３ゲートトランジスタのゲート幅は、単一フィン３ゲートトランジスタのゲート幅の実質的に２倍になる。３ゲートトランジスタのゲート幅は、さらなるフィンを３ゲートトランジスタに追加することによって、さらに増大され得る。平面型トランジスタと同一サイズの３ゲートトランジスタは、より大きなゲート幅を有するので、複数フィン構成の３ゲートトランジスタは平面型トランジスタより多くの駆動電流を所定のレイアウト幅に供給することができる。
【００１４】
図６は、本発明の一実施形態に従った３ゲートトランジスタを用いた6T CMOS SRAMセルの回路図を例示している。SRAMセルは２つのＮ型アクセスデバイス602、２つのＮ型プルダウンデバイス604、及び２つのＰ型プルアップデバイス606で構成されている。Ｎ型アクセスデバイス602の各々は単一フィン３ゲートトランジスタである。Ｐ型プルアップデバイス606の各々は単一フィン３ゲートトランジスタである。Ｎ型プルダウンデバイス604の各々は二重フィン３ゲートトランジスタである。プルダウンデバイスとして二重フィン３ゲートトランジスタを用いることにより、回路設計者は高セル比のSRAMセルを実現することが可能になる。二重フィン３ゲートトランジスタは、単一フィン３ゲートトランジスタより多くの電流を供給し、故に、セルレイアウトサイズを増大させることなくセル比を増大させることになる。
【００１５】
SRAMセルのセル比は、Ｎ型プルダウントランジスタの相互コンダクタンス係数の、Ｎ型アクセストランジスタの相互コンダクタンス係数に対する比として定義される。トランジスタの相互コンダクタンス係数は、ゲート幅のゲート長に対する比、移動度、及びゲート静電容量の積に等しい。アクセス及びプルダウントランジスタにわたって移動度及びゲート静電容量が一定の場合は、相互コンダクタンス係数はトランジスタのゲート幅対ゲート長の比になる。二重フィン３ゲートトランジスタの相互コンダクタンス係数は平面型トランジスタのそれより大きくなる。なぜならば、同一レイアウト面積での、二重フィン３ゲートトランジスタのゲート幅は平面型トランジスタのそれより大きいからである。さらに、二重フィン３ゲートトランジスタの相互コンダクタンス係数は単一フィン３ゲートトランジスタのそれより大きくなる。なぜならば、二重フィンデバイスのゲート幅対ゲート長の比は単一フィンデバイスのそれより大きいからである。プルダウンデバイスとして二重フィン３ゲートトランジスタを用いることは、プルダウンデバイスの相互コンダクタンス係数を大きくし、故に、SRAMセルのセル比を増大させることになる。上述のように、セル比を大きくすることにより、より大きい、そしてこのように、より望ましい静的ノイズマージン（ＳＮＭ）レベルが実現される。SRAMセル設計に非平面型３ゲートトランジスタを使用することは、物理的なセルレイアウトサイズを増大させることなくセル比を増大させることを可能にする。表１は、平面型トランジスタを用いた場合と３ゲートトランジスタを用いた場合のSRAMセルのセル比を比較したものである。但し、何れのSRAMセルも同一レイアウト面積を有するとした。
【００１６】
【表１】
【００１７】
図７は、本発明の一実施形態に従った３ゲートトランジスタを用いた6T CMOS SRAMセルのレイアウトを例示している。各アクセスデバイスのゲートは領域702に位置する。各プルダウンデバイスのゲートは領域704に位置する。プルダウンデバイスの各々は二重フィンデバイスであり、何れのフィンも、犠牲ブロック709の何れかの側にある領域708で示されている。犠牲ブロック709はフィンを互いに近接させて形成するために用いられる。犠牲ブロック709の使用により、フィンを互いに対して100nm未満の間隔で設けることが可能になる。このような間隔は従来のリソグラフィを用いては不可能であった。各プルアップデバイスのゲートは領域706に位置する。ゲート領域はＰ型拡散712又はＮ型拡散710の領域上のポリシリコン714の領域で示されている。金属層718は電源（Vcc）及びグラウンド（Vss）を供給する。金属層718はまた、セル内の或るトランジスタのゲート／ソース／ドレインを、同一セル内の他のトランジスタのゲート／ソース／ドレインに接続してもよいし、或るSRAMセルを他のセルと接続してもよい。コンタクト716は金属層への接続が為されている領域を指し示している。所定のVccに対して、各アクセストランジスタの幅及び各プルダウントランジスタの幅をサイズ変更することにより、最大のＳＮＭ値を実現するようにセル比が調整される。上述のように、プルダウンデバイスとしてＮ型二重フィン３ゲートデバイスを、そして、アクセスデバイスとしてＮ型単一フィン３ゲートデバイスを用いることにより、平面型SRAMセルと同一レイアウト面積で、より大きいセル比を有する３ゲートSRAMセルを設計することができる。
【００１８】
図８は、本発明の一実施形態に従った二重フィン３ゲートトランジスタのゲート幅を、同一レイアウト面積の平面型トランジスタのゲート幅と比較したものである。断面800は絶縁基板808上に形成された二重フィン３ゲートトランジスタを示している。３ゲートトランジスタのフィンは半導体ボディ802によって形成されている。フィンは間隔Dsだけ離されている。間隔Dsは上述の犠牲ブロックの幅によって決定されるが、リソグラフィでパターン形成可能な最小形状サイズで定められてもよい。誘電体804が、ゲート領域において、３ゲートトランジスタの各フィンを覆っている。ゲート電極806が各半導体フィン及びゲート誘電体層の上方及び周りに形成されている。３つのゲート、G1、G2及びG3が二重フィン３ゲートトランジスタの各フィンに形成されている。形成された各ゲートはゲート幅を有する。G1のゲート幅はZ1、すなわちフィンの高さに等しい。G2のゲート幅はZ2、すなわちフィンの幅に等しい。G3のゲート幅はZ3、すなわちフィンの高さに等しい。各フィンの全ゲート幅はZ1+Z2+Z3である。二重フィン３ゲートトランジスタでは、全ゲート幅は2(Z1+Z2+Z3)であり、N個のフィンを有する３ゲートトランジスタはN(Z1+Z2+Z3)の全ゲート幅を有する。本発明の一実施形態では、Z1=60nm、Z2=60nm、Z3=60nm、及び、Ds=60nmとする。この実施形態に従った３ゲートトランジスタのゲート幅は2(60nm+60nm+60nm)、すなわち360nmである。用いられた全レイアウト幅はZ3+Ds+Z3、すなわち(60nm+60nm+60nm)=180nmである。
【００１９】
断面820は半導体基板828上に形成された平面型トランジスタを示している。平面型トランジスタのゲート幅はトランジスタのゲート822の幅、すなわちZpに等しい。180nmのレイアウト幅では、平面型トランジスタ820のゲート幅は180nmである。３ゲートトランジスタのゲート幅は、同一レイアウト面積の平面型トランジスタのそれの２倍であるため、本発明の一実施形態に従った単一及び二重フィン３ゲートトランジスタを用いたセル設計により、6T CMOS SRAMセルのセル比を増大させることが可能である。
【００２０】
図９は、同一レイアウト面積とした場合の、平面型ＳＲＡＭセル920及び３ゲートＳＲＡＭセル910の静的ノイズマージン（ＳＮＭ）を、電源電圧Vccの関数として例示している。３ゲートSRAMセル設計により、240mVというＳＮＭの下限（930）を超えずに、より低くまでのVccスケーリングが可能になる。本発明の一実施形態に従った３ゲートトランジスタを用いてSRAMセルが設計される場合、セル比がより大きくなるため、電源電圧は、240mVを下回るまでＳＮＭを減少させることなく、より低くスケーリング可能である。平面型トランジスタを用いて設計されたSRAMセルは、2.0Vを僅かに下回る電源電圧であれば、ＳＮＭを240mV未満まで低下させずに動作させることができる。一方、本発明の一実施形態に従った二重及び単一フィン３ゲートトランジスタを用いて設計されたSRAMセルは、同一サイズでありながら、遙かに低い電源電圧で動作させてもＳＮＭ限界に到達しない。ＳＮＭを240mV未満まで低下させることなく、電源電圧は1.25Vまで低くされ得る。
【００２１】
図１０は、本発明に従ったプロセスフロー1000であり、レイアウト幅が狭幅化された複数フィン３ゲートトランジスタを形成する概略方法を示している。フロー1000の各ブロックは例示されたものであり、より詳しくは図１１Ａ乃至１１Ｊと併せて後述される。
【００２２】
シリコン又は半導体の膜が、ブロック1002に記載されるように、絶縁基板に形成される。絶縁基板は、下側の単結晶シリコン基板、及び上側の絶縁層、例えば二酸化シリコン膜又は窒化シリコン膜、を有する。絶縁層は時折“埋込酸化物”層として参照される。本発明の一実施形態では、半導体膜は60nmの厚さを有する。
【００２３】
そして、頂部表面及び側面に沿って対向する側壁を有する犠牲ブロックが、ブロック1004に記載されるように、半導体膜上に形成される。本発明の一実施形態では、先ず犠牲材料の層を形成し、その後リソグラフィを用いて犠牲材料をパターン化してブロック形成することによって、犠牲ブロックが形成される。犠牲ブロックは窒化物から成ってもよいが、窒化物に限定はされない。犠牲ブロックの幅はフィンの間隔を決定するものである。本発明の一実施形態では、犠牲ブロックの側面に沿って対向する側壁は60nm離れている。本発明の他の実施形態では、これらの側壁はリソグラフィを用いて形成され得る最小形状サイズによって定められる距離だけ離れている。犠牲ブロックの形成後、犠牲ブロック及び半導体膜の頂部並びに周りに、ブロック1006に記載されるように、絶縁層が形成される。この絶縁層は酸化物又はその他の絶縁材料を有する。この絶縁層は当該層の厚さが半導体フィンの所望の幅とほぼ等しくなるように堆積される。本発明の一実施形態では、この絶縁層の厚さは40nmと80nmとの間である。本発明の他の実施形態では、この絶縁層の厚さは60nmである。
【００２４】
そして、該絶縁層上で異方性エッチングを行うことによって、ブロック1008に記載されるように、絶縁スペーサが犠牲ブロックの何れの側面にも形成される。異方性エッチング後、絶縁スペーサが犠牲ブロックの何れの側面にも残存する。絶縁スペーサの幅は元の絶縁層の厚さに等しくなる。本発明の一実施形態では、絶縁スペーサの幅は60nmである。
【００２５】
本発明の他の実施形態では、さらなるスペーサを形成するために複数の犠牲ブロックが形成されてもよい。この方法は２より多い数のフィンを有する３ゲートトランジスタを形成するために用いられる。形成されたフィンの数は絶縁スペーサの数に等しくなる。本発明の一実施形態では、偶数のフィン（2N）が形成される。2N個のフィンを有する３ゲートトランジスタを形成するために、N個の犠牲ブロック及び2N個の絶縁スペーサが必要である。
【００２６】
絶縁スペーサの形成後、ブロック1010に示されるように、犠牲ブロックが従来からの方法によって除去される。絶縁スペーサは損なわれないまま犠牲ブロックを除去するため、例えば、選択性エッチング処理が用いられる。
【００２７】
次に、絶縁スペーサをマスクとして用いて半導体膜をエッチングすることによって、ブロック1012に示されるように、２つの半導体フィンが形成される。絶縁スペーサで表面を覆われていない領域で、半導体膜がエッチングで除去され、絶縁基板が露出される。形成された各々の半導体フィンは頂部表面及び側面に沿って対向する１対の側壁を有する。絶縁スペーサをマスクとして用いることにより、現状のリソグラフィ技術を用いて実現可能な距離より小さい距離だけフィンを離すことができる。現状のリソグラフィでは、約60nmの最小サイズを有する形状で、約240nmの形状間の最小間隔を有する形状をプリントすることができる。一方、本発明に従った方法の一実施形態を用いると、240nm未満の間隔でフィンを形成することが可能である。本発明の一実施形態では、フィンは60nm又はそれ未満の間隔だけ離される。
【００２８】
図１１Ａから図１１Ｊは、本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示している。二重フィン３ゲートトランジスタの形成は、図１１Ａに示されるように、絶縁基板1102から始める。シリコン又は半導体の膜1108が絶縁基板1102上に形成される。絶縁基板1102は下側の単結晶シリコン基板1104及び上側の絶縁層1106、例えば二酸化シリコン膜又は窒化シリコン膜、を有する。絶縁層1106は半導体膜1108を基板1104から分離しており、時折“埋込酸化物”層として参照される。半導体膜1108はシリコン又はその他の半導体から成る。その他の半導体には、ゲルマニウム（Ge）、シリコンゲルマニウム合金（SixGey）、ガリウム砒素（GaAs）、InSb、GaP、GaSb、又はカーボンナノチューブがあるが、これらには限定されない。半導体膜1108は真性すなわち非ドープのシリコン膜であってもよいし、Ｐ型若しくはＮ型の導電性にドープされてもよい。半導体膜1108は厚さTsiに形成されるが、この厚さは後に形成される３ゲートトランジスタの半導体フィンの所望の高さにほぼ等しくされる。本発明の一実施形態では、半導体膜1108は60nm又はそれ未満の厚さを有する。
【００２９】
図１１Ｂは、半導体膜1108の頂部表面への犠牲ブロックの形成を例示している。犠牲ブロックは従来からの半導体製造技術によって形成され得る。これら技術には、例えば
犠牲材料の層1109を堆積し、続いてレジスト1111でこの層をパターン化することが含まれるが、これには限定されない。レジスト1111で表面を覆われていない犠牲材料がエッチングされ、１つ以上の犠牲ブロックが所望の位置に形成される。本発明の一実施形態では、犠牲材料1109は窒化物から成る。形成される犠牲ブロックの幅Wsは、後に形成される３ゲートトランジスタの半導体フィンの間隔を定めるものである。本発明の一実施形態では、Wsは60nm又はそれ未満である。犠牲ブロックの使用により、半導体フィンを60nm又はそれ未満の間隔だけ離すことができる。この距離は、従来からのリソグラフィ技術によって実現可能な形状間隔より有意に小さいものである。
【００３０】
図１１Ｃは、犠牲ブロック1110の上方及び周り、並びに半導体膜1108の表面上への絶縁層1112の形成を例示している。本発明の一実施形態では、この絶縁層は酸化物を有する。絶縁層1112は、当該層が均一の厚さToxを有し得る手法で堆積されるこの絶縁層の厚さは、後の処理工程で半導体フィンの幅を決定するものである。本発明の一実施形態では、絶縁層60nm又はそれ未満の厚さを有する。
【００３１】
図１１Ｄは、絶縁スペーサ1114の形成を例示している。図１１Ｃの絶縁層1112上で異方性エッチングを行うことによって、絶縁スペーサが形成される。異方性エッチングは、犠牲ブロック1110の頂部表面から絶縁層が完全に除去されるが、絶縁スペーサ1114を犠牲ブロックの何れの側面にも残存させ得る手法で行われる。絶縁スペーサは幅Woxで形成されるが、この幅は図１１Ｃの絶縁層の厚さToxに等しい。本発明の一実施形態では、各々の絶縁スペーサの幅Woxは60nm又はそれ未満である。
【００３２】
図１１Ｅは、犠牲ブロックの除去後に形成されている構造を例示している。犠牲ブロックは、選択性エッチング処理等の従来からの方法によって除去され得る。絶縁スペーサはエッチング処理の影響を受けずに残るようにしながら犠牲窒化物ブロックを除去するため、例えば、ウェットエッチングが用いられる。犠牲ブロックの除去後、２つの絶縁スペーサ1114が残存するが、各スペーサはWoxに等しい幅を有する。スペーサは犠牲ブロックの幅Wsに等しい距離だけ離されている。
【００３３】
図１１Ｆは、半導体フィン1120の形成を例示している。絶縁スペーサ1114をマスクとして用いて半導体膜1108をエッチングすることによって、半導体フィンが形成される。本発明の一実施形態では、このエッチングはプラズマドライエッチング処理である。半導体膜が完全にエッチングされ、絶縁基板1102の表面が露出される。半導体フィンは幅Wsiで形成されるが、この幅はマスクとして用いられた絶縁スペーサの幅に等しい。本発明の一実施形態では、Wsiは60nm又はそれ未満である。半導体フィンは間隔Dsだけ離されるが、この間隔Dsは先に形成されていた犠牲ブロックの幅に等しい。本発明の一実施形態では、Dsは60nm又はそれ未満である。
【００３４】
半導体フィン1120の形成後、図１１Ｇに例示されるように、絶縁スペーサは従来からの技術によって除去され得る。この時点で、２つの半導体フィン1120が絶縁基板1102上に残存している。半導体フィン1120は頂部表面1121、及び側面に沿って対向する側壁1123を有する。デバイスの全レイアウト幅はWsi+Ds+Wsiである。本発明の一実施形態では、デバイスの全レイアウト幅は180nm以下である。
【００３５】
図１１Ｈは、各々の半導体フィン1120の頂部表面1121及び側壁1123へのゲート誘電体層1122の形成を例示している。３ゲートトランジスタは、半導体フィンの角部1125の幾何学形状を注意深く制御することによって、本質的にVt不安定性の影響を受けないように設計され得る。半導体フィンの角部は、デバイスの隣接するゲートG1、G2及びG3（頂部及び側面）の交点で形成される。３ゲートトランジスタの角部1125は最初にターンオンするので、デバイスの閾電圧Vtを決定することになる。Vtがドーパント注入のみによって設定される場合、ドーパントのばらつきが存在し、それが順繰りにVtばらつきを発生させる原因となる。角部の丸み付けが制御される場合は、３ゲートトランジスタは、Vtを設定するにあたって、ドーピングに依存しない。そのため、トランジスタはVtばらつきに本質的に影響されないように設計され得る。シリコンフィンの角部の丸み付けは主としてゲート誘電体の形成処理に起因する。ゲート誘電体1122はシリコンフィンの表面及び側壁に成長又は堆積される。本発明の一実施形態では、ゲート誘電体層は原子層成長法（Atomic Layer Deposition；ALD）を用いて堆積される。この方法では、原子規模での角部の丸み付けを制御することが可能である。本発明の一実施形態では、半導体フィンの各々の角部の曲率半径Rは10nm未満である。
【００３６】
次に、ゲート材料が、図１１Ｉに例示されるように、各半導体フィンの頂部表面及び側壁、並びに絶縁基板を覆うように堆積される。ゲート誘電体に接するゲート電極1124を形成するために、ゲート材料はパターン形成される。
【００３７】
ゲート電極の形成後、図１１Ｊに例示されるように、ゲート電極を挟んで向かい合うように１対のソース／ドレイン領域が各半導体フィンに形成される。本発明の一実施形態では、ソース領域及びドレイン領域は、矢印1130で示されるように、半導体ボディ内へのＮ型又はＰ型のドーパント注入によって形成される。本発明の実施形態においては、３ゲートデバイスにさらなる処理が施されてもよい。このような処理には、先端又はソース／ドレインの延在領域、ハロー領域、高濃度ドープされたソース／ドレインコンタクト領域、ソース／ドレイン領域上に堆積されたシリコン、及びゲート電極領域の形成、並びにソース／ドレイン及びゲート電極領域上へのシリサイド形成が含まれるが、これらに限定されない。
【００３８】
図１１Ｊに例示されるように、得られた二重フィン３ゲートトランジスタの各半導体フィンは、2Tsi+Wsiに等しいゲート幅を有する。二重フィン３ゲートトランジスタにとってのゲート幅は、各フィンにとってのゲート幅の和、すなわち2(2Tsi+Wsi)に等しい。デバイスは2Wsi+Dsのレイアウト幅を有する領域に製造され得る。本発明の一実施形態では、二重フィン３ゲートトランジスタのゲート幅は360nm以下であり、このデバイスは180nm以下のレイアウト幅を有する領域に形成される。
【００３９】
本発明の他の実施形態では、以上にて説明された方法が、２より多い数の半導体フィンを有する３ゲートトランジスタを形成するために用いられてもよい。
【図面の簡単な説明】
【００４０】
【図１】平面型トランジスタを用いた従来の6T CMOS SRAMセルを例示する回路図である。
【図２】平面型トランジスタを用いた従来の6T CMOS SRAMセルのレイアウトを例示する図である。
【図３】異なるセル比の6T SRAMセルに対する静的ノイズマージンを電源電圧の関数として例示するグラフである。
【図４】単一フィン３ゲートトランジスタを示す図である。
【図５】二重フィン３ゲートトランジスタを示す図である。
【図６】本発明の一実施形態に従った３ゲートトランジスタを備えた6T CMOS SRAMセルを例示する回路図である。
【図７】本発明の一実施形態に従った単一及び二重フィン３ゲートトランジスタを用いた6T CMOS SRAMセルのレイアウトを例示する図である。
【図８】本発明の一実施形態に従った二重フィン３ゲートトランジスタ、及び平面型トランジスタのゲート幅の比較図である。
【図９】同一レイアウト面積とした場合の、本発明の一実施形態に従った３ゲートSRAM、及び平面型SRAMの、電源電圧の関数としたＳＮＭの比較図である。
【図１０】本発明の一実施形態に従った二重フィン３ゲートトランジスタを形成する工程を示すフローチャートである。
【図１１Ａ】本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示する図である。
【図１１Ｂ】本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示する図である。
【図１１Ｃ】本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示する図である。
【図１１Ｄ】本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示する図である。
【図１１Ｅ】本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示する図である。
【図１１Ｆ】本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示する図である。
【図１１Ｇ】本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示する図である。
【図１１Ｈ】本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示する図である。
【図１１Ｉ】本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示する図である。
【図１１Ｊ】本発明の一実施形態に従った二重フィン３ゲートトランジスタの形成を例示する図である。
【特許請求の範囲】
【請求項１】
単一のフィンを有する非平面型トランジスタから成る、少なくとも１つのアクセスデバイス；
単一のフィンを有する非平面型トランジスタから成る、少なくとも１つのプルアップデバイス；及び
複数のフィンを有する非平面型トランジスタから成る、少なくとも１つのプルダウンデバイス；
を有する回路。
【請求項２】
前記少なくとも１つのプルダウンデバイスが２つのフィンを有する非平面型３ゲートトランジスタから成るところの請求項１に記載の回路。
【請求項３】
前記非平面型３ゲートトランジスタの前記２つのフィンが互いに60nm未満の間隔で配置されているところの請求項２に記載の回路。
【請求項４】
２つのアクセスデバイスであり、各々のアクセスデバイスが単一のフィンを有する３ゲートトランジスタから成るところの２つのアクセスデバイス；
２つのプルアップデバイスであり、各々のプルアップデバイスが単一のフィンを有する３ゲートトランジスタから成るところの２つのプルアップデバイス；及び
２つのプルダウンデバイスであり、各々のプルダウンデバイスが複数のフィンを有する３ゲートトランジスタから成るところの２つのプルダウンデバイス；
を有するＣＭＯＳスタティックＲＡＭセルであって、セル比、静的ノイズマージン及び電源電圧を有するＣＭＯＳスタティックＲＡＭセル。
【請求項５】
各々の前記プルダウンデバイスが２つのフィンを有する３ゲートトランジスタから成り、各々のフィンが高さと幅を有するところの請求項４に記載のＣＭＯＳスタティックＲＡＭセル。
【請求項６】
前記２つのフィンが互いに60nm未満の間隔で配置されているところの請求項５に記載のＣＭＯＳスタティックＲＡＭセル。
【請求項７】
各々のフィンの前記高さが60nm未満であるところの請求項５に記載のＣＭＯＳスタティックＲＡＭセル。
【請求項８】
各々のフィンの前記幅が60nm未満であるところの請求項５に記載のＣＭＯＳスタティックＲＡＭセル。
【請求項９】
各々の３ゲートトランジスタが少なくとも１つの角部を有し、各々の角部が10nm未満の曲率半径を有するところの請求項４に記載のＣＭＯＳスタティックＲＡＭセル。
【請求項１０】
前記セル比が2.0より大きいところの請求項４に記載のＣＭＯＳスタティックＲＡＭセル。
【請求項１１】
前記静的ノイズマージンが240mVより大きいところの請求項４に記載のＣＭＯＳスタティックＲＡＭセル。
【請求項１２】
前記電源電圧が1.5Vより低いところの請求項１１に記載のＣＭＯＳスタティックＲＡＭセル。
【請求項１３】
２つのＮ型アクセスデバイスであり、各々のＮ型アクセスデバイスが単一のフィンを有する３ゲートトランジスタから成るところの２つのＮ型アクセスデバイス；
２つのＰ型プルアップデバイスであり、各々のＰ型プルアップデバイスが単一のフィンを有する３ゲートトランジスタから成るところの２つのＰ型プルアップデバイス；及び
２つのＮ型プルダウンデバイスであり、各々のＮ型プルダウンデバイスが複数のフィンを有する３ゲートトランジスタから成るところの２つのＮ型プルダウンデバイス；
を有するＣＭＯＳスタティックＲＡＭセル。
【請求項１４】
各々の前記Ｎ型プルダウンデバイスが２つのフィンを有する３ゲートトランジスタから成り、各々のフィンが高さと幅を有するところの請求項１３に記載のＣＭＯＳスタティックＲＡＭセル。
【請求項１５】
前記２つのフィンが互いに60nm未満の間隔で配置されているところの請求項１４に記載のＣＭＯＳスタティックＲＡＭセル。
【請求項１６】
６トランジスタＣＭＯＳスタティックＲＡＭセルの製造方法であって：
２つのＮ型アクセスデバイスを形成する工程であり、各々のＮ型アクセスデバイスが単一のフィンを有する３ゲートトランジスタから成るところの工程；
２つのＰ型プルアップデバイスを形成する工程であり、各々のＰ型プルアップデバイスが単一のフィンを有する３ゲートトランジスタから成るところの工程；及び
２つのＮ型プルダウンデバイスを形成する工程であり、各々のＮ型プルダウンデバイスが少なくとも２つのフィンを有する３ゲートトランジスタから成るところの工程；
を有する方法。
【請求項１７】
半導体デバイスの製造方法であって：
シリコン膜を基板に形成する工程；
側面に沿って対向する側壁を有する犠牲ブロックを前記シリコン膜に形成する工程；
絶縁層を前記犠牲ブロック及び前記シリコン膜に堆積する工程；
前記絶縁層の異方性エッチングによって、前記犠牲ブロックの側面に沿って対向する前記側壁に絶縁スペーサを形成する工程；
前記犠牲ブロックを除去する工程；
前記絶縁スペーサをマスクとして用いて前記シリコン膜を貫いて前記基板までエッチングすることによって、２つのシリコンフィンを形成する工程であり、各々のシリコンフィンが頂部表面、及び側面に沿って対向する１対の側壁を有するところの工程；及び
各々の前記シリコンフィンの頂部表面を露出させるように前記絶縁スペーサを除去する工程；
を有する製造方法。
【請求項１８】
前記基板が絶縁性を有する基板であるところの請求項１７に記載の製造方法。
【請求項１９】
前記絶縁層が酸化膜を有するところの請求項１７に記載の製造方法。
【請求項２０】
前記シリコン膜の厚さが60nmであるところの請求項１７に記載の製造方法。
【請求項２１】
前記犠牲ブロックの側面に沿って対向する前記側壁が60nm離れているところの請求項１７に記載の製造方法。
【請求項２２】
前記犠牲ブロックがリソグラフィで定められるところの請求項１７に記載の製造方法。
【請求項２３】
前記犠牲ブロックが窒化物を有するところの請求項１８に記載の製造方法。
【請求項２４】
前記絶縁層の厚さが40nmと80nmとの間であるところの請求項１７に記載の製造方法。
【請求項２５】
前記絶縁層の厚さが60nmであるところの請求項１７に記載の製造方法。
【請求項２６】
前記２つのシリコンフィンが60nm未満の間隔で離されているところの請求項１７に記載の製造方法。
【請求項２７】
各々の前記シリコンフィンの頂部表面及び側壁にゲート誘電体層を形成する工程をさらに有する請求項１７に記載の製造方法。
【請求項２８】
前記ゲート誘電体層が原子層成長法で形成されるところの請求項２７に記載の製造方法。
【請求項２９】
各々の前記シリコンフィンが少なくとも１つの角部を有し、各々の角部の曲率半径が前記ゲート誘電体層の前記原子層成長法によって定められるところの請求項２８に記載の製造方法。
【請求項３０】
前記曲率半径が10nm未満であるところの請求項２９に記載の製造方法。
【請求項３１】
各々の前記シリコンフィンの頂部表面及び側壁、並びに前記基板を覆うようにゲート材料を堆積する工程をさらに有する請求項２７に記載の製造方法。
【請求項３２】
前記ゲート誘電体層に接するゲート電極を形成するように前記ゲート材料をパターン形成する工程をさらに有する請求項３１に記載の製造方法。
【請求項３３】
前記ゲート電極を挟んで対向するように１対のソース及びドレイン領域を各々の前記シリコンフィンに形成する工程をさらに有する請求項３２に記載の製造方法。
【請求項１】
単一のフィンを有する非平面型トランジスタから成る、少なくとも１つのアクセスデバイス；
単一のフィンを有する非平面型トランジスタから成る、少なくとも１つのプルアップデバイス；及び
複数のフィンを有する非平面型トランジスタから成る、少なくとも１つのプルダウンデバイス；
を有する回路。
【請求項２】
前記少なくとも１つのプルダウンデバイスが２つのフィンを有する非平面型３ゲートトランジスタから成るところの請求項１に記載の回路。
【請求項３】
前記非平面型３ゲートトランジスタの前記２つのフィンが互いに60nm未満の間隔で配置されているところの請求項２に記載の回路。
【請求項４】
２つのアクセスデバイスであり、各々のアクセスデバイスが単一のフィンを有する３ゲートトランジスタから成るところの２つのアクセスデバイス；
２つのプルアップデバイスであり、各々のプルアップデバイスが単一のフィンを有する３ゲートトランジスタから成るところの２つのプルアップデバイス；及び
２つのプルダウンデバイスであり、各々のプルダウンデバイスが複数のフィンを有する３ゲートトランジスタから成るところの２つのプルダウンデバイス；
を有するＣＭＯＳスタティックＲＡＭセルであって、セル比、静的ノイズマージン及び電源電圧を有するＣＭＯＳスタティックＲＡＭセル。
【請求項５】
各々の前記プルダウンデバイスが２つのフィンを有する３ゲートトランジスタから成り、各々のフィンが高さと幅を有するところの請求項４に記載のＣＭＯＳスタティックＲＡＭセル。
【請求項６】
前記２つのフィンが互いに60nm未満の間隔で配置されているところの請求項５に記載のＣＭＯＳスタティックＲＡＭセル。
【請求項７】
各々のフィンの前記高さが60nm未満であるところの請求項５に記載のＣＭＯＳスタティックＲＡＭセル。
【請求項８】
各々のフィンの前記幅が60nm未満であるところの請求項５に記載のＣＭＯＳスタティックＲＡＭセル。
【請求項９】
各々の３ゲートトランジスタが少なくとも１つの角部を有し、各々の角部が10nm未満の曲率半径を有するところの請求項４に記載のＣＭＯＳスタティックＲＡＭセル。
【請求項１０】
前記セル比が2.0より大きいところの請求項４に記載のＣＭＯＳスタティックＲＡＭセル。
【請求項１１】
前記静的ノイズマージンが240mVより大きいところの請求項４に記載のＣＭＯＳスタティックＲＡＭセル。
【請求項１２】
前記電源電圧が1.5Vより低いところの請求項１１に記載のＣＭＯＳスタティックＲＡＭセル。
【請求項１３】
２つのＮ型アクセスデバイスであり、各々のＮ型アクセスデバイスが単一のフィンを有する３ゲートトランジスタから成るところの２つのＮ型アクセスデバイス；
２つのＰ型プルアップデバイスであり、各々のＰ型プルアップデバイスが単一のフィンを有する３ゲートトランジスタから成るところの２つのＰ型プルアップデバイス；及び
２つのＮ型プルダウンデバイスであり、各々のＮ型プルダウンデバイスが複数のフィンを有する３ゲートトランジスタから成るところの２つのＮ型プルダウンデバイス；
を有するＣＭＯＳスタティックＲＡＭセル。
【請求項１４】
各々の前記Ｎ型プルダウンデバイスが２つのフィンを有する３ゲートトランジスタから成り、各々のフィンが高さと幅を有するところの請求項１３に記載のＣＭＯＳスタティックＲＡＭセル。
【請求項１５】
前記２つのフィンが互いに60nm未満の間隔で配置されているところの請求項１４に記載のＣＭＯＳスタティックＲＡＭセル。
【請求項１６】
６トランジスタＣＭＯＳスタティックＲＡＭセルの製造方法であって：
２つのＮ型アクセスデバイスを形成する工程であり、各々のＮ型アクセスデバイスが単一のフィンを有する３ゲートトランジスタから成るところの工程；
２つのＰ型プルアップデバイスを形成する工程であり、各々のＰ型プルアップデバイスが単一のフィンを有する３ゲートトランジスタから成るところの工程；及び
２つのＮ型プルダウンデバイスを形成する工程であり、各々のＮ型プルダウンデバイスが少なくとも２つのフィンを有する３ゲートトランジスタから成るところの工程；
を有する方法。
【請求項１７】
半導体デバイスの製造方法であって：
シリコン膜を基板に形成する工程；
側面に沿って対向する側壁を有する犠牲ブロックを前記シリコン膜に形成する工程；
絶縁層を前記犠牲ブロック及び前記シリコン膜に堆積する工程；
前記絶縁層の異方性エッチングによって、前記犠牲ブロックの側面に沿って対向する前記側壁に絶縁スペーサを形成する工程；
前記犠牲ブロックを除去する工程；
前記絶縁スペーサをマスクとして用いて前記シリコン膜を貫いて前記基板までエッチングすることによって、２つのシリコンフィンを形成する工程であり、各々のシリコンフィンが頂部表面、及び側面に沿って対向する１対の側壁を有するところの工程；及び
各々の前記シリコンフィンの頂部表面を露出させるように前記絶縁スペーサを除去する工程；
を有する製造方法。
【請求項１８】
前記基板が絶縁性を有する基板であるところの請求項１７に記載の製造方法。
【請求項１９】
前記絶縁層が酸化膜を有するところの請求項１７に記載の製造方法。
【請求項２０】
前記シリコン膜の厚さが60nmであるところの請求項１７に記載の製造方法。
【請求項２１】
前記犠牲ブロックの側面に沿って対向する前記側壁が60nm離れているところの請求項１７に記載の製造方法。
【請求項２２】
前記犠牲ブロックがリソグラフィで定められるところの請求項１７に記載の製造方法。
【請求項２３】
前記犠牲ブロックが窒化物を有するところの請求項１８に記載の製造方法。
【請求項２４】
前記絶縁層の厚さが40nmと80nmとの間であるところの請求項１７に記載の製造方法。
【請求項２５】
前記絶縁層の厚さが60nmであるところの請求項１７に記載の製造方法。
【請求項２６】
前記２つのシリコンフィンが60nm未満の間隔で離されているところの請求項１７に記載の製造方法。
【請求項２７】
各々の前記シリコンフィンの頂部表面及び側壁にゲート誘電体層を形成する工程をさらに有する請求項１７に記載の製造方法。
【請求項２８】
前記ゲート誘電体層が原子層成長法で形成されるところの請求項２７に記載の製造方法。
【請求項２９】
各々の前記シリコンフィンが少なくとも１つの角部を有し、各々の角部の曲率半径が前記ゲート誘電体層の前記原子層成長法によって定められるところの請求項２８に記載の製造方法。
【請求項３０】
前記曲率半径が10nm未満であるところの請求項２９に記載の製造方法。
【請求項３１】
各々の前記シリコンフィンの頂部表面及び側壁、並びに前記基板を覆うようにゲート材料を堆積する工程をさらに有する請求項２７に記載の製造方法。
【請求項３２】
前記ゲート誘電体層に接するゲート電極を形成するように前記ゲート材料をパターン形成する工程をさらに有する請求項３１に記載の製造方法。
【請求項３３】
前記ゲート電極を挟んで対向するように１対のソース及びドレイン領域を各々の前記シリコンフィンに形成する工程をさらに有する請求項３２に記載の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１１Ｆ】
【図１１Ｇ】
【図１１Ｈ】
【図１１Ｉ】
【図１１Ｊ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１１Ｆ】
【図１１Ｇ】
【図１１Ｈ】
【図１１Ｉ】
【図１１Ｊ】
【公表番号】特表２００７−５０９４９０（Ｐ２００７−５０９４９０Ａ）
【公表日】平成１９年４月１２日（２００７．４．１２）
【国際特許分類】
【出願番号】特願２００６−５３４１６４（Ｐ２００６−５３４１６４）
【出願日】平成１６年９月２９日（２００４．９．２９）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３２４４２
【国際公開番号】ＷＯ２００５／０３４２１２
【国際公開日】平成１７年４月１４日（２００５．４．１４）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
【公表日】平成１９年４月１２日（２００７．４．１２）
【国際特許分類】
【出願日】平成１６年９月２９日（２００４．９．２９）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３２４４２
【国際公開番号】ＷＯ２００５／０３４２１２
【国際公開日】平成１７年４月１４日（２００５．４．１４）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
[ Back to top ]