並列相補型ＦｉｎＦＥＴの対を有する集積回路構造体及び該形成方法
【課題】 従来の単一のＦｉｎＦＥＴのスペースに２またはそれ以上のＦｉｎＦＥＴを形成すること。
【解決手段】 相補的フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を用いる集積回路構造体のための方法および構造体を開示する。本発明は、第１フィン（１００）を含む第１型ＦｉｎＦＥＴと、第１フィン（１００）に並列に延在する第２フィン（１０２）を含む第２型ＦｉｎＦＥＴを含む。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのソース／ドレイン領域（１３０）の間に配置される絶縁体フィンを含む。第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴとの間隔が１個のフィンの幅とほぼ等しくなるように、絶縁体フィンは、第１フィン（１００）および第２フィン（１０２）とほぼ同じ寸法の幅にされる。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのチャネル領域を覆うように形成された共通ゲート（１０６）を含む。ゲート（１０６）は、第１型ＦｉｎＦＥＴに隣接する第１不純物ドーピング領域と、第２型ＦｉｎＦＥＴに隣接する第２不純物ドーピング領域とを含む。第１不純物ドーピング領域と第２不純物ドーピング領域の差異が、ゲートに、第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴとの差異に関係した異なる仕事関数を与える。第１フィン（１００）および第２フィン（１０２）はほぼ同じ幅である。
【解決手段】 相補的フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を用いる集積回路構造体のための方法および構造体を開示する。本発明は、第１フィン（１００）を含む第１型ＦｉｎＦＥＴと、第１フィン（１００）に並列に延在する第２フィン（１０２）を含む第２型ＦｉｎＦＥＴを含む。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのソース／ドレイン領域（１３０）の間に配置される絶縁体フィンを含む。第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴとの間隔が１個のフィンの幅とほぼ等しくなるように、絶縁体フィンは、第１フィン（１００）および第２フィン（１０２）とほぼ同じ寸法の幅にされる。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのチャネル領域を覆うように形成された共通ゲート（１０６）を含む。ゲート（１０６）は、第１型ＦｉｎＦＥＴに隣接する第１不純物ドーピング領域と、第２型ＦｉｎＦＥＴに隣接する第２不純物ドーピング領域とを含む。第１不純物ドーピング領域と第２不純物ドーピング領域の差異が、ゲートに、第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴとの差異に関係した異なる仕事関数を与える。第１フィン（１００）および第２フィン（１０２）はほぼ同じ幅である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にトランジスタに関するものであり、より詳細にはＦｉｎＦＥＴとして知られるフィン型トランジスタ、および従来の単一ＦｉｎＦＥＴのスペースに２つまたはそれ以上のＦｉｎＦＥＴを形成することに関する。
【背景技術】
【０００２】
トランジスタのサイズを小さくする必要性が絶えず続いているので、新しくより小さいタイプのトランジスタが形成される。トランジスタに関する技術における最近の進歩の一つは、ＦｉｎＦＥＴとして知られるフィン型電界効果トランジスタの導入である。Ｈｕ他（以下「Ｈｕ」）の特許文献１は、中央に沿ってチャネルを有する中央フィン、およびフィン構造体の端部にソースおよびドレインを有するＦｉｎＦＥＴ構造体を開示するものである。ゲート導体がチャネル部分を覆う。
【０００３】
【特許文献１】米国特許第６，４１３，８０２号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＦｉｎＦＥＴ構造体は、トランジスタを基礎とするデバイスのサイズを小さくするが、引き続きＦｉｎＦＥＴトランジスタのサイズを小さくすることが、やはり重要である。以下に説明する本発明は、これまでは１個だけのＦｉｎＦＥＴを形成できた場所に、２またはそれ以上のＦｉｎＦＥＴを形成することを可能にし、それによりＦｉｎＦＥＴの密度をおよそ２倍にすることができる方法／構造体を提供する。
【課題を解決するための手段】
【０００５】
本発明は、相補的フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を用いる集積回路構造体を提供する。本発明は、第１フィンを含む第１型ＦｉｎＦＥＴと、第１フィンに並列に延在する第２フィンを含む第２型ＦｉｎＦＥＴとを含む。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのソース／ドレイン領域の間に配置される絶縁体フィンを含む。絶縁体フィンは、第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴとの間隔が１個のフィンの幅とほぼ等しくなるように、第１フィンおよび第２フィンとほぼ同じ寸法の幅を有する。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのチャネル領域を覆うように形成された共通ゲートを含む。ゲートは、第１型ＦｉｎＦＥＴに隣接する第１不純物ドーピング領域と、第２型ＦｉｎＦＥＴに隣接する第２不純物ドーピング領域とを含む。第１不純物ドーピング領域と第２不純物ドーピング領域との差異が、ゲートに、第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴの差異に関係した異なる仕事関数（ｗｏｒｋ ｆｕｎｃｔｉｏｎ）を与える。第１フィンおよび第２フィンは、ほぼ同じ幅である。
【０００６】
また、本発明は、相補的並列（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｐａｒａｌｌｅｌ）フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）の対を形成する方法を提供する。この方法は、基板の上に半導体層を形成する。次に、この方法は、半導体層の上にほぼ垂直な側壁を有するマンドレル構造体を形成する。この方法は、マンドレル構造体の側壁の上に一連の３層のスペーサを形成する。この方法は、マンドレル構造体とスペーサのうちの中間スペーサとを除去し、内側スペーサと外側スペーサとを半導体層から延びるように残す。そしてこの方法は、内側スペーサおよび外側スペーサをマスクとして使用して半導体層にパターン形成し、内側スペーサおよび外側スペーサによって保護される領域が第１フィンおよび第２フィンとして基板から延びるように残す。この方法は、角度をつけた注入（ａｎｇｌｅｄ ｉｍｐｌａｎｔａｔｉｏｎ）を使用して、第１フィンおよび第２フィンのチャネル領域が互いに異なるようにドープする。
【０００７】
また、この方法は、第１フィンおよび第２フィンの中央領域を覆うようにゲート導体を形成する。この方法は、第１フィンおよび第２フィンの、ゲート導体により保護されない部分にドープして、第１フィンおよび第２フィンにソースおよびドレイン領域を形成する。そしてこの方法は、第１フィンのソースおよびドレイン領域を、第２フィンのソースおよびドレイン領域から絶縁する。
【０００８】
チャネル領域にドープするステップは、第１フィンが第２フィンを保護して該第２フィンが第１チャネル・ドーピング種を受容しないようにするために、第１フィンにほぼ垂直な角度から第１チャネル・ドーピング種を第１フィンにドープすることを含む。このプロセスは、半導体層の内部に第２チャネル・ドーピング種を与える半導体層を形成する。また、チャネル領域にドープするステップは、第２フィンが第１フィンを保護して該第１フィンが第２チャネル・ドーピング種を受容しないようにするために、第２フィンにほぼ垂直な角度から第２チャネル・ドーピング種を第２フィンにドープする。
【０００９】
また、この方法は、一連の３層のスペーサを形成するステップも含む。この方法は、マンドレル構造体の側壁に沿って内側スペーサを形成する。また、この方法は、内側スペーサの上に中間スペーサを、そして中間スペーサの上に外側スペーサを形成する。ソースおよびドレイン領域にドープするステップは、第１フィンおよび第２フィンのソースおよびドレイン領域に異なる角度で異なるドーパントを注入する。
【００１０】
マンドレル構造体は２個の並列の側壁を含み、側壁のそれぞれに隣接するスペーサ構造体の対を同時に形成する。除去するプロセスにおいてマンドレルおよび中間スペーサを１工程で除去するために、マンドレル構造体および中間スペーサは同種の材料により構成される。ソースおよびドレイン領域を絶縁するステップは、第１フィンおよび第２フィンを覆うように誘電体材料を堆積するステップと、第１フィンおよび第２フィンのソースおよびドレイン領域の間を除く全ての区域から誘電体材料を除去するステップとを含む。
【００１１】
また、本発明は、基板の上に並列フィン構造体を形成し、半導体層の上にほぼ垂直な側壁を有するマンドレル構造体を形成する方法を提供する。この方法は、マンドレル構造体の側壁の上に、一連の３層のスペーサを形成するステップと、マンドレル構造体およびスペーサのうち中間スペーサを除去し、内側スペーサおよび外側スペーサを基板から延びるように残すステップとを含む。内側スペーサおよび外側スペーサは、導体、半導体、および基板に構造体をパターン形成するために用いられるマスク要素を含むことができる。
【００１２】
また、この方法は、一連の３層のスペーサを形成するステップを含む。この方法は、マンドレル構造体の側壁に沿って内側スペーサを形成する。また、この方法は、内側スペーサの上に中間スペーサを、そして、中間スペーサの上に外側スペーサを形成する。内側スペーサが外側スペーサから１個のスペーサの幅だけ分離されるようにするために、スペーサは全て、ほぼ同じ幅を有する。
【００１３】
また、本発明は、基板の上に並列の構造体を形成する方法を提供する。この方法は、基板の上に材料層を形成する。そして、この方法は、材料層の上に、ほぼ垂直な側壁を有するマンドレル構造体を形成する。この方法は、マンドレル構造体の側壁の上に、一連の３層またはそれ以上のスペーサ層を形成する。そして、この方法は、マンドレル構造体とスペーサのうちの一つおきの（ａｌｔｅｒｎａｔｅ ｌａｙｅｒ）スペーサ層とを除去し、均等に離間されたスペーサ層を下にある材料から延びるように残す。この方法は、内側スペーサおよび外側スペーサをマスクとして使用して材料層にパターン形成し、均等に離間されたスペーサ層により保護された領域を、多数のフィンとして基板から延びるように残す。
【００１４】
図面を参照すると共に、以下の本発明の好ましい実施形態の詳細な説明から、本発明をより理解できるであろう。
【発明を実施するための最良の形態】
【００１５】
前述の通り、本発明は、これまでは１個だけのＦｉｎＦＥＴを形成できたスペースに、２つまたはそれ以上のＦｉｎＦＥＴを形成することを可能にし、それによりＦｉｎＦＥＴの密度をおよそ２倍（４倍等）にすることができる。本発明により使用される構造体を、平面図である図１に示す。図１は、４個の別々のトランジスタを画定する４個のフィン１００、１０２を示す。より詳細には、フィン１００はＰ型電界効果トランジスタ（Ｐ型ＦＥＴ）を形成し、フィン１０２はＮ型電界効果トランジスタ（Ｎ型ＦＥＴ）を形成する。絶縁体１０４が２個のフィンを分離する。フィンのチャネル領域を取り囲むゲートを部材１０６として示す。ゲート・コンタクトを部材１１２として示し、示されている種々のトランジスタのソースおよびドレインのコンタクトを部材１０８として示す。部材１１０は、種々のトランジスタを分離する分離領域を有することが可能な絶縁体領域を表わす。図１は相補的なＮ型およびＰ型トランジスタを示すが、当業者は、本開示を読んだ後に、この構造体が相補型トランジスタに限定されるものではなく、どんな形態のトランジスタを基礎とする構造体も含む可能性があることを理解するであろう。本説明は、代表例の２ＦｉｎＦＥＴ構造体に焦点を合わせているが、当業者は、本開示を読んだ後に、この構造体が対のものに限定されるのではなく、多数のＦｉｎＦＥＴを形成できることを理解するであろう。
【００１６】
図２乃至図２３は、デバイス（ｄｅｖｉｃｅ）を製造するときの種々のプロセス段階を示す。図２は、基板２０、酸化物層２１、シリコン層２２およびマスキング層２３（酸化物または他のマスキング材料等）を含む積層構造体の断面図である。基板２０、酸化物層２１およびシリコン層２２が、下に横たわる基板２０からシリコン２２を分離してトランジスタの性能を劇的に高めるシリコン・オン・インシュレータ（ＳＯＩ）構造体を構成する。
【００１７】
図３の平面図および図４の断面図に示すように、マスキング層２３にパターン形成して多角形（ｐｏｌｙｇｏｎ）構造体２３（ストライプ、メサ、マンドレル、矩形ボックス等）を形成する。そして、図５および図６の平面図および断面図に示すように、一連の側壁スペーサ６０乃至６２をメサ２３の周囲に形成する。側壁スペーサ６０乃至６２は、材料を堆積し、垂直面から材料を除去するのよりもかなり高い速度で水平面から材料を除去する選択的異方性エッチングプロセスを行うことにより形成される。このプロセスは、存在する構造体の側壁に沿ってのみ、堆積された材料を残す。側壁スペーサを形成するこのプロセスを、図５および図６に示す３個の異なる側壁スペーサ６０乃至６２を形成するために繰り返す。内側および外側の側壁スペーサ６０、６２は、固い材料（Ｓｉ３Ｎ４または他の固いマスキング材料等）で形成され、中間のスペーサ６１は、内側および外側のスペーサ６０、６２に対して選択的にエッチングできるように、酸化物または他の材料のような犠牲材料で形成される。
【００１８】
スペーサ技術を使用する利点の一つは、スペーサを、現在のリソグラフ技術を使用して形成することが可能な最小サイズのリソグラフ構造体よりも小さいサイズにできることである。例えば、メサ２３の幅が、現在のリソグラフ技術で可能な限り最小の幅であるならば、メサ２３の側面に形成されるスペーサは、リソグラフのサイズを下回る（リソグラフのサイズで可能な最小のものより小さい）であろう。更に、スペーサは、メサ構造２３とおよび互いに自己整合（自己位置合わせ）し、スペーサを位置合わせする必要が省ける。
【００１９】
次に、図７および図８の平面図および断面図に示すように、シリコン２２のようなより固い構造体と内側および外側のスペーサ６０、６２には実質上影響を及ぼさずにメサ２３およびスペーサ６１を除去する選択的エッチングプロセスを使用して、犠牲スペーサ６１およびマンドレル２３を除去する。いくつかの特定の材料が本開示で言及されているが、事実上、メサ２３および中間のスペーサ６１を、内側および外側のスペーサ６０、６２に対して選択的に除去できるのであれば、どんな材料もここで示す構造体に使用できるであろう。中間のスペーサ６１およびメサ２３は、双方の構造体を同時に除去できるように、同じ材料（または非常に類似した材料）で形成されることが好ましい。
【００２０】
図９では、マスクとしてスペーサ６０、６２を使用するエッチングプロセスでシリコン２２にパターン形成する。更に、この段階の前または後で、スペーサを平坦化して、上面上のどんな丸みも除去することができる。以下の説明は、ＦｉｎＦＥＴを形成するためにパターン化された構造体を使用するものであるが、当業者であれば、構造体自体は、導体、半導体、絶縁体、構造的な支持体、マスク等として使用できることを（本開示に照らしてみると）理解できるであろう。従って、以下の説明はトランジスタに焦点を合わせているが、本発明はそれに限定されない。図９はまた、フィンのチャネル領域にドープするイオン注入プロセスを示す。この例では、イオン注入はＮ型およびＰ型である。しかし、特定の設計要件に応じて多くの他のタイプのトランジスタを形成することができ、本発明は、これらの例示的な実施形態で用いられる特定のタイプのトランジスタに限定されない。更に、この例では、スペーサ６０の下のシリコン部分が第１型の注入（Ｐ型）のみを受け、スペーサ６２の下のシリコン部分が第２型の注入（Ｎ型）のみを受けるように、イオン注入に角度をつける。角度をつけた注入プロセスを用いると、注入が向けられる垂直方向に近い方のスペーサおよびフィンが、注入が向けられる垂直方向から遠い方の隣接したフィンを保護する。
【００２１】
次に、図１０に示すように、ゲート１００を、フィンの対のそれぞれを覆うようにパターン形成する。ＦｉｎＦＥＴの技術においては一般的であるように、ゲート１００は、フィンの中央部分（フィンのチャネル領域）に沿って、フィンの側部（両側）および頂部の両方を取り囲む。図１０のＡ−Ａ線で示す領域は図１１の断面図に示され、図１０のＢ−Ｂ線で示す領域は図１２の断面図に示される。Ｎ型ドープされたシリコンの上にあるゲート部分に対してＰ型ドープされたシリコンの上にあるゲート部分に異なる仕事関数を与えるために、ゲートは、上記でチャネル領域２２にドープするために行ったように異なるタイプの角度のついた（並列のフィンの縦方向に対して全て垂直な異なる角度からの）注入を受けることができる。或いはまた、ゲート材料自体は前もってドープされる（堆積される前にある程度の不純物を含む）ことができ、そして、ゲート導体の片側に追加的に角度をつけたドーピング注入を行って、ゲート構造体１００の片側に異なる注入が行われてゲート導体のその側の仕事関数が変化するようにすることができる。もう一度、角度をつけた注入を行うことで、角度をつけた注入が向けられた方向から遠い方のゲート導体の側面が注入から保護され、それによりゲート導体の異なる部分が異なる仕事関数の注入を受けることができる。この後で、図１３に示すように、フィンのソースおよびドレイン領域（ゲート導体で覆われていない領域）１３０が、ソースおよびドレインのドーパントを受け入れる。ソースおよびドレインに異なるドーパントが用いられる場合には、上述のように垂直方向の異なる角度からの異なる不純物の角度をつけた注入を再度利用することで、個々のフィンに選択的にドープすることができる。
【００２２】
図１４および図１５は、構造体全体を覆うように堆積された共形（コンフォーマル）誘電体層１４０（窒化物等のような）を示す。図１４はＡ−Ａ線に沿った断面図であり、一方、図１５はＢ−Ｂ線に沿った断面図である。図１６および図１７は、フィンのソースおよびドレイン領域１３０の間以外の全ての区域から、例えば、選択的エッチングプロセスの中で、次に誘電体１４０を除去することを示す。実際には、図１７に示すように、誘電体１４０は、フィンの頂部より下に平らに陥凹させ（くぼませ）られる。図１７は、図１６の平面図のＡ−Ａ線に沿った断面図である。上述の通り、誘電体１４０はソース／ドレイン領域１３０の間にのみ残るので、Ｂ−Ｂ線に沿った図は、図１２に示されたものと同じになるであろう。
【００２３】
Ａ−Ａ線に沿ったソース／ドレイン領域の断面図である図１８に示すように、露出されたシリコン領域２２は、シリサイド化されてシリサイド（ｓｉｌｉｃｉｄｅ）領域１８１を形成する。次に、タングステン１８０のような導体を、構造体全体を覆うように堆積する。図１９は、Ｂ−Ｂ線に沿って見た、フィンのチャネル領域およびゲートを覆うタングステン１８０を示す。図２０および図２１では、タングステンをフィンの頂部より下に陥凹させる。図２０はＡ−Ａ線に沿ったソース／ドレイン領域の断面図であり、図２１はＢ−Ｂ線に沿ったゲート／チャネル領域の断面図である。
【００２４】
図２２は、Ａ−Ａ線に沿ったソース／ドレイン領域の断面図を示し、フィンの組の間の領域２２０からタングステンを除去するためにタングステン１８０をパターン形成する追加的なプロセスを示す。図２３は、Ｂ−Ｂ線に沿ったチャネル／ゲート領域でのタングステン１８０の同じパターン形成２２０を示す。図１は、タングステン１８０を上述した種々のコンタクト１０８、１１２等へと追加的にパターン形成することを示す。更に、図１に示す構造体は、異なる構造体を分離するために堆積された追加的な誘電体を有する。当業者に良く知られるように、構造体を完成するために種々の平坦化プロセスを行うことができる。
【００２５】
図２４は、配線パターン２４８で交差結合されたトランジスタ２４４乃至２４７の対（それぞれのボックスは、一対の並列相補型トランジスタを示す）を含む本発明の高密度ＳＲＡＭセル構造体の略図である。部材２４１がアース線を示し、部材２４２が電圧線を示す。部材２４９がビット線（ＢＬ）コンタクトを示す。部材２４３がトランジスタへアクセスするゲートとして機能するワード線（ＷＬ）を示す。図２４は本発明のトランジスタを使用する一つの例示的な回路を示すが、当業者は、本発明により多くの追加的な異なるＦｉｎＦＥＴを基礎とする構造体を作成できることを（本開示に照らしてみると）理解できるであろう。
【００２６】
上述の通り、本発明のプロセスは、ＦｉｎＦＥＴデバイスの密度をほぼ２倍にする構造体を製造する。本発明は、異なるトランジスタのフィンを互いにより近くに形成できる（１個のスペーサの幅だけ分離される）ように、そして、フィンのサイズに関してリソグラフィによるサイズを下回るように（ｓｕｂ−ｌｉｔｈｏｇｒａｐｈｉｃ）フィンが形成できるようにスペーサ技術を用いる。また、本発明は、一方のフィンが他方のフィン（それぞれのフィンの組において）を保護してフィンに選択的に異なるドープがなされることを可能にする、角度をつけたイオン注入を提供する。従って、本発明によって、容易に相補型トランジスタを製造できる。相補型トランジスタは、ゲートを共有し、個別にコンタクトをとることができ、より小面積の集積回路を形成可能にする。また、本発明は、トランジスタに形成することができる、すなわち、それぞれのフィンを個別にコンタクトさせるために配線またはレジスタとして使用できるフィンの対を形成する方法を提供する。
【００２７】
本発明は好ましい実施形態について説明されているが、当業者であれば、本発明を、添付の特許請求の範囲の精神および範囲内での変更を伴って実施できることを認識するであろう。
【図面の簡単な説明】
【００２８】
【図１】本発明に係るデュアル密度（ｄｕａｌ−ｄｅｎｓｉｔｙ）構造体の略図である。
【図２】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図３】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図４】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図５】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図６】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図７】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図８】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図９】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図１０】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図１１】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図１２】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図１３】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図１４】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図１５】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図１６】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図１７】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図１８】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図１９】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図２０】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図２１】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図２２】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図２３】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図２４】本発明に係る、交差結合されたＦｉｎＦＥＴ構造体の略図である。
【技術分野】
【０００１】
本発明は、一般にトランジスタに関するものであり、より詳細にはＦｉｎＦＥＴとして知られるフィン型トランジスタ、および従来の単一ＦｉｎＦＥＴのスペースに２つまたはそれ以上のＦｉｎＦＥＴを形成することに関する。
【背景技術】
【０００２】
トランジスタのサイズを小さくする必要性が絶えず続いているので、新しくより小さいタイプのトランジスタが形成される。トランジスタに関する技術における最近の進歩の一つは、ＦｉｎＦＥＴとして知られるフィン型電界効果トランジスタの導入である。Ｈｕ他（以下「Ｈｕ」）の特許文献１は、中央に沿ってチャネルを有する中央フィン、およびフィン構造体の端部にソースおよびドレインを有するＦｉｎＦＥＴ構造体を開示するものである。ゲート導体がチャネル部分を覆う。
【０００３】
【特許文献１】米国特許第６，４１３，８０２号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＦｉｎＦＥＴ構造体は、トランジスタを基礎とするデバイスのサイズを小さくするが、引き続きＦｉｎＦＥＴトランジスタのサイズを小さくすることが、やはり重要である。以下に説明する本発明は、これまでは１個だけのＦｉｎＦＥＴを形成できた場所に、２またはそれ以上のＦｉｎＦＥＴを形成することを可能にし、それによりＦｉｎＦＥＴの密度をおよそ２倍にすることができる方法／構造体を提供する。
【課題を解決するための手段】
【０００５】
本発明は、相補的フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を用いる集積回路構造体を提供する。本発明は、第１フィンを含む第１型ＦｉｎＦＥＴと、第１フィンに並列に延在する第２フィンを含む第２型ＦｉｎＦＥＴとを含む。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのソース／ドレイン領域の間に配置される絶縁体フィンを含む。絶縁体フィンは、第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴとの間隔が１個のフィンの幅とほぼ等しくなるように、第１フィンおよび第２フィンとほぼ同じ寸法の幅を有する。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのチャネル領域を覆うように形成された共通ゲートを含む。ゲートは、第１型ＦｉｎＦＥＴに隣接する第１不純物ドーピング領域と、第２型ＦｉｎＦＥＴに隣接する第２不純物ドーピング領域とを含む。第１不純物ドーピング領域と第２不純物ドーピング領域との差異が、ゲートに、第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴの差異に関係した異なる仕事関数（ｗｏｒｋ ｆｕｎｃｔｉｏｎ）を与える。第１フィンおよび第２フィンは、ほぼ同じ幅である。
【０００６】
また、本発明は、相補的並列（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｐａｒａｌｌｅｌ）フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）の対を形成する方法を提供する。この方法は、基板の上に半導体層を形成する。次に、この方法は、半導体層の上にほぼ垂直な側壁を有するマンドレル構造体を形成する。この方法は、マンドレル構造体の側壁の上に一連の３層のスペーサを形成する。この方法は、マンドレル構造体とスペーサのうちの中間スペーサとを除去し、内側スペーサと外側スペーサとを半導体層から延びるように残す。そしてこの方法は、内側スペーサおよび外側スペーサをマスクとして使用して半導体層にパターン形成し、内側スペーサおよび外側スペーサによって保護される領域が第１フィンおよび第２フィンとして基板から延びるように残す。この方法は、角度をつけた注入（ａｎｇｌｅｄ ｉｍｐｌａｎｔａｔｉｏｎ）を使用して、第１フィンおよび第２フィンのチャネル領域が互いに異なるようにドープする。
【０００７】
また、この方法は、第１フィンおよび第２フィンの中央領域を覆うようにゲート導体を形成する。この方法は、第１フィンおよび第２フィンの、ゲート導体により保護されない部分にドープして、第１フィンおよび第２フィンにソースおよびドレイン領域を形成する。そしてこの方法は、第１フィンのソースおよびドレイン領域を、第２フィンのソースおよびドレイン領域から絶縁する。
【０００８】
チャネル領域にドープするステップは、第１フィンが第２フィンを保護して該第２フィンが第１チャネル・ドーピング種を受容しないようにするために、第１フィンにほぼ垂直な角度から第１チャネル・ドーピング種を第１フィンにドープすることを含む。このプロセスは、半導体層の内部に第２チャネル・ドーピング種を与える半導体層を形成する。また、チャネル領域にドープするステップは、第２フィンが第１フィンを保護して該第１フィンが第２チャネル・ドーピング種を受容しないようにするために、第２フィンにほぼ垂直な角度から第２チャネル・ドーピング種を第２フィンにドープする。
【０００９】
また、この方法は、一連の３層のスペーサを形成するステップも含む。この方法は、マンドレル構造体の側壁に沿って内側スペーサを形成する。また、この方法は、内側スペーサの上に中間スペーサを、そして中間スペーサの上に外側スペーサを形成する。ソースおよびドレイン領域にドープするステップは、第１フィンおよび第２フィンのソースおよびドレイン領域に異なる角度で異なるドーパントを注入する。
【００１０】
マンドレル構造体は２個の並列の側壁を含み、側壁のそれぞれに隣接するスペーサ構造体の対を同時に形成する。除去するプロセスにおいてマンドレルおよび中間スペーサを１工程で除去するために、マンドレル構造体および中間スペーサは同種の材料により構成される。ソースおよびドレイン領域を絶縁するステップは、第１フィンおよび第２フィンを覆うように誘電体材料を堆積するステップと、第１フィンおよび第２フィンのソースおよびドレイン領域の間を除く全ての区域から誘電体材料を除去するステップとを含む。
【００１１】
また、本発明は、基板の上に並列フィン構造体を形成し、半導体層の上にほぼ垂直な側壁を有するマンドレル構造体を形成する方法を提供する。この方法は、マンドレル構造体の側壁の上に、一連の３層のスペーサを形成するステップと、マンドレル構造体およびスペーサのうち中間スペーサを除去し、内側スペーサおよび外側スペーサを基板から延びるように残すステップとを含む。内側スペーサおよび外側スペーサは、導体、半導体、および基板に構造体をパターン形成するために用いられるマスク要素を含むことができる。
【００１２】
また、この方法は、一連の３層のスペーサを形成するステップを含む。この方法は、マンドレル構造体の側壁に沿って内側スペーサを形成する。また、この方法は、内側スペーサの上に中間スペーサを、そして、中間スペーサの上に外側スペーサを形成する。内側スペーサが外側スペーサから１個のスペーサの幅だけ分離されるようにするために、スペーサは全て、ほぼ同じ幅を有する。
【００１３】
また、本発明は、基板の上に並列の構造体を形成する方法を提供する。この方法は、基板の上に材料層を形成する。そして、この方法は、材料層の上に、ほぼ垂直な側壁を有するマンドレル構造体を形成する。この方法は、マンドレル構造体の側壁の上に、一連の３層またはそれ以上のスペーサ層を形成する。そして、この方法は、マンドレル構造体とスペーサのうちの一つおきの（ａｌｔｅｒｎａｔｅ ｌａｙｅｒ）スペーサ層とを除去し、均等に離間されたスペーサ層を下にある材料から延びるように残す。この方法は、内側スペーサおよび外側スペーサをマスクとして使用して材料層にパターン形成し、均等に離間されたスペーサ層により保護された領域を、多数のフィンとして基板から延びるように残す。
【００１４】
図面を参照すると共に、以下の本発明の好ましい実施形態の詳細な説明から、本発明をより理解できるであろう。
【発明を実施するための最良の形態】
【００１５】
前述の通り、本発明は、これまでは１個だけのＦｉｎＦＥＴを形成できたスペースに、２つまたはそれ以上のＦｉｎＦＥＴを形成することを可能にし、それによりＦｉｎＦＥＴの密度をおよそ２倍（４倍等）にすることができる。本発明により使用される構造体を、平面図である図１に示す。図１は、４個の別々のトランジスタを画定する４個のフィン１００、１０２を示す。より詳細には、フィン１００はＰ型電界効果トランジスタ（Ｐ型ＦＥＴ）を形成し、フィン１０２はＮ型電界効果トランジスタ（Ｎ型ＦＥＴ）を形成する。絶縁体１０４が２個のフィンを分離する。フィンのチャネル領域を取り囲むゲートを部材１０６として示す。ゲート・コンタクトを部材１１２として示し、示されている種々のトランジスタのソースおよびドレインのコンタクトを部材１０８として示す。部材１１０は、種々のトランジスタを分離する分離領域を有することが可能な絶縁体領域を表わす。図１は相補的なＮ型およびＰ型トランジスタを示すが、当業者は、本開示を読んだ後に、この構造体が相補型トランジスタに限定されるものではなく、どんな形態のトランジスタを基礎とする構造体も含む可能性があることを理解するであろう。本説明は、代表例の２ＦｉｎＦＥＴ構造体に焦点を合わせているが、当業者は、本開示を読んだ後に、この構造体が対のものに限定されるのではなく、多数のＦｉｎＦＥＴを形成できることを理解するであろう。
【００１６】
図２乃至図２３は、デバイス（ｄｅｖｉｃｅ）を製造するときの種々のプロセス段階を示す。図２は、基板２０、酸化物層２１、シリコン層２２およびマスキング層２３（酸化物または他のマスキング材料等）を含む積層構造体の断面図である。基板２０、酸化物層２１およびシリコン層２２が、下に横たわる基板２０からシリコン２２を分離してトランジスタの性能を劇的に高めるシリコン・オン・インシュレータ（ＳＯＩ）構造体を構成する。
【００１７】
図３の平面図および図４の断面図に示すように、マスキング層２３にパターン形成して多角形（ｐｏｌｙｇｏｎ）構造体２３（ストライプ、メサ、マンドレル、矩形ボックス等）を形成する。そして、図５および図６の平面図および断面図に示すように、一連の側壁スペーサ６０乃至６２をメサ２３の周囲に形成する。側壁スペーサ６０乃至６２は、材料を堆積し、垂直面から材料を除去するのよりもかなり高い速度で水平面から材料を除去する選択的異方性エッチングプロセスを行うことにより形成される。このプロセスは、存在する構造体の側壁に沿ってのみ、堆積された材料を残す。側壁スペーサを形成するこのプロセスを、図５および図６に示す３個の異なる側壁スペーサ６０乃至６２を形成するために繰り返す。内側および外側の側壁スペーサ６０、６２は、固い材料（Ｓｉ３Ｎ４または他の固いマスキング材料等）で形成され、中間のスペーサ６１は、内側および外側のスペーサ６０、６２に対して選択的にエッチングできるように、酸化物または他の材料のような犠牲材料で形成される。
【００１８】
スペーサ技術を使用する利点の一つは、スペーサを、現在のリソグラフ技術を使用して形成することが可能な最小サイズのリソグラフ構造体よりも小さいサイズにできることである。例えば、メサ２３の幅が、現在のリソグラフ技術で可能な限り最小の幅であるならば、メサ２３の側面に形成されるスペーサは、リソグラフのサイズを下回る（リソグラフのサイズで可能な最小のものより小さい）であろう。更に、スペーサは、メサ構造２３とおよび互いに自己整合（自己位置合わせ）し、スペーサを位置合わせする必要が省ける。
【００１９】
次に、図７および図８の平面図および断面図に示すように、シリコン２２のようなより固い構造体と内側および外側のスペーサ６０、６２には実質上影響を及ぼさずにメサ２３およびスペーサ６１を除去する選択的エッチングプロセスを使用して、犠牲スペーサ６１およびマンドレル２３を除去する。いくつかの特定の材料が本開示で言及されているが、事実上、メサ２３および中間のスペーサ６１を、内側および外側のスペーサ６０、６２に対して選択的に除去できるのであれば、どんな材料もここで示す構造体に使用できるであろう。中間のスペーサ６１およびメサ２３は、双方の構造体を同時に除去できるように、同じ材料（または非常に類似した材料）で形成されることが好ましい。
【００２０】
図９では、マスクとしてスペーサ６０、６２を使用するエッチングプロセスでシリコン２２にパターン形成する。更に、この段階の前または後で、スペーサを平坦化して、上面上のどんな丸みも除去することができる。以下の説明は、ＦｉｎＦＥＴを形成するためにパターン化された構造体を使用するものであるが、当業者であれば、構造体自体は、導体、半導体、絶縁体、構造的な支持体、マスク等として使用できることを（本開示に照らしてみると）理解できるであろう。従って、以下の説明はトランジスタに焦点を合わせているが、本発明はそれに限定されない。図９はまた、フィンのチャネル領域にドープするイオン注入プロセスを示す。この例では、イオン注入はＮ型およびＰ型である。しかし、特定の設計要件に応じて多くの他のタイプのトランジスタを形成することができ、本発明は、これらの例示的な実施形態で用いられる特定のタイプのトランジスタに限定されない。更に、この例では、スペーサ６０の下のシリコン部分が第１型の注入（Ｐ型）のみを受け、スペーサ６２の下のシリコン部分が第２型の注入（Ｎ型）のみを受けるように、イオン注入に角度をつける。角度をつけた注入プロセスを用いると、注入が向けられる垂直方向に近い方のスペーサおよびフィンが、注入が向けられる垂直方向から遠い方の隣接したフィンを保護する。
【００２１】
次に、図１０に示すように、ゲート１００を、フィンの対のそれぞれを覆うようにパターン形成する。ＦｉｎＦＥＴの技術においては一般的であるように、ゲート１００は、フィンの中央部分（フィンのチャネル領域）に沿って、フィンの側部（両側）および頂部の両方を取り囲む。図１０のＡ−Ａ線で示す領域は図１１の断面図に示され、図１０のＢ−Ｂ線で示す領域は図１２の断面図に示される。Ｎ型ドープされたシリコンの上にあるゲート部分に対してＰ型ドープされたシリコンの上にあるゲート部分に異なる仕事関数を与えるために、ゲートは、上記でチャネル領域２２にドープするために行ったように異なるタイプの角度のついた（並列のフィンの縦方向に対して全て垂直な異なる角度からの）注入を受けることができる。或いはまた、ゲート材料自体は前もってドープされる（堆積される前にある程度の不純物を含む）ことができ、そして、ゲート導体の片側に追加的に角度をつけたドーピング注入を行って、ゲート構造体１００の片側に異なる注入が行われてゲート導体のその側の仕事関数が変化するようにすることができる。もう一度、角度をつけた注入を行うことで、角度をつけた注入が向けられた方向から遠い方のゲート導体の側面が注入から保護され、それによりゲート導体の異なる部分が異なる仕事関数の注入を受けることができる。この後で、図１３に示すように、フィンのソースおよびドレイン領域（ゲート導体で覆われていない領域）１３０が、ソースおよびドレインのドーパントを受け入れる。ソースおよびドレインに異なるドーパントが用いられる場合には、上述のように垂直方向の異なる角度からの異なる不純物の角度をつけた注入を再度利用することで、個々のフィンに選択的にドープすることができる。
【００２２】
図１４および図１５は、構造体全体を覆うように堆積された共形（コンフォーマル）誘電体層１４０（窒化物等のような）を示す。図１４はＡ−Ａ線に沿った断面図であり、一方、図１５はＢ−Ｂ線に沿った断面図である。図１６および図１７は、フィンのソースおよびドレイン領域１３０の間以外の全ての区域から、例えば、選択的エッチングプロセスの中で、次に誘電体１４０を除去することを示す。実際には、図１７に示すように、誘電体１４０は、フィンの頂部より下に平らに陥凹させ（くぼませ）られる。図１７は、図１６の平面図のＡ−Ａ線に沿った断面図である。上述の通り、誘電体１４０はソース／ドレイン領域１３０の間にのみ残るので、Ｂ−Ｂ線に沿った図は、図１２に示されたものと同じになるであろう。
【００２３】
Ａ−Ａ線に沿ったソース／ドレイン領域の断面図である図１８に示すように、露出されたシリコン領域２２は、シリサイド化されてシリサイド（ｓｉｌｉｃｉｄｅ）領域１８１を形成する。次に、タングステン１８０のような導体を、構造体全体を覆うように堆積する。図１９は、Ｂ−Ｂ線に沿って見た、フィンのチャネル領域およびゲートを覆うタングステン１８０を示す。図２０および図２１では、タングステンをフィンの頂部より下に陥凹させる。図２０はＡ−Ａ線に沿ったソース／ドレイン領域の断面図であり、図２１はＢ−Ｂ線に沿ったゲート／チャネル領域の断面図である。
【００２４】
図２２は、Ａ−Ａ線に沿ったソース／ドレイン領域の断面図を示し、フィンの組の間の領域２２０からタングステンを除去するためにタングステン１８０をパターン形成する追加的なプロセスを示す。図２３は、Ｂ−Ｂ線に沿ったチャネル／ゲート領域でのタングステン１８０の同じパターン形成２２０を示す。図１は、タングステン１８０を上述した種々のコンタクト１０８、１１２等へと追加的にパターン形成することを示す。更に、図１に示す構造体は、異なる構造体を分離するために堆積された追加的な誘電体を有する。当業者に良く知られるように、構造体を完成するために種々の平坦化プロセスを行うことができる。
【００２５】
図２４は、配線パターン２４８で交差結合されたトランジスタ２４４乃至２４７の対（それぞれのボックスは、一対の並列相補型トランジスタを示す）を含む本発明の高密度ＳＲＡＭセル構造体の略図である。部材２４１がアース線を示し、部材２４２が電圧線を示す。部材２４９がビット線（ＢＬ）コンタクトを示す。部材２４３がトランジスタへアクセスするゲートとして機能するワード線（ＷＬ）を示す。図２４は本発明のトランジスタを使用する一つの例示的な回路を示すが、当業者は、本発明により多くの追加的な異なるＦｉｎＦＥＴを基礎とする構造体を作成できることを（本開示に照らしてみると）理解できるであろう。
【００２６】
上述の通り、本発明のプロセスは、ＦｉｎＦＥＴデバイスの密度をほぼ２倍にする構造体を製造する。本発明は、異なるトランジスタのフィンを互いにより近くに形成できる（１個のスペーサの幅だけ分離される）ように、そして、フィンのサイズに関してリソグラフィによるサイズを下回るように（ｓｕｂ−ｌｉｔｈｏｇｒａｐｈｉｃ）フィンが形成できるようにスペーサ技術を用いる。また、本発明は、一方のフィンが他方のフィン（それぞれのフィンの組において）を保護してフィンに選択的に異なるドープがなされることを可能にする、角度をつけたイオン注入を提供する。従って、本発明によって、容易に相補型トランジスタを製造できる。相補型トランジスタは、ゲートを共有し、個別にコンタクトをとることができ、より小面積の集積回路を形成可能にする。また、本発明は、トランジスタに形成することができる、すなわち、それぞれのフィンを個別にコンタクトさせるために配線またはレジスタとして使用できるフィンの対を形成する方法を提供する。
【００２７】
本発明は好ましい実施形態について説明されているが、当業者であれば、本発明を、添付の特許請求の範囲の精神および範囲内での変更を伴って実施できることを認識するであろう。
【図面の簡単な説明】
【００２８】
【図１】本発明に係るデュアル密度（ｄｕａｌ−ｄｅｎｓｉｔｙ）構造体の略図である。
【図２】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図３】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図４】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図５】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図６】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図７】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図８】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図９】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図１０】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図１１】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図１２】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図１３】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図１４】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図１５】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図１６】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図１７】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図１８】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図１９】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図２０】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図２１】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図２２】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図２３】本発明に係る、部分的に完成されたデュアル密度ＦｉｎＦＥＴ構造体の略図である。
【図２４】本発明に係る、交差結合されたＦｉｎＦＥＴ構造体の略図である。
【特許請求の範囲】
【請求項１】
フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を用いる集積回路構造体であって、
第１フィンを有する第１ＦｉｎＦＥＴと、
前記第１フィンに並列に延在する第２フィンを有する第２ＦｉｎＦＥＴと、
前記第１ＦｉｎＦＥＴおよび前記第２ＦｉｎＦＥＴのソース／ドレイン領域の間に配置された絶縁体フィンと、
を含み、
前記絶縁体フィンは、前記第１ＦｉｎＦＥＴと前記第２ＦｉｎＦＥＴとの間隔が１個のフィンの幅とほぼ等しくなるように、前記第１フィンおよび前記第２フィンとほぼ同じ寸法の幅を有する、
集積回路構造体。
【請求項２】
前記第１ＦｉｎＦＥＴおよび前記第２ＦｉｎＦＥＴのチャネル領域を覆うように形成された共通ゲートを更に含む、請求項１に記載の集積回路構造体。
【請求項３】
前記共通ゲートが、前記第１ＦｉｎＦＥＴに隣接する第１不純物ドーピング領域と、前記第２ＦｉｎＦＥＴに隣接する第２不純物ドーピング領域とを含む、請求項２に記載の集積回路構造体。
【請求項４】
前記第１不純物ドーピング領域と前記第２不純物ドーピング領域との差異が、前記共通ゲートに、前記第１ＦｉｎＦＥＴと前記第２ＦｉｎＦＥＴとの差異に関係した異なる仕事関数を与える、請求項３に記載の集積回路構造体。
【請求項５】
前記第１フィンおよび前記第２フィンがほぼ同じ幅を有する、請求項１に記載の集積回路構造体。
【請求項６】
相補的フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を用いる集積回路構造体であって、
第１フィンを有する第１型ＦｉｎＦＥＴと、
前記第１フィンに並列に延在する第２フィンを有する第２型ＦｉｎＦＥＴと、
前記第１型ＦｉｎＦＥＴおよび前記第２型ＦｉｎＦＥＴのソースおよびドレイン領域の間に配置された絶縁体フィンと、
を含み、
前記絶縁体フィンは、前記第１型ＦｉｎＦＥＴと前記第２型ＦｉｎＦＥＴとの間隔が１個のフィンの幅とほぼ等しくなるように、前記第１フィンおよび第２フィンとほぼ同じ寸法の幅を有し、
前記第１型ＦｉｎＦＥＴおよび前記第２型ＦｉｎＦＥＴのチャネル領域を覆うように共通ゲートが形成された、
集積回路構造体。
【請求項７】
前記共通ゲートが、前記第１型ＦｉｎＦＥＴに隣接する第１不純物ドーピング領域と、前記第２型ＦｉｎＦＥＴに隣接する第２不純物ドーピング領域とを含む、請求項６に記載の集積回路構造体。
【請求項８】
前記第１不純物ドーピング領域と前記第２不純物ドーピング領域との差異が、前記共通ゲートに、前記第１型ＦｉｎＦＥＴと前記第２型ＦｉｎＦＥＴとの差異に関係した異なる仕事関数を与える、請求項７に記載の集積回路構造体。
【請求項９】
前記第１フィンおよび前記第２フィンがほぼ同じ幅を有する、請求項６に記載の集積回路構造体。
【請求項１０】
並列フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）の対を形成する方法であって、
基板の上に半導体層を形成するステップと、
前記半導体層の上に、ほぼ垂直な側壁を有するマンドレル構造体を形成するステップと、
前記マンドレル構造体の前記側壁の上に、一連の３層のスペーサを形成するステップと、
前記マンドレル構造体と前記スペーサのうちの中間スペーサとを除去し、内側スペーサと外側スペーサとを前記半導体層から延びるように残すステップと、
前記内側スペーサおよび前記外側スペーサをマスクとして使用して前記半導体層にパターン形成し、前記内側スペーサおよび前記外側スペーサによって保護される領域が第１フィンおよび第２フィンとして前記基板から延びるように残すステップと、
前記第１フィンおよび前記第２フィンにチャネル領域を画定するステップと、
前記第１フィンおよび前記第２フィンの中央領域を覆うようにゲート導体を形成するステップと、
前記第１フィンおよび前記第２フィンの、前記ゲート導体により保護されない部分にドープして、前記第１フィンおよび第２フィンにソースおよびドレイン領域を形成するステップと、
前記第１フィンのソースおよびドレイン領域を、前記第２フィンのソースおよびドレイン領域から絶縁するステップと、
を含む方法。
【請求項１１】
前記一連の３層のスペーサを形成する前記ステップが、
前記マンドレル構造体の側壁に沿って前記内側スペーサを形成するステップと、
前記内側スペーサの上に前記中間スペーサを形成するステップと、
前記中間スペーサの上に前記外側スペーサを形成するステップと、
を含む、請求項１０に記載の方法。
【請求項１２】
前記第１フィンが第１ＦｉｎＦＥＴからなり、前記第２フィンが第２ＦｉｎＦＥＴからなる、請求項１０に記載の方法。
【請求項１３】
前記ソースおよびドレイン領域にドープする前記ステップにおいて、前記第１ＦｉｎＦＥＴおよび前記第２ＦｉｎＦＥＴのソースおよびドレイン領域に異なる角度で異なるドーパントを注入する、請求項１２に記載の方法。
【請求項１４】
前記マンドレル構造体が２個の並列の側壁を含み、前記方法が前記側壁のそれぞれに隣接するＦｉｎＦＥＴの対を同時に形成する、請求項１０に記載の方法。
【請求項１５】
前記除去するステップにおいて前記マンドレルおよび前記中間スペーサを１工程で除去するために、前記マンドレル構造体および前記中間スペーサを同じ材料により構成する、請求項１０に記載の方法。
【請求項１６】
前記ソースおよびドレイン領域を絶縁する前記ステップが、前記第１フィンおよび前記第２フィンを覆うように誘電体材料を堆積するステップと、前記第１フィンおよび前記第２フィンの前記ソースおよびドレイン領域の間を除く全ての区域から前記誘電体材料を除去するステップとを含む、請求項１０に記載の方法。
【請求項１７】
相補的並列フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）の対を形成する方法であって、
基板の上に半導体層を形成するステップと、
前記半導体層の上に、ほぼ垂直な側壁を有するマンドレル構造体を形成するステップと、
前記マンドレル構造体の前記側壁の上に、一連の３層のスペーサを形成するステップと、
前記マンドレル構造体と前記スペーサのうちの中間スペーサとを除去し、内側スペーサと外側スペーサとを前記半導体層から延びるように残すステップと、
前記内側スペーサおよび前記外側スペーサをマスクとして使用して前記半導体層にパターン形成し、前記内側スペーサおよび前記外側スペーサによって保護される領域が第１フィンおよび第２フィンとして前記基板から延びるように残すステップと、
角度をつけた注入を使用して、前記第１フィンおよび前記第２フィンのチャネル領域に互いが異なるようにドープするステップと、
前記第１フィンおよび前記第２フィンの中央領域を覆うようにゲート導体を形成するステップと、
前記第１フィンおよび前記第２フィンの、前記ゲート導体により保護されない部分にドープして、前記第１フィンおよび第２フィンにソースおよびドレイン領域を形成するステップと、
前記第１フィンのソースおよびドレイン領域を、前記第２フィンのソースおよびドレイン領域から絶縁するステップと、
を含む方法。
【請求項１８】
前記チャネル領域にドープする前記ステップは、前記第１フィンが前記第２フィンを保護して該第２フィンが第１チャネル・ドーピング種を受容しないようにするために、前記第１フィンにほぼ垂直な角度から第１チャネル・ドーピング種を第１フィンにドープすることを含む、請求項１７に記載の方法。
【請求項１９】
前記半導体層を形成する前記ステップが、前記半導体層の内部に第２チャネル・ドーピング種を与えることを含む、請求項１８に記載の方法。
【請求項２０】
前記チャネル領域にドープする前記ステップはさらに、前記第２フィンが前記第１フィンを保護して該第１フィンが第２チャネル・ドーピング種を受容しないようにするために、前記第２フィンにほぼ垂直な角度から第２チャネル・ドーピング種を第２フィンにドープすることを含む、請求項１８に記載の方法。
【請求項２１】
前記一連の３層のスペーサを形成する前記ステップが、
前記マンドレル構造体の側壁に沿って前記内側スペーサを形成するステップと、
前記内側スペーサの上に前記中間スペーサを形成するステップと、
前記中間スペーサの上に前記外側スペーサを形成するステップと、
を含む、請求項１７に記載の方法。
【請求項２２】
前記ソースおよびドレイン領域にドープする前記ステップにおいて、前記第１フィンおよび前記第２フィンのソースおよびドレイン領域に異なる角度で異なるドーパントを注入する、請求項１７に記載の方法。
【請求項２３】
前記マンドレル構造体は２個の並列の側壁を含み、前記側壁のそれぞれに隣接する複数の並列ＦｉｎＦＥＴを同時に形成する、請求項１７に記載の方法。
【請求項２４】
前記除去するステップにおいて前記マンドレルおよび前記中間スペーサを１工程で除去するために、前記マンドレル構造体および前記中間スペーサを同じ材料により構成する、請求項１７に記載の方法。
【請求項２５】
前記ソースおよびドレイン領域を絶縁するプロセスが、前記第１フィンおよび前記第２フィンを覆うように誘電体材料を堆積するステップと、前記第１フィンおよび前記第２フィンの前記ソースおよびドレイン領域の間を除く全ての区域から前記誘電体材料を除去するステップとを含む、請求項１７に記載の方法。
【請求項２６】
基板の上に並列フィン構造体を形成する方法であって、
半導体層の上にほぼ垂直な側壁を有するマンドレル構造体を形成するステップと、
前記マンドレル構造体の前記側壁の上に、一連の３層またはそれ以上のスペーサ層を形成するステップと、
前記マンドレル構造体と前記スペーサのうちの一つおきのスペーサとを除去し、内側スペーサと外側スペーサとを前記基板から延びるように残すステップと、
を含む方法。
【請求項２７】
前記内側スペーサおよび前記外側スペーサが、導体、半導体、絶縁体、および前記基板に構造体をパターン形成するために用いられるマスク要素の１つを含む、請求項２６に記載の方法。
【請求項２８】
前記一連の３層のスペーサを形成する前記ステップが、
前記マンドレル構造体の側壁に沿って前記内側スペーサを形成するステップと、
前記内側スペーサの上に中間スペーサを形成するステップと、
前記中間スペーサの上に前記外側スペーサを形成するステップと、
を含む、請求項２６に記載の方法。
【請求項２９】
前記内側スペーサが前記外側スペーサから１個のスペーサの幅だけ分離されるようにするために、スペーサは全て、ほぼ同じ幅を有する、請求項２６に記載の方法。
【請求項３０】
基板の上に並列の構造体を形成する方法であって、
前記基板の上に材料層を形成するステップと、
前記材料層の上にほぼ垂直な側壁を有するマンドレル構造体を形成するステップと、
前記マンドレル構造体の前記側壁の上に、一連の３層のスペーサを形成するステップと、
前記マンドレル構造体と前記スペーサのうちの中間スペーサとを除去し、内側スペーサと外側スペーサとを前記材料層から延びるように残すステップと、
前記内側スペーサおよび前記外側スペーサをマスクとして使用して前記材料層にパターン形成し、前記内側スペーサおよび前記外側スペーサによって保護される領域が第１フィンおよび第２フィンとして前記基板から延びるように残すステップと、
を含む方法。
【請求項３１】
前記材料層が、導体、半導体および絶縁体の１つを含む、請求項３０に記載の方法。
【請求項３２】
前記一連の３層のスペーサを形成する前記ステップが、
前記マンドレル構造体の側壁に沿って前記内側スペーサを形成するステップと、
前記内側スペーサの上に前記中間スペーサを形成するステップと、
前記中間スペーサの上に前記外側スペーサを形成するステップと、
を含む、請求項３０に記載の方法。
【請求項３３】
前記内側スペーサが前記外側スペーサから１個のスペーサの幅だけ分離されるようにするために、スペーサは全て、ほぼ同じ幅を有する、請求項３０に記載の方法。
【請求項１】
フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を用いる集積回路構造体であって、
第１フィンを有する第１ＦｉｎＦＥＴと、
前記第１フィンに並列に延在する第２フィンを有する第２ＦｉｎＦＥＴと、
前記第１ＦｉｎＦＥＴおよび前記第２ＦｉｎＦＥＴのソース／ドレイン領域の間に配置された絶縁体フィンと、
を含み、
前記絶縁体フィンは、前記第１ＦｉｎＦＥＴと前記第２ＦｉｎＦＥＴとの間隔が１個のフィンの幅とほぼ等しくなるように、前記第１フィンおよび前記第２フィンとほぼ同じ寸法の幅を有する、
集積回路構造体。
【請求項２】
前記第１ＦｉｎＦＥＴおよび前記第２ＦｉｎＦＥＴのチャネル領域を覆うように形成された共通ゲートを更に含む、請求項１に記載の集積回路構造体。
【請求項３】
前記共通ゲートが、前記第１ＦｉｎＦＥＴに隣接する第１不純物ドーピング領域と、前記第２ＦｉｎＦＥＴに隣接する第２不純物ドーピング領域とを含む、請求項２に記載の集積回路構造体。
【請求項４】
前記第１不純物ドーピング領域と前記第２不純物ドーピング領域との差異が、前記共通ゲートに、前記第１ＦｉｎＦＥＴと前記第２ＦｉｎＦＥＴとの差異に関係した異なる仕事関数を与える、請求項３に記載の集積回路構造体。
【請求項５】
前記第１フィンおよび前記第２フィンがほぼ同じ幅を有する、請求項１に記載の集積回路構造体。
【請求項６】
相補的フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を用いる集積回路構造体であって、
第１フィンを有する第１型ＦｉｎＦＥＴと、
前記第１フィンに並列に延在する第２フィンを有する第２型ＦｉｎＦＥＴと、
前記第１型ＦｉｎＦＥＴおよび前記第２型ＦｉｎＦＥＴのソースおよびドレイン領域の間に配置された絶縁体フィンと、
を含み、
前記絶縁体フィンは、前記第１型ＦｉｎＦＥＴと前記第２型ＦｉｎＦＥＴとの間隔が１個のフィンの幅とほぼ等しくなるように、前記第１フィンおよび第２フィンとほぼ同じ寸法の幅を有し、
前記第１型ＦｉｎＦＥＴおよび前記第２型ＦｉｎＦＥＴのチャネル領域を覆うように共通ゲートが形成された、
集積回路構造体。
【請求項７】
前記共通ゲートが、前記第１型ＦｉｎＦＥＴに隣接する第１不純物ドーピング領域と、前記第２型ＦｉｎＦＥＴに隣接する第２不純物ドーピング領域とを含む、請求項６に記載の集積回路構造体。
【請求項８】
前記第１不純物ドーピング領域と前記第２不純物ドーピング領域との差異が、前記共通ゲートに、前記第１型ＦｉｎＦＥＴと前記第２型ＦｉｎＦＥＴとの差異に関係した異なる仕事関数を与える、請求項７に記載の集積回路構造体。
【請求項９】
前記第１フィンおよび前記第２フィンがほぼ同じ幅を有する、請求項６に記載の集積回路構造体。
【請求項１０】
並列フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）の対を形成する方法であって、
基板の上に半導体層を形成するステップと、
前記半導体層の上に、ほぼ垂直な側壁を有するマンドレル構造体を形成するステップと、
前記マンドレル構造体の前記側壁の上に、一連の３層のスペーサを形成するステップと、
前記マンドレル構造体と前記スペーサのうちの中間スペーサとを除去し、内側スペーサと外側スペーサとを前記半導体層から延びるように残すステップと、
前記内側スペーサおよび前記外側スペーサをマスクとして使用して前記半導体層にパターン形成し、前記内側スペーサおよび前記外側スペーサによって保護される領域が第１フィンおよび第２フィンとして前記基板から延びるように残すステップと、
前記第１フィンおよび前記第２フィンにチャネル領域を画定するステップと、
前記第１フィンおよび前記第２フィンの中央領域を覆うようにゲート導体を形成するステップと、
前記第１フィンおよび前記第２フィンの、前記ゲート導体により保護されない部分にドープして、前記第１フィンおよび第２フィンにソースおよびドレイン領域を形成するステップと、
前記第１フィンのソースおよびドレイン領域を、前記第２フィンのソースおよびドレイン領域から絶縁するステップと、
を含む方法。
【請求項１１】
前記一連の３層のスペーサを形成する前記ステップが、
前記マンドレル構造体の側壁に沿って前記内側スペーサを形成するステップと、
前記内側スペーサの上に前記中間スペーサを形成するステップと、
前記中間スペーサの上に前記外側スペーサを形成するステップと、
を含む、請求項１０に記載の方法。
【請求項１２】
前記第１フィンが第１ＦｉｎＦＥＴからなり、前記第２フィンが第２ＦｉｎＦＥＴからなる、請求項１０に記載の方法。
【請求項１３】
前記ソースおよびドレイン領域にドープする前記ステップにおいて、前記第１ＦｉｎＦＥＴおよび前記第２ＦｉｎＦＥＴのソースおよびドレイン領域に異なる角度で異なるドーパントを注入する、請求項１２に記載の方法。
【請求項１４】
前記マンドレル構造体が２個の並列の側壁を含み、前記方法が前記側壁のそれぞれに隣接するＦｉｎＦＥＴの対を同時に形成する、請求項１０に記載の方法。
【請求項１５】
前記除去するステップにおいて前記マンドレルおよび前記中間スペーサを１工程で除去するために、前記マンドレル構造体および前記中間スペーサを同じ材料により構成する、請求項１０に記載の方法。
【請求項１６】
前記ソースおよびドレイン領域を絶縁する前記ステップが、前記第１フィンおよび前記第２フィンを覆うように誘電体材料を堆積するステップと、前記第１フィンおよび前記第２フィンの前記ソースおよびドレイン領域の間を除く全ての区域から前記誘電体材料を除去するステップとを含む、請求項１０に記載の方法。
【請求項１７】
相補的並列フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）の対を形成する方法であって、
基板の上に半導体層を形成するステップと、
前記半導体層の上に、ほぼ垂直な側壁を有するマンドレル構造体を形成するステップと、
前記マンドレル構造体の前記側壁の上に、一連の３層のスペーサを形成するステップと、
前記マンドレル構造体と前記スペーサのうちの中間スペーサとを除去し、内側スペーサと外側スペーサとを前記半導体層から延びるように残すステップと、
前記内側スペーサおよび前記外側スペーサをマスクとして使用して前記半導体層にパターン形成し、前記内側スペーサおよび前記外側スペーサによって保護される領域が第１フィンおよび第２フィンとして前記基板から延びるように残すステップと、
角度をつけた注入を使用して、前記第１フィンおよび前記第２フィンのチャネル領域に互いが異なるようにドープするステップと、
前記第１フィンおよび前記第２フィンの中央領域を覆うようにゲート導体を形成するステップと、
前記第１フィンおよび前記第２フィンの、前記ゲート導体により保護されない部分にドープして、前記第１フィンおよび第２フィンにソースおよびドレイン領域を形成するステップと、
前記第１フィンのソースおよびドレイン領域を、前記第２フィンのソースおよびドレイン領域から絶縁するステップと、
を含む方法。
【請求項１８】
前記チャネル領域にドープする前記ステップは、前記第１フィンが前記第２フィンを保護して該第２フィンが第１チャネル・ドーピング種を受容しないようにするために、前記第１フィンにほぼ垂直な角度から第１チャネル・ドーピング種を第１フィンにドープすることを含む、請求項１７に記載の方法。
【請求項１９】
前記半導体層を形成する前記ステップが、前記半導体層の内部に第２チャネル・ドーピング種を与えることを含む、請求項１８に記載の方法。
【請求項２０】
前記チャネル領域にドープする前記ステップはさらに、前記第２フィンが前記第１フィンを保護して該第１フィンが第２チャネル・ドーピング種を受容しないようにするために、前記第２フィンにほぼ垂直な角度から第２チャネル・ドーピング種を第２フィンにドープすることを含む、請求項１８に記載の方法。
【請求項２１】
前記一連の３層のスペーサを形成する前記ステップが、
前記マンドレル構造体の側壁に沿って前記内側スペーサを形成するステップと、
前記内側スペーサの上に前記中間スペーサを形成するステップと、
前記中間スペーサの上に前記外側スペーサを形成するステップと、
を含む、請求項１７に記載の方法。
【請求項２２】
前記ソースおよびドレイン領域にドープする前記ステップにおいて、前記第１フィンおよび前記第２フィンのソースおよびドレイン領域に異なる角度で異なるドーパントを注入する、請求項１７に記載の方法。
【請求項２３】
前記マンドレル構造体は２個の並列の側壁を含み、前記側壁のそれぞれに隣接する複数の並列ＦｉｎＦＥＴを同時に形成する、請求項１７に記載の方法。
【請求項２４】
前記除去するステップにおいて前記マンドレルおよび前記中間スペーサを１工程で除去するために、前記マンドレル構造体および前記中間スペーサを同じ材料により構成する、請求項１７に記載の方法。
【請求項２５】
前記ソースおよびドレイン領域を絶縁するプロセスが、前記第１フィンおよび前記第２フィンを覆うように誘電体材料を堆積するステップと、前記第１フィンおよび前記第２フィンの前記ソースおよびドレイン領域の間を除く全ての区域から前記誘電体材料を除去するステップとを含む、請求項１７に記載の方法。
【請求項２６】
基板の上に並列フィン構造体を形成する方法であって、
半導体層の上にほぼ垂直な側壁を有するマンドレル構造体を形成するステップと、
前記マンドレル構造体の前記側壁の上に、一連の３層またはそれ以上のスペーサ層を形成するステップと、
前記マンドレル構造体と前記スペーサのうちの一つおきのスペーサとを除去し、内側スペーサと外側スペーサとを前記基板から延びるように残すステップと、
を含む方法。
【請求項２７】
前記内側スペーサおよび前記外側スペーサが、導体、半導体、絶縁体、および前記基板に構造体をパターン形成するために用いられるマスク要素の１つを含む、請求項２６に記載の方法。
【請求項２８】
前記一連の３層のスペーサを形成する前記ステップが、
前記マンドレル構造体の側壁に沿って前記内側スペーサを形成するステップと、
前記内側スペーサの上に中間スペーサを形成するステップと、
前記中間スペーサの上に前記外側スペーサを形成するステップと、
を含む、請求項２６に記載の方法。
【請求項２９】
前記内側スペーサが前記外側スペーサから１個のスペーサの幅だけ分離されるようにするために、スペーサは全て、ほぼ同じ幅を有する、請求項２６に記載の方法。
【請求項３０】
基板の上に並列の構造体を形成する方法であって、
前記基板の上に材料層を形成するステップと、
前記材料層の上にほぼ垂直な側壁を有するマンドレル構造体を形成するステップと、
前記マンドレル構造体の前記側壁の上に、一連の３層のスペーサを形成するステップと、
前記マンドレル構造体と前記スペーサのうちの中間スペーサとを除去し、内側スペーサと外側スペーサとを前記材料層から延びるように残すステップと、
前記内側スペーサおよび前記外側スペーサをマスクとして使用して前記材料層にパターン形成し、前記内側スペーサおよび前記外側スペーサによって保護される領域が第１フィンおよび第２フィンとして前記基板から延びるように残すステップと、
を含む方法。
【請求項３１】
前記材料層が、導体、半導体および絶縁体の１つを含む、請求項３０に記載の方法。
【請求項３２】
前記一連の３層のスペーサを形成する前記ステップが、
前記マンドレル構造体の側壁に沿って前記内側スペーサを形成するステップと、
前記内側スペーサの上に前記中間スペーサを形成するステップと、
前記中間スペーサの上に前記外側スペーサを形成するステップと、
を含む、請求項３０に記載の方法。
【請求項３３】
前記内側スペーサが前記外側スペーサから１個のスペーサの幅だけ分離されるようにするために、スペーサは全て、ほぼ同じ幅を有する、請求項３０に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公表番号】特表２００７−５２５０１５（Ｐ２００７−５２５０１５Ａ）
【公表日】平成１９年８月３０日（２００７．８．３０）
【国際特許分類】
【出願番号】特願２００６−５１７８３５（Ｐ２００６−５１７８３５）
【出願日】平成１６年６月３０日（２００４．６．３０）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０２１２７９
【国際公開番号】ＷＯ２００５／００４２０６
【国際公開日】平成１７年１月１３日（２００５．１．１３）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公表日】平成１９年８月３０日（２００７．８．３０）
【国際特許分類】
【出願日】平成１６年６月３０日（２００４．６．３０）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０２１２７９
【国際公開番号】ＷＯ２００５／００４２０６
【国際公開日】平成１７年１月１３日（２００５．１．１３）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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