半導体装置の製造方法
【課題】 SRAMセルのサイズが縮小化された場合、ゲート電極配線の抵抗要素の抵抗値を調整してSRAMセルを形成できるようにする。
【解決手段】 SRAMセルの製造時において、1回目に不純物イオンを注入するときにはイオン濃度を比較的高く低加速電圧の条件でイオン注入し、ソース/ドレイン拡散層13を形成する。2回目に不純物イオンを注入するときには、イオン濃度を比較的低く高加速電圧の条件でイオン注入し、第1の多結晶シリコン膜6の抵抗値を調整する。
【解決手段】 SRAMセルの製造時において、1回目に不純物イオンを注入するときにはイオン濃度を比較的高く低加速電圧の条件でイオン注入し、ソース/ドレイン拡散層13を形成する。2回目に不純物イオンを注入するときには、イオン濃度を比較的低く高加速電圧の条件でイオン注入し、第1の多結晶シリコン膜6の抵抗値を調整する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ソフトエラー耐性を改善するようにしたSRAMセルを含んで形成された半導体装置の製造方法に関する。
【背景技術】
【0002】
Full‐CMOS SRAMセル(Static Random Access Memory Cell)と呼ばれるメモリセルを備えた半導体装置は、6個のMOSトランジスタにより1つのメモリセルが構成されている。各メモリセルは、平面的には点対称型や線対称型などのパターンが考えられている。
ところで、このようなSRAMセルにおいては、外部から入射する中性子線やα線等により記憶内容が変化するソフトエラーの発生が問題となっている。このソフトエラー対策としては、記憶ノードとMOSトランジスタのゲート電極との間に抵抗要素を形成することで、記憶ノードのデータの記憶内容を保護することが検討されている。
【0003】
しかし、これまでのSRAMセルの構造では、ソフトエラー対策として抵抗要素を付加することによりセル面積が増大し、さらに製造工数や製造コストも増加することが問題となっている。そこで、ポリシリコン配線部の少なくとも一部に不純物を導入しない領域を形成し、不純物が導入されていない領域を高抵抗部として機能させる技術が知られている(例えば、特許文献1参照)。
【特許文献1】特開平5−235301号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
上記した特許文献1に示すものでは、次のような問題点がある。すなわち、不純物が導入されていないポリシリコンは、電圧が与えられるとこの電圧変化に伴う抵抗要素の値変化が大きく、抵抗要素の値調整が困難という問題がある。さらに近年、SRAMセルのサイズ縮小化が進んでおり、メモリセルの面積や製造工数を増すことなく抵抗要素を形成することが困難となってきている。
【0005】
本発明は、上記した問題を解決するためになされたもので、その目的は、SRAMセルのサイズが縮小化された場合に、ゲート電極配線の抵抗要素の抵抗値を調整してSRAMセルを形成することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0006】
本発明の半導体装置の製造方法は、半導体基板の上に第1の絶縁膜を介して導電層を形成する工程と、導電層の上に第2の絶縁膜を形成する工程と、導電層上の非シリサイド層形成領域を除き、前記導電層上に形成された前記第2の絶縁膜を除去する工程と、導電層の上方から所定の第1の加速電圧で不純物をイオン注入し半導体基板に拡散層を形成する工程と、第1の加速電圧よりも高加速電圧の第2の加速電圧で前記導電層に不純物をイオン注入することにより前記導電層の抵抗値を調整する工程と、非シリサイド層形成領域以外の前記導電層の上部をシリサイド化する工程とを備えたことを特徴としている。
【0007】
本発明の半導体装置の製造方法は、半導体基板の上に第1の絶縁膜を介して導電層を形成する工程と、導電層の上に第2の絶縁膜を形成する工程と、導電層上の非シリサイド層形成領域を除き、導電層上に形成された前記第2の絶縁膜を除去する工程と、導電層の上方から所定の第1の加速電圧および第1の注入量で不純物をイオン注入し、半導体基板に拡散層を形成する工程と、第1の加速電圧よりも高加速電圧の第2の加速電圧条件で、且つ、第1の注入量よりも低注入量な第2の注入量で導電層に不純物をイオン注入することにより導電層の抵抗値を調整する工程と、非シリサイド層形成領域以外の導電層の上部をシリサイド化する工程とを備えたことを特徴としている。
【発明の効果】
【0008】
本発明は、SRAMセルのサイズが縮小化された場合に、ゲート電極配線の抵抗要素の抵抗値を調整してSRAMセルを形成できるという効果を奏する。
【発明を実施するための最良の形態】
【0009】
以下、本発明をSRAM半導体記憶装置の製造方法に適用した一実施形態について、図1ないし図13を参照しながら説明する。
図1は、SRAM半導体記憶装置内に形成されるSRAMセルを模式的に示す平面図であり、ゲート電極配線の形成状態を平面図により示している。また図3は、SRAMセルの一例について、その電気的構成を示している。
【0010】
まず、この電気的構成について概略的に説明する。図3に示すように、このSRAMセルMは6個のMOSFETを備えている。これらの6個のMOSFETは、第1および第2の負荷用MOSFETTL1およびTL2、第1および第2のドライバ用MOSFETTD1およびTD2、第1および第2の転送ゲート用MOSFETTS1およびTS2からなっている。以下、これらのMOSFETTL1、TL2、TD1、TD2、TS1、TS2を単にトランジスタと称す。
【0011】
負荷用のトランジスタTL1およびTL2は、それぞれpチャンネル型のMOSFET(本発明のMOSトランジスタに相当)により構成されており、ドライバ用のトランジスタTD1およびTD2は、nチャンネル型のMOSFET(本発明のMOSトランジスタに相当)により構成されている。また、転送ゲート用のトランジスタTS1およびTS2は、nチャンネル型のMOSFET(MOSトランジスタに相当)により構成されている。
【0012】
インバータ回路I1は、負荷用のトランジスタTL1およびドライバ用のトランジスタTD1のドレインが共通に接続されると共にゲートが共通に接続されることにより構成されている。これらの各トランジスタTL1およびTD1は相補的に動作する。これらのトランジスタTD1およびTL1のドレインの共通接続点が出力端子ノード(記憶ノード)N1とされている。
【0013】
さらにインバータ回路I2は、負荷用のトランジスタTL2およびドライバ用のトランジスタTD2のドレインが共通に接続されると共にゲートが共通に接続されることにより構成されている。これらの各トランジスタTD2およびTL2が相補的に動作する。これらのトランジスタTD2およびTL2のドレインの共通接続点が出力端子ノード(記憶ノード)N2とされている。
【0014】
これらのインバータ回路I1およびI2は、電源ノードNdに与えられる電源電圧Vdd、およびグランドノードNsに与えられるグランド電位Vssが印加されることにより動作する。原理的には、これらのインバータ回路I1およびI2がクロスカップル接続されることによりSRAMセルMとしての機能を満たすことになるが、本実施形態においては、ソフトエラー対策のため次のように抵抗要素R1およびR2が形成されている。
【0015】
すなわち、インバータ回路I1の出力端子ノードN1は、抵抗要素R2を介してインバータ回路I2の入力端子ノードN3に接続されている。インバータ回路I2の出力端子ノードN2は、抵抗要素R1を介してインバータ回路I1の入力端子ノードN4に接続されている。
転送ゲート用のトランジスタTS1およびTS2は、その各ゲート電極がワード線WLに共通に接続されている。トランジスタTS1のソース/ドレインノードは、ビット線BLおよびインバータ回路I1の出力端子ノードN1間に接続されていると共に、トランジスタTS2のソース/ドレインノードはビット線/BLおよびインバータ回路I2の出力端子ノードN2間に接続されている。
【0016】
<構造について>
以下、SRAMセルMの半導体装置内の構造(パターンレイアウト)について図1および図2を参照しながら説明する。
図1において、数個のSRAMセルMの構造について示しているが、実際には半導体記憶装置として、記憶容量に対応した個数分のSRAMセルMが行列状に配置されている。また図2(a)は、図1におけるA−A’線に沿う模式的な断面図を示しており、図2(b)は、図1におけるB−B’線に沿う模式的な断面図を示している。
【0017】
これらの図1および図2に示すように、シリコン半導体基板1には、シャロートレンチ構造の素子分離領域(Shallow Trench Isolation)STIが形成されており、その素子分離領域STIにより素子分離された素子領域には、図1に示すように、Pチャンネル型のMOSトランジスタ形成用のNウェルNwと、Nチャンネル型のMOSトランジスタ形成用のPウェルPwとが形成されている。尚、NウェルNwには、電源電位Vddが与えられており、PウェルPwには、グランド電位Vssが与えられている。
【0018】
図1中、AAnはNウェルNwに形成されたNチャンネル型のMOSトランジスタのソース−ドレインチャネル領域を含むアクティブエリア(活性領域)を示している。また、AApはPウェルPwに形成されたPチャンネル型のMOSトランジスタのソース−ドレインチャネル領域を含むアクティブエリア(活性領域)を示している。また、図1および図2中、GCはアクティブエリアAApおよびAAnに直交するように配設されたゲート電極配線を示している。
【0019】
図2に示すように、ゲート電極配線GCの側壁にはスペーサSpが例えばシリコン酸化膜もしくはシリコン窒化膜により形成されており、各トランジスタTL1、TL2、TD1、TD2、TS1、TS2にはLDD(Lightly Doped Drain)構造が採用されている。
以下、構造について説明する。図2に示すように、シリコン半導体基板1のNウェルNwおよびPウェルPwにはトレンチ(溝部)2が形成されている。このトレンチ2の全内面には第1のシリコン酸化膜3が形成されている。この第1のシリコン酸化膜3は、トレンチ2内においてNウェルNwに接するように形成されている。また、シリコン半導体基板1上には、ゲート絶縁膜(第1の絶縁膜)として第2のシリコン酸化膜4が形成されている。これらの第1および第2のシリコン酸化膜3および4は、シリコン半導体基板1上とトレンチ2内面に渡って結合して形成されている。
【0020】
トレンチ2内の第1のシリコン酸化膜3上には、絶縁膜として第3のシリコン酸化膜5(STI−TEOS(Tetra-Ethoxy-Silane)膜)が形成されている。この第3のシリコン酸化膜5は、トレンチ2の全領域にシリコン酸化膜が埋込み形成されることにより構成されており、各アクティブエリアAA(AAp、AAn)間の絶縁性能を保持するために形成されている。
【0021】
第1および第2のシリコン酸化膜3および4の上には導電層として第1の多結晶シリコン膜6が形成されている。この第1の多結晶シリコン膜6は、図1に平面的に示すように、3(複数)のアクティブエリアAAp、AAnおよびAAn間上に渡りトランジスタTL1およびTD1のゲート電極に連なるように形成されている。
第1の多結晶シリコン膜6の上部の一部には、メタルシリサイド層(コバルトシリサイド層)7が形成されている。尚、コバルトによりシリサイド化された実施形態を示すが、他のメタル(例えばタングステン等)によりシリサイド化されていても良い。これにより、ゲート電極配線GCが第1の多結晶シリコン膜6およびタングステンシリサイド層7により構成されている。第1の多結晶シリコン膜6の上には、シェアードコンタクト形成領域SC2の周囲に位置して第2の絶縁膜である第1のシリコン窒化膜12が形成されている。第1のシリコン窒化膜12は、分断された第1の多結晶シリコン膜6の端部の上面に位置して形成されている。
【0022】
この第1のシリコン窒化膜12は、第1の多結晶シリコン膜6上の一部を非シリサイド化するための膜であると共に不純物注入調整用絶縁膜として機能し、この膜を形成することにより、コンタクトプラグPおよびゲート電極配線GC間の高抵抗化(すなわち抵抗要素R1の形成)が図られている。具体的には、図1および図2(a)に示すように、第1のシリコン窒化膜12は、シェアードコンタクト領域SC2の周囲に位置して形成されている。このシェアードコンタクト領域SC2は、ゲート電極配線GCおよび上層配線(図示せず)間を電気的に接続したり、トランジスタTL2のドレインおよびゲート電極配線GCを電気的に導通接続するためのコンタクトプラグPの埋込形成領域を示している。第1のシリコン窒化膜12が形成された領域を非シリサイド層形成領域と定義する。
【0023】
図1に示すように、ゲート電極配線GCは、アクティブエリアAAnおよびAApの形成方向に対して垂直方向に延設して形成されており、SRAMセルMを形成するため、回路構成上分断されている。具体的には、図2に示すように、ゲート電極配線GCは、素子分離領域STI上において分断されている。
また、ゲート電極配線GCの分断された部分には、スペーサSpが形成されている。このスペーサSpは、例えばシリコン窒化膜またはシリコン酸化膜により形成されており、第1の多結晶シリコン膜6および第1のシリコン窒化膜12の側壁にゲート電極配線GCを保護するように形成されている。これらのゲート電極配線GCおよび第1のシリコン窒化膜12およびスペーサSpを覆うように第2のシリコン窒化膜8が形成されている。
【0024】
この第2のシリコン窒化膜8は、タングステンシリサイド層7の上や第1のシリコン窒化膜12やスペーサSpの上に形成されている。第1および第2のシリコン窒化膜8および12にはシェアードコンタクト形成領域SC2に位置して孔部Haが形成されている。
また、このシリコン窒化膜8の上には、例えばBPSG膜からなる層間絶縁膜9が形成されている。また、これらの第1および第2のシリコン窒化膜8および12、層間絶縁膜9には、コンタクトホールHが形成されている。
【0025】
コンタクトホールH内には、Ti(チタン)またはTiN(チタンナイトライド)からなるバリアメタル膜10が形成されていると共に当該バリアメタル膜10の上にタングステン膜11が埋込み形成されている。バリアメタル膜10は、タングステン膜11と他の膜とが接触しないようになっている。コンタクトプラグPは、バリアメタル膜10およびタングステン膜11により構成されており、ゲート電極配線GCおよび上層配線(図示せず)を電気的に接続するように構成されている。
【0026】
このコンタクトプラグPは、所謂シェアードコンタクト構造により形成されており、図1および図2(b)に示すように、トランジスタTL1のゲート電極をトランジスタTL2のドレイン領域に電気的に接続したり、上層配線層(図示せず)を介してトランジスタTD2のドレイン領域に電気的に接続するように形成されている。また、図2(b)に示すように、トランジスタTL2のソース/ドレイン拡散層SD領域には接触抵抗の低減を図るためのコンタクト領域CCが形成されている。このコンタクト領域CCは、サリサイド工程によりトランジスタのソース/ドレイン拡散層SDの上部がシリサイド化されることにより形成されている。
【0027】
図1および図2(a)並びに図2(b)に示すように、シェアードコンタクト形成領域SC2においては、コンタクトプラグPがシリコン半導体基板1のNウェル領域Nwに形成されたp型のドレイン拡散層SDのコンタクト領域CCと第1の多結晶シリコン膜6とを電気的に導通するように形成される。したがって、シェアードコンタクト形成領域SC2においては、トランジスタTL2のドレイン拡散層SDのコンタクト領域CCとシェアードコンタクト形成領域SC2の第1の多結晶シリコン膜6との間は略導通状態となる。
【0028】
また、この他にも、図1に示すように、ワード線WLに接続するためのワード線コンタクト領域CW、ビット線BL、/BLに接続するためのビット線コンタクト領域CB、電源(Vdd)コンタクト領域CD、グランド(Vss)コンタクト領域CS、トランジスタTL2のゲート電極をトランジスタTL1およびTD1のドレイン領域に接続するための構造が構成されている。尚、図1において、ノードN1は、シェアードコンタクト領域SC1およびノードコンタクト領域NC1において上層配線層(図示せず)により電気的に接続されている。さらに、ノードN2は、シェアードコンタクト領域SC2およびノードコンタクト領域NC2において上層配線層(図示せず)により電気的に接続されている。
【0029】
<製造方法について>
以下、図4ないし図13をも参照しながらSRAMセルの製造方法について、特に本実施形態の製造方法の特徴にかかわる部分を中心に説明する。これらの図4ないし図13は、図1におけるA−A’線に沿う断面図を模式的に示しており、それぞれ要部の一製造工程を示すものである。
【0030】
まず、図4に示す構造の形成工程について説明する。シリコン半導体基板1上にシリコン酸化膜(図示せず)を形成し、その上にマスク材(例えばシリコン酸化膜および/またはシリコン窒化膜:図示せず)を形成する。さらに、このマスク材の上にアクティブエリアAAを覆うようにレジスト(図示せず)をパターニング形成する。
このレジスト(図示せず)をマスクとしてマスク材をエッチング除去することで素子分離領域STI形成用の孔を形成し、さらにレジストもしくは残存したマスク材をマスクとしてトレンチ2を形成する。さらに、トレンチ2内面を薄く酸化することでトレンチ2内面に第1のシリコン酸化膜3を形成する。NウェルNwおよびpウェル(図4には図示せず)を形成し、そして、レジストをアッシングにより除去する。
【0031】
トレンチ2内面に形成された第1のシリコン酸化膜3上に第3のシリコン酸化膜(STI−TEOS膜)5を埋込み形成する。そして、残存したマスク材をマスクとして第3のシリコン酸化膜5を平坦化し、マスク材を除去する。さらにシリコン半導体基板1の上を酸化することによりゲート絶縁膜として第2のシリコン酸化膜4を形成する。そして、Nウェル領域NwおよびPウェル領域Pwを形成する。
【0032】
次に、図5に示すように、第2および第3のシリコン酸化膜4および5の上に第1の多結晶シリコン膜6を形成し、この第1の多結晶シリコン膜6の上に第1のシリコン窒化膜12を形成する。この第1のシリコン窒化膜12は、その膜厚が例えば400オングストロームで形成されている。この膜厚は、後工程において層間絶縁膜9を埋込み形成するときに、隣接するゲート電極配線GC間にボイドが発生しない程度に調整された膜厚である。
【0033】
次に、この第1のシリコン窒化膜12の上にレジスト(図示せず)を塗布し、このレジストをリソグラフィ技術によりパターニング形成し、図6に示すように、シェアードコンタクト形成領域SC2を含む非シリサイド層形成領域に第1のシリコン窒化膜12が残存するように、シリサイド層形成領域SLに形成された第1のシリコン窒化膜12を除去する。尚、最終的に、第1のシリコン窒化膜12の残存領域下の第1の多結晶シリコン6の部分が高抵抗領域となる。
【0034】
次に、図7に示すように、第1の多結晶シリコン膜6および第1のシリコン窒化膜12上にレジスト(図示せず)を塗布し、リソグラフィ法によりこのレジストをパターニング形成し、第1のシリコン窒化膜12および第1の多結晶シリコン膜6を分断し、レジストをアッシングにより除去する。
次に、図8に示すように、分断された第1の多結晶シリコン膜6および第1のシリコン窒化膜12の側壁にシリコン窒化膜をスペーサSpとして形成する。
【0035】
次に、図9に示すように、PウェルPw、NウェルNw領域に不純物を注入することで、シリコン半導体基板1のソース/ドレイン拡散層領域に拡散層13を形成する。このとき、不純物の注入量は、第1の多結晶シリコン膜6の中に不純物が注入される量を少なくするように従来方法の不純物注入量よりも少なくする。例えば、従来方法ではP型のMOSトランジスタのソース/ドレイン拡散層に対してボロン(B)を4.0×1015[cm-2]程度注入しているが、この注入量を少なくし、例えば3.0×1015[cm-2]とする。
【0036】
また、このとき、不純物注入の加速電圧を低下させることも効果的である。例えば、従来7[keV]で行われている加速電圧を5[keV]として不純物を注入すると、注入される不純物が第1のシリコン窒化膜12内に留まり第1の多結晶シリコン膜6中に不純物が注入されなくなる。このとき、第1のシリコン窒化膜12の残存領域下の第1の多結晶シリコン膜6には不純物がほとんど注入されないため、第1のシリコン窒化膜12の残存領域下における第1の多結晶シリコン膜6は不純物が注入される領域に比較して高抵抗となる。
【0037】
その後、図10に示すように、加速電圧を上昇させて第2の加速電圧により不純物注入を行い第1の多結晶シリコン膜6中の抵抗値調整を行う。このとき、図10(a)に示すように、イオンインプランテーション時のイオン濃度は高さ方向のある所定位置にピーク値Rpをとり、この位置を基準として第1のシリコン窒化膜12および第1の多結晶シリコン膜6中の高さ方向(図中上下方向)に拡散して分布するが、このとき、図10(a)に示すように、不純物注入時のピーク濃度Rpを、第1の多結晶シリコン膜6内に設定するような加速電圧により行うことが望ましい。
【0038】
また、加速電圧を5[keV](第1の加速電圧)よりも高い加速電圧(第2の加速電圧:例えば15[keV])に設定して不純物イオンを注入することが望ましい。さらに、不純物イオンの注入量を、例えば、第1の注入量(例えば3.0×1015[cm-2])よりも下回る第2の注入量(例えば5.0×1013〜5.0×1014[cm-2]の間の所定注入量)とすることが望ましい。言い換えると、不純物注入時のイオン注入量を、1回目の不純物イオン注入量に比較して1桁から2桁程度低くすることが望ましい。
【0039】
すると、多数のSRAMセルMを作成する過程において、第1のシリコン窒化膜12の成膜時に膜厚のばらつきが生じたとしても、第1の多結晶シリコン膜6に対する不純物注入量の変動が少ないため抵抗値変化が少なくなる。尚、不純物イオンの注入工程は、複数回に分けて注入すれば必要に応じて2回でも3回でもそれ以上でも良い。
この場合、図10に示すように、不純物イオンを2回目に注入したときに、シリコン半導体基板1内に不純物イオンが到達する場合もあるが、イオンインプランテーション時の不純物イオン濃度が1回目のイオン注入量に比較して低いため、たとえシリコン半導体基板1内におけるアクティブエリアAA内に不純物イオンが到達したとしても、ショートチャネル効果が悪化することがなくなり、トランジスタTrの閾値電圧調整誤差がほぼ無視できる程度になる。
【0040】
これにより、2回目の不純物イオンの注入工程が、トランジスタTrの特性に悪影響を与えることがなくなる。尚、このトランジスタTrは、シリコン半導体基板1に形成される一般的なトランジスタを示しており、SRAMセルMを構成するトランジスタTL1、TD1、TL2、TD2、TS1、TS2であっても、SRAMセルMを駆動するための周辺回路を構成するトランジスタ等であっても良い。
【0041】
そして、図11に示すように、コバルト等によるメタルをスパッタリング処理することにより、コバルトを第1の多結晶シリコン膜6とサリサイド反応させた後、反応していない部分のコバルトを除去することにより、第1のシリコン窒化膜12の残存領域下以外について第1の多結晶シリコン膜6の上部にメタルシリサイド層7を形成すると共に第2のシリコン窒化膜12の残存領域下にシリサイド層の非形成領域を生成する。
【0042】
そして、この上に図12に示すように第2のシリコン窒化膜8を形成し、その上にシリコン酸化膜(例えばBPSG(Boron-phospho silicate glass)膜)からなる層間絶縁膜9を埋込み形成する。そして、図13に示すように、この層間絶縁膜9および第1および第2のシリコン窒化膜12および8にコンタクトホールHを形成する。この図13においては、コンタクトホールHの形成部分は、第1の多結晶シリコン膜6上の所謂シェアードコンタクト形成領域SC2上およびその上方に形成される。
【0043】
この後、コンタクトホールH内面にメタルバリア層10を形成すると共に、このメタルバリア層10の上にタングステン層11を埋込み形成することにより、コンタクトプラグPを形成する。このとき同時に、各ノード間コンタクトや電源線コンタクト、グランド線コンタクト等の各種コンタクトを形成する。このとき、シェアードコンタクト形成領域SC2内における第1のシリコン窒化膜12にコンタクトホールHを形成しコンタクトプラグPを埋込み形成すると、メタルシリサイド層7の非形成部分においてコンタクトプラグPおよび第1の多結晶シリコン層6が接触することになるため、メタルシリサイド層を介して電気的に接続する場合に比較して、シェアードコンタクト形成領域SC2における第1のシリコン窒化膜12および第1の多結晶シリコン膜6間の界面部の界面抵抗は上昇する。尚、コンタクトプラグPの形成領域とメタルシリサイド層7の形成領域との間の距離を調整することにより抵抗要素R1の抵抗値の調整を行うことができる。このような工程により抵抗要素R1を構成することができる。そして、さらに上層配線層を形成する。尚、抵抗要素R2についても同様である。このような工程を経てSRAM半導体記憶装置1のSRAMセルMを形成できるようになる。
【0044】
以上、このような本実施形態の製造方法は、次のような特徴を備えている。すなわち、まず、SRAMセルMを製造する際に、シリコン半導体基板1内に素子分離領域STIを形成する。シリコン半導体基板1の上に第2のシリコン酸化膜4をゲート絶縁膜として形成する。この後、この第2のシリコン酸化膜4の上に第1の多結晶シリコン膜6を形成する。この後、この第1の多結晶シリコン膜6の上に第1のシリコン窒化膜12を形成する。この後、第1のシリコン窒化膜12のシェアードコンタクト形成領域SC2を含み当該領域SC2周囲の第1のシリコン窒化膜12を残存させるように第1のシリコン窒化膜12を除去する。さらに、この第1のシリコン窒化膜12の上方から所定の第1の加速電圧および第1の注入量により1回目の不純物イオンの注入を行うことでソース/ドレイン拡散層SDおよび13を形成する。そして、第1の加速電圧よりも高加速電圧、且つ、第1の注入量よりも低注入量な第2の注入量となる条件下において、第1の多結晶シリコン膜6に不純物をイオン注入することで第1の多結晶シリコン膜6の抵抗値を調整する。この後、第1のシリコン窒化膜12の形成部分を除き第1の多結晶シリコン膜6の上部を例えばサリサイド工程によりシリサイド化することによりメタルシリサイド層7を形成しゲート電極配線GCを形成する。
【0045】
このような本実施形態に係る製造方法によれば、複数回に分けて加速電圧および注入量を調整して不純物をイオン注入することで、ソース/ドレイン拡散層13を形成したり第1の多結晶シリコン膜6の抵抗値を調整しているため、シリコン半導体基板1に形成されるトランジスタの特性を所望の値に調整したり、ゲート電極配線GCの抵抗要素R1の値を調整することができるようになる。
【0046】
しかも、第1の多結晶シリコン膜6の抵抗調整用として、第1の加速電圧よりも高い第2の加速電圧により不純物イオンを注入し、そのときのイオン注入量を第1の注入量よりも低い第2の注入量としているため、シリコン半導体基板1に形成された他のトランジスタについて、ショートチャネル効果やしきい値電圧等の特性について悪影響が引き起こされることなくSRAMセルMを形成することができる。
【0047】
ゲート電極配線GCは、コンタクトプラグPと第1の多結晶シリコン膜6との間の界面抵抗、およびこのコンタクトプラグPとメタルシリサイド層7との間の距離に応じて高抵抗化され、抵抗要素R1を形成することができるため、SRAMセルMのソフトエラー対策を施すことができるようになる。
(他の実施形態)
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
【0048】
SRAM半導体記憶装置1に適用した実施形態を示したが、SRAMセルMを含む半導体装置であれば、SRAM混載ロジック集積回路装置などの他の半導体装置にも適用することができる。
2回めのイオン注入を行うときに、第1の注入量よりも低注入量の第2の注入量となる条件により第1の多結晶シリコン膜6に不純物をイオン注入する実施形態を示したが、2回目のイオン注入時に、1回目のイオン注入時よりも高加速電圧でイオン注入していれば、1回目のイオン注入量に対して同一注入量もしくは高注入量となる条件により第1の多結晶シリコン膜6に不純物をイオン注入するようにしても良い。
【0049】
ゲート電極配線GCとして、第1の多結晶シリコン膜6の上部をシリサイド化することによりメタルシリサイド層7を形成した実施形態を示したが、第1の多結晶シリコン膜6に代えてアモルファスシリコン膜に適用しても良い。
【図面の簡単な説明】
【0050】
【図1】本発明の一実施形態を示すSRAMセルが行列状に配列されたセルアレイパターンのレイアウトの一例を示す平面図
【図2】要部の模式的な断面図((a)は図1中のA−A'線に沿う断面図、(b)は図1中のB−B’線に沿う断面図)
【図3】SRAMセルの等価回路図
【図4】図2中の要部の一製造工程を示す断面図(その1)
【図5】図2中の要部の一製造工程を示す断面図(その2)
【図6】図2中の要部の一製造工程を示す断面図(その3)
【図7】図2中の要部の一製造工程を示す断面図(その4)
【図8】図2中の要部の一製造工程を示す断面図(その5)
【図9】図2中の要部の一製造工程を示す断面図(その6)
【図10】図2中の要部の一製造工程を示す断面図(その7)
【図11】図2中の要部の一製造工程を示す断面図(その8)
【図12】図2中の要部の一製造工程を示す断面図(その9)
【図13】図2中の要部の一製造工程を示す断面図(その10)
【符号の説明】
【0051】
図面中、1はシリコン半導体基板(半導体基板)、4は第2のシリコン酸化膜(第1の絶縁膜)、6は第1の多結晶シリコン膜(導電層)、12は第1のシリコン窒化膜(第2の絶縁膜)、13はソース/ドレイン拡散層、GCはゲート電極配線、Trはトランジスタを示す。
【技術分野】
【0001】
本発明は、ソフトエラー耐性を改善するようにしたSRAMセルを含んで形成された半導体装置の製造方法に関する。
【背景技術】
【0002】
Full‐CMOS SRAMセル(Static Random Access Memory Cell)と呼ばれるメモリセルを備えた半導体装置は、6個のMOSトランジスタにより1つのメモリセルが構成されている。各メモリセルは、平面的には点対称型や線対称型などのパターンが考えられている。
ところで、このようなSRAMセルにおいては、外部から入射する中性子線やα線等により記憶内容が変化するソフトエラーの発生が問題となっている。このソフトエラー対策としては、記憶ノードとMOSトランジスタのゲート電極との間に抵抗要素を形成することで、記憶ノードのデータの記憶内容を保護することが検討されている。
【0003】
しかし、これまでのSRAMセルの構造では、ソフトエラー対策として抵抗要素を付加することによりセル面積が増大し、さらに製造工数や製造コストも増加することが問題となっている。そこで、ポリシリコン配線部の少なくとも一部に不純物を導入しない領域を形成し、不純物が導入されていない領域を高抵抗部として機能させる技術が知られている(例えば、特許文献1参照)。
【特許文献1】特開平5−235301号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
上記した特許文献1に示すものでは、次のような問題点がある。すなわち、不純物が導入されていないポリシリコンは、電圧が与えられるとこの電圧変化に伴う抵抗要素の値変化が大きく、抵抗要素の値調整が困難という問題がある。さらに近年、SRAMセルのサイズ縮小化が進んでおり、メモリセルの面積や製造工数を増すことなく抵抗要素を形成することが困難となってきている。
【0005】
本発明は、上記した問題を解決するためになされたもので、その目的は、SRAMセルのサイズが縮小化された場合に、ゲート電極配線の抵抗要素の抵抗値を調整してSRAMセルを形成することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0006】
本発明の半導体装置の製造方法は、半導体基板の上に第1の絶縁膜を介して導電層を形成する工程と、導電層の上に第2の絶縁膜を形成する工程と、導電層上の非シリサイド層形成領域を除き、前記導電層上に形成された前記第2の絶縁膜を除去する工程と、導電層の上方から所定の第1の加速電圧で不純物をイオン注入し半導体基板に拡散層を形成する工程と、第1の加速電圧よりも高加速電圧の第2の加速電圧で前記導電層に不純物をイオン注入することにより前記導電層の抵抗値を調整する工程と、非シリサイド層形成領域以外の前記導電層の上部をシリサイド化する工程とを備えたことを特徴としている。
【0007】
本発明の半導体装置の製造方法は、半導体基板の上に第1の絶縁膜を介して導電層を形成する工程と、導電層の上に第2の絶縁膜を形成する工程と、導電層上の非シリサイド層形成領域を除き、導電層上に形成された前記第2の絶縁膜を除去する工程と、導電層の上方から所定の第1の加速電圧および第1の注入量で不純物をイオン注入し、半導体基板に拡散層を形成する工程と、第1の加速電圧よりも高加速電圧の第2の加速電圧条件で、且つ、第1の注入量よりも低注入量な第2の注入量で導電層に不純物をイオン注入することにより導電層の抵抗値を調整する工程と、非シリサイド層形成領域以外の導電層の上部をシリサイド化する工程とを備えたことを特徴としている。
【発明の効果】
【0008】
本発明は、SRAMセルのサイズが縮小化された場合に、ゲート電極配線の抵抗要素の抵抗値を調整してSRAMセルを形成できるという効果を奏する。
【発明を実施するための最良の形態】
【0009】
以下、本発明をSRAM半導体記憶装置の製造方法に適用した一実施形態について、図1ないし図13を参照しながら説明する。
図1は、SRAM半導体記憶装置内に形成されるSRAMセルを模式的に示す平面図であり、ゲート電極配線の形成状態を平面図により示している。また図3は、SRAMセルの一例について、その電気的構成を示している。
【0010】
まず、この電気的構成について概略的に説明する。図3に示すように、このSRAMセルMは6個のMOSFETを備えている。これらの6個のMOSFETは、第1および第2の負荷用MOSFETTL1およびTL2、第1および第2のドライバ用MOSFETTD1およびTD2、第1および第2の転送ゲート用MOSFETTS1およびTS2からなっている。以下、これらのMOSFETTL1、TL2、TD1、TD2、TS1、TS2を単にトランジスタと称す。
【0011】
負荷用のトランジスタTL1およびTL2は、それぞれpチャンネル型のMOSFET(本発明のMOSトランジスタに相当)により構成されており、ドライバ用のトランジスタTD1およびTD2は、nチャンネル型のMOSFET(本発明のMOSトランジスタに相当)により構成されている。また、転送ゲート用のトランジスタTS1およびTS2は、nチャンネル型のMOSFET(MOSトランジスタに相当)により構成されている。
【0012】
インバータ回路I1は、負荷用のトランジスタTL1およびドライバ用のトランジスタTD1のドレインが共通に接続されると共にゲートが共通に接続されることにより構成されている。これらの各トランジスタTL1およびTD1は相補的に動作する。これらのトランジスタTD1およびTL1のドレインの共通接続点が出力端子ノード(記憶ノード)N1とされている。
【0013】
さらにインバータ回路I2は、負荷用のトランジスタTL2およびドライバ用のトランジスタTD2のドレインが共通に接続されると共にゲートが共通に接続されることにより構成されている。これらの各トランジスタTD2およびTL2が相補的に動作する。これらのトランジスタTD2およびTL2のドレインの共通接続点が出力端子ノード(記憶ノード)N2とされている。
【0014】
これらのインバータ回路I1およびI2は、電源ノードNdに与えられる電源電圧Vdd、およびグランドノードNsに与えられるグランド電位Vssが印加されることにより動作する。原理的には、これらのインバータ回路I1およびI2がクロスカップル接続されることによりSRAMセルMとしての機能を満たすことになるが、本実施形態においては、ソフトエラー対策のため次のように抵抗要素R1およびR2が形成されている。
【0015】
すなわち、インバータ回路I1の出力端子ノードN1は、抵抗要素R2を介してインバータ回路I2の入力端子ノードN3に接続されている。インバータ回路I2の出力端子ノードN2は、抵抗要素R1を介してインバータ回路I1の入力端子ノードN4に接続されている。
転送ゲート用のトランジスタTS1およびTS2は、その各ゲート電極がワード線WLに共通に接続されている。トランジスタTS1のソース/ドレインノードは、ビット線BLおよびインバータ回路I1の出力端子ノードN1間に接続されていると共に、トランジスタTS2のソース/ドレインノードはビット線/BLおよびインバータ回路I2の出力端子ノードN2間に接続されている。
【0016】
<構造について>
以下、SRAMセルMの半導体装置内の構造(パターンレイアウト)について図1および図2を参照しながら説明する。
図1において、数個のSRAMセルMの構造について示しているが、実際には半導体記憶装置として、記憶容量に対応した個数分のSRAMセルMが行列状に配置されている。また図2(a)は、図1におけるA−A’線に沿う模式的な断面図を示しており、図2(b)は、図1におけるB−B’線に沿う模式的な断面図を示している。
【0017】
これらの図1および図2に示すように、シリコン半導体基板1には、シャロートレンチ構造の素子分離領域(Shallow Trench Isolation)STIが形成されており、その素子分離領域STIにより素子分離された素子領域には、図1に示すように、Pチャンネル型のMOSトランジスタ形成用のNウェルNwと、Nチャンネル型のMOSトランジスタ形成用のPウェルPwとが形成されている。尚、NウェルNwには、電源電位Vddが与えられており、PウェルPwには、グランド電位Vssが与えられている。
【0018】
図1中、AAnはNウェルNwに形成されたNチャンネル型のMOSトランジスタのソース−ドレインチャネル領域を含むアクティブエリア(活性領域)を示している。また、AApはPウェルPwに形成されたPチャンネル型のMOSトランジスタのソース−ドレインチャネル領域を含むアクティブエリア(活性領域)を示している。また、図1および図2中、GCはアクティブエリアAApおよびAAnに直交するように配設されたゲート電極配線を示している。
【0019】
図2に示すように、ゲート電極配線GCの側壁にはスペーサSpが例えばシリコン酸化膜もしくはシリコン窒化膜により形成されており、各トランジスタTL1、TL2、TD1、TD2、TS1、TS2にはLDD(Lightly Doped Drain)構造が採用されている。
以下、構造について説明する。図2に示すように、シリコン半導体基板1のNウェルNwおよびPウェルPwにはトレンチ(溝部)2が形成されている。このトレンチ2の全内面には第1のシリコン酸化膜3が形成されている。この第1のシリコン酸化膜3は、トレンチ2内においてNウェルNwに接するように形成されている。また、シリコン半導体基板1上には、ゲート絶縁膜(第1の絶縁膜)として第2のシリコン酸化膜4が形成されている。これらの第1および第2のシリコン酸化膜3および4は、シリコン半導体基板1上とトレンチ2内面に渡って結合して形成されている。
【0020】
トレンチ2内の第1のシリコン酸化膜3上には、絶縁膜として第3のシリコン酸化膜5(STI−TEOS(Tetra-Ethoxy-Silane)膜)が形成されている。この第3のシリコン酸化膜5は、トレンチ2の全領域にシリコン酸化膜が埋込み形成されることにより構成されており、各アクティブエリアAA(AAp、AAn)間の絶縁性能を保持するために形成されている。
【0021】
第1および第2のシリコン酸化膜3および4の上には導電層として第1の多結晶シリコン膜6が形成されている。この第1の多結晶シリコン膜6は、図1に平面的に示すように、3(複数)のアクティブエリアAAp、AAnおよびAAn間上に渡りトランジスタTL1およびTD1のゲート電極に連なるように形成されている。
第1の多結晶シリコン膜6の上部の一部には、メタルシリサイド層(コバルトシリサイド層)7が形成されている。尚、コバルトによりシリサイド化された実施形態を示すが、他のメタル(例えばタングステン等)によりシリサイド化されていても良い。これにより、ゲート電極配線GCが第1の多結晶シリコン膜6およびタングステンシリサイド層7により構成されている。第1の多結晶シリコン膜6の上には、シェアードコンタクト形成領域SC2の周囲に位置して第2の絶縁膜である第1のシリコン窒化膜12が形成されている。第1のシリコン窒化膜12は、分断された第1の多結晶シリコン膜6の端部の上面に位置して形成されている。
【0022】
この第1のシリコン窒化膜12は、第1の多結晶シリコン膜6上の一部を非シリサイド化するための膜であると共に不純物注入調整用絶縁膜として機能し、この膜を形成することにより、コンタクトプラグPおよびゲート電極配線GC間の高抵抗化(すなわち抵抗要素R1の形成)が図られている。具体的には、図1および図2(a)に示すように、第1のシリコン窒化膜12は、シェアードコンタクト領域SC2の周囲に位置して形成されている。このシェアードコンタクト領域SC2は、ゲート電極配線GCおよび上層配線(図示せず)間を電気的に接続したり、トランジスタTL2のドレインおよびゲート電極配線GCを電気的に導通接続するためのコンタクトプラグPの埋込形成領域を示している。第1のシリコン窒化膜12が形成された領域を非シリサイド層形成領域と定義する。
【0023】
図1に示すように、ゲート電極配線GCは、アクティブエリアAAnおよびAApの形成方向に対して垂直方向に延設して形成されており、SRAMセルMを形成するため、回路構成上分断されている。具体的には、図2に示すように、ゲート電極配線GCは、素子分離領域STI上において分断されている。
また、ゲート電極配線GCの分断された部分には、スペーサSpが形成されている。このスペーサSpは、例えばシリコン窒化膜またはシリコン酸化膜により形成されており、第1の多結晶シリコン膜6および第1のシリコン窒化膜12の側壁にゲート電極配線GCを保護するように形成されている。これらのゲート電極配線GCおよび第1のシリコン窒化膜12およびスペーサSpを覆うように第2のシリコン窒化膜8が形成されている。
【0024】
この第2のシリコン窒化膜8は、タングステンシリサイド層7の上や第1のシリコン窒化膜12やスペーサSpの上に形成されている。第1および第2のシリコン窒化膜8および12にはシェアードコンタクト形成領域SC2に位置して孔部Haが形成されている。
また、このシリコン窒化膜8の上には、例えばBPSG膜からなる層間絶縁膜9が形成されている。また、これらの第1および第2のシリコン窒化膜8および12、層間絶縁膜9には、コンタクトホールHが形成されている。
【0025】
コンタクトホールH内には、Ti(チタン)またはTiN(チタンナイトライド)からなるバリアメタル膜10が形成されていると共に当該バリアメタル膜10の上にタングステン膜11が埋込み形成されている。バリアメタル膜10は、タングステン膜11と他の膜とが接触しないようになっている。コンタクトプラグPは、バリアメタル膜10およびタングステン膜11により構成されており、ゲート電極配線GCおよび上層配線(図示せず)を電気的に接続するように構成されている。
【0026】
このコンタクトプラグPは、所謂シェアードコンタクト構造により形成されており、図1および図2(b)に示すように、トランジスタTL1のゲート電極をトランジスタTL2のドレイン領域に電気的に接続したり、上層配線層(図示せず)を介してトランジスタTD2のドレイン領域に電気的に接続するように形成されている。また、図2(b)に示すように、トランジスタTL2のソース/ドレイン拡散層SD領域には接触抵抗の低減を図るためのコンタクト領域CCが形成されている。このコンタクト領域CCは、サリサイド工程によりトランジスタのソース/ドレイン拡散層SDの上部がシリサイド化されることにより形成されている。
【0027】
図1および図2(a)並びに図2(b)に示すように、シェアードコンタクト形成領域SC2においては、コンタクトプラグPがシリコン半導体基板1のNウェル領域Nwに形成されたp型のドレイン拡散層SDのコンタクト領域CCと第1の多結晶シリコン膜6とを電気的に導通するように形成される。したがって、シェアードコンタクト形成領域SC2においては、トランジスタTL2のドレイン拡散層SDのコンタクト領域CCとシェアードコンタクト形成領域SC2の第1の多結晶シリコン膜6との間は略導通状態となる。
【0028】
また、この他にも、図1に示すように、ワード線WLに接続するためのワード線コンタクト領域CW、ビット線BL、/BLに接続するためのビット線コンタクト領域CB、電源(Vdd)コンタクト領域CD、グランド(Vss)コンタクト領域CS、トランジスタTL2のゲート電極をトランジスタTL1およびTD1のドレイン領域に接続するための構造が構成されている。尚、図1において、ノードN1は、シェアードコンタクト領域SC1およびノードコンタクト領域NC1において上層配線層(図示せず)により電気的に接続されている。さらに、ノードN2は、シェアードコンタクト領域SC2およびノードコンタクト領域NC2において上層配線層(図示せず)により電気的に接続されている。
【0029】
<製造方法について>
以下、図4ないし図13をも参照しながらSRAMセルの製造方法について、特に本実施形態の製造方法の特徴にかかわる部分を中心に説明する。これらの図4ないし図13は、図1におけるA−A’線に沿う断面図を模式的に示しており、それぞれ要部の一製造工程を示すものである。
【0030】
まず、図4に示す構造の形成工程について説明する。シリコン半導体基板1上にシリコン酸化膜(図示せず)を形成し、その上にマスク材(例えばシリコン酸化膜および/またはシリコン窒化膜:図示せず)を形成する。さらに、このマスク材の上にアクティブエリアAAを覆うようにレジスト(図示せず)をパターニング形成する。
このレジスト(図示せず)をマスクとしてマスク材をエッチング除去することで素子分離領域STI形成用の孔を形成し、さらにレジストもしくは残存したマスク材をマスクとしてトレンチ2を形成する。さらに、トレンチ2内面を薄く酸化することでトレンチ2内面に第1のシリコン酸化膜3を形成する。NウェルNwおよびpウェル(図4には図示せず)を形成し、そして、レジストをアッシングにより除去する。
【0031】
トレンチ2内面に形成された第1のシリコン酸化膜3上に第3のシリコン酸化膜(STI−TEOS膜)5を埋込み形成する。そして、残存したマスク材をマスクとして第3のシリコン酸化膜5を平坦化し、マスク材を除去する。さらにシリコン半導体基板1の上を酸化することによりゲート絶縁膜として第2のシリコン酸化膜4を形成する。そして、Nウェル領域NwおよびPウェル領域Pwを形成する。
【0032】
次に、図5に示すように、第2および第3のシリコン酸化膜4および5の上に第1の多結晶シリコン膜6を形成し、この第1の多結晶シリコン膜6の上に第1のシリコン窒化膜12を形成する。この第1のシリコン窒化膜12は、その膜厚が例えば400オングストロームで形成されている。この膜厚は、後工程において層間絶縁膜9を埋込み形成するときに、隣接するゲート電極配線GC間にボイドが発生しない程度に調整された膜厚である。
【0033】
次に、この第1のシリコン窒化膜12の上にレジスト(図示せず)を塗布し、このレジストをリソグラフィ技術によりパターニング形成し、図6に示すように、シェアードコンタクト形成領域SC2を含む非シリサイド層形成領域に第1のシリコン窒化膜12が残存するように、シリサイド層形成領域SLに形成された第1のシリコン窒化膜12を除去する。尚、最終的に、第1のシリコン窒化膜12の残存領域下の第1の多結晶シリコン6の部分が高抵抗領域となる。
【0034】
次に、図7に示すように、第1の多結晶シリコン膜6および第1のシリコン窒化膜12上にレジスト(図示せず)を塗布し、リソグラフィ法によりこのレジストをパターニング形成し、第1のシリコン窒化膜12および第1の多結晶シリコン膜6を分断し、レジストをアッシングにより除去する。
次に、図8に示すように、分断された第1の多結晶シリコン膜6および第1のシリコン窒化膜12の側壁にシリコン窒化膜をスペーサSpとして形成する。
【0035】
次に、図9に示すように、PウェルPw、NウェルNw領域に不純物を注入することで、シリコン半導体基板1のソース/ドレイン拡散層領域に拡散層13を形成する。このとき、不純物の注入量は、第1の多結晶シリコン膜6の中に不純物が注入される量を少なくするように従来方法の不純物注入量よりも少なくする。例えば、従来方法ではP型のMOSトランジスタのソース/ドレイン拡散層に対してボロン(B)を4.0×1015[cm-2]程度注入しているが、この注入量を少なくし、例えば3.0×1015[cm-2]とする。
【0036】
また、このとき、不純物注入の加速電圧を低下させることも効果的である。例えば、従来7[keV]で行われている加速電圧を5[keV]として不純物を注入すると、注入される不純物が第1のシリコン窒化膜12内に留まり第1の多結晶シリコン膜6中に不純物が注入されなくなる。このとき、第1のシリコン窒化膜12の残存領域下の第1の多結晶シリコン膜6には不純物がほとんど注入されないため、第1のシリコン窒化膜12の残存領域下における第1の多結晶シリコン膜6は不純物が注入される領域に比較して高抵抗となる。
【0037】
その後、図10に示すように、加速電圧を上昇させて第2の加速電圧により不純物注入を行い第1の多結晶シリコン膜6中の抵抗値調整を行う。このとき、図10(a)に示すように、イオンインプランテーション時のイオン濃度は高さ方向のある所定位置にピーク値Rpをとり、この位置を基準として第1のシリコン窒化膜12および第1の多結晶シリコン膜6中の高さ方向(図中上下方向)に拡散して分布するが、このとき、図10(a)に示すように、不純物注入時のピーク濃度Rpを、第1の多結晶シリコン膜6内に設定するような加速電圧により行うことが望ましい。
【0038】
また、加速電圧を5[keV](第1の加速電圧)よりも高い加速電圧(第2の加速電圧:例えば15[keV])に設定して不純物イオンを注入することが望ましい。さらに、不純物イオンの注入量を、例えば、第1の注入量(例えば3.0×1015[cm-2])よりも下回る第2の注入量(例えば5.0×1013〜5.0×1014[cm-2]の間の所定注入量)とすることが望ましい。言い換えると、不純物注入時のイオン注入量を、1回目の不純物イオン注入量に比較して1桁から2桁程度低くすることが望ましい。
【0039】
すると、多数のSRAMセルMを作成する過程において、第1のシリコン窒化膜12の成膜時に膜厚のばらつきが生じたとしても、第1の多結晶シリコン膜6に対する不純物注入量の変動が少ないため抵抗値変化が少なくなる。尚、不純物イオンの注入工程は、複数回に分けて注入すれば必要に応じて2回でも3回でもそれ以上でも良い。
この場合、図10に示すように、不純物イオンを2回目に注入したときに、シリコン半導体基板1内に不純物イオンが到達する場合もあるが、イオンインプランテーション時の不純物イオン濃度が1回目のイオン注入量に比較して低いため、たとえシリコン半導体基板1内におけるアクティブエリアAA内に不純物イオンが到達したとしても、ショートチャネル効果が悪化することがなくなり、トランジスタTrの閾値電圧調整誤差がほぼ無視できる程度になる。
【0040】
これにより、2回目の不純物イオンの注入工程が、トランジスタTrの特性に悪影響を与えることがなくなる。尚、このトランジスタTrは、シリコン半導体基板1に形成される一般的なトランジスタを示しており、SRAMセルMを構成するトランジスタTL1、TD1、TL2、TD2、TS1、TS2であっても、SRAMセルMを駆動するための周辺回路を構成するトランジスタ等であっても良い。
【0041】
そして、図11に示すように、コバルト等によるメタルをスパッタリング処理することにより、コバルトを第1の多結晶シリコン膜6とサリサイド反応させた後、反応していない部分のコバルトを除去することにより、第1のシリコン窒化膜12の残存領域下以外について第1の多結晶シリコン膜6の上部にメタルシリサイド層7を形成すると共に第2のシリコン窒化膜12の残存領域下にシリサイド層の非形成領域を生成する。
【0042】
そして、この上に図12に示すように第2のシリコン窒化膜8を形成し、その上にシリコン酸化膜(例えばBPSG(Boron-phospho silicate glass)膜)からなる層間絶縁膜9を埋込み形成する。そして、図13に示すように、この層間絶縁膜9および第1および第2のシリコン窒化膜12および8にコンタクトホールHを形成する。この図13においては、コンタクトホールHの形成部分は、第1の多結晶シリコン膜6上の所謂シェアードコンタクト形成領域SC2上およびその上方に形成される。
【0043】
この後、コンタクトホールH内面にメタルバリア層10を形成すると共に、このメタルバリア層10の上にタングステン層11を埋込み形成することにより、コンタクトプラグPを形成する。このとき同時に、各ノード間コンタクトや電源線コンタクト、グランド線コンタクト等の各種コンタクトを形成する。このとき、シェアードコンタクト形成領域SC2内における第1のシリコン窒化膜12にコンタクトホールHを形成しコンタクトプラグPを埋込み形成すると、メタルシリサイド層7の非形成部分においてコンタクトプラグPおよび第1の多結晶シリコン層6が接触することになるため、メタルシリサイド層を介して電気的に接続する場合に比較して、シェアードコンタクト形成領域SC2における第1のシリコン窒化膜12および第1の多結晶シリコン膜6間の界面部の界面抵抗は上昇する。尚、コンタクトプラグPの形成領域とメタルシリサイド層7の形成領域との間の距離を調整することにより抵抗要素R1の抵抗値の調整を行うことができる。このような工程により抵抗要素R1を構成することができる。そして、さらに上層配線層を形成する。尚、抵抗要素R2についても同様である。このような工程を経てSRAM半導体記憶装置1のSRAMセルMを形成できるようになる。
【0044】
以上、このような本実施形態の製造方法は、次のような特徴を備えている。すなわち、まず、SRAMセルMを製造する際に、シリコン半導体基板1内に素子分離領域STIを形成する。シリコン半導体基板1の上に第2のシリコン酸化膜4をゲート絶縁膜として形成する。この後、この第2のシリコン酸化膜4の上に第1の多結晶シリコン膜6を形成する。この後、この第1の多結晶シリコン膜6の上に第1のシリコン窒化膜12を形成する。この後、第1のシリコン窒化膜12のシェアードコンタクト形成領域SC2を含み当該領域SC2周囲の第1のシリコン窒化膜12を残存させるように第1のシリコン窒化膜12を除去する。さらに、この第1のシリコン窒化膜12の上方から所定の第1の加速電圧および第1の注入量により1回目の不純物イオンの注入を行うことでソース/ドレイン拡散層SDおよび13を形成する。そして、第1の加速電圧よりも高加速電圧、且つ、第1の注入量よりも低注入量な第2の注入量となる条件下において、第1の多結晶シリコン膜6に不純物をイオン注入することで第1の多結晶シリコン膜6の抵抗値を調整する。この後、第1のシリコン窒化膜12の形成部分を除き第1の多結晶シリコン膜6の上部を例えばサリサイド工程によりシリサイド化することによりメタルシリサイド層7を形成しゲート電極配線GCを形成する。
【0045】
このような本実施形態に係る製造方法によれば、複数回に分けて加速電圧および注入量を調整して不純物をイオン注入することで、ソース/ドレイン拡散層13を形成したり第1の多結晶シリコン膜6の抵抗値を調整しているため、シリコン半導体基板1に形成されるトランジスタの特性を所望の値に調整したり、ゲート電極配線GCの抵抗要素R1の値を調整することができるようになる。
【0046】
しかも、第1の多結晶シリコン膜6の抵抗調整用として、第1の加速電圧よりも高い第2の加速電圧により不純物イオンを注入し、そのときのイオン注入量を第1の注入量よりも低い第2の注入量としているため、シリコン半導体基板1に形成された他のトランジスタについて、ショートチャネル効果やしきい値電圧等の特性について悪影響が引き起こされることなくSRAMセルMを形成することができる。
【0047】
ゲート電極配線GCは、コンタクトプラグPと第1の多結晶シリコン膜6との間の界面抵抗、およびこのコンタクトプラグPとメタルシリサイド層7との間の距離に応じて高抵抗化され、抵抗要素R1を形成することができるため、SRAMセルMのソフトエラー対策を施すことができるようになる。
(他の実施形態)
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
【0048】
SRAM半導体記憶装置1に適用した実施形態を示したが、SRAMセルMを含む半導体装置であれば、SRAM混載ロジック集積回路装置などの他の半導体装置にも適用することができる。
2回めのイオン注入を行うときに、第1の注入量よりも低注入量の第2の注入量となる条件により第1の多結晶シリコン膜6に不純物をイオン注入する実施形態を示したが、2回目のイオン注入時に、1回目のイオン注入時よりも高加速電圧でイオン注入していれば、1回目のイオン注入量に対して同一注入量もしくは高注入量となる条件により第1の多結晶シリコン膜6に不純物をイオン注入するようにしても良い。
【0049】
ゲート電極配線GCとして、第1の多結晶シリコン膜6の上部をシリサイド化することによりメタルシリサイド層7を形成した実施形態を示したが、第1の多結晶シリコン膜6に代えてアモルファスシリコン膜に適用しても良い。
【図面の簡単な説明】
【0050】
【図1】本発明の一実施形態を示すSRAMセルが行列状に配列されたセルアレイパターンのレイアウトの一例を示す平面図
【図2】要部の模式的な断面図((a)は図1中のA−A'線に沿う断面図、(b)は図1中のB−B’線に沿う断面図)
【図3】SRAMセルの等価回路図
【図4】図2中の要部の一製造工程を示す断面図(その1)
【図5】図2中の要部の一製造工程を示す断面図(その2)
【図6】図2中の要部の一製造工程を示す断面図(その3)
【図7】図2中の要部の一製造工程を示す断面図(その4)
【図8】図2中の要部の一製造工程を示す断面図(その5)
【図9】図2中の要部の一製造工程を示す断面図(その6)
【図10】図2中の要部の一製造工程を示す断面図(その7)
【図11】図2中の要部の一製造工程を示す断面図(その8)
【図12】図2中の要部の一製造工程を示す断面図(その9)
【図13】図2中の要部の一製造工程を示す断面図(その10)
【符号の説明】
【0051】
図面中、1はシリコン半導体基板(半導体基板)、4は第2のシリコン酸化膜(第1の絶縁膜)、6は第1の多結晶シリコン膜(導電層)、12は第1のシリコン窒化膜(第2の絶縁膜)、13はソース/ドレイン拡散層、GCはゲート電極配線、Trはトランジスタを示す。
【特許請求の範囲】
【請求項1】
半導体基板の上に第1の絶縁膜を介して導電層を形成する工程と、
前記導電層の上に第2の絶縁膜を形成する工程と、
前記導電層上の非シリサイド層形成領域を除き、前記導電層上に形成された前記第2の絶縁膜を除去する工程と、
前記導電層の上方から所定の第1の加速電圧で不純物をイオン注入し前記半導体基板に拡散層を形成する工程と、
前記第1の加速電圧よりも高加速電圧の第2の加速電圧で前記導電層に不純物をイオン注入することにより前記導電層の抵抗値を調整する工程と、
前記非シリサイド層形成領域以外の前記導電層の上部をシリサイド化する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項2】
半導体基板の上に第1の絶縁膜を介して導電層を形成する工程と、
前記導電層の上に第2の絶縁膜を形成する工程と、
前記導電層上の非シリサイド層形成領域を除き、前記導電層上に形成された前記第2の絶縁膜を除去する工程と、
前記導電層の上方から所定の第1の加速電圧および第1の注入量で不純物をイオン注入し、前記半導体基板に拡散層を形成する工程と、
前記第1の加速電圧よりも高加速電圧の第2の加速電圧条件で、且つ、前記第1の注入量よりも低注入量な第2の注入量で前記導電層に不純物をイオン注入することにより前記導電層の抵抗値を調整する工程と、
前記非シリサイド層形成領域以外の前記導電層の上部をシリサイド化する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項3】
前記第2の絶縁膜として、シリコン窒化膜を形成することを特徴とする請求項1または2記載の半導体装置の製造方法。
【請求項4】
前記導電層として、多結晶シリコン膜を形成することを特徴とする請求項1ないし3の何れかに記載の半導体装置の製造方法。
【請求項1】
半導体基板の上に第1の絶縁膜を介して導電層を形成する工程と、
前記導電層の上に第2の絶縁膜を形成する工程と、
前記導電層上の非シリサイド層形成領域を除き、前記導電層上に形成された前記第2の絶縁膜を除去する工程と、
前記導電層の上方から所定の第1の加速電圧で不純物をイオン注入し前記半導体基板に拡散層を形成する工程と、
前記第1の加速電圧よりも高加速電圧の第2の加速電圧で前記導電層に不純物をイオン注入することにより前記導電層の抵抗値を調整する工程と、
前記非シリサイド層形成領域以外の前記導電層の上部をシリサイド化する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項2】
半導体基板の上に第1の絶縁膜を介して導電層を形成する工程と、
前記導電層の上に第2の絶縁膜を形成する工程と、
前記導電層上の非シリサイド層形成領域を除き、前記導電層上に形成された前記第2の絶縁膜を除去する工程と、
前記導電層の上方から所定の第1の加速電圧および第1の注入量で不純物をイオン注入し、前記半導体基板に拡散層を形成する工程と、
前記第1の加速電圧よりも高加速電圧の第2の加速電圧条件で、且つ、前記第1の注入量よりも低注入量な第2の注入量で前記導電層に不純物をイオン注入することにより前記導電層の抵抗値を調整する工程と、
前記非シリサイド層形成領域以外の前記導電層の上部をシリサイド化する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項3】
前記第2の絶縁膜として、シリコン窒化膜を形成することを特徴とする請求項1または2記載の半導体装置の製造方法。
【請求項4】
前記導電層として、多結晶シリコン膜を形成することを特徴とする請求項1ないし3の何れかに記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2006−13327(P2006−13327A)
【公開日】平成18年1月12日(2006.1.12)
【国際特許分類】
【出願番号】特願2004−191442(P2004−191442)
【出願日】平成16年6月29日(2004.6.29)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成18年1月12日(2006.1.12)
【国際特許分類】
【出願日】平成16年6月29日(2004.6.29)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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