反転型ＦｉｎＦＥＴ薄膜トランジスタを用いたＦｉｎＦＥＴＳＲＡＭセル
【課題】反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）とＦｉｎＦＥＴトランジスタ（Ｎ３）とを含む、ＳＲＡＭセル（１３０）などの集積回路を提供すること。
【解決手段】反転型ＦｉｎＦＥＴトランジスタは、基板上に半導体構造（１００）によって形成された第１のゲート領域（１０８）、ならびに、第１のゲート領域上に配置された第１のチャネル領域（１１２）と、第１のチャネル領域のいずれか一方の側に形成されたソース（１１０）およびドレイン（１１４）とを有する、半導体層（１０４）からなる第１のボディ領域を含む。ＦｉｎＦＥＴトランジスタ（Ｎ３）は、反転型ＦｉｎＦＥＴトランジスタに結合しており、第２のチャネル領域（１１８）と、第２のチャネル領域のいずれか一方の側に形成されたソース（１１６）およびドレイン（１２０）とを有する、半導体構造（１０２）によって形成された第２のボディ領域、ならびに、第２のチャネル領域上に配置された、半導体層からなる第２のゲート領域（１２２）を含む。
【解決手段】反転型ＦｉｎＦＥＴトランジスタは、基板上に半導体構造（１００）によって形成された第１のゲート領域（１０８）、ならびに、第１のゲート領域上に配置された第１のチャネル領域（１１２）と、第１のチャネル領域のいずれか一方の側に形成されたソース（１１０）およびドレイン（１１４）とを有する、半導体層（１０４）からなる第１のボディ領域を含む。ＦｉｎＦＥＴトランジスタ（Ｎ３）は、反転型ＦｉｎＦＥＴトランジスタに結合しており、第２のチャネル領域（１１８）と、第２のチャネル領域のいずれか一方の側に形成されたソース（１１６）およびドレイン（１２０）とを有する、半導体構造（１０２）によって形成された第２のボディ領域、ならびに、第２のチャネル領域上に配置された、半導体層からなる第２のゲート領域（１２２）を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に集積回路に関する。より詳細には、本発明は、反転型ＦｉｎＦＥＴ薄膜トランジスタ、および反転型ＦｉｎＦＥＴ薄膜トランジスタを使用して形成されたスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルを対象とする。
【背景技術】
【０００２】
ＳＲＡＭセルの１つの重要な特徴は、集積回路チップ上にセルを形成するのに必要な表面積である。ＳＲＡＭセルのサイズを縮小することによって、より高密度のＳＲＡＭを製造することができる。より高密度のＳＲＡＭを得るために多くの技術が成功裏に用いられてきたが、さらに高密度のＳＲＡＭを求める強い要求は衰えることなく続いている。したがって、ますます小さいＳＲＡＭセルを製造する必要性が依然としてある。
【非特許文献１】ブライトン等（Brighten et al）、「高性能、低リークおよび混合された信号特性の、１００ｎｍＣＭＯＳ技術への集積」（Integrationof High Performance, Low Leakage and Mixed Signal Features into a 100 nm CMOSTechnology）」、ＶＬＳＩ技術に関する２００２年シンポジウム（2002 Symposium on VLSI Technology）、技術論文要約（Digestof Technical papers）６２〜３頁、２００２年６月
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、反転型ＦｉｎＦＥＴ薄膜トランジスタ、および反転型ＦｉｎＦＥＴ薄膜トランジスタを用いて形成されたスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルを提供する。このＳＲＡＭセルは、レイアウトが単純化され、表面積を実質的に削減することにより、より高密度のＳＲＡＭを製造することが可能になる。
【課題を解決するための手段】
【０００４】
１）第１のトランジスタであって、本発明の第１の態様は、基板上の半導体構造からなる第１のゲート領域と、第１のゲート領域上に配置された第１のチャネル領域と第１のチャネル領域の両側に形成されたソースおよびドレインとを有する、半導体層からなる第１のボディ領域とを含む第１のトランジスタと、２）第２のトランジスタであって、第２のチャネル領域と第２のチャネル領域の両側に形成されたソースおよびドレインとを有する、半導体構造からなる第２のボディ領域と、第２のチャネル領域上に配置された、半導体層からなる第２のゲート領域とを含む、第１のトランジスタと接続した第２のトランジスタと、を含む集積回路を提供する。
【０００５】
本発明の第２の態様は、１）第１および第２のトランジスタと、２）第１のトランジスタのソース、ドレイン、およびチャネルと、第２のトランジスタのゲートとを形成する単一の半導体層と、を含む集積回路を提供する。
【０００６】
本発明の第３の態様は、１）半導体フィン（１００）と、２）反転型ＦｉｎＦＥＴトランジスタであって、フィンが反転型ＦｉｎＦＥＴトランジスタのゲートを形成する反転型ＦｉｎＦＥＴトランジスタと、３）第１のＦｉｎＦＥＴトランジスタであって、フィンが第１のＦｉｎＦＥＴトランジスタのソース、ドレイン、およびチャネルを形成し、反転型ＦｉｎＦＥＴトランジスタのゲートが第１のＦｉｎＦＥＴトランジスタのドレインに接続される第１のＦｉｎＦＥＴトランジスタと、を含む集積回路を提供する。
【０００７】
本発明の第４の態様は、１）基板上に半導体フィンを設けるステップであって、このフィンの一部が、反転型ＦｉｎＦＥＴトランジスタのゲート領域と、ＦｉｎＦＥＴトランジスタのボディ領域とを形成するステップと、２）反転型ＦｉｎＦＥＴトランジスタのゲート領域と、ＦｉｎＦＥＴトランジスタのボディ領域とを覆って半導体層を付着するステップであって、この半導体層が、反転型ＦｉｎＦＥＴトランジスタのソース、ドレイン、およびチャネルと、ＦｉｎＦＥＴトランジスタのゲート領域とを形成するステップと、３）半導体層を、第１のドーパント型でドーピングして、反転型ＦｉｎＦＥＴトランジスタのソース、ドレイン、およびチャネルを形成し、第２のドーパント型でドーピングして、ＦｉｎＦＥＴトランジスタのゲート領域を形成するステップと、を含む方法を提供する。
【０００８】
本発明の第５の態様は、各インバータがプルアップ反転型ＦｉｎＦＥＴトランジスタおよびプルダウンＦｉｎＦＥＴトランジスタを含む、一対のクロス結合インバータと、このクロス結合インバータを、それぞれビット線または前記ビット線のコンプリメント（complement）に接続するための、一対の結合（coupling）ＦｉｎＦＥＴトランジスタと、を含む６デバイス型ＳＲＡＭセルを提供する。
【０００９】
本発明の代表的な態様は、本明細書に記載の問題、および当分野の技術者によって見出されるような、その他の記述されていない問題を解決することを意図している。
【００１０】
本発明のこれらの特徴および他の特徴は、添付した図面と組み合わせた、本発明の様々な態様についての以下の詳細な説明から、より容易に理解されよう。
【００１１】
図面は、単なる概略図であり、本発明の特定のパラメータを表現することを意図したものではないことに留意されたい。図面は、単に本発明の代表的な態様を描くことを意図したものなので、本発明の範囲を限定するものと見なすべきではない。図面においては、類似の番号付けは類似の要素を表すものである。
【発明を実施するための最良の形態】
【００１２】
本発明は、反転型ＦｉｎＦＥＴ薄膜トランジスタ、および反転型ＦｉｎＦＥＴ薄膜トランジスタを用いて形成されたスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルを提供することによって、上記の問題およびその他の問題に対処する。
【００１３】
従来のＦｉｎＦＥＴ薄膜トランジスタ１０の横断面図を図１に示す。ＦｉｎＦＥＴトランジスタ１０の平面図を図２に示す。この例では、ＦｉｎＦＥＴトランジスタ１０は、絶縁層１２（例えば、ＳｉＯ２の層）の上に形成される。ＦｉｎＦＥＴトランジスタ１０には、通常シリコンまたは他の適切な半導体材料から形成されるフィン１４が設けられ、ポリシリコンまたは他の適切な導電性材料から形成されるゲート１６がフィン１４の上に設けられている。ゲート１６の下に延在するフィン１４の一部分に、チャネル１８が形成されている。図２に示すように、ＦｉｎＦＥＴトランジスタ１０のソース２０およびドレイン２２は、フィン１４の対向する端部に配置されている。こうしたＦｉｎＦＥＴトランジスタ１０によってもたらされるメリットは、チャネル１８を取囲む「二重ゲート」構造による、例えば、サイズの縮小化、電力消費量の削減、およびスイッチング時間の高速化である。
【００１４】
本発明による反転型ＦｉｎＦＥＴ薄膜トランジスタ３０の横断面図を図３に示す。本反転型ＦｉｎＦＥＴ薄膜トランジスタ３０の平面図を図４に示す。図示したように、反転型ＦｉｎＦＥＴトランジスタ３０では、通常シリコンまたは他の適切な半導体材料から形成されるフィン３２は、通常のＦｉｎＦＥＴトランジスタの場合のように（例えば、図１〜２参照）ボディ、ソースおよびドレインとしてではなく、トランジスタのゲート３４としての役割を果たす。ポリシリコンまたは他の適切な半導電性材料から形成される層３６が、フィン３２を横切っており、通常のＦｉｎＦＥＴトランジスタの場合のように（例えば、図１〜２参照）ゲートとしてではなく、反転型ＦｉｎＦＥＴ３０トランジスタのチャネル３８、ソース４０、およびドレイン４２を形成する。当分野の技術者に知られた他の半導体材料および導電性材料を使用してフィン３２および層３６を形成することもできる。
【００１５】
ｐチャネル反転型ＦｉｎＦＥＴトランジスタ５０のより詳細な図を図５に示す。この例では、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ５０は、トランジスタ５０のゲート５４としての役割を果たすｎ＋ドープ・シリコン・フィン５２を含む。ゲート５４は、ゲート絶縁体層５６（例えば、ＳｉＯ２）で覆われている。ポリシリコン層５８がフィン５２を横切っており、トランジスタ５０のボディ領域６０を形成する。ボディ領域６０は、トランジスタ５０の、ｐ＋ドープ・ソース６２、ｐ＋ドープ・ドレイン６４、およびチャネル７２を含む。チャネル７２は、ゲート５４の両側の、トランジスタ５０の側部に形成されたスペーサ６８の下に、低濃度でｐドープされた（lightly p doped）領域を含み、例えばＳｉＯ２、Ｓｉ３Ｎ４などを含む。ｐ＋ドープ・ソース６２およびドレイン６４、ならびにゲート５４の上に配置されたボディ領域６０のｐ＋ドープ領域７０は、チャネル７２にｐ型キャリアを供給する。以下により詳細に提示するように、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ５０は、チャネル７２を含む多結晶シリコンのためにその動作がわずかに低下する可能性があるが、ＳＲＡＭセルのプルアップ・デバイスとして有用である。図６に関して以下に述べるフィン・アンダーパス８０と共に、こうしたｐチャネル反転型ＦｉｎＦＥＴトランジスタ５０を使うことにより、従来のＣＭＯＳ技術を用いて設計されたＳＲＡＭと比べて、ＳＲＡＭセルのレイアウト（即ち、表面の）面積が著しく削減される。
【００１６】
図６に示すように、フィン・アンダーパス８０は、上記のｐチャネル反転型ＦｉｎＦＥＴトランジスタ５０の構造と同様の構造を有する。例えば、フィン・アンダーパス８０は、ＳｉＯ２などのゲート絶縁体の絶縁層８４で覆われたｎ＋ドープ・シリコン・フィン８２を含む。しかし、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ５０とは異なり、フィン８２の上を通るポリシリコン層８６はｎ＋にドーピングされている。このように、ｎ＋ドープ・ポリシリコン層８６がｎ＋ドープ・フィン８２を覆って通過しており、絶縁層８４によってこのｎ＋ドープ・フィン８２から絶縁されている。
【００１７】
従来の６トランジスタ型ＳＲＡＭセル９０の概略図を図７に示す。当技術分野で知られているように、ＳＲＡＭセル９０は、データ・ビット状態を保存するための一対のクロス結合されたインバータ９２、９４と、クロス結合されたインバータ９２、９４とビット線ＢＬ、ＢＬ（ＢＡＲ）の間のデータ・ビットを読み出し／書き込むための一対のｎチャネル結合トランジスタＮ１、Ｎ２とを含む。インバータ９２は、ｐチャネル・プルアップ・トランジスタＰ１とｎチャネル・プルダウン・トランジスタＮ３を含む。同様に、インバータ９４は、ｐチャネル・プルアップ・トランジスタＰ２とｎチャネル・プルダウン・トランジスタＮ４を含む。こうしたＳＲＡＭセル９０の動作は周知であり、詳細な説明はしない。こうした６トランジスタ型ＳＲＡＭセルを、例えば、業界標準の１００ｎｍノード（例えば、ブライトン等（Brighten et al）、「高性能、低リークおよび混合された信号特性の、１００ｎｍＣＭＯＳ技術への集積」（Integrationof High Performance, Low Leakage and Mixed Signal Features into a 100 nm CMOSTechnology）」、ＶＬＳＩ技術に関する２００２年シンポジウム（2002 Symposium on VLSI Technology）、技術論文要約（Digest of Technical papers）６２〜３頁、２００２年６月を参照されたい）を用いて製造すると、得られる標準ＳＲＡＭセルのサイズは約１．２６μｍ２である。しかし、本発明のプロセスを用いることによって、業界標準の１００ｎｍノードを用いて製造された標準ＳＲＡＭセルのサイズの約６５％のＳＲＡＭセルを製造することができる。
【００１８】
本発明によるｐチャネル反転型ＦｉｎＦＥＴトランジスタと、２つのｎチャネルＦｉｎＦＥＴトランジスタとをそれぞれ用いたトランジスタＰ２、Ｎ１、およびＮ３（図７）の構成を図８に示す。反転型ＦｉｎＦＥＴトランジスタおよびＦｉｎＦＥＴトランジスタ、ならびにフィン・アンダーパスおよびフィン・ベース埋め込みコンタクトを形成するプロセス・フローを、以下に詳細に説明する。
【００１９】
図８に示すように、同じプロセス工程でシリコン・フィン１００、１０２を基板上に形成する。シリコン・フィン１００、１０２は、個々のフィンを含んでもよく、または同じフィンの異なる部分を含んでも良い。ポリシリコン層１０４は、フィン１００と１０２の間に延在し、これらの側部および頂部を覆って通過している。ポリシリコン層１０４と同じプロセス工程で形成されたポリシリコン層１０６は、フィン１００の側部および頂部を覆って通過している。
【００２０】
ｐチャネル反転型ＦｉｎＦＥＴトランジスタＰ２を形成するには、シリコン・フィン１００の一部をｎ＋ドーピングしてＰ２のゲート１０８を形成し、一方ポリシリコン層１０４の一部をｐ＋ドーピングして、Ｐ２のソース１１０、チャネル１１２、およびドレイン１１４を含むボディ領域を形成する。Ｐ２のチャネル１１２は、ゲート１０８を覆って通過している。Ｐ２のソース１１０とドレイン１１４は、ゲート１０８の両側に配置されており、チャネル１１２によって接続される。
【００２１】
ソース１１６、チャネル１１８、およびドレイン１２０を含むｎチャネルＦｉｎＦＥＴトランジスタＮ３のボディ領域は、フィン１０２の低濃度ドーピングされた部分を用いて形成される。Ｎ３のゲート１２２は、ポリシリコン層１０４のｎ＋ドープ部分を用いて形成される。したがって、ポリシリコン層１０４を用いて、Ｎ３のゲート１２２、ならびにＰ２のソース１１０、チャネル１１２、およびドレイン１１４が形成される。さらに、ポリシリコン層１０４は、Ｎ３のゲート１２２をＰ２のドレイン１１４に接続する。ＣｏＳｉ２などの自己整合型金属シリサイド（図示せず）を用いてポリシリコン層１０４のｎ＋からｐ＋への接合をブリッジし、ゲート１２２からドレイン１１４への良好な電気接続を確保することができる。
【００２２】
フィン１００の低濃度ドーピングした部分を用いて、ドレイン１２４、チャネル１２６、およびソース１２８を含むｎチャネルＦｉｎＦＥＴトランジスタＮ１のボディ領域を形成する。ポリシリコン層１０６のｎ＋ドープ部分を用いてＮ１のゲート１２９を形成する。したがって、フィン１００は、Ｐ２のゲート１０８と、Ｎ１のドレイン１２４、チャネル１２６、およびソース１２８の形成に用いられる。さらに、フィン１００では、Ｐ２のゲート１０８はＮ１のドレイン１２４に接続される。
【００２３】
本発明に従って形成された６トランジスタ型ＳＲＡＭセル１３０を図９に示す。ＳＲＡＭセル１３０は通常の方法で動作する。ＳＲＡＭセル１３０は、２つのｐチャネル反転型ＦｉｎＦＥＴトランジスタＰ１、Ｐ２と、４つのｎチャネルＦｉｎＦＥＴトランジスタＮ１、Ｎ２、Ｎ３およびＮ４と、２つのフィン・アンダーパスＵＰ１、ＵＰ２と、５つのフィン・ベース埋め込みコンタクトＢＣ１、ＢＣ２、ＢＣ３、ＢＣ４およびＢＣ５とを用いて構成される。このＳＲＡＭセル１３０では、アンダーパスＵＰ１により、Ｎ１のドレインとＢＣ１との間の導電経路が、ＢＣ３とＢＣ５との間の導電経路の下を絶縁的に通過することができる。同様に、アンダーパスＵＰ２により、ＢＣ５とＢＣ２との間の導電経路が、ＢＣ１とＢＣ４との間の導電経路の下を絶縁的に通過することができる。この独特な組み合わせの構造を用いることにより、ＳＲＡＭセル１３０のレイアウトは単純化され、ＳＲＡＭセル１３０のサイズは、既知の技術を用いて製造された同様の最小構造体サイズを有する標準ＳＲＡＭセルと比べて著しく削減される。本発明のＳＲＡＭセル１３０のレイアウトを提示する前に、本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ、ｎチャネルＦｉｎＦＥＴトランジスタ、フィン・アンダーパス、およびフィン・ベース埋め込みコンタクトを製造するプロセス・フローの一例を、図１０〜２６について説明する。
【００２４】
ｐチャネル反転型ＦｉｎＦＥＴトランジスタ、ｎチャネルＦｉｎＦＥＴトランジスタ、フィン・アンダーパス、およびフィン・ベース埋め込みコンタクトを製造するプロセス・フローの以下の説明例では、多数のマスキング、パターン化、エッチング、剥離、成長、堆積、および注入工程を、一般的な用語で説明する。簡潔かつ明瞭にするために、これらの工程を行うために必要な具体的詳細は省略するが、これらの詳細は、半導体処理分野の技術者には周知であることに留意されたい。また、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ、ｎチャネルＦｉｎＦＥＴトランジスタ、フィン・アンダーパス、およびフィン・ベース埋め込みコンタクトの形成に使用される材料のそれぞれについて、当分野の技術者に知られた代替材料が存在しうることにも留意されたい。さらに、以下の説明はＳＲＡＭセルへの使用を目的としているが、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ、ｎチャネルＦｉｎＦＥＴトランジスタ、フィン・アンダーパス、およびフィン・ベース埋め込みコンタクトは、個別にまたは他の組み合わせで、他の半導体デバイスに使用することもできる。これらの構造のドーピングも変えることができる。例えば、ｎ型ドーピングの代わりにｐ型ドーピングを用いることによって、またその逆で、ｎチャネル反転型ＦｉｎＦＥＴトランジスタを形成することができる。
【００２５】
初めに、図１０に示したように、ＳｉＯ２の層１４２およびＳｉ３Ｎ４のマスキング層１４４が、シリコンオンインシュレータ（ＳＯＩ）ウェハ１４０上に形成される。ＳＯＩウェハ１４０は、シリコン基板１４６、埋め込み酸化物（ＢＯＸ）層１４８、および厚み約３０ｎｍ〜１７０ｎｍのシリコン層１５０を含む。Ｓｉ３Ｎ４層は、パターン形成およびエッチングして、約５ｎｍ〜３０ｎｍ幅のＳｉ３Ｎ４の形状１５２を設ける。
【００２６】
Ｓｉ３Ｎ４の形状１５２をマスクとして使って、ＳｉＯ２層１４２をパターン形成およびエッチングして、図１１に示したようにＳｉＯ２の形状１５４を形成する。初めに異方性エッチングを用いて、ＳｉＯ２層１４２をエッチングする。次に等方性の酸化物エッチングを行って、ＳｉＯ２の形状１５４の最終幅を調整する。
【００２７】
図１２では、Ｓｉ３Ｎ４の形状１５２を剥離した後、ＳｉＯ２の形状１５４を、シリコン層１５０の異方性エッチング時のマスクとして使う。エッチングは、ＢＯＸ層１４８の表面で停止する。得られたシリコン・フィン１５６Ａ、１５６Ｂ、１５６Ｃ、および１５６Ｄは、幅が約１ｎｍ〜３０ｎｍであり、これらを使って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）のフィン部分が形成される。次いでシリコン・フィン１５６Ａ〜Ｄの側部に、厚み約１．５ｎｍ〜６ｎｍの犠牲ＳｉＯ２層１５８を成長させる。犠牲ＳｉＯ２層１５８は、次の注入工程の前、および注入時に、シリコン・フィン１５６Ａを保護する。
【００２８】
次いで、図１３に示したように、フォトレジスト・マスク層１６０を塗布し、パターン化して、フィン１５６Ａ、１５６Ｂ、および１５６Ｄを選択的に露出させる。フィン１５６Ｃは、マスク層１６０で覆われたままである。次いで、イオン注入によって、リンまたはヒ素などのｎ型ドーパント１６１を、露出したフィン１５６Ａ、１５６Ｂ、および１５６Ｄ内に注入する。残ったマスク層１６０のために、フィン１５６Ｃはドーピングされない。注入の後、残ったマスク層１６０および犠牲ＳｉＯ２層１５８を剥離する。次いで、図１４に示したように、ＳｉＯ２などのゲート絶縁体の層１６２を、フィン１５６Ａ、１５６Ｂ、１５６Ｃ、および１５６Ｄ上に成長／堆積させる。次いで、アンドープ・ポリシリコン層１６４を、厚み約１０ｎｍ〜７５ｎｍまで堆積させる。アンドープ・ポリシリコン層１６４の厚みは、シリコン層１５０とＳｉＯ２層１４２を合わせた厚みより薄い（図１０）。次いで、厚み約５ｎｍ〜７５ｎｍのＳｉＯ２などのスペーサ材料層１６６を、アンドープ・ポリシリコン層１６４上に堆積させる。次いで、図１５に示したように、スペーサ材料層１６６を異方性エッチングして、アンドープ・ポリシリコン層１６４上に側壁スペーサ１６８を形成する。プロセスのこの時点では、フィン１５６Ａ、１５６Ｂ、および１５６Ｄはｎ＋にドーピングされているが、フィン１５６Ｃはドーピングされていない。
【００２９】
図１６では、フォトレジスト・マスク層１７０を塗布し、パターン化して、ｐチャネル反転型ＦｉｎＦＥＴトランジスタを形成することになるフィン１５６Ａの周囲のＰ−ＩＦｉｎＦＥＴ領域を選択的にマスキングする。次いで、フィン１５６Ｂ、１５６Ｃ、および１５６Ｄに隣接した露出した側壁スペーサ１６８を等方的にエッチングして剥離する。その後、図１７に示したように、ＢＣ領域を除くすべての領域を、ＢＣフォトレジスト・マスク１７２で選択的にマスキングする。次いで、露出したＢＣ領域のポリシリコン層１６４をエッチングして剥離し、フィン１５６Ｄの側部のゲート酸化物の露出層１６２を剥離する。マスク１７２を剥離した後、図１８に示したように、アンドープ・ポリシリコンの薄膜１７４を堆積する。フィン１５６Ａに隣接する側壁スペーサ１６８が露出するまで、他の構造を選択的に覆ったマスク（図示せず）を用いて、ポリシリコン層１７４を選択的にエッチングする。
【００３０】
プロセスの次の工程を図１９に示す。具体的には、フォトレジスト・マスク層１７６を堆積し、パターン化して、Ｐ−ＩＦｉｎＦＥＴ、ＵＰ、ＦｉｎＦＥＴおよびＢＣ領域を覆う。次いで、ポリシリコン層１６４、１７４の未マスク領域をエッチングして剥離する。次いで、図２０に示したように、マスク層１７６を剥離する。図２０に対応する平面図を、図２１に示す。プロセスのこの時点で、フィン１５６Ａ、１５６Ｂ、および１５６Ｄはすべてｎ＋ドーピングされており、１５６Ｃはドーピングされていない。また、ポリシリコン層１６４、１７４はドーピングされていない。
【００３１】
図２２に示したように、ｎ注入フォトレジスト・マスク層１７８を堆積し、パターン化して、Ｐ−ＩＦｉｎＦＥＴ領域を選択的に覆う。次いで、イオン注入によって、リンまたはヒ素などのｎ型ドーパント１８０を、ＵＰ、ＦｉｎＦＥＴおよびＢＣ領域のアンドープ・ポリシリコン層１６４、１７４内に注入する。注入の後、マスク層１７８を剥離する。
【００３２】
図２２に対応する平面図を図２３に示す。プロセスのこの時点で、フィン１５６Ａ、１５６Ｂ、および１５６Ｄはｎ＋ドーピングされており、フィン１５６Ｃは低濃度ｎドーピングされており、ＵＰ、ＦｉｎＦＥＴおよびＢＣ領域のポリシリコン層１６４、１７４はｎ＋ドーピングされており、Ｐ−ＩＦｉｎＦＥＴ領域のポリシリコン層１６４はドーピングされていないままである。これで本発明のＳＲＡＭセル１３０で使われるＵＰ、ＦｉｎＦＥＴおよびＢＣの形成が完了する。
【００３３】
次いで、図２４に示すように、ｐ注入フォトレジスト・マスク層１８２を堆積し、パターン化して、ＵＰ、ＦｉｎＦＥＴおよびＢＣ領域を選択的に覆う。次いで、ホウ素などのｐ型ドーパント１８４を、イオン注入によってＰ−ＩＦｉｎＦＥＴ領域のアンドープ・ポリシリコン層１６４に注入する。注入の後、図２５に示したようにマスク層１８２を剥離する。プロセスのこの時点で、フィン１５６Ａ、１５６Ｂ、および１５６Ｄはｎ＋ドーピングされており、フィン１５６Ｃは低濃度ｎドーピングされており、ＵＰ、ＦｉｎＦＥＴおよびＢＣ領域のポリシリコン層１６４、１７４はｎ＋ドーピングされており、Ｐ−ＩＦｉｎＦＥＴ領域のポリシリコン層１６４はｐ＋ドーピングされている（側壁スペーサ１６８の下は低濃度ドーピングされている）。引き続き低濃度（light oxidation）酸化させる（厚み約１ｎｍ〜６ｎｍ）。図２５に対応する平面図を図２６に示す。次いで、通常のＦｉｎＦＥＴ処理により、スペーサ、選択的なシリコン、ソース／ドレインおよびゲート・コンタクトを設ける（図示せず）。
【００３４】
図２７は、本発明に従って製造されたＳＲＡＭセル１３０（例えば、図９参照）のレイアウト２００を示す。ＳＲＡＭセル１３０のレイアウトは、図１０〜２６に詳細を示したプロセス・フローに従ってそれぞれ形成された、２つのｐチャネル反転型ＦｉｎＦＥＴトランジスタＰ１、Ｐ２と、４つのｎチャネルＦｉｎＦＥＴトランジスタＮ１、Ｎ２、Ｎ３およびＮ４と、２つのフィン・アンダーパスＵＰ１、ＵＰ２と、５つのフィン・ベース埋め込みコンタクトＢＣ１、ＢＣ２、ＢＣ３、ＢＣ４、およびＢＣ５とを含む。シリコン・フィン（例えば、図８のフィン１００、１０２、および図２６のフィン１５６Ａ〜Ｄ）は、図２７で「ＦＩＮ」と示した。ポリシリコン層（例えば、図８のポリシリコン層１０４、１０６，およびポリシリコン層１６４、１７４）は、図２７で「ＰＯＬＹ」と示した。本発明に従って製造されたレイアウト２００は、既知のＣＭＯＳ技術を用いて設計されたＳＲＡＭセルより単純かつコンパクトである。
【００３５】
本発明の様々な態様の上記説明は、例証および説明の目的で提示されたものである。網羅的であること、または本発明を開示された厳密な形に限定することを意図するものではない。また、明らかに、多くの修正および変更が可能である。当分野の技術者に明らかなこうした修正および変更は、特許請求の範囲に規定された本発明の範囲に含まれるものである。
【産業上の利用可能性】
【００３６】
本発明は、集積回路の加工に有用であり、より具体的には、反転型ＦｉｎＦＥＴ薄膜トランジスタの製造、および反転型ＦｉｎＦＥＴ薄膜トランジスタを用いたより密度の高いスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）の製造に有用である。
【図面の簡単な説明】
【００３７】
【図１】従来のＦｉｎＦＥＴ薄膜トランジスタの横断面図を示す。
【図２】図１のＦｉｎＦＥＴトランジスタの平面図を示す。
【図３】本発明による反転型ＦｉｎＦＥＴ薄膜トランジスタの横断面図。
【図４】本発明による反転型ＦｉｎＦＥＴ薄膜トランジスタの平面図。
【図５】本発明によるｐチャネル反転型ＦｉｎＦＥＴ薄膜トランジスタの詳細横断面図である。
【図６】本発明によるフィン・アンダーパスの横断面図である。
【図７】従来の６トランジスタ型ＳＲＡＭセルの概略図である。
【図８】本発明に従って形成された、図７に示した６トランジスタ型ＳＲＡＭセルのトランジスタＰ２、Ｎ１、およびＮ３の斜視図である。
【図９】本発明に従って形成された６トランジスタ型ＳＲＡＭセルの斜視図である。
【図１０】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図１１】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図１２】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図１３】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図１４】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図１５】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図１６】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図１７】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図１８】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図１９】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図２０】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図２１】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図２２】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図２３】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図２４】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図２５】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図２６】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図２７】本発明に従って製造されたＳＲＡＭセルのレイアウトを示す図である。
【技術分野】
【０００１】
本発明は一般に集積回路に関する。より詳細には、本発明は、反転型ＦｉｎＦＥＴ薄膜トランジスタ、および反転型ＦｉｎＦＥＴ薄膜トランジスタを使用して形成されたスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルを対象とする。
【背景技術】
【０００２】
ＳＲＡＭセルの１つの重要な特徴は、集積回路チップ上にセルを形成するのに必要な表面積である。ＳＲＡＭセルのサイズを縮小することによって、より高密度のＳＲＡＭを製造することができる。より高密度のＳＲＡＭを得るために多くの技術が成功裏に用いられてきたが、さらに高密度のＳＲＡＭを求める強い要求は衰えることなく続いている。したがって、ますます小さいＳＲＡＭセルを製造する必要性が依然としてある。
【非特許文献１】ブライトン等（Brighten et al）、「高性能、低リークおよび混合された信号特性の、１００ｎｍＣＭＯＳ技術への集積」（Integrationof High Performance, Low Leakage and Mixed Signal Features into a 100 nm CMOSTechnology）」、ＶＬＳＩ技術に関する２００２年シンポジウム（2002 Symposium on VLSI Technology）、技術論文要約（Digestof Technical papers）６２〜３頁、２００２年６月
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、反転型ＦｉｎＦＥＴ薄膜トランジスタ、および反転型ＦｉｎＦＥＴ薄膜トランジスタを用いて形成されたスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルを提供する。このＳＲＡＭセルは、レイアウトが単純化され、表面積を実質的に削減することにより、より高密度のＳＲＡＭを製造することが可能になる。
【課題を解決するための手段】
【０００４】
１）第１のトランジスタであって、本発明の第１の態様は、基板上の半導体構造からなる第１のゲート領域と、第１のゲート領域上に配置された第１のチャネル領域と第１のチャネル領域の両側に形成されたソースおよびドレインとを有する、半導体層からなる第１のボディ領域とを含む第１のトランジスタと、２）第２のトランジスタであって、第２のチャネル領域と第２のチャネル領域の両側に形成されたソースおよびドレインとを有する、半導体構造からなる第２のボディ領域と、第２のチャネル領域上に配置された、半導体層からなる第２のゲート領域とを含む、第１のトランジスタと接続した第２のトランジスタと、を含む集積回路を提供する。
【０００５】
本発明の第２の態様は、１）第１および第２のトランジスタと、２）第１のトランジスタのソース、ドレイン、およびチャネルと、第２のトランジスタのゲートとを形成する単一の半導体層と、を含む集積回路を提供する。
【０００６】
本発明の第３の態様は、１）半導体フィン（１００）と、２）反転型ＦｉｎＦＥＴトランジスタであって、フィンが反転型ＦｉｎＦＥＴトランジスタのゲートを形成する反転型ＦｉｎＦＥＴトランジスタと、３）第１のＦｉｎＦＥＴトランジスタであって、フィンが第１のＦｉｎＦＥＴトランジスタのソース、ドレイン、およびチャネルを形成し、反転型ＦｉｎＦＥＴトランジスタのゲートが第１のＦｉｎＦＥＴトランジスタのドレインに接続される第１のＦｉｎＦＥＴトランジスタと、を含む集積回路を提供する。
【０００７】
本発明の第４の態様は、１）基板上に半導体フィンを設けるステップであって、このフィンの一部が、反転型ＦｉｎＦＥＴトランジスタのゲート領域と、ＦｉｎＦＥＴトランジスタのボディ領域とを形成するステップと、２）反転型ＦｉｎＦＥＴトランジスタのゲート領域と、ＦｉｎＦＥＴトランジスタのボディ領域とを覆って半導体層を付着するステップであって、この半導体層が、反転型ＦｉｎＦＥＴトランジスタのソース、ドレイン、およびチャネルと、ＦｉｎＦＥＴトランジスタのゲート領域とを形成するステップと、３）半導体層を、第１のドーパント型でドーピングして、反転型ＦｉｎＦＥＴトランジスタのソース、ドレイン、およびチャネルを形成し、第２のドーパント型でドーピングして、ＦｉｎＦＥＴトランジスタのゲート領域を形成するステップと、を含む方法を提供する。
【０００８】
本発明の第５の態様は、各インバータがプルアップ反転型ＦｉｎＦＥＴトランジスタおよびプルダウンＦｉｎＦＥＴトランジスタを含む、一対のクロス結合インバータと、このクロス結合インバータを、それぞれビット線または前記ビット線のコンプリメント（complement）に接続するための、一対の結合（coupling）ＦｉｎＦＥＴトランジスタと、を含む６デバイス型ＳＲＡＭセルを提供する。
【０００９】
本発明の代表的な態様は、本明細書に記載の問題、および当分野の技術者によって見出されるような、その他の記述されていない問題を解決することを意図している。
【００１０】
本発明のこれらの特徴および他の特徴は、添付した図面と組み合わせた、本発明の様々な態様についての以下の詳細な説明から、より容易に理解されよう。
【００１１】
図面は、単なる概略図であり、本発明の特定のパラメータを表現することを意図したものではないことに留意されたい。図面は、単に本発明の代表的な態様を描くことを意図したものなので、本発明の範囲を限定するものと見なすべきではない。図面においては、類似の番号付けは類似の要素を表すものである。
【発明を実施するための最良の形態】
【００１２】
本発明は、反転型ＦｉｎＦＥＴ薄膜トランジスタ、および反転型ＦｉｎＦＥＴ薄膜トランジスタを用いて形成されたスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルを提供することによって、上記の問題およびその他の問題に対処する。
【００１３】
従来のＦｉｎＦＥＴ薄膜トランジスタ１０の横断面図を図１に示す。ＦｉｎＦＥＴトランジスタ１０の平面図を図２に示す。この例では、ＦｉｎＦＥＴトランジスタ１０は、絶縁層１２（例えば、ＳｉＯ２の層）の上に形成される。ＦｉｎＦＥＴトランジスタ１０には、通常シリコンまたは他の適切な半導体材料から形成されるフィン１４が設けられ、ポリシリコンまたは他の適切な導電性材料から形成されるゲート１６がフィン１４の上に設けられている。ゲート１６の下に延在するフィン１４の一部分に、チャネル１８が形成されている。図２に示すように、ＦｉｎＦＥＴトランジスタ１０のソース２０およびドレイン２２は、フィン１４の対向する端部に配置されている。こうしたＦｉｎＦＥＴトランジスタ１０によってもたらされるメリットは、チャネル１８を取囲む「二重ゲート」構造による、例えば、サイズの縮小化、電力消費量の削減、およびスイッチング時間の高速化である。
【００１４】
本発明による反転型ＦｉｎＦＥＴ薄膜トランジスタ３０の横断面図を図３に示す。本反転型ＦｉｎＦＥＴ薄膜トランジスタ３０の平面図を図４に示す。図示したように、反転型ＦｉｎＦＥＴトランジスタ３０では、通常シリコンまたは他の適切な半導体材料から形成されるフィン３２は、通常のＦｉｎＦＥＴトランジスタの場合のように（例えば、図１〜２参照）ボディ、ソースおよびドレインとしてではなく、トランジスタのゲート３４としての役割を果たす。ポリシリコンまたは他の適切な半導電性材料から形成される層３６が、フィン３２を横切っており、通常のＦｉｎＦＥＴトランジスタの場合のように（例えば、図１〜２参照）ゲートとしてではなく、反転型ＦｉｎＦＥＴ３０トランジスタのチャネル３８、ソース４０、およびドレイン４２を形成する。当分野の技術者に知られた他の半導体材料および導電性材料を使用してフィン３２および層３６を形成することもできる。
【００１５】
ｐチャネル反転型ＦｉｎＦＥＴトランジスタ５０のより詳細な図を図５に示す。この例では、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ５０は、トランジスタ５０のゲート５４としての役割を果たすｎ＋ドープ・シリコン・フィン５２を含む。ゲート５４は、ゲート絶縁体層５６（例えば、ＳｉＯ２）で覆われている。ポリシリコン層５８がフィン５２を横切っており、トランジスタ５０のボディ領域６０を形成する。ボディ領域６０は、トランジスタ５０の、ｐ＋ドープ・ソース６２、ｐ＋ドープ・ドレイン６４、およびチャネル７２を含む。チャネル７２は、ゲート５４の両側の、トランジスタ５０の側部に形成されたスペーサ６８の下に、低濃度でｐドープされた（lightly p doped）領域を含み、例えばＳｉＯ２、Ｓｉ３Ｎ４などを含む。ｐ＋ドープ・ソース６２およびドレイン６４、ならびにゲート５４の上に配置されたボディ領域６０のｐ＋ドープ領域７０は、チャネル７２にｐ型キャリアを供給する。以下により詳細に提示するように、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ５０は、チャネル７２を含む多結晶シリコンのためにその動作がわずかに低下する可能性があるが、ＳＲＡＭセルのプルアップ・デバイスとして有用である。図６に関して以下に述べるフィン・アンダーパス８０と共に、こうしたｐチャネル反転型ＦｉｎＦＥＴトランジスタ５０を使うことにより、従来のＣＭＯＳ技術を用いて設計されたＳＲＡＭと比べて、ＳＲＡＭセルのレイアウト（即ち、表面の）面積が著しく削減される。
【００１６】
図６に示すように、フィン・アンダーパス８０は、上記のｐチャネル反転型ＦｉｎＦＥＴトランジスタ５０の構造と同様の構造を有する。例えば、フィン・アンダーパス８０は、ＳｉＯ２などのゲート絶縁体の絶縁層８４で覆われたｎ＋ドープ・シリコン・フィン８２を含む。しかし、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ５０とは異なり、フィン８２の上を通るポリシリコン層８６はｎ＋にドーピングされている。このように、ｎ＋ドープ・ポリシリコン層８６がｎ＋ドープ・フィン８２を覆って通過しており、絶縁層８４によってこのｎ＋ドープ・フィン８２から絶縁されている。
【００１７】
従来の６トランジスタ型ＳＲＡＭセル９０の概略図を図７に示す。当技術分野で知られているように、ＳＲＡＭセル９０は、データ・ビット状態を保存するための一対のクロス結合されたインバータ９２、９４と、クロス結合されたインバータ９２、９４とビット線ＢＬ、ＢＬ（ＢＡＲ）の間のデータ・ビットを読み出し／書き込むための一対のｎチャネル結合トランジスタＮ１、Ｎ２とを含む。インバータ９２は、ｐチャネル・プルアップ・トランジスタＰ１とｎチャネル・プルダウン・トランジスタＮ３を含む。同様に、インバータ９４は、ｐチャネル・プルアップ・トランジスタＰ２とｎチャネル・プルダウン・トランジスタＮ４を含む。こうしたＳＲＡＭセル９０の動作は周知であり、詳細な説明はしない。こうした６トランジスタ型ＳＲＡＭセルを、例えば、業界標準の１００ｎｍノード（例えば、ブライトン等（Brighten et al）、「高性能、低リークおよび混合された信号特性の、１００ｎｍＣＭＯＳ技術への集積」（Integrationof High Performance, Low Leakage and Mixed Signal Features into a 100 nm CMOSTechnology）」、ＶＬＳＩ技術に関する２００２年シンポジウム（2002 Symposium on VLSI Technology）、技術論文要約（Digest of Technical papers）６２〜３頁、２００２年６月を参照されたい）を用いて製造すると、得られる標準ＳＲＡＭセルのサイズは約１．２６μｍ２である。しかし、本発明のプロセスを用いることによって、業界標準の１００ｎｍノードを用いて製造された標準ＳＲＡＭセルのサイズの約６５％のＳＲＡＭセルを製造することができる。
【００１８】
本発明によるｐチャネル反転型ＦｉｎＦＥＴトランジスタと、２つのｎチャネルＦｉｎＦＥＴトランジスタとをそれぞれ用いたトランジスタＰ２、Ｎ１、およびＮ３（図７）の構成を図８に示す。反転型ＦｉｎＦＥＴトランジスタおよびＦｉｎＦＥＴトランジスタ、ならびにフィン・アンダーパスおよびフィン・ベース埋め込みコンタクトを形成するプロセス・フローを、以下に詳細に説明する。
【００１９】
図８に示すように、同じプロセス工程でシリコン・フィン１００、１０２を基板上に形成する。シリコン・フィン１００、１０２は、個々のフィンを含んでもよく、または同じフィンの異なる部分を含んでも良い。ポリシリコン層１０４は、フィン１００と１０２の間に延在し、これらの側部および頂部を覆って通過している。ポリシリコン層１０４と同じプロセス工程で形成されたポリシリコン層１０６は、フィン１００の側部および頂部を覆って通過している。
【００２０】
ｐチャネル反転型ＦｉｎＦＥＴトランジスタＰ２を形成するには、シリコン・フィン１００の一部をｎ＋ドーピングしてＰ２のゲート１０８を形成し、一方ポリシリコン層１０４の一部をｐ＋ドーピングして、Ｐ２のソース１１０、チャネル１１２、およびドレイン１１４を含むボディ領域を形成する。Ｐ２のチャネル１１２は、ゲート１０８を覆って通過している。Ｐ２のソース１１０とドレイン１１４は、ゲート１０８の両側に配置されており、チャネル１１２によって接続される。
【００２１】
ソース１１６、チャネル１１８、およびドレイン１２０を含むｎチャネルＦｉｎＦＥＴトランジスタＮ３のボディ領域は、フィン１０２の低濃度ドーピングされた部分を用いて形成される。Ｎ３のゲート１２２は、ポリシリコン層１０４のｎ＋ドープ部分を用いて形成される。したがって、ポリシリコン層１０４を用いて、Ｎ３のゲート１２２、ならびにＰ２のソース１１０、チャネル１１２、およびドレイン１１４が形成される。さらに、ポリシリコン層１０４は、Ｎ３のゲート１２２をＰ２のドレイン１１４に接続する。ＣｏＳｉ２などの自己整合型金属シリサイド（図示せず）を用いてポリシリコン層１０４のｎ＋からｐ＋への接合をブリッジし、ゲート１２２からドレイン１１４への良好な電気接続を確保することができる。
【００２２】
フィン１００の低濃度ドーピングした部分を用いて、ドレイン１２４、チャネル１２６、およびソース１２８を含むｎチャネルＦｉｎＦＥＴトランジスタＮ１のボディ領域を形成する。ポリシリコン層１０６のｎ＋ドープ部分を用いてＮ１のゲート１２９を形成する。したがって、フィン１００は、Ｐ２のゲート１０８と、Ｎ１のドレイン１２４、チャネル１２６、およびソース１２８の形成に用いられる。さらに、フィン１００では、Ｐ２のゲート１０８はＮ１のドレイン１２４に接続される。
【００２３】
本発明に従って形成された６トランジスタ型ＳＲＡＭセル１３０を図９に示す。ＳＲＡＭセル１３０は通常の方法で動作する。ＳＲＡＭセル１３０は、２つのｐチャネル反転型ＦｉｎＦＥＴトランジスタＰ１、Ｐ２と、４つのｎチャネルＦｉｎＦＥＴトランジスタＮ１、Ｎ２、Ｎ３およびＮ４と、２つのフィン・アンダーパスＵＰ１、ＵＰ２と、５つのフィン・ベース埋め込みコンタクトＢＣ１、ＢＣ２、ＢＣ３、ＢＣ４およびＢＣ５とを用いて構成される。このＳＲＡＭセル１３０では、アンダーパスＵＰ１により、Ｎ１のドレインとＢＣ１との間の導電経路が、ＢＣ３とＢＣ５との間の導電経路の下を絶縁的に通過することができる。同様に、アンダーパスＵＰ２により、ＢＣ５とＢＣ２との間の導電経路が、ＢＣ１とＢＣ４との間の導電経路の下を絶縁的に通過することができる。この独特な組み合わせの構造を用いることにより、ＳＲＡＭセル１３０のレイアウトは単純化され、ＳＲＡＭセル１３０のサイズは、既知の技術を用いて製造された同様の最小構造体サイズを有する標準ＳＲＡＭセルと比べて著しく削減される。本発明のＳＲＡＭセル１３０のレイアウトを提示する前に、本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ、ｎチャネルＦｉｎＦＥＴトランジスタ、フィン・アンダーパス、およびフィン・ベース埋め込みコンタクトを製造するプロセス・フローの一例を、図１０〜２６について説明する。
【００２４】
ｐチャネル反転型ＦｉｎＦＥＴトランジスタ、ｎチャネルＦｉｎＦＥＴトランジスタ、フィン・アンダーパス、およびフィン・ベース埋め込みコンタクトを製造するプロセス・フローの以下の説明例では、多数のマスキング、パターン化、エッチング、剥離、成長、堆積、および注入工程を、一般的な用語で説明する。簡潔かつ明瞭にするために、これらの工程を行うために必要な具体的詳細は省略するが、これらの詳細は、半導体処理分野の技術者には周知であることに留意されたい。また、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ、ｎチャネルＦｉｎＦＥＴトランジスタ、フィン・アンダーパス、およびフィン・ベース埋め込みコンタクトの形成に使用される材料のそれぞれについて、当分野の技術者に知られた代替材料が存在しうることにも留意されたい。さらに、以下の説明はＳＲＡＭセルへの使用を目的としているが、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ、ｎチャネルＦｉｎＦＥＴトランジスタ、フィン・アンダーパス、およびフィン・ベース埋め込みコンタクトは、個別にまたは他の組み合わせで、他の半導体デバイスに使用することもできる。これらの構造のドーピングも変えることができる。例えば、ｎ型ドーピングの代わりにｐ型ドーピングを用いることによって、またその逆で、ｎチャネル反転型ＦｉｎＦＥＴトランジスタを形成することができる。
【００２５】
初めに、図１０に示したように、ＳｉＯ２の層１４２およびＳｉ３Ｎ４のマスキング層１４４が、シリコンオンインシュレータ（ＳＯＩ）ウェハ１４０上に形成される。ＳＯＩウェハ１４０は、シリコン基板１４６、埋め込み酸化物（ＢＯＸ）層１４８、および厚み約３０ｎｍ〜１７０ｎｍのシリコン層１５０を含む。Ｓｉ３Ｎ４層は、パターン形成およびエッチングして、約５ｎｍ〜３０ｎｍ幅のＳｉ３Ｎ４の形状１５２を設ける。
【００２６】
Ｓｉ３Ｎ４の形状１５２をマスクとして使って、ＳｉＯ２層１４２をパターン形成およびエッチングして、図１１に示したようにＳｉＯ２の形状１５４を形成する。初めに異方性エッチングを用いて、ＳｉＯ２層１４２をエッチングする。次に等方性の酸化物エッチングを行って、ＳｉＯ２の形状１５４の最終幅を調整する。
【００２７】
図１２では、Ｓｉ３Ｎ４の形状１５２を剥離した後、ＳｉＯ２の形状１５４を、シリコン層１５０の異方性エッチング時のマスクとして使う。エッチングは、ＢＯＸ層１４８の表面で停止する。得られたシリコン・フィン１５６Ａ、１５６Ｂ、１５６Ｃ、および１５６Ｄは、幅が約１ｎｍ〜３０ｎｍであり、これらを使って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）のフィン部分が形成される。次いでシリコン・フィン１５６Ａ〜Ｄの側部に、厚み約１．５ｎｍ〜６ｎｍの犠牲ＳｉＯ２層１５８を成長させる。犠牲ＳｉＯ２層１５８は、次の注入工程の前、および注入時に、シリコン・フィン１５６Ａを保護する。
【００２８】
次いで、図１３に示したように、フォトレジスト・マスク層１６０を塗布し、パターン化して、フィン１５６Ａ、１５６Ｂ、および１５６Ｄを選択的に露出させる。フィン１５６Ｃは、マスク層１６０で覆われたままである。次いで、イオン注入によって、リンまたはヒ素などのｎ型ドーパント１６１を、露出したフィン１５６Ａ、１５６Ｂ、および１５６Ｄ内に注入する。残ったマスク層１６０のために、フィン１５６Ｃはドーピングされない。注入の後、残ったマスク層１６０および犠牲ＳｉＯ２層１５８を剥離する。次いで、図１４に示したように、ＳｉＯ２などのゲート絶縁体の層１６２を、フィン１５６Ａ、１５６Ｂ、１５６Ｃ、および１５６Ｄ上に成長／堆積させる。次いで、アンドープ・ポリシリコン層１６４を、厚み約１０ｎｍ〜７５ｎｍまで堆積させる。アンドープ・ポリシリコン層１６４の厚みは、シリコン層１５０とＳｉＯ２層１４２を合わせた厚みより薄い（図１０）。次いで、厚み約５ｎｍ〜７５ｎｍのＳｉＯ２などのスペーサ材料層１６６を、アンドープ・ポリシリコン層１６４上に堆積させる。次いで、図１５に示したように、スペーサ材料層１６６を異方性エッチングして、アンドープ・ポリシリコン層１６４上に側壁スペーサ１６８を形成する。プロセスのこの時点では、フィン１５６Ａ、１５６Ｂ、および１５６Ｄはｎ＋にドーピングされているが、フィン１５６Ｃはドーピングされていない。
【００２９】
図１６では、フォトレジスト・マスク層１７０を塗布し、パターン化して、ｐチャネル反転型ＦｉｎＦＥＴトランジスタを形成することになるフィン１５６Ａの周囲のＰ−ＩＦｉｎＦＥＴ領域を選択的にマスキングする。次いで、フィン１５６Ｂ、１５６Ｃ、および１５６Ｄに隣接した露出した側壁スペーサ１６８を等方的にエッチングして剥離する。その後、図１７に示したように、ＢＣ領域を除くすべての領域を、ＢＣフォトレジスト・マスク１７２で選択的にマスキングする。次いで、露出したＢＣ領域のポリシリコン層１６４をエッチングして剥離し、フィン１５６Ｄの側部のゲート酸化物の露出層１６２を剥離する。マスク１７２を剥離した後、図１８に示したように、アンドープ・ポリシリコンの薄膜１７４を堆積する。フィン１５６Ａに隣接する側壁スペーサ１６８が露出するまで、他の構造を選択的に覆ったマスク（図示せず）を用いて、ポリシリコン層１７４を選択的にエッチングする。
【００３０】
プロセスの次の工程を図１９に示す。具体的には、フォトレジスト・マスク層１７６を堆積し、パターン化して、Ｐ−ＩＦｉｎＦＥＴ、ＵＰ、ＦｉｎＦＥＴおよびＢＣ領域を覆う。次いで、ポリシリコン層１６４、１７４の未マスク領域をエッチングして剥離する。次いで、図２０に示したように、マスク層１７６を剥離する。図２０に対応する平面図を、図２１に示す。プロセスのこの時点で、フィン１５６Ａ、１５６Ｂ、および１５６Ｄはすべてｎ＋ドーピングされており、１５６Ｃはドーピングされていない。また、ポリシリコン層１６４、１７４はドーピングされていない。
【００３１】
図２２に示したように、ｎ注入フォトレジスト・マスク層１７８を堆積し、パターン化して、Ｐ−ＩＦｉｎＦＥＴ領域を選択的に覆う。次いで、イオン注入によって、リンまたはヒ素などのｎ型ドーパント１８０を、ＵＰ、ＦｉｎＦＥＴおよびＢＣ領域のアンドープ・ポリシリコン層１６４、１７４内に注入する。注入の後、マスク層１７８を剥離する。
【００３２】
図２２に対応する平面図を図２３に示す。プロセスのこの時点で、フィン１５６Ａ、１５６Ｂ、および１５６Ｄはｎ＋ドーピングされており、フィン１５６Ｃは低濃度ｎドーピングされており、ＵＰ、ＦｉｎＦＥＴおよびＢＣ領域のポリシリコン層１６４、１７４はｎ＋ドーピングされており、Ｐ−ＩＦｉｎＦＥＴ領域のポリシリコン層１６４はドーピングされていないままである。これで本発明のＳＲＡＭセル１３０で使われるＵＰ、ＦｉｎＦＥＴおよびＢＣの形成が完了する。
【００３３】
次いで、図２４に示すように、ｐ注入フォトレジスト・マスク層１８２を堆積し、パターン化して、ＵＰ、ＦｉｎＦＥＴおよびＢＣ領域を選択的に覆う。次いで、ホウ素などのｐ型ドーパント１８４を、イオン注入によってＰ−ＩＦｉｎＦＥＴ領域のアンドープ・ポリシリコン層１６４に注入する。注入の後、図２５に示したようにマスク層１８２を剥離する。プロセスのこの時点で、フィン１５６Ａ、１５６Ｂ、および１５６Ｄはｎ＋ドーピングされており、フィン１５６Ｃは低濃度ｎドーピングされており、ＵＰ、ＦｉｎＦＥＴおよびＢＣ領域のポリシリコン層１６４、１７４はｎ＋ドーピングされており、Ｐ−ＩＦｉｎＦＥＴ領域のポリシリコン層１６４はｐ＋ドーピングされている（側壁スペーサ１６８の下は低濃度ドーピングされている）。引き続き低濃度（light oxidation）酸化させる（厚み約１ｎｍ〜６ｎｍ）。図２５に対応する平面図を図２６に示す。次いで、通常のＦｉｎＦＥＴ処理により、スペーサ、選択的なシリコン、ソース／ドレインおよびゲート・コンタクトを設ける（図示せず）。
【００３４】
図２７は、本発明に従って製造されたＳＲＡＭセル１３０（例えば、図９参照）のレイアウト２００を示す。ＳＲＡＭセル１３０のレイアウトは、図１０〜２６に詳細を示したプロセス・フローに従ってそれぞれ形成された、２つのｐチャネル反転型ＦｉｎＦＥＴトランジスタＰ１、Ｐ２と、４つのｎチャネルＦｉｎＦＥＴトランジスタＮ１、Ｎ２、Ｎ３およびＮ４と、２つのフィン・アンダーパスＵＰ１、ＵＰ２と、５つのフィン・ベース埋め込みコンタクトＢＣ１、ＢＣ２、ＢＣ３、ＢＣ４、およびＢＣ５とを含む。シリコン・フィン（例えば、図８のフィン１００、１０２、および図２６のフィン１５６Ａ〜Ｄ）は、図２７で「ＦＩＮ」と示した。ポリシリコン層（例えば、図８のポリシリコン層１０４、１０６，およびポリシリコン層１６４、１７４）は、図２７で「ＰＯＬＹ」と示した。本発明に従って製造されたレイアウト２００は、既知のＣＭＯＳ技術を用いて設計されたＳＲＡＭセルより単純かつコンパクトである。
【００３５】
本発明の様々な態様の上記説明は、例証および説明の目的で提示されたものである。網羅的であること、または本発明を開示された厳密な形に限定することを意図するものではない。また、明らかに、多くの修正および変更が可能である。当分野の技術者に明らかなこうした修正および変更は、特許請求の範囲に規定された本発明の範囲に含まれるものである。
【産業上の利用可能性】
【００３６】
本発明は、集積回路の加工に有用であり、より具体的には、反転型ＦｉｎＦＥＴ薄膜トランジスタの製造、および反転型ＦｉｎＦＥＴ薄膜トランジスタを用いたより密度の高いスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）の製造に有用である。
【図面の簡単な説明】
【００３７】
【図１】従来のＦｉｎＦＥＴ薄膜トランジスタの横断面図を示す。
【図２】図１のＦｉｎＦＥＴトランジスタの平面図を示す。
【図３】本発明による反転型ＦｉｎＦＥＴ薄膜トランジスタの横断面図。
【図４】本発明による反転型ＦｉｎＦＥＴ薄膜トランジスタの平面図。
【図５】本発明によるｐチャネル反転型ＦｉｎＦＥＴ薄膜トランジスタの詳細横断面図である。
【図６】本発明によるフィン・アンダーパスの横断面図である。
【図７】従来の６トランジスタ型ＳＲＡＭセルの概略図である。
【図８】本発明に従って形成された、図７に示した６トランジスタ型ＳＲＡＭセルのトランジスタＰ２、Ｎ１、およびＮ３の斜視図である。
【図９】本発明に従って形成された６トランジスタ型ＳＲＡＭセルの斜視図である。
【図１０】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図１１】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図１２】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図１３】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図１４】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図１５】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図１６】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図１７】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図１８】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図１９】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図２０】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図２１】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図２２】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図２３】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図２４】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図２５】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図２６】本発明に従って、ｐチャネル反転型ＦｉｎＦＥＴトランジスタ（Ｐ−ＩＦｉｎＦＥＴ）、フィン・アンダーパス（ＵＰ）、ｎチャネルＦｉｎＦＥＴトランジスタ（ＦｉｎＦＥＴ）、およびフィン・ベース埋め込みコンタクト（ＢＣ）を製造するプロセス・フローを示す図である。
【図２７】本発明に従って製造されたＳＲＡＭセルのレイアウトを示す図である。
【特許請求の範囲】
【請求項１】
１）第１のトランジスタであって、基板上の半導体構造（１００）からなる第１のゲート領域（１０８）と
前記第１のゲート領域上に配置された第１のチャネル領域（１１２）と前記第１のチャネル領域の両側に形成されたソース（１１０）およびドレイン（１１４）とを有する、半導体層（１０４）からなる第１のボディ領域と、
を含む、第１のトランジスタ（Ｐ２）と、
２）第２のトランジスタであって、第２のチャネル領域（１１８）と、前記第２のチャネル領域の両側に形成されたソース（１１６）およびドレイン（１２０）とを有する、半導体構造（１０２）からなる第２のボディ領域と、
前記第２のチャネル領域上に配置された、前記半導体層（１０４）からなる第２のゲート領域（１２２）と、
を含む、前記第１のトランジスタに結合された第２のトランジスタ（Ｎ３）と、
を含む、集積回路。
【請求項２】
前記半導体構造（１００、１０２）がシリコン・フィンを含む、請求項１に記載の集積回路。
【請求項３】
前記第１のトランジスタ（Ｐ２）が反転型ＦｉｎＦＥＴトランジスタを含み、前記第２のトランジスタ（Ｎ３）がＦｉｎＦＥＴトランジスタを含む、請求項２に記載の集積回路。
【請求項４】
前記第１のトランジスタ（Ｐ２）の前記ドレイン（１１４）が、前記半導体層（１０４）によって、前記第２のトランジスタ（Ｎ３）の前記ゲート（１２２）に接続される、請求項１に記載の集積回路。
【請求項５】
第３のチャネル領域（１２６）と、前記第３のチャネル領域の両側に形成されたソース（１２８）およびドレイン（１２４）とを有する、前記半導体構造（１００）からなる第３のボディ領域と、
前記第３のチャネル領域上に配置された、半導体層（１０６）からなる第３のゲート領域（１２９）と、
を含む第３のトランジスタ（Ｎ１）をさらに含む、請求項１に記載の集積回路。
【請求項６】
前記第１のトランジスタ（Ｐ２）の前記ゲート（１０８）が、前記半導体構造（１００）によって、前記第３のトランジスタ（Ｎ１）の前記ドレイン（１２４）に接続される、請求項５に記載の集積回路。
【請求項７】
前記第１のトランジスタ（Ｐ２）が反転型ＦｉｎＦＥＴトランジスタを含み、前記第２および第３のトランジスタ（Ｎ３、Ｎ１）がＦｉｎＦＥＴトランジスタを含む、請求項５に記載の集積回路。
【請求項８】
アンダーパス（８０）をさらに含み、前記アンダーパスにより、第１のドーピング型を有する半導体構造（８２）の一部が、前記第１のドーピング型を有する半導体層（８６）の一部の下を絶縁した状態で通過することができる、請求項１に記載の集積回路。
【請求項９】
前記第１のトランジスタ（Ｐ２）がＳＲＡＭセル（１３０）のプルアップ・トランジスタを含み、前記第２のトランジスタ（Ｎ３）がＳＲＡＭセルのプルダウン・トランジスタを含む、請求項１に記載の集積回路。
【請求項１０】
１）第１および第２のトランジスタ（Ｐ２、Ｎ３）と、
２）前記第１のトランジスタのソース（１１０）、ドレイン（１１４）、およびチャネル（１１２）と、前記第２のトランジスタのゲート（１２２）とを形成する単一の半導体層（１０４）と、
を含む、集積回路。
【請求項１１】
前記第１のトランジスタ（Ｐ２）の前記ドレイン（１１４）が、前記第２のトランジスタ（Ｎ３）の前記ゲート（１２２）に接続される、請求項１０に記載の集積回路。
【請求項１２】
第３のトランジスタ（Ｎ１）をさらに含み、単一の半導体構造（１００）が、前記第１のトランジスタ（Ｐ２）のゲート（１０８）と、前記第３のトランジスタのソース（１２８）、ドレイン（１２４）、およびチャネル（１２６）とを形成する、請求項１０に記載の集積回路。
【請求項１３】
前記第１のトランジスタ（Ｐ２）の前記ゲート（１０８）が、前記第３のトランジスタ（Ｎ１）の前記ドレイン（１２４）に接続される、請求項１２に記載の集積回路。
【請求項１４】
前記第１のトランジスタ（Ｐ２）が反転型ＦｉｎＦＥＴトランジスタを含み、前記第２のトランジスタ（Ｎ３）がＦｉｎＦＥＴトランジスタを含む、請求項１０に記載の集積回路。
【請求項１５】
前記半導体層（１０４）がポリシリコンを含む、請求項１４に記載の集積回路。
【請求項１６】
前記第１のトランジスタ（Ｐ２）がＳＲＡＭセル（１３０）のプルアップ・トランジスタを含み、前記第２のトランジスタ（Ｎ３）がＳＲＡＭセルのプルダウン・トランジスタを含む、請求項１０に記載の集積回路。
【請求項１７】
１）半導体フィン（１００）と、
２）反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）であって、前記フィンが、前記反転型ＦｉｎＦＥＴトランジスタのゲート（１０８）を形成する、反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）と、
３）第１のＦｉｎＦＥＴトランジスタ（Ｎ１）であって、前記フィンが前記第１のＦｉｎＦＥＴトランジスタのソース（１２８）、ドレイン（１２４）、およびチャネル（１２６）を形成し、前記反転型ＦｉｎＦＥＴトランジスタの前記ゲートが前記第１のＦｉｎＦＥＴトランジスタの前記ドレインに接続される、第１のＦｉｎＦＥＴトランジスタ（Ｎ１）と、
を含む集積回路。
【請求項１８】
１）第２のＦｉｎＦＥＴトランジスタ（Ｎ３）と、
２）半導体層（１０４）であって、前記半導体層が前記反転型ＦｉｎＦＥＴトランジスタのソース（１１０）、ドレイン（１１４）、およびチャネル（１１２）と、前記第２のＦｉｎＦＥＴトランジスタのゲート（１２２）とを形成し、前記反転型ＦｉｎＦＥＴトランジスタの前記ドレインが前記第２のＦｉｎＦＥＴトランジスタの前記ゲートに接続される半導体層（１０４）と、
をさらに含む、請求項１７に記載の集積回路。
【請求項１９】
前記反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）がＳＲＡＭセル（１３０）のプルアップ・トランジスタを含み、前記第２のＦｉｎＦＥＴトランジスタ（Ｎ３）が前記ＳＲＡＭセルのプルダウン・トランジスタを含む、請求項１８に記載の集積回路。
【請求項２０】
１）基板上に半導体フィン（１００、１０２）を設けるステップであって、前記フィンの一部が、反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）のゲート（１０８）と、ＦｉｎＦＥＴトランジスタ（Ｎ３）のボディ領域とを形成するステップと、
２）前記反転型ＦｉｎＦＥＴトランジスタの前記ゲートと、前記ＦｉｎＦＥＴトランジスタの前記ボディ領域とを覆って半導体層（１０４）を付着するステップであって、前記半導体層が、前記反転型ＦｉｎＦＥＴトランジスタのソース（１１０）、ドレイン（１１４）、およびチャネル（１１２）と、前記ＦｉｎＦＥＴトランジスタのゲート（１２２）とを形成するステップと、
３）前記半導体層を、第１のドーパント型でドーピングして、前記反転型ＦｉｎＦＥＴトランジスタの前記ソース、ドレイン、およびチャネルを形成し、第２のドーパント型でドーピングして、前記ＦｉｎＦＥＴトランジスタの前記ゲート領域を形成するステップと、
を含む方法。
【請求項２１】
前記反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）の前記ドレイン（１１４）が、前記ＦｉｎＦＥＴトランジスタ（Ｎ３）の前記ゲート（１２２）に接続される、請求項２０に記載の方法。
【請求項２２】
前記反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）がＳＲＡＭセル（１３０）のプルアップ・トランジスタを含み、前記第２のＦｉｎＦＥＴトランジスタ（Ｎ３）が前記ＳＲＡＭセルのプルダウン・トランジスタを含む、請求項２０に記載の方法。
【請求項２３】
各インバータがプルアップ反転型ＦｉｎＦＥＴトランジスタ（Ｐ１、Ｐ２）およびプルダウンＦｉｎＦＥＴトランジスタ（Ｎ３、Ｎ４）を含む、一対のクロス結合インバータ（９２、９４）と、
前記クロス結合インバータを、それぞれビット線（ＢＬ）または前記ビット線のコンプリメント（ＢＬ（ＢＡＲ））に接続するための、一対の結合ＦｉｎＦＥＴトランジスタ（Ｎ１、Ｎ２）と、
を含む６デバイス型ＳＲＡＭセル（１３０）。
【請求項２４】
前記プルダウン反転型ＦｉｎＦＥＴトランジスタ（Ｐ１、Ｐ２）がｐチャネルであり、前記プルダウンＦｉｎＦＥＴトランジスタおよび前記結合ＦｉｎＦＥＴトランジスタ（Ｎ３、Ｎ４）がｎチャネルである、請求項２３に記載のＳＲＡＭセル。
【請求項１】
１）第１のトランジスタであって、基板上の半導体構造（１００）からなる第１のゲート領域（１０８）と
前記第１のゲート領域上に配置された第１のチャネル領域（１１２）と前記第１のチャネル領域の両側に形成されたソース（１１０）およびドレイン（１１４）とを有する、半導体層（１０４）からなる第１のボディ領域と、
を含む、第１のトランジスタ（Ｐ２）と、
２）第２のトランジスタであって、第２のチャネル領域（１１８）と、前記第２のチャネル領域の両側に形成されたソース（１１６）およびドレイン（１２０）とを有する、半導体構造（１０２）からなる第２のボディ領域と、
前記第２のチャネル領域上に配置された、前記半導体層（１０４）からなる第２のゲート領域（１２２）と、
を含む、前記第１のトランジスタに結合された第２のトランジスタ（Ｎ３）と、
を含む、集積回路。
【請求項２】
前記半導体構造（１００、１０２）がシリコン・フィンを含む、請求項１に記載の集積回路。
【請求項３】
前記第１のトランジスタ（Ｐ２）が反転型ＦｉｎＦＥＴトランジスタを含み、前記第２のトランジスタ（Ｎ３）がＦｉｎＦＥＴトランジスタを含む、請求項２に記載の集積回路。
【請求項４】
前記第１のトランジスタ（Ｐ２）の前記ドレイン（１１４）が、前記半導体層（１０４）によって、前記第２のトランジスタ（Ｎ３）の前記ゲート（１２２）に接続される、請求項１に記載の集積回路。
【請求項５】
第３のチャネル領域（１２６）と、前記第３のチャネル領域の両側に形成されたソース（１２８）およびドレイン（１２４）とを有する、前記半導体構造（１００）からなる第３のボディ領域と、
前記第３のチャネル領域上に配置された、半導体層（１０６）からなる第３のゲート領域（１２９）と、
を含む第３のトランジスタ（Ｎ１）をさらに含む、請求項１に記載の集積回路。
【請求項６】
前記第１のトランジスタ（Ｐ２）の前記ゲート（１０８）が、前記半導体構造（１００）によって、前記第３のトランジスタ（Ｎ１）の前記ドレイン（１２４）に接続される、請求項５に記載の集積回路。
【請求項７】
前記第１のトランジスタ（Ｐ２）が反転型ＦｉｎＦＥＴトランジスタを含み、前記第２および第３のトランジスタ（Ｎ３、Ｎ１）がＦｉｎＦＥＴトランジスタを含む、請求項５に記載の集積回路。
【請求項８】
アンダーパス（８０）をさらに含み、前記アンダーパスにより、第１のドーピング型を有する半導体構造（８２）の一部が、前記第１のドーピング型を有する半導体層（８６）の一部の下を絶縁した状態で通過することができる、請求項１に記載の集積回路。
【請求項９】
前記第１のトランジスタ（Ｐ２）がＳＲＡＭセル（１３０）のプルアップ・トランジスタを含み、前記第２のトランジスタ（Ｎ３）がＳＲＡＭセルのプルダウン・トランジスタを含む、請求項１に記載の集積回路。
【請求項１０】
１）第１および第２のトランジスタ（Ｐ２、Ｎ３）と、
２）前記第１のトランジスタのソース（１１０）、ドレイン（１１４）、およびチャネル（１１２）と、前記第２のトランジスタのゲート（１２２）とを形成する単一の半導体層（１０４）と、
を含む、集積回路。
【請求項１１】
前記第１のトランジスタ（Ｐ２）の前記ドレイン（１１４）が、前記第２のトランジスタ（Ｎ３）の前記ゲート（１２２）に接続される、請求項１０に記載の集積回路。
【請求項１２】
第３のトランジスタ（Ｎ１）をさらに含み、単一の半導体構造（１００）が、前記第１のトランジスタ（Ｐ２）のゲート（１０８）と、前記第３のトランジスタのソース（１２８）、ドレイン（１２４）、およびチャネル（１２６）とを形成する、請求項１０に記載の集積回路。
【請求項１３】
前記第１のトランジスタ（Ｐ２）の前記ゲート（１０８）が、前記第３のトランジスタ（Ｎ１）の前記ドレイン（１２４）に接続される、請求項１２に記載の集積回路。
【請求項１４】
前記第１のトランジスタ（Ｐ２）が反転型ＦｉｎＦＥＴトランジスタを含み、前記第２のトランジスタ（Ｎ３）がＦｉｎＦＥＴトランジスタを含む、請求項１０に記載の集積回路。
【請求項１５】
前記半導体層（１０４）がポリシリコンを含む、請求項１４に記載の集積回路。
【請求項１６】
前記第１のトランジスタ（Ｐ２）がＳＲＡＭセル（１３０）のプルアップ・トランジスタを含み、前記第２のトランジスタ（Ｎ３）がＳＲＡＭセルのプルダウン・トランジスタを含む、請求項１０に記載の集積回路。
【請求項１７】
１）半導体フィン（１００）と、
２）反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）であって、前記フィンが、前記反転型ＦｉｎＦＥＴトランジスタのゲート（１０８）を形成する、反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）と、
３）第１のＦｉｎＦＥＴトランジスタ（Ｎ１）であって、前記フィンが前記第１のＦｉｎＦＥＴトランジスタのソース（１２８）、ドレイン（１２４）、およびチャネル（１２６）を形成し、前記反転型ＦｉｎＦＥＴトランジスタの前記ゲートが前記第１のＦｉｎＦＥＴトランジスタの前記ドレインに接続される、第１のＦｉｎＦＥＴトランジスタ（Ｎ１）と、
を含む集積回路。
【請求項１８】
１）第２のＦｉｎＦＥＴトランジスタ（Ｎ３）と、
２）半導体層（１０４）であって、前記半導体層が前記反転型ＦｉｎＦＥＴトランジスタのソース（１１０）、ドレイン（１１４）、およびチャネル（１１２）と、前記第２のＦｉｎＦＥＴトランジスタのゲート（１２２）とを形成し、前記反転型ＦｉｎＦＥＴトランジスタの前記ドレインが前記第２のＦｉｎＦＥＴトランジスタの前記ゲートに接続される半導体層（１０４）と、
をさらに含む、請求項１７に記載の集積回路。
【請求項１９】
前記反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）がＳＲＡＭセル（１３０）のプルアップ・トランジスタを含み、前記第２のＦｉｎＦＥＴトランジスタ（Ｎ３）が前記ＳＲＡＭセルのプルダウン・トランジスタを含む、請求項１８に記載の集積回路。
【請求項２０】
１）基板上に半導体フィン（１００、１０２）を設けるステップであって、前記フィンの一部が、反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）のゲート（１０８）と、ＦｉｎＦＥＴトランジスタ（Ｎ３）のボディ領域とを形成するステップと、
２）前記反転型ＦｉｎＦＥＴトランジスタの前記ゲートと、前記ＦｉｎＦＥＴトランジスタの前記ボディ領域とを覆って半導体層（１０４）を付着するステップであって、前記半導体層が、前記反転型ＦｉｎＦＥＴトランジスタのソース（１１０）、ドレイン（１１４）、およびチャネル（１１２）と、前記ＦｉｎＦＥＴトランジスタのゲート（１２２）とを形成するステップと、
３）前記半導体層を、第１のドーパント型でドーピングして、前記反転型ＦｉｎＦＥＴトランジスタの前記ソース、ドレイン、およびチャネルを形成し、第２のドーパント型でドーピングして、前記ＦｉｎＦＥＴトランジスタの前記ゲート領域を形成するステップと、
を含む方法。
【請求項２１】
前記反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）の前記ドレイン（１１４）が、前記ＦｉｎＦＥＴトランジスタ（Ｎ３）の前記ゲート（１２２）に接続される、請求項２０に記載の方法。
【請求項２２】
前記反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）がＳＲＡＭセル（１３０）のプルアップ・トランジスタを含み、前記第２のＦｉｎＦＥＴトランジスタ（Ｎ３）が前記ＳＲＡＭセルのプルダウン・トランジスタを含む、請求項２０に記載の方法。
【請求項２３】
各インバータがプルアップ反転型ＦｉｎＦＥＴトランジスタ（Ｐ１、Ｐ２）およびプルダウンＦｉｎＦＥＴトランジスタ（Ｎ３、Ｎ４）を含む、一対のクロス結合インバータ（９２、９４）と、
前記クロス結合インバータを、それぞれビット線（ＢＬ）または前記ビット線のコンプリメント（ＢＬ（ＢＡＲ））に接続するための、一対の結合ＦｉｎＦＥＴトランジスタ（Ｎ１、Ｎ２）と、
を含む６デバイス型ＳＲＡＭセル（１３０）。
【請求項２４】
前記プルダウン反転型ＦｉｎＦＥＴトランジスタ（Ｐ１、Ｐ２）がｐチャネルであり、前記プルダウンＦｉｎＦＥＴトランジスタおよび前記結合ＦｉｎＦＥＴトランジスタ（Ｎ３、Ｎ４）がｎチャネルである、請求項２３に記載のＳＲＡＭセル。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公表番号】特表２００６−５１１０９１（Ｐ２００６−５１１０９１Ａ）
【公表日】平成１８年３月３０日（２００６．３．３０）
【国際特許分類】
【出願番号】特願２００４−５６３１４０（Ｐ２００４−５６３１４０）
【出願日】平成１４年１２月１９日（２００２．１２．１９）
【国際出願番号】ＰＣＴ／ＵＳ２００２／０４０８６８
【国際公開番号】ＷＯ２００４／０５９７０３
【国際公開日】平成１６年７月１５日（２００４．７．１５）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公表日】平成１８年３月３０日（２００６．３．３０）
【国際特許分類】
【出願日】平成１４年１２月１９日（２００２．１２．１９）
【国際出願番号】ＰＣＴ／ＵＳ２００２／０４０８６８
【国際公開番号】ＷＯ２００４／０５９７０３
【国際公開日】平成１６年７月１５日（２００４．７．１５）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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