半導体装置、半導体記憶装置および半導体装置の製造方法
【課題】 ゲートからソースへの漏洩電流を伴うことなく、しきい値電圧を可変させるとともに、素子面積の増大を抑制する。
【解決手段】 半導体基板１０１上には絶縁層１０２が形成され、絶縁層１０２上には半導体層１０３が形成され、さらに、半導体層１０３上には絶縁層１０４が形成され、絶縁層１０４上には半導体層１０５が形成され、半導体層１０５上には、ゲート絶縁膜１０６を介してゲート電極１０７が形成され、ゲート電極１０７の側方には、ソース層１０９およびドレイン層１１０が形成され、ゲート電極１０７は、配線層を介して半導体層１０３に接続されている。
【解決手段】 半導体基板１０１上には絶縁層１０２が形成され、絶縁層１０２上には半導体層１０３が形成され、さらに、半導体層１０３上には絶縁層１０４が形成され、絶縁層１０４上には半導体層１０５が形成され、半導体層１０５上には、ゲート絶縁膜１０６を介してゲート電極１０７が形成され、ゲート電極１０７の側方には、ソース層１０９およびドレイン層１１０が形成され、ゲート電極１０７は、配線層を介して半導体層１０３に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、半導体記憶装置および半導体装置の製造方法に関し、特に、動作時のしきい値電圧が可変なＤＴ（Ｄｙｎａｍｉｃ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）ＭＯＳ電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
従来の半導体記憶装置において、例えば、特許文献１、２には、ＳＲＡＭを構成するＮチャンネル電界効果型トランジスタをＤＴＭＯＳ電界効果型トランジスタにて構成する方法が開示されている。このＤＴＭＯＳ電界効果型トランジスタを用いる方法では、チャンネル領域がゲートに接続されているため、オン時のしきい値電圧をオフ時よりも低くして低電圧動作が可能となり、動作時の消費電力を低減することができる。一方、オフ時のしきい値電圧は、通常のＮチャンネル電界効果型トランジスタと同等であり、オフ時のリーク電流は通常のＳＲＡＭと同等となるため、スタンバイ時の消費電力が増大することはない。
【０００３】
また、例えば、特許文献３には、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成されたＭＯＳトランジスタの基板端子とドレイン端子間にゲート電極を共有する補助トランジスタを挿入することにより、ゲートおよびドレイン電位によって基板電位を制御する方法が開示されている。この補助トランジスタを挿入する方法では、補助トランジスタがオンした時に、ゲートからソースに流れる電流がなくなる一方で、ボディ電位がドレイン電位と同程度となるため、ＤＴＭＯＳ電界効果型トランジスタの利点を享受しつつ、ゲートからソースへの漏洩電流に起因する消費電力の増大を防止することができる。
【特許文献１】特開２０００−１１４３９９号公報
【特許文献２】特開２００２−３５３３４０号公報
【特許文献３】特開２０００−２２１６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＤＴＭＯＳ電界効果型トランジスタは、チャンネル領域がゲートに接続されているため、トランジスタがオンした時にゲートからソースへ漏洩電流が流れ、消費電力の増大を招くという問題があった。また、短チャンネルＳＯＩトランジスタでは、ボディ領域が狭くなるため、ボディ部とボディ端子間の抵抗が増大し、ＲＣ時定数が大きくなることから、高速動作の妨げになるという問題があった。
【０００５】
一方、ゲートからソースへの漏洩電流をなくすために、ＭＯＳトランジスタの基板端子とドレイン端子間にゲート電極を共有する補助トランジスタを挿入する方法では、ＳＲＡＭなどの半導体記憶装置では、トランジスタの個数が２倍になるため、素子面積が増大するという問題があった。また、短チャンネルＳＯＩトランジスタの高速動作の妨げになるという点に関しては、何ら解決策にならない。
【０００６】
そこで、本発明の目的は、ゲートからソースへの漏洩電流を伴うことなく、しきい値電圧を可変させるとともに、素子面積の増大を抑制することが可能な半導体装置、半導体記憶装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、第１絶縁層上に形成された第１半導体層と、前記第１半導体層上に形成された第２絶縁層と、前記第２絶縁層上に形成された第２半導体層と、前記第２半導体層上に形成されたゲート電極と、前記第２半導体層に形成され、前記ゲート電極の側方に配置されたソース／ドレイン層と、前記ゲート電極と前記第１半導体層とを接続する配線層とを備えることを特徴とする。
【０００８】
これにより、ボディ領域と絶縁された第１半導体層にゲート電極を接続することが可能となり、ゲート電極からソース層への漏洩電流をなくすことが可能となるとともに、第１半導体層と第２半導体層とを容量結合させることが可能となり、ゲート電極の電位に応じて第２半導体層の電位を変化させることができる。このため、ゲート電極がオンした時のしきい値電圧をオフ時よりも低くすることが可能となり、オン電流を増大させることを可能として高速動作させることが可能となるとともに、動作時の消費電力を低減することができる。
【０００９】
また、ゲート電極がオフした時のしきい値電圧をオン時よりも高くすることが可能となり、サブスレッショルド電流を低減することができる。このため、ゲート電極がオフ時のリーク電流を減らすことが可能となり、待機時の消費電力を低減することができる。
また、本発明の一態様に係る半導体装置によれば、前記第１半導体層は、前記ゲート電極が形成されたトランジスタごとに素子分離されていることを特徴とする。
【００１０】
これにより、トランジスタごとに個別にしきい値を制御することが可能となり、消費電力をより一層低減することができる。
また、本発明の一態様に係る半導体装置によれば、第１絶縁層上に形成された第１半導体層と、前記第１半導体層上に形成された第２絶縁層と、前記第２絶縁層上に形成された第２半導体層と、前記第２半導体層上に形成された第１および第２ゲート電極と、前記第２半導体層に形成され、前記第１ゲート電極の側方に配置されたＰ型ソース／ドレイン層と、前記第２半導体層に形成され、前記第２ゲート電極の側方に配置されたＮ型ソース／ドレイン層と、前記第１および第２ゲート電極と前記第１半導体層とを共通に接続する第１配線層と、前記Ｐ型ドレイン層と前記Ｎ型ドレイン層とを接続する第２配線層とを備えることを特徴とする。
【００１１】
これにより、第２半導体層にインバータを形成した場合においても、ゲートからソースへの漏洩電流に起因する消費電力の増大を防止しつつ、動作時のしきい値電圧を変化させることができ、動作時の消費電力の増大を抑制しつつ、スイッチング動作の高速化を図ることができる。また、第１および第２ゲート電極と前記第１半導体層とを共通に接続することで、第１半導体層を素子分離する必要がなくなり、インバータの動作に悪影響を及ぼすことなく、素子面積を低減することができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された絶縁層と、前記半導体基板に形成されたウェルと、前記絶縁層上に形成された半導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の側方に配置されたソース／ドレイン層と、前記ゲート電極と前記ウェルとを接続する配線層とを備えることを特徴とする。
【００１３】
これにより、ボディ領域と絶縁されたウェルにゲート電極を接続することが可能となり、ゲート電極からソース層への漏洩電流をなくすことが可能となるとともに、ウェルと半導体層とを容量結合させることが可能となり、ゲート電極の電位に応じて半導体層の電位を変化させることができる。このため、ゲートからソースへの漏洩電流に起因する消費電力の増大を防止しつつ、動作時のしきい値電圧を変化させることができ、動作時の消費電力の増大を抑制しつつ、スイッチング動作の高速化を図ることができる。
【００１４】
また、本発明の一態様に係る半導体記憶装置によれば、第１ＣＭＯＳインバータの入力端が第２ＣＭＯＳインバータの出力端に接続され、第１ＣＭＯＳインバータの出力端が第２ＣＭＯＳインバータの入力端に接続されたフリップフロップ回路と、ワード線にゲートが接続され、第１ビット線にドレインが接続され、前記第１ＣＭＯＳインバータの出力端のソースが接続された第１トランスファーゲートと、前記ワード線にゲートが接続され、第２ビット線にドレインが接続され、前記第２ＣＭＯＳインバータの出力端のソースが接続された第２トランスファーゲートとを備え、前記第１トランスファーゲートまたは第２トランスファーゲートのいずれか少なくとも一方は、第１絶縁層上に形成された第１半導体層と、前記第１半導体層上に形成された第２絶縁層と、前記第２絶縁層上に形成された第２半導体層と、前記第２半導体層上に形成されたゲート電極と、前記第２半導体層に形成され、前記ゲート電極の側方に配置されたソース／ドレイン層と、前記ゲート電極と前記第１半導体層とを接続する配線層とを備えることを特徴とする。
【００１５】
これにより、ゲート電極からソース層への漏洩電流を伴うことなく、トランスファーゲートの動作時のしきい電圧を下げることができ、信号をローとハイとの間で書き換える時に生じる電位降下を低減することができる。このため、信号のローとハイとの間の差を十分に取ることができ、半導体記憶装置を安定に高速動作させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第１絶縁層上に積層された第１半導体層上に第２絶縁層を介して第２半導体層を形成する工程と、前記第２半導体層および第２絶縁層をパターニングすることにより、前記第１半導体層の一部を露出させる工程と、前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側方に配置されたソース／ドレイン層を前記第２半導体層に形成する工程と、前記ゲート電極と前記第１半導体層とを接続する配線層を形成する工程とを備えることを特徴とする。
【００１６】
これにより、ボディ領域と絶縁された第１半導体層にゲート電極を接続することが可能となり、ＳＯＩトランジスタを第２半導体層に形成することを可能としつつ、ＳＯＩトランジスタの動作時のしきい値電圧を変化させることができる。このため、ゲートからソースへの漏洩電流に起因する消費電力の増大を防止しつつ、動作時のしきい値電圧を変化させることができ、動作時の消費電力の増大を抑制しつつ、スイッチング動作の高速化を図ることができる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層に形成されるトランジスタごとに素子分離する素子分離絶縁膜を前記第１半導体層に形成する工程とを備えることを特徴とする。
これにより、トランジスタごとに個別にしきい値を制御することが可能となり、消費電力をより一層低減することができる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチングレートが小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、下層の第２半導体層の表面を露出させる段差が設けられるとともに、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内に形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、前記第２半導体層の熱酸化を行うことにより、最上層の第２半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して最上層の第２半導体層上にゲート電極を形成する工程と、前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方に配置されたソース／ドレイン層を最上層の第２半導体層に形成する工程と、前記下層の第２半導体層と前記ゲート電極とを接続する配線層を形成する工程とを備えることを特徴とする。
【００１９】
これにより、半導体層の熱酸化にてＢＯＸ層を形成することが可能となり、半導体層の結晶品質を損なうことなく、ＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの動作時のしきい値電圧を変化させることができる。このため、ゲートからソースへの漏洩電流に起因する消費電力の増大を防止しつつ、動作時のしきい値電圧を変化させることができ、動作時の消費電力の増大を抑制しつつ、スイッチング動作の高速化を図ることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
図１において、半導体基板１０１上には絶縁層１０２が形成され、絶縁層１０２上には半導体層１０３が形成されている。さらに、半導体層１０３上には絶縁層１０４が形成され、絶縁層１０４上には半導体層１０５が形成されている。ここで、絶縁層１０４および半導体層１０５は、半導体層１０３の一部が絶縁層１０４および半導体層１０５から露出されるようにメサ分離することができる。
【００２１】
なお、半導体基板１０１および半導体層１０３、１０５の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層１０２、１０４としては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いるようにしてもよく、γ−酸化アルミニウム層（γ−Ａｌ2Ｏ3層）を用いるようにしてもよい。また、半導体層１０３、１０５が絶縁層１０２、１０４上にそれぞれ形成された半導体基板１０１としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体基板１０１の代わりに、サファイア、ガラスまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、半導体層１０３、１０５としては、単結晶半導体の他、多結晶半導体またはアモルファス半導体を用いるようにしてもよい。また、半導体層１０３の代わりに、ＷやＭｏなどの高融点金属を用いるようにしてもよい。
【００２２】
そして、半導体層１０５上には、ゲート絶縁膜１０６を介してゲート電極１０７が形成され、ゲート電極１０７の側壁にはサイドウォール１０８が形成されている。そして、ゲート電極１０７の一方の側には、ＬＤＤ層を介してソース層１０９が半導体層１０５に形成され、ゲート電極１０７の他方の側には、ＬＤＤ層を介してドレイン層１１０が半導体層１０５に形成されている。そして、ゲート電極１０７は、配線層を介して半導体層１０３に接続されている。
【００２３】
そして、ゲート電極１０７がオンすると、半導体層１０３の電位が高くなり、半導体層１０３の電位が絶縁層１０４を介して半導体層１０５に伝わる。この結果、ゲート電極１０７がオンすると、半導体層１０５の電位が高くなり、Ｎチャンネル電界効果型トランジスタの場合、しきい値電圧が低くなる。ここで、半導体層１０３、１０５は絶縁層１０４を介して絶縁されているので、ゲート電極１０７がオンした場合においても、ゲート電極１０７からソース層１０９へ漏洩電流が流れることを防止することが可能となる。このため、ゲート電極１０７が半導体層１０３に接続されていない場合に比べて、オン電流を増大させることが可能となり、高速動作させることが可能となるとともに、ゲート電極１０７からソース層１０９への漏洩電流に起因する消費電力の増大を防止することができる。
【００２４】
また、ゲート電極１０７がオフすると、半導体層１０３の電位が低くなり、半導体層１０３の電位が絶縁層１０４を介して半導体層１０５に伝わる。この結果、ゲート電極１０７がオフすると、半導体層１０５の電位が低くなり、Ｎチャンネル電界効果型トランジスタの場合、しきい値電圧が高くなる。このため、サブスレッショルド電流を低減することができ、ゲート電極１０７がオフ時のリーク電流を減らすことを可能として、待機時の消費電力を低減することができる。
【００２５】
図２は、本発明の第２実施形態に係る半導体記憶装置の概略構成を示す回路図である。
図２において、半導体記憶装置には、Ｐチャンネル電界効果型トランジスタＴ１、Ｔ３およびＮチャンネル電界効果型トランジスタＴ２、Ｔ４、Ｔ５、Ｔ６が設けられ、ＳＲＡＭが構成されている。ここで、Ｐチャンネル電界効果型トランジスタＴ１およびＮチャンネル電界効果型トランジスタＴ２は直列接続されるとともに、Ｐチャンネル電界効果型トランジスタＴ１およびＮチャンネル電界効果型トランジスタＴ２のゲートは共通に接続され、ＣＭＯＳインバータＩＶ１が構成されている。また、Ｐチャンネル電界効果型トランジスタＴ３およびＮチャンネル電界効果型トランジスタＴ４は直列接続されるとともに、Ｐチャンネル電界効果型トランジスタＴ３およびＮチャンネル電界効果型トランジスタＴ４のゲートは共通に接続され、ＣＭＯＳインバータＩＶ２が構成されている。
【００２６】
そして、ＣＭＯＳインバータＩＶ１の入力端がＣＭＯＳインバータＩＶ２の出力端に接続されるとともに、ＣＭＯＳインバータＩＶ１の出力端がＣＭＯＳインバータＩＶ２の入力端に接続され、フリップフロップ回路が構成されている。すなわち、Ｐチャンネル電界効果型トランジスタＴ１およびＮチャンネル電界効果型トランジスタＴ２のゲートはＰチャンネル電界効果型トランジスタＴ３およびＮチャンネル電界効果型トランジスタＴ４のドレインに接続され、Ｐチャンネル電界効果型トランジスタＴ１およびＮチャンネル電界効果型トランジスタＴ２のドレインはＰチャンネル電界効果型トランジスタＴ３およびＮチャンネル電界効果型トランジスタＴ４のゲートに接続されている。
【００２７】
また、Ｎチャンネル電界効果型トランジスタＴ５、Ｔ６はそれぞれトランスファーゲートを構成し、Ｎチャンネル電界効果型トランジスタＴ５、Ｔ６として図１の構成を用いることができる。そして、Ｎチャンネル電界効果型トランジスタＴ５において、ゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬ１に接続され、ソースはＣＭＯＳインバータＩＶ１の出力端に接続されている。また、Ｎチャンネル電界効果型トランジスタＴ６において、ゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬ２に接続され、ソースはＣＭＯＳインバータＩＶ２の出力端に接続されている。
【００２８】
そして、図２の半導体記憶装置に論理値“１”を書き込む場合、ビット線ＢＬ１をハイレベルにするとともに、ビット線ＢＬ２をローレベルに設定した上で、ワード線ＷＬをハイレベルにする。すると、Ｎチャンネル電界効果型トランジスタＴ５、Ｔ６がオンし、ビット線ＢＬ１のレベルがＣＭＯＳインバータＩＶ１の出力端およびＣＭＯＳインバータＩＶ２の入力端に伝わるとともに、ビット線ＢＬ２のレベルがＣＭＯＳインバータＩＶ１の入力端およびＣＭＯＳインバータＩＶ２の出力端に伝わる。このため、ＣＭＯＳインバータＩＶ１の出力端およびＣＭＯＳインバータＩＶ２の入力端はハイレベルになるとともに、ＣＭＯＳインバータＩＶ１の入力端およびＣＭＯＳインバータＩＶ２の出力端はローレベルになり、ＣＭＯＳインバータＩＶ１の論理値が“１”になるとともに、ＣＭＯＳインバータＩＶ２の論理値が“０”になる。そして、ＣＭＯＳインバータＩＶ１の論理値が“１”になるとともに、ＣＭＯＳインバータＩＶ２の論理値が“０”になると、Ｐチャンネル電界効果型トランジスタＴ１およびＮチャンネル電界効果型トランジスタＴ４がオンするとともに、Ｐチャンネル電界効果型トランジスタＴ３およびＮチャンネル電界効果型トランジスタＴ２がオフし、ＣＭＯＳインバータＩＶ１の出力端およびＣＭＯＳインバータＩＶ２の入力端はＶＤＤ電位に接続されるとともに、ＣＭＯＳインバータＩＶ１の入力端およびＣＭＯＳインバータＩＶ２の出力端はＶＳＳ電位に接続される。このため、ＣＭＯＳインバータＩＶ１の論理値が“１”になるとともに、ＣＭＯＳインバータＩＶ２の論理値が“０”になると、ワード線ＷＬをローレベルにして、ＣＭＯＳインバータＩＶ１、ＴＶ２をビット線ＢＬ１、ＢＬ２とそれぞれ遮断した場合においても、ＭＯＳインバータＩＶ１の出力端はハイレベルに保たれるとともに、ＣＭＯＳインバータＩＶ２の出力端はローレベルに保たれ、半導体記憶装置に論理値“１”を記憶させることができる。
【００２９】
また、図２の半導体記憶装置に論理値“０”を書き込む場合、ビット線ＢＬ１をローレベルにするとともに、ビット線ＢＬ２をハイレベルに設定した上で、ワード線ＷＬをハイレベルにする。すると、Ｎチャンネル電界効果型トランジスタＴ５、Ｔ６がオンし、ビット線ＢＬ１のレベルがＣＭＯＳインバータＩＶ１の出力端およびＣＭＯＳインバータＩＶ２の入力端に伝わるとともに、ビット線ＢＬ２のレベルがＣＭＯＳインバータＩＶ１の入力端およびＣＭＯＳインバータＩＶ２の出力端に伝わる。このため、ＣＭＯＳインバータＩＶ１の出力端およびＣＭＯＳインバータＩＶ２の入力端はローレベルになるとともに、ＣＭＯＳインバータＩＶ１の入力端およびＣＭＯＳインバータＩＶ２の出力端はハイレベルになり、ＣＭＯＳインバータＩＶ１の論理値が“０”になるとともに、ＣＭＯＳインバータＩＶ２の論理値が“１”になる。そして、ＣＭＯＳインバータＩＶ１の論理値が“０”になるとともに、ＣＭＯＳインバータＩＶ２の論理値が“１”になると、Ｐチャンネル電界効果型トランジスタＴ１およびＮチャンネル電界効果型トランジスタＴ４がオフするとともに、Ｐチャンネル電界効果型トランジスタＴ３およびＮチャンネル電界効果型トランジスタＴ２がオンし、ＣＭＯＳインバータＩＶ１の出力端およびＣＭＯＳインバータＩＶ２の入力端はＶＳＳ電位に接続されるとともに、ＣＭＯＳインバータＩＶ１の入力端およびＣＭＯＳインバータＩＶ２の出力端はＶＤＤ電位に接続される。このため、ＣＭＯＳインバータＩＶ１の論理値が“０”になるとともに、ＣＭＯＳインバータＩＶ２の論理値が“１”になると、ワード線ＷＬをローレベルにして、ＣＭＯＳインバータＩＶ１、ＴＶ２をビット線ＢＬ１、ＢＬ２とそれぞれ遮断した場合においても、ＭＯＳインバータＩＶ１の出力端はローレベルに保たれるとともに、ＣＭＯＳインバータＩＶ２の出力端はハイレベルに保たれ、半導体記憶装置に論理値“０”を記憶させることができる。
【００３０】
一方、図２の半導体記憶装置の読み出しを行う場合、ビット線ＢＬ１、ＢＬ２を開放した上で、ワード線ＷＬをハイレベルにする。すると、Ｎチャンネル電界効果型トランジスタＴ５、Ｔ６がオンし、ビット線ＢＬ１のレベルがＣＭＯＳインバータＩＶ１の出力端のレベルにほぼ等しくなるとともに、ビット線ＢＬ２のレベルがＣＭＯＳインバータＩＶ２の出力端のレベルにほぼ等しくなり、半導体記憶装置に記憶されている論理値をビット線ＢＬ１、ＢＬ２をそれぞれ介して読み出すことができる。
【００３１】
ここで、Ｎチャンネル電界効果型トランジスタＴ５、Ｔ６として図１の構成を用いることにより、ゲート電極からソース層への漏洩電流を伴うことなく、Ｎチャンネル電界効果型トランジスタＴ５、Ｔ６の動作時のしきい電圧を下げることができ、信号をローとハイとの間で書き換える時に生じる電位降下を低減することができる。このため、信号のローとハイとの間の差を十分に取ることができ、半導体記憶装置を安定に高速動作させることができる。
【００３２】
図３は、本発明の第３実施形態に係る半導体装置の概略構成を示す断面図である。
図３において、半導体基板２０１上には絶縁層２０２が形成され、絶縁層２０２上には半導体層２０３ａ、２０３ｂが形成されている。ここで、半導体層２０３ａ、２０３ｂは、素子分離膜２１０で素子分離されている。なお、半導体層２０３ａ、２０３ｂの素子分離方法としては、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などを用いることができる。さらに、半導体層２０３ａ、２０３ｂ上には絶縁層２０４ａ、２０４ｂがそれぞれ形成され、絶縁層２０４ａ、２０４ｂ上には半導体層２０５ａ、２０５ｂがそれぞれ形成されている。ここで、絶縁層２０４ａ、２０４ｂおよび半導体層２０５ａ、２０５ｂは、半導体層２０３ａ、２０３ｂの一部が絶縁層２０４ａ、２０４ｂおよび半導体層２０５ａ、２０５ｂからそれぞれ露出されるようにメサ分離することができる。
【００３３】
そして、半導体層２０５ａ、２０５ｂ上には、ゲート絶縁膜２０６ａ、２０６ｂをそれぞれ介してゲート電極２０７ａ、２０７ｂがそれぞれ形成され、ゲート電極２０７ａ、２０７ｂの側壁にはサイドウォール２０８ａ、２０８ｂがそれぞれ形成されている。そして、ゲート電極２０７ａ、２０７ｂの一方の側には、ＬＤＤ層を介してソース層２０９ａ、２０９ｂが半導体層２０５ａ、２０５ｂにそれぞれ形成され、ゲート電極２０７ａ、２０７ｂの他方の側には、ＬＤＤ層を介してドレイン層２１０ａ、２１０ｂが半導体層２０５ａ、２０５ｂにそれぞれ形成されている。そして、ゲート電極２０７ａ、２０７ｂは、配線層を介して半導体層２０３ａ、２０３ｂにそれぞれ接続されている。
【００３４】
これにより、ボディ領域と絶縁された半導体層２０３ａ、２０３ｂにゲート電極２０７ａ、２０７ｂを接続することが可能となり、ゲート電極２０７ａ、２０７ｂからソース層２０９ａ、２０９ｂへの漏洩電流をなくすことが可能となるとともに、半導体層２０３ａ、２０３ｂと半導体層２０５ａ、２０５ｂとをそれぞれ容量結合させることが可能となり、ゲート電極２０７ａ、２０７ｂの電位に応じて半導体層２０５ａ、２０５ｂの電位をそれぞれ変化させることができる。このため、ゲート電極２０７ａ、２０７ｂがオンした時のしきい値電圧をオフ時よりも低くすることが可能となり、オン電流を増大させることを可能として高速動作させることが可能となるとともに、動作時の消費電力を低減することができる。
【００３５】
また、ゲート電極２０７ａ、２０７ｂがオフした時のしきい値電圧をオン時よりも高くすることが可能となり、サブスレッショルド電流を低減することができる。このため、ゲート電極２０７ａ、２０７ｂがオフ時のリーク電流を減らすことが可能となり、待機時の消費電力を低減することができる。さらに、素子分離膜２１０にて半導体層２０３ａ、２０３ｂを素子分離することにより、ゲート電極２０７ａ、２０７ｂがそれぞれ設けられたトランジスタごとに個別にしきい値を制御することが可能となり、消費電力をより一層低減することができる。
【００３６】
図４は、本発明の第４実施形態に係る半導体装置の概略構成を示す断面図である。
図４において、半導体基板３０１上には絶縁層３０２が形成され、絶縁層３０２上には半導体層３０３が形成されている。また、半導体層３０３上には絶縁層３０４ａ、３０４ｂが形成され、絶縁層３０４ａ、３０４ｂ上には半導体層３０５ａ、３０５ｂがそれぞれ形成されている。ここで、絶縁層３０４ａ、３０４ｂおよび半導体層３０５ａ、３０５ｂは、半導体層３０３の一部が絶縁層３０４ａ、３０４ｂおよび半導体層３０５ａ、３０５ｂからそれぞれ露出されるようにメサ分離することができる。
【００３７】
そして、半導体層３０５ａ、３０５ｂ上には、ゲート絶縁膜３０６ａ、３０６ｂをそれぞれ介してゲート電極３０７ａ、３０７ｂがそれぞれ形成され、ゲート電極３０７ａ、３０７ｂの側壁にはサイドウォール３０８ａ、３０８ｂがそれぞれ形成されている。そして、ゲート電極３０７ａの一方の側には、ＬＤＤ層を介してＰ型ソース層３０９ａが半導体層３０５ａに形成され、ゲート電極３０７ａの他方の側には、ＬＤＤ層を介してＰ型ドレイン層３１０ａが半導体層３０５ａに形成されている。また、ゲート電極３０７ｂの一方の側には、ＬＤＤ層を介してＮ型ソース層３０９ｂが半導体層３０５ｂに形成され、ゲート電極３０７ｂの他方の側には、ＬＤＤ層を介してＮ型ドレイン層３１０ｂが半導体層３０５ｂに形成されている。そして、ゲート電極３０７ａ、３０７ｂは、配線層を介して半導体層３０３に共通に接続されている。
【００３８】
これにより、半導体層３０５ａ、３０５ｂにＣＭＯＳインバータを形成した場合においても、ゲート電極３０７ａ、３０７ｂからＰ型ソース層３０９ａおよびＮ型ソース層３０９ｂへの漏洩電流に起因する消費電力の増大を防止しつつ、動作時のしきい値電圧を変化させることができ、動作時の消費電力の増大を抑制しつつ、動作の高速化を図ることができる。また、ゲート電極３０７ａ、３０７ｂと半導体層３０３とを共通に接続することで、半導体層３０３を素子分離する必要がなくなり、ＣＭＯＳインバータの動作に悪影響を及ぼすことなく、素子面積を低減することができる。
【００３９】
図５は、本発明の第５実施形態に係る半導体装置の概略構成を示す断面図である。
図５において、半導体基板４０１には、ウェル４０２ａ、４０２ｂが形成されるとともに、半導体基板４０１上には、絶縁層４０４ａ、４０４ｂが形成されている。また、絶縁層４０４ａ、４０４ｂ上には半導体層４０５ａ、４０５ｂがそれぞれ形成されている。ここで、絶縁層４０４ａ、４０４ｂおよび半導体層４０５ａ、４０５ｂは、ウェル４０２ａ、４０２ｂの一部が絶縁層４０４ａ、４０４ｂおよび半導体層４０５ａ、４０５ｂからそれぞれ露出されるようにメサ分離することができる。
【００４０】
そして、半導体層４０５ａ、４０５ｂ上には、ゲート絶縁膜４０６ａ、４０６ｂをそれぞれ介してゲート電極４０７ａ、４０７ｂがそれぞれ形成され、ゲート電極４０７ａ、４０７ｂの側壁にはサイドウォール４０８ａ、４０８ｂがそれぞれ形成されている。そして、ゲート電極４０７ａ、４０７ｂの一方の側には、ＬＤＤ層を介してソース層４０９ａ、４０９ｂが半導体層４０５ａ、４０５ｂにそれぞれ形成され、ゲート電極４０７ａ、４０７ｂの他方の側には、ＬＤＤ層を介してドレイン層４１０ａ、４１０ｂが半導体層４０５ａ、４０５ｂにそれぞれ形成されている。そして、ゲート電極４０７ａ、４０７ｂは、配線層を介してウェル４０２ａ、４０２ｂにそれぞれ接続されている。
【００４１】
これにより、ボディ領域と絶縁されたウェル４０２ａ、４０２ｂにゲート電極４０７ａ、４０７ｂをそれぞれ接続することが可能となり、ゲート電極４０７ａ、４０７ｂからソース層４０９ａ、４０９ｂへの漏洩電流をなくすことが可能となるとともに、ウェル４０２ａ、４０２ｂと半導体層４０５ａ、４０５ｂとをそれぞれ容量結合させることが可能となり、ゲート電極４０７ａ、４０７ｂの電位に応じて半導体層４０５ａ、４０５ｂの電位をそれぞれ変化させることができる。このため、ゲート電極４０７ａ、４０７ｂからソース層４０９ａ、４０９ｂへの漏洩電流に起因する消費電力の増大を防止しつつ、動作時のしきい値電圧を変化させることができ、動作時の消費電力の増大を抑制しつつ、スイッチング動作の高速化を図ることができる。
【００４２】
図６（ａ）〜図１６（ａ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す平面図、図６（ｂ）〜図１６（ｂ）は、図６（ａ）〜図１６（ａ）のＡ１−Ａ１´〜Ａ１１−Ａ１１´線でそれぞれ切断した断面図、図６（ｃ）〜図１６（ｃ）は、図６（ａ）〜図１６（ａ）のＢ１−Ｂ１´〜Ｂ１１−Ｂ１１´線でそれぞれ切断した断面図である。
図６において、半導体基板３１上には、単結晶半導体層５１、３３、５２、３５が順次積層されている。なお、単結晶半導体層５１、５２は、半導体基板３１および単結晶半導体層３３、３５よりもエッチングレートが大きな材質を用いることができる。特に、半導体基板３１がＳｉの場合、単結晶半導体層５１、５２としてＳｉＧｅ、単結晶半導体層３３、３５としてＳｉを用いることが好ましい。これにより、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の格子整合をとることを可能としつつ、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の選択比を確保することができる。なお、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層３３にドーピングすることにより、単結晶半導体層３３の抵抗率を下げることが好ましい。また、単結晶半導体層５１、５２の代わりに多結晶半導体層、アモルファス半導体層または多孔質単結晶半導体層を用いるようにしてもよい。
【００４３】
そして、単結晶半導体層３５の熱酸化により単結晶半導体層３５の表面に犠牲酸化膜５３を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜５３上の全面に酸化防止膜５４を形成する。なお、酸化防止膜５４としては、例えば、シリコン窒化膜を用いることができる。
次に、図７に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３６を所定の方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３６の配置位置は、単結晶半導体層３３の素子分離領域の一部に対応させることができる。
【００４４】
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２をパターニングすることにより、溝３６と重なるように配置された溝３６よりも幅の広い溝３７を形成し、単結晶半導体層３３の両端部の近傍の表面を露出させる。ここで、溝３７の配置位置は、半導体層３５の素子分離領域に対応させることができる。
【００４５】
なお、単結晶半導体層３３の表面を露出させる代わりに、単結晶半導体層５２の表面でエッチングを止めるようにしてもよいし、単結晶半導体層５２をオーバーエッチングして単結晶半導体層５２の途中までエッチングするようにしてもよい。ここで、単結晶半導体層５２のエッチングを途中で止めることにより、溝３６内の単結晶半導体層３３の表面が露出されることを防止することができる。このため、単結晶半導体層５１、５２をエッチング除去する際に、溝３６内の単結晶半導体層３３がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝３６内の単結晶半導体層３３のオーバーエッチングを抑制することができる。
【００４６】
次に、図８に示すように、単結晶半導体層３３、３５、５１、５２の側壁に成膜され、単結晶半導体層３３、３５を半導体基板３１上で支持する支持体５６を溝３６、３７内に形成する。なお、単結晶半導体層３３、３５、５１、５２の側壁に成膜された支持体５６を形成する場合、半導体のエピタキシャル成長を用いることができる。ここで、半導体のエピタキシャル成長を用いることにより、単結晶半導体層３３、３５、５１、５２の側壁ならびに半導体基板３１の表面に支持体５６を選択的に形成することができる。なお、半導体基板３１および単結晶半導体層３３、３５がＳｉ、単結晶半導体層５１、５２がＳｉＧｅの場合、支持体５６の材質としてＳｉを用いることが好ましい。
【００４７】
これにより、支持体５６と単結晶半導体層５１、５２との間の格子整合をとることを可能としつつ、支持体５６と単結晶半導体層５１、５２との間の選択比を確保することができる。また、支持体５６の材質として、Ｓｉなどの半導体を用いることにより、単結晶半導体層５１、５２が除去された場合においても、半導体による３次元的な立体構造を維持することが可能となる。このため、化学的耐性や機械的ストレス耐性を向上させることが可能となり、再現性の良い安定した素子分離プロセスを実現することができる。なお、支持体５６の材質としては、半導体の他、シリコン酸化膜などの絶縁体を用いるようにしてもよい。
【００４８】
次に、図９に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３８を溝３６と直交する方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３８の配置位置は、単結晶半導体層３３、３５の素子分離領域に対応させることができる。
【００４９】
次に、図１０に示すように、溝３８を介してエッチングガスまたはエッチング液を単結晶半導体層５１、５２に接触させることにより、単結晶半導体層５１、５２をエッチング除去し、半導体基板３１と単結晶半導体層３３との間に空洞部５７ａを形成するとともに、単結晶半導体層３３、３５間に空洞部５７ｂを形成する。
ここで、溝３６、３７内に支持体５６を設けることにより、単結晶半導体層５１、５２が除去された場合においても、単結晶半導体層３３、３５を半導体基板３１上で支持することが可能となるとともに、溝３６、３７とは別に溝３８を設けることにより、単結晶半導体層３３、３５下にそれぞれ配置された単結晶半導体層５１、５２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、単結晶半導体層３３、３５の結晶品質を損なうことなく、単結晶半導体層３３、３５と半導体基板３１との間の絶縁を図ることが可能となる。
【００５０】
なお、半導体基板３１、単結晶半導体層３３、３５および支持体５６がＳｉ、単結晶半導体層５１、５２がＳｉＧｅの場合、単結晶半導体層５１、５２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１０００〜１００００程度を得ることができ、半導体基板３１、単結晶半導体層３３、３５および支持体５６のオーバーエッチングを抑制しつつ、単結晶半導体層５１、５２を除去することが可能となる。
【００５１】
次に、図１１に示すように、半導体基板３１、単結晶半導体層３３、３５および支持体５６の熱酸化を行うことにより、半導体基板３１と単結晶半導体層３３との間の空洞部５７ａに絶縁層３２を形成するとともに、単結晶半導体層３３、３５間の空洞部５７ｂに絶縁層３４を形成する。ここで、半導体基板３１、単結晶半導体層３３、３５および支持体５６の熱酸化にて絶縁層３２、３４を形成する場合、溝３８内の半導体基板３１および単結晶半導体層３３、３５が酸化され、溝３８内の側壁に酸化膜３９´が形成されるとともに、支持体５６を酸化膜３９に変化させることができる。
【００５２】
これにより、エピタキシャル成長時の単結晶半導体層３３、３５の膜厚および単結晶半導体層３３、３５の熱酸化時に形成された絶縁層３２、３４の膜厚により、素子分離後の単結晶半導体層３３、３５の膜厚をそれぞれ規定することができる。このため、単結晶半導体層３３、３５の膜厚を精度よく制御することができ、単結晶半導体層３３、３５の膜厚のバラツキを低減させることを可能としつつ、単結晶半導体層３３、３５を薄膜化することができる。また、単結晶半導体層３５上に酸化防止膜５４を設けることで、単結晶半導体層３５の表面が熱酸化されることを防止しつつ、単結晶半導体層３５の裏面側に絶縁層３４を形成することが可能となる。
【００５３】
また、溝３６、３８の配置位置を単結晶半導体層３３の素子分離領域に対応させるとともに、３７、３８の配置位置を単結晶半導体層３５の素子分離領域に対応させることにより、単結晶半導体層３３、３５の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、単結晶半導体層５１、５２を除去するための溝を素子形成領域に設ける必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００５４】
なお、絶縁層３２、３４を形成した後、高温アニールを行うようにしてもよい。これにより、絶縁層３２、３４をリフローさせることが可能となり、絶縁層３２、３４のストレスを緩和させることが可能となるとともに、界面準位を減らすことができる。また、半導体基板３１および単結晶半導体層３３、３５の熱酸化にて絶縁層３２、３４を形成する方法の他、ＣＶＤなどにより空洞部５７ａ、５７ｂ内に絶縁物を堆積させることにより、絶縁層３２、３４を形成するようにしてもよい。
【００５５】
次に、図１２に示すように、ＣＶＤなどの方法により、酸化膜３９、３９´がそれぞれ形成された溝３６、３７および溝３８内が埋め込まれるようにして、単結晶半導体層３５上に絶縁層を堆積する。そして、ＣＭＰ（化学的機械的研磨）などの方法を用いて絶縁層を平坦化することにより、単結晶半導体層３５の表面を露出させ、埋め込み絶縁層４０を溝３６〜３８内に形成する。なお、埋め込み絶縁層４０としては、例えば、ＳｉＯ2またはＳｉ3Ｎ4などを用いることができる。
【００５６】
次に、図１３に示すように、単結晶半導体層３５の熱酸化を行うことにより、単結晶半導体層３５上にゲート絶縁膜４１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜４１が形成された単結晶半導体層３５上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜４１上にゲート電極４２を形成する。
【００５７】
次に、図１４に示すように、ゲート電極４２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層３５内にイオン注入することにより、ゲート電極４２の側方に配置された高濃度不純物導入層からなるソース層４３ａおよびドレイン層４３ｂを単結晶半導体層３５に形成する。なお、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層３３内にイオン注入することにより、単結晶半導体層３３の抵抗率を下げるようにしてもよい。
【００５８】
次に、図１５に示すように、プラズマＣＶＤなどの方法により、層間絶縁膜４４を全面に堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜４４をパターニングすることにより、ソース層４３ａおよびドレイン層４３ｂの表面を露出させる開口部を形成する。また、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜４４、埋め込み絶縁層４０および酸化膜３９をパターニングすることにより、単結晶半導体層３３の表面を露出させる開口部を形成する。
【００５９】
そして、ＣＶＤなどの方法により、これらの開口部内が埋め込まれるようにして、層間絶縁膜４４上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、ソース層４３ａおよびドレイン層４３ｂとそれぞれコンタクトをとるための配線層４６ａ、４６ｂを層間絶縁膜４４上に形成するとともに、単結晶半導体層３３とコンタクトをとるための配線層４５ａ、４５ｂを層間絶縁膜４４上に形成する。ここで、配線層４５ａ、４５ｂ及び４６ａ、４６ｂは、回路により任意のパターン配線が可能である。例えば、４５ａと４６ｂが接続されたパターニングを行えば、ソースとフィールドプレートを同電位にできる。
【００６０】
次に、図１６に示すように、プラズマＣＶＤなどの方法により、層間絶縁膜４７を全面に堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜４７をパターニングすることにより、配線層４５ａ、４５ｂおよびゲート電極４２の表面を露出させる開口部を形成する。そして、ＣＶＤなどの方法により、層間絶縁膜４７に形成された開口部内が埋め込まれるようにして、層間絶縁膜４７上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、配線層４５ａ、４５ｂおよびゲート電極４２を互いに接続する配線層４８を層間絶縁膜４７上に形成する。
【００６１】
これにより、半導体基板３１および単結晶半導体層３３、３５の熱酸化にてＢＯＸ層を形成することが可能となり、単結晶半導体層３３、３５の結晶品質を損なうことなく、ＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの動作時のしきい値電圧を変化させることができる。このため、ゲート４２からソース層４３ａへの漏洩電流に起因する消費電力の増大を防止しつつ、動作時のしきい値電圧を変化させることができ、動作時の消費電力の増大を抑制しつつ、スイッチング動作の高速化を図ることができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す断面図。
【図２】本発明の第２実施形態に係る半導体記憶装置の概略構成を示す回路図。
【図３】本発明の第３実施形態に係る半導体装置の概略構成を示す断面図。
【図４】本発明の第４実施形態に係る半導体装置の概略構成を示す断面図。
【図５】本発明の第５実施形態に係る半導体装置の概略構成を示す断面図。
【図６】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【図１４】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【図１５】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【図１６】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００６３】
３１、１０１、２０１、３０１、４０１ 半導体基板、３２、３４、１０２、１０４、２０２、２０４ａ、２０４ｂ、３０２、３０４ａ、３０４ｂ、４０４ａ、４０４ｂ 絶縁層、３３、３５、５１、５２、１０３、１０５、２０３ａ、２０３ｂ、２０５ａ、２０５ｂ、３０３、３０５ａ、３０５ｂ、４０５ａ、４０５ｂ 半導体層、３６、３７、３８ 溝、３９ 酸化膜、４０ 埋め込み絶縁層、４１、１０６、２０６ａ、２０６ｂ、３０６ａ、３０６ｂ、４０６ａ、４０６ｂ ゲート絶縁膜、４２、１０７、２０７ａ、２０７ｂ、３０７ａ、３０７ｂ、４０７ａ、４０７ｂ ゲート電極、４３ａ、１０９、２０９ａ、２０９ｂ、４０９ａ、４０９ｂ ソース層、４３ｂ、１１０、２１０ａ、２１０ｂ、３１０ａ、３１０ｂ、４１０ａ、４１０ｂ ドレイン層、３０９ａ Ｐ型ソース層、３０９ｂ Ｎ型ソース層、３１０ａ Ｐ型ドレイン層、３１０ｂ Ｎ型ドレイン層、４４、４７ 層間絶縁膜、４５ａ、４５ｂ、４６ａ、４６ｂ、４８ 配線層、５３ 犠牲酸化膜、５４ 酸化防止膜、５６ 支持体、５７ａ、５７ｂ 空洞部、１０８、２０８ａ、２０８ｂ、３０８ａ、３０８ｂ、４０８ａ、４０８ｂ サイドウォール、Ｔ１、Ｔ３ Ｐチャンネル電界効果型トランジスタ、Ｔ２、Ｔ４、Ｔ５、Ｔ６ Ｎチャンネル電界効果型トランジスタ、ＷＬ ワード線、ＢＬ１、ＢＬ２ ビット線、ＩＶ１、ＩＶ２ ＣＭＯＳインバータ、２１０ 素子分離膜、４０２ａ、４０２ｂ ウェル
【技術分野】
【０００１】
本発明は半導体装置、半導体記憶装置および半導体装置の製造方法に関し、特に、動作時のしきい値電圧が可変なＤＴ（Ｄｙｎａｍｉｃ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）ＭＯＳ電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
従来の半導体記憶装置において、例えば、特許文献１、２には、ＳＲＡＭを構成するＮチャンネル電界効果型トランジスタをＤＴＭＯＳ電界効果型トランジスタにて構成する方法が開示されている。このＤＴＭＯＳ電界効果型トランジスタを用いる方法では、チャンネル領域がゲートに接続されているため、オン時のしきい値電圧をオフ時よりも低くして低電圧動作が可能となり、動作時の消費電力を低減することができる。一方、オフ時のしきい値電圧は、通常のＮチャンネル電界効果型トランジスタと同等であり、オフ時のリーク電流は通常のＳＲＡＭと同等となるため、スタンバイ時の消費電力が増大することはない。
【０００３】
また、例えば、特許文献３には、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成されたＭＯＳトランジスタの基板端子とドレイン端子間にゲート電極を共有する補助トランジスタを挿入することにより、ゲートおよびドレイン電位によって基板電位を制御する方法が開示されている。この補助トランジスタを挿入する方法では、補助トランジスタがオンした時に、ゲートからソースに流れる電流がなくなる一方で、ボディ電位がドレイン電位と同程度となるため、ＤＴＭＯＳ電界効果型トランジスタの利点を享受しつつ、ゲートからソースへの漏洩電流に起因する消費電力の増大を防止することができる。
【特許文献１】特開２０００−１１４３９９号公報
【特許文献２】特開２００２−３５３３４０号公報
【特許文献３】特開２０００−２２１６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＤＴＭＯＳ電界効果型トランジスタは、チャンネル領域がゲートに接続されているため、トランジスタがオンした時にゲートからソースへ漏洩電流が流れ、消費電力の増大を招くという問題があった。また、短チャンネルＳＯＩトランジスタでは、ボディ領域が狭くなるため、ボディ部とボディ端子間の抵抗が増大し、ＲＣ時定数が大きくなることから、高速動作の妨げになるという問題があった。
【０００５】
一方、ゲートからソースへの漏洩電流をなくすために、ＭＯＳトランジスタの基板端子とドレイン端子間にゲート電極を共有する補助トランジスタを挿入する方法では、ＳＲＡＭなどの半導体記憶装置では、トランジスタの個数が２倍になるため、素子面積が増大するという問題があった。また、短チャンネルＳＯＩトランジスタの高速動作の妨げになるという点に関しては、何ら解決策にならない。
【０００６】
そこで、本発明の目的は、ゲートからソースへの漏洩電流を伴うことなく、しきい値電圧を可変させるとともに、素子面積の増大を抑制することが可能な半導体装置、半導体記憶装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、第１絶縁層上に形成された第１半導体層と、前記第１半導体層上に形成された第２絶縁層と、前記第２絶縁層上に形成された第２半導体層と、前記第２半導体層上に形成されたゲート電極と、前記第２半導体層に形成され、前記ゲート電極の側方に配置されたソース／ドレイン層と、前記ゲート電極と前記第１半導体層とを接続する配線層とを備えることを特徴とする。
【０００８】
これにより、ボディ領域と絶縁された第１半導体層にゲート電極を接続することが可能となり、ゲート電極からソース層への漏洩電流をなくすことが可能となるとともに、第１半導体層と第２半導体層とを容量結合させることが可能となり、ゲート電極の電位に応じて第２半導体層の電位を変化させることができる。このため、ゲート電極がオンした時のしきい値電圧をオフ時よりも低くすることが可能となり、オン電流を増大させることを可能として高速動作させることが可能となるとともに、動作時の消費電力を低減することができる。
【０００９】
また、ゲート電極がオフした時のしきい値電圧をオン時よりも高くすることが可能となり、サブスレッショルド電流を低減することができる。このため、ゲート電極がオフ時のリーク電流を減らすことが可能となり、待機時の消費電力を低減することができる。
また、本発明の一態様に係る半導体装置によれば、前記第１半導体層は、前記ゲート電極が形成されたトランジスタごとに素子分離されていることを特徴とする。
【００１０】
これにより、トランジスタごとに個別にしきい値を制御することが可能となり、消費電力をより一層低減することができる。
また、本発明の一態様に係る半導体装置によれば、第１絶縁層上に形成された第１半導体層と、前記第１半導体層上に形成された第２絶縁層と、前記第２絶縁層上に形成された第２半導体層と、前記第２半導体層上に形成された第１および第２ゲート電極と、前記第２半導体層に形成され、前記第１ゲート電極の側方に配置されたＰ型ソース／ドレイン層と、前記第２半導体層に形成され、前記第２ゲート電極の側方に配置されたＮ型ソース／ドレイン層と、前記第１および第２ゲート電極と前記第１半導体層とを共通に接続する第１配線層と、前記Ｐ型ドレイン層と前記Ｎ型ドレイン層とを接続する第２配線層とを備えることを特徴とする。
【００１１】
これにより、第２半導体層にインバータを形成した場合においても、ゲートからソースへの漏洩電流に起因する消費電力の増大を防止しつつ、動作時のしきい値電圧を変化させることができ、動作時の消費電力の増大を抑制しつつ、スイッチング動作の高速化を図ることができる。また、第１および第２ゲート電極と前記第１半導体層とを共通に接続することで、第１半導体層を素子分離する必要がなくなり、インバータの動作に悪影響を及ぼすことなく、素子面積を低減することができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された絶縁層と、前記半導体基板に形成されたウェルと、前記絶縁層上に形成された半導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の側方に配置されたソース／ドレイン層と、前記ゲート電極と前記ウェルとを接続する配線層とを備えることを特徴とする。
【００１３】
これにより、ボディ領域と絶縁されたウェルにゲート電極を接続することが可能となり、ゲート電極からソース層への漏洩電流をなくすことが可能となるとともに、ウェルと半導体層とを容量結合させることが可能となり、ゲート電極の電位に応じて半導体層の電位を変化させることができる。このため、ゲートからソースへの漏洩電流に起因する消費電力の増大を防止しつつ、動作時のしきい値電圧を変化させることができ、動作時の消費電力の増大を抑制しつつ、スイッチング動作の高速化を図ることができる。
【００１４】
また、本発明の一態様に係る半導体記憶装置によれば、第１ＣＭＯＳインバータの入力端が第２ＣＭＯＳインバータの出力端に接続され、第１ＣＭＯＳインバータの出力端が第２ＣＭＯＳインバータの入力端に接続されたフリップフロップ回路と、ワード線にゲートが接続され、第１ビット線にドレインが接続され、前記第１ＣＭＯＳインバータの出力端のソースが接続された第１トランスファーゲートと、前記ワード線にゲートが接続され、第２ビット線にドレインが接続され、前記第２ＣＭＯＳインバータの出力端のソースが接続された第２トランスファーゲートとを備え、前記第１トランスファーゲートまたは第２トランスファーゲートのいずれか少なくとも一方は、第１絶縁層上に形成された第１半導体層と、前記第１半導体層上に形成された第２絶縁層と、前記第２絶縁層上に形成された第２半導体層と、前記第２半導体層上に形成されたゲート電極と、前記第２半導体層に形成され、前記ゲート電極の側方に配置されたソース／ドレイン層と、前記ゲート電極と前記第１半導体層とを接続する配線層とを備えることを特徴とする。
【００１５】
これにより、ゲート電極からソース層への漏洩電流を伴うことなく、トランスファーゲートの動作時のしきい電圧を下げることができ、信号をローとハイとの間で書き換える時に生じる電位降下を低減することができる。このため、信号のローとハイとの間の差を十分に取ることができ、半導体記憶装置を安定に高速動作させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第１絶縁層上に積層された第１半導体層上に第２絶縁層を介して第２半導体層を形成する工程と、前記第２半導体層および第２絶縁層をパターニングすることにより、前記第１半導体層の一部を露出させる工程と、前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側方に配置されたソース／ドレイン層を前記第２半導体層に形成する工程と、前記ゲート電極と前記第１半導体層とを接続する配線層を形成する工程とを備えることを特徴とする。
【００１６】
これにより、ボディ領域と絶縁された第１半導体層にゲート電極を接続することが可能となり、ＳＯＩトランジスタを第２半導体層に形成することを可能としつつ、ＳＯＩトランジスタの動作時のしきい値電圧を変化させることができる。このため、ゲートからソースへの漏洩電流に起因する消費電力の増大を防止しつつ、動作時のしきい値電圧を変化させることができ、動作時の消費電力の増大を抑制しつつ、スイッチング動作の高速化を図ることができる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層に形成されるトランジスタごとに素子分離する素子分離絶縁膜を前記第１半導体層に形成する工程とを備えることを特徴とする。
これにより、トランジスタごとに個別にしきい値を制御することが可能となり、消費電力をより一層低減することができる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチングレートが小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、下層の第２半導体層の表面を露出させる段差が設けられるとともに、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内に形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、前記第２半導体層の熱酸化を行うことにより、最上層の第２半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して最上層の第２半導体層上にゲート電極を形成する工程と、前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方に配置されたソース／ドレイン層を最上層の第２半導体層に形成する工程と、前記下層の第２半導体層と前記ゲート電極とを接続する配線層を形成する工程とを備えることを特徴とする。
【００１９】
これにより、半導体層の熱酸化にてＢＯＸ層を形成することが可能となり、半導体層の結晶品質を損なうことなく、ＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの動作時のしきい値電圧を変化させることができる。このため、ゲートからソースへの漏洩電流に起因する消費電力の増大を防止しつつ、動作時のしきい値電圧を変化させることができ、動作時の消費電力の増大を抑制しつつ、スイッチング動作の高速化を図ることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
図１において、半導体基板１０１上には絶縁層１０２が形成され、絶縁層１０２上には半導体層１０３が形成されている。さらに、半導体層１０３上には絶縁層１０４が形成され、絶縁層１０４上には半導体層１０５が形成されている。ここで、絶縁層１０４および半導体層１０５は、半導体層１０３の一部が絶縁層１０４および半導体層１０５から露出されるようにメサ分離することができる。
【００２１】
なお、半導体基板１０１および半導体層１０３、１０５の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層１０２、１０４としては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いるようにしてもよく、γ−酸化アルミニウム層（γ−Ａｌ2Ｏ3層）を用いるようにしてもよい。また、半導体層１０３、１０５が絶縁層１０２、１０４上にそれぞれ形成された半導体基板１０１としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体基板１０１の代わりに、サファイア、ガラスまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、半導体層１０３、１０５としては、単結晶半導体の他、多結晶半導体またはアモルファス半導体を用いるようにしてもよい。また、半導体層１０３の代わりに、ＷやＭｏなどの高融点金属を用いるようにしてもよい。
【００２２】
そして、半導体層１０５上には、ゲート絶縁膜１０６を介してゲート電極１０７が形成され、ゲート電極１０７の側壁にはサイドウォール１０８が形成されている。そして、ゲート電極１０７の一方の側には、ＬＤＤ層を介してソース層１０９が半導体層１０５に形成され、ゲート電極１０７の他方の側には、ＬＤＤ層を介してドレイン層１１０が半導体層１０５に形成されている。そして、ゲート電極１０７は、配線層を介して半導体層１０３に接続されている。
【００２３】
そして、ゲート電極１０７がオンすると、半導体層１０３の電位が高くなり、半導体層１０３の電位が絶縁層１０４を介して半導体層１０５に伝わる。この結果、ゲート電極１０７がオンすると、半導体層１０５の電位が高くなり、Ｎチャンネル電界効果型トランジスタの場合、しきい値電圧が低くなる。ここで、半導体層１０３、１０５は絶縁層１０４を介して絶縁されているので、ゲート電極１０７がオンした場合においても、ゲート電極１０７からソース層１０９へ漏洩電流が流れることを防止することが可能となる。このため、ゲート電極１０７が半導体層１０３に接続されていない場合に比べて、オン電流を増大させることが可能となり、高速動作させることが可能となるとともに、ゲート電極１０７からソース層１０９への漏洩電流に起因する消費電力の増大を防止することができる。
【００２４】
また、ゲート電極１０７がオフすると、半導体層１０３の電位が低くなり、半導体層１０３の電位が絶縁層１０４を介して半導体層１０５に伝わる。この結果、ゲート電極１０７がオフすると、半導体層１０５の電位が低くなり、Ｎチャンネル電界効果型トランジスタの場合、しきい値電圧が高くなる。このため、サブスレッショルド電流を低減することができ、ゲート電極１０７がオフ時のリーク電流を減らすことを可能として、待機時の消費電力を低減することができる。
【００２５】
図２は、本発明の第２実施形態に係る半導体記憶装置の概略構成を示す回路図である。
図２において、半導体記憶装置には、Ｐチャンネル電界効果型トランジスタＴ１、Ｔ３およびＮチャンネル電界効果型トランジスタＴ２、Ｔ４、Ｔ５、Ｔ６が設けられ、ＳＲＡＭが構成されている。ここで、Ｐチャンネル電界効果型トランジスタＴ１およびＮチャンネル電界効果型トランジスタＴ２は直列接続されるとともに、Ｐチャンネル電界効果型トランジスタＴ１およびＮチャンネル電界効果型トランジスタＴ２のゲートは共通に接続され、ＣＭＯＳインバータＩＶ１が構成されている。また、Ｐチャンネル電界効果型トランジスタＴ３およびＮチャンネル電界効果型トランジスタＴ４は直列接続されるとともに、Ｐチャンネル電界効果型トランジスタＴ３およびＮチャンネル電界効果型トランジスタＴ４のゲートは共通に接続され、ＣＭＯＳインバータＩＶ２が構成されている。
【００２６】
そして、ＣＭＯＳインバータＩＶ１の入力端がＣＭＯＳインバータＩＶ２の出力端に接続されるとともに、ＣＭＯＳインバータＩＶ１の出力端がＣＭＯＳインバータＩＶ２の入力端に接続され、フリップフロップ回路が構成されている。すなわち、Ｐチャンネル電界効果型トランジスタＴ１およびＮチャンネル電界効果型トランジスタＴ２のゲートはＰチャンネル電界効果型トランジスタＴ３およびＮチャンネル電界効果型トランジスタＴ４のドレインに接続され、Ｐチャンネル電界効果型トランジスタＴ１およびＮチャンネル電界効果型トランジスタＴ２のドレインはＰチャンネル電界効果型トランジスタＴ３およびＮチャンネル電界効果型トランジスタＴ４のゲートに接続されている。
【００２７】
また、Ｎチャンネル電界効果型トランジスタＴ５、Ｔ６はそれぞれトランスファーゲートを構成し、Ｎチャンネル電界効果型トランジスタＴ５、Ｔ６として図１の構成を用いることができる。そして、Ｎチャンネル電界効果型トランジスタＴ５において、ゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬ１に接続され、ソースはＣＭＯＳインバータＩＶ１の出力端に接続されている。また、Ｎチャンネル電界効果型トランジスタＴ６において、ゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬ２に接続され、ソースはＣＭＯＳインバータＩＶ２の出力端に接続されている。
【００２８】
そして、図２の半導体記憶装置に論理値“１”を書き込む場合、ビット線ＢＬ１をハイレベルにするとともに、ビット線ＢＬ２をローレベルに設定した上で、ワード線ＷＬをハイレベルにする。すると、Ｎチャンネル電界効果型トランジスタＴ５、Ｔ６がオンし、ビット線ＢＬ１のレベルがＣＭＯＳインバータＩＶ１の出力端およびＣＭＯＳインバータＩＶ２の入力端に伝わるとともに、ビット線ＢＬ２のレベルがＣＭＯＳインバータＩＶ１の入力端およびＣＭＯＳインバータＩＶ２の出力端に伝わる。このため、ＣＭＯＳインバータＩＶ１の出力端およびＣＭＯＳインバータＩＶ２の入力端はハイレベルになるとともに、ＣＭＯＳインバータＩＶ１の入力端およびＣＭＯＳインバータＩＶ２の出力端はローレベルになり、ＣＭＯＳインバータＩＶ１の論理値が“１”になるとともに、ＣＭＯＳインバータＩＶ２の論理値が“０”になる。そして、ＣＭＯＳインバータＩＶ１の論理値が“１”になるとともに、ＣＭＯＳインバータＩＶ２の論理値が“０”になると、Ｐチャンネル電界効果型トランジスタＴ１およびＮチャンネル電界効果型トランジスタＴ４がオンするとともに、Ｐチャンネル電界効果型トランジスタＴ３およびＮチャンネル電界効果型トランジスタＴ２がオフし、ＣＭＯＳインバータＩＶ１の出力端およびＣＭＯＳインバータＩＶ２の入力端はＶＤＤ電位に接続されるとともに、ＣＭＯＳインバータＩＶ１の入力端およびＣＭＯＳインバータＩＶ２の出力端はＶＳＳ電位に接続される。このため、ＣＭＯＳインバータＩＶ１の論理値が“１”になるとともに、ＣＭＯＳインバータＩＶ２の論理値が“０”になると、ワード線ＷＬをローレベルにして、ＣＭＯＳインバータＩＶ１、ＴＶ２をビット線ＢＬ１、ＢＬ２とそれぞれ遮断した場合においても、ＭＯＳインバータＩＶ１の出力端はハイレベルに保たれるとともに、ＣＭＯＳインバータＩＶ２の出力端はローレベルに保たれ、半導体記憶装置に論理値“１”を記憶させることができる。
【００２９】
また、図２の半導体記憶装置に論理値“０”を書き込む場合、ビット線ＢＬ１をローレベルにするとともに、ビット線ＢＬ２をハイレベルに設定した上で、ワード線ＷＬをハイレベルにする。すると、Ｎチャンネル電界効果型トランジスタＴ５、Ｔ６がオンし、ビット線ＢＬ１のレベルがＣＭＯＳインバータＩＶ１の出力端およびＣＭＯＳインバータＩＶ２の入力端に伝わるとともに、ビット線ＢＬ２のレベルがＣＭＯＳインバータＩＶ１の入力端およびＣＭＯＳインバータＩＶ２の出力端に伝わる。このため、ＣＭＯＳインバータＩＶ１の出力端およびＣＭＯＳインバータＩＶ２の入力端はローレベルになるとともに、ＣＭＯＳインバータＩＶ１の入力端およびＣＭＯＳインバータＩＶ２の出力端はハイレベルになり、ＣＭＯＳインバータＩＶ１の論理値が“０”になるとともに、ＣＭＯＳインバータＩＶ２の論理値が“１”になる。そして、ＣＭＯＳインバータＩＶ１の論理値が“０”になるとともに、ＣＭＯＳインバータＩＶ２の論理値が“１”になると、Ｐチャンネル電界効果型トランジスタＴ１およびＮチャンネル電界効果型トランジスタＴ４がオフするとともに、Ｐチャンネル電界効果型トランジスタＴ３およびＮチャンネル電界効果型トランジスタＴ２がオンし、ＣＭＯＳインバータＩＶ１の出力端およびＣＭＯＳインバータＩＶ２の入力端はＶＳＳ電位に接続されるとともに、ＣＭＯＳインバータＩＶ１の入力端およびＣＭＯＳインバータＩＶ２の出力端はＶＤＤ電位に接続される。このため、ＣＭＯＳインバータＩＶ１の論理値が“０”になるとともに、ＣＭＯＳインバータＩＶ２の論理値が“１”になると、ワード線ＷＬをローレベルにして、ＣＭＯＳインバータＩＶ１、ＴＶ２をビット線ＢＬ１、ＢＬ２とそれぞれ遮断した場合においても、ＭＯＳインバータＩＶ１の出力端はローレベルに保たれるとともに、ＣＭＯＳインバータＩＶ２の出力端はハイレベルに保たれ、半導体記憶装置に論理値“０”を記憶させることができる。
【００３０】
一方、図２の半導体記憶装置の読み出しを行う場合、ビット線ＢＬ１、ＢＬ２を開放した上で、ワード線ＷＬをハイレベルにする。すると、Ｎチャンネル電界効果型トランジスタＴ５、Ｔ６がオンし、ビット線ＢＬ１のレベルがＣＭＯＳインバータＩＶ１の出力端のレベルにほぼ等しくなるとともに、ビット線ＢＬ２のレベルがＣＭＯＳインバータＩＶ２の出力端のレベルにほぼ等しくなり、半導体記憶装置に記憶されている論理値をビット線ＢＬ１、ＢＬ２をそれぞれ介して読み出すことができる。
【００３１】
ここで、Ｎチャンネル電界効果型トランジスタＴ５、Ｔ６として図１の構成を用いることにより、ゲート電極からソース層への漏洩電流を伴うことなく、Ｎチャンネル電界効果型トランジスタＴ５、Ｔ６の動作時のしきい電圧を下げることができ、信号をローとハイとの間で書き換える時に生じる電位降下を低減することができる。このため、信号のローとハイとの間の差を十分に取ることができ、半導体記憶装置を安定に高速動作させることができる。
【００３２】
図３は、本発明の第３実施形態に係る半導体装置の概略構成を示す断面図である。
図３において、半導体基板２０１上には絶縁層２０２が形成され、絶縁層２０２上には半導体層２０３ａ、２０３ｂが形成されている。ここで、半導体層２０３ａ、２０３ｂは、素子分離膜２１０で素子分離されている。なお、半導体層２０３ａ、２０３ｂの素子分離方法としては、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などを用いることができる。さらに、半導体層２０３ａ、２０３ｂ上には絶縁層２０４ａ、２０４ｂがそれぞれ形成され、絶縁層２０４ａ、２０４ｂ上には半導体層２０５ａ、２０５ｂがそれぞれ形成されている。ここで、絶縁層２０４ａ、２０４ｂおよび半導体層２０５ａ、２０５ｂは、半導体層２０３ａ、２０３ｂの一部が絶縁層２０４ａ、２０４ｂおよび半導体層２０５ａ、２０５ｂからそれぞれ露出されるようにメサ分離することができる。
【００３３】
そして、半導体層２０５ａ、２０５ｂ上には、ゲート絶縁膜２０６ａ、２０６ｂをそれぞれ介してゲート電極２０７ａ、２０７ｂがそれぞれ形成され、ゲート電極２０７ａ、２０７ｂの側壁にはサイドウォール２０８ａ、２０８ｂがそれぞれ形成されている。そして、ゲート電極２０７ａ、２０７ｂの一方の側には、ＬＤＤ層を介してソース層２０９ａ、２０９ｂが半導体層２０５ａ、２０５ｂにそれぞれ形成され、ゲート電極２０７ａ、２０７ｂの他方の側には、ＬＤＤ層を介してドレイン層２１０ａ、２１０ｂが半導体層２０５ａ、２０５ｂにそれぞれ形成されている。そして、ゲート電極２０７ａ、２０７ｂは、配線層を介して半導体層２０３ａ、２０３ｂにそれぞれ接続されている。
【００３４】
これにより、ボディ領域と絶縁された半導体層２０３ａ、２０３ｂにゲート電極２０７ａ、２０７ｂを接続することが可能となり、ゲート電極２０７ａ、２０７ｂからソース層２０９ａ、２０９ｂへの漏洩電流をなくすことが可能となるとともに、半導体層２０３ａ、２０３ｂと半導体層２０５ａ、２０５ｂとをそれぞれ容量結合させることが可能となり、ゲート電極２０７ａ、２０７ｂの電位に応じて半導体層２０５ａ、２０５ｂの電位をそれぞれ変化させることができる。このため、ゲート電極２０７ａ、２０７ｂがオンした時のしきい値電圧をオフ時よりも低くすることが可能となり、オン電流を増大させることを可能として高速動作させることが可能となるとともに、動作時の消費電力を低減することができる。
【００３５】
また、ゲート電極２０７ａ、２０７ｂがオフした時のしきい値電圧をオン時よりも高くすることが可能となり、サブスレッショルド電流を低減することができる。このため、ゲート電極２０７ａ、２０７ｂがオフ時のリーク電流を減らすことが可能となり、待機時の消費電力を低減することができる。さらに、素子分離膜２１０にて半導体層２０３ａ、２０３ｂを素子分離することにより、ゲート電極２０７ａ、２０７ｂがそれぞれ設けられたトランジスタごとに個別にしきい値を制御することが可能となり、消費電力をより一層低減することができる。
【００３６】
図４は、本発明の第４実施形態に係る半導体装置の概略構成を示す断面図である。
図４において、半導体基板３０１上には絶縁層３０２が形成され、絶縁層３０２上には半導体層３０３が形成されている。また、半導体層３０３上には絶縁層３０４ａ、３０４ｂが形成され、絶縁層３０４ａ、３０４ｂ上には半導体層３０５ａ、３０５ｂがそれぞれ形成されている。ここで、絶縁層３０４ａ、３０４ｂおよび半導体層３０５ａ、３０５ｂは、半導体層３０３の一部が絶縁層３０４ａ、３０４ｂおよび半導体層３０５ａ、３０５ｂからそれぞれ露出されるようにメサ分離することができる。
【００３７】
そして、半導体層３０５ａ、３０５ｂ上には、ゲート絶縁膜３０６ａ、３０６ｂをそれぞれ介してゲート電極３０７ａ、３０７ｂがそれぞれ形成され、ゲート電極３０７ａ、３０７ｂの側壁にはサイドウォール３０８ａ、３０８ｂがそれぞれ形成されている。そして、ゲート電極３０７ａの一方の側には、ＬＤＤ層を介してＰ型ソース層３０９ａが半導体層３０５ａに形成され、ゲート電極３０７ａの他方の側には、ＬＤＤ層を介してＰ型ドレイン層３１０ａが半導体層３０５ａに形成されている。また、ゲート電極３０７ｂの一方の側には、ＬＤＤ層を介してＮ型ソース層３０９ｂが半導体層３０５ｂに形成され、ゲート電極３０７ｂの他方の側には、ＬＤＤ層を介してＮ型ドレイン層３１０ｂが半導体層３０５ｂに形成されている。そして、ゲート電極３０７ａ、３０７ｂは、配線層を介して半導体層３０３に共通に接続されている。
【００３８】
これにより、半導体層３０５ａ、３０５ｂにＣＭＯＳインバータを形成した場合においても、ゲート電極３０７ａ、３０７ｂからＰ型ソース層３０９ａおよびＮ型ソース層３０９ｂへの漏洩電流に起因する消費電力の増大を防止しつつ、動作時のしきい値電圧を変化させることができ、動作時の消費電力の増大を抑制しつつ、動作の高速化を図ることができる。また、ゲート電極３０７ａ、３０７ｂと半導体層３０３とを共通に接続することで、半導体層３０３を素子分離する必要がなくなり、ＣＭＯＳインバータの動作に悪影響を及ぼすことなく、素子面積を低減することができる。
【００３９】
図５は、本発明の第５実施形態に係る半導体装置の概略構成を示す断面図である。
図５において、半導体基板４０１には、ウェル４０２ａ、４０２ｂが形成されるとともに、半導体基板４０１上には、絶縁層４０４ａ、４０４ｂが形成されている。また、絶縁層４０４ａ、４０４ｂ上には半導体層４０５ａ、４０５ｂがそれぞれ形成されている。ここで、絶縁層４０４ａ、４０４ｂおよび半導体層４０５ａ、４０５ｂは、ウェル４０２ａ、４０２ｂの一部が絶縁層４０４ａ、４０４ｂおよび半導体層４０５ａ、４０５ｂからそれぞれ露出されるようにメサ分離することができる。
【００４０】
そして、半導体層４０５ａ、４０５ｂ上には、ゲート絶縁膜４０６ａ、４０６ｂをそれぞれ介してゲート電極４０７ａ、４０７ｂがそれぞれ形成され、ゲート電極４０７ａ、４０７ｂの側壁にはサイドウォール４０８ａ、４０８ｂがそれぞれ形成されている。そして、ゲート電極４０７ａ、４０７ｂの一方の側には、ＬＤＤ層を介してソース層４０９ａ、４０９ｂが半導体層４０５ａ、４０５ｂにそれぞれ形成され、ゲート電極４０７ａ、４０７ｂの他方の側には、ＬＤＤ層を介してドレイン層４１０ａ、４１０ｂが半導体層４０５ａ、４０５ｂにそれぞれ形成されている。そして、ゲート電極４０７ａ、４０７ｂは、配線層を介してウェル４０２ａ、４０２ｂにそれぞれ接続されている。
【００４１】
これにより、ボディ領域と絶縁されたウェル４０２ａ、４０２ｂにゲート電極４０７ａ、４０７ｂをそれぞれ接続することが可能となり、ゲート電極４０７ａ、４０７ｂからソース層４０９ａ、４０９ｂへの漏洩電流をなくすことが可能となるとともに、ウェル４０２ａ、４０２ｂと半導体層４０５ａ、４０５ｂとをそれぞれ容量結合させることが可能となり、ゲート電極４０７ａ、４０７ｂの電位に応じて半導体層４０５ａ、４０５ｂの電位をそれぞれ変化させることができる。このため、ゲート電極４０７ａ、４０７ｂからソース層４０９ａ、４０９ｂへの漏洩電流に起因する消費電力の増大を防止しつつ、動作時のしきい値電圧を変化させることができ、動作時の消費電力の増大を抑制しつつ、スイッチング動作の高速化を図ることができる。
【００４２】
図６（ａ）〜図１６（ａ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す平面図、図６（ｂ）〜図１６（ｂ）は、図６（ａ）〜図１６（ａ）のＡ１−Ａ１´〜Ａ１１−Ａ１１´線でそれぞれ切断した断面図、図６（ｃ）〜図１６（ｃ）は、図６（ａ）〜図１６（ａ）のＢ１−Ｂ１´〜Ｂ１１−Ｂ１１´線でそれぞれ切断した断面図である。
図６において、半導体基板３１上には、単結晶半導体層５１、３３、５２、３５が順次積層されている。なお、単結晶半導体層５１、５２は、半導体基板３１および単結晶半導体層３３、３５よりもエッチングレートが大きな材質を用いることができる。特に、半導体基板３１がＳｉの場合、単結晶半導体層５１、５２としてＳｉＧｅ、単結晶半導体層３３、３５としてＳｉを用いることが好ましい。これにより、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の格子整合をとることを可能としつつ、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の選択比を確保することができる。なお、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層３３にドーピングすることにより、単結晶半導体層３３の抵抗率を下げることが好ましい。また、単結晶半導体層５１、５２の代わりに多結晶半導体層、アモルファス半導体層または多孔質単結晶半導体層を用いるようにしてもよい。
【００４３】
そして、単結晶半導体層３５の熱酸化により単結晶半導体層３５の表面に犠牲酸化膜５３を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜５３上の全面に酸化防止膜５４を形成する。なお、酸化防止膜５４としては、例えば、シリコン窒化膜を用いることができる。
次に、図７に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３６を所定の方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３６の配置位置は、単結晶半導体層３３の素子分離領域の一部に対応させることができる。
【００４４】
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２をパターニングすることにより、溝３６と重なるように配置された溝３６よりも幅の広い溝３７を形成し、単結晶半導体層３３の両端部の近傍の表面を露出させる。ここで、溝３７の配置位置は、半導体層３５の素子分離領域に対応させることができる。
【００４５】
なお、単結晶半導体層３３の表面を露出させる代わりに、単結晶半導体層５２の表面でエッチングを止めるようにしてもよいし、単結晶半導体層５２をオーバーエッチングして単結晶半導体層５２の途中までエッチングするようにしてもよい。ここで、単結晶半導体層５２のエッチングを途中で止めることにより、溝３６内の単結晶半導体層３３の表面が露出されることを防止することができる。このため、単結晶半導体層５１、５２をエッチング除去する際に、溝３６内の単結晶半導体層３３がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝３６内の単結晶半導体層３３のオーバーエッチングを抑制することができる。
【００４６】
次に、図８に示すように、単結晶半導体層３３、３５、５１、５２の側壁に成膜され、単結晶半導体層３３、３５を半導体基板３１上で支持する支持体５６を溝３６、３７内に形成する。なお、単結晶半導体層３３、３５、５１、５２の側壁に成膜された支持体５６を形成する場合、半導体のエピタキシャル成長を用いることができる。ここで、半導体のエピタキシャル成長を用いることにより、単結晶半導体層３３、３５、５１、５２の側壁ならびに半導体基板３１の表面に支持体５６を選択的に形成することができる。なお、半導体基板３１および単結晶半導体層３３、３５がＳｉ、単結晶半導体層５１、５２がＳｉＧｅの場合、支持体５６の材質としてＳｉを用いることが好ましい。
【００４７】
これにより、支持体５６と単結晶半導体層５１、５２との間の格子整合をとることを可能としつつ、支持体５６と単結晶半導体層５１、５２との間の選択比を確保することができる。また、支持体５６の材質として、Ｓｉなどの半導体を用いることにより、単結晶半導体層５１、５２が除去された場合においても、半導体による３次元的な立体構造を維持することが可能となる。このため、化学的耐性や機械的ストレス耐性を向上させることが可能となり、再現性の良い安定した素子分離プロセスを実現することができる。なお、支持体５６の材質としては、半導体の他、シリコン酸化膜などの絶縁体を用いるようにしてもよい。
【００４８】
次に、図９に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３８を溝３６と直交する方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３８の配置位置は、単結晶半導体層３３、３５の素子分離領域に対応させることができる。
【００４９】
次に、図１０に示すように、溝３８を介してエッチングガスまたはエッチング液を単結晶半導体層５１、５２に接触させることにより、単結晶半導体層５１、５２をエッチング除去し、半導体基板３１と単結晶半導体層３３との間に空洞部５７ａを形成するとともに、単結晶半導体層３３、３５間に空洞部５７ｂを形成する。
ここで、溝３６、３７内に支持体５６を設けることにより、単結晶半導体層５１、５２が除去された場合においても、単結晶半導体層３３、３５を半導体基板３１上で支持することが可能となるとともに、溝３６、３７とは別に溝３８を設けることにより、単結晶半導体層３３、３５下にそれぞれ配置された単結晶半導体層５１、５２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、単結晶半導体層３３、３５の結晶品質を損なうことなく、単結晶半導体層３３、３５と半導体基板３１との間の絶縁を図ることが可能となる。
【００５０】
なお、半導体基板３１、単結晶半導体層３３、３５および支持体５６がＳｉ、単結晶半導体層５１、５２がＳｉＧｅの場合、単結晶半導体層５１、５２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１０００〜１００００程度を得ることができ、半導体基板３１、単結晶半導体層３３、３５および支持体５６のオーバーエッチングを抑制しつつ、単結晶半導体層５１、５２を除去することが可能となる。
【００５１】
次に、図１１に示すように、半導体基板３１、単結晶半導体層３３、３５および支持体５６の熱酸化を行うことにより、半導体基板３１と単結晶半導体層３３との間の空洞部５７ａに絶縁層３２を形成するとともに、単結晶半導体層３３、３５間の空洞部５７ｂに絶縁層３４を形成する。ここで、半導体基板３１、単結晶半導体層３３、３５および支持体５６の熱酸化にて絶縁層３２、３４を形成する場合、溝３８内の半導体基板３１および単結晶半導体層３３、３５が酸化され、溝３８内の側壁に酸化膜３９´が形成されるとともに、支持体５６を酸化膜３９に変化させることができる。
【００５２】
これにより、エピタキシャル成長時の単結晶半導体層３３、３５の膜厚および単結晶半導体層３３、３５の熱酸化時に形成された絶縁層３２、３４の膜厚により、素子分離後の単結晶半導体層３３、３５の膜厚をそれぞれ規定することができる。このため、単結晶半導体層３３、３５の膜厚を精度よく制御することができ、単結晶半導体層３３、３５の膜厚のバラツキを低減させることを可能としつつ、単結晶半導体層３３、３５を薄膜化することができる。また、単結晶半導体層３５上に酸化防止膜５４を設けることで、単結晶半導体層３５の表面が熱酸化されることを防止しつつ、単結晶半導体層３５の裏面側に絶縁層３４を形成することが可能となる。
【００５３】
また、溝３６、３８の配置位置を単結晶半導体層３３の素子分離領域に対応させるとともに、３７、３８の配置位置を単結晶半導体層３５の素子分離領域に対応させることにより、単結晶半導体層３３、３５の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、単結晶半導体層５１、５２を除去するための溝を素子形成領域に設ける必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００５４】
なお、絶縁層３２、３４を形成した後、高温アニールを行うようにしてもよい。これにより、絶縁層３２、３４をリフローさせることが可能となり、絶縁層３２、３４のストレスを緩和させることが可能となるとともに、界面準位を減らすことができる。また、半導体基板３１および単結晶半導体層３３、３５の熱酸化にて絶縁層３２、３４を形成する方法の他、ＣＶＤなどにより空洞部５７ａ、５７ｂ内に絶縁物を堆積させることにより、絶縁層３２、３４を形成するようにしてもよい。
【００５５】
次に、図１２に示すように、ＣＶＤなどの方法により、酸化膜３９、３９´がそれぞれ形成された溝３６、３７および溝３８内が埋め込まれるようにして、単結晶半導体層３５上に絶縁層を堆積する。そして、ＣＭＰ（化学的機械的研磨）などの方法を用いて絶縁層を平坦化することにより、単結晶半導体層３５の表面を露出させ、埋め込み絶縁層４０を溝３６〜３８内に形成する。なお、埋め込み絶縁層４０としては、例えば、ＳｉＯ2またはＳｉ3Ｎ4などを用いることができる。
【００５６】
次に、図１３に示すように、単結晶半導体層３５の熱酸化を行うことにより、単結晶半導体層３５上にゲート絶縁膜４１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜４１が形成された単結晶半導体層３５上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜４１上にゲート電極４２を形成する。
【００５７】
次に、図１４に示すように、ゲート電極４２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層３５内にイオン注入することにより、ゲート電極４２の側方に配置された高濃度不純物導入層からなるソース層４３ａおよびドレイン層４３ｂを単結晶半導体層３５に形成する。なお、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層３３内にイオン注入することにより、単結晶半導体層３３の抵抗率を下げるようにしてもよい。
【００５８】
次に、図１５に示すように、プラズマＣＶＤなどの方法により、層間絶縁膜４４を全面に堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜４４をパターニングすることにより、ソース層４３ａおよびドレイン層４３ｂの表面を露出させる開口部を形成する。また、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜４４、埋め込み絶縁層４０および酸化膜３９をパターニングすることにより、単結晶半導体層３３の表面を露出させる開口部を形成する。
【００５９】
そして、ＣＶＤなどの方法により、これらの開口部内が埋め込まれるようにして、層間絶縁膜４４上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、ソース層４３ａおよびドレイン層４３ｂとそれぞれコンタクトをとるための配線層４６ａ、４６ｂを層間絶縁膜４４上に形成するとともに、単結晶半導体層３３とコンタクトをとるための配線層４５ａ、４５ｂを層間絶縁膜４４上に形成する。ここで、配線層４５ａ、４５ｂ及び４６ａ、４６ｂは、回路により任意のパターン配線が可能である。例えば、４５ａと４６ｂが接続されたパターニングを行えば、ソースとフィールドプレートを同電位にできる。
【００６０】
次に、図１６に示すように、プラズマＣＶＤなどの方法により、層間絶縁膜４７を全面に堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜４７をパターニングすることにより、配線層４５ａ、４５ｂおよびゲート電極４２の表面を露出させる開口部を形成する。そして、ＣＶＤなどの方法により、層間絶縁膜４７に形成された開口部内が埋め込まれるようにして、層間絶縁膜４７上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、配線層４５ａ、４５ｂおよびゲート電極４２を互いに接続する配線層４８を層間絶縁膜４７上に形成する。
【００６１】
これにより、半導体基板３１および単結晶半導体層３３、３５の熱酸化にてＢＯＸ層を形成することが可能となり、単結晶半導体層３３、３５の結晶品質を損なうことなく、ＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの動作時のしきい値電圧を変化させることができる。このため、ゲート４２からソース層４３ａへの漏洩電流に起因する消費電力の増大を防止しつつ、動作時のしきい値電圧を変化させることができ、動作時の消費電力の増大を抑制しつつ、スイッチング動作の高速化を図ることができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す断面図。
【図２】本発明の第２実施形態に係る半導体記憶装置の概略構成を示す回路図。
【図３】本発明の第３実施形態に係る半導体装置の概略構成を示す断面図。
【図４】本発明の第４実施形態に係る半導体装置の概略構成を示す断面図。
【図５】本発明の第５実施形態に係る半導体装置の概略構成を示す断面図。
【図６】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【図１４】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【図１５】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【図１６】本発明の第６実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００６３】
３１、１０１、２０１、３０１、４０１ 半導体基板、３２、３４、１０２、１０４、２０２、２０４ａ、２０４ｂ、３０２、３０４ａ、３０４ｂ、４０４ａ、４０４ｂ 絶縁層、３３、３５、５１、５２、１０３、１０５、２０３ａ、２０３ｂ、２０５ａ、２０５ｂ、３０３、３０５ａ、３０５ｂ、４０５ａ、４０５ｂ 半導体層、３６、３７、３８ 溝、３９ 酸化膜、４０ 埋め込み絶縁層、４１、１０６、２０６ａ、２０６ｂ、３０６ａ、３０６ｂ、４０６ａ、４０６ｂ ゲート絶縁膜、４２、１０７、２０７ａ、２０７ｂ、３０７ａ、３０７ｂ、４０７ａ、４０７ｂ ゲート電極、４３ａ、１０９、２０９ａ、２０９ｂ、４０９ａ、４０９ｂ ソース層、４３ｂ、１１０、２１０ａ、２１０ｂ、３１０ａ、３１０ｂ、４１０ａ、４１０ｂ ドレイン層、３０９ａ Ｐ型ソース層、３０９ｂ Ｎ型ソース層、３１０ａ Ｐ型ドレイン層、３１０ｂ Ｎ型ドレイン層、４４、４７ 層間絶縁膜、４５ａ、４５ｂ、４６ａ、４６ｂ、４８ 配線層、５３ 犠牲酸化膜、５４ 酸化防止膜、５６ 支持体、５７ａ、５７ｂ 空洞部、１０８、２０８ａ、２０８ｂ、３０８ａ、３０８ｂ、４０８ａ、４０８ｂ サイドウォール、Ｔ１、Ｔ３ Ｐチャンネル電界効果型トランジスタ、Ｔ２、Ｔ４、Ｔ５、Ｔ６ Ｎチャンネル電界効果型トランジスタ、ＷＬ ワード線、ＢＬ１、ＢＬ２ ビット線、ＩＶ１、ＩＶ２ ＣＭＯＳインバータ、２１０ 素子分離膜、４０２ａ、４０２ｂ ウェル
【特許請求の範囲】
【請求項１】
第１絶縁層上に形成された第１半導体層と、
前記第１半導体層上に形成された第２絶縁層と、
前記第２絶縁層上に形成された第２半導体層と、
前記第２半導体層上に形成されたゲート電極と、
前記第２半導体層に形成され、前記ゲート電極の側方に配置されたソース／ドレイン層と、
前記ゲート電極と前記第１半導体層とを接続する配線層とを備えることを特徴とする半導体装置。
【請求項２】
前記第１半導体層は、前記ゲート電極が形成されたトランジスタごとに素子分離されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１絶縁層上に形成された第１半導体層と、
前記第１半導体層上に形成された第２絶縁層と、
前記第２絶縁層上に形成された第２半導体層と、
前記第２半導体層上に形成された第１および第２ゲート電極と、
前記第２半導体層に形成され、前記第１ゲート電極の側方に配置されたＰ型ソース／ドレイン層と、
前記第２半導体層に形成され、前記第２ゲート電極の側方に配置されたＮ型ソース／ドレイン層と、
前記第１および第２ゲート電極と前記第１半導体層とを共通に接続する第１配線層と、
前記Ｐ型ドレイン層と前記Ｎ型ドレイン層とを接続する第２配線層とを備えることを特徴とする半導体装置。
【請求項４】
半導体基板上に形成された絶縁層と、
前記半導体基板に形成されたウェルと、
前記絶縁層上に形成された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の側方に配置されたソース／ドレイン層と、
前記ゲート電極と前記ウェルとを接続する配線層とを備えることを特徴とする半導体装置。
【請求項５】
第１ＣＭＯＳインバータの入力端が第２ＣＭＯＳインバータの出力端に接続され、第１ＣＭＯＳインバータの出力端が第２ＣＭＯＳインバータの入力端に接続されたフリップフロップ回路と、
ワード線にゲートが接続され、第１ビット線にドレインが接続され、前記第１ＣＭＯＳインバータの出力端のソースが接続された第１トランスファーゲートと、
前記ワード線にゲートが接続され、第２ビット線にドレインが接続され、前記第２ＣＭＯＳインバータの出力端のソースが接続された第２トランスファーゲートとを備え、
前記第１トランスファーゲートまたは第２トランスファーゲートのいずれか少なくとも一方は、
第１絶縁層上に形成された第１半導体層と、
前記第１半導体層上に形成された第２絶縁層と、
前記第２絶縁層上に形成された第２半導体層と、
前記第２半導体層上に形成されたゲート電極と、
前記第２半導体層に形成され、前記ゲート電極の側方に配置されたソース／ドレイン層と、
前記ゲート電極と前記第１半導体層とを接続する配線層とを備えることを特徴とする半導体記憶装置。
【請求項６】
第１絶縁層上に積層された第１半導体層上に第２絶縁層を介して第２半導体層を形成する工程と、
前記第２半導体層および第２絶縁層をパターニングすることにより、前記第１半導体層の一部を露出させる工程と、
前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の側方に配置されたソース／ドレイン層を前記第２半導体層に形成する工程と、
前記ゲート電極と前記第１半導体層とを接続する配線層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記第１半導体層に形成されるトランジスタごとに素子分離する素子分離絶縁膜を前記第１半導体層に形成する工程とを備えることを特徴とする請求項６記載の半導体装置。
【請求項８】
第１半導体層よりもエッチングレートが小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、
下層の第２半導体層の表面を露出させる段差が設けられるとともに、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内に形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、
前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、
前記第２半導体層の熱酸化を行うことにより、最上層の第２半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して最上層の第２半導体層上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方に配置されたソース／ドレイン層を最上層の第２半導体層に形成する工程と、
前記下層の第２半導体層と前記ゲート電極とを接続する配線層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１】
第１絶縁層上に形成された第１半導体層と、
前記第１半導体層上に形成された第２絶縁層と、
前記第２絶縁層上に形成された第２半導体層と、
前記第２半導体層上に形成されたゲート電極と、
前記第２半導体層に形成され、前記ゲート電極の側方に配置されたソース／ドレイン層と、
前記ゲート電極と前記第１半導体層とを接続する配線層とを備えることを特徴とする半導体装置。
【請求項２】
前記第１半導体層は、前記ゲート電極が形成されたトランジスタごとに素子分離されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１絶縁層上に形成された第１半導体層と、
前記第１半導体層上に形成された第２絶縁層と、
前記第２絶縁層上に形成された第２半導体層と、
前記第２半導体層上に形成された第１および第２ゲート電極と、
前記第２半導体層に形成され、前記第１ゲート電極の側方に配置されたＰ型ソース／ドレイン層と、
前記第２半導体層に形成され、前記第２ゲート電極の側方に配置されたＮ型ソース／ドレイン層と、
前記第１および第２ゲート電極と前記第１半導体層とを共通に接続する第１配線層と、
前記Ｐ型ドレイン層と前記Ｎ型ドレイン層とを接続する第２配線層とを備えることを特徴とする半導体装置。
【請求項４】
半導体基板上に形成された絶縁層と、
前記半導体基板に形成されたウェルと、
前記絶縁層上に形成された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の側方に配置されたソース／ドレイン層と、
前記ゲート電極と前記ウェルとを接続する配線層とを備えることを特徴とする半導体装置。
【請求項５】
第１ＣＭＯＳインバータの入力端が第２ＣＭＯＳインバータの出力端に接続され、第１ＣＭＯＳインバータの出力端が第２ＣＭＯＳインバータの入力端に接続されたフリップフロップ回路と、
ワード線にゲートが接続され、第１ビット線にドレインが接続され、前記第１ＣＭＯＳインバータの出力端のソースが接続された第１トランスファーゲートと、
前記ワード線にゲートが接続され、第２ビット線にドレインが接続され、前記第２ＣＭＯＳインバータの出力端のソースが接続された第２トランスファーゲートとを備え、
前記第１トランスファーゲートまたは第２トランスファーゲートのいずれか少なくとも一方は、
第１絶縁層上に形成された第１半導体層と、
前記第１半導体層上に形成された第２絶縁層と、
前記第２絶縁層上に形成された第２半導体層と、
前記第２半導体層上に形成されたゲート電極と、
前記第２半導体層に形成され、前記ゲート電極の側方に配置されたソース／ドレイン層と、
前記ゲート電極と前記第１半導体層とを接続する配線層とを備えることを特徴とする半導体記憶装置。
【請求項６】
第１絶縁層上に積層された第１半導体層上に第２絶縁層を介して第２半導体層を形成する工程と、
前記第２半導体層および第２絶縁層をパターニングすることにより、前記第１半導体層の一部を露出させる工程と、
前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の側方に配置されたソース／ドレイン層を前記第２半導体層に形成する工程と、
前記ゲート電極と前記第１半導体層とを接続する配線層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記第１半導体層に形成されるトランジスタごとに素子分離する素子分離絶縁膜を前記第１半導体層に形成する工程とを備えることを特徴とする請求項６記載の半導体装置。
【請求項８】
第１半導体層よりもエッチングレートが小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、
下層の第２半導体層の表面を露出させる段差が設けられるとともに、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内に形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、
前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、
前記第２半導体層の熱酸化を行うことにより、最上層の第２半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して最上層の第２半導体層上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方に配置されたソース／ドレイン層を最上層の第２半導体層に形成する工程と、
前記下層の第２半導体層と前記ゲート電極とを接続する配線層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
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【図９】
【図１０】
【図１１】
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【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２００６−１６５２５１（Ｐ２００６−１６５２５１Ａ）
【公開日】平成１８年６月２２日（２００６．６．２２）
【国際特許分類】
【出願番号】特願２００４−３５４１０８（Ｐ２００４−３５４１０８）
【出願日】平成１６年１２月７日（２００４．１２．７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年６月２２日（２００６．６．２２）
【国際特許分類】
【出願日】平成１６年１２月７日（２００４．１２．７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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