【課題】ホールド電圧が高いエミッタ・ベース短絡型の保護素子が設けられた半導体装置を提供する。
【解決手段】半導体装置１は、基板１０と、前記基板上に形成された第１導電形の半導体層１１と、前記基板と前記半導体層との間に形成された第１導電形の埋込層１３と、前記半導体層上に形成された第２導電形のウェル１４と、前記半導体層上であって、前記ウェルから離隔し、前記埋込層の直上域に形成された第１導電形の第１コンタクト層１５と、前記ウェル上に形成された第２導電形の第２コンタクト層１６と、前記ウェル上であって、前記第１コンタクト層と前記第２コンタクト層との間に形成された第１導電形の第３コンタクト層１７と、前記埋込層と前記第１コンタクト層との間に形成され、前記第１コンタクト層に接した第１導電形のディープ層１８と、を備える。 （もっと読む）

【課題】オン抵抗を増大させることなく、ゲート−ソース間のＥＳＤ耐量を向上させることのできる半導体装置を提供すること。
【解決手段】ポリシリコンゲート層を利用して形成したツェナーダイオードをＥＳＤ耐量を向上させるために、並列接続させる構造を有する半導体装置とするものであって、ストライプ状または矩形状のツェナーダイオードを並列接続させて、それぞれ活性部内部に形成する半導体装置とする。
【選択図】 図３
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【課題】周辺領域で耐圧を確保する構造において、周辺領域に電界を集中させずに耐圧を確保することができる半導体装置を提供する。
【解決手段】セル領域１にはＭＯＳＦＥＴのソース電極１２が設けられ、周辺領域２においてチャージバランス変化領域２７の周囲に位置すると共に半導体基板６に電気的に接続された最外周電極２１が設けられている。また、周辺領域２には、スーパージャンクション構造の上にＰ型層７が形成され、Ｐ型層７の上に、ソース電極１２と最外周電極２１とを電気的に接続すると共にソース電極１２と最外周電極２１との間の電圧を複数段に分割する電位分割領域２３が設けられている。そして、電位分割領域２３は、その少なくとも一部が、半導体基板６の厚み方向から見て周辺領域２、好ましくはチャージバランス変化領域２７と重なっている。 （もっと読む）

【課題】リーク電流の少ないダイオードを提供する。
【解決手段】実施形態の半導体装置は、Ａｌ_ＸＧａ_１−ＸＮ（０＜ｘ＜１）またはＩｎ_ｙＡｌ_１−ｙＮ（０≦ｙ≦１）からなる第１の半導体層２と、第１の半導体層の同一面上に、ノンドープ、ｎ型又はｐ型のＧａＮからなる第１の電子誘起領域１、絶縁膜５とアノード電極７と、第１の電子誘起領域上にカソード電極を備え、第１の電子誘起領域、絶縁膜とアノード電極は第１の半導体層と接合し、絶縁膜は第１の半導体領域とアノード電極の間で、第１の半導体層と接合し、アノード電極と第１の半導体層との接合はオーミック接合であり、カソード電極と第１の電子誘起領域との接合はオーミック接合であることを特徴とする。 （もっと読む）

【課題】不揮発性メモリ要素及びこれを含むメモリ素子を提供する。
【解決手段】両電極の間にメモリ層を含み、該メモリ層は複数層構造を持つ不揮発性メモリ要素である。メモリ層は、ベース層及びイオン種交換層を含み、これらの間のイオン種の移動による抵抗変化特性を持つ。イオン種交換層は、少なくとも２つの層を含む複数層構造を持つ。不揮発性メモリ要素は、複数層構造のイオン種交換層によりマルチビットメモリ特性を持つ。ベース層は酸素供給層であり、イオン種交換層は酸素交換層である。 （もっと読む）

【課題】パワー半導体素子において、周辺の電界強度を緩和する構造を小さな面積で実現する。
【解決手段】周辺領域Ｑにおいては、半導体層との間に周辺層間絶縁層（絶縁層）を介して複数の多結晶シリコン層７０が、ソース電極３０から端部ドレイン電極４１の間にかけて設けられる。多結晶シリコン層７０には、その長手方向が水平方向から傾斜した（傾斜角θ、０＜θ＜９０°）傾斜部が設けられている。多結晶シリコン層７０の傾斜部においては、ｐ型領域７１と、ｎ型領域７２とが長手方向に交互に多数形成されている。 （もっと読む）

【課題】シリコン内にダイオード構造を位置させた半導体製造方法を提供する。
【解決手段】トレンチポリシリコンダイオードを製造する方法は、Ｎ＋（Ｐ＋）型基板上にＮ−（Ｐ−）型エピタキシャル領域を形成すること、エピタキシャル領域内にトレンチを形成すること、さらに、前記トレンチ内に絶縁層を形成し、前記トレンチをポリシリコンで充填する。さらに、Ｐ＋（Ｎ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＰ＋（Ｎ＋）型領域を、Ｎ＋（Ｐ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＮ＋（Ｐ＋）型領域を形成しトレンチ内にポリシリコンダイオードを形成することを含み、ダイオードの一部は、トレンチの上面より低い。 （もっと読む）

【課題】素子特性を悪化させず、アクティブ領域を終端領域に対して、簡単な方法により電気的に独立させることができ、さらには素子サイズの小型化を図ることができる半導体装置およびその製造方法を提供すること。
【解決手段】エピタキシャル層２３のアクティブ領域１２と終端領域１１との間に、エピタキシャル層２３の表面２４を形成するように、当該表面２４に沿って全体にわたって形成されたチャネル層２６を、ゲートトレンチ２８の深さＤ_１と同じ深さＤ_２を有するアイソレーショントレンチ３９で分断する。互いに同じ深さのゲートトレンチ２８およびアイソレーショントレンチ３９は、同一のエッチング工程で形成される。 （もっと読む）

【課題】携帯電話に搭載されるＬＳＩは多機能化により低電圧化が進んでおり、ＬＳＩのサージ保護が重要となっている。サージは様々なインターフェースから侵入するため、携帯電話には多数のサージ保護素子が使われている。しかし、携帯電話の信号周波数が高周波であるため、それに使用されるツェナーダイオードには、超低容量特性が求められる。一方、サージ保護素子であるためサージ強度も重要である。端子間容量とサージ強度はトレードオフであり、両方を同時に改善することは困難である。本発明は、一定程度のサージ強度を確保しつつ、超低容量を実現できるサージ保護用ツェナーダイオードの開発に際して発案したものである。
【解決手段】本願発明は、高抵抗のエピタキシャル層の表面に一対のＰＮ接合を設け、チップの上面より一対の電極を取り出すラテラル構造の双方向ツェナーダイオードである。 （もっと読む）

【課題】低電圧化を可能にする。
【解決手段】実施形態は、第１の配線と、その上に積層されたメモリセルと、その上に第１の配線と交差するように形成された第２の配線とを有するセルアレイ層を備え、メモリセルが極性の異なる電気信号が印加されることにより電気的書き換えが可能な可変抵抗素子及び可変抵抗素子に双方向の電流を流す電流制御素子を直列に接続してなる。電流制御素子は、ｉ型半導体とその両側に接する第１及び第２導電型半導体とを有する。第２導電型半導体中の第２の不純物の拡散長は第１導電型半導体中の第１の不純物の拡散長より長く、第１導電型半導体とｉ型半導体との接合部に、第２導電型半導体とｉ型半導体との接合部よりも多くのインパクトイオンを発生させるインパクトイオン化促進部が形成される。 （もっと読む）