不揮発性メモリ要素及びこれを含むメモリ素子
【課題】不揮発性メモリ要素及びこれを含むメモリ素子を提供する。
【解決手段】両電極の間にメモリ層を含み、該メモリ層は複数層構造を持つ不揮発性メモリ要素である。メモリ層は、ベース層及びイオン種交換層を含み、これらの間のイオン種の移動による抵抗変化特性を持つ。イオン種交換層は、少なくとも２つの層を含む複数層構造を持つ。不揮発性メモリ要素は、複数層構造のイオン種交換層によりマルチビットメモリ特性を持つ。ベース層は酸素供給層であり、イオン種交換層は酸素交換層である。
【解決手段】両電極の間にメモリ層を含み、該メモリ層は複数層構造を持つ不揮発性メモリ要素である。メモリ層は、ベース層及びイオン種交換層を含み、これらの間のイオン種の移動による抵抗変化特性を持つ。イオン種交換層は、少なくとも２つの層を含む複数層構造を持つ。不揮発性メモリ要素は、複数層構造のイオン種交換層によりマルチビットメモリ特性を持つ。ベース層は酸素供給層であり、イオン種交換層は酸素交換層である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ要素及びこれを含むメモリ素子に関する。
【背景技術】
【０００２】
不揮発性メモリ素子には、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ−Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などがある。ここで、ＲｅＲＡＭ、すなわち、抵抗性メモリ素子は、抵抗変化特性を用いてデータを保存するメモリ素子である。抵抗変化物質にセット電圧以上の電圧が印加されれば、前記抵抗変化物質の抵抗が低くなる。この時をオン（ＯＮ）状態という。そして、抵抗変化物質にリセット電圧以上の電圧が印加されれば、前記抵抗変化物質の抵抗が高くなる。この時をオフ（ＯＦＦ）状態という。
【０００３】
一般的に、抵抗性メモリ素子は、抵抗変化層を含むストレージノードと、これに電気的に連結されたスイッチング素子とを含む。スイッチング素子は、それに連結されたストレージノードへの信号アクセスを制御する役割を行う。
【０００４】
前述した抵抗性メモリ素子をはじめとする多様な不揮発性メモリ素子の高性能化及び高集積化への要求が高まりつつある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、抵抗変化特性を用いた不揮発性メモリ要素を提供することを目的とする。
【０００６】
また本発明は、マルチビットメモリ特性を持つ不揮発性メモリ要素を提供することを目的とする。
【０００７】
さらに本発明は、動作電圧を低減する不揮発性メモリ要素を提供することを目的とする。
【０００８】
さらに本発明は、前記不揮発性メモリ要素を含むメモリ素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一側面によれば、第１電極と、前記第１電極と離隔する第２電極と、前記第１電極と前記第２電極との間に備えられたメモリ層と、を備え、前記メモリ層はベース層及びイオン種交換層を備え、これらの間のイオン種移動により抵抗変化特性を持ち、前記イオン種交換層が、少なくとも２つの層を含む複数層構造を持つ不揮発性メモリ要素が提供される。
【００１０】
前記ベース層が、酸素供給層であり、前記イオン種交換層が、酸素交換層である。
【００１１】
前記不揮発性メモリ要素が、前記複数層構造のイオン種交換層によりマルチビットメモリ特性を持つ。
【００１２】
前記イオン種交換層が、第１交換層及び第２交換層を含む。この場合、前記第１交換層が、前記ベース層と前記第２電極との間に備えられ、前記第２交換層が、前記第１交換層と前記第２電極との間に備えられる。
【００１３】
前記第１交換層と前記第２交換層とが、相異なる金属酸化物で形成される。前記第１交換層が第１金属酸化物で形成され、前記第２交換層が前記第１金属酸化物と金属組成の異なる第２金属酸化物で形成される。
【００１４】
前記第２交換層の比抵抗が、前記第１交換層の比抵抗より高い。
【００１５】
前記第２交換層の酸素親和性が、前記第１交換層の酸素親和性より大きいか、または同じである。
【００１６】
前記ベース層に対する前記第２交換層の伝導帯オフセットが、前記ベース層に対する前記第１交換層の伝導帯オフセットより大きい。
【００１７】
前記第２交換層の厚さが、前記第１交換層の厚さより小さいか、または同じである。
【００１８】
前記第１交換層が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む。
【００１９】
前記第２交換層が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む。
【００２０】
前記ベース層が、金属酸化物を含む。
【００２１】
前記ベース層の酸素濃度が、前記イオン種交換層の酸素濃度より低い。
【００２２】
前記ベース層の金属酸化物が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む。
【００２３】
前記ベース層の金属酸化物が、ＴａＯｘ（ここで、ｘは、０＜ｘ＜２．５）を含む。
【００２４】
前記不揮発性メモリ要素が、前記第１電極と前記メモリ層との間に備えられたバッファ層をさらに含む。
【００２５】
前記バッファ層が、第１電極と前記メモリ層との間の電位障壁を高める物質を含む。
【００２６】
本発明の他の側面によれば、前述した不揮発性メモリ要素を含むメモリ素子が提供される。
【００２７】
前記メモリ素子が、前記不揮発性メモリ要素に連結されたスイッチング要素をさらに含む。
【００２８】
本発明の他の側面によれば、互いに平行になるように配列された複数の第１配線と、前記第１配線と交差し、互いに平行になるように配列された複数の第２配線と、前記第１及び第２配線の交差点それぞれに備えられたメモリセルと、を備え、前記メモリセルはメモリ層を備え、前記メモリ層はベース層とイオン種交換層とを備え、これら間のイオン種移動により抵抗変化特性を持ち、前記イオン種交換層が、少なくとも２つの層を含む複数層構造を持つメモリ素子が提供される。
【００２９】
前記ベース層が酸素供給層であり、前記イオン種交換層が酸素交換層である。
【００３０】
前記メモリ層が、前記複数層構造のイオン種交換層によりマルチビットメモリ特性を持つ。
【００３１】
前記メモリセルが、前記メモリ層と前記第２配線との間に備えられたスイッチング要素と、前記メモリ層と前記スイッチング要素との間に備えられた中間電極と、をさらに備える。
【００３２】
前記イオン種交換層が、第１交換層及び第２交換層を含み、前記第１交換層が、前記ベース層と前記第２交換層との間に備えられる。
【００３３】
前記第１交換層と前記第２交換層とが、相異なる金属酸化物で形成される。前記第１交換層が第１金属酸化物で形成され、前記第２交換層が前記第１金属酸化物と金属組成の異なる第２金属酸化物で形成される。
【００３４】
前記第２交換層の比抵抗が、前記第１交換層の比抵抗より高い。
【００３５】
前記第２交換層の酸素親和性が、前記第１交換層の酸素親和性より大きいか、または同じである。
【００３６】
前記ベース層に対する前記第２交換層の伝導帯オフセットが、前記ベース層に対する前記第１交換層の伝導帯オフセットより大きい。
【００３７】
前記第１交換層が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む。
【００３８】
前記第２交換層が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む。
【００３９】
前記ベース層が、金属酸化物を含む。
【００４０】
前記ベース層の金属酸化物が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む。
【００４１】
前記ベース層の金属酸化物が、ＴａＯｘ（ここで、ｘは、０＜ｘ＜２．５）を含む。
【００４２】
前記メモリセルが、前記第１配線と前記メモリ層との間に備えられたバッファ層をさらに含む。
【００４３】
前記メモリセルが、第１メモリセルであり、前記第２配線上に前記第２配線と交差するように配列された複数の第３配線と、前記第２及び第３配線の交差点それぞれに備えられた第２メモリセルと、をさらに備える。
【００４４】
前記第２メモリセルが、前記第１メモリセルの逆構造またはそれと同じ構造を持つ。
【００４５】
本発明の他の実施形態によれば、第１電極、第２電極、及びこれらの間に備えられた抵抗変化メモリ層を備え、前記抵抗変化メモリ層が、ベース層及びイオン種交換層を備え、前記イオン種交換層が、少なくとも２つの層を含む不揮発性メモリ要素が提供される。
【００４６】
本発明の他の実施形態によれば、複数の第１配線、前記第１配線と交差する複数の第２配線、並びに前記第１及び第２配線間の第１交差点それぞれに備えられた第１メモリセルを備え、前記第１メモリセルそれぞれが、抵抗変化メモリ層を備え、前記抵抗変化メモリ層それぞれが、ベース層及びイオン種交換層を備え、前記イオン種交換層が、少なくとも２つの層を含むメモリ素子が提供される。
【発明の効果】
【００４７】
本発明によれば、高集積化及び高性能化に有利な不揮発性メモリ要素及びこれを含むメモリ素子を実現できる。
【００４８】
また本発明によれば、マルチビットメモリ特性を持つ不揮発性メモリ要素及びこれを含むメモリ素子を実現できる。
【００４９】
また本発明によれば、動作電圧を低減できる不揮発性メモリ要素及びこれを含むメモリ素子を実現できる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施形態によるメモリ要素を示す断面図である。
【図２Ａ】本発明の実施形態によるメモリ要素の動作メカニズムを説明するための断面図である。
【図２Ｂ】本発明の実施形態によるメモリ要素の動作メカニズムを説明するための断面図である。
【図３】本発明の他の実施形態によるメモリ要素を示す断面図である。
【図４】本発明の実施形態によるメモリ要素のリセット電圧変化によるオン及びオフ電流の変化を示すグラフである。
【図５】本発明の実施形態によるメモリ要素のリセット電圧変化によるオン／オフ電流比の変化を示すグラフである。
【図６】本発明の実施形態によるメモリ要素のスイッチング条件別スイッチング回数によるオン及びオフ電流の変化を示すグラフである。
【図７】本発明の実施形態と比較される比較例によるメモリ要素を示す断面図である。
【図８】図７の比較例によるメモリ要素のリセット電圧変化によるオン及びオフ電流の変化を示すグラフである。
【図９】図７の比較例によるメモリ要素のリセット電圧変化によるオン／オフ電流比の変化を示すグラフである。
【図１０】図７の比較例によるメモリ要素のスイッチング条件別スイッチング回数によるオン及びオフ電流の変化を示すグラフである。
【図１１】本発明の実施形態によるメモリ要素を適用したメモリ素子を示す斜視図である。
【図１２】本発明の実施形態によるメモリ要素を適用したメモリ素子を示す斜視図である。
【図１３】本発明の実施形態によるメモリカードを概略的に示す概念図である。
【図１４】本発明の実施形態による電子システムを示すブロック図である。
【発明を実施するための形態】
【００５１】
以下、本発明の実施形態による不揮発性メモリ要素及びこれを含むメモリ素子を、添付した図面を参照して詳細に説明する。添付した図面に図示された層や領域の幅及び厚さは、明細書の明確性のために誇張して図示されている。そして、添付した図面で同じ参照符号は同じ構成要素を示す。
【００５２】
図１は、本発明の実施形態による不揮発性メモリ要素ＭＥ１を示す断面図である。
【００５３】
図１を参照すれば、本発明の実施形態による不揮発性メモリ要素（以下、メモリ要素）ＭＥ１は、第１及び第２電極Ｅ１、Ｅ２の間にメモリ層Ｍ１を含む。メモリ層Ｍ１は複数層構造を持つ。例えば、メモリ層Ｍ１は、ベース層１０及びイオン種交換層２０を含む。この場合、メモリ層Ｍ１は、ベース層１０とイオン種交換層２０との間のイオン種の移動による抵抗変化特性を持つ。これについては後述する。
【００５４】
ベース層１０は、金属酸化物で形成される。具体的な例として、ベース層１０は、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア（ｙｔｔｒｉａ−ｓｔａｂｉｌｉｚｅｄ ｚｉｒｃｏｎｉａ，ＹＳＺ）、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む。金属酸化物がＴａ酸化物を含む場合、Ｔａ酸化物は、ＴａＯｘ（ここで、ｘは、０＜ｘ＜２．５または０．５≦ｘ≦２．０）でありうる。ベース層１０内に酸素イオン及び／または酸素空孔（ｖａｃａｎｃｙ）が存在する。このようなベース層１０は、イオン種交換層２０に対して“酸素供給層”として作用する。ベース層１０の厚さは約１ないし１００ｎｍ、例えば、約５ないし５０ｎｍでありうる。
【００５５】
イオン種交換層２０は、ベース層１０と所定のイオン種を交換し、かつメモリ層Ｍ１の抵抗変化を誘導する層でありうる。この時、イオン種は、酸素イオン及び／または酸素空孔でありうる。かかる点で、イオン種交換層２０は、“酸素交換層”といえる。イオン種交換層２０は、少なくとも２つの層を含む複数層構造を持つ。例えば、イオン種交換層２０は、相異なる材料で形成された第１交換層２１及び第２交換層２２を含む二重層構造を持つ。第１交換層２１は、ベース層１０と第２電極Ｅ２との間に備えられ、第２交換層２２は、第１交換層２１と第２電極Ｅ２との間に備えられる。イオン種交換層２０が酸素交換層である場合、第１交換層２１は第１酸素交換層であり、第２交換層２２は第２酸素交換層であるといえる。第１交換層２１及び第２交換層２２のそれぞれは、ベース層１０と酸素イオン及び／または酸素空孔を交換し、かつメモリ層Ｍ１の抵抗変化を誘導できる。特に、第２交換層２２は、ベース層１０及び第１交換層２１と酸素イオン及び／または酸素空孔を交換し、かつメモリ層Ｍ１の抵抗変化を誘導できる。したがって、第１及び第２交換層２１、２２の特性、特に、第２交換層２２の特性によってメモリ層Ｍ１の抵抗変化特性（例えば、抵抗変化の幅）及び動作条件などが変化する。このような複数層構造のイオン種交換層２０を使用することで、メモリ層Ｍ１の抵抗変化幅が大きくなり、多様な抵抗状態（例えば、４つ以上の抵抗状態）を用いることが可能になる。これと関連して、メモリ層Ｍ１はマルチビットメモリ特性を持つ。また、メモリ層Ｍ１の動作電圧が低くなって電力消費が低減する効果も得られる。このように、本実施形態によるメモリ要素ＭＥ１は、相異なる材料で形成された複数の層２１、２２を含むイオン種交換層２０を用いることで、前述したような多様な効果を得る。これについては、今後に図４ないし図６などを参照してさらに詳細に説明する。
【００５６】
第１交換層２１及び第２交換層２２は、相異なる金属酸化物（すなわち、異種の金属酸化物）で形成される。すなわち、第１交換層２１が第１金属酸化物で形成される場合、第２交換層２２は、第１金属酸化物と異種の第２金属酸化物で形成される。第１金属酸化物と第２金属酸化物とは、相異なる金属組成を持つ。例えば、第１交換層２１は、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、ＹＳＺ、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物で構成されたグループから選択されたいずれか一つを含む。第２交換層２２は、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、ＹＳＺ、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物で構成されたグループから選択されたいずれか一つを含むが、この時に選択された材料は、第１交換層２１の材料とは異なる。第１交換層２１を構成する第１金属酸化物と第２交換層２２を構成する第２金属酸化物のうち一つは、ベース層１０を構成する金属酸化物と同種の酸化物であっても、そうでなくてもよい。第１及び第２金属酸化物のうち一つが、ベース層１０を構成する金属酸化物と同種の酸化物であるとしても、これらの組成比／物性などは互いに異なりうる。
【００５７】
第２電極Ｅ２に近く配された第２交換層２２の比抵抗は、ベース層１０に近く配された第１交換層２１の比抵抗より大きい。メモリ層Ｍ１がオフ状態である時、第２交換層２２の比抵抗が第１交換層２１の比抵抗より大きい場合、第２交換層２２によりメモリ層Ｍ１のオフ・カレント（ＯＦＦ−ｃｕｒｒｅｎｔ）レベルが低くなる。
【００５８】
第２交換層２２とベース層１０との間の伝導帯オフセットは、第１交換層２１とベース層１０との間の伝導帯オフセットより大きい。言い換えれば、第２交換層２２とベース層１０との間の電位障壁は、第１交換層２１とベース層１０との間の電位障壁より高い。したがって、第２交換層２２によりベース層１０と第２電極Ｅ２との間の過度な電流フローが抑制される。
【００５９】
第２交換層２２の酸素親和性は、第１交換層２１の酸素親和性より大きいか、または同じである。メモリ要素ＭＥ１の動作過程で、ベース層１０から第１及び第２交換層２１、２２へ酸素イオンが移動できるが、もし、第２交換層２２の酸素親和性が低ければ、酸素イオンが第２交換層２２へ移動し難い。第２交換層２２の酸素親和性が第１交換層２１の酸素親和性と同等であるか、またはそれより高い時、第２交換層２２が酸素交換層の役割を容易に行える。酸素親和性と関連する本説明は、第１及び第２交換層２１、２２が“酸素交換層”である場合についてのものである。第１及び第２交換層２１、２２により交換されるイオン種が酸素ではない場合であっても、前記の思想はそのまま適用される。したがって、酸素ではない他のイオン種を用いる場合、該イオン種に対する第２交換層２２の親和性は、第１交換層２１のそれと同等であるか、またはそれより大きい。
【００６０】
一方、イオン種交換層２０とベース層１０との材料／物性の差についてさらに詳細に説明すれば、次の通りである。第１交換層２１の金属酸化物（第１金属酸化物）または第２交換層２２の金属酸化物（第２金属酸化物）は、ベース層１０の金属酸化物と同種あるいは異種の酸化物でありうる。第１及び第２金属酸化物のうち一つがベース層１０を構成する金属酸化物と同種の酸化物であるとしても、これらの組成比／物性は互いに異なる。第１金属酸化物及び／または第２金属酸化物は、化学量論的な組成またはそれに類似した組成を持つ。具体的な例として、第１金属酸化物がＴａ酸化物を含む場合、Ｔａ酸化物はＴａ２Ｏ５であるか、これに類似した組成を持つ。ベース層１０がＴａ酸化物を含む場合、その組成がＴａＯｘと表現され、ここで、ｘは０＜ｘ＜２．５または０．５≦ｘ≦２．０であることを考慮すれば、第１交換層２１を構成する第１金属酸化物の酸素濃度は、ベース層１０の酸素濃度より高い。これと類似して、第２交換層２２を構成する第２金属酸化物の酸素濃度もベース層１０の酸素濃度より高い。しかし、場合によってはイオン種交換層２０の酸素濃度はベース層１０の酸素濃度より高くないこともありうる。第１交換層２１または第２交換層２２がベース層１０と同種の金属酸化物で形成された場合、第１交換層２１または第２交換層２２の酸素濃度は、ベース層１０の酸素濃度より高い。しかし、第１交換層２１または第２交換層２２がベース層１０と異種の金属酸化物で形成された場合、第１交換層２１または第２交換層２２の酸素濃度がベース層１０の酸素濃度より必ずしも高い必要はない。第１交換層２１及び／または第２交換層２２の酸素移動度（または酸素拡散度）は、ベース層１０の酸素移動度（または酸素拡散度）とほぼ同じであるか、またはそれより大きい。第１交換層２１及び／または第２交換層２２の比抵抗は、ベース層１０の比抵抗より大きい。イオン種交換層２０に電流経路が形成されたオン状態で、メモリ層Ｍ１の抵抗はベース層１０の抵抗により決定され、イオン種交換層２０に電流経路のないオフ状態で、メモリ層Ｍ１の抵抗はイオン種交換層２０の抵抗により決定される。
【００６１】
第１交換層２１は、約１ないし５０ｎｍの厚さ、例えば、約５ないし２０ｎｍの厚さを持つ。第１交換層２１の厚さは、ベース層１０の厚さより薄い。第２交換層２２は第１交換層２１と同等な厚さを持つか、または第１交換層２１より薄い厚さを持つ。第２交換層２２が第１交換層２１より薄い厚さを持つ場合、第２交換層２２の厚さは約１ないし３０ｎｍ、例えば、約１ないし１５ｎｍである。第２交換層２２の比抵抗が第１交換層２１の比抵抗より大きいため、第２交換層２２の厚さが厚すぎる場合、イオン種交換層２０全体の抵抗が所望しないレベルにまで高くなりうる。
【００６２】
第１及び第２電極Ｅ１、Ｅ２は、Ｐｔ、Ｉｒ、Ｐｄ、Ａｕ、Ｒｕなどの貴金属やこれらの合金で形成される。または第１及び第２電極Ｅ１、Ｅ２は、Ｔｉ、Ｔａ、ＴｉＮ、ＴｉＷ、ＴａＮ、Ｗ、Ｎｉ、Ａｌなどの非貴金属やこれらの合金で形成される。第１及び第２電極Ｅ１、Ｅ２は、貴金属と非貴金属との合金で形成されてもよい。また、第１及び第２電極Ｅ１、Ｅ２は、導電性酸化物で形成されてもよい。導電性酸化物は、例えば、ＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）などのＺｎＯ系列酸化物またはＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）などのＳｎＯ系列酸化物であるか、その外に他の酸化物、例えば、ＩｒＯ２などの金属酸化物でありうる。ここで開示していないが、半導体素子の分野で一般的に使用する多様な電極材料を第１及び第２電極Ｅ１、Ｅ２の材料に適用できる。
【００６３】
以下では、図２Ａ及び図２Ｂを参照して、メモリ要素ＭＥ１の抵抗変化メカニズムについてさらに具体的に説明する。
【００６４】
図２Ａに示したように、第１電極Ｅ１に正（＋）の電圧が印加され、かつ第２電極Ｅ２に負（−）の電圧が印加されるセット動作時、酸素空孔がベース層１０からイオン種交換層２０に移動してイオン種交換層２０内に電流経路（図示せず）が形成される。これにより、メモリ層Ｍ１の抵抗は低くなる。すなわち、メモリ層Ｍ１は、オフ状態からオン状態に変化する。セット動作で、酸素イオンは酸素空孔と逆方向、すなわち、イオン種交換層２０からベース層１０に移動する。第１交換層２１の酸素イオンがベース層１０に移動し、第２交換層２２の酸素イオンがベース層１０に移動する。また、第２交換層２２の酸素イオンが第１交換層２１に移動する。第２交換層２２から第１交換層２１に移動した酸素イオンのうち少なくとも一部がベース層１０に移動する。
【００６５】
一方、図２Ｂに示したように、第１電極Ｅ１に負（−）の電圧が印加され、かつ第２電極Ｅ２に正（＋）の電圧が印加されるリセット動作時、酸素空孔はイオン種交換層２０からベース層１０に移動し、酸素イオンはベース層１０からイオン種交換層２０に移動する。酸素イオンはベース層１０から第１交換層２１に移動するか、または第２交換層２２に移動する。また、第１交換層２１の酸素イオンが第２交換層２２に移動してもよい。このように、酸素イオン及び酸素空孔が移動すると、イオン種交換層２０内に形成された電流経路（図示せず）が切れることがある。したがって、メモリ層Ｍ１の抵抗は高くなりうる。すなわち、メモリ層Ｍ１は、オン状態からオフ状態に変化する。
【００６６】
前述したように、イオン種交換層２０が相異なる材料で形成された複数の層２１、２２を含むことと関連して、メモリ層Ｍ１の抵抗変化特性及び動作条件が変化／改善される。イオン種交換層２０の構造に起因してメモリ層Ｍ１の抵抗変化幅が大きくなり、結果的に、メモリ層Ｍ１は、動作電圧の条件によって多様な抵抗状態（例えば、４つ以上の抵抗状態）を持つ。したがって、メモリ層Ｍ１は、マルチビットメモリ特性を持つ。またイオン種交換層２０の構造に起因してメモリ層Ｍ１の動作電圧が低くなり、電力消費が低減する効果も得られる。
【００６７】
図１のメモリ要素ＭＥ１は多様に変形される。一例として、第１電極Ｅ１とベース層１０との間に所定のバッファ層がさらに備えられる。その例が図３に図示されている。
【００６８】
図３を参照すれば、本実施形態によるメモリ要素ＭＥ２は、第１電極Ｅ１とベース層１０との間にバッファ層Ｂ１をさらに含む。バッファ層Ｂ１は、メモリ層Ｍ１の抵抗変化特性の信頼性、再現性、安定性などを改善する役割を行える。該バッファ層Ｂ１は、元素間結合エネルギーがメモリ層Ｍ１より大きい材料を含む。すなわち、バッファ層Ｂ１での元素間結合エネルギーは、ベース層１０での元素間（例えば、Ｔａ−Ｏ）結合エネルギーより大きい。言い換えれば、バッファ層Ｂ１は、結合エネルギーの側面でメモリ層Ｍ１より安定した材料で構成される。また、バッファ層Ｂ１は、第１電極Ｅ１とメモリ層Ｍ１との間の電位障壁を高める材料を含む。言い換えれば、バッファ層Ｂ１と第１電極Ｅ１との間の伝導帯オフセットは、ベース層１０と第１電極Ｅ１との間の伝導帯オフセットより大きい。これは、バッファ層Ｂ１が第１電極Ｅ１とベース層１０との間の過度な電流フローを抑制する材料で構成されることを意味する。また、これと類似した観点で、バッファ層Ｂ１は、メモリ層Ｍ１より比抵抗の高い材料を含む。具体的な例として、バッファ層Ｂ１は、ＡｌＯｘ、ＳｉＯｘ、ＳｉＮｘ、ＺｒＯｘ、ＨｆＯｘ及びこれらの混合物のうち少なくとも一つを含む。バッファ層Ｂ１は、化学量論的な組成を持つ。バッファ層Ｂ１は、バッファの役割を行いつつ電流のフローは許す適宜な組成及び厚さを持つ。バッファ層Ｂ１の厚さは、例えば、約１０ｎｍ以下でありうる。もし、バッファ層Ｂ１が化学量論的な組成を持つ場合、その厚さは約５ｎｍ以下でありうる。これは、バッファ層Ｂ１が厚すぎる場合、その絶縁特性が大きくなるからである。したがって、前述したように、バッファ層Ｂ１は約１０ｎｍ以下の厚さに形成することが好適である。
【００６９】
バッファ層Ｂ１は、セット／リセット動作時に抵抗変化特性の安定性、信頼性及び再現性を改善する役割を行える。バッファ層Ｂ１なしに第１電極Ｅ１を反応性の大きい材料（例えば、非貴金属）で形成した場合、セット／リセット動作時に抵抗変化に関与する酸素イオン及び／または酸素空孔が第１電極Ｅ１側に移動して第１電極Ｅ１と物理／化学的反応を引き起こすか、またはメモリ層Ｍ１自体と第１電極Ｅ１とが物理／化学的反応を引き起こす。これにより、抵抗変化特性の安定性、信頼性及び再現性等に問題が発生する。オン／オフ動作を繰り返すことで、前記の問題が発生する可能性が大きくなる。しかし、本実施形態のように、第１電極Ｅ１とメモリ層Ｍ１との間にバッファ層Ｂ１を適用すれば、前述した問題点を抑制／防止して抵抗変化特性の安定性、信頼性及び再現性を改善／確保できる。特に、バッファ層Ｂ１は、最初のセット動作時（すなわち、フォーミング動作時）、第１電極Ｅ１とベース層１０との間、そして、第１電極Ｅ１とベース層１０のイオン種との間の化学的反応を抑制／防止する役割を行える。またバッファ層Ｂ１はベース層１０を形成する時、ベース層１０と第１電極Ｅ１との反応も防止できる。これらのバッファ層Ｂ１を使用する場合、第１電極Ｅ１の材料として、低コストの非貴金属または導電性酸化物を容易に適用できる。第１電極Ｅ１を低コストの非貴金属または導電性酸化物で形成する場合、低コストになり工程的にも多様な利点を得る。しかし、バッファ層Ｂ１の形成は選択的である。第１電極Ｅ１及び／またはベース層１０の材料によって、バッファ層Ｂ１は不要でありうる。
【００７０】
イオン種交換層２０の第２交換層２２は、前述したようにメモリ特性に影響を与えるだけでなく、バッファ層Ｂ１とある程度類似した役割を行える。すなわち、第２交換層２２は、メモリ層Ｍ１と第２電極Ｅ２との間の過度な電流フロー及びこれらＭ１、Ｅ２間の所望しない物理／化学的反応を抑制する役割を行える。しかし、第２交換層２２の主要機能は、第１交換層２１及びベース層１０とイオン種交換によりメモリ特性を表すことであり、バッファ層への機能は付加的なことでありうる。第２電極Ｅ２の材料が何かによって、第２交換層２２はバッファ層の役割を行わないこともある。
【００７１】
図４は、本発明の実施形態によるメモリ要素のリセット電圧変化によるオン及びオフ電流の変化を示すグラフである。図４の結果を得るのに使用したメモリ要素は、Ｗ／Ａｌ２Ｏ３／ＴａＯｘ／Ｔａ２Ｏ５／ＨｆＯ２／Ｐｔ構造を持つ。すなわち、実施形態によるメモリ要素は図３の構造を持つが、第１電極Ｅ１、バッファ層Ｂ１、ベース層１０、第１交換層２１、第２交換層２２及び第２電極Ｅ２の材料として、それぞれＷ、Ａｌ２Ｏ３、ＴａＯｘ、Ｔａ２Ｏ５、ＨｆＯ２及びＰｔを使用する。リセット電圧を３．４Ｖから４．６Ｖまで増大させつつオン／オフ電流の変化を測定した。セット電圧は−３．５Ｖであった。図４でＩ１は、オン電流レベルを表し、Ｉ２は、オフ電流レベルを表す。
【００７２】
図４の結果から、リセット電圧の変化によってオフ電流レベルＩ２が比較的大きい幅で変化することが分かる。すなわち、リセット電圧のレベルによって多様なオフ電流レベルが現れることが分かる。リセット電圧が増大するほど、オフ電流レベルＩ２は低減した。これらの結果から、本発明の実施形態によるメモリ要素は、動作電圧条件（特に、リセット電圧条件）によって、多様な抵抗状態を持つということが分かる。したがって、メモリ要素を用いれば、マルチビットメモリ特性を実現できる。
【００７３】
図５は、図４のグラフを変換して得たものであり、本発明の実施形態によるメモリ要素のリセット電圧変化によるオン／オフ電流比変化を示すグラフである。
【００７４】
図５を参照すれば、リセット電圧が約３．４Ｖから５．０Ｖに増大するにつれて、オン／オフ電流比が２桁倍、すなわち、１００倍以上増大したことが分かる。これは、リセット電圧の増大につれて、メモリ要素のオフ電流レベルが大きく低減したからである。したがって３．４Ｖ〜５．０Ｖの電圧範囲で選択された複数の電圧レベルをリセット電圧として使用すれば、相異なる複数の抵抗状態を実現でき、これを複数のデータ（情報）に対応させることができる。リセット電圧の変化によるオン／オフ電流比の変化幅が大きいため、所定の動作電圧範囲内で互いに明らかに差別化される多くの抵抗状態を実現しやすい。したがって、本実施形態によるメモリ要素を用いれば、マルチビットメモリ特性を容易に実現できる。
【００７５】
図６は、本発明の実施形態によるメモリ要素のスイッチング条件別スイッチング回数によるオン及びオフ電流の変化を示すグラフである。図６の結果を得るのに使用したメモリ要素は、図４の結果を得るのに使用したメモリ要素と同一であった。すなわち、図６の結果に対応するメモリ要素は、Ｗ／Ａｌ２Ｏ３／ＴａＯｘ／Ｔａ２Ｏ５／ＨｆＯ２／Ｐｔ構造を持つ。かかるメモリ要素に対して、３．６Ｖ、４．１Ｖ、４．４Ｖのリセット電圧を用いてスイッチング動作を繰り返しつつ、オン／オフ電流の変化を測定した。セット電圧は−３．５Ｖであった。第１グラフＧ１は、オン電流を表し、第２グラフＧ２は、リセット電圧が３．６Ｖである場合のオフ電流を表し、第３グラフＧ３は、リセット電圧が４．１Ｖである場合のオフ電流を表し、第４グラフＧ４は、リセット電圧が４．４Ｖである場合のオフ電流を表す。
【００７６】
図６の結果で示したように、４つのグラフＧ１〜Ｇ４の電流レベルはオーバーラップなしに互いに明らかな差を表すことが分かる。第１グラフＧ１は、データ“００”に対応し、第２グラフＧ２は、データ“０１”に対応し、第３グラフＧ３は、データ“１０”に対応し、第４グラフＧ４は、データ“１１”に対応する。これらの結果をみれば、スイッチング動作、すなわち、オン／オフ動作を繰り返してもマルチビットメモリ特性が安定的に保持されることが分かる。このように、本実施形態によるメモリ要素はマルチビットメモリ特性を持つことができ、これらの特性は持続的に保持される。
【００７７】
図７は、本発明の実施形態と比較される比較例によるメモリ要素を示す断面図である。
【００７８】
図７を参照すれば、イオン種交換層２０’が単層構造を持つ。イオン種交換層２０’は、図３の第１交換層２１と同じ物質層でありうる。イオン種交換層２０’が単層構造を持つことを除外すれば、図７の構造は図３の構造と同一でありうる。イオン種交換層２０’が単層構造を持つ場合、抵抗変化の幅が制限的なため、多様な抵抗状態を実現し難い。また動作電圧（例えば、リセット電圧）が高くなって電力消費が大きくなる。
【００７９】
図８は、図７の比較例によるメモリ要素のリセット電圧変化によるオン及びオフ電流の変化を示すグラフである。図８の結果を得るのに使用したメモリ要素は、Ｗ／Ａｌ２Ｏ３／ＴａＯｘ／Ｔａ２Ｏ５／Ｐｔ構造を持つ。すなわち、比較例によるメモリ要素は図４の実施形態によるメモリ要素と類似しているが、第２交換層（ＨｆＯ２）なしに単層構造のイオン種交換層（Ｔａ２Ｏ５）を使用した構造である。リセット電圧を３．０Ｖから６．５Ｖまで増大させつつオン／オフ電流の変化を測定した。セット電圧は−４．５Ｖであった。図４でＩ１１は、オン電流レベルを表し、Ｉ２２は、オフ電流レベルを表す。
【００８０】
図８の結果から分かるように、リセット電圧が約４．０Ｖまで増大してもオフ電流レベルＩ２２がほとんど現れない。リセット電圧が４．５Ｖ以上である時、オフ電流レベルＩ２２が現れるが、リセット電圧が４．５Ｖから６．５Ｖまで増大する間にオフ電流レベルＩ２２がほとんど変化しないということが分かる。したがって、比較例によるメモリ要素（図７）の場合、リセット電圧に対する抵抗変化依存性が弱いといえる。このように、リセット電圧によるオフ電流レベルＩ２２の変化が少ないため、４つ以上の抵抗状態を用いるマルチビットメモリ特性を実現し難い。また、４．５Ｖ以上のリセット電圧でオフ電流レベルＩ２２が現れるということは、比較例によるメモリ要素の動作電圧が４．５Ｖ以上であるということを意味する。本発明の実施形態によるメモリ要素の場合、図４から分かるように、約３．５Ｖの低い電圧でオフ電流レベルＩ２が現れる。したがって、本発明の実施形態によるメモリ要素の動作電圧が、比較例によるメモリ要素の動作電圧より低い。したがって、本発明の実施形態によるメモリ要素は、比較例によるメモリ要素より省電力面で有利である。
【００８１】
図９は、図８のグラフを変換して得たものであり、比較例によるメモリ要素のリセット電圧によるオン／オフ電流比の変化を示すグラフである。これは、図４の結果を図５のグラフに変換したものと類似している。
【００８２】
図９を参照すれば、約４．０Ｖ以下のリセット電圧では、オン／オフ電流比がほぼ０に近く、４．５Ｖ以上のリセット電圧では、オン／オフ電流比が１桁倍ほどに保持されることが分かる。これは、リセット電圧を増大させてもオン／オフ電流比が１桁倍、すなわち、１０倍以上増大しないということを意味する。
【００８３】
図１０は、比較例によるメモリ要素のスイッチング条件別スイッチング回数によるオン及びオフ電流の変化を示すグラフである。比較例によるメモリ要素に対して、５．５Ｖのリセット電圧及び−４．５Ｖのセット電圧を用いてスイッチング動作を繰り返しつつ、オン／オフ電流の変化を測定した。図１０で、第１グラフＧ１１はオン電流を表し、第２グラフＧ２２はオフ電流を表す。
【００８４】
図１０の結果で示したように、比較例によるメモリ要素、すなわち、単層構造のイオン種交換層を使用したメモリ要素の場合、２種のレベルの抵抗状態のみ表し、３種以上の抵抗状態を実現し難い。これは、比較例によるメモリ要素は単一ビットメモリ特性を持ち、マルチビットメモリ特性を付与し難いということを意味する。
【００８５】
図４ないし図６及び図８ないし図１０の結果をまとめれば、本発明の実施形態によるメモリ要素は、複数層構造のイオン種交換層によりマルチビットメモリ特性を持つことができ、かかる特性は持続的に保持されるということが分かる。また本発明の実施形態によるメモリ要素は、比較例によるメモリ要素より低い電圧で動作するということが分かる。
【００８６】
以上で述べた本発明の実施形態によるメモリ要素は、多様な構造のメモリ素子に適用できる。この時、メモリ素子は、メモリ要素に連結されたスイッチング要素をさらに含む。
【００８７】
図１１は、本発明の実施形態によるメモリ要素を適用したメモリ素子の一例を示す斜視図である。本実施形態によるメモリ素子は、交差点抵抗性メモリ素子である。
【００８８】
図１１を参照すれば、第１方向、例えば、Ｘ軸方向に互いに並べて形成された複数の第１配線Ｗ１０が備えられる。第１方向、例えば、Ｙ軸方向に形成された複数の第２配線Ｗ２０が備えられる。第１配線Ｗ１０及び第２配線Ｗ２０の交差点に第１積層構造物（第１メモリセル）ＳＳ１が備えられる。第１積層構造物ＳＳ１は、第１配線Ｗ１０上に順次に積層された第１バッファ層Ｂ１０、第１メモリ層Ｍ１０、第１中間電極Ｎ１０及び第１スイッチング要素Ｓ１０を含む。第１メモリ層Ｍ１０は、ベース層１０ａ及びイオン種交換層２０Ａを含む。イオン種交換層２０Ａは、２層以上の複数層構造を持つ。例えば、イオン種交換層２０Ａは、第１交換層２１ａ及び第２交換層２２ａを含む。第１積層構造物ＳＳ１で第１中間電極Ｎ１０を基準として、下部構造（すなわち、Ｂ１０＋Ｍ１０）と上部構造（すなわち、Ｓ１０）との位置は互いに入れ替わってもよい。第１バッファ層Ｂ１０及び第１メモリ層Ｍ１０は、それぞれ図３のバッファ層Ｂ１及びメモリ層Ｍ１に対応する。第１スイッチング要素Ｓ１０は、双方向ダイオード、しきいスイッチング素子またはバリスタなどで形成できる。第１スイッチング要素Ｓ１０が双方向ダイオードである場合、双方向ダイオードは酸化物ダイオードでありうる。シリコンダイオードである場合、約８００℃の高温工程で形成せねばならないので、基板の選択に制約があり、高温工程による多様な問題が発生する恐れがある。したがって、常温で容易に形成される酸化物層で第１スイッチング要素Ｓ１０を構成する時、多様な利点がある。しかし、本発明で第１スイッチング要素Ｓ１０の物質としてシリコンを排除するものではない。場合によって、第１スイッチング要素Ｓ１０は、シリコンやその他の多様な他の物質で構成されてもよい。第１配線Ｗ１０及び第１中間電極Ｎ１０は、それぞれ図１の第１電極Ｅ１及び第２電極Ｅ２に対応する。第２配線Ｗ２０は、第１配線Ｗ１０と同じ物質で形成できるが、場合によっては、そうでないこともある。また第１バッファ層Ｂ１０は形成しなくてもよい。
【００８９】
図１１の第２配線Ｗ２０上に第２メモリセル及び第３配線がさらに備えられる。その一例が、図１２に示されている。
【００９０】
図１２を参照すれば、図１１を参照して説明した第１配線Ｗ１０、第２配線Ｗ２０及びこれらの間の第１積層構造物（第１メモリセル）ＳＳ１が設けられる。そして、第２配線Ｗ２０の上面と一定間隔離隔して第３配線Ｗ３０がさらに備えられる。第３配線Ｗ３０は第２配線Ｗ２０と交差し、等間隔で配列される。第２配線Ｗ２０と第３配線Ｗ３０との交差点には第２積層構造物（第２メモリセル）ＳＳ２が備えられる。第２積層構造物ＳＳ２は、第１積層構造物ＳＳ１を上下にひっくり返した構造（すなわち、逆構造）を持つか、または第１積層構造物ＳＳ１と同じ積層構造を持つことができる。ここでは、第２積層構造物ＳＳ２が第１積層構造物ＳＳ１の逆構造を持つ場合が図示されている。さらに具体的に説明すれば、第２積層構造物ＳＳ２は、第２配線Ｗ２０上に順次に積層された第２スイッチング要素Ｓ２０、第２中間電極Ｎ２０、第２メモリ層Ｍ２０及び第２バッファ層Ｂ２０を含む。第２メモリ層Ｍ２０は、イオン種交換層２０Ｂ及びベース層１０ｂを含む。イオン種交換層２０Ｂは、２層以上の複数層構造を持つ。例えば、イオン種交換層２０Ｂは、第１交換層２１ｂ及び第２交換層２２ｂを含む。イオン種交換層２０Ｂ及びベース層１０ｂは、それぞれ第１積層構造物ＳＳ１のイオン種交換層２０Ａ及びベース層１０ａと同じ材料の層でありうる。第２スイッチング要素Ｓ２０は、第１スイッチング要素Ｓ１０の逆構造を持つが、場合によっては、第１スイッチング要素Ｓ１０と同じ積層構造を持つこともある。すなわち、第２スイッチング要素Ｓ２０のスイッチング方向は、第１スイッチング要素Ｓ１０と逆であるか、または同一である。第２バッファ層Ｂ２０は、第１バッファ層Ｂ１０と同じ材料の層である。場合によっては、第２バッファ層Ｂ２０を形成しなくてもよい。第２積層構造物ＳＳ２で第２中間電極Ｎ２０を基準として、下部構造（すなわち、Ｓ２０）と上部構造（すなわち、Ｍ２０＋Ｂ２０）との位置は互いに入れ替わってもよい。第３配線Ｗ３０及び第２中間電極Ｎ２０は、それぞれ図１の第１電極Ｅ１及び第２電極Ｅ２に対応するか、または第２電極Ｅ２及び第１電極Ｅ１に対応する。
【００９１】
図１１及び図１２で、第１及び第２積層構造物ＳＳ１、ＳＳ２は円柱状に図示されているが、これらは四角柱または下方へ行くほど幅が広くなる形態などの多様な変形形状を持つ。例えば、第１及び第２積層構造物ＳＳ１、ＳＳ２は、第１及び第２配線Ｗ１０、Ｗ２０の交差点と第２及び第３配線Ｗ２０、Ｗ３０の交差点との外部に拡張した非対称的形態を持ってもよい。その外にも図１１及び図１２の構造は多様に変形される。
【００９２】
ここで、図示していないが、図１２の抵抗性メモリ素子は、第３配線Ｗ３０上に、第１積層構造物ＳＳ１及び第２配線Ｗ２０の積層構造物と同じ構造を持つ積層構造物をさらに含む。
【００９３】
または本発明の実施形態による抵抗性メモリ素子は、第３配線Ｗ３０上に、第１積層構造物ＳＳ１、第２配線Ｗ２０、第２積層構造物ＳＳ２及び第３配線Ｗ３０の積層構造物と同じ構造を持つ積層構造物を少なくとも１セット以上さらに含む。
【００９４】
または本発明の実施形態による抵抗性メモリ素子は、第３配線Ｗ３０上に、第１積層構造物ＳＳ１、第２配線Ｗ２０、第２積層構造物ＳＳ２、第３配線Ｗ３０、第１積層構造物ＳＳ１及び第２配線Ｗ２０が順次に積層された積層構造物と同じ構造を持つ積層構造物を少なくとも１セット以上さらに含む。
【００９５】
図１１及び図１２のメモリ素子で、第１メモリ層Ｍ１０は、複数層構造のイオン種交換層２０Ａにより優秀なメモリ特性及び動作特性を持つ。特に、第１メモリ層Ｍ１０は、イオン種交換層２０Ａによりマルチビットメモリ特性を持つことができ、低い電圧で動作する。これと類似して、図１２の第２メモリ層Ｍ２０も、イオン種交換層２０Ｂによりマルチビットメモリ特性を持つことができ、低い電圧で動作する。その理由は、図１ないし図１０を参照して説明した通りであるため、これについての詳細な説明は略する。
【００９６】
このように本発明の実施形態によるメモリ素子は、マルチビットメモリ特性を持つため、単位面積当り保存される情報量増大に有利である。すなわち、高集積メモリ素子の実現に有利である。メモリ素子の線幅を縮めるスケールダウン方法の場合、工程的な限界によってメモリ素子の集積度を高めるのに多くの難点がある。しかし、本発明の実施形態のように、一つのメモリセルにマルチビットデータを保存すれば、単位面積当り保存される情報量を単一ビットメモリ対比２倍あるいはそれ以上に増大させる。したがって、本発明の実施形態はメモリ素子の高集積化に有利である。
【００９７】
図１３は、本発明の実施形態によるメモリカード５００を概略的に示す概念図である。
【００９８】
図１３を参照すれば、コントローラ５１０とメモリ５２０とは、電子信号を交換できる。例えば、コントローラ５１０の指令（ｃｏｍｍａｎｄ）によって、メモリ５２０とコントローラ５１０とはデータを交換できる。したがって、メモリカード５００は、メモリ５２０にデータを保存するか、またはメモリ５２０からデータを出力できる。メモリ５２０は、図１ないし図１２を参照して説明した不揮発性メモリ素子のうちいずれか一つを含む。これらのメモリカード５００は、多様な移動式（携帯用）電子装置に記録媒体として使われる。例えば、メモリカード５００は、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）またはＳＤ（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カードなどでありうる。
【００９９】
図１４は、本発明の実施形態による電子システム６００を示すブロック図である。
【０１００】
図１４を参照すれば、プロセッサー（ｐｒｏｃｅｓｓｏｒ）６１０、入出力装置６３０及びメモリ６２０は、バス６４０を通じて相互データ通信を行える。プロセッサー６１０は、電子システム６００をプログラムして制御する機能を行える。入出力装置６３０は、電子システム６００にデータを入力するか、または電子システム６００からデータを出力するのに使われる。電子システム６００は、入出力装置６３０を使用して外部装置（図示せず）、例えば、パソコンやネットワークに連結され、外部装置とデータを交換できる。
【０１０１】
メモリ６２０は、プロセッサー６１０の動作のためのコードやプログラムを保存できる。メモリ６２０は、図１ないし図１２を参照して説明した不揮発性メモリ素子のうちいずれか一つを含む。これらの電子システム６００は、メモリ６２０を必要とする多様な電子制御システム、例えば、携帯電話、ＭＰ３プレーヤ、ナビゲーション装置、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｋ）または家庭用機器（ｈｏｕｓｅｈｏｌｄ ａｐｐｌｉａｎｃｅ）などの実現に使われる。
【０１０２】
前記の説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものというより、実施形態の例示として解釈されねばならない。例えば、当業者ならば、本発明の実施形態でメモリ素子の構造を多様に変形できるということが分かる。具体的な例として、本発明の実施形態によるメモリ要素で、イオン種交換層２０、２０Ａ、２０Ｂは３層またはそれ以上の複数層構造を持つことができるということが分かる。また図１及び図３のメモリ要素に少なくとも一つの追加的な物質層がさらに備えられうるということが分かり、図１及び図３のメモリ要素は、図１１及び図１２の交差点メモリ素子だけではなく、その他の多様なメモリ素子に適用できるということが分かる。また本発明の思想は、抵抗性メモリ素子だけでなく、他のメモリ素子にも適用できるということが分かる。したがって、本発明の範囲は説明された実施形態のみによって定められるものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。
【産業上の利用可能性】
【０１０３】
本発明は、不揮発性メモリ素子関連の技術分野に好適に用いられる。
【符号の説明】
【０１０４】
１０、１０Ａ、１０Ｂ ベース層
２０、２０Ａ、２０Ｂ イオン種交換層
２１、２１ａ、２１ｂ 第１交換層
２２、２２ａ、２２ｂ 第２交換層
Ｂ１、Ｂ１０、Ｂ２０ バッファ層
Ｅ１、Ｅ２ 電極
Ｍ１、Ｍ１０、Ｍ２０ メモリ層
ＭＥ１、ＭＥ２ メモリ要素
Ｎ１０、Ｎ２０ 中間電極
Ｓ１０、Ｓ２０ スイッチング要素
ＳＳ１、ＳＳ２ 積層構造物
Ｗ１０〜Ｗ３０ 配線
【技術分野】
【０００１】
本発明は、不揮発性メモリ要素及びこれを含むメモリ素子に関する。
【背景技術】
【０００２】
不揮発性メモリ素子には、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ−Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などがある。ここで、ＲｅＲＡＭ、すなわち、抵抗性メモリ素子は、抵抗変化特性を用いてデータを保存するメモリ素子である。抵抗変化物質にセット電圧以上の電圧が印加されれば、前記抵抗変化物質の抵抗が低くなる。この時をオン（ＯＮ）状態という。そして、抵抗変化物質にリセット電圧以上の電圧が印加されれば、前記抵抗変化物質の抵抗が高くなる。この時をオフ（ＯＦＦ）状態という。
【０００３】
一般的に、抵抗性メモリ素子は、抵抗変化層を含むストレージノードと、これに電気的に連結されたスイッチング素子とを含む。スイッチング素子は、それに連結されたストレージノードへの信号アクセスを制御する役割を行う。
【０００４】
前述した抵抗性メモリ素子をはじめとする多様な不揮発性メモリ素子の高性能化及び高集積化への要求が高まりつつある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、抵抗変化特性を用いた不揮発性メモリ要素を提供することを目的とする。
【０００６】
また本発明は、マルチビットメモリ特性を持つ不揮発性メモリ要素を提供することを目的とする。
【０００７】
さらに本発明は、動作電圧を低減する不揮発性メモリ要素を提供することを目的とする。
【０００８】
さらに本発明は、前記不揮発性メモリ要素を含むメモリ素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一側面によれば、第１電極と、前記第１電極と離隔する第２電極と、前記第１電極と前記第２電極との間に備えられたメモリ層と、を備え、前記メモリ層はベース層及びイオン種交換層を備え、これらの間のイオン種移動により抵抗変化特性を持ち、前記イオン種交換層が、少なくとも２つの層を含む複数層構造を持つ不揮発性メモリ要素が提供される。
【００１０】
前記ベース層が、酸素供給層であり、前記イオン種交換層が、酸素交換層である。
【００１１】
前記不揮発性メモリ要素が、前記複数層構造のイオン種交換層によりマルチビットメモリ特性を持つ。
【００１２】
前記イオン種交換層が、第１交換層及び第２交換層を含む。この場合、前記第１交換層が、前記ベース層と前記第２電極との間に備えられ、前記第２交換層が、前記第１交換層と前記第２電極との間に備えられる。
【００１３】
前記第１交換層と前記第２交換層とが、相異なる金属酸化物で形成される。前記第１交換層が第１金属酸化物で形成され、前記第２交換層が前記第１金属酸化物と金属組成の異なる第２金属酸化物で形成される。
【００１４】
前記第２交換層の比抵抗が、前記第１交換層の比抵抗より高い。
【００１５】
前記第２交換層の酸素親和性が、前記第１交換層の酸素親和性より大きいか、または同じである。
【００１６】
前記ベース層に対する前記第２交換層の伝導帯オフセットが、前記ベース層に対する前記第１交換層の伝導帯オフセットより大きい。
【００１７】
前記第２交換層の厚さが、前記第１交換層の厚さより小さいか、または同じである。
【００１８】
前記第１交換層が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む。
【００１９】
前記第２交換層が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む。
【００２０】
前記ベース層が、金属酸化物を含む。
【００２１】
前記ベース層の酸素濃度が、前記イオン種交換層の酸素濃度より低い。
【００２２】
前記ベース層の金属酸化物が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む。
【００２３】
前記ベース層の金属酸化物が、ＴａＯｘ（ここで、ｘは、０＜ｘ＜２．５）を含む。
【００２４】
前記不揮発性メモリ要素が、前記第１電極と前記メモリ層との間に備えられたバッファ層をさらに含む。
【００２５】
前記バッファ層が、第１電極と前記メモリ層との間の電位障壁を高める物質を含む。
【００２６】
本発明の他の側面によれば、前述した不揮発性メモリ要素を含むメモリ素子が提供される。
【００２７】
前記メモリ素子が、前記不揮発性メモリ要素に連結されたスイッチング要素をさらに含む。
【００２８】
本発明の他の側面によれば、互いに平行になるように配列された複数の第１配線と、前記第１配線と交差し、互いに平行になるように配列された複数の第２配線と、前記第１及び第２配線の交差点それぞれに備えられたメモリセルと、を備え、前記メモリセルはメモリ層を備え、前記メモリ層はベース層とイオン種交換層とを備え、これら間のイオン種移動により抵抗変化特性を持ち、前記イオン種交換層が、少なくとも２つの層を含む複数層構造を持つメモリ素子が提供される。
【００２９】
前記ベース層が酸素供給層であり、前記イオン種交換層が酸素交換層である。
【００３０】
前記メモリ層が、前記複数層構造のイオン種交換層によりマルチビットメモリ特性を持つ。
【００３１】
前記メモリセルが、前記メモリ層と前記第２配線との間に備えられたスイッチング要素と、前記メモリ層と前記スイッチング要素との間に備えられた中間電極と、をさらに備える。
【００３２】
前記イオン種交換層が、第１交換層及び第２交換層を含み、前記第１交換層が、前記ベース層と前記第２交換層との間に備えられる。
【００３３】
前記第１交換層と前記第２交換層とが、相異なる金属酸化物で形成される。前記第１交換層が第１金属酸化物で形成され、前記第２交換層が前記第１金属酸化物と金属組成の異なる第２金属酸化物で形成される。
【００３４】
前記第２交換層の比抵抗が、前記第１交換層の比抵抗より高い。
【００３５】
前記第２交換層の酸素親和性が、前記第１交換層の酸素親和性より大きいか、または同じである。
【００３６】
前記ベース層に対する前記第２交換層の伝導帯オフセットが、前記ベース層に対する前記第１交換層の伝導帯オフセットより大きい。
【００３７】
前記第１交換層が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む。
【００３８】
前記第２交換層が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む。
【００３９】
前記ベース層が、金属酸化物を含む。
【００４０】
前記ベース層の金属酸化物が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む。
【００４１】
前記ベース層の金属酸化物が、ＴａＯｘ（ここで、ｘは、０＜ｘ＜２．５）を含む。
【００４２】
前記メモリセルが、前記第１配線と前記メモリ層との間に備えられたバッファ層をさらに含む。
【００４３】
前記メモリセルが、第１メモリセルであり、前記第２配線上に前記第２配線と交差するように配列された複数の第３配線と、前記第２及び第３配線の交差点それぞれに備えられた第２メモリセルと、をさらに備える。
【００４４】
前記第２メモリセルが、前記第１メモリセルの逆構造またはそれと同じ構造を持つ。
【００４５】
本発明の他の実施形態によれば、第１電極、第２電極、及びこれらの間に備えられた抵抗変化メモリ層を備え、前記抵抗変化メモリ層が、ベース層及びイオン種交換層を備え、前記イオン種交換層が、少なくとも２つの層を含む不揮発性メモリ要素が提供される。
【００４６】
本発明の他の実施形態によれば、複数の第１配線、前記第１配線と交差する複数の第２配線、並びに前記第１及び第２配線間の第１交差点それぞれに備えられた第１メモリセルを備え、前記第１メモリセルそれぞれが、抵抗変化メモリ層を備え、前記抵抗変化メモリ層それぞれが、ベース層及びイオン種交換層を備え、前記イオン種交換層が、少なくとも２つの層を含むメモリ素子が提供される。
【発明の効果】
【００４７】
本発明によれば、高集積化及び高性能化に有利な不揮発性メモリ要素及びこれを含むメモリ素子を実現できる。
【００４８】
また本発明によれば、マルチビットメモリ特性を持つ不揮発性メモリ要素及びこれを含むメモリ素子を実現できる。
【００４９】
また本発明によれば、動作電圧を低減できる不揮発性メモリ要素及びこれを含むメモリ素子を実現できる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施形態によるメモリ要素を示す断面図である。
【図２Ａ】本発明の実施形態によるメモリ要素の動作メカニズムを説明するための断面図である。
【図２Ｂ】本発明の実施形態によるメモリ要素の動作メカニズムを説明するための断面図である。
【図３】本発明の他の実施形態によるメモリ要素を示す断面図である。
【図４】本発明の実施形態によるメモリ要素のリセット電圧変化によるオン及びオフ電流の変化を示すグラフである。
【図５】本発明の実施形態によるメモリ要素のリセット電圧変化によるオン／オフ電流比の変化を示すグラフである。
【図６】本発明の実施形態によるメモリ要素のスイッチング条件別スイッチング回数によるオン及びオフ電流の変化を示すグラフである。
【図７】本発明の実施形態と比較される比較例によるメモリ要素を示す断面図である。
【図８】図７の比較例によるメモリ要素のリセット電圧変化によるオン及びオフ電流の変化を示すグラフである。
【図９】図７の比較例によるメモリ要素のリセット電圧変化によるオン／オフ電流比の変化を示すグラフである。
【図１０】図７の比較例によるメモリ要素のスイッチング条件別スイッチング回数によるオン及びオフ電流の変化を示すグラフである。
【図１１】本発明の実施形態によるメモリ要素を適用したメモリ素子を示す斜視図である。
【図１２】本発明の実施形態によるメモリ要素を適用したメモリ素子を示す斜視図である。
【図１３】本発明の実施形態によるメモリカードを概略的に示す概念図である。
【図１４】本発明の実施形態による電子システムを示すブロック図である。
【発明を実施するための形態】
【００５１】
以下、本発明の実施形態による不揮発性メモリ要素及びこれを含むメモリ素子を、添付した図面を参照して詳細に説明する。添付した図面に図示された層や領域の幅及び厚さは、明細書の明確性のために誇張して図示されている。そして、添付した図面で同じ参照符号は同じ構成要素を示す。
【００５２】
図１は、本発明の実施形態による不揮発性メモリ要素ＭＥ１を示す断面図である。
【００５３】
図１を参照すれば、本発明の実施形態による不揮発性メモリ要素（以下、メモリ要素）ＭＥ１は、第１及び第２電極Ｅ１、Ｅ２の間にメモリ層Ｍ１を含む。メモリ層Ｍ１は複数層構造を持つ。例えば、メモリ層Ｍ１は、ベース層１０及びイオン種交換層２０を含む。この場合、メモリ層Ｍ１は、ベース層１０とイオン種交換層２０との間のイオン種の移動による抵抗変化特性を持つ。これについては後述する。
【００５４】
ベース層１０は、金属酸化物で形成される。具体的な例として、ベース層１０は、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア（ｙｔｔｒｉａ−ｓｔａｂｉｌｉｚｅｄ ｚｉｒｃｏｎｉａ，ＹＳＺ）、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む。金属酸化物がＴａ酸化物を含む場合、Ｔａ酸化物は、ＴａＯｘ（ここで、ｘは、０＜ｘ＜２．５または０．５≦ｘ≦２．０）でありうる。ベース層１０内に酸素イオン及び／または酸素空孔（ｖａｃａｎｃｙ）が存在する。このようなベース層１０は、イオン種交換層２０に対して“酸素供給層”として作用する。ベース層１０の厚さは約１ないし１００ｎｍ、例えば、約５ないし５０ｎｍでありうる。
【００５５】
イオン種交換層２０は、ベース層１０と所定のイオン種を交換し、かつメモリ層Ｍ１の抵抗変化を誘導する層でありうる。この時、イオン種は、酸素イオン及び／または酸素空孔でありうる。かかる点で、イオン種交換層２０は、“酸素交換層”といえる。イオン種交換層２０は、少なくとも２つの層を含む複数層構造を持つ。例えば、イオン種交換層２０は、相異なる材料で形成された第１交換層２１及び第２交換層２２を含む二重層構造を持つ。第１交換層２１は、ベース層１０と第２電極Ｅ２との間に備えられ、第２交換層２２は、第１交換層２１と第２電極Ｅ２との間に備えられる。イオン種交換層２０が酸素交換層である場合、第１交換層２１は第１酸素交換層であり、第２交換層２２は第２酸素交換層であるといえる。第１交換層２１及び第２交換層２２のそれぞれは、ベース層１０と酸素イオン及び／または酸素空孔を交換し、かつメモリ層Ｍ１の抵抗変化を誘導できる。特に、第２交換層２２は、ベース層１０及び第１交換層２１と酸素イオン及び／または酸素空孔を交換し、かつメモリ層Ｍ１の抵抗変化を誘導できる。したがって、第１及び第２交換層２１、２２の特性、特に、第２交換層２２の特性によってメモリ層Ｍ１の抵抗変化特性（例えば、抵抗変化の幅）及び動作条件などが変化する。このような複数層構造のイオン種交換層２０を使用することで、メモリ層Ｍ１の抵抗変化幅が大きくなり、多様な抵抗状態（例えば、４つ以上の抵抗状態）を用いることが可能になる。これと関連して、メモリ層Ｍ１はマルチビットメモリ特性を持つ。また、メモリ層Ｍ１の動作電圧が低くなって電力消費が低減する効果も得られる。このように、本実施形態によるメモリ要素ＭＥ１は、相異なる材料で形成された複数の層２１、２２を含むイオン種交換層２０を用いることで、前述したような多様な効果を得る。これについては、今後に図４ないし図６などを参照してさらに詳細に説明する。
【００５６】
第１交換層２１及び第２交換層２２は、相異なる金属酸化物（すなわち、異種の金属酸化物）で形成される。すなわち、第１交換層２１が第１金属酸化物で形成される場合、第２交換層２２は、第１金属酸化物と異種の第２金属酸化物で形成される。第１金属酸化物と第２金属酸化物とは、相異なる金属組成を持つ。例えば、第１交換層２１は、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、ＹＳＺ、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物で構成されたグループから選択されたいずれか一つを含む。第２交換層２２は、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、ＹＳＺ、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物で構成されたグループから選択されたいずれか一つを含むが、この時に選択された材料は、第１交換層２１の材料とは異なる。第１交換層２１を構成する第１金属酸化物と第２交換層２２を構成する第２金属酸化物のうち一つは、ベース層１０を構成する金属酸化物と同種の酸化物であっても、そうでなくてもよい。第１及び第２金属酸化物のうち一つが、ベース層１０を構成する金属酸化物と同種の酸化物であるとしても、これらの組成比／物性などは互いに異なりうる。
【００５７】
第２電極Ｅ２に近く配された第２交換層２２の比抵抗は、ベース層１０に近く配された第１交換層２１の比抵抗より大きい。メモリ層Ｍ１がオフ状態である時、第２交換層２２の比抵抗が第１交換層２１の比抵抗より大きい場合、第２交換層２２によりメモリ層Ｍ１のオフ・カレント（ＯＦＦ−ｃｕｒｒｅｎｔ）レベルが低くなる。
【００５８】
第２交換層２２とベース層１０との間の伝導帯オフセットは、第１交換層２１とベース層１０との間の伝導帯オフセットより大きい。言い換えれば、第２交換層２２とベース層１０との間の電位障壁は、第１交換層２１とベース層１０との間の電位障壁より高い。したがって、第２交換層２２によりベース層１０と第２電極Ｅ２との間の過度な電流フローが抑制される。
【００５９】
第２交換層２２の酸素親和性は、第１交換層２１の酸素親和性より大きいか、または同じである。メモリ要素ＭＥ１の動作過程で、ベース層１０から第１及び第２交換層２１、２２へ酸素イオンが移動できるが、もし、第２交換層２２の酸素親和性が低ければ、酸素イオンが第２交換層２２へ移動し難い。第２交換層２２の酸素親和性が第１交換層２１の酸素親和性と同等であるか、またはそれより高い時、第２交換層２２が酸素交換層の役割を容易に行える。酸素親和性と関連する本説明は、第１及び第２交換層２１、２２が“酸素交換層”である場合についてのものである。第１及び第２交換層２１、２２により交換されるイオン種が酸素ではない場合であっても、前記の思想はそのまま適用される。したがって、酸素ではない他のイオン種を用いる場合、該イオン種に対する第２交換層２２の親和性は、第１交換層２１のそれと同等であるか、またはそれより大きい。
【００６０】
一方、イオン種交換層２０とベース層１０との材料／物性の差についてさらに詳細に説明すれば、次の通りである。第１交換層２１の金属酸化物（第１金属酸化物）または第２交換層２２の金属酸化物（第２金属酸化物）は、ベース層１０の金属酸化物と同種あるいは異種の酸化物でありうる。第１及び第２金属酸化物のうち一つがベース層１０を構成する金属酸化物と同種の酸化物であるとしても、これらの組成比／物性は互いに異なる。第１金属酸化物及び／または第２金属酸化物は、化学量論的な組成またはそれに類似した組成を持つ。具体的な例として、第１金属酸化物がＴａ酸化物を含む場合、Ｔａ酸化物はＴａ２Ｏ５であるか、これに類似した組成を持つ。ベース層１０がＴａ酸化物を含む場合、その組成がＴａＯｘと表現され、ここで、ｘは０＜ｘ＜２．５または０．５≦ｘ≦２．０であることを考慮すれば、第１交換層２１を構成する第１金属酸化物の酸素濃度は、ベース層１０の酸素濃度より高い。これと類似して、第２交換層２２を構成する第２金属酸化物の酸素濃度もベース層１０の酸素濃度より高い。しかし、場合によってはイオン種交換層２０の酸素濃度はベース層１０の酸素濃度より高くないこともありうる。第１交換層２１または第２交換層２２がベース層１０と同種の金属酸化物で形成された場合、第１交換層２１または第２交換層２２の酸素濃度は、ベース層１０の酸素濃度より高い。しかし、第１交換層２１または第２交換層２２がベース層１０と異種の金属酸化物で形成された場合、第１交換層２１または第２交換層２２の酸素濃度がベース層１０の酸素濃度より必ずしも高い必要はない。第１交換層２１及び／または第２交換層２２の酸素移動度（または酸素拡散度）は、ベース層１０の酸素移動度（または酸素拡散度）とほぼ同じであるか、またはそれより大きい。第１交換層２１及び／または第２交換層２２の比抵抗は、ベース層１０の比抵抗より大きい。イオン種交換層２０に電流経路が形成されたオン状態で、メモリ層Ｍ１の抵抗はベース層１０の抵抗により決定され、イオン種交換層２０に電流経路のないオフ状態で、メモリ層Ｍ１の抵抗はイオン種交換層２０の抵抗により決定される。
【００６１】
第１交換層２１は、約１ないし５０ｎｍの厚さ、例えば、約５ないし２０ｎｍの厚さを持つ。第１交換層２１の厚さは、ベース層１０の厚さより薄い。第２交換層２２は第１交換層２１と同等な厚さを持つか、または第１交換層２１より薄い厚さを持つ。第２交換層２２が第１交換層２１より薄い厚さを持つ場合、第２交換層２２の厚さは約１ないし３０ｎｍ、例えば、約１ないし１５ｎｍである。第２交換層２２の比抵抗が第１交換層２１の比抵抗より大きいため、第２交換層２２の厚さが厚すぎる場合、イオン種交換層２０全体の抵抗が所望しないレベルにまで高くなりうる。
【００６２】
第１及び第２電極Ｅ１、Ｅ２は、Ｐｔ、Ｉｒ、Ｐｄ、Ａｕ、Ｒｕなどの貴金属やこれらの合金で形成される。または第１及び第２電極Ｅ１、Ｅ２は、Ｔｉ、Ｔａ、ＴｉＮ、ＴｉＷ、ＴａＮ、Ｗ、Ｎｉ、Ａｌなどの非貴金属やこれらの合金で形成される。第１及び第２電極Ｅ１、Ｅ２は、貴金属と非貴金属との合金で形成されてもよい。また、第１及び第２電極Ｅ１、Ｅ２は、導電性酸化物で形成されてもよい。導電性酸化物は、例えば、ＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）などのＺｎＯ系列酸化物またはＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）などのＳｎＯ系列酸化物であるか、その外に他の酸化物、例えば、ＩｒＯ２などの金属酸化物でありうる。ここで開示していないが、半導体素子の分野で一般的に使用する多様な電極材料を第１及び第２電極Ｅ１、Ｅ２の材料に適用できる。
【００６３】
以下では、図２Ａ及び図２Ｂを参照して、メモリ要素ＭＥ１の抵抗変化メカニズムについてさらに具体的に説明する。
【００６４】
図２Ａに示したように、第１電極Ｅ１に正（＋）の電圧が印加され、かつ第２電極Ｅ２に負（−）の電圧が印加されるセット動作時、酸素空孔がベース層１０からイオン種交換層２０に移動してイオン種交換層２０内に電流経路（図示せず）が形成される。これにより、メモリ層Ｍ１の抵抗は低くなる。すなわち、メモリ層Ｍ１は、オフ状態からオン状態に変化する。セット動作で、酸素イオンは酸素空孔と逆方向、すなわち、イオン種交換層２０からベース層１０に移動する。第１交換層２１の酸素イオンがベース層１０に移動し、第２交換層２２の酸素イオンがベース層１０に移動する。また、第２交換層２２の酸素イオンが第１交換層２１に移動する。第２交換層２２から第１交換層２１に移動した酸素イオンのうち少なくとも一部がベース層１０に移動する。
【００６５】
一方、図２Ｂに示したように、第１電極Ｅ１に負（−）の電圧が印加され、かつ第２電極Ｅ２に正（＋）の電圧が印加されるリセット動作時、酸素空孔はイオン種交換層２０からベース層１０に移動し、酸素イオンはベース層１０からイオン種交換層２０に移動する。酸素イオンはベース層１０から第１交換層２１に移動するか、または第２交換層２２に移動する。また、第１交換層２１の酸素イオンが第２交換層２２に移動してもよい。このように、酸素イオン及び酸素空孔が移動すると、イオン種交換層２０内に形成された電流経路（図示せず）が切れることがある。したがって、メモリ層Ｍ１の抵抗は高くなりうる。すなわち、メモリ層Ｍ１は、オン状態からオフ状態に変化する。
【００６６】
前述したように、イオン種交換層２０が相異なる材料で形成された複数の層２１、２２を含むことと関連して、メモリ層Ｍ１の抵抗変化特性及び動作条件が変化／改善される。イオン種交換層２０の構造に起因してメモリ層Ｍ１の抵抗変化幅が大きくなり、結果的に、メモリ層Ｍ１は、動作電圧の条件によって多様な抵抗状態（例えば、４つ以上の抵抗状態）を持つ。したがって、メモリ層Ｍ１は、マルチビットメモリ特性を持つ。またイオン種交換層２０の構造に起因してメモリ層Ｍ１の動作電圧が低くなり、電力消費が低減する効果も得られる。
【００６７】
図１のメモリ要素ＭＥ１は多様に変形される。一例として、第１電極Ｅ１とベース層１０との間に所定のバッファ層がさらに備えられる。その例が図３に図示されている。
【００６８】
図３を参照すれば、本実施形態によるメモリ要素ＭＥ２は、第１電極Ｅ１とベース層１０との間にバッファ層Ｂ１をさらに含む。バッファ層Ｂ１は、メモリ層Ｍ１の抵抗変化特性の信頼性、再現性、安定性などを改善する役割を行える。該バッファ層Ｂ１は、元素間結合エネルギーがメモリ層Ｍ１より大きい材料を含む。すなわち、バッファ層Ｂ１での元素間結合エネルギーは、ベース層１０での元素間（例えば、Ｔａ−Ｏ）結合エネルギーより大きい。言い換えれば、バッファ層Ｂ１は、結合エネルギーの側面でメモリ層Ｍ１より安定した材料で構成される。また、バッファ層Ｂ１は、第１電極Ｅ１とメモリ層Ｍ１との間の電位障壁を高める材料を含む。言い換えれば、バッファ層Ｂ１と第１電極Ｅ１との間の伝導帯オフセットは、ベース層１０と第１電極Ｅ１との間の伝導帯オフセットより大きい。これは、バッファ層Ｂ１が第１電極Ｅ１とベース層１０との間の過度な電流フローを抑制する材料で構成されることを意味する。また、これと類似した観点で、バッファ層Ｂ１は、メモリ層Ｍ１より比抵抗の高い材料を含む。具体的な例として、バッファ層Ｂ１は、ＡｌＯｘ、ＳｉＯｘ、ＳｉＮｘ、ＺｒＯｘ、ＨｆＯｘ及びこれらの混合物のうち少なくとも一つを含む。バッファ層Ｂ１は、化学量論的な組成を持つ。バッファ層Ｂ１は、バッファの役割を行いつつ電流のフローは許す適宜な組成及び厚さを持つ。バッファ層Ｂ１の厚さは、例えば、約１０ｎｍ以下でありうる。もし、バッファ層Ｂ１が化学量論的な組成を持つ場合、その厚さは約５ｎｍ以下でありうる。これは、バッファ層Ｂ１が厚すぎる場合、その絶縁特性が大きくなるからである。したがって、前述したように、バッファ層Ｂ１は約１０ｎｍ以下の厚さに形成することが好適である。
【００６９】
バッファ層Ｂ１は、セット／リセット動作時に抵抗変化特性の安定性、信頼性及び再現性を改善する役割を行える。バッファ層Ｂ１なしに第１電極Ｅ１を反応性の大きい材料（例えば、非貴金属）で形成した場合、セット／リセット動作時に抵抗変化に関与する酸素イオン及び／または酸素空孔が第１電極Ｅ１側に移動して第１電極Ｅ１と物理／化学的反応を引き起こすか、またはメモリ層Ｍ１自体と第１電極Ｅ１とが物理／化学的反応を引き起こす。これにより、抵抗変化特性の安定性、信頼性及び再現性等に問題が発生する。オン／オフ動作を繰り返すことで、前記の問題が発生する可能性が大きくなる。しかし、本実施形態のように、第１電極Ｅ１とメモリ層Ｍ１との間にバッファ層Ｂ１を適用すれば、前述した問題点を抑制／防止して抵抗変化特性の安定性、信頼性及び再現性を改善／確保できる。特に、バッファ層Ｂ１は、最初のセット動作時（すなわち、フォーミング動作時）、第１電極Ｅ１とベース層１０との間、そして、第１電極Ｅ１とベース層１０のイオン種との間の化学的反応を抑制／防止する役割を行える。またバッファ層Ｂ１はベース層１０を形成する時、ベース層１０と第１電極Ｅ１との反応も防止できる。これらのバッファ層Ｂ１を使用する場合、第１電極Ｅ１の材料として、低コストの非貴金属または導電性酸化物を容易に適用できる。第１電極Ｅ１を低コストの非貴金属または導電性酸化物で形成する場合、低コストになり工程的にも多様な利点を得る。しかし、バッファ層Ｂ１の形成は選択的である。第１電極Ｅ１及び／またはベース層１０の材料によって、バッファ層Ｂ１は不要でありうる。
【００７０】
イオン種交換層２０の第２交換層２２は、前述したようにメモリ特性に影響を与えるだけでなく、バッファ層Ｂ１とある程度類似した役割を行える。すなわち、第２交換層２２は、メモリ層Ｍ１と第２電極Ｅ２との間の過度な電流フロー及びこれらＭ１、Ｅ２間の所望しない物理／化学的反応を抑制する役割を行える。しかし、第２交換層２２の主要機能は、第１交換層２１及びベース層１０とイオン種交換によりメモリ特性を表すことであり、バッファ層への機能は付加的なことでありうる。第２電極Ｅ２の材料が何かによって、第２交換層２２はバッファ層の役割を行わないこともある。
【００７１】
図４は、本発明の実施形態によるメモリ要素のリセット電圧変化によるオン及びオフ電流の変化を示すグラフである。図４の結果を得るのに使用したメモリ要素は、Ｗ／Ａｌ２Ｏ３／ＴａＯｘ／Ｔａ２Ｏ５／ＨｆＯ２／Ｐｔ構造を持つ。すなわち、実施形態によるメモリ要素は図３の構造を持つが、第１電極Ｅ１、バッファ層Ｂ１、ベース層１０、第１交換層２１、第２交換層２２及び第２電極Ｅ２の材料として、それぞれＷ、Ａｌ２Ｏ３、ＴａＯｘ、Ｔａ２Ｏ５、ＨｆＯ２及びＰｔを使用する。リセット電圧を３．４Ｖから４．６Ｖまで増大させつつオン／オフ電流の変化を測定した。セット電圧は−３．５Ｖであった。図４でＩ１は、オン電流レベルを表し、Ｉ２は、オフ電流レベルを表す。
【００７２】
図４の結果から、リセット電圧の変化によってオフ電流レベルＩ２が比較的大きい幅で変化することが分かる。すなわち、リセット電圧のレベルによって多様なオフ電流レベルが現れることが分かる。リセット電圧が増大するほど、オフ電流レベルＩ２は低減した。これらの結果から、本発明の実施形態によるメモリ要素は、動作電圧条件（特に、リセット電圧条件）によって、多様な抵抗状態を持つということが分かる。したがって、メモリ要素を用いれば、マルチビットメモリ特性を実現できる。
【００７３】
図５は、図４のグラフを変換して得たものであり、本発明の実施形態によるメモリ要素のリセット電圧変化によるオン／オフ電流比変化を示すグラフである。
【００７４】
図５を参照すれば、リセット電圧が約３．４Ｖから５．０Ｖに増大するにつれて、オン／オフ電流比が２桁倍、すなわち、１００倍以上増大したことが分かる。これは、リセット電圧の増大につれて、メモリ要素のオフ電流レベルが大きく低減したからである。したがって３．４Ｖ〜５．０Ｖの電圧範囲で選択された複数の電圧レベルをリセット電圧として使用すれば、相異なる複数の抵抗状態を実現でき、これを複数のデータ（情報）に対応させることができる。リセット電圧の変化によるオン／オフ電流比の変化幅が大きいため、所定の動作電圧範囲内で互いに明らかに差別化される多くの抵抗状態を実現しやすい。したがって、本実施形態によるメモリ要素を用いれば、マルチビットメモリ特性を容易に実現できる。
【００７５】
図６は、本発明の実施形態によるメモリ要素のスイッチング条件別スイッチング回数によるオン及びオフ電流の変化を示すグラフである。図６の結果を得るのに使用したメモリ要素は、図４の結果を得るのに使用したメモリ要素と同一であった。すなわち、図６の結果に対応するメモリ要素は、Ｗ／Ａｌ２Ｏ３／ＴａＯｘ／Ｔａ２Ｏ５／ＨｆＯ２／Ｐｔ構造を持つ。かかるメモリ要素に対して、３．６Ｖ、４．１Ｖ、４．４Ｖのリセット電圧を用いてスイッチング動作を繰り返しつつ、オン／オフ電流の変化を測定した。セット電圧は−３．５Ｖであった。第１グラフＧ１は、オン電流を表し、第２グラフＧ２は、リセット電圧が３．６Ｖである場合のオフ電流を表し、第３グラフＧ３は、リセット電圧が４．１Ｖである場合のオフ電流を表し、第４グラフＧ４は、リセット電圧が４．４Ｖである場合のオフ電流を表す。
【００７６】
図６の結果で示したように、４つのグラフＧ１〜Ｇ４の電流レベルはオーバーラップなしに互いに明らかな差を表すことが分かる。第１グラフＧ１は、データ“００”に対応し、第２グラフＧ２は、データ“０１”に対応し、第３グラフＧ３は、データ“１０”に対応し、第４グラフＧ４は、データ“１１”に対応する。これらの結果をみれば、スイッチング動作、すなわち、オン／オフ動作を繰り返してもマルチビットメモリ特性が安定的に保持されることが分かる。このように、本実施形態によるメモリ要素はマルチビットメモリ特性を持つことができ、これらの特性は持続的に保持される。
【００７７】
図７は、本発明の実施形態と比較される比較例によるメモリ要素を示す断面図である。
【００７８】
図７を参照すれば、イオン種交換層２０’が単層構造を持つ。イオン種交換層２０’は、図３の第１交換層２１と同じ物質層でありうる。イオン種交換層２０’が単層構造を持つことを除外すれば、図７の構造は図３の構造と同一でありうる。イオン種交換層２０’が単層構造を持つ場合、抵抗変化の幅が制限的なため、多様な抵抗状態を実現し難い。また動作電圧（例えば、リセット電圧）が高くなって電力消費が大きくなる。
【００７９】
図８は、図７の比較例によるメモリ要素のリセット電圧変化によるオン及びオフ電流の変化を示すグラフである。図８の結果を得るのに使用したメモリ要素は、Ｗ／Ａｌ２Ｏ３／ＴａＯｘ／Ｔａ２Ｏ５／Ｐｔ構造を持つ。すなわち、比較例によるメモリ要素は図４の実施形態によるメモリ要素と類似しているが、第２交換層（ＨｆＯ２）なしに単層構造のイオン種交換層（Ｔａ２Ｏ５）を使用した構造である。リセット電圧を３．０Ｖから６．５Ｖまで増大させつつオン／オフ電流の変化を測定した。セット電圧は−４．５Ｖであった。図４でＩ１１は、オン電流レベルを表し、Ｉ２２は、オフ電流レベルを表す。
【００８０】
図８の結果から分かるように、リセット電圧が約４．０Ｖまで増大してもオフ電流レベルＩ２２がほとんど現れない。リセット電圧が４．５Ｖ以上である時、オフ電流レベルＩ２２が現れるが、リセット電圧が４．５Ｖから６．５Ｖまで増大する間にオフ電流レベルＩ２２がほとんど変化しないということが分かる。したがって、比較例によるメモリ要素（図７）の場合、リセット電圧に対する抵抗変化依存性が弱いといえる。このように、リセット電圧によるオフ電流レベルＩ２２の変化が少ないため、４つ以上の抵抗状態を用いるマルチビットメモリ特性を実現し難い。また、４．５Ｖ以上のリセット電圧でオフ電流レベルＩ２２が現れるということは、比較例によるメモリ要素の動作電圧が４．５Ｖ以上であるということを意味する。本発明の実施形態によるメモリ要素の場合、図４から分かるように、約３．５Ｖの低い電圧でオフ電流レベルＩ２が現れる。したがって、本発明の実施形態によるメモリ要素の動作電圧が、比較例によるメモリ要素の動作電圧より低い。したがって、本発明の実施形態によるメモリ要素は、比較例によるメモリ要素より省電力面で有利である。
【００８１】
図９は、図８のグラフを変換して得たものであり、比較例によるメモリ要素のリセット電圧によるオン／オフ電流比の変化を示すグラフである。これは、図４の結果を図５のグラフに変換したものと類似している。
【００８２】
図９を参照すれば、約４．０Ｖ以下のリセット電圧では、オン／オフ電流比がほぼ０に近く、４．５Ｖ以上のリセット電圧では、オン／オフ電流比が１桁倍ほどに保持されることが分かる。これは、リセット電圧を増大させてもオン／オフ電流比が１桁倍、すなわち、１０倍以上増大しないということを意味する。
【００８３】
図１０は、比較例によるメモリ要素のスイッチング条件別スイッチング回数によるオン及びオフ電流の変化を示すグラフである。比較例によるメモリ要素に対して、５．５Ｖのリセット電圧及び−４．５Ｖのセット電圧を用いてスイッチング動作を繰り返しつつ、オン／オフ電流の変化を測定した。図１０で、第１グラフＧ１１はオン電流を表し、第２グラフＧ２２はオフ電流を表す。
【００８４】
図１０の結果で示したように、比較例によるメモリ要素、すなわち、単層構造のイオン種交換層を使用したメモリ要素の場合、２種のレベルの抵抗状態のみ表し、３種以上の抵抗状態を実現し難い。これは、比較例によるメモリ要素は単一ビットメモリ特性を持ち、マルチビットメモリ特性を付与し難いということを意味する。
【００８５】
図４ないし図６及び図８ないし図１０の結果をまとめれば、本発明の実施形態によるメモリ要素は、複数層構造のイオン種交換層によりマルチビットメモリ特性を持つことができ、かかる特性は持続的に保持されるということが分かる。また本発明の実施形態によるメモリ要素は、比較例によるメモリ要素より低い電圧で動作するということが分かる。
【００８６】
以上で述べた本発明の実施形態によるメモリ要素は、多様な構造のメモリ素子に適用できる。この時、メモリ素子は、メモリ要素に連結されたスイッチング要素をさらに含む。
【００８７】
図１１は、本発明の実施形態によるメモリ要素を適用したメモリ素子の一例を示す斜視図である。本実施形態によるメモリ素子は、交差点抵抗性メモリ素子である。
【００８８】
図１１を参照すれば、第１方向、例えば、Ｘ軸方向に互いに並べて形成された複数の第１配線Ｗ１０が備えられる。第１方向、例えば、Ｙ軸方向に形成された複数の第２配線Ｗ２０が備えられる。第１配線Ｗ１０及び第２配線Ｗ２０の交差点に第１積層構造物（第１メモリセル）ＳＳ１が備えられる。第１積層構造物ＳＳ１は、第１配線Ｗ１０上に順次に積層された第１バッファ層Ｂ１０、第１メモリ層Ｍ１０、第１中間電極Ｎ１０及び第１スイッチング要素Ｓ１０を含む。第１メモリ層Ｍ１０は、ベース層１０ａ及びイオン種交換層２０Ａを含む。イオン種交換層２０Ａは、２層以上の複数層構造を持つ。例えば、イオン種交換層２０Ａは、第１交換層２１ａ及び第２交換層２２ａを含む。第１積層構造物ＳＳ１で第１中間電極Ｎ１０を基準として、下部構造（すなわち、Ｂ１０＋Ｍ１０）と上部構造（すなわち、Ｓ１０）との位置は互いに入れ替わってもよい。第１バッファ層Ｂ１０及び第１メモリ層Ｍ１０は、それぞれ図３のバッファ層Ｂ１及びメモリ層Ｍ１に対応する。第１スイッチング要素Ｓ１０は、双方向ダイオード、しきいスイッチング素子またはバリスタなどで形成できる。第１スイッチング要素Ｓ１０が双方向ダイオードである場合、双方向ダイオードは酸化物ダイオードでありうる。シリコンダイオードである場合、約８００℃の高温工程で形成せねばならないので、基板の選択に制約があり、高温工程による多様な問題が発生する恐れがある。したがって、常温で容易に形成される酸化物層で第１スイッチング要素Ｓ１０を構成する時、多様な利点がある。しかし、本発明で第１スイッチング要素Ｓ１０の物質としてシリコンを排除するものではない。場合によって、第１スイッチング要素Ｓ１０は、シリコンやその他の多様な他の物質で構成されてもよい。第１配線Ｗ１０及び第１中間電極Ｎ１０は、それぞれ図１の第１電極Ｅ１及び第２電極Ｅ２に対応する。第２配線Ｗ２０は、第１配線Ｗ１０と同じ物質で形成できるが、場合によっては、そうでないこともある。また第１バッファ層Ｂ１０は形成しなくてもよい。
【００８９】
図１１の第２配線Ｗ２０上に第２メモリセル及び第３配線がさらに備えられる。その一例が、図１２に示されている。
【００９０】
図１２を参照すれば、図１１を参照して説明した第１配線Ｗ１０、第２配線Ｗ２０及びこれらの間の第１積層構造物（第１メモリセル）ＳＳ１が設けられる。そして、第２配線Ｗ２０の上面と一定間隔離隔して第３配線Ｗ３０がさらに備えられる。第３配線Ｗ３０は第２配線Ｗ２０と交差し、等間隔で配列される。第２配線Ｗ２０と第３配線Ｗ３０との交差点には第２積層構造物（第２メモリセル）ＳＳ２が備えられる。第２積層構造物ＳＳ２は、第１積層構造物ＳＳ１を上下にひっくり返した構造（すなわち、逆構造）を持つか、または第１積層構造物ＳＳ１と同じ積層構造を持つことができる。ここでは、第２積層構造物ＳＳ２が第１積層構造物ＳＳ１の逆構造を持つ場合が図示されている。さらに具体的に説明すれば、第２積層構造物ＳＳ２は、第２配線Ｗ２０上に順次に積層された第２スイッチング要素Ｓ２０、第２中間電極Ｎ２０、第２メモリ層Ｍ２０及び第２バッファ層Ｂ２０を含む。第２メモリ層Ｍ２０は、イオン種交換層２０Ｂ及びベース層１０ｂを含む。イオン種交換層２０Ｂは、２層以上の複数層構造を持つ。例えば、イオン種交換層２０Ｂは、第１交換層２１ｂ及び第２交換層２２ｂを含む。イオン種交換層２０Ｂ及びベース層１０ｂは、それぞれ第１積層構造物ＳＳ１のイオン種交換層２０Ａ及びベース層１０ａと同じ材料の層でありうる。第２スイッチング要素Ｓ２０は、第１スイッチング要素Ｓ１０の逆構造を持つが、場合によっては、第１スイッチング要素Ｓ１０と同じ積層構造を持つこともある。すなわち、第２スイッチング要素Ｓ２０のスイッチング方向は、第１スイッチング要素Ｓ１０と逆であるか、または同一である。第２バッファ層Ｂ２０は、第１バッファ層Ｂ１０と同じ材料の層である。場合によっては、第２バッファ層Ｂ２０を形成しなくてもよい。第２積層構造物ＳＳ２で第２中間電極Ｎ２０を基準として、下部構造（すなわち、Ｓ２０）と上部構造（すなわち、Ｍ２０＋Ｂ２０）との位置は互いに入れ替わってもよい。第３配線Ｗ３０及び第２中間電極Ｎ２０は、それぞれ図１の第１電極Ｅ１及び第２電極Ｅ２に対応するか、または第２電極Ｅ２及び第１電極Ｅ１に対応する。
【００９１】
図１１及び図１２で、第１及び第２積層構造物ＳＳ１、ＳＳ２は円柱状に図示されているが、これらは四角柱または下方へ行くほど幅が広くなる形態などの多様な変形形状を持つ。例えば、第１及び第２積層構造物ＳＳ１、ＳＳ２は、第１及び第２配線Ｗ１０、Ｗ２０の交差点と第２及び第３配線Ｗ２０、Ｗ３０の交差点との外部に拡張した非対称的形態を持ってもよい。その外にも図１１及び図１２の構造は多様に変形される。
【００９２】
ここで、図示していないが、図１２の抵抗性メモリ素子は、第３配線Ｗ３０上に、第１積層構造物ＳＳ１及び第２配線Ｗ２０の積層構造物と同じ構造を持つ積層構造物をさらに含む。
【００９３】
または本発明の実施形態による抵抗性メモリ素子は、第３配線Ｗ３０上に、第１積層構造物ＳＳ１、第２配線Ｗ２０、第２積層構造物ＳＳ２及び第３配線Ｗ３０の積層構造物と同じ構造を持つ積層構造物を少なくとも１セット以上さらに含む。
【００９４】
または本発明の実施形態による抵抗性メモリ素子は、第３配線Ｗ３０上に、第１積層構造物ＳＳ１、第２配線Ｗ２０、第２積層構造物ＳＳ２、第３配線Ｗ３０、第１積層構造物ＳＳ１及び第２配線Ｗ２０が順次に積層された積層構造物と同じ構造を持つ積層構造物を少なくとも１セット以上さらに含む。
【００９５】
図１１及び図１２のメモリ素子で、第１メモリ層Ｍ１０は、複数層構造のイオン種交換層２０Ａにより優秀なメモリ特性及び動作特性を持つ。特に、第１メモリ層Ｍ１０は、イオン種交換層２０Ａによりマルチビットメモリ特性を持つことができ、低い電圧で動作する。これと類似して、図１２の第２メモリ層Ｍ２０も、イオン種交換層２０Ｂによりマルチビットメモリ特性を持つことができ、低い電圧で動作する。その理由は、図１ないし図１０を参照して説明した通りであるため、これについての詳細な説明は略する。
【００９６】
このように本発明の実施形態によるメモリ素子は、マルチビットメモリ特性を持つため、単位面積当り保存される情報量増大に有利である。すなわち、高集積メモリ素子の実現に有利である。メモリ素子の線幅を縮めるスケールダウン方法の場合、工程的な限界によってメモリ素子の集積度を高めるのに多くの難点がある。しかし、本発明の実施形態のように、一つのメモリセルにマルチビットデータを保存すれば、単位面積当り保存される情報量を単一ビットメモリ対比２倍あるいはそれ以上に増大させる。したがって、本発明の実施形態はメモリ素子の高集積化に有利である。
【００９７】
図１３は、本発明の実施形態によるメモリカード５００を概略的に示す概念図である。
【００９８】
図１３を参照すれば、コントローラ５１０とメモリ５２０とは、電子信号を交換できる。例えば、コントローラ５１０の指令（ｃｏｍｍａｎｄ）によって、メモリ５２０とコントローラ５１０とはデータを交換できる。したがって、メモリカード５００は、メモリ５２０にデータを保存するか、またはメモリ５２０からデータを出力できる。メモリ５２０は、図１ないし図１２を参照して説明した不揮発性メモリ素子のうちいずれか一つを含む。これらのメモリカード５００は、多様な移動式（携帯用）電子装置に記録媒体として使われる。例えば、メモリカード５００は、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）またはＳＤ（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カードなどでありうる。
【００９９】
図１４は、本発明の実施形態による電子システム６００を示すブロック図である。
【０１００】
図１４を参照すれば、プロセッサー（ｐｒｏｃｅｓｓｏｒ）６１０、入出力装置６３０及びメモリ６２０は、バス６４０を通じて相互データ通信を行える。プロセッサー６１０は、電子システム６００をプログラムして制御する機能を行える。入出力装置６３０は、電子システム６００にデータを入力するか、または電子システム６００からデータを出力するのに使われる。電子システム６００は、入出力装置６３０を使用して外部装置（図示せず）、例えば、パソコンやネットワークに連結され、外部装置とデータを交換できる。
【０１０１】
メモリ６２０は、プロセッサー６１０の動作のためのコードやプログラムを保存できる。メモリ６２０は、図１ないし図１２を参照して説明した不揮発性メモリ素子のうちいずれか一つを含む。これらの電子システム６００は、メモリ６２０を必要とする多様な電子制御システム、例えば、携帯電話、ＭＰ３プレーヤ、ナビゲーション装置、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｋ）または家庭用機器（ｈｏｕｓｅｈｏｌｄ ａｐｐｌｉａｎｃｅ）などの実現に使われる。
【０１０２】
前記の説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものというより、実施形態の例示として解釈されねばならない。例えば、当業者ならば、本発明の実施形態でメモリ素子の構造を多様に変形できるということが分かる。具体的な例として、本発明の実施形態によるメモリ要素で、イオン種交換層２０、２０Ａ、２０Ｂは３層またはそれ以上の複数層構造を持つことができるということが分かる。また図１及び図３のメモリ要素に少なくとも一つの追加的な物質層がさらに備えられうるということが分かり、図１及び図３のメモリ要素は、図１１及び図１２の交差点メモリ素子だけではなく、その他の多様なメモリ素子に適用できるということが分かる。また本発明の思想は、抵抗性メモリ素子だけでなく、他のメモリ素子にも適用できるということが分かる。したがって、本発明の範囲は説明された実施形態のみによって定められるものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。
【産業上の利用可能性】
【０１０３】
本発明は、不揮発性メモリ素子関連の技術分野に好適に用いられる。
【符号の説明】
【０１０４】
１０、１０Ａ、１０Ｂ ベース層
２０、２０Ａ、２０Ｂ イオン種交換層
２１、２１ａ、２１ｂ 第１交換層
２２、２２ａ、２２ｂ 第２交換層
Ｂ１、Ｂ１０、Ｂ２０ バッファ層
Ｅ１、Ｅ２ 電極
Ｍ１、Ｍ１０、Ｍ２０ メモリ層
ＭＥ１、ＭＥ２ メモリ要素
Ｎ１０、Ｎ２０ 中間電極
Ｓ１０、Ｓ２０ スイッチング要素
ＳＳ１、ＳＳ２ 積層構造物
Ｗ１０〜Ｗ３０ 配線
【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極と離隔する第２電極と、
前記第１電極と前記第２電極との間に備えられた抵抗変化メモリ層と、を備え、
前記抵抗変化メモリ層はベース層及びイオン種交換層を備え、
前記イオン種交換層が、少なくとも２つの層を含む、不揮発性メモリ要素。
【請求項２】
前記ベース層が酸素供給層であり、
前記イオン種交換層が酸素交換層である、請求項１に記載の不揮発性メモリ要素。
【請求項３】
前記不揮発性メモリ要素が、マルチビットメモリ特性を持つ、請求項１または２に記載の不揮発性メモリ要素。
【請求項４】
前記イオン種交換層が、第１交換層及び第２交換層を含み、
前記第１交換層が、前記ベース層と前記第２電極との間に備えられ、
前記第２交換層が、前記第１交換層と前記第２電極との間に備えられる、請求項１ないし３のうちいずれか１項に記載の不揮発性メモリ要素。
【請求項５】
前記第１交換層と前記第２交換層とが、相異なる金属酸化物で形成される、請求項４に記載の不揮発性メモリ要素。
【請求項６】
前記第２交換層の比抵抗が、前記第１交換層の比抵抗より高い、請求項４に記載の不揮発性メモリ要素。
【請求項７】
前記第２交換層の酸素親和性が、前記第１交換層の酸素親和性より大きいか、または同じである、請求項４に記載の不揮発性メモリ要素。
【請求項８】
前記ベース層に対する前記第２交換層の伝導帯オフセットが、前記ベース層に対する前記第１交換層の伝導帯オフセットより大きい、請求項４に記載の不揮発性メモリ要素。
【請求項９】
前記第２交換層の厚さが、前記第１交換層の厚さより小さいか、または同じである、請求項４に記載の不揮発性メモリ要素。
【請求項１０】
前記第１交換層が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む、請求項５に記載の不揮発性メモリ要素。
【請求項１１】
前記第２交換層が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む、請求項５または１０に記載の不揮発性メモリ要素。
【請求項１２】
前記ベース層が、金属酸化物を含む、請求項１ないし１１のうちいずれか１項に記載の不揮発性メモリ要素。
【請求項１３】
前記ベース層の酸素濃度が、前記イオン種交換層の酸素濃度より低い、請求項１２に記載の不揮発性メモリ要素。
【請求項１４】
前記ベース層の金属酸化物が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む、請求項１２または１３に記載の不揮発性メモリ要素。
【請求項１５】
前記ベース層の金属酸化物が、ＴａＯｘを含み、ここで、ｘは、０＜ｘ＜２．５を満たす、請求項１４に記載の不揮発性メモリ要素。
【請求項１６】
前記第１電極と前記メモリ層との間に備えられたバッファ層をさらに含む、請求項１ないし１５のうちいずれか１項に記載の不揮発性メモリ要素。
【請求項１７】
前記バッファ層が、前記第１電極と前記メモリ層との間の電位障壁を高める材料を含む、請求項１６に記載の不揮発性メモリ要素。
【請求項１８】
請求項１ないし１７のうちいずれか１項に記載の不揮発性メモリ要素を含む、メモリ素子。
【請求項１９】
前記不揮発性メモリ要素に連結されたスイッチング要素をさらに含む、請求項１８に記載のメモリ素子。
【請求項２０】
複数の第１配線と、
前記第１配線と交差する複数の第２配線と、
前記第１及び第２配線間の第１交差点それぞれに備えられた第１メモリセルと、を備え、
前記第１メモリセルそれぞれが、抵抗変化メモリ層を備え、
前記抵抗変化メモリ層それぞれが、ベース層及びイオン種交換層を備え、
前記イオン種交換層が、少なくとも２つの層を含む、メモリ素子。
【請求項２１】
前記ベース層が酸素供給層であり、
前記イオン種交換層が酸素交換層である、請求項２０に記載のメモリ素子。
【請求項２２】
前記メモリ層が、マルチビットメモリ特性を持つ、請求項２０または２１に記載のメモリ素子。
【請求項２３】
前記第１メモリセルが、
前記メモリ層と前記第２配線との間に備えられたスイッチング要素と、
前記メモリ層と前記スイッチング要素との間に備えられた中間電極と、をさらに備える、請求項２０ないし２２のうちいずれか１項に記載のメモリ素子。
【請求項２４】
前記イオン種交換層が、第１交換層及び第２交換層を含み、
前記第１交換層が、前記ベース層と前記第２交換層との間に備えられる、請求項２０ないし２３のうちいずれか１項に記載のメモリ素子。
【請求項２５】
前記第１交換層と前記第２交換層とが、相異なる金属酸化物で形成された、請求項２４に記載のメモリ素子。
【請求項２６】
前記第２交換層の比抵抗が、前記第１交換層の比抵抗より高い、請求項２４に記載のメモリ素子。
【請求項２７】
前記第２交換層の酸素親和性が、前記第１交換層の酸素親和性より大きいか、または同じである、請求項２４に記載のメモリ素子。
【請求項２８】
前記ベース層に対する前記第２交換層の伝導帯オフセットが、前記ベース層に対する前記第１交換層の伝導帯オフセットより大きい、請求項２４に記載のメモリ素子。
【請求項２９】
前記第１交換層が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む、請求項２５に記載のメモリ素子。
【請求項３０】
前記第２交換層が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む、請求項２５または２９に記載のメモリ素子。
【請求項３１】
前記ベース層が、金属酸化物を含む、請求項２０ないし３０のうちいずれか１項に記載のメモリ素子。
【請求項３２】
前記ベース層の金属酸化物が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む、請求項３１に記載のメモリ素子。
【請求項３３】
前記ベース層の金属酸化物が、ＴａＯを含み、ここで、ｘは、０＜ｘ＜２．５を満たす、請求項３２に記載のメモリ素子。
【請求項３４】
前記第１メモリセルが、前記第１配線と前記メモリ層との間に備えられたバッファ層をさらに含む、請求項２０ないし３３のうちいずれか１項に記載のメモリ素子。
【請求項３５】
前記第２配線と交差するように配列された複数の第３配線と、
前記第２及び第３配線間の第２交差点それぞれに備えられた第２メモリセルと、をさらに備える、請求項２０ないし３４のうちいずれか１項に記載のメモリ素子。
【請求項３６】
前記第２メモリセルが、前記第１メモリセルの逆構造またはそれと同じ構造を持つ、請求項３５に記載のメモリ素子。
【請求項１】
第１電極と、
前記第１電極と離隔する第２電極と、
前記第１電極と前記第２電極との間に備えられた抵抗変化メモリ層と、を備え、
前記抵抗変化メモリ層はベース層及びイオン種交換層を備え、
前記イオン種交換層が、少なくとも２つの層を含む、不揮発性メモリ要素。
【請求項２】
前記ベース層が酸素供給層であり、
前記イオン種交換層が酸素交換層である、請求項１に記載の不揮発性メモリ要素。
【請求項３】
前記不揮発性メモリ要素が、マルチビットメモリ特性を持つ、請求項１または２に記載の不揮発性メモリ要素。
【請求項４】
前記イオン種交換層が、第１交換層及び第２交換層を含み、
前記第１交換層が、前記ベース層と前記第２電極との間に備えられ、
前記第２交換層が、前記第１交換層と前記第２電極との間に備えられる、請求項１ないし３のうちいずれか１項に記載の不揮発性メモリ要素。
【請求項５】
前記第１交換層と前記第２交換層とが、相異なる金属酸化物で形成される、請求項４に記載の不揮発性メモリ要素。
【請求項６】
前記第２交換層の比抵抗が、前記第１交換層の比抵抗より高い、請求項４に記載の不揮発性メモリ要素。
【請求項７】
前記第２交換層の酸素親和性が、前記第１交換層の酸素親和性より大きいか、または同じである、請求項４に記載の不揮発性メモリ要素。
【請求項８】
前記ベース層に対する前記第２交換層の伝導帯オフセットが、前記ベース層に対する前記第１交換層の伝導帯オフセットより大きい、請求項４に記載の不揮発性メモリ要素。
【請求項９】
前記第２交換層の厚さが、前記第１交換層の厚さより小さいか、または同じである、請求項４に記載の不揮発性メモリ要素。
【請求項１０】
前記第１交換層が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む、請求項５に記載の不揮発性メモリ要素。
【請求項１１】
前記第２交換層が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む、請求項５または１０に記載の不揮発性メモリ要素。
【請求項１２】
前記ベース層が、金属酸化物を含む、請求項１ないし１１のうちいずれか１項に記載の不揮発性メモリ要素。
【請求項１３】
前記ベース層の酸素濃度が、前記イオン種交換層の酸素濃度より低い、請求項１２に記載の不揮発性メモリ要素。
【請求項１４】
前記ベース層の金属酸化物が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む、請求項１２または１３に記載の不揮発性メモリ要素。
【請求項１５】
前記ベース層の金属酸化物が、ＴａＯｘを含み、ここで、ｘは、０＜ｘ＜２．５を満たす、請求項１４に記載の不揮発性メモリ要素。
【請求項１６】
前記第１電極と前記メモリ層との間に備えられたバッファ層をさらに含む、請求項１ないし１５のうちいずれか１項に記載の不揮発性メモリ要素。
【請求項１７】
前記バッファ層が、前記第１電極と前記メモリ層との間の電位障壁を高める材料を含む、請求項１６に記載の不揮発性メモリ要素。
【請求項１８】
請求項１ないし１７のうちいずれか１項に記載の不揮発性メモリ要素を含む、メモリ素子。
【請求項１９】
前記不揮発性メモリ要素に連結されたスイッチング要素をさらに含む、請求項１８に記載のメモリ素子。
【請求項２０】
複数の第１配線と、
前記第１配線と交差する複数の第２配線と、
前記第１及び第２配線間の第１交差点それぞれに備えられた第１メモリセルと、を備え、
前記第１メモリセルそれぞれが、抵抗変化メモリ層を備え、
前記抵抗変化メモリ層それぞれが、ベース層及びイオン種交換層を備え、
前記イオン種交換層が、少なくとも２つの層を含む、メモリ素子。
【請求項２１】
前記ベース層が酸素供給層であり、
前記イオン種交換層が酸素交換層である、請求項２０に記載のメモリ素子。
【請求項２２】
前記メモリ層が、マルチビットメモリ特性を持つ、請求項２０または２１に記載のメモリ素子。
【請求項２３】
前記第１メモリセルが、
前記メモリ層と前記第２配線との間に備えられたスイッチング要素と、
前記メモリ層と前記スイッチング要素との間に備えられた中間電極と、をさらに備える、請求項２０ないし２２のうちいずれか１項に記載のメモリ素子。
【請求項２４】
前記イオン種交換層が、第１交換層及び第２交換層を含み、
前記第１交換層が、前記ベース層と前記第２交換層との間に備えられる、請求項２０ないし２３のうちいずれか１項に記載のメモリ素子。
【請求項２５】
前記第１交換層と前記第２交換層とが、相異なる金属酸化物で形成された、請求項２４に記載のメモリ素子。
【請求項２６】
前記第２交換層の比抵抗が、前記第１交換層の比抵抗より高い、請求項２４に記載のメモリ素子。
【請求項２７】
前記第２交換層の酸素親和性が、前記第１交換層の酸素親和性より大きいか、または同じである、請求項２４に記載のメモリ素子。
【請求項２８】
前記ベース層に対する前記第２交換層の伝導帯オフセットが、前記ベース層に対する前記第１交換層の伝導帯オフセットより大きい、請求項２４に記載のメモリ素子。
【請求項２９】
前記第１交換層が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む、請求項２５に記載のメモリ素子。
【請求項３０】
前記第２交換層が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む、請求項２５または２９に記載のメモリ素子。
【請求項３１】
前記ベース層が、金属酸化物を含む、請求項２０ないし３０のうちいずれか１項に記載のメモリ素子。
【請求項３２】
前記ベース層の金属酸化物が、Ｔａ酸化物、Ｚｒ酸化物、Ｙ酸化物、イットリア安定化ジルコニア、Ｔｉ酸化物、Ｈｆ酸化物、Ｍｎ酸化物、Ｍｇ酸化物及びこれらの混合物のうち少なくとも一つを含む、請求項３１に記載のメモリ素子。
【請求項３３】
前記ベース層の金属酸化物が、ＴａＯを含み、ここで、ｘは、０＜ｘ＜２．５を満たす、請求項３２に記載のメモリ素子。
【請求項３４】
前記第１メモリセルが、前記第１配線と前記メモリ層との間に備えられたバッファ層をさらに含む、請求項２０ないし３３のうちいずれか１項に記載のメモリ素子。
【請求項３５】
前記第２配線と交差するように配列された複数の第３配線と、
前記第２及び第３配線間の第２交差点それぞれに備えられた第２メモリセルと、をさらに備える、請求項２０ないし３４のうちいずれか１項に記載のメモリ素子。
【請求項３６】
前記第２メモリセルが、前記第１メモリセルの逆構造またはそれと同じ構造を持つ、請求項３５に記載のメモリ素子。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−４６０６６（Ｐ２０１３−４６０６６Ａ）
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１２−１７９２４６（Ｐ２０１２−１７９２４６）
【出願日】平成２４年８月１３日（２０１２．８．１３）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２４年８月１３日（２０１２．８．１３）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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