トレンチポリシリコンダイオード
【課題】シリコン内にダイオード構造を位置させた半導体製造方法を提供する。
【解決手段】トレンチポリシリコンダイオードを製造する方法は、Ｎ＋（Ｐ＋）型基板上にＮ−（Ｐ−）型エピタキシャル領域を形成すること、エピタキシャル領域内にトレンチを形成すること、さらに、前記トレンチ内に絶縁層を形成し、前記トレンチをポリシリコンで充填する。さらに、Ｐ＋（Ｎ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＰ＋（Ｎ＋）型領域を、Ｎ＋（Ｐ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＮ＋（Ｐ＋）型領域を形成しトレンチ内にポリシリコンダイオードを形成することを含み、ダイオードの一部は、トレンチの上面より低い。
【解決手段】トレンチポリシリコンダイオードを製造する方法は、Ｎ＋（Ｐ＋）型基板上にＮ−（Ｐ−）型エピタキシャル領域を形成すること、エピタキシャル領域内にトレンチを形成すること、さらに、前記トレンチ内に絶縁層を形成し、前記トレンチをポリシリコンで充填する。さらに、Ｐ＋（Ｎ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＰ＋（Ｎ＋）型領域を、Ｎ＋（Ｐ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＮ＋（Ｐ＋）型領域を形成しトレンチ内にポリシリコンダイオードを形成することを含み、ダイオードの一部は、トレンチの上面より低い。
【発明の詳細な説明】
【背景技術】
【０００１】
金属酸化物半導体（ＭＯＳ）集積回路（ＩＣ）およびディスクリートパワーＭＯＳトランジスタは、ＭＯＳトランジスタのゲートを介して入力信号を受ける。ゲート端子に高電圧入力信号が印加されると、ゲート酸化物層は、高電圧に耐えることができずブレークダウンする可能性がある。半導体装置が人間や機械によって運ばれる際に、通常の入力電圧より高い電圧が生じて、装置に破損をもたらす可能性がある。
【０００２】
とはいえ、異常に高い電圧の原因は多い。例えば、表面の摩擦によって、あるいは、ＩＣもしくはディスクリートＭＯＳトランジスタがプラスチック包装から出される場合に電荷が生成する可能性がある。静電気は、数百ボルトから数千ボルトに及ぶ可能性がある。そのような高電圧が、ＩＣのピンまたはディスクリートパッケージに印加されると、パッケージ内でトランジスタのゲート酸化物層の電圧ブレークダウンが生じ、トランジスタが動作しなくなることをもたらす場合がある。その結果、ＩＣ全体またはディスクリートＭＯＳトランジスタが動作しなくなることもあり得る。
【０００３】
ＭＯＳトランジスタに対するそのようなダメージを防ぐために、ＩＣのピンまたはディスクリートＭＯＳトランジスタパッケージに保護回路が接続されている。そのような保護回路は、通常、各入力／出力（Ｉ／Ｏ）パッドと集積回路との間に接続されている。保護回路は、高電圧がＩ／Ｏパッドに印加された時に作動するように設計されている。従って、これらの保護回路は、電気路を、例えば、接地にもたらして、高いスパイク電圧によって引き起こされる高いスパイク電流を安全に放電し、ＭＯＳトランジスタをゲート酸化膜のダメージから保護する。
【０００４】
表面に形成されたポリシリコンツェナーダイオードは、パワートレンチＭＯＳトランジスタにおいてＥＳＤ（静電放電）保護のために好ましい。しかし、半導体ＩＣおよび装置の特徴寸法が低減されるにつれ、リソグラフィモジュールが小さな特徴をプリントし、それによって、より高いセル密度を達成するために平坦面を有することが重要である。従来の表面に形成されたポリシリコンツェナーダイオードは、表面トポロジーを増加させ、それは、リソグラフィにおける小さな特徴をプリントする能力を制限する。
【発明の開示】
【０００５】
本発明の実施形態は、トレンチポリシリコンダイオードを製造する方法を含む。この方法は、Ｎ＋（Ｐ＋）型基板上のＮ−チャネル（Ｐ−チャネル）トレンチＭＯＳＦＥＴのドレイン−ソース間ブレークダウン電圧要件によって決まるＮ−（Ｐ−）型エピタキシャル層を形成すること、Ｎ−（Ｐ−）型エピタキシャル領域内にトレンチを形成すること、トレンチの内側を覆う厚い酸化物絶縁層を成長させること、を含む。この方法は、さらに、トレンチをポリシリコンで充填すること、ポリシリコンをエッチバックしてトレンチの上面を形成すること、トレンチポリシリコン領域内にダイオードを形成することであって、前記ダイオードの一部が前記トレンチの上面より低い、を含む。
【０００６】
本発明の実施形態は、さらに、静電放電保護を備えたトレンチＭＯＳＦＥＴを含む。トレンチＭＯＳＦＥＴは、Ｎ＋（Ｐ＋）型基板上のＮ−チャンネル（Ｐ−チャンネル）トレンチＭＯＳＦＥＴのドレイン−ソース間ブレークダウン電圧要件によって決まるＮ−（Ｐ−）型エピタキシャル領域を含む。トレンチは、Ｎ−（Ｐ−）型エピタキシャル領域に形成され、ここで、トレンチは上面を含む。トレンチ上にゲート酸化物層を成長させ、ゲートポリシリコンが堆積され、そして、エッチバックされて、トレンチＭＯＳＦＥＴのゲートが形成される。トレンチＭＯＳＦＥＴは、さらに、Ｎ−（Ｐ−）型エピタキシャル領域内に形成されたＰ（Ｎ）型ボディ、および、Ｐ（Ｎ）型ボディに形成されたＮ＋（Ｐ＋）型ソースを含む。
【０００７】
本発明のトレンチポリシリコンダイオードは、シリコン内にポリシリコンツェナーダイオード構造を位置させることにより、シリコン表面のトポロジーを著しく低下させる。従来のポリシリコンツェナーダイオード構造は、シリコンの表面に位置されており、シリコンのトポロジーを増加させて、リソグラフィの特徴寸法を制限するとともに、セル密度を低下させる。本発明の１つの実施形態では、ストライプトレンチソースブロックを変更することで、ポリシリコンツェナーダイオード構造の異なるブレークダウン電圧を指定することができる。本発明の１つの実施形態において、より多くのトレンチポリシリコンツェナーダイオードセルを並列に接続することで、異なるＥＳＤ定格を指定することができる。本発明の１つの実施形態においては、トレンチポリシリコンダイオードは、保護機能、クランピング機能および温度検出機能に使用することもできる。
【０００８】
本発明の実施形態は、トレンチポリシリコンダイオードを製造する方法を含む。方法は、Ｎ＋（Ｐ＋）型基板上にＮ−（Ｐ−）型エピタキシャル領域を形成すること、Ｎ−（Ｐ−）型エピタキシャル領域内にトレンチを形成することを含む。この方法は、さらに、トレンチ内に絶縁層を形成することと、トレンチをポリシリコンで充填してトレンチの上面を形成することを含む。この方法は、さらに、トレンチにＰ＋（Ｎ＋）型ドープドポリシリコン領域およびＮ＋（Ｐ＋）型ドープドポリシリコン領域を形成することと、トレンチ内にダイオードを形成することであって、前記ダイオードの一部が前記トレンチの前記上面より低い、を含む。
【発明を実施するための形態】
【０００９】
本発明による種々の実施形態について以下に詳細に説明し、それらの例を添付図面において説明する。本発明は、これらの実施形態と共に説明されるが、それらは、本発明をこれらの実施形態に限定することを意図しないことが理解される。一方、本発明は、代替、変更および均等物を包含するように意図され、これらは、添付の特許請求の範囲によって定義される本発明の趣旨および範囲内に包含されるであろう。さらに、本発明の以下の詳細な説明では、多くの具体的な詳細を本発明について完全な理解をもたらすために説明する。しかし、本発明は、これらの具体的な詳細事項なしで実施されてもよいことは明らかである。他の例では、周知の方法、手順、構成要素および回路は、本発明の態様を不必要に不明瞭にすることを避けるため、詳細に示されていない。
【００１０】
本発明の実施形態は、トレンチポリシリコンダイオードの方法および構造を含む。本発明のトレンチポリシリコンダイオードは、シリコン内にトレンチポリシリコンダイオード構造を配置することにより、シリコン表面のトポロジーを著しく低下させる。従来のポリシリコンダイオード構造は、シリコンの表面に配置され、シリコンのトポロジーを増加させて、セル密度を低下させる。本発明の１つの実施形態では、ダイオードインプランテーションを変更することで、トレンチポリシリコンツェナーダイオード構造の異なるブレークダウン電圧を設定することができる。本発明の１つの実施形態では、一連の連続するダイオード部材の和を変更することで、トレンチポリシリコンツェナーダイオード構造の異なるブレークダウン電圧を設定することができる。本発明の１つの実施形態では、トレンチポリシリコンツェナーダイオードは、ＥＳＤ保護のために形成される。本発明の１つの実施形態では、ＥＳＤ定格を設定するために、より多くのトレンチポリシリコンツェナーダイオードセルを並列に接続することができる。本発明の１つの実施形態では、トレンチポリシリコンダイオードは、温度検出機能として使用することができる。本発明の１つの実施形態では、トレンチポリシリコンツェナーダイオードは、ソース−ドレイン過電圧保護機能およびクランピング機能に使用することができる。
【００１１】
図１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇ、１Ｈ、１Ｉ、１Ｊ、１Ｋおよび１Ｌは、本発明の実施形態による縦型トレンチポリシリコンダイオードを製造する例示的な方法で行われる種々のステップの説明図である。
【００１２】
図１Ａにおいて、従来のＮ＋（Ｐ＋）型ドープド基板１０１上に、Ｎ−（Ｐ−）型ドープドエピタキシャル領域１０２が形成されている。Ｎ−（Ｐ−）型エピタキシャル領域１０２上に酸化物パッド１０３が形成されている。本発明の１つの実施形態では、酸化物パッドは、厚みがおよそ３００Åである。本発明の１つの実施形態では、酸化物パッドは、ＳｉＯ２を含む。酸化物パッド１０３上に窒化ケイ素層１０４が形成されている。本発明の１つの実施形態では、窒化ケイ素層１０４は、厚みがおよそ２０００Åである。
【００１３】
フォトレジスト層１０５を使用して、トレンチ１２０の位置を覆い隠す。図１Ａは、トレンチ形成後の半導体装置の説明図である。本発明の１つの実施形態では、トレンチ１２０は、静電放電（ＥＳＤ）トレンチである。本発明の他の実施形態では、トレンチ１２０は、クランピング機能や温度検出機能に使用されるトレンチダイオードの一部である。
【００１４】
図１Ｂでは、（図１Ａの）フォトレジスト層１０５を取り除き、トレンチ１２０の内部に絶縁層１２２を形成する。本発明の１つの実施形態では、絶縁層は、ＬＯＣＯＳ（シリコンの局所的酸化）酸化物を含む。本発明の１つの実施形態では、絶縁層は、厚みが３０００Åである。本発明の１つの実施形態では、絶縁層１２２の厚みは、ツェナーダイオードと保護されるデバイスとの間の良好な絶縁のために、保護されるデバイスの所望のドレイン−ソース間ブレークダウン定格によって決まる。例えば、より厚い絶縁層１２２は、より薄い絶縁層１２２より高い絶縁定格をもたらす。本発明の１つの実施形態では、３０００Åの絶縁層１２２は、４０ボルトより大きいブレークダウン電圧（ＢＶ）を備える。本発明の１つの実施形態では、絶縁層１２２は、窒化ケイ素層１０４の上面には形成されない。
【００１５】
図１Ｃにおいて、ポリシリコン層１４０を堆積してトレンチ１２０を充填する。本発明の１つの実施形態では、ポリシリコン層１４０は、厚みが１．５ミクロンであり、その厚みは、トレンチ幅によって変更することができる。ポリシリコン層１４０は、絶縁層１２２を覆って堆積されている。本発明の１つの実施形態では、ポリシリコン層は、窒化ケイ素層１０４の表面を覆って堆積されている。本発明の実施形態では、窒化ケイ素層１０４は、エッチストップとしての機能を果たす。図１Ｃは、ポリシリコン層１４０のエッチバック後の説明図である。残ったポリシリコン１４０は、トレンチ１２０を充填している。本発明の１つの実施形態では、トレンチは、トレンチの上面が、Ｎ−（Ｐ−）型エピタキシャル領域の最上層と同じ高さであるように充填されている。
【００１６】
図１Ｄでは、窒化ケイ素層１０４および酸化物パッド層１０３を取り除く。本発明の１つの実施形態では、バッファ酸化物エッチまたはＨＦエッチを使用して、酸化物パッド層１０３を取り除く。
【００１７】
図１Ｅにおいて、ダイオード（ＥＳＤ）トレンチ１２０に隣接して、１つあるいは複数のＭＯＳＦＥＴトランジスタトレンチ１５５を形成する。ＭＯＳＦＥＴトランジスタトレンチ１５５に関する位置をトレンチマスク（フォトレジスト)１５０が覆い隠す。本発明の１つの実施形態では、従来の製造プロセスを使用して、ＭＯＳＦＥＴトレンチ１５５を形成する。
【００１８】
図１Ｆにおいて、フォトレジスト１５５を取り除き、ゲート酸化物層１６０を形成し、ＭＯＳＦＥＴトレンチ１５５の内側を覆う。ダイオード（ＥＳＤ）トレンチ１２０を充填するポリシリコン１４０の上面にもゲート酸化物層１６０を形成する。ゲート酸化物層１６０を覆ってゲートポリシリコン層１６１を堆積する。本発明の１つの実施形態では、ゲートポリシリコン１６１は、厚みがおよそ１ミクロンである。本発明の１つの実施形態では、このステップでゲートドーピングを行なうことができる。
【００１９】
図１Ｇでは、ゲートポリシリコン１６１をエッチバックし、ゲートポリシリコン１６１の残りの部分が、ＭＯＳＦＥＴトレンチ１５５を充填する。
【００２０】
図１Ｈでは、マスク１７０を使用して、ＥＳＤインプラント１７１からＭＯＳＦＥＴトレンチ１５５を保護し、Ｐ＋（Ｎ＋）型トレンチポリシリコンダイオードを形成する。ＥＳＤインプラントを変更して、本発明のトレンチポリシリコンダイオードの特性を調整することができる。例えば、ダイオードの異なるブレークダウン電圧のために異なるインプラントドーズを使用することができる。
【００２１】
図１Ｉでは、ボディインプラントを行って、Ｐ（Ｎ）型ボディ領域１７５を形成する。本発明の１つの実施形態では、ボディブロックマスクを使用して、ボディインプラント領域を形成する。本発明の１つの実施形態では、ボディインプラントは、インプランテーション後に打ち込まれる。
【００２２】
図１Ｊでは、ソースブロックマスクを使用して、ソースインプラント領域を形成し、Ｎ＋（Ｐ＋）型シリコン領域１８０を形成する。同時に、ソースインプラントを使用して、トレンチポリシリコンダイオードのＮ＋（Ｐ＋）型ポリシリコン領域を形成する。図１Ｇのブロックされていないポリシリコン領域１４０は、ここで、Ｎ＋（Ｐ＋）型ドープド領域である。
【００２３】
図１Ｋおよび１Ｌでは、トレンチトランジスタ１５５を従来のようにして完成する。図１Ｋでは、ＬＴＯ（low temperature oxide）＋ＢＰＳＧ（boron phosphorous silicate glass）層１８１を形成し、ソース電極およびゲート電極をパターン形成する。本発明の１つの実施形態では、コンタクトマスクをコンタクトインプラント中に使用して、コンタクトを形成する。コンタクト形成後に、本発明の１つの実施形態では、クランピング機能を望む場合、クランピングインプラントを行なうことができる。
【００２４】
図１Ｌでは、メタライゼーション１９９を行って、ＭＯＳＦＥＴトランジスタのソース／ドレイン側１８９およびＥＳＤ側１９０を完成する。
【００２５】
図２Ａは、本発明の実施形態による単一ストライプ縦型トレンチポリシリコンツェナーダイオードセルのレイアウトの説明図である。１つのツェナーダイオード電極は、金属領域２００、Ｎ＋（Ｐ＋）型ポリシリコン領域２０３、ゲートコンタクト２０４を含む。接地側２０６は、また、Ｎ＋（Ｐ＋）型ポリシリコン領域２０３、および接地コンタクト２１４を含む。Ｐ＋（Ｎ＋）型ポリシリコン領域２０１は、Ｎ＋（Ｐ＋）型ポリシリコン領域２０３間にある。
【００２６】
ＮＰＮ（ＰＮＰ）（例えば、Ｎ＋（Ｐ＋）２０３、Ｐ＋（Ｎ＋）２０１、Ｎ＋（Ｐ＋）２０３）領域は、本発明のトレンチポリシリコンツェナーダイオードを形成する。トレンチポリシリコンの１つの実施形態では、本発明のツェナーダイオードは、ＥＳＤ保護に使用される。本発明の１つの実施形態において、異なるＥＳＤ保護定格を達成するために、複数のポリシリコントレンチツェナーダイオードを接続（例えば、並列に）することができる。
【００２７】
本発明の他の実施形態では、本発明のトレンチポリシリコンツェナーダイオードを、クランピング機能に使用する。本発明の他の実施形態では、本発明のトレンチポリシリコンダイオードを、温度検出のために使用することができる。図２Ａのトレンチポリシリコンツェナーダイオードの断面は、Ａ２１０〜Ａ’２１６の線に沿ってツェナーダイオードを二分して断面視することができる（図２Ｂで説明するように）。
【００２８】
図２Ｂは、（図２Ａの）Ａ２１０〜Ａ’２１６における図２Ａの縦型トレンチポリシリコンダイオードの第１の断面である。ＮＰＮ（ＰＮＰ）形成は、図２Ｂのトレンチポリシリコンツェナーダイオード２８０に相当する。
【００２９】
図２Ｃは、（図２Ａの）Ｂ２１１〜Ｂ’２１７における図２Ａの縦型トレンチポリシリコンダイオードの第２の断面である。
【００３０】
図３Ａは、本発明の実施形態によるダブルストライプ縦型トレンチポリシリコンツェナーダイオードセルのレイアウトの説明図である。ゲート側３００は、Ｎ＋（Ｐ＋）型ポリシリコン領域３０３およびゲートコンタクト３０４を含む。接地側３０６は、Ｎ＋（Ｐ＋）型ポリシリコン領域３０３および接地コンタクト３１４を含む。２つのＰ＋（Ｎ＋）型ポリシリコン領域３０１は、Ｎ＋（Ｐ＋）型ポリシリコン領域２０３間にある。２つのＰ＋（Ｎ＋）型ポリシリコン領域３０１間に、他のＮ＋（Ｐ＋）型ポリシリコン領域３０３がある。ＮＰＮＰＮ（ＰＮＰＮＰ）領域は、本発明の複数のトレンチポリシリコンダイオードを形成する。本発明の１つの実施形態において、複数のトレンチポリシリコンダイオードを接続し、ＥＳＤ保護に使用する。図３Ａのトレンチポリシリコンツェナーダイオードの断面は、Ｃ３１０〜Ｃ３１６（図３Ｂで説明するように）の線に沿ってツェナーダイオードを二分して断面視することができる。
【００３１】
図３Ｂは、Ｃ３１０〜Ｃ’３１６（図３Ａの）における図３Ａの縦型トレンチポリシリコンツェナーダイオードの断面である。ＮＰＮＰＮ（ＰＮＰＮＰ）形成は、共に接続された図３Ｂの複数のトレンチポリシリコンツェナーダイオード３８０に相当する。
【００３２】
図３Ｃは、本発明の実施形態による縦型トレンチポリシリコンツェナーダイオード３８１を含む単一ステージＥＳＤ保護回路３８０の概略図である。
【００３３】
図３Ｄは、本発明の実施形態による第１の縦型トレンチポリシリコンツェナーダイオード３９１、トレンチポリシリコン抵抗、および第２の縦型トレンチポリシリコンツェナーダイオード３９２を含むデュアルステージＥＳＤ保護回路３９０の概略図である。
【００３４】
図４は、本発明の実施形態による縦型トレンチポリシリコンダイオードを製造する例示的方法のフローチャートである。本発明の１つの実施形態では、プロセス４００の結果得られるトレンチポリシリコンツェナーダイオードをＥＳＤ保護に使用する。本発明の他の実施形態では、プロセス４００の結果得られるトレンチポリシリコンダイオードは、過電圧保護および／またはクランピング機能に使用される。温度検出のために使用することができるトレンチポリシリコンダイオードの製造のために方法４００を使用することができることはもちろんである。
【００３５】
ステップ４０２では、プロセス４００は、Ｎ＋（Ｐ＋）型基板上にＮ−（Ｐ−）型エピタキシャル領域を形成することを含む。
【００３６】
ステップ４０４では、プロセス４００は、Ｎ−（Ｐ−）型エピタキシャル領域内にトレンチを形成し、その上にＬＯＣＯＳ酸化物を成長させることを含む。本発明の１つの実施形態では、ステップ４０４で形成されたトレンチは、ＥＳＤトレンチである。本発明の１つの実施形態では、完成されたダイオード用の所望のブレークダウン電圧を支持するために、ＬＯＣＯＳ酸化物の厚みを変更することができる。
【００３７】
ステップ４０６では、プロセス４００は、ポリシリコンを堆積し、そして、ポリシリコンをエッチバックすることを含み、残りのポリシリコンは、ステップ４０４で形成されたトレンチの上面を充填する。
【００３８】
ステップ４０８では、プロセス４００は、Ｐ＋（Ｎ＋）型ＥＳＤインプラントをドーピングすることにより、ステップ４０６で形成されたトレンチポリシリコン内にＰ＋（Ｎ＋）型ポリシリコン領域を形成することを含む。本発明の１つの実施形態では、完成したダイオードのための所望のブレークダウン電圧およびＥＳＤ定格を達成するために、Ｐ＋（Ｎ＋）型ＥＳＤインプラントドーズを変更することができる。
【００３９】
ステップ４１０では、プロセス４００は、Ｎ＋（Ｐ＋）型ソースインプラントをドーピングすることにより、ステップ４０６で形成されたトレンチポリシリコン内にＮ＋（Ｐ＋）型ポリシリコン領域を形成することを含む。
【００４０】
ステップ４１２では、プロセス４００は、ボディ領域にダイオードを形成することを含み、ここにおいて、ダイオードの一部はトレンチの上面より低い。本発明の１つの実施形態では、一連のインプラントを行なうことによって、ダイオードを形成する。第１のＥＳＤインプラントを行って、トレンチ内に堆積されたポリシリコンをドーピングし（Ｐ＋（Ｎ＋）型ポリシリコン領域を形成する）、第２のソースインプラントを行って、トレンチ内に堆積されたポリシリコンをドーピングする（（Ｎ＋（Ｐ＋）型ポリシリコン領域を形成する）。
【００４１】
図５Ａは、本発明の実施形態による温度検出ための概略上面レイアウト図５００ａである。温度センサ５００ａは、縦型トレンチポリシリコンダイオード５１０および５２０を含む。トレンチポリシリコンダイオード５１０および５２０は、アンチパラレルに電気的に接続され、ピン１の５０２およびピン２の５０４に電気的に接続されている。
【００４２】
トレンチダイオード５１０は、Ｎ＋型ポリシリコン領域５１２と、Ｐ＋型ポリシリコン領域５１１の領域とを含む。ダイオード５１０は、コンタクト５１３を介してピン１（５０２）に電気的に接続され、コンタクト５１４を介してピン２（５０４）に電気的に接続されている。
【００４３】
トレンチダイオード５２０は、Ｎ＋型ポリシリコン領域５２１の領域およびＰ＋型ポリシリコン領域５２２の領域を含む。ダイオード５２０は、コンタクト５２３を介してピン１（５０２）に電気的に接続され、コンタクト５２４を介してピン２（５０４）に電気的に接続されている。
【００４４】
ピン１（５０２）とピン２（５０４）との間の電圧を測定することにより温度を決定することができる。ルックアップテーブルを使用して、複数の電圧に対応する温度を決定することができる。
【００４５】
図５Ｂは、図５Ａの例示的回路５００ｂの説明図である。トレンチポリシリコンダイオード５１０および５２０は、ピン１（５０２）およびピン２（５０４）に電気的に接続されている。ピン１（５０２）とピン２（５０４）との間で電圧を測定することができ、例えば、ルックアップテーブルによって対応する温度を決定することができる。本発明の実施形態によって、所定の電圧用の対応する温度を検索する多くの方法を使用することができることはもちろんである。
【００４６】
本発明の実施形態では、縦型トレンチポリシリコンダイオードを説明した。本発明は、特有の実施形態で説明されるとともに、そのような実施形態によって限定されるように解釈されるべきではなく、以下の特許請求の範囲によって解釈されることは当然である。
[付記]
概念１：
縦型トレンチポリシリコンダイオードを製造する方法であって、
Ｎ＋（Ｐ＋）型基板上にＮ−（Ｐ−）型エピタキシャル領域を形成すること；
前記エピタキシャル領域内にトレンチを形成すること；
前記トレンチ内に絶縁層を形成すること；
前記トレンチをポリシリコンで充填して、前記トレンチの上面を形成すること；
Ｐ＋（Ｎ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＰ＋（Ｎ＋）型領域を形成すること；
Ｎ＋（Ｐ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＮ＋（Ｐ＋）型領域を形成すること；
前記トレンチ内にポリシリコンダイオードを形成することであって、前記ダイオードの一部は、前記トレンチの前記上面より低い、
を備えた、方法。
概念２：
前記絶縁層は酸化物を含む、概念１に記載の方法。
概念３：
前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチＭＯＳＦＥＴトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、概念１〜２のいずれか１項に記載の方法。
概念４：
前記絶縁層は、厚みが数千Åであり、前記トレンチ内の前記絶縁層の厚みは、ブレークダウン電圧要件によって決まる、概念１〜２のいずれか１項に記載の方法。
概念５：
前記ダイオードの形成は、前記トランジスタのＭＯＳＦＥＴトレンチの形成より前である、概念１〜４のいずれか１項に記載の方法。
概念６：
前記ダイオードは、ツェナーダイオードある、概念１〜５のいずれか１項に記載の方法。
概念７：
前記ツェナーダイオードは、静電放電保護に使用される、概念６に記載の方法。
概念８：
前記ツェナーダイオードは、クランピング機能に使用される、概念６に記載の方法。
概念９：
前記ダイオードは、トレンチダイオードであり温度検出に使用される、概念１〜５のいずれか１項に記載の方法。
概念１０：
前記トレンチ内の前記Ｎ＋（Ｐ＋）型ドープドポリシリコンは、抵抗器として使用される、概念１〜９のいずれか１項に記載の方法。
概念１１：
静電放電保護を備えたトレンチポリシリコンダイオードであって、
Ｎ＋（Ｐ＋）型基板と；
前記基板上のＮ−（Ｐ−）型エピタキシャル領域と；
前記Ｎ−（Ｐ−）型エピタキシャル領域内に形成され、上面を備えたトレンチと；
前記トレンチの内側を覆う絶縁層と；
前記トレンチを充填して、前記トレンチの上面を形成するポリシリコンと；
Ｐ＋（Ｎ＋）型ＥＳＤインプラントによって形成された前記トレンチ内のＰ＋（Ｎ＋）型ドーピングポリシリコンと；
Ｎ＋（Ｐ＋）型ソースインプラントによって形成された前記トレンチ内のＮ＋（Ｐ＋）型ドーピングポリシリコンと；
ダイオードの一部が前記トレンチの前記上面より下方に形成されるように、前記トレンチ内に形成されたダイオードと、
を含む、トレンチポリシリコンダイオード。
概念１２：
前記絶縁層は酸化物を含む、概念１１に記載のトレンチポリシリコンダイオード。
概念１３：
前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチＭＯＳＦＥＴトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、概念１１〜１２のいずれか１項に記載のトレンチポリシリコンダイオード。
概念１４：
前記絶縁層は、厚みが数千Åであり、前記トレンチ内の前記絶縁層の厚みは、ブレークダウン電圧要件によって決まる、概念１１〜１２のいずれか１項に記載のトレンチポリシリコンダイオード。
概念１５：
前記ダイオードは、前記トランジスタのＭＯＳＦＥＴトレンチの形成より前に形成されている、概念１１〜１４のいずれか１項に記載のトレンチポリシリコンダイオード。
概念１６：
前記ダイオードは、ツェナーダイオードある、概念１１〜１５のいずれか１項に記載のトレンチポリシリコンダイオード。
概念１７：
前記ツェナーダイオードは、静電放電保護に使用される、概念１６に記載のトレンチポリシリコンダイオード。
概念１８：
前記ツェナーダイオードは、クランピング機能に使用される、概念１６に記載のトレンチポリシリコンダイオード。
概念１９：
前記ダイオードは、トレンチダイオードであり、温度検出に使用される、概念１１〜１５のいずれか１項に記載のトレンチポリシリコンダイオード。
概念２０：
前記トレンチ内の前記Ｎ＋（Ｐ＋）型ドープドポリシリコンは、抵抗器として使用される、概念１１〜１９のいずれか１項に記載のトレンチポリシリコンダイオード。
概念２１：
トレンチポリシリコンダイオードを製造する方法であって、
Ｎ＋（Ｐ＋）型基板上のＮ−（Ｐ−）型エピタキシャル領域内にトレンチを形成すること；
前記トレンチ内に絶縁層を形成することであって、前記絶縁層は、前記トレンチの内側を覆い；
前記トレンチ内をポリシリコンで充填し、前記トレンチの上面を形成すること；
前記ボディ領域内にダイオードを形成することであって、前記ダイオードの一部は、前記トレンチの前記上面より低い、
を備えた、方法。
概念２２：
概念２１に記載の方法であって、
前記Ｎ−（Ｐ−）型エピタキシャル領域内に複数のツェナーダイオードを形成し、前記複数のツェナーダイオードを並列に接続して、前記トランジスタを静電放電から保護するステップをさらに含む、方法。
概念２３：
前記絶縁層は酸化物を含む、概念２１〜２２のいずれか１項に記載の方法。
概念２４：
前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチＭＯＳＦＥＴトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、概念２１〜２３のいずれか１項に記載の方法。
概念２５：
前記絶縁層は、厚みが数千Åであり、前記トレンチ内の絶縁層の厚みは、ブレークダウン電圧要件によって決まる、概念２１〜２３のいずれか１項に記載の方法。
概念２６：
前記ダイオードの形成は、前記トランジスタのＭＯＳＦＥＴトレンチの形成より前に行う、概念２１〜２５のいずれか１項に記載の方法。
概念２７：
前記ダイオードはツェナーダイオードある、概念２１に記載の方法。
概念２８：
前記ツェナーダイオードは静電放電保護に使用される、概念２７に記載の方法。
概念２９：
前記ツェナーダイオードはクランピング機能に使用される、概念２７に記載の方法。
概念３０：
前記ダイオードはトレンチダイオードであり温度検出に使用される、概念２１〜２６のいずれか１項に記載の方法。
概念３１：
前記トレンチ内の前記Ｎ＋（Ｐ＋）型ドープドポリシリコンは、抵抗器として使用される、概念２１〜３０のいずれか１項に記載の方法。
概念３２：
第１のピンおよび第２のピンに電気的に接続された第１のトレンチポリシリコンダイオードと、
前記第１のピンおよび前記第２のピンに接続された第２のトレンチポリシリコンダイオードと、
を含む温度センサであって、
前記第１のトレンチポリシリコンダイオードの一部は、Ｎ−（Ｐ−）型エピタキシャル領域の表面の下にあり、
前記第１のトレンチポリシリコンダイオード及び前記第２のトレンチポリシリコンダイオードはアンチパラレルに接続されており、前記第１のピンと前記第２のピンの間で測定された電圧によって温度を決定することができ、前記第２のトレンチポリシリコンダイオードの一部が、前記Ｎ−（Ｐ−）型エピタキシャル領域の表面の下にある、
温度センサ。
概念３３：
前記第１のトレンチダイオードおよび第２のトレンチダイオードは、トレンチポリシリコンダイオードである、概念３２に記載の温度センサ。
概念３４：
複数の電圧と対応する温度値を含むルックアップテーブルをさらに含む、概念３２、３３のいずれか１項に記載の温度センサ。
概念３５：
前記第１のダイオードおよび第２のダイオードは、Ｐ＋型ポリシリコン領域およびＮ＋型ポリシリコン領域を含む、概念３２〜３４のいずれか１項に記載の温度センサ。
【図面の簡単な説明】
【００４７】
添付図面は、組み込まれて本明細書の一部を形成しており、本発明の実施形態を説明し、詳細な説明とともに本発明の原理を説明する役目をする。
【図１Ａ】図１Ａは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｂ】図１Ｂは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｃ】図１Ｃは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｄ】図１Ｄは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｅ】図１Ｅは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｆ】図１Ｆは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｇ】図１Ｇは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｈ】図１Ｈは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｉ】図１Ｉは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｊ】図１Ｊは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｋ】図１Ｋは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｌ】図１Ｌは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図２Ａ】図２Ａは、本発明の実施形態による例示的な単一ストライプトレンチポリシリコンツェナーダイオードセルのレイアウトの説明図である。
【図２Ｂ】図２Ｂは、本発明の実施形態による単一ストライプトレンチポリシリコンツェナーダイオードの第１の断面図の説明図である。
【図２Ｃ】本発明の実施形態による単一ストライプトレンチポリシリコンツェナーダイオードの第２の断面図の説明図である。
【図３Ａ】図３Ａは、単一ストライプトレンチポリシリコンツェナーダイオードと比較して、トレンチポリシリコンツェナーダイオードのブレークダウン電圧を２倍にするための、本発明の実施形態によるダブルストライプトレンチポリシリコンツェナーダイオードセルのレイアウトの説明図である。トレンチポリシリコンツェナーダイオードのブレークダウン電圧がより高いと、より多くのストライプトレンチポリシリコンツェナーダイオードセルのレイアウトを設計することができる。
【図３Ｂ】図３Ｂは、本発明の実施形態によるダブルストライプトレンチポリシリコンツェナーダイオードの断面図の説明図である。
【図３Ｃ】図３Ｃは、本発明の実施形態によるＥＳＤ保護用の例示的な単一ステージトレンチポリシリコンツェナーダイオードの概略図である。
【図３Ｄ】図３Ｄは、本発明の実施形態によるＥＳＤ保護用の例示的なデュアルステージポリシリコンツェナーダイオードの概略図である。
【図４】図４は、本発明の実施形態によるトレンチポリシリコンダイオードを製造する例示的方法のプロセスフローチャートである。
【図５Ａ】図５Ａは、本発明の実施形態による縦型トレンチダイオードを含む、例示的な検出温度の概略上面レイアウト図である。
【図５Ｂ】図５Ｂは、本発明の実施形態による縦型トレンチポリシリコンダイオードを含む温度検出回路の説明図である。
【背景技術】
【０００１】
金属酸化物半導体（ＭＯＳ）集積回路（ＩＣ）およびディスクリートパワーＭＯＳトランジスタは、ＭＯＳトランジスタのゲートを介して入力信号を受ける。ゲート端子に高電圧入力信号が印加されると、ゲート酸化物層は、高電圧に耐えることができずブレークダウンする可能性がある。半導体装置が人間や機械によって運ばれる際に、通常の入力電圧より高い電圧が生じて、装置に破損をもたらす可能性がある。
【０００２】
とはいえ、異常に高い電圧の原因は多い。例えば、表面の摩擦によって、あるいは、ＩＣもしくはディスクリートＭＯＳトランジスタがプラスチック包装から出される場合に電荷が生成する可能性がある。静電気は、数百ボルトから数千ボルトに及ぶ可能性がある。そのような高電圧が、ＩＣのピンまたはディスクリートパッケージに印加されると、パッケージ内でトランジスタのゲート酸化物層の電圧ブレークダウンが生じ、トランジスタが動作しなくなることをもたらす場合がある。その結果、ＩＣ全体またはディスクリートＭＯＳトランジスタが動作しなくなることもあり得る。
【０００３】
ＭＯＳトランジスタに対するそのようなダメージを防ぐために、ＩＣのピンまたはディスクリートＭＯＳトランジスタパッケージに保護回路が接続されている。そのような保護回路は、通常、各入力／出力（Ｉ／Ｏ）パッドと集積回路との間に接続されている。保護回路は、高電圧がＩ／Ｏパッドに印加された時に作動するように設計されている。従って、これらの保護回路は、電気路を、例えば、接地にもたらして、高いスパイク電圧によって引き起こされる高いスパイク電流を安全に放電し、ＭＯＳトランジスタをゲート酸化膜のダメージから保護する。
【０００４】
表面に形成されたポリシリコンツェナーダイオードは、パワートレンチＭＯＳトランジスタにおいてＥＳＤ（静電放電）保護のために好ましい。しかし、半導体ＩＣおよび装置の特徴寸法が低減されるにつれ、リソグラフィモジュールが小さな特徴をプリントし、それによって、より高いセル密度を達成するために平坦面を有することが重要である。従来の表面に形成されたポリシリコンツェナーダイオードは、表面トポロジーを増加させ、それは、リソグラフィにおける小さな特徴をプリントする能力を制限する。
【発明の開示】
【０００５】
本発明の実施形態は、トレンチポリシリコンダイオードを製造する方法を含む。この方法は、Ｎ＋（Ｐ＋）型基板上のＮ−チャネル（Ｐ−チャネル）トレンチＭＯＳＦＥＴのドレイン−ソース間ブレークダウン電圧要件によって決まるＮ−（Ｐ−）型エピタキシャル層を形成すること、Ｎ−（Ｐ−）型エピタキシャル領域内にトレンチを形成すること、トレンチの内側を覆う厚い酸化物絶縁層を成長させること、を含む。この方法は、さらに、トレンチをポリシリコンで充填すること、ポリシリコンをエッチバックしてトレンチの上面を形成すること、トレンチポリシリコン領域内にダイオードを形成することであって、前記ダイオードの一部が前記トレンチの上面より低い、を含む。
【０００６】
本発明の実施形態は、さらに、静電放電保護を備えたトレンチＭＯＳＦＥＴを含む。トレンチＭＯＳＦＥＴは、Ｎ＋（Ｐ＋）型基板上のＮ−チャンネル（Ｐ−チャンネル）トレンチＭＯＳＦＥＴのドレイン−ソース間ブレークダウン電圧要件によって決まるＮ−（Ｐ−）型エピタキシャル領域を含む。トレンチは、Ｎ−（Ｐ−）型エピタキシャル領域に形成され、ここで、トレンチは上面を含む。トレンチ上にゲート酸化物層を成長させ、ゲートポリシリコンが堆積され、そして、エッチバックされて、トレンチＭＯＳＦＥＴのゲートが形成される。トレンチＭＯＳＦＥＴは、さらに、Ｎ−（Ｐ−）型エピタキシャル領域内に形成されたＰ（Ｎ）型ボディ、および、Ｐ（Ｎ）型ボディに形成されたＮ＋（Ｐ＋）型ソースを含む。
【０００７】
本発明のトレンチポリシリコンダイオードは、シリコン内にポリシリコンツェナーダイオード構造を位置させることにより、シリコン表面のトポロジーを著しく低下させる。従来のポリシリコンツェナーダイオード構造は、シリコンの表面に位置されており、シリコンのトポロジーを増加させて、リソグラフィの特徴寸法を制限するとともに、セル密度を低下させる。本発明の１つの実施形態では、ストライプトレンチソースブロックを変更することで、ポリシリコンツェナーダイオード構造の異なるブレークダウン電圧を指定することができる。本発明の１つの実施形態において、より多くのトレンチポリシリコンツェナーダイオードセルを並列に接続することで、異なるＥＳＤ定格を指定することができる。本発明の１つの実施形態においては、トレンチポリシリコンダイオードは、保護機能、クランピング機能および温度検出機能に使用することもできる。
【０００８】
本発明の実施形態は、トレンチポリシリコンダイオードを製造する方法を含む。方法は、Ｎ＋（Ｐ＋）型基板上にＮ−（Ｐ−）型エピタキシャル領域を形成すること、Ｎ−（Ｐ−）型エピタキシャル領域内にトレンチを形成することを含む。この方法は、さらに、トレンチ内に絶縁層を形成することと、トレンチをポリシリコンで充填してトレンチの上面を形成することを含む。この方法は、さらに、トレンチにＰ＋（Ｎ＋）型ドープドポリシリコン領域およびＮ＋（Ｐ＋）型ドープドポリシリコン領域を形成することと、トレンチ内にダイオードを形成することであって、前記ダイオードの一部が前記トレンチの前記上面より低い、を含む。
【発明を実施するための形態】
【０００９】
本発明による種々の実施形態について以下に詳細に説明し、それらの例を添付図面において説明する。本発明は、これらの実施形態と共に説明されるが、それらは、本発明をこれらの実施形態に限定することを意図しないことが理解される。一方、本発明は、代替、変更および均等物を包含するように意図され、これらは、添付の特許請求の範囲によって定義される本発明の趣旨および範囲内に包含されるであろう。さらに、本発明の以下の詳細な説明では、多くの具体的な詳細を本発明について完全な理解をもたらすために説明する。しかし、本発明は、これらの具体的な詳細事項なしで実施されてもよいことは明らかである。他の例では、周知の方法、手順、構成要素および回路は、本発明の態様を不必要に不明瞭にすることを避けるため、詳細に示されていない。
【００１０】
本発明の実施形態は、トレンチポリシリコンダイオードの方法および構造を含む。本発明のトレンチポリシリコンダイオードは、シリコン内にトレンチポリシリコンダイオード構造を配置することにより、シリコン表面のトポロジーを著しく低下させる。従来のポリシリコンダイオード構造は、シリコンの表面に配置され、シリコンのトポロジーを増加させて、セル密度を低下させる。本発明の１つの実施形態では、ダイオードインプランテーションを変更することで、トレンチポリシリコンツェナーダイオード構造の異なるブレークダウン電圧を設定することができる。本発明の１つの実施形態では、一連の連続するダイオード部材の和を変更することで、トレンチポリシリコンツェナーダイオード構造の異なるブレークダウン電圧を設定することができる。本発明の１つの実施形態では、トレンチポリシリコンツェナーダイオードは、ＥＳＤ保護のために形成される。本発明の１つの実施形態では、ＥＳＤ定格を設定するために、より多くのトレンチポリシリコンツェナーダイオードセルを並列に接続することができる。本発明の１つの実施形態では、トレンチポリシリコンダイオードは、温度検出機能として使用することができる。本発明の１つの実施形態では、トレンチポリシリコンツェナーダイオードは、ソース−ドレイン過電圧保護機能およびクランピング機能に使用することができる。
【００１１】
図１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇ、１Ｈ、１Ｉ、１Ｊ、１Ｋおよび１Ｌは、本発明の実施形態による縦型トレンチポリシリコンダイオードを製造する例示的な方法で行われる種々のステップの説明図である。
【００１２】
図１Ａにおいて、従来のＮ＋（Ｐ＋）型ドープド基板１０１上に、Ｎ−（Ｐ−）型ドープドエピタキシャル領域１０２が形成されている。Ｎ−（Ｐ−）型エピタキシャル領域１０２上に酸化物パッド１０３が形成されている。本発明の１つの実施形態では、酸化物パッドは、厚みがおよそ３００Åである。本発明の１つの実施形態では、酸化物パッドは、ＳｉＯ２を含む。酸化物パッド１０３上に窒化ケイ素層１０４が形成されている。本発明の１つの実施形態では、窒化ケイ素層１０４は、厚みがおよそ２０００Åである。
【００１３】
フォトレジスト層１０５を使用して、トレンチ１２０の位置を覆い隠す。図１Ａは、トレンチ形成後の半導体装置の説明図である。本発明の１つの実施形態では、トレンチ１２０は、静電放電（ＥＳＤ）トレンチである。本発明の他の実施形態では、トレンチ１２０は、クランピング機能や温度検出機能に使用されるトレンチダイオードの一部である。
【００１４】
図１Ｂでは、（図１Ａの）フォトレジスト層１０５を取り除き、トレンチ１２０の内部に絶縁層１２２を形成する。本発明の１つの実施形態では、絶縁層は、ＬＯＣＯＳ（シリコンの局所的酸化）酸化物を含む。本発明の１つの実施形態では、絶縁層は、厚みが３０００Åである。本発明の１つの実施形態では、絶縁層１２２の厚みは、ツェナーダイオードと保護されるデバイスとの間の良好な絶縁のために、保護されるデバイスの所望のドレイン−ソース間ブレークダウン定格によって決まる。例えば、より厚い絶縁層１２２は、より薄い絶縁層１２２より高い絶縁定格をもたらす。本発明の１つの実施形態では、３０００Åの絶縁層１２２は、４０ボルトより大きいブレークダウン電圧（ＢＶ）を備える。本発明の１つの実施形態では、絶縁層１２２は、窒化ケイ素層１０４の上面には形成されない。
【００１５】
図１Ｃにおいて、ポリシリコン層１４０を堆積してトレンチ１２０を充填する。本発明の１つの実施形態では、ポリシリコン層１４０は、厚みが１．５ミクロンであり、その厚みは、トレンチ幅によって変更することができる。ポリシリコン層１４０は、絶縁層１２２を覆って堆積されている。本発明の１つの実施形態では、ポリシリコン層は、窒化ケイ素層１０４の表面を覆って堆積されている。本発明の実施形態では、窒化ケイ素層１０４は、エッチストップとしての機能を果たす。図１Ｃは、ポリシリコン層１４０のエッチバック後の説明図である。残ったポリシリコン１４０は、トレンチ１２０を充填している。本発明の１つの実施形態では、トレンチは、トレンチの上面が、Ｎ−（Ｐ−）型エピタキシャル領域の最上層と同じ高さであるように充填されている。
【００１６】
図１Ｄでは、窒化ケイ素層１０４および酸化物パッド層１０３を取り除く。本発明の１つの実施形態では、バッファ酸化物エッチまたはＨＦエッチを使用して、酸化物パッド層１０３を取り除く。
【００１７】
図１Ｅにおいて、ダイオード（ＥＳＤ）トレンチ１２０に隣接して、１つあるいは複数のＭＯＳＦＥＴトランジスタトレンチ１５５を形成する。ＭＯＳＦＥＴトランジスタトレンチ１５５に関する位置をトレンチマスク（フォトレジスト)１５０が覆い隠す。本発明の１つの実施形態では、従来の製造プロセスを使用して、ＭＯＳＦＥＴトレンチ１５５を形成する。
【００１８】
図１Ｆにおいて、フォトレジスト１５５を取り除き、ゲート酸化物層１６０を形成し、ＭＯＳＦＥＴトレンチ１５５の内側を覆う。ダイオード（ＥＳＤ）トレンチ１２０を充填するポリシリコン１４０の上面にもゲート酸化物層１６０を形成する。ゲート酸化物層１６０を覆ってゲートポリシリコン層１６１を堆積する。本発明の１つの実施形態では、ゲートポリシリコン１６１は、厚みがおよそ１ミクロンである。本発明の１つの実施形態では、このステップでゲートドーピングを行なうことができる。
【００１９】
図１Ｇでは、ゲートポリシリコン１６１をエッチバックし、ゲートポリシリコン１６１の残りの部分が、ＭＯＳＦＥＴトレンチ１５５を充填する。
【００２０】
図１Ｈでは、マスク１７０を使用して、ＥＳＤインプラント１７１からＭＯＳＦＥＴトレンチ１５５を保護し、Ｐ＋（Ｎ＋）型トレンチポリシリコンダイオードを形成する。ＥＳＤインプラントを変更して、本発明のトレンチポリシリコンダイオードの特性を調整することができる。例えば、ダイオードの異なるブレークダウン電圧のために異なるインプラントドーズを使用することができる。
【００２１】
図１Ｉでは、ボディインプラントを行って、Ｐ（Ｎ）型ボディ領域１７５を形成する。本発明の１つの実施形態では、ボディブロックマスクを使用して、ボディインプラント領域を形成する。本発明の１つの実施形態では、ボディインプラントは、インプランテーション後に打ち込まれる。
【００２２】
図１Ｊでは、ソースブロックマスクを使用して、ソースインプラント領域を形成し、Ｎ＋（Ｐ＋）型シリコン領域１８０を形成する。同時に、ソースインプラントを使用して、トレンチポリシリコンダイオードのＮ＋（Ｐ＋）型ポリシリコン領域を形成する。図１Ｇのブロックされていないポリシリコン領域１４０は、ここで、Ｎ＋（Ｐ＋）型ドープド領域である。
【００２３】
図１Ｋおよび１Ｌでは、トレンチトランジスタ１５５を従来のようにして完成する。図１Ｋでは、ＬＴＯ（low temperature oxide）＋ＢＰＳＧ（boron phosphorous silicate glass）層１８１を形成し、ソース電極およびゲート電極をパターン形成する。本発明の１つの実施形態では、コンタクトマスクをコンタクトインプラント中に使用して、コンタクトを形成する。コンタクト形成後に、本発明の１つの実施形態では、クランピング機能を望む場合、クランピングインプラントを行なうことができる。
【００２４】
図１Ｌでは、メタライゼーション１９９を行って、ＭＯＳＦＥＴトランジスタのソース／ドレイン側１８９およびＥＳＤ側１９０を完成する。
【００２５】
図２Ａは、本発明の実施形態による単一ストライプ縦型トレンチポリシリコンツェナーダイオードセルのレイアウトの説明図である。１つのツェナーダイオード電極は、金属領域２００、Ｎ＋（Ｐ＋）型ポリシリコン領域２０３、ゲートコンタクト２０４を含む。接地側２０６は、また、Ｎ＋（Ｐ＋）型ポリシリコン領域２０３、および接地コンタクト２１４を含む。Ｐ＋（Ｎ＋）型ポリシリコン領域２０１は、Ｎ＋（Ｐ＋）型ポリシリコン領域２０３間にある。
【００２６】
ＮＰＮ（ＰＮＰ）（例えば、Ｎ＋（Ｐ＋）２０３、Ｐ＋（Ｎ＋）２０１、Ｎ＋（Ｐ＋）２０３）領域は、本発明のトレンチポリシリコンツェナーダイオードを形成する。トレンチポリシリコンの１つの実施形態では、本発明のツェナーダイオードは、ＥＳＤ保護に使用される。本発明の１つの実施形態において、異なるＥＳＤ保護定格を達成するために、複数のポリシリコントレンチツェナーダイオードを接続（例えば、並列に）することができる。
【００２７】
本発明の他の実施形態では、本発明のトレンチポリシリコンツェナーダイオードを、クランピング機能に使用する。本発明の他の実施形態では、本発明のトレンチポリシリコンダイオードを、温度検出のために使用することができる。図２Ａのトレンチポリシリコンツェナーダイオードの断面は、Ａ２１０〜Ａ’２１６の線に沿ってツェナーダイオードを二分して断面視することができる（図２Ｂで説明するように）。
【００２８】
図２Ｂは、（図２Ａの）Ａ２１０〜Ａ’２１６における図２Ａの縦型トレンチポリシリコンダイオードの第１の断面である。ＮＰＮ（ＰＮＰ）形成は、図２Ｂのトレンチポリシリコンツェナーダイオード２８０に相当する。
【００２９】
図２Ｃは、（図２Ａの）Ｂ２１１〜Ｂ’２１７における図２Ａの縦型トレンチポリシリコンダイオードの第２の断面である。
【００３０】
図３Ａは、本発明の実施形態によるダブルストライプ縦型トレンチポリシリコンツェナーダイオードセルのレイアウトの説明図である。ゲート側３００は、Ｎ＋（Ｐ＋）型ポリシリコン領域３０３およびゲートコンタクト３０４を含む。接地側３０６は、Ｎ＋（Ｐ＋）型ポリシリコン領域３０３および接地コンタクト３１４を含む。２つのＰ＋（Ｎ＋）型ポリシリコン領域３０１は、Ｎ＋（Ｐ＋）型ポリシリコン領域２０３間にある。２つのＰ＋（Ｎ＋）型ポリシリコン領域３０１間に、他のＮ＋（Ｐ＋）型ポリシリコン領域３０３がある。ＮＰＮＰＮ（ＰＮＰＮＰ）領域は、本発明の複数のトレンチポリシリコンダイオードを形成する。本発明の１つの実施形態において、複数のトレンチポリシリコンダイオードを接続し、ＥＳＤ保護に使用する。図３Ａのトレンチポリシリコンツェナーダイオードの断面は、Ｃ３１０〜Ｃ３１６（図３Ｂで説明するように）の線に沿ってツェナーダイオードを二分して断面視することができる。
【００３１】
図３Ｂは、Ｃ３１０〜Ｃ’３１６（図３Ａの）における図３Ａの縦型トレンチポリシリコンツェナーダイオードの断面である。ＮＰＮＰＮ（ＰＮＰＮＰ）形成は、共に接続された図３Ｂの複数のトレンチポリシリコンツェナーダイオード３８０に相当する。
【００３２】
図３Ｃは、本発明の実施形態による縦型トレンチポリシリコンツェナーダイオード３８１を含む単一ステージＥＳＤ保護回路３８０の概略図である。
【００３３】
図３Ｄは、本発明の実施形態による第１の縦型トレンチポリシリコンツェナーダイオード３９１、トレンチポリシリコン抵抗、および第２の縦型トレンチポリシリコンツェナーダイオード３９２を含むデュアルステージＥＳＤ保護回路３９０の概略図である。
【００３４】
図４は、本発明の実施形態による縦型トレンチポリシリコンダイオードを製造する例示的方法のフローチャートである。本発明の１つの実施形態では、プロセス４００の結果得られるトレンチポリシリコンツェナーダイオードをＥＳＤ保護に使用する。本発明の他の実施形態では、プロセス４００の結果得られるトレンチポリシリコンダイオードは、過電圧保護および／またはクランピング機能に使用される。温度検出のために使用することができるトレンチポリシリコンダイオードの製造のために方法４００を使用することができることはもちろんである。
【００３５】
ステップ４０２では、プロセス４００は、Ｎ＋（Ｐ＋）型基板上にＮ−（Ｐ−）型エピタキシャル領域を形成することを含む。
【００３６】
ステップ４０４では、プロセス４００は、Ｎ−（Ｐ−）型エピタキシャル領域内にトレンチを形成し、その上にＬＯＣＯＳ酸化物を成長させることを含む。本発明の１つの実施形態では、ステップ４０４で形成されたトレンチは、ＥＳＤトレンチである。本発明の１つの実施形態では、完成されたダイオード用の所望のブレークダウン電圧を支持するために、ＬＯＣＯＳ酸化物の厚みを変更することができる。
【００３７】
ステップ４０６では、プロセス４００は、ポリシリコンを堆積し、そして、ポリシリコンをエッチバックすることを含み、残りのポリシリコンは、ステップ４０４で形成されたトレンチの上面を充填する。
【００３８】
ステップ４０８では、プロセス４００は、Ｐ＋（Ｎ＋）型ＥＳＤインプラントをドーピングすることにより、ステップ４０６で形成されたトレンチポリシリコン内にＰ＋（Ｎ＋）型ポリシリコン領域を形成することを含む。本発明の１つの実施形態では、完成したダイオードのための所望のブレークダウン電圧およびＥＳＤ定格を達成するために、Ｐ＋（Ｎ＋）型ＥＳＤインプラントドーズを変更することができる。
【００３９】
ステップ４１０では、プロセス４００は、Ｎ＋（Ｐ＋）型ソースインプラントをドーピングすることにより、ステップ４０６で形成されたトレンチポリシリコン内にＮ＋（Ｐ＋）型ポリシリコン領域を形成することを含む。
【００４０】
ステップ４１２では、プロセス４００は、ボディ領域にダイオードを形成することを含み、ここにおいて、ダイオードの一部はトレンチの上面より低い。本発明の１つの実施形態では、一連のインプラントを行なうことによって、ダイオードを形成する。第１のＥＳＤインプラントを行って、トレンチ内に堆積されたポリシリコンをドーピングし（Ｐ＋（Ｎ＋）型ポリシリコン領域を形成する）、第２のソースインプラントを行って、トレンチ内に堆積されたポリシリコンをドーピングする（（Ｎ＋（Ｐ＋）型ポリシリコン領域を形成する）。
【００４１】
図５Ａは、本発明の実施形態による温度検出ための概略上面レイアウト図５００ａである。温度センサ５００ａは、縦型トレンチポリシリコンダイオード５１０および５２０を含む。トレンチポリシリコンダイオード５１０および５２０は、アンチパラレルに電気的に接続され、ピン１の５０２およびピン２の５０４に電気的に接続されている。
【００４２】
トレンチダイオード５１０は、Ｎ＋型ポリシリコン領域５１２と、Ｐ＋型ポリシリコン領域５１１の領域とを含む。ダイオード５１０は、コンタクト５１３を介してピン１（５０２）に電気的に接続され、コンタクト５１４を介してピン２（５０４）に電気的に接続されている。
【００４３】
トレンチダイオード５２０は、Ｎ＋型ポリシリコン領域５２１の領域およびＰ＋型ポリシリコン領域５２２の領域を含む。ダイオード５２０は、コンタクト５２３を介してピン１（５０２）に電気的に接続され、コンタクト５２４を介してピン２（５０４）に電気的に接続されている。
【００４４】
ピン１（５０２）とピン２（５０４）との間の電圧を測定することにより温度を決定することができる。ルックアップテーブルを使用して、複数の電圧に対応する温度を決定することができる。
【００４５】
図５Ｂは、図５Ａの例示的回路５００ｂの説明図である。トレンチポリシリコンダイオード５１０および５２０は、ピン１（５０２）およびピン２（５０４）に電気的に接続されている。ピン１（５０２）とピン２（５０４）との間で電圧を測定することができ、例えば、ルックアップテーブルによって対応する温度を決定することができる。本発明の実施形態によって、所定の電圧用の対応する温度を検索する多くの方法を使用することができることはもちろんである。
【００４６】
本発明の実施形態では、縦型トレンチポリシリコンダイオードを説明した。本発明は、特有の実施形態で説明されるとともに、そのような実施形態によって限定されるように解釈されるべきではなく、以下の特許請求の範囲によって解釈されることは当然である。
[付記]
概念１：
縦型トレンチポリシリコンダイオードを製造する方法であって、
Ｎ＋（Ｐ＋）型基板上にＮ−（Ｐ−）型エピタキシャル領域を形成すること；
前記エピタキシャル領域内にトレンチを形成すること；
前記トレンチ内に絶縁層を形成すること；
前記トレンチをポリシリコンで充填して、前記トレンチの上面を形成すること；
Ｐ＋（Ｎ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＰ＋（Ｎ＋）型領域を形成すること；
Ｎ＋（Ｐ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＮ＋（Ｐ＋）型領域を形成すること；
前記トレンチ内にポリシリコンダイオードを形成することであって、前記ダイオードの一部は、前記トレンチの前記上面より低い、
を備えた、方法。
概念２：
前記絶縁層は酸化物を含む、概念１に記載の方法。
概念３：
前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチＭＯＳＦＥＴトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、概念１〜２のいずれか１項に記載の方法。
概念４：
前記絶縁層は、厚みが数千Åであり、前記トレンチ内の前記絶縁層の厚みは、ブレークダウン電圧要件によって決まる、概念１〜２のいずれか１項に記載の方法。
概念５：
前記ダイオードの形成は、前記トランジスタのＭＯＳＦＥＴトレンチの形成より前である、概念１〜４のいずれか１項に記載の方法。
概念６：
前記ダイオードは、ツェナーダイオードある、概念１〜５のいずれか１項に記載の方法。
概念７：
前記ツェナーダイオードは、静電放電保護に使用される、概念６に記載の方法。
概念８：
前記ツェナーダイオードは、クランピング機能に使用される、概念６に記載の方法。
概念９：
前記ダイオードは、トレンチダイオードであり温度検出に使用される、概念１〜５のいずれか１項に記載の方法。
概念１０：
前記トレンチ内の前記Ｎ＋（Ｐ＋）型ドープドポリシリコンは、抵抗器として使用される、概念１〜９のいずれか１項に記載の方法。
概念１１：
静電放電保護を備えたトレンチポリシリコンダイオードであって、
Ｎ＋（Ｐ＋）型基板と；
前記基板上のＮ−（Ｐ−）型エピタキシャル領域と；
前記Ｎ−（Ｐ−）型エピタキシャル領域内に形成され、上面を備えたトレンチと；
前記トレンチの内側を覆う絶縁層と；
前記トレンチを充填して、前記トレンチの上面を形成するポリシリコンと；
Ｐ＋（Ｎ＋）型ＥＳＤインプラントによって形成された前記トレンチ内のＰ＋（Ｎ＋）型ドーピングポリシリコンと；
Ｎ＋（Ｐ＋）型ソースインプラントによって形成された前記トレンチ内のＮ＋（Ｐ＋）型ドーピングポリシリコンと；
ダイオードの一部が前記トレンチの前記上面より下方に形成されるように、前記トレンチ内に形成されたダイオードと、
を含む、トレンチポリシリコンダイオード。
概念１２：
前記絶縁層は酸化物を含む、概念１１に記載のトレンチポリシリコンダイオード。
概念１３：
前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチＭＯＳＦＥＴトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、概念１１〜１２のいずれか１項に記載のトレンチポリシリコンダイオード。
概念１４：
前記絶縁層は、厚みが数千Åであり、前記トレンチ内の前記絶縁層の厚みは、ブレークダウン電圧要件によって決まる、概念１１〜１２のいずれか１項に記載のトレンチポリシリコンダイオード。
概念１５：
前記ダイオードは、前記トランジスタのＭＯＳＦＥＴトレンチの形成より前に形成されている、概念１１〜１４のいずれか１項に記載のトレンチポリシリコンダイオード。
概念１６：
前記ダイオードは、ツェナーダイオードある、概念１１〜１５のいずれか１項に記載のトレンチポリシリコンダイオード。
概念１７：
前記ツェナーダイオードは、静電放電保護に使用される、概念１６に記載のトレンチポリシリコンダイオード。
概念１８：
前記ツェナーダイオードは、クランピング機能に使用される、概念１６に記載のトレンチポリシリコンダイオード。
概念１９：
前記ダイオードは、トレンチダイオードであり、温度検出に使用される、概念１１〜１５のいずれか１項に記載のトレンチポリシリコンダイオード。
概念２０：
前記トレンチ内の前記Ｎ＋（Ｐ＋）型ドープドポリシリコンは、抵抗器として使用される、概念１１〜１９のいずれか１項に記載のトレンチポリシリコンダイオード。
概念２１：
トレンチポリシリコンダイオードを製造する方法であって、
Ｎ＋（Ｐ＋）型基板上のＮ−（Ｐ−）型エピタキシャル領域内にトレンチを形成すること；
前記トレンチ内に絶縁層を形成することであって、前記絶縁層は、前記トレンチの内側を覆い；
前記トレンチ内をポリシリコンで充填し、前記トレンチの上面を形成すること；
前記ボディ領域内にダイオードを形成することであって、前記ダイオードの一部は、前記トレンチの前記上面より低い、
を備えた、方法。
概念２２：
概念２１に記載の方法であって、
前記Ｎ−（Ｐ−）型エピタキシャル領域内に複数のツェナーダイオードを形成し、前記複数のツェナーダイオードを並列に接続して、前記トランジスタを静電放電から保護するステップをさらに含む、方法。
概念２３：
前記絶縁層は酸化物を含む、概念２１〜２２のいずれか１項に記載の方法。
概念２４：
前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチＭＯＳＦＥＴトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、概念２１〜２３のいずれか１項に記載の方法。
概念２５：
前記絶縁層は、厚みが数千Åであり、前記トレンチ内の絶縁層の厚みは、ブレークダウン電圧要件によって決まる、概念２１〜２３のいずれか１項に記載の方法。
概念２６：
前記ダイオードの形成は、前記トランジスタのＭＯＳＦＥＴトレンチの形成より前に行う、概念２１〜２５のいずれか１項に記載の方法。
概念２７：
前記ダイオードはツェナーダイオードある、概念２１に記載の方法。
概念２８：
前記ツェナーダイオードは静電放電保護に使用される、概念２７に記載の方法。
概念２９：
前記ツェナーダイオードはクランピング機能に使用される、概念２７に記載の方法。
概念３０：
前記ダイオードはトレンチダイオードであり温度検出に使用される、概念２１〜２６のいずれか１項に記載の方法。
概念３１：
前記トレンチ内の前記Ｎ＋（Ｐ＋）型ドープドポリシリコンは、抵抗器として使用される、概念２１〜３０のいずれか１項に記載の方法。
概念３２：
第１のピンおよび第２のピンに電気的に接続された第１のトレンチポリシリコンダイオードと、
前記第１のピンおよび前記第２のピンに接続された第２のトレンチポリシリコンダイオードと、
を含む温度センサであって、
前記第１のトレンチポリシリコンダイオードの一部は、Ｎ−（Ｐ−）型エピタキシャル領域の表面の下にあり、
前記第１のトレンチポリシリコンダイオード及び前記第２のトレンチポリシリコンダイオードはアンチパラレルに接続されており、前記第１のピンと前記第２のピンの間で測定された電圧によって温度を決定することができ、前記第２のトレンチポリシリコンダイオードの一部が、前記Ｎ−（Ｐ−）型エピタキシャル領域の表面の下にある、
温度センサ。
概念３３：
前記第１のトレンチダイオードおよび第２のトレンチダイオードは、トレンチポリシリコンダイオードである、概念３２に記載の温度センサ。
概念３４：
複数の電圧と対応する温度値を含むルックアップテーブルをさらに含む、概念３２、３３のいずれか１項に記載の温度センサ。
概念３５：
前記第１のダイオードおよび第２のダイオードは、Ｐ＋型ポリシリコン領域およびＮ＋型ポリシリコン領域を含む、概念３２〜３４のいずれか１項に記載の温度センサ。
【図面の簡単な説明】
【００４７】
添付図面は、組み込まれて本明細書の一部を形成しており、本発明の実施形態を説明し、詳細な説明とともに本発明の原理を説明する役目をする。
【図１Ａ】図１Ａは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｂ】図１Ｂは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｃ】図１Ｃは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｄ】図１Ｄは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｅ】図１Ｅは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｆ】図１Ｆは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｇ】図１Ｇは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｈ】図１Ｈは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｉ】図１Ｉは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｊ】図１Ｊは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｋ】図１Ｋは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図１Ｌ】図１Ｌは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。
【図２Ａ】図２Ａは、本発明の実施形態による例示的な単一ストライプトレンチポリシリコンツェナーダイオードセルのレイアウトの説明図である。
【図２Ｂ】図２Ｂは、本発明の実施形態による単一ストライプトレンチポリシリコンツェナーダイオードの第１の断面図の説明図である。
【図２Ｃ】本発明の実施形態による単一ストライプトレンチポリシリコンツェナーダイオードの第２の断面図の説明図である。
【図３Ａ】図３Ａは、単一ストライプトレンチポリシリコンツェナーダイオードと比較して、トレンチポリシリコンツェナーダイオードのブレークダウン電圧を２倍にするための、本発明の実施形態によるダブルストライプトレンチポリシリコンツェナーダイオードセルのレイアウトの説明図である。トレンチポリシリコンツェナーダイオードのブレークダウン電圧がより高いと、より多くのストライプトレンチポリシリコンツェナーダイオードセルのレイアウトを設計することができる。
【図３Ｂ】図３Ｂは、本発明の実施形態によるダブルストライプトレンチポリシリコンツェナーダイオードの断面図の説明図である。
【図３Ｃ】図３Ｃは、本発明の実施形態によるＥＳＤ保護用の例示的な単一ステージトレンチポリシリコンツェナーダイオードの概略図である。
【図３Ｄ】図３Ｄは、本発明の実施形態によるＥＳＤ保護用の例示的なデュアルステージポリシリコンツェナーダイオードの概略図である。
【図４】図４は、本発明の実施形態によるトレンチポリシリコンダイオードを製造する例示的方法のプロセスフローチャートである。
【図５Ａ】図５Ａは、本発明の実施形態による縦型トレンチダイオードを含む、例示的な検出温度の概略上面レイアウト図である。
【図５Ｂ】図５Ｂは、本発明の実施形態による縦型トレンチポリシリコンダイオードを含む温度検出回路の説明図である。
【特許請求の範囲】
【請求項１】
縦型トレンチポリシリコンダイオードを製造する方法であって、
Ｎ＋（Ｐ＋）型基板上にＮ−（Ｐ−）型エピタキシャル領域を形成すること；
前記エピタキシャル領域内にトレンチを形成すること；
前記トレンチ内に絶縁層を形成すること；
前記トレンチをポリシリコンで充填して、前記トレンチの上面を形成すること；
Ｐ＋（Ｎ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＰ＋（Ｎ＋）型領域を形成すること；
Ｎ＋（Ｐ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＮ＋（Ｐ＋）型領域を形成すること；
前記トレンチ内にポリシリコンダイオードを形成することであって、前記ダイオードの一部は、前記トレンチの前記上面より低い、
を備えた、方法。
【請求項２】
前記絶縁層は酸化物を含む、請求項１に記載の方法。
【請求項３】
前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチＭＯＳＦＥＴトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、請求項１〜２のいずれか１項に記載の方法。
【請求項４】
前記絶縁層は、厚みが数千Åであり、前記トレンチ内の前記絶縁層の厚みは、ブレークダウン電圧要件によって決まる、請求項１〜２のいずれか１項に記載の方法。
【請求項５】
前記ダイオードの形成は、前記トランジスタのＭＯＳＦＥＴトレンチの形成より前である、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
前記ダイオードは、ツェナーダイオードある、請求項１〜５のいずれか１項に記載の方法。
【請求項７】
前記ツェナーダイオードは、静電放電保護に使用される、請求項６に記載の方法。
【請求項８】
前記ツェナーダイオードは、クランピング機能に使用される、請求項６に記載の方法。
【請求項９】
前記ダイオードは、トレンチダイオードであり温度検出に使用される、請求項１〜５のいずれか１項に記載の方法。
【請求項１０】
前記トレンチ内の前記Ｎ＋（Ｐ＋）型ドープドポリシリコンは、抵抗器として使用される、請求項１〜９のいずれか１項に記載の方法。
【請求項１１】
静電放電保護を備えたトレンチポリシリコンダイオードであって、
Ｎ＋（Ｐ＋）型基板と；
前記基板上のＮ−（Ｐ−）型エピタキシャル領域と；
前記Ｎ−（Ｐ−）型エピタキシャル領域内に形成され、上面を備えたトレンチと；
前記トレンチの内側を覆う絶縁層と；
前記トレンチを充填して、前記トレンチの上面を形成するポリシリコンと；
Ｐ＋（Ｎ＋）型ＥＳＤインプラントによって形成された前記トレンチ内のＰ＋（Ｎ＋）型ドーピングポリシリコンと；
Ｎ＋（Ｐ＋）型ソースインプラントによって形成された前記トレンチ内のＮ＋（Ｐ＋）型ドーピングポリシリコンと；
ダイオードの一部が前記トレンチの前記上面より下方に形成されるように、前記トレンチ内に形成されたダイオードと、
を含む、トレンチポリシリコンダイオード。
【請求項１２】
前記絶縁層は酸化物を含む、請求項１１に記載のトレンチポリシリコンダイオード。
【請求項１３】
前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチＭＯＳＦＥＴトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、請求項１１〜１２のいずれか１項に記載のトレンチポリシリコンダイオード。
【請求項１４】
前記絶縁層は、厚みが数千Åであり、前記トレンチ内の前記絶縁層の厚みは、ブレークダウン電圧要件によって決まる、請求項１１〜１２のいずれか１項に記載のトレンチポリシリコンダイオード。
【請求項１５】
前記ダイオードは、前記トランジスタのＭＯＳＦＥＴトレンチの形成より前に形成されている、請求項１１〜１４のいずれか１項に記載のトレンチポリシリコンダイオード。
【請求項１６】
前記ダイオードは、ツェナーダイオードある、請求項１１〜１５のいずれか１項に記載のトレンチポリシリコンダイオード。
【請求項１７】
前記ツェナーダイオードは、静電放電保護に使用される、請求項１６に記載のトレンチポリシリコンダイオード。
【請求項１８】
前記ツェナーダイオードは、クランピング機能に使用される、請求項１６に記載のトレンチポリシリコンダイオード。
【請求項１９】
前記ダイオードは、トレンチダイオードであり、温度検出に使用される、請求項１１〜１５のいずれか１項に記載のトレンチポリシリコンダイオード。
【請求項２０】
前記トレンチ内の前記Ｎ＋（Ｐ＋）型ドープドポリシリコンは、抵抗器として使用される、請求項１１〜１９のいずれか１項に記載のトレンチポリシリコンダイオード。
【請求項２１】
トレンチポリシリコンダイオードを製造する方法であって、
Ｎ＋（Ｐ＋）型基板上のＮ−（Ｐ−）型エピタキシャル領域内にトレンチを形成すること；
前記トレンチ内に絶縁層を形成することであって、前記絶縁層は、前記トレンチの内側を覆い；
前記トレンチ内をポリシリコンで充填し、前記トレンチの上面を形成すること；
前記ボディ領域内にダイオードを形成することであって、前記ダイオードの一部は、前記トレンチの前記上面より低い、
を備えた、方法。
【請求項２２】
請求項２１に記載の方法であって、
前記Ｎ−（Ｐ−）型エピタキシャル領域内に複数のツェナーダイオードを形成し、前記複数のツェナーダイオードを並列に接続して、前記トランジスタを静電放電から保護するステップをさらに含む、方法。
【請求項２３】
前記絶縁層は酸化物を含む、請求項２１〜２２のいずれか１項に記載の方法。
【請求項２４】
前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチＭＯＳＦＥＴトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、請求項２１〜２３のいずれか１項に記載の方法。
【請求項２５】
前記絶縁層は、厚みが数千Åであり、前記トレンチ内の絶縁層の厚みは、ブレークダウン電圧要件によって決まる、請求項２１〜２３のいずれか１項に記載の方法。
【請求項２６】
前記ダイオードの形成は、前記トランジスタのＭＯＳＦＥＴトレンチの形成より前に行う、請求項２１〜２５のいずれか１項に記載の方法。
【請求項２７】
前記ダイオードはツェナーダイオードある、請求項２１に記載の方法。
【請求項２８】
前記ツェナーダイオードは静電放電保護に使用される、請求項２７に記載の方法。
【請求項２９】
前記ツェナーダイオードはクランピング機能に使用される、請求項２７に記載の方法。
【請求項３０】
前記ダイオードはトレンチダイオードであり温度検出に使用される、請求項２１〜２６のいずれか１項に記載の方法。
【請求項３１】
前記トレンチ内の前記Ｎ＋（Ｐ＋）型ドープドポリシリコンは、抵抗器として使用される、請求項２１〜３０のいずれか１項に記載の方法。
【請求項３２】
第１のピンおよび第２のピンに電気的に接続された第１のトレンチポリシリコンダイオードと、
前記第１のピンおよび前記第２のピンに接続された第２のトレンチポリシリコンダイオードと、
を含む温度センサであって、
前記第１のトレンチポリシリコンダイオードの一部は、Ｎ−（Ｐ−）型エピタキシャル領域の表面の下にあり、
前記第１のトレンチポリシリコンダイオード及び前記第２のトレンチポリシリコンダイオードはアンチパラレルに接続されており、前記第１のピンと前記第２のピンの間で測定された電圧によって温度を決定することができ、前記第２のトレンチポリシリコンダイオードの一部が、前記Ｎ−（Ｐ−）型エピタキシャル領域の表面の下にある、
温度センサ。
【請求項３３】
前記第１のトレンチダイオードおよび第２のトレンチダイオードは、トレンチポリシリコンダイオードである、請求項３２に記載の温度センサ。
【請求項３４】
複数の電圧と対応する温度値を含むルックアップテーブルをさらに含む、請求項３２、３３のいずれか１項に記載の温度センサ。
【請求項３５】
前記第１のダイオードおよび第２のダイオードは、Ｐ＋型ポリシリコン領域およびＮ＋型ポリシリコン領域を含む、請求項３２〜３４のいずれか１項に記載の温度センサ。
【請求項１】
縦型トレンチポリシリコンダイオードを製造する方法であって、
Ｎ＋（Ｐ＋）型基板上にＮ−（Ｐ−）型エピタキシャル領域を形成すること；
前記エピタキシャル領域内にトレンチを形成すること；
前記トレンチ内に絶縁層を形成すること；
前記トレンチをポリシリコンで充填して、前記トレンチの上面を形成すること；
Ｐ＋（Ｎ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＰ＋（Ｎ＋）型領域を形成すること；
Ｎ＋（Ｐ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＮ＋（Ｐ＋）型領域を形成すること；
前記トレンチ内にポリシリコンダイオードを形成することであって、前記ダイオードの一部は、前記トレンチの前記上面より低い、
を備えた、方法。
【請求項２】
前記絶縁層は酸化物を含む、請求項１に記載の方法。
【請求項３】
前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチＭＯＳＦＥＴトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、請求項１〜２のいずれか１項に記載の方法。
【請求項４】
前記絶縁層は、厚みが数千Åであり、前記トレンチ内の前記絶縁層の厚みは、ブレークダウン電圧要件によって決まる、請求項１〜２のいずれか１項に記載の方法。
【請求項５】
前記ダイオードの形成は、前記トランジスタのＭＯＳＦＥＴトレンチの形成より前である、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
前記ダイオードは、ツェナーダイオードある、請求項１〜５のいずれか１項に記載の方法。
【請求項７】
前記ツェナーダイオードは、静電放電保護に使用される、請求項６に記載の方法。
【請求項８】
前記ツェナーダイオードは、クランピング機能に使用される、請求項６に記載の方法。
【請求項９】
前記ダイオードは、トレンチダイオードであり温度検出に使用される、請求項１〜５のいずれか１項に記載の方法。
【請求項１０】
前記トレンチ内の前記Ｎ＋（Ｐ＋）型ドープドポリシリコンは、抵抗器として使用される、請求項１〜９のいずれか１項に記載の方法。
【請求項１１】
静電放電保護を備えたトレンチポリシリコンダイオードであって、
Ｎ＋（Ｐ＋）型基板と；
前記基板上のＮ−（Ｐ−）型エピタキシャル領域と；
前記Ｎ−（Ｐ−）型エピタキシャル領域内に形成され、上面を備えたトレンチと；
前記トレンチの内側を覆う絶縁層と；
前記トレンチを充填して、前記トレンチの上面を形成するポリシリコンと；
Ｐ＋（Ｎ＋）型ＥＳＤインプラントによって形成された前記トレンチ内のＰ＋（Ｎ＋）型ドーピングポリシリコンと；
Ｎ＋（Ｐ＋）型ソースインプラントによって形成された前記トレンチ内のＮ＋（Ｐ＋）型ドーピングポリシリコンと；
ダイオードの一部が前記トレンチの前記上面より下方に形成されるように、前記トレンチ内に形成されたダイオードと、
を含む、トレンチポリシリコンダイオード。
【請求項１２】
前記絶縁層は酸化物を含む、請求項１１に記載のトレンチポリシリコンダイオード。
【請求項１３】
前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチＭＯＳＦＥＴトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、請求項１１〜１２のいずれか１項に記載のトレンチポリシリコンダイオード。
【請求項１４】
前記絶縁層は、厚みが数千Åであり、前記トレンチ内の前記絶縁層の厚みは、ブレークダウン電圧要件によって決まる、請求項１１〜１２のいずれか１項に記載のトレンチポリシリコンダイオード。
【請求項１５】
前記ダイオードは、前記トランジスタのＭＯＳＦＥＴトレンチの形成より前に形成されている、請求項１１〜１４のいずれか１項に記載のトレンチポリシリコンダイオード。
【請求項１６】
前記ダイオードは、ツェナーダイオードある、請求項１１〜１５のいずれか１項に記載のトレンチポリシリコンダイオード。
【請求項１７】
前記ツェナーダイオードは、静電放電保護に使用される、請求項１６に記載のトレンチポリシリコンダイオード。
【請求項１８】
前記ツェナーダイオードは、クランピング機能に使用される、請求項１６に記載のトレンチポリシリコンダイオード。
【請求項１９】
前記ダイオードは、トレンチダイオードであり、温度検出に使用される、請求項１１〜１５のいずれか１項に記載のトレンチポリシリコンダイオード。
【請求項２０】
前記トレンチ内の前記Ｎ＋（Ｐ＋）型ドープドポリシリコンは、抵抗器として使用される、請求項１１〜１９のいずれか１項に記載のトレンチポリシリコンダイオード。
【請求項２１】
トレンチポリシリコンダイオードを製造する方法であって、
Ｎ＋（Ｐ＋）型基板上のＮ−（Ｐ−）型エピタキシャル領域内にトレンチを形成すること；
前記トレンチ内に絶縁層を形成することであって、前記絶縁層は、前記トレンチの内側を覆い；
前記トレンチ内をポリシリコンで充填し、前記トレンチの上面を形成すること；
前記ボディ領域内にダイオードを形成することであって、前記ダイオードの一部は、前記トレンチの前記上面より低い、
を備えた、方法。
【請求項２２】
請求項２１に記載の方法であって、
前記Ｎ−（Ｐ−）型エピタキシャル領域内に複数のツェナーダイオードを形成し、前記複数のツェナーダイオードを並列に接続して、前記トランジスタを静電放電から保護するステップをさらに含む、方法。
【請求項２３】
前記絶縁層は酸化物を含む、請求項２１〜２２のいずれか１項に記載の方法。
【請求項２４】
前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチＭＯＳＦＥＴトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、請求項２１〜２３のいずれか１項に記載の方法。
【請求項２５】
前記絶縁層は、厚みが数千Åであり、前記トレンチ内の絶縁層の厚みは、ブレークダウン電圧要件によって決まる、請求項２１〜２３のいずれか１項に記載の方法。
【請求項２６】
前記ダイオードの形成は、前記トランジスタのＭＯＳＦＥＴトレンチの形成より前に行う、請求項２１〜２５のいずれか１項に記載の方法。
【請求項２７】
前記ダイオードはツェナーダイオードある、請求項２１に記載の方法。
【請求項２８】
前記ツェナーダイオードは静電放電保護に使用される、請求項２７に記載の方法。
【請求項２９】
前記ツェナーダイオードはクランピング機能に使用される、請求項２７に記載の方法。
【請求項３０】
前記ダイオードはトレンチダイオードであり温度検出に使用される、請求項２１〜２６のいずれか１項に記載の方法。
【請求項３１】
前記トレンチ内の前記Ｎ＋（Ｐ＋）型ドープドポリシリコンは、抵抗器として使用される、請求項２１〜３０のいずれか１項に記載の方法。
【請求項３２】
第１のピンおよび第２のピンに電気的に接続された第１のトレンチポリシリコンダイオードと、
前記第１のピンおよび前記第２のピンに接続された第２のトレンチポリシリコンダイオードと、
を含む温度センサであって、
前記第１のトレンチポリシリコンダイオードの一部は、Ｎ−（Ｐ−）型エピタキシャル領域の表面の下にあり、
前記第１のトレンチポリシリコンダイオード及び前記第２のトレンチポリシリコンダイオードはアンチパラレルに接続されており、前記第１のピンと前記第２のピンの間で測定された電圧によって温度を決定することができ、前記第２のトレンチポリシリコンダイオードの一部が、前記Ｎ−（Ｐ−）型エピタキシャル領域の表面の下にある、
温度センサ。
【請求項３３】
前記第１のトレンチダイオードおよび第２のトレンチダイオードは、トレンチポリシリコンダイオードである、請求項３２に記載の温度センサ。
【請求項３４】
複数の電圧と対応する温度値を含むルックアップテーブルをさらに含む、請求項３２、３３のいずれか１項に記載の温度センサ。
【請求項３５】
前記第１のダイオードおよび第２のダイオードは、Ｐ＋型ポリシリコン領域およびＮ＋型ポリシリコン領域を含む、請求項３２〜３４のいずれか１項に記載の温度センサ。
【図３Ｃ】
【図３Ｄ】
【図４】
【図５Ａ】
【図５Ｂ】
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図１Ｊ】
【図１Ｋ】
【図１Ｌ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図３Ｄ】
【図４】
【図５Ａ】
【図５Ｂ】
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図１Ｊ】
【図１Ｋ】
【図１Ｌ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【公開番号】特開２０１３−３３９７０（Ｐ２０１３−３３９７０Ａ）
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願番号】特願２０１２−１９４７７７（Ｐ２０１２−１９４７７７）
【出願日】平成２４年９月５日（２０１２．９．５）
【分割の表示】特願２００８−５４８６６２（Ｐ２００８−５４８６６２）の分割
【原出願日】平成１８年１２月２２日（２００６．１２．２２）
【出願人】（５０６１７３１４５）
【Ｆターム（参考）】
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願日】平成２４年９月５日（２０１２．９．５）
【分割の表示】特願２００８−５４８６６２（Ｐ２００８−５４８６６２）の分割
【原出願日】平成１８年１２月２２日（２００６．１２．２２）
【出願人】（５０６１７３１４５）
【Ｆターム（参考）】
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