アクティブマトリクス型表示装置
【課題】電流書き込み型の画素回路を採用した場合には、各画素へのデータの書き込みを線順次で行う必要がある。
【解決手段】電流書き込み型画素回路１１をマトリクス状に配置してなるアクティブマトリクス型表示装置において、データ線１３−１〜１３−ｍの各々に対応して設けられたｍ個の電流ドライバ回路（ＣＤ）１５−１〜１５−ｍからなるデータ線ドライバ回路１５を設け、このデータ線ドライバ回路１５で画像データ（本例では、輝度データ）を一旦保持し、しかる後これを電流の形でデータ線１３−１〜１３−ｍの各々に与えることによって各画素回路１１に対する画像情報の書き込み駆動を行うようする。
【解決手段】電流書き込み型画素回路１１をマトリクス状に配置してなるアクティブマトリクス型表示装置において、データ線１３−１〜１３−ｍの各々に対応して設けられたｍ個の電流ドライバ回路（ＣＤ）１５−１〜１５−ｍからなるデータ線ドライバ回路１５を設け、このデータ線ドライバ回路１５で画像データ（本例では、輝度データ）を一旦保持し、しかる後これを電流の形でデータ線１３−１〜１３−ｍの各々に与えることによって各画素回路１１に対する画像情報の書き込み駆動を行うようする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各画素毎に能動素子を有して当該能動素子によって画素単位で表示制御が行われるアクティブマトリクス型表示装置に関し、特に、流れる電流によって輝度が変化する電気光学素子を画素の表示素子として用いるアクティブマトリクス型表示装置および電気光学素子として有機材料のエレクトロルミネッセンス(以下、有機ＥＬ(electro luminescence) と記す)素子を用いるアクティブマトリクス型有機ＥＬ表示装置に関する。
【背景技術】
【０００２】
表示装置、例えば画素の表示素子として液晶セルを用いた液晶ディスプレイなどにおいては、多数の画素をマトリクス状に配列し、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像の表示駆動が行われるようになっている。この表示駆動は、画素の表示素子として有機ＥＬ素子を用いた有機ＥＬディスプレイなどでも同様である。
【０００３】
ただし、有機ＥＬディスプレイの場合は、画素の表示素子として発光素子を用いる、いわゆる自発光型のディスプレイであるため、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い等の利点を有する。また、各発光素子の輝度はそれに流れる電流値によって制御される、即ち有機ＥＬ素子が電流制御型であるという点で、液晶セルが電圧制御型である液晶ディスプレイなどとは大きく異なる。
【０００４】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。このため、近年、画素内部の発光素子に流れる電流を、同様に画素内部に設けた能動素子（一般には、薄膜トランジスタ(Thin Film Transistor；ＴＦＴ)によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００５】
図３３に、アクティブマトリクス型の有機ＥＬディスプレイにおける画素回路（単位画素の回路）の従来例を示す（より詳細には、特許文献１，２参照）
【０００６】
この従来例に係る画素回路は、図３３から明らかなように、アノード（陽極）が正電源Ｖｄｄに接続された有機ＥＬ素子１０１と、ドレインが有機ＥＬ素子１０１のカソード（陰極）に接続され、ソースが接地されたＴＦＴ１０２と、ＴＦＴ１０２のゲートとグランドとの間に接続されたキャパシタ１０３と、ドレインがＴＦＴ１０２のゲートに、ソースがデータ線１０６に、ゲートが走査線１０５にそれぞれ接続されたＴＦＴ１０４とを有する構成となっている。
【０００７】
ここで、有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがある。したがって、図３３およびその他の図では、ＯＬＥＤとしてダイオードの記号を用いて示している。ただし、以下の説明において、ＯＬＥＤには必ずしも整流性を要求するものではない。
【０００８】
上記構成の画素回路の動作は次の通りである。先ず、走査線１０５の電位を選択状態（ここでは、高レベル）とし、データ線１０６に書き込み電位Ｖｗを印加すると、ＴＦＴ１０４が導通してキャパシタ１０３が充電または放電され、ＴＦＴｌ０２のゲート電位は書き込み電位Ｖｗとなる。次に、走査線１０５の電位を非選択状態（ここでは、低レベル）とすると、走査線１０５とＴＦＴｌ０２とは電気的に切り離されるが、ＴＦＴｌ０２のゲート電位はキャパシタ１０３によって安定に保持される。
【０００９】
そして、ＴＦＴｌ０２およびＯＬＥＤ１０１に流れる電流は、ＴＦＴｌ０２のゲート・ソース間電圧Ｖｇｓに応じた値となり、ＯＬＥＤ１０１はその電流値に応じた輝度で発光し続ける。ここで、走査線１０５を選択してデータ線１０６に与えられた輝度情報を画素内部に伝える動作を、以下、「書き込み」と呼ぶこととする。上述のように、図３３に示す画素回路では、一度電位Ｖｗの書き込みを行えば、次に書き込みが行われるまでの間、ＯＬＥＤ１０１は一定の輝度で発光を継続する。
【００１０】
このような画素回路（以下、単に画素と記す場合もある）１１１を図３４に示すようにマトリクス状に多数並べ、走査線１１２−１〜１１２−ｎを走査線駆動回路１１３によって順次選択しながら、電圧駆動型のデータ線駆動回路（電圧ドライバ）１１４からデータ線１１５−１〜１１５−ｍを通して書き込みを繰り返すことにより、アクティブマトリクス型表示装置（有機ＥＬディスプレイ）を構成することができる。ここでは、ｍ列ｎ行の画素配列を示している。この場合、当然のことながら、データ線がｍ本、走査線がｎ本となる。
【００１１】
単純マトリクス型表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクス型表示装置では、書き込み終了後も発光素子が発光を継続する。このため、アクティブマトリクス型表示装置は、単純マトリクス型表示装置に比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１２】
ところで、アクティブマトリクス型有機ＥＬディスプレイにおいては、能動素子として一般に、ガラス基板上に形成された絶縁ゲート型薄膜電界効果トランジスタ（ＴＦＴ）が利用される。ところが、このＴＦＴの形成に使用されるアモルファスシリコン（非晶質シリコン）やポリシリコン（多結晶シリコン）は、単結晶シリコンに比べて結晶性が悪く、導電機構の制御性が悪いために、形成されたＴＦＴは特性のばらつきが大きいことが良く知られている。
【００１３】
特に、比較的大型のガラス基板上にポリシリコンＴＦＴを形成する場合には、ガラス基板の熱変形等の問題を避けるため、通常、アモルファスシリコン膜の形成後、レーザアニール法によって結晶化が行われる。しかしながら、大きなガラス基板に均一にレーザエネルギーを照射することは難しく、ポリシリコンの結晶化の状態が基板内の場所によってばらつきを生ずることが避けられない。この結果、同一基板上に形成したＴＦＴでも、そのしきい値Ｖｔｈが画素によって数百ｍＶ、場合によっては１Ｖ以上ばらつくこともまれではない。
【００１４】
この場合、例えば異なる画素に対して同じ電位Ｖｗを書き込んでも、画素によってＴＦＴのしきい値Ｖｔｈがばらつくことになる。これにより、ＯＬＥＤに流れる電流Ｉｄｓは画素毎に大きくばらついて全く所望の値からはずれる結果となり、ディスプレイとして高い画質を期待することはできない。このことは、しきい値Ｖｔｈのみではなく、キャリアの移動度μなどのばらつきについても同様のことが言える。
【００１５】
かかる問題を改善するため、本願発明者は、一例として、図３５に示す電流書き込み型の画素回路を提案している（例えば、特許文献３）。
【００１６】
この電流書き込み型の画素回路は、図３５から明らかなように、カソードが負電源Ｖｓｓに接続されたＯＬＥＤ１２１と、ドレインがＯＬＥＤ１２１のアノードに接続され、ソースが基準電位点であるグランドに接続（以下、「接地」と記す）されたＴＦＴ１２２と、このＴＦＴ１２２のゲートとグランドとの間に接続されたキャパシタ１２３と、ゲートがＴＦＴ１２２のゲートに接続され、ソースが接地されたＴＦＴ１２４と、ドレインがＴＦＴ１２４のドレインに、ソースがデータ線１２８に、ゲートが走査線１２７にそれぞれ接続されたＴＦＴ１２５と、ドレインがＴＦＴ１２２，１２４の各ゲートに、ソースがＴＦＴ１２４，１２５の各ドレインに、ゲートが走査線１２７にそれぞれ接続されたＴＦＴ１２６とを有する構成となっている。
【００１７】
この回路例では、ＴＦＴｌ２２，１２４としてＰＭＯＳ（電界効果トランジスタ）、ＴＦＴ１２５，１２６としてＮＭＯＳを用いている。この画素回路を駆動するタイミングチャートを図３６に示す。
【００１８】
図３５に示す画素回路が、図３３に示す画素回路と決定的に異なる点は、次の通りである。すなわち、図３３に示す画素回路においては輝度データが電圧の形で画素に与えられるのに対し、図３５に示す画素回路においては電流の形で画素に与えられる点にある。その動作は次の通りである。
【００１９】
先ず、輝度情報を書き込む際は、走査線１２７を選択状態にし、データ線１２８に、輝度情報に応じた電流Ｉｗを流す。この電流Ｉｗは、ＴＦＴ１２５を通してＴＦＴ１２４に流れる。このとき、ＴＦＴ１２４に生ずるゲート・ソース間電圧をＶｇｓとする。書き込み時は、ＴＦＴ１２６によってＴＦＴ１２４のゲート・ドレイン間が短絡されているので、ＴＦＴ１２４は飽和領域で動作する。
【００２０】
よって、良く知られたＭＯＳトランジスタの式にしたがって
Ｉｗ＝μ１Ｃｏｘ１Ｗ１／Ｌ１／２（Ｖｇｓ−Ｖｔｈ１）2 ……（１）
が成立する。（１）式において、Ｖｔｈ１はＴＦＴ１２４のしきい値、μ１はキャリアの移動度、Ｃｏｘ１は単位面積当たりのゲート容量、Ｗ１はチャネル幅、Ｌ１はチャネル長である。
【００２１】
次に、ＯＬＥＤ１２１に流れる電流をＩｄｒｖとすると、この電流ＩｄｒｖはＯＬＥＤ１２１と直列に接続されたＴＦＴｌ２２によって電流値が制御される。図３５に示す画素回路では、ＴＦＴｌ２２のゲート・ソース間電圧が（１）式のＶｇｓに一致するので、ＴＦＴｌ２２が飽和領域で動作すると仮定すれば、
Ｉｄｒｖ＝μ２Ｃｏｘ２Ｗ２／Ｌ２／２（Ｖｇｓ−Ｖｔｈ２）2 …（２）
となる。
【００２２】
ちなみに、ＭＯＳトランジスタが飽和領域で動作する条件は、一般に、
|Ｖｄｓ|＞|Ｖｇｓ−Ｖｔ| ……（３）
であることが知られている。（２）式、（３）式の各パラメータの意味は（１）式と同様である。ここで、ＴＦＴ１２４とＴＦＴ１２２とは、小さな画素内部に近接して形成されるため、事実上、μ１＝μ２、Ｃｏｘｌ＝Ｃｏｘ２、Ｖｔｈｌ＝Ｖｔｈ２と考えられる。すると、（１）式と（２）式とから容易に
Ｉｄｒｖ／Ｉｗ＝（Ｗ２／Ｗ１）／（Ｌ２／Ｌ１） ……（４）
が導かれる。
【００２３】
すなわち、キャリアの移動度μ、単位面積当たりのゲート容量Ｃｏｘ、しきい値Ｖｔｈの値自体がパネル面内で、あるいはパネル毎にばらついたとしても、ＯＬＥＤ１２１に流れる電流Ｉｄｒｖは正確に書き込み電流Ｉｗに比例するので、結果として、ＯＬＥＤ１２１の発光輝度を正確に制御できる。例えば、特にＷ２＝Ｗ１、Ｌ２＝Ｌ１と設計すれば、Ｉｄｒｖ／Ｉｗ＝１、即ちＴＦＴ特性のばらつきによらず、書き込み電流ＩｗとＯＬＥＤ１２１に流れる電流Ｉｄｒｖとは同一の値となる。
【００２４】
一般に、アクティブマトリクス型表示装置においては、各画素への輝度データの書き込みは基本的に走査線単位で行われる。例えば、アモルファスシリコンＴＦＴを用いた液晶ディスプレイにおいては、選択された同一走査線上の画素に対して一括して（同時に）書き込みを行うのが一般的である。このように、走査線単位での書き込みは、一般に、線順次書き込みと呼称されている。
【００２５】
この線順次書き込み方式を採る表示装置では、通常、データ線ドライバは表示パネル内部の画素回路を構成するＴＦＴの製造工程とは別途に、一般的なモノリシック（ｍｏｎｏｌｉｔｈｉｃ）半導体技術によって製造される。したがって、特性の安定したものを得やすいが、その反面、表示装置のデータ線本数分のデータ線ドライバ個数が必要であるため、システム全体として大型・高コストとなりがちである。また、画素数の多い、あるいは画素ピッチの狭い表示装置の実現に際しては、表示パネルとパネル外部のドライバとの結線のための配線本数や接続点数が膨大となるため、接続の信頼性や配線ピッチなどの点からも、大型・高精細の表示装置の実現には限界がある。
【００２６】
ここで、上記の「パネル外部のドライバ」は、文字通り表示パネル（ガラス基板）の外部に設置され、フレキシブルケーブル等によってパネルと結線されることもあるが、ＴＡＢ(Tape Automated Bonding)技術等によってパネル（ガラス基板）上に搭載されることもある。上述した説明では両者を含めて便宜的に「パネル外部」と表現しており、以下でも同様に表現するものとする。
【００２７】
一方、ポリシリコンＴＦＴを用いた液晶ディスプレイにおいては、トランジスタの駆動能力が高く、単一の画素に対する書き込みを短時間で行うことができるため、点順次書き込みと呼ばれる書き込み方式が採られることも多い。この点順次書き込み方式を採る表示装置の構成例を図３７に、その動作タイミングチャートを図３８に示す。なお、図３７において、図３４と同等部分には同一符号を付して示している。
【００２８】
図３７において、データ線１１５−１〜１１５−ｍの各一端と信号入力線１１６との間に水平スイッチＨＳＷ１〜ＨＳＷｍが設けられている。そして、これら水平スイッチＨＳＷ１〜ＨＳＷｍは、水平スキャナ（ＨＳＣＡＮ）１１７から順次出力される選択パルスｗｅ１〜ｗｅｍによってｏｎ／ｏｆｆ制御される。水平スイッチＨＳＷ１〜ＨＳＷｍおよび水平スキャナ１１７はＴＦＴで構成され、画素回路１１と同一の製造工程にて同時に形成される。
【００２９】
水平スキャナ１１７には、水平スタートパルスｈｓｐおよび水平クロック信号ｈｃｋが入力される。水平スキャナ１１７は、図３８に示すように、水平スタートパルスｈｓｐの入力後、水平クロック信号ｈｃｋの遷移（立ち上がりおよび立ち下がり）に対応して、水平スイッチＨＳＷ１〜ＨＳＷｍを選択するための選択パルスｗｅ１〜ｗｅｍを順次発生する。
【００３０】
水平スイッチＨＳＷ１〜ＨＳＷｍの各々は、選択パルスｗｅ１〜ｗｅｍが与えられた期間に導通状態となって信号入力線１１６を通して与えられる画像データ（電圧値）ｓｉｎをデータ線１１５−１〜データ線１１５−ｍに伝える。これにより、走査線駆動回路１１３によって選択された走査線上の画素への書き込みが点順次にて行われる。データ線１１５−１〜データ線１１５−ｍに与えられた電圧は、水平スイッチＨＳＷ１〜ＨＳＷｍが非導通となった後もデータ線１１５−１〜データ線１１５−ｍの浮遊容量等の容量成分によって保持される。
【００３１】
このように、水平クロック信号ｈｃｋがｍクロック分与えられると、選択された走査線上のすべての画素にデータが書き込まれる。この点順次書き込み方式の表示装置の場合、１本の信号入力線１１６を時分割的に使用する構成であるために、表示パネルとパネル外部のデータドライバ（画像データｓｉｎを供給する回路）との接続点数が少なくて済み、また外部ドライバの数もそれに応じて少なくすることができる、などの利点がある。
【００３２】
【特許文献１】米国特許第５，６８４，３６５号明細書
【特許文献２】特開平８−２３４６８３号公報
【特許文献３】国際公開第０１−０６４８４号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００３３】
ところが、画素回路として、前述した図３５に示す電流書き込み型画素回路を採用した場合には、R@３７に示すような表示装置の構成では画素１１１に正常な書き込みを行うことができない。その理由を以下に説明する。
【００３４】
図３７において、特定の水平スイッチＨＳＷが選択されて導通した状態で、信号入力線１１６を電流源によって駆動すれば、水平スイッチＨＳＷが選択されているデータ線上の画素に対しては正常に電流書き込みが行われる。その後、水平スキャナ１１７に水平クロック信号ｈｃｋが入力され、別のデータ線に対する書き込みが開始されると、その書き込みと同時にそれまで選択されていた水平スイッチＨＳＷが非導通となるため、対応するデータ線に流れる電流がゼロとなってしまう。
【００３５】
したがって、正常に書き込みを行うためには、走査線が選択状態から非選択状態となる時点において、その走査線上のすべての画素に所定の書き込み電流が供給されている必要がある。すなわち、電流書き込み型の画素回路を採用した場合には、各画素へのデータの書き込みを線順次で行う必要があり、例えば図３９に示すように、選択された走査線上の画素に対して表示パネルの外部に設けられたデータ線ドライバ１１８から一括して書き込みを行う構成を採る必要がある。
【００３６】
これは、図３４に示した線順次駆動方式の表示装置と基本的に同じ構成となっている。その結果として、前述したように、パネル外部のデータ線ドライバ１１８を構成する電流ドライバ回路ＣＤ1〜ＣＤｍの個数や、それらと表示パネルとの間の配線の接続点数が増加する、という問題を発生する。
【００３７】
本発明は、上記課題に鑑みて為されたものであり、その目的とするところは、電流書き込み型画素回路を採用した場合において、表示パネルと外部のデータドライバ回路との接続点数を削減しつつ正常な電流書き込み動作を実現し得るアクティブマトリクス型表示装置およびアクティブマトリクス型有機ＥＬ表示装置を提供することにある。
【課題を解決するための手段】
【００３８】
本発明によるアクティブマトリクス型表示装置は、流れる電流によって輝度が変化する電気光学素子を有し、電流によって画像情報の書き込みを行う電流書き込み型の画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に画像情報を供給する複数本のデータ線が配線されてなる表示部と、画像情報を一旦保持した後電流の形で複数本のデータ線の各々に与えることによって各画素回路に対する画像情報の書き込み駆動を行う駆動回路とを備え、当該前記駆動回路が、輝度に応じた大きさの電流を、前記複数本のデータ線を介して前記画素回路の各々に流すことによって画像情報の書き込みを行う構成となっている。
【００３９】
上記構成のアクティブマトリクス型表示装置において、画素回路が電流書き込み型の場合には、画素回路内の能動素子の特性が画素毎にばらついたとしても、表示素子に流れる電流が正確に書き込み電流に比例するので、表示素子の発光輝度を正確に制御できる。一方、駆動回路は画像情報を一旦保持し、しかる後データ線の各々に画像情報を電流の形で与える。これにより、駆動回路による各画素回路への画像情報の書き込みが線順次にて行われる。
【発明の効果】
【００４０】
本発明によれば、電流書き込み型の画素回路を用いたアクティブマトリクス型表示装置において、画像情報を駆動回路で電圧の形で一旦保持した後、電流の形に変換して複数本のデータ線の各々に（一括して同時に）与えることによって各画素回路に対する画像情報の書き込み駆動を行うようにしたことにした。これにより、各画素回路への画像情報の書き込みを線順次にて行うことができ、表示パネルと外部のデータドライバ回路との接続点数を削減しつつ正常な電流書き込み動作を実現することが可能となる。
【発明を実施するための最良の形態】
【００４１】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００４２】
［第１実施形態］
図１は、本発明の第１実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。図１において、画素回路１１がマトリクス状に多数配置されて表示領域（表示部）を構成している。ここでは、ｍ列ｎ行の画素配列を例に採って示している。この表示領域には、画素回路１１の各々に対して、各画素（画素回路）を選択するｎ本の走査線１２−１〜１２−ｎと、各画素に画像データ、例えば輝度データを供給するｍ本のデータ線１３−１〜１３−ｍとが配線されている。
【００４３】
上記表示領域の外部には、走査線１２−１〜１２−ｎを選択駆動する走査線駆動回路１４が設けられるとともに、データ線１３−１〜１３−ｍを駆動するデータ線ドライバ回路１５が設けられている。走査線駆動回路１４は例えばシフトレジスタからなり、各転送段の出力端が走査線１２−１〜１２−ｎの各一端に接続されている。データ線ドライバ回路１５は、後述するように、ｍ個の電流書き込み型の電流ドライバ回路（ＣＤ）１５−１〜１５−ｍによって構成されている。電流書き込み型の電流ドライバ回路（以下、単に「電流ドライバ回路」と記す）１５−１〜１５−ｍは、各出力端がデータ線１３−１〜１３−ｍの各一端に接続されている。
【００４４】
データ線ドライバ回路１５の電流ドライバ回路１５−１〜１５−ｍには、信号入力線１６を通して外部から画像データ（本例では、輝度データ）ｓｉｎが供給されるとともに、制御線１７を通して外部から駆動制御信号ｄｅが供給される。すなわち、データ線１３−１〜１３−ｍ毎に設けられた電流ドライバ回路１５−１〜１５−ｍは同一の信号入力線１６を共用し、これを時分割的に使用しつつ画像データの取り込みを行う。電流ドライバ回路１５−１〜１５−ｍにはさらに、水平スキャナ（ＨＳＣＡＮ）１８から、２系統の書き込み制御信号ｗｅＡ１〜ｗｅＡｍ，ｗｅＢ１〜ｗｅＢｍが供給される。
【００４５】
水平スキャナ１８には、水平スタートパルスｈｓｐおよび水平クロック信号ｈｃｋが入力される。水平スキャナ１８は例えばシフトレジスタからなり、図２のタイミングチャートに示すように、水平スタートパルスｈｓｐの入力後、水平クロック信号ｈｃｋの遷移（立ち上がりおよび立ち下がり）に対応して、書き込み制御信号ｗｅＡ１〜ｗｅＡｍ，ｗｅＢ１〜ｗｅＢｍを順次発生する。ここで、例えば書き込み制御信号ｗｅＡｌ〜ｗｅＡｍの各々は、書き込み制御信号ｗｅＢｌ〜ｗｅＢｍの各々に対してやや遅れたタイミング関係にある。
【００４６】
上記構成の第１実施形態に係るアクティブマトリクス型表示装置において、画素回路１１としては、例えば図３５に示した電流書き込み型の画素回路が用いられる。この電流書き込み型画素回路は、先述したように、画素回路１１の表示素子として、電流値によって輝度が制御される発光素子、例えば有機ＥＬ素子（ＯＬＥＤ）を用いるとともに、４つのＴＦＴ（絶縁ゲート型薄膜電界効果トランジスタ）および１つのキャパシタを有し、輝度データが電流の形でデータ線から与えられるようになっている。なお、画素回路１１としては、図３５に示した回路構成のものに限定されるものではなく、要は、電流書き込み型の画素回路であれば良い。
【００４７】
ここで、有機ＥＬ素子の構造の一例について説明する。図３に、有機ＥＬ素子の断面構造を示す。同図から明らかなように、有機ＥＬ素子は、透明ガラスなどからなる基板２１上に、透明導電膜からなる第１の電極（例えば、陽極）２２を形成し、その上にさらに正孔輸送層２３、発光層２４、電子輸送層２５および電子注入層２６を順次堆積させて有機層２７を形成した後、この有機層２７の上に金属からなる第２の電極（例えば、陰極）２８を形成した構成となっている。そして、第１の電極２２と第２の電極２８との間に直流電圧Ｅを印加することで、発光層２４において電子と正孔が再結合する際に発光するようになっている。
【００４８】
この有機ＥＬ素子（ＯＬＥＤ）を含む画素回路では、上述したように、能動素子として一般にガラス基板上に形成されたＴＦＴが用いられる。そして、この画素回路が生成されたガラス基板（表示パネル）上に、走査線駆動回路１４も同様に、ＴＦＴなどの回路素子によって形成される。このとき、電流ドライバ回路１５−１〜１５−ｍについても、同じ表示パネル（ガラス基板）上にＴＦＴなどの回路素子によって同時に形成するようにしても良い。ただし、電流ドライバ回路１５−１〜１５−ｍを必ずしも表示パネル上に設ける必要はなく、パネル外部に設ける構成を採っても良い。
【００４９】
［第１回路例］
図４は、データ線ドライバ回路１５を構成する電流ドライバ回路１５−１〜１５−ｍの具体的な回路例を示す回路図である。なお、電流ドライバ回路１５−１〜１５−ｍの各々は全く同じ回路構成となっている。
【００５０】
図４から明らかなように、本例に係る電流ドライバ回路は、４つのＴＦＴ３１〜３４および１つのキャパシタ３５から構成されている。この回路例では、ＴＦＴ３１〜３４のすべてをＮＭＯＳで構成しているが、これは一例であって、これに限られるものではない。
【００５１】
図４において、ＴＦＴ３１はそのソースが接地されて変換部を構成している。このＴＦＴ３１のドレインに、ＴＦＴ３２，３３の各ソースおよびＴＦＴ３４のドレインがそれぞれ接続されている。ＴＦＴ３２は、そのドレインが信号入力線１６に接続された第１のスイッチ素子であり、そのゲートには第１の書き込み制御信号ｗｅＡが与えられる。ＴＦＴ３３は、そのドレインがデータ線１３に接続されて駆動部を構成しており、そのゲートには制御線１７を介して駆動制御信号ｄｅが与えられる。ＴＦＴ３４は、そのソースがＴＦＴ３１のゲートに接続された第２のスイッチ素子であり、そのゲートには第２の書き込み制御信号ｗｅＢが与えられる。ＴＦＴ３１のゲートおよびＴＦＴ３４のソースとグランドとの間には、保持部を構成するキャパシタ３５が接続されている。
【００５２】
次に、上記構成の電流ドライバ回路の回路動作について、図５の駆動波形図を用いて説明する。
【００５３】
本電流ドライバ回路への書き込み時には第１の書き込み制御信号ｗｅＡおよび第２の書き込み制御信号ｗｅＢを共に選択状態とする。ここでは、両者が高レベルの状態を選択状態としている。さらに、駆動制御信号ｄｅを非選択状態（ここでは低レベル）とする。この状態で信号入力線１６に電流値Ｉｗの電流源ＣＳを接続することにより、ＴＦＴ３２のソースを通してＴＦＴ３１に書き込み電流Ｉｗが流れる。
【００５４】
このとき、ＴＦＴ３ｌのゲート・ドレイン間はＴＦＴ３４によって電気的に短絡されているので（３）式が成立し、ＴＦＴ３ｌは飽和領域で動作する。したがって、そのゲート・ソース間には、
Ｉｗ＝μＣｏｘＷ／Ｌ／２（ｖｇｓ−Ｖｔｈ）2 ……（５）
で与えられる電圧Ｖｇｓが生ずる。ここで、ＶｔｈはＴＦＴ３１のしきい値、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはチャネル幅、Ｌはチャネル長である。
【００５５】
次に、第１，第２の書き込み制御信号ｗｅＡ，ｗｅＢを非選択状態とする。詳しくは、先ず、第２の書き込み制御信号ｗｅＢを低レベルとしてＴＦＴ３４を非導通状態とする。これにより、ＴＦＴ３ｌのゲート・ソース間に生じた電圧Ｖｇｓがキャパシタ３５によって保持される。次いで、第１の書き込み制御信号ｗｅＡを低レベルとしてＴＦＴ３２を非導通状態とすることにより、本電流ドライバ回路と電流源ＣＳとが電気的に遮断されるので、その後は電流源ＣＳによって別の電流ドライバ回路に対して書き込みを行うことができる。ＴＥＴ３３は、キャパシタ３５の保持電圧Ｖｇｓに基づいてデータ線１３を駆動する。
【００５６】
このように、本電流ドライバ回路への書き込み終了時、先ずＴＦＴ３４を非導通状態とし、しかる後ＴＦＴ３２を非導通状態とする、即ちＴＦＴ３２に先立ってＴＦＴ３４を非導通状態とすることで、輝度データの書き込みを確実に行うことができる。ここで、電流源ＣＳが駆動するデータは、第２の書き込み制御信号ＷｅＢが非選択となる時点では有効である必要があるが、その後は任意の値（例えば、次の電流ドライバ回路への書き込みデータ）とされて良い。
【００５７】
次に、駆動制御信号ｄｅを選択状態（ここでは高レベル）とすると、ＴＦＴ３ｌが飽和領域で動作していれば、ＴＦＴ３ｌを流れる電流は、
Ｉｄ＝μＣｏｘＷ／Ｌ／２（ｖｇｓ−Ｖｔｈ）2 ……（６）
で与えられる。これがデータ線１３に流れる電流となるが、これは先の書き込み電流Ｉｗに一致する。
【００５８】
すなわち、図４に示す回路は、電流値の形で書き込まれた輝度データｓｉｎを一旦電圧値に変換してキャパシタ３５に保持し、書き込み終了後もキャパシタ３５の電圧値に基づいて、書き込まれた電流値とほぼ等しい電流値でデータ線１３を駆動する機能を有する。さらにこの動作において、（５）式、（６）式中のキャリアの移動度μや、しきい値Ｖｔｈ等の絶対値は問題とされない。すなわち、図４に示す回路は、ＴＦＴの特性ばらつきによらず、書き込まれた電流値と正確に等しい電流値でデータ線１３を駆動することができる。
【００５９】
続いて、図１に示す第１実施形態に係るアクティブマトリクス型表示装置において、画素回路１１として図３５の電流書き込み型画素回路を用い、かつ電流ドライバ回路１５−１〜１５−ｍとして図４の電流書き込み型電流ドライバ回路を用いた場合の動作について、図２のタイミングチャートに基づいて説明する。
【００６０】
水平スキャナ１８は、先述したように、水平スタートパルスｈｓｐの入力後、水平クロック信号ｈｃｋの遷移に対応して、第１，第２の書き込み制御信号ｗｅＡ１〜ｗｅＡｍ，ｗｅＢ１〜ｗｅＢｍを順次発生する。ここで、書き込み制御信号ｗｅＡｌ〜ｗｅＡｍの各々は、書き込み制御信号ｗｅＢｌ〜ｗｅＢｍの各々に対してややタイミングが遅れている。輝度データｓｉｎはこれらの書き込み制御信号ｗｅＡ１〜ｗｅＡｍ，ｗｅＢ１〜ｗｅＢｍに同期して、信号入力線１６から電流値の形で入力される。
【００６１】
そして、水平クロックｈｃｋがｍクロック分入力されると、ｍ個の電流ドライバ回路１５−１〜１５−ｍに輝度データｓｉｎが書き込まれる。書き込みの最中は、駆動制御信号ｄｅは非選択状態とされているが、すべての電流ドライバ回路１５−１〜１５−ｍに書き込みが終了した時点で選択状態とされ、よってデータ線１３−１〜データ線１３−ｍが駆動される。駆動制御信号ｄｅが選択状態のとき、ｋ番目の走査線１２−ｋが選択されているので、走査線１２−ｋに接続された画素１１に対して線順次書き込みが行われる。
【００６２】
走査線１２−ｋを非選択とすると書き込みが終了するが、図２のタイミングチャートでは、その時点において駆動制御信号ｄｅは選択状態を保っており、書き込み終了まで有効な書き込みデータ（書き込み電流）を保つようにしている。ただし、この駆動法においては、１走査線期間（通常は、１フレーム期間／走査線本数）に、電流ドライバ回路１５−１〜１５−ｍへの書き込みと、データ線１３−１〜１３−ｍの駆動がシリアルに行われるため、これら書き込みとデータ線駆動の両方に十分な時間を確保することが難しい場合がある。
【００６３】
［第２回路例］
図６は、電流ドライバ回路１５−１〜１５−ｍの他の回路例を示す回路図であり、図中、図４と同等部分には同一符号を付して示している。
【００６４】
図６から明らかなように、本例に係る電流ドライバ回路は、図４の回路素子に加えて、ＴＦＴ３１と電流源ＣＳとの間に、輝度データｓｉｎの書き込み時に飽和領域で動作するインピーダンス変換用トランジスタ、即ちＴＦＴ３１と導電型が異なるＰＭＯＳのＴＦＴ４０を、例えばＴＦＴ３２を介して接続した構成となっている。この構成によれば、本電流ドライバ回路への輝度データｓｉｎの書き込みを、図４の回路例よりも高速に行うことができる。その理由について以下に順次説明する。
【００６５】
電流書き込みにおいては、一般に、書き込みに要する時間が長いという問題がある。何となれば、図４の回路例の電流ドライバ回路に電流値Ｉｗを書き込む場合、電流源ＣＳの出力抵抗は理論上無限大なので、回路の抵抗は図４のＴＦＴ３１によって決まる一方、パネル内部のＴＦＴは一般に駆動能力が小さい、言い換えれば入力抵抗が高いため、信号入力線１６の電位が定常状態に達するまでに時間がかかるからである。
【００６６】
ここで先ず、図４の回路例の場合について、書き込みに必要な時間を求める。書き込み時、ＴＦＴ３１はゲート・ドレイン間がＴＦＴ３４によって短絡され、従って飽和領域で動作することを踏まえて、ＭＯＳトランジスタの式（１）の両辺をゲート・ソース間電圧Ｖｇｓで微分することで、
１／Ｒｎ＝μｎＣｏｘＷｎ／Ｌｎ（Ｖｇｓｎ−Ｖｔｈ） ……（７）
を得る。ここで、ＴＦＴ３１がＮＭＯＳであるので、必要なパラメータには添字ｎを付して示している。ＲｎはＴＦＴ３１の信号入力線１６から見た微分抵抗であり、これが信号入力線１６の入力抵抗である。なお、ＴＦＴ３２はアナログスイッチであり抵抗特性を呈するが、ＴＦＴ３１に比べて十分小さな抵抗値となるように設計できるため、その抵抗値は無視する。
【００６７】
（１）式、（７）式より、
Ｒｎ＝１／√（２μｎＣｏｘＷｎ／Ｌｎ・Ｉｗ） ……（８）
を得る。すなわち、ＴＦＴ３１の入力抵抗Ｒｎは書き込み電流Ｉｗの平方根に反比例し、特に書き込み電流Ｉｗが小さな状態では非常に大きな値となる。一方、信号入力線１６に存在する容量をＣｓとすると、書き込み動作の時定数は定常状態付近では
τ＝Ｃｓ×Ｒｎ ……（９）
で与えられる。
【００６８】
信号入力線１６に信号電流を供給する電流源ＣＳは通常パネル外部の部品で構成されるため、データ線ドライバ回路１５から距離的に離れていることが多く、容量Ｃｓは大きな値になりやすい。その上、先に述べたように、ＴＦＴ３１の入力抵抗Ｒｎは書き込み電流Ｉｗが小さくなるに従って増大するので、小さな電流の書き込みに要する長い書き込み時間は重大な問題である。
【００６９】
書き込み時間を短縮するためには、（９）式より、ＴＦＴ３１の入力抵抗Ｒｎを小さくする必要がある。そのためには、最大輝度値に相当する電流値をより大きい値に設定することによって、小さな輝度値においても書き込み電流Ｉｗがあまり小さくならないようにすることが考えられるが、これは消費電力の増大を招く。あるいは、ＴＦＴ３１のＷｎ／Ｌｎを大きくすることが考えられるが、その場合は、より小さなゲート電圧振幅でＴＦＴ３１を使用することになるため、微小なノイズによって駆動電流が影響されやすくなるなどの問題がある。
【００７０】
ここで、図６の回路例の回路動作について考える。信号入力線１６には電流源ＣＳが接続されており、この電流源ＣＳと本電流ドライバ回路との間には比較的大きな寄生容量Ｃｓが存在している。今、信号電流Ｉｗを書き込む動作を考え、ＴＦＴ４０が飽和領域で動作しているとすれば、定常状態においては、ＭＯＳトランジスタの式（１）に従って、
Ｉｗ＝μｐＣｏｘＷｐ／Ｌｐ／２（Ｖｇｓ−Ｖｔｐ）2 ……（１０）
が成り立つ。ここで、ＴＦＴ４０がＰＭＯＳであるので、必要なパラメータには添字ｐを付して示している。
【００７１】
図６の回路例では、信号入力線１６がＴＦＴ４０のソースであることに注意すれば、
Ｉｗ＝μｐＣｏｘＷｐ／Ｌｐ／２（Ｖｉｎ−
Ｖｇ−｜Ｖｔｐ｜）2 ……（１１）
が成り立つことがわかる。ＶｉｎおよびＶｇはそれぞれ、グランドを基準とした信号入力線１６の電圧およびＴＦＴ４０のゲート電圧である。
【００７２】
（１１）式の両辺を信号入力線１６の電圧Ｖｉｎで微分すれば、
1/Ｒｐ＝μｐＣｏｘＷｐ／Ｌｐ（Ｖｉｎ−Ｖｇ−｜Ｖｔｐ｜）…（１２）
を得る。ＲｐはＴＦＴ４０の信号入力線１６から見た微分抵抗であり、これが信号入力線１６の入力抵抗である。（１１）式、（１２）式より
Ｒｐ＝１／√（２μｐＣｏｘＷｐ／Ｌｐ・Ｉｗ） ……（１３）
を得る。書き込み動作の時定数は、定常状態付近では
τ＝Ｃｓ×Ｒｐ ……（１４）
で与えられる。
【００７３】
ここで注目すべきなのは、（１３）式、（１４）式によれば、書き込み時定数はＴＦＴ３１に関するパラメータ（Ｗｎ、Ｌｎなど）に関係なく、ＰチャネルＴＦＴ４０によって決まるということである。すなわち、ＴＦＴ４０のＷｐ／Ｌｐを大きく設定すれば、（１３）式によって任意に信号入力線１６の入力抵抗Ｒｐを小さくすることができ、（１４）式によって書き込み動作の時定数が小さくなることがわかる。つまり、書き込み電流Ｉｗの大きさやＴＦＴ３１のパラメータを変更することなく、言い換えれば、先に述べたような消費電力の増大やノイズ耐性の悪化を伴うことなく、書き込みを高速化することが可能となる。
【００７４】
書き込みが高速化すれば、一定の時間内に同一の信号入力線１６を時分割的に使用して多数のデータをデータ線ドライバ列に書き込むことが可能になるので、パネルとパネル外部の電流源ＣＳとの間の接続点数や、電流源ＣＳの個数を削減することができる。
【００７５】
ここで、ＴＦＴ４０を飽和領域で動作させるための方法について以下に示す。ＭＯＳトランジスタが飽和領域で動作するための条件は前述のように（３）式で与えられるが、ＰＭＯＳの場合は、
Ｖｄ＜Ｖｇ＋｜Ｖｔｐ｜ ……（１５）
と書いても良い。ここで、ＶｄおよびＶｇはそれぞれ、グランドを基準としたドレイン電位およびゲート電位である。
【００７６】
書き込み時間が問題になるのは、先に述べたように書き込み電流Ｉｗが小さな場合である。そこで、書き込み電流Ｉｗがゼロに近い書き込み状態を考えると、ＴＦＴ３１はそのゲート・ドレインをＴＦＴ３４によって電気的に短絡されており、流れる電流がゼロに近い。このことから、そのドレイン電位はほぼＶｔｎであるが、これはＴＦＴ４０のドレイン電位Ｖｇでもある。したがって、（１５）式は、
Ｖｔｎ＜Ｖｇ＋｜Ｖｔｐ｜ ……（１６）
と書くことができる。
【００７７】
したがって、ＴＦＴ４０を飽和領域で動作させるためには、（１６）式が成り立つこと、具体的には、例えばゲート電位Ｖｇ＝０で使用する場合にはＶｔｎ＜｜Ｖｔｐ｜としたり、あるいはＶｇを０Ｖではなく、０Ｖよりも高い電位で使用すれば良い。
【００７８】
上述したように、ＴＦＴ３１と電流源ＣＳとの間に、輝度データｓｉｎの書き込み時に飽和領域で動作するインピーダンス変換用トランジスタ（本例では、ＰチャネルＴＦＴ４０）を接続することで、本電流ドライバ回路への輝度データｓｉｎの書き込みを図４の回路例よりも高速に行うことができる。これにより、一定の時間内に同一の信号入力線１６を時分割的に使用して多数のデータをデータ線ドライバ列に書き込むことが可能になるので、パネルとパネル外部の電流源ＣＳとの間の接続点数や、電流源ＣＳの個数を削減することができる。
【００７９】
なお、本回路例では、ＰチャネルＴＦＴ４０をＴＦＴ３１と電流源ＣＳとの間にＴＦＴ３２を介して接続する回路構成としたが、図７に示すように、輝度データｓｉｎの書き込み時に飽和領域で動作するＰチャネルＴＦＴ４０をＮチャネルＴＦＴ３２に代えて設け、このＰチャネルＴＦＴ４０にインピーダンス変換とスイッチ（図６のＴＦＴ３２）の両機能を持たせるようにしても、上記の場合と同様の作用効果を得ることができる。この変形例の場合には、電流ドライバ回路毎にトランジスタを１個削減できるため、その分だけ回路構成の簡略化、低コスト化が図れる利点がある。
【００８０】
［第２実施形態］
図８は、本発明の第２実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図１と同等部分には同一部号を付して示している。本実施形態に係るアクティブマトリクス型表示装置において、第１実施形態に係るアクティブマトリクス型表示装置との違いは、データ線ドライバ回路１５′の構成にある。
【００８１】
すなわち、第１実施形態ではデータ線ドライバ回路１５を１列分の電流ドライバ回路１５−１〜１５−ｍで構成しているのに対して、本実施形態ではデータ線ドライバ回路１５′を２列分の電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍで構成している。これら２列分の電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍには、信号入力線１６を通して外部から画像データ（本例では、輝度データ）ｓｉｎが供給される。
【００８２】
２列分の電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍにはさらに、２本の制御線１７−１，１７−２を通して外部から２系統の駆動制御信号ｄｅ１，ｄｅ２が供給される。これらの駆動制御信号ｄｅ１，ｄｅ２は、図９のタイミングチャートに示すように、１走査線期間の周期で極性が反転し、かつ互いに逆相の信号となっている。
【００８３】
一方、水平スキャナ１８は、図９のタイミングチャートに示すように、水平スタートパルスｈｓｐの入力後、水平クロック信号ｈｃｋの遷移（立ち上がりおよび立ち下がり）に対応して、１系統の書き込み制御信号ｗｅ１〜ｗｅｍを順次発生する構成となっている。この１系統の書き込み制御信号ｗｅ１〜ｗｅｍは、２列分の電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍに供給される。
【００８４】
［第３回路例］
図１０は、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍの具体的な回路例を示す回路図であり、図中、図４と同等部分には同一符号を付して示している。本例に係る電流ドライバ回路は、４つのＴＦＴ３１〜３４および１つのキャパシタ３５からなる基本的な回路部分については、図４の電流ドライバ回路と同じである。
【００８５】
異なる点は、ＴＦＴ３２およびＴＦＴ３４を制御する回路の構成である。この制御回路は、３つのインバータ３６，３７，３８および１つのＮＯＲ回路３９から構成されている。インバータ３６は、水平スキャナ１８から供給される書き込み制御信号ｗｅの極性を反転してＮＯＲ回路３９にその一方の入力として供給する。ＮＯＲ回路３９は、制御線１７−１（または、１７−２）を通して外部から供給される駆動制御信号ｄｅ１（または、ｄｅ２）を他方の入力としている。
【００８６】
このＮＯＲ回路３９を通過した駆動制御信号ｄｅ１（または、ｄｅ２）は、直接ＴＦＴ３４のゲートに供給されるとともに、インバータ３７，３８を介してＴＦＴ３２のゲートに供給される。インバータ３７，３８は、図２のタイミングチャートにおける第２の書き込み制御信号ｗｅＢに対する第１の書き込み制御信号ｗｅＡの遅れ時間に相当する遅延時間を有し、ＮＯＲ回路３９を通過した駆動制御信号ｄｅ１（または、ｄｅ２）を当該遅延時間だけ遅らせてＴＦＴ３２のゲートに与える。
【００８７】
上記構成の電流ドライバ回路において、その基本的な回路動作は図４の電流ドライバ回路と同じである。すなわち、電流値の形で書き込まれた輝度データｓｉｎを一旦電圧値に変換してキャパシタ３５に保持し、書き込み終了後もキャパシタ３５の電圧値に基づいて、書き込まれた電流値とほぼ等しい電流値でデータ線１３を駆動する動作を行う。
【００８８】
これに加えて、本例に係る電流ドライバ回路では、駆動制御信号ｄｅｌ（または、ｄｅ２）を非選択状態（低レベル）、書き込み制御信号ｗｅを選択状態（高レベル）とすることで輝度データｓｉｎの書き込みが可能となり、駆動制御信号ｄｅｌ（または、ｄｅ２）を選択状態とすることで、書き込み制御信号ｗｅの状態によらずデータ線１３を駆動する状態となる。
【００８９】
インバータ３７，３８は、先述したように遅延回路を構成している。このインバータ３７，３８の遅延作用により、本電流ドライバ回路への書き込み終了時、ＴＦＴ３２に先立ってＴＦＴ３４を非導通状態とすることで、確実なデータ書き込みを行うようにしている。
【００９０】
続いて、図８に示す第２実施形態に係るアクティブマトリクス型表示装置において、画素回路１１として図３５の電流書き込み型画素回路を用い、かつ電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍとして図１０の電流書き込み型電流ドライバ回路を用いた場合の動作について、図９のタイミングチャートに基づいて説明する。
【００９１】
ｋ番目の走査線１２−ｋの選択期間において、駆動制御信号ｄｅｌが非選択状態とされ、信号入力線１６から第１のデータ線ドライバ列（電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ）に対して輝度データｓｉｎの書き込みが可能となる。この間、水平スキャナ１８からは水平クロックｈｃｋに対応して書き込み制御信号ｗｅ１〜ｗｅｍが順次出力され、信号入力線１６にはそれに同期して輝度データｓｉｎが電流値の形で与えられ、第１のデータ線ドライバ列に輝度データが書き込まれる。
【００９２】
次に、ｋ＋１番目の走査線１２−ｋ＋１が選択されると駆動制御信号ｄｅ１が選択状態とされ、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍに書き込まれているデータにしたがってデータ線１３−１〜データ線１３−ｍが駆動される。このとき、駆動制御信号ｄｅ２は非選択とされており、第２のデータ線ドライバ列（電流ドライバ回路１５Ｂ−１〜１５Ｂ−ｍ）に対して輝度データｓｉｎの書き込みが行われる。第２のデータ線ドライバ列は、次の走査線サイクルにおいて、ｋ＋２番目の走査線１２−ｋ＋２が選択されたときにデータ線１３−１〜１３−ｍを駆動する。
【００９３】
このように、第１，第２のデータ線ドライバ列（電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍ）を走査線１２−１〜１３−ｎの切り替わり毎に交互に被書き込み状態／駆動状態とすることにより、データ線ドライバ回路１５′への書き込み時間、データ線１３−１〜１３−ｍの駆動時間の両方を概ね１走査線周期分確保することができるため、データ線ドライバ回路１５′への書き込みおよびデータ線１３−１〜１３−ｍの駆動について確実な動作が可能となる。
【００９４】
なお、本実施形態では、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍとして、図１０に示す電流書き込み型電流ドライバ回路を用いた場合を例に採って説明したが、これに限られるものではなく、図４、図６および図７に示す電流書き込み型電流ドライバ回路を用いても、同様の作用効果を奏する。ただし、図１０の回路例の場合には、書き込み制御信号ｗｅ１〜ｗｅｍを入力する信号線が１本で済むため、２本必要とする図４、図６および図７の回路例に比べてデータ線ドライバ回路１５と水平スキャナ１８との間を接続する配線本数を半減できるという利点がある。
【００９５】
また、本実施形態に係るアクティブマトリクス型表示装置において、１走査線周期の間にｍ個すべての電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍに対する書き込み動作を完了することが難しい場合は、信号入力線１６を複数本設け、並列書き込みを行うようにすることも可能である（第２実施形態の変形例）。
【００９６】
具体的には、図１１に示すように、例えば２本の信号入力線１６−１，１６−２を設けるとともに、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍを図の左側半分と右半分とにブロック化し、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍに対する図の左側半分のデータ書き込みを信号入力線１６−１に、図の右側半分のデータ書き込みを信号入力線１６−２にそれぞれ担わせるようにする。
【００９７】
この構成を採ることで、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍに対して２個ずつ同時に（並列に）輝度データｓｉｎを書き込むことができることから、データ線ドライバ１個当たりの書き込み時間は２倍となるため、書き込み動作は容易になる。同様にして、信号入力線１６を３本以上設けることも可能である。
【００９８】
また、このように電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍを図の左側半分と右半分とにブロック化した構成のアクティブマトリクス型表示装置に対して、図６で説明した輝度データ書き込みの高速化の概念を適用することもできる。なお、この場合には、電流書き込み型電流ドライバ回路として、図４の回路例のものが用いられることになる。
【００９９】
すなわち、図１２に示すように、信号入力線１６−１，１６−２の入力部に、インピーダンス変換用トランジスタ、例えばＰチャネルＴＦＴ４０−１，４０−２を挿入するとともに、これらＴＦＴ４０−１，４０−２を各ゲートをグランド電位よりも高い一定のバイアス電圧値Ｖｂｉａｓでバイアスするようにする。ここで、信号入力線１６−１，１６−２にはそれぞれ寄生容量Ｃｓ１，Ｃｓ２が存在するが、バイアス電圧値Ｖｂｉａｓを適当に設定すれば、ＰチャネルＴＦＴ４０−１，４０−２を飽和領域で動作させることができる。
【０１００】
このように、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍをブロック化し、ブロック内の複数の電流ドライバ回路に対して、輝度データの書き込み時に飽和領域で動作するインピーダンス変換用トランジスタ、例えばＰチャネルＴＦＴ４０−１，４０−２を共通に設け、これらＴＦＴ４０−１，４０−２のＷｐ／Ｌｐを大きな値に設定することで、図６の回路説明の場合と同様の理由により、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍの回路構成や定数に変更を加えることなく、輝度データの書き込みの高速化が実現できる。
【０１０１】
さらに、第２実施形態の他の変形例として、図１３に示す構成を採ることも可能である。図１３に示すように、この他の変形例に係るアクティブマトリクス型表示装置では図１１の構成に加えて、データ線１３−１〜１３−ｍを中央で２分割し、表示領域の上下両側にデータ線ドライバ回路１５Ｕ，１５Ｄを配置した構成を採っている。
【０１０２】
この場合、水平スキャナ１８Ｕ，１８Ｄも表示領域の上下両側に配置されることになる。また、図１１の構成も採ることから、上側のデータ線ドライバ回路１５Ｕに対して２本の信号入力線１６Ｕ−１，１６Ｕ−２が設けられ、下側のデータ線ドライバ回路１５Ｄに対して２本の信号入力線１６Ｄ−１，１６Ｄ−２が設けられることになる。
【０１０３】
この他の変形例に係る構成を採ることにより、上下のデータ線ドライバ回路１５Ｕ，１５Ｄがそれぞれ駆動するデータ線１３Ｕ−１〜１３Ｕ−ｍ，１３Ｄ−１〜１３Ｄ−ｍの配線長が図１１の構成の場合の半分で済むため、各データ線１３Ｕ−１〜１３Ｕ−ｍ，１３Ｄ−１〜１３Ｄ−ｍの容量が半分となり、その分だけデータ線の駆動時間が短くて良いことになる。
【０１０４】
さらに、画面内上半分と下半分とで走査線１２−１〜１２−ｎを同時に１本ずつ選択・書き込みを行うことができることから、１本の走査線に対する書き込み時間を２倍にできるため、データ線１３Ｕ−１〜１３Ｕ−ｍ，１３Ｄ−１〜１３Ｄ−ｍの駆動や、データ線ドライバ回路１５Ｕ，１５Ｄへのデータ書き込みの動作を確実に行うことが可能である。
【０１０５】
［第４回路例］
図１４は、電流ドライバ回路の他の回路例を示す回路図である。本例に係る電流ドライバ回路は、第１実施形態（図１参照）に係るデータ線ドライバ回路１５の電流ドライバ回路１５−１〜１５−ｍまたは第２実施形態に係るデータ線ドライバ回路１５′の電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍとして用いられる。
【０１０６】
図１４から明らかなように、本例に係る電流ドライバ回路は、４つのＴＦＴ４ｌ〜ＴＦＴ４４および１つのキャパシタ４５から構成されている。この回路例では、ＴＦＴ４１，４２をＮＭＯＳで構成し、ＴＦＴ４３，４４をＰＭＯＳで構成しているが、これは一例であって、これに限られるものではない。
【０１０７】
ＴＦＴ４１はそのソースが接地され、そのドレインがデータ線１３に接続されている。ＴＦＴ４１のゲートとグランドとの間には、キャパシタＣが接続されている。ＴＦＴ４１のゲートにはさらに、ＴＦＴ４２のゲートおよびＴＦＴ４４のドレインがそれぞれ接続されている。ＴＦＴ４１とＴＦＴ４２とは近接して配置されるとともに、ゲートが共通接続されることによってカレントミラー回路を形成している。
【０１０８】
ＴＦＴ４２のソースは接地されている。ＴＦＴ４２のドレイン、ＴＦＴ４３のドレインおよびＴＦＴ４４のソースが共通に接続されている。ＴＦＴ４３はそのソースが信号入力線１６に接続され、そのゲートには第１の書き込み制御信号ｗｅＡが与えられる。また、ＴＦＴ４３のゲートには、第２の書き込み制御信号ｗｅＢが与えられる。
【０１０９】
次に、上記構成の電流ドライバ回路の回路動作について、図１５の駆動波形図を用いて説明する。
【０１１０】
本電流ドライバ回路への書き込み時には第１の書き込み制御信号ｗｅＡ、第２の書き込み制御信号ｗｅＢを共に選択状態とする。ここでは、両者が低レベルの状態を選択状態としている。この状態で信号入力線１６に電流値Ｉｗの電流源ＣＳを接続することにより、ＴＦＴ４２にＴＦＴ４３を通して書き込み電流Ｉｗが流れる。このとき、ＴＦＴ４２のゲート・ドレイン間はＴＦＴ４４によって電気的に短絡されているので（３）式が成立し、ＴＦＴ４２は飽和領域で動作する。したがって、ＴＦＴ４２のゲート・ソース間には、（１）式で与えられる電圧Ｖｇｓが生ずる。
【０１１１】
次に、第１，第２の書き込み制御信号ｗｅＡ、ｗｅＢを非選択状態とする。詳しくは、先ず、第２の書き込み制御信号ｗｅＢを高レベルとしてＴＦＴ４４を非導通状態とする。これにより、ＴＦＴ４２のゲート・ソース間に生じた電圧Ｖｇｓがキャパシタ４５によって保持される。
【０１１２】
次いで、第１の書き込み制御信号ｗｅＡを高レベルとしてＴＦＴ４３を非導通状態とすることにより、本電流ドライバ回路と電流源ＣＳとが電気的に遮断されるので、その後は電流源ＣＳによって別の電流ドライバ回路に対して書き込みを行うことができる。ここで、電流源ＣＳが駆動するデータは、第２の書き込み制御信号ＷｅＢが非選択となる時点では有効である必要があるが、その後は任意の値（例えば、次の電流ドライバ回路への書き込みデータ）とされて良い。
【０１１３】
ＴＦＴ４ｌとＴＦＴ４２とはゲートが共通接続されることで、カレントミラー回路を形成しているため、ＴＦＴ４ｌが飽和領域で動作していれば、ＴＦＴ４ｌを流れる電流は（２）式で与えられ、これがすなわちデータ線１３に流れる電流となるが、これは先の書き込み電流Ｉｗに比例する。
【０１１４】
つまり、図１４に示す回路は、図４に示す回路と同様に、電流値の形で書き込まれた輝度データｓｉｎを一旦電圧値に変換してキャパシタ４５に保持し、書き込み終了後もキャパシタ４５の電圧値に基づいて、書き込まれた電流値に比例する電流値でデータ線１３を駆動する機能を有する。この動作において、ＴＦＴ４ｌとＴＦＴ４２とが近接配置されるなどで、これらＴＦＴの移動度μやしきい値Ｖｔｈが事実上等しければ、それらの絶対値は問題とされない。すなわち、図１４の回路は、ＴＦＴの特性ばらつきによらず、書き込まれた電流値と正確に比例する電流値でデータ線１３を駆動することができる。
【０１１５】
本電流ドライバ回路への書き込み電流Ｉｗとデータ線１３の駆動電流Ｉｄとの関係は、ＴＦＴ４ｌとＴＦＴ４２のチャネル幅Ｗおよびチャネル長Ｌの設定によって、言いかえればカレントミラー回路のミラー比の設定によって所望の値とすることができる。
【０１１６】
例えば、ＴＦＴ４ｌとＴＦＴ４２とでＷ／Ｌの値を等しくすれば書き込み電流Ｉｗと駆動電流Ｉｄは等しくなるし、ＴＦＴ４２のＷ／ＬをＴＦＴ４ｌのそれより大きくすれば書き込み電流Ｉｗは駆動電流Ｉｄより大きくなる。後者は、例えば外部の電流源ＣＳが小さな電流を駆動することが難しい場合や、電流ドライバ回路への書き込み時間を高速化したい場合に有効である。
【０１１７】
本電流ドライバ回路の変形例を図１６に示す。本変形例に係る電流ドライバ回路は、ＴＦＴ４４の接続位置が図１４の回路と異なるだけである。すなわち、ＴＦＴ４４は、ＴＦＴ４１のゲートとＴＦＴ４２のゲートとの間に接続された構成となっている。回路動作としては、図１４の回路の場合と同様の動作が可能である。
【０１１８】
［第５回路例］
図１７は、電流ドライバ回路のさらに他の回路例を示す回路図である。本例に係る電流ドライバ回路も、第１実施形態（図１参照）に係るデータ線ドライバ回路１５の電流ドライバ回路１５−１〜１５−ｍまたは第２実施形態に係るデータ線ドライバ回路１５′の電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍとして用いられる。
【０１１９】
本例に係る電流ドライバ回路は、第１回路例に係る電流ドライバ回路（図４を参照）と基本的な回路部分の構成を同じにしていることから、以下の説明では、異なる回路部分を中心にその構成について説明する。また、図１７中、図４と同等部分には同一符号を付して示している。
【０１２０】
図１７において、ＴＦＴ４ｌのドレインとデータ線１３との間にＴＦＴ４６が挿入されている。このＴＦＴ４６のゲート・ドレイン間にはＴＦＴ４７が接続され、そのゲートには第２の書き込み制御信号ｗｅＢが与えられる。ＴＦＴ４６のゲートとグランドとの間にはキャパシタ４８が接続されている。
【０１２１】
次に、上記構成の電流ドライバ回路の回路動作について説明する。なお、この回路動作は図４の回路と同様であるので、以下の動作説明では、図５の駆動波形図を用いるものとする。
【０１２２】
先ず、本電流ドライバ回路への書き込み時には、駆動制御信号ｄｅを非選択状態（低レベル）としてデータ線１３に電流が流れないようにした状態で第１，第２の書き込み制御信号ｗｅＡ、ＷｅＢを選択状態（高レベル）とすると、書き込み電流ＩｗがＴＦＴ４２を透してＴＦＴ４ｌおよびＴＦＴ４６を流れる。このとき、両ＴＦＴ４１，ＴＦＴ４６共、ゲート・ソース間がそれぞれＴＦＴ４４およびＴＦＴ４７によって短絡されているので、飽和領域で動作する。
【０１２３】
次に、第２の書き込み制御信号ｗｅＢを非選択状態とする。これにより、ＴＦＴ４ｌおよびＴＦＴ４６の各ゲート・ソース間に生じた電圧Ｖｇｓがキャパシタ４５およびキャパシタ４８によってそれぞれ保持される。次に、第１の書き込み制御信号ｗｅＡを非選択状態とすることにより、本電流ドライバ回路と信号入力線１６とが電気的に遮断されるので、その後は信号入力線１６を介して別の電流ドライバ回路への書き込みを行うことができる。
【０１２４】
次に、データ線駆動制御信号ｄｅを高レベルとする。ＴＦＴ４ｌのゲート・ソース間電圧Ｖｇｓはキャパシタ４５によって保持されているので、ＴＦＴ４ｌが飽和領域で動作していれば、ＴＦＴ４ｌを流れる電流は（５）式の書き込み電流Ｉｗに一致し、これがすなわちデータ線１３に流れる電流Ｉｄとなる。つまり、書き込み電流Ｉｗがデータ線１３の駆動電流Ｉｄと一致する。
【０１２５】
ここで、ＴＦＴ４６の作用について説明する。図４の回路においては、前述したように、書き込み電流Ｉｗ、データ線１３の駆動電流Ｉｄは共にＴＦＴ４ｌによって決まるので、（５）式、（６）式よりＩｗ＝Ｉｄｒｖであった。ただし、これはＴＦＴ４ｌを流れる電流Ｉｄｓが、飽和領域においてドレイン・ソース間電圧Ｖｄｓに依存しないとした場合である。
【０１２６】
しかるに、現実のトランジスタでは、ゲート・ソース間電圧Ｖｇｓが一定であっても、ドレイン・ソース間電圧Ｖｄｓが大きい程ドレイン・ソース間Ｉｄｓが大きくなる場合がある。これは、ドレイン・ソース間電圧Ｖｄｓが大きくなることによってドレイン近傍のピンチオフ点がソース側へ移動し、実効的なチャネル長が減少する、いわゆるショートチャネル効果や、ドレインの電位がチャネル電位に影響を与えてチャネルの導電率が変化する、いわゆるバックゲート効果などのためである。
【０１２７】
この場合、トランジスタを流れる電流Ｉｄｓは、例えば、
Ｉｄｓ＝μＣｏｘＷ／Ｌ／２（Ｖｇｓ−Ｖｔｈ）2
×（１＋λＶｄｓ） ……（１７）
なる関係式で表され、ドレイン・ソース間電圧Ｖｄｓに依存することになる。ここで、λは正の定数である。この場合、図４の回路では、書き込み時と駆動時とでドレイン・ソース間電圧Ｖｄｓが同一でなければ、書き込み電流ＩｗとＯＬＥＤに流れる電流Ｉｄｒｖとは一致しない。
【０１２８】
これに対し、図１７の回路の動作を考える。図１７のＴＦＴ４６の動作に注目すると、そのドレイン電位は書き込み時と駆動時とで一般に同一ではない。例えば駆動時のドレイン電位の方が高い場合、ＴＦＴ４６のドレイン・ソース間電圧Ｖｄｓも大きくなり、これを（１７）式に当てはめれば、書き込み時と駆動時とでゲート・ソース間電圧Ｖｇｓが一定であっても、ドレイン・ソース間電流Ｉｄｓは駆動時の方が増加する。換言すれば、書き込み電流ＩｗよりＯＬＥＤに流れる電流Ｉｄｒｖが大きくなって両者は一致しない。
【０１２９】
ところが、ＯＬＥＤに流れる電流ＩｄｒｖはＴＦＴ４ｌを流れるので、その場合ＴＦＴ４ｌでの電圧降下が大きくなり、そのドレイン電位（ＴＦＴ４６のソース電位）が上昇する。この結果、ＴＦＴ４６のゲート・ソース間電圧Ｖｇｓは小さくなり、これはＯＬＥＤに流れる電流Ｉｄｒｖを小さくする方向に作用する。結果として、ＴＦＴ４ｌのドレイン電位は大きく変動することができず、ＴＦＴ４ｌに注目すれば、書き込み時と駆動時とでドレイン・ソース間電流Ｉｄｓが大きくは変わらないことがわかる。すなわち、書き込み電流ＩｗよりＯＬＥＤに流れる電流Ｉｄｒｖとがかなり精度良く一致することになる。
【０１３０】
この動作をより良く行わせるためには、ＴＦＴ４ｌ、ＴＦＴ４６共にドレイン・ソース間電圧Ｖｄｓに対するドレイン・ソース間電流Ｉｄｓの依存性を小さくするのが良いので、両トランジスタを飽和領域で動作させることが望ましい。書き込み時にはＴＦＴ４ｌ，４６共にゲート・ドレイン間が短絡されているので、書き込まれる輝度データによらず、必然的に両者共飽和領域で動作する。駆動時にも飽和領域で動作させるには、データ線１３を十分高い電位とすれば良い。この駆動によれば、データ線１３に流れる電流Ｉｄは、ＴＦＴの特性ばらつきによらず、図４の回路例の場合よりも正確に書き込み電流Ｉｗに一致する。
【０１３１】
［第３実施形態］
図１８は、本発明の第３実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図１と同等部分には同一部号を付して示している。本実施形態に係るアクティブマトリクス型表示装置において、第１実施形態に係るアクティブマトリクス型表示装置との違いは、データ線を駆動するデータ線ドライバ回路の構成にある。
【０１３２】
すなわち、第１実施形態ではデータ線ドライバ回路１５として電流書き込み型の電流ドライバ回路を用いているのに対し、本実施形態ではデータ線ドライバ回路１９として電圧書き込み型の電流ドライバ回路（ＣＤ）１９−１〜１９−ｍを用いている。電圧書き込み型の電流ドライバ回路（以下、単に「電流ドライバ回路」と記す）１９−１〜１９−ｍは、各出力端がデータ線１３−１〜１３−ｍの各一端に接続されている。
【０１３３】
［第６回路例］
図１９は、データ線ドライバ回路１９を構成する電圧書き込み型電流ドライバ回路１９−１〜１９−ｍの具体的な回路例を示す回路図である。なお、電流ドライバ回路１９−１〜１９−ｍの各々は全く同じ回路構成となっている。
【０１３４】
図１９から明らかなように、本例に係る電流ドライバ回路は、２つのＴＦＴ５１，５２および１つのキャパシタ５３から構成されている。ＴＦＴ５１は、データ線１３とグランドとの間に接続されている。ＴＦＴ５２は、ＴＦＴ５１のゲートと信号入力線１６との間に接続されている。キャパシタ５３は、ＴＦＴ５１のゲートとグランドとの間に接続されている。この回路例では、ＴＦＴ５１，５２をＮＭＯＳで構成しているが、これは一例であって、これに限られるものではない。
【０１３５】
上記構成の電流ドライバ回路では、輝度データｓｉｎが信号入力線１６を通して電圧の形で電圧源ＶＳによって与えられる点が特徴である。輝度データｓｉｎの書き込み時は、書き込み制御信号ｗｅを選択状態（ここでは、高レベル）として信号入力線１６に電圧Ｖｗを印加すると、ＴＦＴ５２が導適状態であるため、ＴＦＴ５ｌのゲート・ソース間電圧Ｖｇｓが書き込み電圧Ｖｗとなる。
【０１３６】
この書き込み電圧Ｖｗは、書き込み制御信号ｗｅが非選択状態になってもキャパシタ５３によって保持される。ＴＦＴ５ｌが飽和領域で動作していれば、ＴＦＴ５ｌを流れる電流Ｉｄは、
Ｉｄ＝μＣｏｘＷ／Ｌ／２（Ｖｗ−Ｖｔｈ）2 ……（１８）
となる。したがって、書き込み電圧Ｖｗによってデータ線１３の駆動電流Ｉｄを制御することができる。
【０１３７】
図１８に示すアクティブマトリクス型表示装置において、データ線ドライバ回路１９を上記構成の電流ドライバ回路を用いて構成した場合の動作のタイミングチャートを図２０に示す。なお、その動作は基本的には図１の場合と同様であるので、ここではその詳細な説明については省略する。
【０１３８】
［第７回路例］
図２１は、電圧書き込み型電流ドライバ回路の他の回路例を示す回路図であり、図中、図１９と同等部分には同一符号を付して示している。本例に係る電流ドライバ回路では、図１９の回路に、データ線駆動制御信号ｄｅで制御されるＴＦＴ５４を追加した構成となっている。ＴＦＴ５４は、データ線１３とのＴＦＴ５１のドレインとの間に接続され、そのゲートに駆動制御信号ｄｅが与えられる。この回路例でも、ＴＦＴ５１，５２，５４をＮＭＯＳで構成しているが、これは一例であって、これに限られるものではない。
【０１３９】
このように、データ線１３とのＴＦＴ５１のドレインとの間に、駆動制御信号ｄｅで制御されるＴＦＴ５４を接続した構成を採ることにより、当該電流ドライバ回路を用いて図１、図８、図１１あるいは図１２に示すようなアクティブマトリクス型表示装置を構成することが可能となる。特に、図８、図１１あるいは図１２の構成のアクティブマトリクス型表示装置に適用した場合には、データ線ドライバ回路が２列（２系統）設置されていることから、データ線ドライバ回路への書き込みとデータ線１３−１〜１３−ｍの駆動を交互に行わせることによってそれぞれの動作時間に余裕が生ずる。
【０１４０】
［第８回路例］
図２２は、電圧書き込み型電流ドライバ回路のさらに他の回路例を示す回路図であり、図中、図２１と同等部分には同一符号を付して示している。本例に係る電流ドライバ回路では、図２１の回路に、ＴＦＴ５１のゲートとドレインとの間に接続されたリセットＴＦＴ５７と、ＴＦＴ５１のゲートとＴＦＴ５２のソースとの間に接続されたデータ書き込みキャパシタ５８とを追加した構成となっている。
【０１４１】
ところで、図２１の回路例では、輝度データが電圧の形で与えられ、それがそのままキャパシタ５３に保持され、その保持された電圧に基づいてＴＦＴ５１がデータ線に電流を流す構成となっているが、この構成では、ＴＦＴ５１のしきい値がばらつくと、（１）式に従って駆動電流がばらつき、画像の品位を損ねる可能性がある。
【０１４２】
これに対し、本回路例に係る電圧書き込み型電流ドライバ回路では、リセットＴＦＴ５７によってＴＦＴ５１のゲート・ドレインを所定の期間電気的に短絡させる動作を行った後、ＴＦＴ５１のゲートと信号入力線１６とをデータ書き込みキャパシタ５８によって容量結合させる構成を採ることにより、ＴＦＴ５１のしきい値がばらついても、駆動電流がばらつかないため、画像の品位を損ねることはない。以下に、図２３のタイミングチャートを用いてその具体的な動作説明を行う。
【０１４３】
先ず、ＴＦＴ５４がオン状態であるとき、リセットＴＦＴ５７のゲートに高レベルのリセット信号ｒｓｔを与えることによって当該ＴＦＴ５７をオン状態とする。すると、ＴＦＴ５１のゲート・ドレインが電気的に短絡されるが、このときＴＦＴ５４がオン状態であって、データ線からＴＦＴ５４およびＴＦＴ５１を介してグランドに向かって電流が流れているため、ＴＦＴ５１のゲート・ソース間電圧は、そのしきい値Ｖｔｈよりも高くなっている。
【０１４４】
次に、ＴＦＴ５４のゲートに与えられる駆動信号ｄｅが低レベルになることによってＴＦＴ５４がオフ状態になると、ＴＦＴ５１を流れる電流は、所定の時間を経過した後にゼロになる。このとき、そのドレイン・ゲート間がＴＦＴ５７によって短絡されているため、ＴＦＴ５１のドレインおよびゲートの電位は次第に低下していき、その値がＴＦＴ５１のしきい値Ｖｔｈとなった状態で安定する。このとき、ＴＦＴ５２のゲートに高レベルの書き込み制御信号ｗｅが印加されることで、信号入力線１６は所定の電位（本例では、グランドレベル）にされている（以下、この動作をリセット動作と称する）。その後に、信号入力線１６に信号電圧Ｖｗを印加する。
【０１４５】
信号入力線１６とＴＦＴ５１のゲートとは、データ書き込みキャパシタ５８を介して、即ち容量結合で接続されているため、キャパシタ５３，５８の容量値をＣｏ，Ｃｄとすると、ＴＦＴ５１のゲート電位は概ね
ΔＶｇ＝Ｖｗ×Ｃｄ／（Ｃｄ＋Ｃｏ） ……（１９）
だけ上昇する。信号電圧Ｖｗの印加前にはＶｇ＝Ｖｔｈであったから、ＴＦＴ５１のゲート・ソース間電圧Ｖｇｓは、
Ｖｇｓ＝Ｖｔｈ＋ΔＶｇ
＝Ｖｔｈ＋Ｖｗ×Ｃｄ／（Ｃｄ＋Ｃｏ） ……（２０）
となる（以下、この動作を被書き込み動作と称する）。
【０１４６】
信号電圧Ｖｗの印加後はＴＦＴ５２をオフ状態とし、ＴＦＴ５４のゲートに駆動制御信号ｄｅを与えることによって当該ＴＦＴ５４をオン状態とすれば、ＴＦＴ５１によってデータ線に電流が流れる。このとき、その電流値Ｉｄは（１）式および（２０）式から
Ｉｄ＝μＣｏｘＷ／Ｌ／２｛Ｖｗ×Ｃｄ/(Ｃｄ＋Ｃｏ)｝2 ……（２１）
となる（以下、この動作を駆動動作と称する）。（２１）式はしきい値Ｖｔｈを含まないことから、駆動電流値ＩｄはＴＦＴ５１のしきい値Ｖｔｈのばらつきによらないことがわかる。
【０１４７】
図２４は、第８回路例の変形例を示す回路図であり、図中、図２２と同等部分には同一符号を付して示している。本変形例に係る電流ドライバ回路では、キャパシタ５３がデータ書き込みキャパシタ５８の出力端とグランドとの間に接続されている第８回路例に対して、データ書き込みキャパシタ５８の入力端とグランドとの間に接続されている点が相違しているのみであり、その他の構成および動作タイミングチャートは同じである。
【０１４８】
このように、キャパシタ５３をデータ書き込みキャパシタ５８の入力端とグランドとの間に接続した構成を採ることにより、信号電圧Ｖｗを印加した後のＴＦＴ５１のゲート・ソース間電圧ＶｇｓがほぼＶｔｈ＋Ｖｗで与えられる。すなわち、第８回路例に係る電流ドライバ回路に比べて、同じ信号電圧Ｖｗに対してより大きなゲート・ソース間電圧Ｖｇｓが得られる利点がある。
【０１４９】
図２５は、第８回路例のさらに他の変形例を示す回路図であり、図中、図２４と同等部分には同一符号を付して示している。本変形例に係る電流ドライバ回路では、データ書き込みキャパシタ５８の信号入力線側ノードと所定の電位点（本例では、グランド）との間に接続されたスイッチ素子、例えばＴＦＴ５９が新たに付加された点およびそれに対応するリセット動作の点で、図２４の回路例に係る電流ドライバ回路と相違している。
【０１５０】
以下に、本変形例に係る電流ドライバ回路の動作について、図２６のタイミングチャートを用いて説明する。リセット動作時には、図２４の回路例と同様に、ＴＦＴ５７のゲートに高レベルのリセット信号ｒｓｔを与えることによって当該ＴＦＴ５７をオン状態にすることで、ＴＦＴ５１のゲート・ドレインが電気的に短絡される。
【０１５１】
次に、ＴＦＴ５４のゲートに与えられる駆動信号ｄｅが低レベルとなってＴＦＴ５４がオフ状態になると、図２４の回路例と同様に、ＴＦＴ５１のゲートおよびドレインはそのしきい値Ｖｔｈとなった状態で安定する。ただしこのとき、ＴＦＴ５２のゲートに与えられる書き込み制御信号ｗｅは低レベルのままであり、代わりに新たに付加されたＴＦＴ５９がリセット信号ｒｓｔによってオン状態となるため、そのドレイン電位は所定の電位（本例では、グランドレベルレベル）になる。
【０１５２】
その後、リセット信号ｒｓｔが低レベルとなることで、ＴＦＴ５９はオフ状態となり、しかる後に書き込み制御信号ｗｅが高レベルとなる。信号入力線１６には信号電圧Ｖｗが印加されているので、データ書き込みキャパシタ５８を介して信号電圧Ｖｗが駆動トランジスタ５１のゲートに伝達され、そのゲート・ソース間電圧は図２４の回路例と同様に、概ねＶｔｈ＋Ｖｗとなる。
【０１５３】
このように、図２５の回路例に係る電流ドライバ回路においては、基本的な動作は図２４の回路例と同様であるが、そのメリットは、信号入力線１６の制御が簡単になるとともに、書き込み速度が速くなる点にある。すなわち、図２４の回路例のように、リセット動作時に、信号入力線１６およびＴＦＴ５２を介してキャパシタ５３を基準電位（本例では、グランドレベル）にリセットする構成を採った場合には、信号入力線１６の電位の制御が必要となる。
【０１５４】
これに対して、図２５の回路例では、ＴＦＴ５９によって簡便にキャパシタ５３のリセットを行うことができるため、信号入力線１６に基準電位を与える必要がない。したがって、信号入力線１６の制御が簡単になり、しかも例えば図２６に示すように、データ線駆動回路への信号電圧Ｖｗの書き込み終了後は、信号入力線１６は任意の電位、例えば次の書き込みサイクルの信号電圧とされて良いため、信号電圧Ｖｗの書き込みを高速に行えることになる。
【０１５５】
［第４実施形態］
図２７は、本発明の第４実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図１８と同等部分には同一符号を付して示している。本実施形態に係るアクティブマトリクス型表示装置は、第３実施形態に係るアクティブマトリクス型表示装置と異なる点は、データ線ドライバ回路１９′の構成にある。
【０１５６】
すなわち、第３実施形態に係るアクティブマトリクス型表示装置では、データ線ドライバ回路１９が１系統の電圧書き込み型電流ドライバ回路（ＣＤ）１９−１〜１９−ｍによって構成されているのに対して、本実施形態に係るアクティブマトリクス型表示装置では、データ線ドライバ回路１９′が３系統の電圧書き込み型電流ドライバ回路１９Ａ−１〜１９Ａ−ｍ，１９Ｂ−１〜１９Ｂ−ｍ，１９Ｃ−１〜１９Ｃ−ｍによって構成されている
【０１５７】
そして、３系統の電圧書き込み型電流ドライバ回路１９Ａ−１〜１９Ａ−ｍ，１９Ｂ−１〜１９Ｂ−ｍ，１９Ｃ−１〜１９Ｃ−ｍとして、先述した第８回路例に係る電圧書き込み型電流ドライバ回路、即ち駆動ＴＦＴ５１のゲート・ドレインを所定の期間電気的に短絡させる動作を行った後、ＴＦＴ５１のゲートと信号入力線１６とを容量結合させることで、ＴＦＴ５１のしきい値がばらついても、駆動電流がばらつかないようにしたドライバ回路が用いられる。
【０１５８】
電圧書き込み型電流ドライバ回路をデータ線毎に３系統設けた理由は次の通りである。すなわち、第８回路例に係る電流ドライバ回路は、先述したように、リセット動作・被書き込み動作・駆動動作の３種類の動作を繰り返すことによって所望の機能を果たす。そこで、本実施形態に係るアクティブマトリクス型表示装置では、ある走査サイクルにおいて、図２８に示すように、３列（３系統）あるデータ線駆動回路のうち１列がリセット動作を、別の１列が被書き込み動作を、残りの１列が駆動動作を行うようにし、各々の動作を走査線切り替え周期ごとに切り替えるようにしている。
【０１５９】
このように、リセット動作・被書き込み動作・駆動動作の３種類の動作を繰り返すことによって所望の機能を果たす電圧書き込み型電流ドライバ回路をデータ線ドライバ回路として用いたアクティブマトリクス型表示装置において、電圧書き込み型電流ドライバ回路を１本のデータ線について３系統ずつ設け、ある走査サイクルにおいて１系統のドライバ回路がリセット動作を、他の１系統のドライバ回路が被書き込み動作を、残りの１系統のドライバ回路が駆動動作を行うようにしたことで、各々の動作に１走査線の切り替え周期（１Ｈ）を費やすことが可能となるため、確実な動作が可能となる。
【０１６０】
［第５実施形態］
図２９は、本発明の第５実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。本実施形態に係るアクティブマトリクス型表示装置は、第１実施形態に係るアクティブマトリクス型表示装置と基本的な構成が全く同じであり、これに加えて、信号入力線１６とグランドとの間に、例えばＮＭＯＳトランジスタからなるリーク素子（ＬＫ）５５を接続した点を特徴としている。
【０１６１】
以下に、リーク素子５５の作用について説明する。電流書き込み型の画素回路において、「黒」を書き込むケースは書き込み電流がゼロの場合に相当する。このとき、直前の書き込みサイクルにおいて信号入力線１６に「白」レベル、即ち比較的大きな電流が書き込まれ、結果として、信号入力線１６の電位が比較的高いレベルになっていたとすると、その直後に「黒」を書き込むのには長い時間が必要である。
【０１６２】
なんとなれば、「黒」を書き込むというのは、例えば図４に示す電流ドライバ回路において、ＴＦＴ３ｌによって信号入力線１６の容量Ｃｓなどに蓄えられた初期電荷がディスチャージされ、図３０に示すように、信号入力線１６の電圧がＴＦＴ３ｌのしきい値になるということである。このように、信号入力線１６の電圧が下がってＴＦＴ３ｌのしきい値近傍になると、ＴＦＴ３ｌのインピーダンスが高くなり、理論的には永久に「黒」書き込みが終了しない。現実には、有限の時間で書き込みを行う訳であるから、これは「黒」レベルが完全に沈まない、いわゆる黒浮き現象として現れ、画像のコントラストを低下させる。
【０１６３】
これに対し、本実施形態に係るアクティブマトリクス型表示装置では、信号入力線１６と所定の電位点（例えば、接地電位）との間にリーク素子５５、具体的にはＮＭＯＳトランジスタを接続し、そのゲート電圧Ｖｇとして一定バイアスを与えるようにしている。これにより、図３０に示すように、「黒」書き込み時にＴＦＴ３ｌのしきい値近傍においてもデータ線電位が比較的高速に低下し、上述した黒浮きを防止することができる。
【０１６４】
なお、リーク素子５５としては、単純な抵抗素子などでも良いが、その場合、「白」書き込み時においてデータ線電位が上昇すると、それに比例して抵抗素子に流れる電流が増加する。これは、図４に示す電流ドライバ回路において、ＴＦＴ３ｌに流れる電流の低下や消費電力の悪化を招く。
【０１６５】
これに対して、図２９に示すように、リーク素子５５としてＮＭＯＳトランジスタを使用し、当該トランジスタを飽和領域で動作させれば定電流動作となるため、そのような弊害を最小限に抑えることができる。また、ＮＭＯＳトランジスタのリーク素子（ＬＫ）５５を、必要なとき（例えば、黒書き込み時）にのみ導通状態になるようにゲート電位を制御する構成を採ることもできる。
【０１６６】
このように、信号入力線１６と接地電位との間にリーク素子５５を接続する構成は、データ線ドライバ回路として図４のような電流書き込み型のドライバ回路を用いた図１の構成のアクティブマトリクス型表示装置への適用に限られるものではなく、他の電流書き込み型のドライバ回路、あるいは図１９のような電圧書き込み型のデータ線ドライバ回路を用いた構成のアクティブマトリクス型表示装置にも同様に適用可能である。なお、リーク素子５５としては、ＴＦＴで構成することも、ＴＦＴプロセスとは別個に外部部品で構成することも可能である。
【０１６７】
［第６実施形態］
図３１は、本発明の第６実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。本実施形態に係るアクティブマトリクス型表示装置は、第１実施形態に係るアクティブマトリクス型表示装置と基本的な構成が全く同じであり、これに加えて、信号入力線１６と正電源Ｖｄｄとの間に、初期値設定用素子、例えばＰＭＯＳトランジスタからなるプリチャージ素子（ＰＣ）５６を接続した点を特徴としている。
【０１６８】
以下に、プリチャージ素子５６の作用について説明する。電流書き込み型の画素回路において、黒に近いグレーを書き込む際に長い時間を要する場合がある。図３２では、書き込み開始時のデータ線の電位が０Ｖである場合を示している。これは、直前の書き込みサイクルにおいて「黒」を書いた場合で、書き込まれた電流ドライバ回路（例えば、図４の場合）のＴＦＴ３ｌのしきい値が０Ｖ程度と低い場合、あるいは同様に黒書き込みの場合であって、前述のような黒浮き対策用のリーク素子５５を備えた場合に起こり得る。
【０１６９】
従来技術では、初期値の０Ｖから「黒」に近いグレー、即ち非常に小さな電流値を書き込んでいるため、平衡電位に達するのに長い時間がかかる。例えば、所定の書き込み時間内にＴＦＴ３ｌのしきい値に達しないことも考えられる。この場合、ＴＦＴ３ｌはデータ線１３の駆動時にオフ状態となり、表示画像はいわゆる黒潰れの状態となる。
【０１７０】
本実施形態に係るアクティブマトリクス型表示装置では、データ線１３と電源電位Ｖｄｄとの間に、プリチャージ素子５６としてＰＭＯＳトランジスタを接続し、そのゲート電位Ｖｇとして、書き込みサイクルの最初にパルスを与えるようにしている。このパルス印加によって、信号入力線１６の電圧がＴＦＴ３ｌのしきい値以上に上昇し、その後は書き込み電流Ｉｗとデータ線ドライバ回路内部のＴＦＴの動作とのバランスで決まる平衡電位に向かって比較的高速に収束するので、正しい輝度データの書き込みが高速で可能になる。
【０１７１】
このように、信号入力線１６と正電源Ｖｄｄとの間にプリチャージ素子５６を接続する構成は、データ線ドライバ回路として図４のような電流書き込み型のドライバ回路を用いた図１の構成のアクティブマトリクス型表示装置への適用に限られるものではなく、他の電流書き込み型のドライバ回路を用いた構成のアクティブマトリクス型表示装置にも同様に適用可能である。なお、プリチャージ素子５６としては、ＴＦＴで構成することも、ＴＦＴプロセスとは別個に外部部品で構成することも可能である。
【０１７２】
なお、上記各実施形態では、電流書き込み型画素回路１１の表示素子として、有機ＥＬ素子を用いたアクティブマトリクス型有機ＥＬ表示装置に適用した場合を例に採って説明したが、本発明はこれに限定されるものではなく、流れる電流によって輝度が変化する電気光学素子を表示素子として用いたアクティブマトリクス型表示装置全般に適用し得るものである。
【０１７３】
また、上記各実施形態で用いる各回路例においては、書き込み電流を電圧に変換する変換部としての第１の電界効果トランジスタと、キャパシタ（保持部）で保持した電圧を駆動電流に変換してデータ線を駆動する駆動部としての第２の電界効果トランジスタとをそれぞれ別々のトランジスタで構成するとしたが、同一のトランジスタで構成し、電流−電圧の変換動作とそれに基づくデータ線の駆動動作とを時分割的に行うように構成することも可能である。これによれば、原理的に、両動作間にばらつきが生じない。
【図面の簡単な説明】
【０１７４】
【図１】本発明の第１実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図２】第１実施形態に係るアクティブマトリクス型表示装置の回路動作を説明するためのタイミングチャートである。
【図３】有機ＥＬ素子の構成の一例を示す断面構造図である。
【図４】データ線ドライバ回路の第１回路例を示す回路図である。
【図５】第１回路例に係るデータ線ドライバ回路の回路動作のタイミングチャートである。
【図６】データ線ドライバ回路の第２回路例を示す回路図である。
【図７】第２回路例の変形例を示す回路図である。
【図８】本発明の第２実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図９】第２実施形態に係るアクティブマトリクス型表示装置の回路動作を説明するためのタイミングチャートである。
【図１０】データ線ドライバ回路の第３回路例を示す回路図である。
【図１１】第２実施形態の変形例に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図１２】第２実施形態の他の変形例に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図１３】第２実施形態のさらに他の変形例に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図１４】データ線ドライバ回路の第４回路例を示す回路図である。
【図１５】第４回路例に係るデータ線ドライバ回路の回路動作のタイミングチャートである。
【図１６】第４回路例の変形例を示す回路図である。
【図１７】データ線ドライバ回路の第５回路例を示す回路図である。
【図１８】本発明の第３実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図１９】データ線ドライバ回路の第６回路例を示す回路図である。
【図２０】第６回路例に係るデータ線ドライバ回路の回路動作のタイミングチャートである。
【図２１】データ線ドライバ回路の第７回路例を示す回路図である。
【図２２】データ線ドライバ回路の第８回路例を示す回路図である。
【図２３】第８回路例に係るデータ線ドライバ回路の回路動作のタイミングチャートである。
【図２４】第８回路例の変形例を示す回路図である。
【図２５】第８回路例のさらに他の変形例を示す回路図である。
【図２６】第８回路例のさらに他の変形例に係るデータ線ドライバ回路の回路動作のタイミングチャートである。
【図２７】本発明の第４実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図２８】第４実施形態に係るアクティブマトリクス型表示装置の動作説明図である。
【図２９】本発明の第５実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図３０】第５実施形態に係るアクティブマトリクス型表示装置におけるリーク素子（ＬＫ）の効果を説明する図である。
【図３１】本発明の第６実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図３２】第６実施形態に係るアクティブマトリクス型表示装置におけるプリチャージ素子（ＰＣ）の効果を説明する図である。
【図３３】従来例に係る画素回路の回路構成を示す回路図である。
【図３４】線順次駆動方式のアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図３５】従来例に係る電流書き込み型画素回路の回路構成を示す回路図である。
【図３６】従来例に係る電流書き込み型画素回路の回路動作を説明するためのタイミングチャートである。
【図３７】点順次駆動方式のアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図３８】点順次駆動方式のアクティブマトリクス型表示装置の回路動作を説明するためのタイミングチャートである。
【図３９】電流書き込み型画素回路を採用した場合のアクティブマトリクス型表示装置の構成例を示すブロック図である。
【符号の説明】
【０１７５】
１１…電流書き込み型画素回路、１２−１〜１２−ｎ…走査線、１３−１〜１３−ｍ，１３Ｕ−１〜１３Ｕ−ｍ，１３Ｄ−１〜１３Ｄ−ｍ…データ線、１４…走査線駆動回路、１５，１９…データ線ドライバ回路、１５−１〜１５−ｍ，１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍ…電流書き込み型電流ドライバ回路、１６，１６−１，１６−２，１６Ｕ−１，１６Ｕ−２，１６Ｄ−１，１６Ｄ−２…信号入力線、１８…水平スキャナ（ＨＳＣＡＮ）、１９−１〜１９−ｍ，１９Ａ−１〜１９Ａ−ｍ，１９Ｂ−１〜１９Ｂ−ｍ，１９Ｃ−１〜１９Ｃ−ｍ…電圧書き込み型電流ドライバ回路、５５…リーク素子、５６…プリチャージ素子
【技術分野】
【０００１】
本発明は、各画素毎に能動素子を有して当該能動素子によって画素単位で表示制御が行われるアクティブマトリクス型表示装置に関し、特に、流れる電流によって輝度が変化する電気光学素子を画素の表示素子として用いるアクティブマトリクス型表示装置および電気光学素子として有機材料のエレクトロルミネッセンス(以下、有機ＥＬ(electro luminescence) と記す)素子を用いるアクティブマトリクス型有機ＥＬ表示装置に関する。
【背景技術】
【０００２】
表示装置、例えば画素の表示素子として液晶セルを用いた液晶ディスプレイなどにおいては、多数の画素をマトリクス状に配列し、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像の表示駆動が行われるようになっている。この表示駆動は、画素の表示素子として有機ＥＬ素子を用いた有機ＥＬディスプレイなどでも同様である。
【０００３】
ただし、有機ＥＬディスプレイの場合は、画素の表示素子として発光素子を用いる、いわゆる自発光型のディスプレイであるため、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い等の利点を有する。また、各発光素子の輝度はそれに流れる電流値によって制御される、即ち有機ＥＬ素子が電流制御型であるという点で、液晶セルが電圧制御型である液晶ディスプレイなどとは大きく異なる。
【０００４】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。このため、近年、画素内部の発光素子に流れる電流を、同様に画素内部に設けた能動素子（一般には、薄膜トランジスタ(Thin Film Transistor；ＴＦＴ)によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００５】
図３３に、アクティブマトリクス型の有機ＥＬディスプレイにおける画素回路（単位画素の回路）の従来例を示す（より詳細には、特許文献１，２参照）
【０００６】
この従来例に係る画素回路は、図３３から明らかなように、アノード（陽極）が正電源Ｖｄｄに接続された有機ＥＬ素子１０１と、ドレインが有機ＥＬ素子１０１のカソード（陰極）に接続され、ソースが接地されたＴＦＴ１０２と、ＴＦＴ１０２のゲートとグランドとの間に接続されたキャパシタ１０３と、ドレインがＴＦＴ１０２のゲートに、ソースがデータ線１０６に、ゲートが走査線１０５にそれぞれ接続されたＴＦＴ１０４とを有する構成となっている。
【０００７】
ここで、有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがある。したがって、図３３およびその他の図では、ＯＬＥＤとしてダイオードの記号を用いて示している。ただし、以下の説明において、ＯＬＥＤには必ずしも整流性を要求するものではない。
【０００８】
上記構成の画素回路の動作は次の通りである。先ず、走査線１０５の電位を選択状態（ここでは、高レベル）とし、データ線１０６に書き込み電位Ｖｗを印加すると、ＴＦＴ１０４が導通してキャパシタ１０３が充電または放電され、ＴＦＴｌ０２のゲート電位は書き込み電位Ｖｗとなる。次に、走査線１０５の電位を非選択状態（ここでは、低レベル）とすると、走査線１０５とＴＦＴｌ０２とは電気的に切り離されるが、ＴＦＴｌ０２のゲート電位はキャパシタ１０３によって安定に保持される。
【０００９】
そして、ＴＦＴｌ０２およびＯＬＥＤ１０１に流れる電流は、ＴＦＴｌ０２のゲート・ソース間電圧Ｖｇｓに応じた値となり、ＯＬＥＤ１０１はその電流値に応じた輝度で発光し続ける。ここで、走査線１０５を選択してデータ線１０６に与えられた輝度情報を画素内部に伝える動作を、以下、「書き込み」と呼ぶこととする。上述のように、図３３に示す画素回路では、一度電位Ｖｗの書き込みを行えば、次に書き込みが行われるまでの間、ＯＬＥＤ１０１は一定の輝度で発光を継続する。
【００１０】
このような画素回路（以下、単に画素と記す場合もある）１１１を図３４に示すようにマトリクス状に多数並べ、走査線１１２−１〜１１２−ｎを走査線駆動回路１１３によって順次選択しながら、電圧駆動型のデータ線駆動回路（電圧ドライバ）１１４からデータ線１１５−１〜１１５−ｍを通して書き込みを繰り返すことにより、アクティブマトリクス型表示装置（有機ＥＬディスプレイ）を構成することができる。ここでは、ｍ列ｎ行の画素配列を示している。この場合、当然のことながら、データ線がｍ本、走査線がｎ本となる。
【００１１】
単純マトリクス型表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクス型表示装置では、書き込み終了後も発光素子が発光を継続する。このため、アクティブマトリクス型表示装置は、単純マトリクス型表示装置に比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１２】
ところで、アクティブマトリクス型有機ＥＬディスプレイにおいては、能動素子として一般に、ガラス基板上に形成された絶縁ゲート型薄膜電界効果トランジスタ（ＴＦＴ）が利用される。ところが、このＴＦＴの形成に使用されるアモルファスシリコン（非晶質シリコン）やポリシリコン（多結晶シリコン）は、単結晶シリコンに比べて結晶性が悪く、導電機構の制御性が悪いために、形成されたＴＦＴは特性のばらつきが大きいことが良く知られている。
【００１３】
特に、比較的大型のガラス基板上にポリシリコンＴＦＴを形成する場合には、ガラス基板の熱変形等の問題を避けるため、通常、アモルファスシリコン膜の形成後、レーザアニール法によって結晶化が行われる。しかしながら、大きなガラス基板に均一にレーザエネルギーを照射することは難しく、ポリシリコンの結晶化の状態が基板内の場所によってばらつきを生ずることが避けられない。この結果、同一基板上に形成したＴＦＴでも、そのしきい値Ｖｔｈが画素によって数百ｍＶ、場合によっては１Ｖ以上ばらつくこともまれではない。
【００１４】
この場合、例えば異なる画素に対して同じ電位Ｖｗを書き込んでも、画素によってＴＦＴのしきい値Ｖｔｈがばらつくことになる。これにより、ＯＬＥＤに流れる電流Ｉｄｓは画素毎に大きくばらついて全く所望の値からはずれる結果となり、ディスプレイとして高い画質を期待することはできない。このことは、しきい値Ｖｔｈのみではなく、キャリアの移動度μなどのばらつきについても同様のことが言える。
【００１５】
かかる問題を改善するため、本願発明者は、一例として、図３５に示す電流書き込み型の画素回路を提案している（例えば、特許文献３）。
【００１６】
この電流書き込み型の画素回路は、図３５から明らかなように、カソードが負電源Ｖｓｓに接続されたＯＬＥＤ１２１と、ドレインがＯＬＥＤ１２１のアノードに接続され、ソースが基準電位点であるグランドに接続（以下、「接地」と記す）されたＴＦＴ１２２と、このＴＦＴ１２２のゲートとグランドとの間に接続されたキャパシタ１２３と、ゲートがＴＦＴ１２２のゲートに接続され、ソースが接地されたＴＦＴ１２４と、ドレインがＴＦＴ１２４のドレインに、ソースがデータ線１２８に、ゲートが走査線１２７にそれぞれ接続されたＴＦＴ１２５と、ドレインがＴＦＴ１２２，１２４の各ゲートに、ソースがＴＦＴ１２４，１２５の各ドレインに、ゲートが走査線１２７にそれぞれ接続されたＴＦＴ１２６とを有する構成となっている。
【００１７】
この回路例では、ＴＦＴｌ２２，１２４としてＰＭＯＳ（電界効果トランジスタ）、ＴＦＴ１２５，１２６としてＮＭＯＳを用いている。この画素回路を駆動するタイミングチャートを図３６に示す。
【００１８】
図３５に示す画素回路が、図３３に示す画素回路と決定的に異なる点は、次の通りである。すなわち、図３３に示す画素回路においては輝度データが電圧の形で画素に与えられるのに対し、図３５に示す画素回路においては電流の形で画素に与えられる点にある。その動作は次の通りである。
【００１９】
先ず、輝度情報を書き込む際は、走査線１２７を選択状態にし、データ線１２８に、輝度情報に応じた電流Ｉｗを流す。この電流Ｉｗは、ＴＦＴ１２５を通してＴＦＴ１２４に流れる。このとき、ＴＦＴ１２４に生ずるゲート・ソース間電圧をＶｇｓとする。書き込み時は、ＴＦＴ１２６によってＴＦＴ１２４のゲート・ドレイン間が短絡されているので、ＴＦＴ１２４は飽和領域で動作する。
【００２０】
よって、良く知られたＭＯＳトランジスタの式にしたがって
Ｉｗ＝μ１Ｃｏｘ１Ｗ１／Ｌ１／２（Ｖｇｓ−Ｖｔｈ１）2 ……（１）
が成立する。（１）式において、Ｖｔｈ１はＴＦＴ１２４のしきい値、μ１はキャリアの移動度、Ｃｏｘ１は単位面積当たりのゲート容量、Ｗ１はチャネル幅、Ｌ１はチャネル長である。
【００２１】
次に、ＯＬＥＤ１２１に流れる電流をＩｄｒｖとすると、この電流ＩｄｒｖはＯＬＥＤ１２１と直列に接続されたＴＦＴｌ２２によって電流値が制御される。図３５に示す画素回路では、ＴＦＴｌ２２のゲート・ソース間電圧が（１）式のＶｇｓに一致するので、ＴＦＴｌ２２が飽和領域で動作すると仮定すれば、
Ｉｄｒｖ＝μ２Ｃｏｘ２Ｗ２／Ｌ２／２（Ｖｇｓ−Ｖｔｈ２）2 …（２）
となる。
【００２２】
ちなみに、ＭＯＳトランジスタが飽和領域で動作する条件は、一般に、
|Ｖｄｓ|＞|Ｖｇｓ−Ｖｔ| ……（３）
であることが知られている。（２）式、（３）式の各パラメータの意味は（１）式と同様である。ここで、ＴＦＴ１２４とＴＦＴ１２２とは、小さな画素内部に近接して形成されるため、事実上、μ１＝μ２、Ｃｏｘｌ＝Ｃｏｘ２、Ｖｔｈｌ＝Ｖｔｈ２と考えられる。すると、（１）式と（２）式とから容易に
Ｉｄｒｖ／Ｉｗ＝（Ｗ２／Ｗ１）／（Ｌ２／Ｌ１） ……（４）
が導かれる。
【００２３】
すなわち、キャリアの移動度μ、単位面積当たりのゲート容量Ｃｏｘ、しきい値Ｖｔｈの値自体がパネル面内で、あるいはパネル毎にばらついたとしても、ＯＬＥＤ１２１に流れる電流Ｉｄｒｖは正確に書き込み電流Ｉｗに比例するので、結果として、ＯＬＥＤ１２１の発光輝度を正確に制御できる。例えば、特にＷ２＝Ｗ１、Ｌ２＝Ｌ１と設計すれば、Ｉｄｒｖ／Ｉｗ＝１、即ちＴＦＴ特性のばらつきによらず、書き込み電流ＩｗとＯＬＥＤ１２１に流れる電流Ｉｄｒｖとは同一の値となる。
【００２４】
一般に、アクティブマトリクス型表示装置においては、各画素への輝度データの書き込みは基本的に走査線単位で行われる。例えば、アモルファスシリコンＴＦＴを用いた液晶ディスプレイにおいては、選択された同一走査線上の画素に対して一括して（同時に）書き込みを行うのが一般的である。このように、走査線単位での書き込みは、一般に、線順次書き込みと呼称されている。
【００２５】
この線順次書き込み方式を採る表示装置では、通常、データ線ドライバは表示パネル内部の画素回路を構成するＴＦＴの製造工程とは別途に、一般的なモノリシック（ｍｏｎｏｌｉｔｈｉｃ）半導体技術によって製造される。したがって、特性の安定したものを得やすいが、その反面、表示装置のデータ線本数分のデータ線ドライバ個数が必要であるため、システム全体として大型・高コストとなりがちである。また、画素数の多い、あるいは画素ピッチの狭い表示装置の実現に際しては、表示パネルとパネル外部のドライバとの結線のための配線本数や接続点数が膨大となるため、接続の信頼性や配線ピッチなどの点からも、大型・高精細の表示装置の実現には限界がある。
【００２６】
ここで、上記の「パネル外部のドライバ」は、文字通り表示パネル（ガラス基板）の外部に設置され、フレキシブルケーブル等によってパネルと結線されることもあるが、ＴＡＢ(Tape Automated Bonding)技術等によってパネル（ガラス基板）上に搭載されることもある。上述した説明では両者を含めて便宜的に「パネル外部」と表現しており、以下でも同様に表現するものとする。
【００２７】
一方、ポリシリコンＴＦＴを用いた液晶ディスプレイにおいては、トランジスタの駆動能力が高く、単一の画素に対する書き込みを短時間で行うことができるため、点順次書き込みと呼ばれる書き込み方式が採られることも多い。この点順次書き込み方式を採る表示装置の構成例を図３７に、その動作タイミングチャートを図３８に示す。なお、図３７において、図３４と同等部分には同一符号を付して示している。
【００２８】
図３７において、データ線１１５−１〜１１５−ｍの各一端と信号入力線１１６との間に水平スイッチＨＳＷ１〜ＨＳＷｍが設けられている。そして、これら水平スイッチＨＳＷ１〜ＨＳＷｍは、水平スキャナ（ＨＳＣＡＮ）１１７から順次出力される選択パルスｗｅ１〜ｗｅｍによってｏｎ／ｏｆｆ制御される。水平スイッチＨＳＷ１〜ＨＳＷｍおよび水平スキャナ１１７はＴＦＴで構成され、画素回路１１と同一の製造工程にて同時に形成される。
【００２９】
水平スキャナ１１７には、水平スタートパルスｈｓｐおよび水平クロック信号ｈｃｋが入力される。水平スキャナ１１７は、図３８に示すように、水平スタートパルスｈｓｐの入力後、水平クロック信号ｈｃｋの遷移（立ち上がりおよび立ち下がり）に対応して、水平スイッチＨＳＷ１〜ＨＳＷｍを選択するための選択パルスｗｅ１〜ｗｅｍを順次発生する。
【００３０】
水平スイッチＨＳＷ１〜ＨＳＷｍの各々は、選択パルスｗｅ１〜ｗｅｍが与えられた期間に導通状態となって信号入力線１１６を通して与えられる画像データ（電圧値）ｓｉｎをデータ線１１５−１〜データ線１１５−ｍに伝える。これにより、走査線駆動回路１１３によって選択された走査線上の画素への書き込みが点順次にて行われる。データ線１１５−１〜データ線１１５−ｍに与えられた電圧は、水平スイッチＨＳＷ１〜ＨＳＷｍが非導通となった後もデータ線１１５−１〜データ線１１５−ｍの浮遊容量等の容量成分によって保持される。
【００３１】
このように、水平クロック信号ｈｃｋがｍクロック分与えられると、選択された走査線上のすべての画素にデータが書き込まれる。この点順次書き込み方式の表示装置の場合、１本の信号入力線１１６を時分割的に使用する構成であるために、表示パネルとパネル外部のデータドライバ（画像データｓｉｎを供給する回路）との接続点数が少なくて済み、また外部ドライバの数もそれに応じて少なくすることができる、などの利点がある。
【００３２】
【特許文献１】米国特許第５，６８４，３６５号明細書
【特許文献２】特開平８−２３４６８３号公報
【特許文献３】国際公開第０１−０６４８４号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００３３】
ところが、画素回路として、前述した図３５に示す電流書き込み型画素回路を採用した場合には、R@３７に示すような表示装置の構成では画素１１１に正常な書き込みを行うことができない。その理由を以下に説明する。
【００３４】
図３７において、特定の水平スイッチＨＳＷが選択されて導通した状態で、信号入力線１１６を電流源によって駆動すれば、水平スイッチＨＳＷが選択されているデータ線上の画素に対しては正常に電流書き込みが行われる。その後、水平スキャナ１１７に水平クロック信号ｈｃｋが入力され、別のデータ線に対する書き込みが開始されると、その書き込みと同時にそれまで選択されていた水平スイッチＨＳＷが非導通となるため、対応するデータ線に流れる電流がゼロとなってしまう。
【００３５】
したがって、正常に書き込みを行うためには、走査線が選択状態から非選択状態となる時点において、その走査線上のすべての画素に所定の書き込み電流が供給されている必要がある。すなわち、電流書き込み型の画素回路を採用した場合には、各画素へのデータの書き込みを線順次で行う必要があり、例えば図３９に示すように、選択された走査線上の画素に対して表示パネルの外部に設けられたデータ線ドライバ１１８から一括して書き込みを行う構成を採る必要がある。
【００３６】
これは、図３４に示した線順次駆動方式の表示装置と基本的に同じ構成となっている。その結果として、前述したように、パネル外部のデータ線ドライバ１１８を構成する電流ドライバ回路ＣＤ1〜ＣＤｍの個数や、それらと表示パネルとの間の配線の接続点数が増加する、という問題を発生する。
【００３７】
本発明は、上記課題に鑑みて為されたものであり、その目的とするところは、電流書き込み型画素回路を採用した場合において、表示パネルと外部のデータドライバ回路との接続点数を削減しつつ正常な電流書き込み動作を実現し得るアクティブマトリクス型表示装置およびアクティブマトリクス型有機ＥＬ表示装置を提供することにある。
【課題を解決するための手段】
【００３８】
本発明によるアクティブマトリクス型表示装置は、流れる電流によって輝度が変化する電気光学素子を有し、電流によって画像情報の書き込みを行う電流書き込み型の画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に画像情報を供給する複数本のデータ線が配線されてなる表示部と、画像情報を一旦保持した後電流の形で複数本のデータ線の各々に与えることによって各画素回路に対する画像情報の書き込み駆動を行う駆動回路とを備え、当該前記駆動回路が、輝度に応じた大きさの電流を、前記複数本のデータ線を介して前記画素回路の各々に流すことによって画像情報の書き込みを行う構成となっている。
【００３９】
上記構成のアクティブマトリクス型表示装置において、画素回路が電流書き込み型の場合には、画素回路内の能動素子の特性が画素毎にばらついたとしても、表示素子に流れる電流が正確に書き込み電流に比例するので、表示素子の発光輝度を正確に制御できる。一方、駆動回路は画像情報を一旦保持し、しかる後データ線の各々に画像情報を電流の形で与える。これにより、駆動回路による各画素回路への画像情報の書き込みが線順次にて行われる。
【発明の効果】
【００４０】
本発明によれば、電流書き込み型の画素回路を用いたアクティブマトリクス型表示装置において、画像情報を駆動回路で電圧の形で一旦保持した後、電流の形に変換して複数本のデータ線の各々に（一括して同時に）与えることによって各画素回路に対する画像情報の書き込み駆動を行うようにしたことにした。これにより、各画素回路への画像情報の書き込みを線順次にて行うことができ、表示パネルと外部のデータドライバ回路との接続点数を削減しつつ正常な電流書き込み動作を実現することが可能となる。
【発明を実施するための最良の形態】
【００４１】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００４２】
［第１実施形態］
図１は、本発明の第１実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。図１において、画素回路１１がマトリクス状に多数配置されて表示領域（表示部）を構成している。ここでは、ｍ列ｎ行の画素配列を例に採って示している。この表示領域には、画素回路１１の各々に対して、各画素（画素回路）を選択するｎ本の走査線１２−１〜１２−ｎと、各画素に画像データ、例えば輝度データを供給するｍ本のデータ線１３−１〜１３−ｍとが配線されている。
【００４３】
上記表示領域の外部には、走査線１２−１〜１２−ｎを選択駆動する走査線駆動回路１４が設けられるとともに、データ線１３−１〜１３−ｍを駆動するデータ線ドライバ回路１５が設けられている。走査線駆動回路１４は例えばシフトレジスタからなり、各転送段の出力端が走査線１２−１〜１２−ｎの各一端に接続されている。データ線ドライバ回路１５は、後述するように、ｍ個の電流書き込み型の電流ドライバ回路（ＣＤ）１５−１〜１５−ｍによって構成されている。電流書き込み型の電流ドライバ回路（以下、単に「電流ドライバ回路」と記す）１５−１〜１５−ｍは、各出力端がデータ線１３−１〜１３−ｍの各一端に接続されている。
【００４４】
データ線ドライバ回路１５の電流ドライバ回路１５−１〜１５−ｍには、信号入力線１６を通して外部から画像データ（本例では、輝度データ）ｓｉｎが供給されるとともに、制御線１７を通して外部から駆動制御信号ｄｅが供給される。すなわち、データ線１３−１〜１３−ｍ毎に設けられた電流ドライバ回路１５−１〜１５−ｍは同一の信号入力線１６を共用し、これを時分割的に使用しつつ画像データの取り込みを行う。電流ドライバ回路１５−１〜１５−ｍにはさらに、水平スキャナ（ＨＳＣＡＮ）１８から、２系統の書き込み制御信号ｗｅＡ１〜ｗｅＡｍ，ｗｅＢ１〜ｗｅＢｍが供給される。
【００４５】
水平スキャナ１８には、水平スタートパルスｈｓｐおよび水平クロック信号ｈｃｋが入力される。水平スキャナ１８は例えばシフトレジスタからなり、図２のタイミングチャートに示すように、水平スタートパルスｈｓｐの入力後、水平クロック信号ｈｃｋの遷移（立ち上がりおよび立ち下がり）に対応して、書き込み制御信号ｗｅＡ１〜ｗｅＡｍ，ｗｅＢ１〜ｗｅＢｍを順次発生する。ここで、例えば書き込み制御信号ｗｅＡｌ〜ｗｅＡｍの各々は、書き込み制御信号ｗｅＢｌ〜ｗｅＢｍの各々に対してやや遅れたタイミング関係にある。
【００４６】
上記構成の第１実施形態に係るアクティブマトリクス型表示装置において、画素回路１１としては、例えば図３５に示した電流書き込み型の画素回路が用いられる。この電流書き込み型画素回路は、先述したように、画素回路１１の表示素子として、電流値によって輝度が制御される発光素子、例えば有機ＥＬ素子（ＯＬＥＤ）を用いるとともに、４つのＴＦＴ（絶縁ゲート型薄膜電界効果トランジスタ）および１つのキャパシタを有し、輝度データが電流の形でデータ線から与えられるようになっている。なお、画素回路１１としては、図３５に示した回路構成のものに限定されるものではなく、要は、電流書き込み型の画素回路であれば良い。
【００４７】
ここで、有機ＥＬ素子の構造の一例について説明する。図３に、有機ＥＬ素子の断面構造を示す。同図から明らかなように、有機ＥＬ素子は、透明ガラスなどからなる基板２１上に、透明導電膜からなる第１の電極（例えば、陽極）２２を形成し、その上にさらに正孔輸送層２３、発光層２４、電子輸送層２５および電子注入層２６を順次堆積させて有機層２７を形成した後、この有機層２７の上に金属からなる第２の電極（例えば、陰極）２８を形成した構成となっている。そして、第１の電極２２と第２の電極２８との間に直流電圧Ｅを印加することで、発光層２４において電子と正孔が再結合する際に発光するようになっている。
【００４８】
この有機ＥＬ素子（ＯＬＥＤ）を含む画素回路では、上述したように、能動素子として一般にガラス基板上に形成されたＴＦＴが用いられる。そして、この画素回路が生成されたガラス基板（表示パネル）上に、走査線駆動回路１４も同様に、ＴＦＴなどの回路素子によって形成される。このとき、電流ドライバ回路１５−１〜１５−ｍについても、同じ表示パネル（ガラス基板）上にＴＦＴなどの回路素子によって同時に形成するようにしても良い。ただし、電流ドライバ回路１５−１〜１５−ｍを必ずしも表示パネル上に設ける必要はなく、パネル外部に設ける構成を採っても良い。
【００４９】
［第１回路例］
図４は、データ線ドライバ回路１５を構成する電流ドライバ回路１５−１〜１５−ｍの具体的な回路例を示す回路図である。なお、電流ドライバ回路１５−１〜１５−ｍの各々は全く同じ回路構成となっている。
【００５０】
図４から明らかなように、本例に係る電流ドライバ回路は、４つのＴＦＴ３１〜３４および１つのキャパシタ３５から構成されている。この回路例では、ＴＦＴ３１〜３４のすべてをＮＭＯＳで構成しているが、これは一例であって、これに限られるものではない。
【００５１】
図４において、ＴＦＴ３１はそのソースが接地されて変換部を構成している。このＴＦＴ３１のドレインに、ＴＦＴ３２，３３の各ソースおよびＴＦＴ３４のドレインがそれぞれ接続されている。ＴＦＴ３２は、そのドレインが信号入力線１６に接続された第１のスイッチ素子であり、そのゲートには第１の書き込み制御信号ｗｅＡが与えられる。ＴＦＴ３３は、そのドレインがデータ線１３に接続されて駆動部を構成しており、そのゲートには制御線１７を介して駆動制御信号ｄｅが与えられる。ＴＦＴ３４は、そのソースがＴＦＴ３１のゲートに接続された第２のスイッチ素子であり、そのゲートには第２の書き込み制御信号ｗｅＢが与えられる。ＴＦＴ３１のゲートおよびＴＦＴ３４のソースとグランドとの間には、保持部を構成するキャパシタ３５が接続されている。
【００５２】
次に、上記構成の電流ドライバ回路の回路動作について、図５の駆動波形図を用いて説明する。
【００５３】
本電流ドライバ回路への書き込み時には第１の書き込み制御信号ｗｅＡおよび第２の書き込み制御信号ｗｅＢを共に選択状態とする。ここでは、両者が高レベルの状態を選択状態としている。さらに、駆動制御信号ｄｅを非選択状態（ここでは低レベル）とする。この状態で信号入力線１６に電流値Ｉｗの電流源ＣＳを接続することにより、ＴＦＴ３２のソースを通してＴＦＴ３１に書き込み電流Ｉｗが流れる。
【００５４】
このとき、ＴＦＴ３ｌのゲート・ドレイン間はＴＦＴ３４によって電気的に短絡されているので（３）式が成立し、ＴＦＴ３ｌは飽和領域で動作する。したがって、そのゲート・ソース間には、
Ｉｗ＝μＣｏｘＷ／Ｌ／２（ｖｇｓ−Ｖｔｈ）2 ……（５）
で与えられる電圧Ｖｇｓが生ずる。ここで、ＶｔｈはＴＦＴ３１のしきい値、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはチャネル幅、Ｌはチャネル長である。
【００５５】
次に、第１，第２の書き込み制御信号ｗｅＡ，ｗｅＢを非選択状態とする。詳しくは、先ず、第２の書き込み制御信号ｗｅＢを低レベルとしてＴＦＴ３４を非導通状態とする。これにより、ＴＦＴ３ｌのゲート・ソース間に生じた電圧Ｖｇｓがキャパシタ３５によって保持される。次いで、第１の書き込み制御信号ｗｅＡを低レベルとしてＴＦＴ３２を非導通状態とすることにより、本電流ドライバ回路と電流源ＣＳとが電気的に遮断されるので、その後は電流源ＣＳによって別の電流ドライバ回路に対して書き込みを行うことができる。ＴＥＴ３３は、キャパシタ３５の保持電圧Ｖｇｓに基づいてデータ線１３を駆動する。
【００５６】
このように、本電流ドライバ回路への書き込み終了時、先ずＴＦＴ３４を非導通状態とし、しかる後ＴＦＴ３２を非導通状態とする、即ちＴＦＴ３２に先立ってＴＦＴ３４を非導通状態とすることで、輝度データの書き込みを確実に行うことができる。ここで、電流源ＣＳが駆動するデータは、第２の書き込み制御信号ＷｅＢが非選択となる時点では有効である必要があるが、その後は任意の値（例えば、次の電流ドライバ回路への書き込みデータ）とされて良い。
【００５７】
次に、駆動制御信号ｄｅを選択状態（ここでは高レベル）とすると、ＴＦＴ３ｌが飽和領域で動作していれば、ＴＦＴ３ｌを流れる電流は、
Ｉｄ＝μＣｏｘＷ／Ｌ／２（ｖｇｓ−Ｖｔｈ）2 ……（６）
で与えられる。これがデータ線１３に流れる電流となるが、これは先の書き込み電流Ｉｗに一致する。
【００５８】
すなわち、図４に示す回路は、電流値の形で書き込まれた輝度データｓｉｎを一旦電圧値に変換してキャパシタ３５に保持し、書き込み終了後もキャパシタ３５の電圧値に基づいて、書き込まれた電流値とほぼ等しい電流値でデータ線１３を駆動する機能を有する。さらにこの動作において、（５）式、（６）式中のキャリアの移動度μや、しきい値Ｖｔｈ等の絶対値は問題とされない。すなわち、図４に示す回路は、ＴＦＴの特性ばらつきによらず、書き込まれた電流値と正確に等しい電流値でデータ線１３を駆動することができる。
【００５９】
続いて、図１に示す第１実施形態に係るアクティブマトリクス型表示装置において、画素回路１１として図３５の電流書き込み型画素回路を用い、かつ電流ドライバ回路１５−１〜１５−ｍとして図４の電流書き込み型電流ドライバ回路を用いた場合の動作について、図２のタイミングチャートに基づいて説明する。
【００６０】
水平スキャナ１８は、先述したように、水平スタートパルスｈｓｐの入力後、水平クロック信号ｈｃｋの遷移に対応して、第１，第２の書き込み制御信号ｗｅＡ１〜ｗｅＡｍ，ｗｅＢ１〜ｗｅＢｍを順次発生する。ここで、書き込み制御信号ｗｅＡｌ〜ｗｅＡｍの各々は、書き込み制御信号ｗｅＢｌ〜ｗｅＢｍの各々に対してややタイミングが遅れている。輝度データｓｉｎはこれらの書き込み制御信号ｗｅＡ１〜ｗｅＡｍ，ｗｅＢ１〜ｗｅＢｍに同期して、信号入力線１６から電流値の形で入力される。
【００６１】
そして、水平クロックｈｃｋがｍクロック分入力されると、ｍ個の電流ドライバ回路１５−１〜１５−ｍに輝度データｓｉｎが書き込まれる。書き込みの最中は、駆動制御信号ｄｅは非選択状態とされているが、すべての電流ドライバ回路１５−１〜１５−ｍに書き込みが終了した時点で選択状態とされ、よってデータ線１３−１〜データ線１３−ｍが駆動される。駆動制御信号ｄｅが選択状態のとき、ｋ番目の走査線１２−ｋが選択されているので、走査線１２−ｋに接続された画素１１に対して線順次書き込みが行われる。
【００６２】
走査線１２−ｋを非選択とすると書き込みが終了するが、図２のタイミングチャートでは、その時点において駆動制御信号ｄｅは選択状態を保っており、書き込み終了まで有効な書き込みデータ（書き込み電流）を保つようにしている。ただし、この駆動法においては、１走査線期間（通常は、１フレーム期間／走査線本数）に、電流ドライバ回路１５−１〜１５−ｍへの書き込みと、データ線１３−１〜１３−ｍの駆動がシリアルに行われるため、これら書き込みとデータ線駆動の両方に十分な時間を確保することが難しい場合がある。
【００６３】
［第２回路例］
図６は、電流ドライバ回路１５−１〜１５−ｍの他の回路例を示す回路図であり、図中、図４と同等部分には同一符号を付して示している。
【００６４】
図６から明らかなように、本例に係る電流ドライバ回路は、図４の回路素子に加えて、ＴＦＴ３１と電流源ＣＳとの間に、輝度データｓｉｎの書き込み時に飽和領域で動作するインピーダンス変換用トランジスタ、即ちＴＦＴ３１と導電型が異なるＰＭＯＳのＴＦＴ４０を、例えばＴＦＴ３２を介して接続した構成となっている。この構成によれば、本電流ドライバ回路への輝度データｓｉｎの書き込みを、図４の回路例よりも高速に行うことができる。その理由について以下に順次説明する。
【００６５】
電流書き込みにおいては、一般に、書き込みに要する時間が長いという問題がある。何となれば、図４の回路例の電流ドライバ回路に電流値Ｉｗを書き込む場合、電流源ＣＳの出力抵抗は理論上無限大なので、回路の抵抗は図４のＴＦＴ３１によって決まる一方、パネル内部のＴＦＴは一般に駆動能力が小さい、言い換えれば入力抵抗が高いため、信号入力線１６の電位が定常状態に達するまでに時間がかかるからである。
【００６６】
ここで先ず、図４の回路例の場合について、書き込みに必要な時間を求める。書き込み時、ＴＦＴ３１はゲート・ドレイン間がＴＦＴ３４によって短絡され、従って飽和領域で動作することを踏まえて、ＭＯＳトランジスタの式（１）の両辺をゲート・ソース間電圧Ｖｇｓで微分することで、
１／Ｒｎ＝μｎＣｏｘＷｎ／Ｌｎ（Ｖｇｓｎ−Ｖｔｈ） ……（７）
を得る。ここで、ＴＦＴ３１がＮＭＯＳであるので、必要なパラメータには添字ｎを付して示している。ＲｎはＴＦＴ３１の信号入力線１６から見た微分抵抗であり、これが信号入力線１６の入力抵抗である。なお、ＴＦＴ３２はアナログスイッチであり抵抗特性を呈するが、ＴＦＴ３１に比べて十分小さな抵抗値となるように設計できるため、その抵抗値は無視する。
【００６７】
（１）式、（７）式より、
Ｒｎ＝１／√（２μｎＣｏｘＷｎ／Ｌｎ・Ｉｗ） ……（８）
を得る。すなわち、ＴＦＴ３１の入力抵抗Ｒｎは書き込み電流Ｉｗの平方根に反比例し、特に書き込み電流Ｉｗが小さな状態では非常に大きな値となる。一方、信号入力線１６に存在する容量をＣｓとすると、書き込み動作の時定数は定常状態付近では
τ＝Ｃｓ×Ｒｎ ……（９）
で与えられる。
【００６８】
信号入力線１６に信号電流を供給する電流源ＣＳは通常パネル外部の部品で構成されるため、データ線ドライバ回路１５から距離的に離れていることが多く、容量Ｃｓは大きな値になりやすい。その上、先に述べたように、ＴＦＴ３１の入力抵抗Ｒｎは書き込み電流Ｉｗが小さくなるに従って増大するので、小さな電流の書き込みに要する長い書き込み時間は重大な問題である。
【００６９】
書き込み時間を短縮するためには、（９）式より、ＴＦＴ３１の入力抵抗Ｒｎを小さくする必要がある。そのためには、最大輝度値に相当する電流値をより大きい値に設定することによって、小さな輝度値においても書き込み電流Ｉｗがあまり小さくならないようにすることが考えられるが、これは消費電力の増大を招く。あるいは、ＴＦＴ３１のＷｎ／Ｌｎを大きくすることが考えられるが、その場合は、より小さなゲート電圧振幅でＴＦＴ３１を使用することになるため、微小なノイズによって駆動電流が影響されやすくなるなどの問題がある。
【００７０】
ここで、図６の回路例の回路動作について考える。信号入力線１６には電流源ＣＳが接続されており、この電流源ＣＳと本電流ドライバ回路との間には比較的大きな寄生容量Ｃｓが存在している。今、信号電流Ｉｗを書き込む動作を考え、ＴＦＴ４０が飽和領域で動作しているとすれば、定常状態においては、ＭＯＳトランジスタの式（１）に従って、
Ｉｗ＝μｐＣｏｘＷｐ／Ｌｐ／２（Ｖｇｓ−Ｖｔｐ）2 ……（１０）
が成り立つ。ここで、ＴＦＴ４０がＰＭＯＳであるので、必要なパラメータには添字ｐを付して示している。
【００７１】
図６の回路例では、信号入力線１６がＴＦＴ４０のソースであることに注意すれば、
Ｉｗ＝μｐＣｏｘＷｐ／Ｌｐ／２（Ｖｉｎ−
Ｖｇ−｜Ｖｔｐ｜）2 ……（１１）
が成り立つことがわかる。ＶｉｎおよびＶｇはそれぞれ、グランドを基準とした信号入力線１６の電圧およびＴＦＴ４０のゲート電圧である。
【００７２】
（１１）式の両辺を信号入力線１６の電圧Ｖｉｎで微分すれば、
1/Ｒｐ＝μｐＣｏｘＷｐ／Ｌｐ（Ｖｉｎ−Ｖｇ−｜Ｖｔｐ｜）…（１２）
を得る。ＲｐはＴＦＴ４０の信号入力線１６から見た微分抵抗であり、これが信号入力線１６の入力抵抗である。（１１）式、（１２）式より
Ｒｐ＝１／√（２μｐＣｏｘＷｐ／Ｌｐ・Ｉｗ） ……（１３）
を得る。書き込み動作の時定数は、定常状態付近では
τ＝Ｃｓ×Ｒｐ ……（１４）
で与えられる。
【００７３】
ここで注目すべきなのは、（１３）式、（１４）式によれば、書き込み時定数はＴＦＴ３１に関するパラメータ（Ｗｎ、Ｌｎなど）に関係なく、ＰチャネルＴＦＴ４０によって決まるということである。すなわち、ＴＦＴ４０のＷｐ／Ｌｐを大きく設定すれば、（１３）式によって任意に信号入力線１６の入力抵抗Ｒｐを小さくすることができ、（１４）式によって書き込み動作の時定数が小さくなることがわかる。つまり、書き込み電流Ｉｗの大きさやＴＦＴ３１のパラメータを変更することなく、言い換えれば、先に述べたような消費電力の増大やノイズ耐性の悪化を伴うことなく、書き込みを高速化することが可能となる。
【００７４】
書き込みが高速化すれば、一定の時間内に同一の信号入力線１６を時分割的に使用して多数のデータをデータ線ドライバ列に書き込むことが可能になるので、パネルとパネル外部の電流源ＣＳとの間の接続点数や、電流源ＣＳの個数を削減することができる。
【００７５】
ここで、ＴＦＴ４０を飽和領域で動作させるための方法について以下に示す。ＭＯＳトランジスタが飽和領域で動作するための条件は前述のように（３）式で与えられるが、ＰＭＯＳの場合は、
Ｖｄ＜Ｖｇ＋｜Ｖｔｐ｜ ……（１５）
と書いても良い。ここで、ＶｄおよびＶｇはそれぞれ、グランドを基準としたドレイン電位およびゲート電位である。
【００７６】
書き込み時間が問題になるのは、先に述べたように書き込み電流Ｉｗが小さな場合である。そこで、書き込み電流Ｉｗがゼロに近い書き込み状態を考えると、ＴＦＴ３１はそのゲート・ドレインをＴＦＴ３４によって電気的に短絡されており、流れる電流がゼロに近い。このことから、そのドレイン電位はほぼＶｔｎであるが、これはＴＦＴ４０のドレイン電位Ｖｇでもある。したがって、（１５）式は、
Ｖｔｎ＜Ｖｇ＋｜Ｖｔｐ｜ ……（１６）
と書くことができる。
【００７７】
したがって、ＴＦＴ４０を飽和領域で動作させるためには、（１６）式が成り立つこと、具体的には、例えばゲート電位Ｖｇ＝０で使用する場合にはＶｔｎ＜｜Ｖｔｐ｜としたり、あるいはＶｇを０Ｖではなく、０Ｖよりも高い電位で使用すれば良い。
【００７８】
上述したように、ＴＦＴ３１と電流源ＣＳとの間に、輝度データｓｉｎの書き込み時に飽和領域で動作するインピーダンス変換用トランジスタ（本例では、ＰチャネルＴＦＴ４０）を接続することで、本電流ドライバ回路への輝度データｓｉｎの書き込みを図４の回路例よりも高速に行うことができる。これにより、一定の時間内に同一の信号入力線１６を時分割的に使用して多数のデータをデータ線ドライバ列に書き込むことが可能になるので、パネルとパネル外部の電流源ＣＳとの間の接続点数や、電流源ＣＳの個数を削減することができる。
【００７９】
なお、本回路例では、ＰチャネルＴＦＴ４０をＴＦＴ３１と電流源ＣＳとの間にＴＦＴ３２を介して接続する回路構成としたが、図７に示すように、輝度データｓｉｎの書き込み時に飽和領域で動作するＰチャネルＴＦＴ４０をＮチャネルＴＦＴ３２に代えて設け、このＰチャネルＴＦＴ４０にインピーダンス変換とスイッチ（図６のＴＦＴ３２）の両機能を持たせるようにしても、上記の場合と同様の作用効果を得ることができる。この変形例の場合には、電流ドライバ回路毎にトランジスタを１個削減できるため、その分だけ回路構成の簡略化、低コスト化が図れる利点がある。
【００８０】
［第２実施形態］
図８は、本発明の第２実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図１と同等部分には同一部号を付して示している。本実施形態に係るアクティブマトリクス型表示装置において、第１実施形態に係るアクティブマトリクス型表示装置との違いは、データ線ドライバ回路１５′の構成にある。
【００８１】
すなわち、第１実施形態ではデータ線ドライバ回路１５を１列分の電流ドライバ回路１５−１〜１５−ｍで構成しているのに対して、本実施形態ではデータ線ドライバ回路１５′を２列分の電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍで構成している。これら２列分の電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍには、信号入力線１６を通して外部から画像データ（本例では、輝度データ）ｓｉｎが供給される。
【００８２】
２列分の電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍにはさらに、２本の制御線１７−１，１７−２を通して外部から２系統の駆動制御信号ｄｅ１，ｄｅ２が供給される。これらの駆動制御信号ｄｅ１，ｄｅ２は、図９のタイミングチャートに示すように、１走査線期間の周期で極性が反転し、かつ互いに逆相の信号となっている。
【００８３】
一方、水平スキャナ１８は、図９のタイミングチャートに示すように、水平スタートパルスｈｓｐの入力後、水平クロック信号ｈｃｋの遷移（立ち上がりおよび立ち下がり）に対応して、１系統の書き込み制御信号ｗｅ１〜ｗｅｍを順次発生する構成となっている。この１系統の書き込み制御信号ｗｅ１〜ｗｅｍは、２列分の電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍに供給される。
【００８４】
［第３回路例］
図１０は、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍの具体的な回路例を示す回路図であり、図中、図４と同等部分には同一符号を付して示している。本例に係る電流ドライバ回路は、４つのＴＦＴ３１〜３４および１つのキャパシタ３５からなる基本的な回路部分については、図４の電流ドライバ回路と同じである。
【００８５】
異なる点は、ＴＦＴ３２およびＴＦＴ３４を制御する回路の構成である。この制御回路は、３つのインバータ３６，３７，３８および１つのＮＯＲ回路３９から構成されている。インバータ３６は、水平スキャナ１８から供給される書き込み制御信号ｗｅの極性を反転してＮＯＲ回路３９にその一方の入力として供給する。ＮＯＲ回路３９は、制御線１７−１（または、１７−２）を通して外部から供給される駆動制御信号ｄｅ１（または、ｄｅ２）を他方の入力としている。
【００８６】
このＮＯＲ回路３９を通過した駆動制御信号ｄｅ１（または、ｄｅ２）は、直接ＴＦＴ３４のゲートに供給されるとともに、インバータ３７，３８を介してＴＦＴ３２のゲートに供給される。インバータ３７，３８は、図２のタイミングチャートにおける第２の書き込み制御信号ｗｅＢに対する第１の書き込み制御信号ｗｅＡの遅れ時間に相当する遅延時間を有し、ＮＯＲ回路３９を通過した駆動制御信号ｄｅ１（または、ｄｅ２）を当該遅延時間だけ遅らせてＴＦＴ３２のゲートに与える。
【００８７】
上記構成の電流ドライバ回路において、その基本的な回路動作は図４の電流ドライバ回路と同じである。すなわち、電流値の形で書き込まれた輝度データｓｉｎを一旦電圧値に変換してキャパシタ３５に保持し、書き込み終了後もキャパシタ３５の電圧値に基づいて、書き込まれた電流値とほぼ等しい電流値でデータ線１３を駆動する動作を行う。
【００８８】
これに加えて、本例に係る電流ドライバ回路では、駆動制御信号ｄｅｌ（または、ｄｅ２）を非選択状態（低レベル）、書き込み制御信号ｗｅを選択状態（高レベル）とすることで輝度データｓｉｎの書き込みが可能となり、駆動制御信号ｄｅｌ（または、ｄｅ２）を選択状態とすることで、書き込み制御信号ｗｅの状態によらずデータ線１３を駆動する状態となる。
【００８９】
インバータ３７，３８は、先述したように遅延回路を構成している。このインバータ３７，３８の遅延作用により、本電流ドライバ回路への書き込み終了時、ＴＦＴ３２に先立ってＴＦＴ３４を非導通状態とすることで、確実なデータ書き込みを行うようにしている。
【００９０】
続いて、図８に示す第２実施形態に係るアクティブマトリクス型表示装置において、画素回路１１として図３５の電流書き込み型画素回路を用い、かつ電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍとして図１０の電流書き込み型電流ドライバ回路を用いた場合の動作について、図９のタイミングチャートに基づいて説明する。
【００９１】
ｋ番目の走査線１２−ｋの選択期間において、駆動制御信号ｄｅｌが非選択状態とされ、信号入力線１６から第１のデータ線ドライバ列（電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ）に対して輝度データｓｉｎの書き込みが可能となる。この間、水平スキャナ１８からは水平クロックｈｃｋに対応して書き込み制御信号ｗｅ１〜ｗｅｍが順次出力され、信号入力線１６にはそれに同期して輝度データｓｉｎが電流値の形で与えられ、第１のデータ線ドライバ列に輝度データが書き込まれる。
【００９２】
次に、ｋ＋１番目の走査線１２−ｋ＋１が選択されると駆動制御信号ｄｅ１が選択状態とされ、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍに書き込まれているデータにしたがってデータ線１３−１〜データ線１３−ｍが駆動される。このとき、駆動制御信号ｄｅ２は非選択とされており、第２のデータ線ドライバ列（電流ドライバ回路１５Ｂ−１〜１５Ｂ−ｍ）に対して輝度データｓｉｎの書き込みが行われる。第２のデータ線ドライバ列は、次の走査線サイクルにおいて、ｋ＋２番目の走査線１２−ｋ＋２が選択されたときにデータ線１３−１〜１３−ｍを駆動する。
【００９３】
このように、第１，第２のデータ線ドライバ列（電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍ）を走査線１２−１〜１３−ｎの切り替わり毎に交互に被書き込み状態／駆動状態とすることにより、データ線ドライバ回路１５′への書き込み時間、データ線１３−１〜１３−ｍの駆動時間の両方を概ね１走査線周期分確保することができるため、データ線ドライバ回路１５′への書き込みおよびデータ線１３−１〜１３−ｍの駆動について確実な動作が可能となる。
【００９４】
なお、本実施形態では、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍとして、図１０に示す電流書き込み型電流ドライバ回路を用いた場合を例に採って説明したが、これに限られるものではなく、図４、図６および図７に示す電流書き込み型電流ドライバ回路を用いても、同様の作用効果を奏する。ただし、図１０の回路例の場合には、書き込み制御信号ｗｅ１〜ｗｅｍを入力する信号線が１本で済むため、２本必要とする図４、図６および図７の回路例に比べてデータ線ドライバ回路１５と水平スキャナ１８との間を接続する配線本数を半減できるという利点がある。
【００９５】
また、本実施形態に係るアクティブマトリクス型表示装置において、１走査線周期の間にｍ個すべての電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍに対する書き込み動作を完了することが難しい場合は、信号入力線１６を複数本設け、並列書き込みを行うようにすることも可能である（第２実施形態の変形例）。
【００９６】
具体的には、図１１に示すように、例えば２本の信号入力線１６−１，１６−２を設けるとともに、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍを図の左側半分と右半分とにブロック化し、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍに対する図の左側半分のデータ書き込みを信号入力線１６−１に、図の右側半分のデータ書き込みを信号入力線１６−２にそれぞれ担わせるようにする。
【００９７】
この構成を採ることで、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍに対して２個ずつ同時に（並列に）輝度データｓｉｎを書き込むことができることから、データ線ドライバ１個当たりの書き込み時間は２倍となるため、書き込み動作は容易になる。同様にして、信号入力線１６を３本以上設けることも可能である。
【００９８】
また、このように電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍを図の左側半分と右半分とにブロック化した構成のアクティブマトリクス型表示装置に対して、図６で説明した輝度データ書き込みの高速化の概念を適用することもできる。なお、この場合には、電流書き込み型電流ドライバ回路として、図４の回路例のものが用いられることになる。
【００９９】
すなわち、図１２に示すように、信号入力線１６−１，１６−２の入力部に、インピーダンス変換用トランジスタ、例えばＰチャネルＴＦＴ４０−１，４０−２を挿入するとともに、これらＴＦＴ４０−１，４０−２を各ゲートをグランド電位よりも高い一定のバイアス電圧値Ｖｂｉａｓでバイアスするようにする。ここで、信号入力線１６−１，１６−２にはそれぞれ寄生容量Ｃｓ１，Ｃｓ２が存在するが、バイアス電圧値Ｖｂｉａｓを適当に設定すれば、ＰチャネルＴＦＴ４０−１，４０−２を飽和領域で動作させることができる。
【０１００】
このように、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍをブロック化し、ブロック内の複数の電流ドライバ回路に対して、輝度データの書き込み時に飽和領域で動作するインピーダンス変換用トランジスタ、例えばＰチャネルＴＦＴ４０−１，４０−２を共通に設け、これらＴＦＴ４０−１，４０−２のＷｐ／Ｌｐを大きな値に設定することで、図６の回路説明の場合と同様の理由により、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍの回路構成や定数に変更を加えることなく、輝度データの書き込みの高速化が実現できる。
【０１０１】
さらに、第２実施形態の他の変形例として、図１３に示す構成を採ることも可能である。図１３に示すように、この他の変形例に係るアクティブマトリクス型表示装置では図１１の構成に加えて、データ線１３−１〜１３−ｍを中央で２分割し、表示領域の上下両側にデータ線ドライバ回路１５Ｕ，１５Ｄを配置した構成を採っている。
【０１０２】
この場合、水平スキャナ１８Ｕ，１８Ｄも表示領域の上下両側に配置されることになる。また、図１１の構成も採ることから、上側のデータ線ドライバ回路１５Ｕに対して２本の信号入力線１６Ｕ−１，１６Ｕ−２が設けられ、下側のデータ線ドライバ回路１５Ｄに対して２本の信号入力線１６Ｄ−１，１６Ｄ−２が設けられることになる。
【０１０３】
この他の変形例に係る構成を採ることにより、上下のデータ線ドライバ回路１５Ｕ，１５Ｄがそれぞれ駆動するデータ線１３Ｕ−１〜１３Ｕ−ｍ，１３Ｄ−１〜１３Ｄ−ｍの配線長が図１１の構成の場合の半分で済むため、各データ線１３Ｕ−１〜１３Ｕ−ｍ，１３Ｄ−１〜１３Ｄ−ｍの容量が半分となり、その分だけデータ線の駆動時間が短くて良いことになる。
【０１０４】
さらに、画面内上半分と下半分とで走査線１２−１〜１２−ｎを同時に１本ずつ選択・書き込みを行うことができることから、１本の走査線に対する書き込み時間を２倍にできるため、データ線１３Ｕ−１〜１３Ｕ−ｍ，１３Ｄ−１〜１３Ｄ−ｍの駆動や、データ線ドライバ回路１５Ｕ，１５Ｄへのデータ書き込みの動作を確実に行うことが可能である。
【０１０５】
［第４回路例］
図１４は、電流ドライバ回路の他の回路例を示す回路図である。本例に係る電流ドライバ回路は、第１実施形態（図１参照）に係るデータ線ドライバ回路１５の電流ドライバ回路１５−１〜１５−ｍまたは第２実施形態に係るデータ線ドライバ回路１５′の電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍとして用いられる。
【０１０６】
図１４から明らかなように、本例に係る電流ドライバ回路は、４つのＴＦＴ４ｌ〜ＴＦＴ４４および１つのキャパシタ４５から構成されている。この回路例では、ＴＦＴ４１，４２をＮＭＯＳで構成し、ＴＦＴ４３，４４をＰＭＯＳで構成しているが、これは一例であって、これに限られるものではない。
【０１０７】
ＴＦＴ４１はそのソースが接地され、そのドレインがデータ線１３に接続されている。ＴＦＴ４１のゲートとグランドとの間には、キャパシタＣが接続されている。ＴＦＴ４１のゲートにはさらに、ＴＦＴ４２のゲートおよびＴＦＴ４４のドレインがそれぞれ接続されている。ＴＦＴ４１とＴＦＴ４２とは近接して配置されるとともに、ゲートが共通接続されることによってカレントミラー回路を形成している。
【０１０８】
ＴＦＴ４２のソースは接地されている。ＴＦＴ４２のドレイン、ＴＦＴ４３のドレインおよびＴＦＴ４４のソースが共通に接続されている。ＴＦＴ４３はそのソースが信号入力線１６に接続され、そのゲートには第１の書き込み制御信号ｗｅＡが与えられる。また、ＴＦＴ４３のゲートには、第２の書き込み制御信号ｗｅＢが与えられる。
【０１０９】
次に、上記構成の電流ドライバ回路の回路動作について、図１５の駆動波形図を用いて説明する。
【０１１０】
本電流ドライバ回路への書き込み時には第１の書き込み制御信号ｗｅＡ、第２の書き込み制御信号ｗｅＢを共に選択状態とする。ここでは、両者が低レベルの状態を選択状態としている。この状態で信号入力線１６に電流値Ｉｗの電流源ＣＳを接続することにより、ＴＦＴ４２にＴＦＴ４３を通して書き込み電流Ｉｗが流れる。このとき、ＴＦＴ４２のゲート・ドレイン間はＴＦＴ４４によって電気的に短絡されているので（３）式が成立し、ＴＦＴ４２は飽和領域で動作する。したがって、ＴＦＴ４２のゲート・ソース間には、（１）式で与えられる電圧Ｖｇｓが生ずる。
【０１１１】
次に、第１，第２の書き込み制御信号ｗｅＡ、ｗｅＢを非選択状態とする。詳しくは、先ず、第２の書き込み制御信号ｗｅＢを高レベルとしてＴＦＴ４４を非導通状態とする。これにより、ＴＦＴ４２のゲート・ソース間に生じた電圧Ｖｇｓがキャパシタ４５によって保持される。
【０１１２】
次いで、第１の書き込み制御信号ｗｅＡを高レベルとしてＴＦＴ４３を非導通状態とすることにより、本電流ドライバ回路と電流源ＣＳとが電気的に遮断されるので、その後は電流源ＣＳによって別の電流ドライバ回路に対して書き込みを行うことができる。ここで、電流源ＣＳが駆動するデータは、第２の書き込み制御信号ＷｅＢが非選択となる時点では有効である必要があるが、その後は任意の値（例えば、次の電流ドライバ回路への書き込みデータ）とされて良い。
【０１１３】
ＴＦＴ４ｌとＴＦＴ４２とはゲートが共通接続されることで、カレントミラー回路を形成しているため、ＴＦＴ４ｌが飽和領域で動作していれば、ＴＦＴ４ｌを流れる電流は（２）式で与えられ、これがすなわちデータ線１３に流れる電流となるが、これは先の書き込み電流Ｉｗに比例する。
【０１１４】
つまり、図１４に示す回路は、図４に示す回路と同様に、電流値の形で書き込まれた輝度データｓｉｎを一旦電圧値に変換してキャパシタ４５に保持し、書き込み終了後もキャパシタ４５の電圧値に基づいて、書き込まれた電流値に比例する電流値でデータ線１３を駆動する機能を有する。この動作において、ＴＦＴ４ｌとＴＦＴ４２とが近接配置されるなどで、これらＴＦＴの移動度μやしきい値Ｖｔｈが事実上等しければ、それらの絶対値は問題とされない。すなわち、図１４の回路は、ＴＦＴの特性ばらつきによらず、書き込まれた電流値と正確に比例する電流値でデータ線１３を駆動することができる。
【０１１５】
本電流ドライバ回路への書き込み電流Ｉｗとデータ線１３の駆動電流Ｉｄとの関係は、ＴＦＴ４ｌとＴＦＴ４２のチャネル幅Ｗおよびチャネル長Ｌの設定によって、言いかえればカレントミラー回路のミラー比の設定によって所望の値とすることができる。
【０１１６】
例えば、ＴＦＴ４ｌとＴＦＴ４２とでＷ／Ｌの値を等しくすれば書き込み電流Ｉｗと駆動電流Ｉｄは等しくなるし、ＴＦＴ４２のＷ／ＬをＴＦＴ４ｌのそれより大きくすれば書き込み電流Ｉｗは駆動電流Ｉｄより大きくなる。後者は、例えば外部の電流源ＣＳが小さな電流を駆動することが難しい場合や、電流ドライバ回路への書き込み時間を高速化したい場合に有効である。
【０１１７】
本電流ドライバ回路の変形例を図１６に示す。本変形例に係る電流ドライバ回路は、ＴＦＴ４４の接続位置が図１４の回路と異なるだけである。すなわち、ＴＦＴ４４は、ＴＦＴ４１のゲートとＴＦＴ４２のゲートとの間に接続された構成となっている。回路動作としては、図１４の回路の場合と同様の動作が可能である。
【０１１８】
［第５回路例］
図１７は、電流ドライバ回路のさらに他の回路例を示す回路図である。本例に係る電流ドライバ回路も、第１実施形態（図１参照）に係るデータ線ドライバ回路１５の電流ドライバ回路１５−１〜１５−ｍまたは第２実施形態に係るデータ線ドライバ回路１５′の電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍとして用いられる。
【０１１９】
本例に係る電流ドライバ回路は、第１回路例に係る電流ドライバ回路（図４を参照）と基本的な回路部分の構成を同じにしていることから、以下の説明では、異なる回路部分を中心にその構成について説明する。また、図１７中、図４と同等部分には同一符号を付して示している。
【０１２０】
図１７において、ＴＦＴ４ｌのドレインとデータ線１３との間にＴＦＴ４６が挿入されている。このＴＦＴ４６のゲート・ドレイン間にはＴＦＴ４７が接続され、そのゲートには第２の書き込み制御信号ｗｅＢが与えられる。ＴＦＴ４６のゲートとグランドとの間にはキャパシタ４８が接続されている。
【０１２１】
次に、上記構成の電流ドライバ回路の回路動作について説明する。なお、この回路動作は図４の回路と同様であるので、以下の動作説明では、図５の駆動波形図を用いるものとする。
【０１２２】
先ず、本電流ドライバ回路への書き込み時には、駆動制御信号ｄｅを非選択状態（低レベル）としてデータ線１３に電流が流れないようにした状態で第１，第２の書き込み制御信号ｗｅＡ、ＷｅＢを選択状態（高レベル）とすると、書き込み電流ＩｗがＴＦＴ４２を透してＴＦＴ４ｌおよびＴＦＴ４６を流れる。このとき、両ＴＦＴ４１，ＴＦＴ４６共、ゲート・ソース間がそれぞれＴＦＴ４４およびＴＦＴ４７によって短絡されているので、飽和領域で動作する。
【０１２３】
次に、第２の書き込み制御信号ｗｅＢを非選択状態とする。これにより、ＴＦＴ４ｌおよびＴＦＴ４６の各ゲート・ソース間に生じた電圧Ｖｇｓがキャパシタ４５およびキャパシタ４８によってそれぞれ保持される。次に、第１の書き込み制御信号ｗｅＡを非選択状態とすることにより、本電流ドライバ回路と信号入力線１６とが電気的に遮断されるので、その後は信号入力線１６を介して別の電流ドライバ回路への書き込みを行うことができる。
【０１２４】
次に、データ線駆動制御信号ｄｅを高レベルとする。ＴＦＴ４ｌのゲート・ソース間電圧Ｖｇｓはキャパシタ４５によって保持されているので、ＴＦＴ４ｌが飽和領域で動作していれば、ＴＦＴ４ｌを流れる電流は（５）式の書き込み電流Ｉｗに一致し、これがすなわちデータ線１３に流れる電流Ｉｄとなる。つまり、書き込み電流Ｉｗがデータ線１３の駆動電流Ｉｄと一致する。
【０１２５】
ここで、ＴＦＴ４６の作用について説明する。図４の回路においては、前述したように、書き込み電流Ｉｗ、データ線１３の駆動電流Ｉｄは共にＴＦＴ４ｌによって決まるので、（５）式、（６）式よりＩｗ＝Ｉｄｒｖであった。ただし、これはＴＦＴ４ｌを流れる電流Ｉｄｓが、飽和領域においてドレイン・ソース間電圧Ｖｄｓに依存しないとした場合である。
【０１２６】
しかるに、現実のトランジスタでは、ゲート・ソース間電圧Ｖｇｓが一定であっても、ドレイン・ソース間電圧Ｖｄｓが大きい程ドレイン・ソース間Ｉｄｓが大きくなる場合がある。これは、ドレイン・ソース間電圧Ｖｄｓが大きくなることによってドレイン近傍のピンチオフ点がソース側へ移動し、実効的なチャネル長が減少する、いわゆるショートチャネル効果や、ドレインの電位がチャネル電位に影響を与えてチャネルの導電率が変化する、いわゆるバックゲート効果などのためである。
【０１２７】
この場合、トランジスタを流れる電流Ｉｄｓは、例えば、
Ｉｄｓ＝μＣｏｘＷ／Ｌ／２（Ｖｇｓ−Ｖｔｈ）2
×（１＋λＶｄｓ） ……（１７）
なる関係式で表され、ドレイン・ソース間電圧Ｖｄｓに依存することになる。ここで、λは正の定数である。この場合、図４の回路では、書き込み時と駆動時とでドレイン・ソース間電圧Ｖｄｓが同一でなければ、書き込み電流ＩｗとＯＬＥＤに流れる電流Ｉｄｒｖとは一致しない。
【０１２８】
これに対し、図１７の回路の動作を考える。図１７のＴＦＴ４６の動作に注目すると、そのドレイン電位は書き込み時と駆動時とで一般に同一ではない。例えば駆動時のドレイン電位の方が高い場合、ＴＦＴ４６のドレイン・ソース間電圧Ｖｄｓも大きくなり、これを（１７）式に当てはめれば、書き込み時と駆動時とでゲート・ソース間電圧Ｖｇｓが一定であっても、ドレイン・ソース間電流Ｉｄｓは駆動時の方が増加する。換言すれば、書き込み電流ＩｗよりＯＬＥＤに流れる電流Ｉｄｒｖが大きくなって両者は一致しない。
【０１２９】
ところが、ＯＬＥＤに流れる電流ＩｄｒｖはＴＦＴ４ｌを流れるので、その場合ＴＦＴ４ｌでの電圧降下が大きくなり、そのドレイン電位（ＴＦＴ４６のソース電位）が上昇する。この結果、ＴＦＴ４６のゲート・ソース間電圧Ｖｇｓは小さくなり、これはＯＬＥＤに流れる電流Ｉｄｒｖを小さくする方向に作用する。結果として、ＴＦＴ４ｌのドレイン電位は大きく変動することができず、ＴＦＴ４ｌに注目すれば、書き込み時と駆動時とでドレイン・ソース間電流Ｉｄｓが大きくは変わらないことがわかる。すなわち、書き込み電流ＩｗよりＯＬＥＤに流れる電流Ｉｄｒｖとがかなり精度良く一致することになる。
【０１３０】
この動作をより良く行わせるためには、ＴＦＴ４ｌ、ＴＦＴ４６共にドレイン・ソース間電圧Ｖｄｓに対するドレイン・ソース間電流Ｉｄｓの依存性を小さくするのが良いので、両トランジスタを飽和領域で動作させることが望ましい。書き込み時にはＴＦＴ４ｌ，４６共にゲート・ドレイン間が短絡されているので、書き込まれる輝度データによらず、必然的に両者共飽和領域で動作する。駆動時にも飽和領域で動作させるには、データ線１３を十分高い電位とすれば良い。この駆動によれば、データ線１３に流れる電流Ｉｄは、ＴＦＴの特性ばらつきによらず、図４の回路例の場合よりも正確に書き込み電流Ｉｗに一致する。
【０１３１】
［第３実施形態］
図１８は、本発明の第３実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図１と同等部分には同一部号を付して示している。本実施形態に係るアクティブマトリクス型表示装置において、第１実施形態に係るアクティブマトリクス型表示装置との違いは、データ線を駆動するデータ線ドライバ回路の構成にある。
【０１３２】
すなわち、第１実施形態ではデータ線ドライバ回路１５として電流書き込み型の電流ドライバ回路を用いているのに対し、本実施形態ではデータ線ドライバ回路１９として電圧書き込み型の電流ドライバ回路（ＣＤ）１９−１〜１９−ｍを用いている。電圧書き込み型の電流ドライバ回路（以下、単に「電流ドライバ回路」と記す）１９−１〜１９−ｍは、各出力端がデータ線１３−１〜１３−ｍの各一端に接続されている。
【０１３３】
［第６回路例］
図１９は、データ線ドライバ回路１９を構成する電圧書き込み型電流ドライバ回路１９−１〜１９−ｍの具体的な回路例を示す回路図である。なお、電流ドライバ回路１９−１〜１９−ｍの各々は全く同じ回路構成となっている。
【０１３４】
図１９から明らかなように、本例に係る電流ドライバ回路は、２つのＴＦＴ５１，５２および１つのキャパシタ５３から構成されている。ＴＦＴ５１は、データ線１３とグランドとの間に接続されている。ＴＦＴ５２は、ＴＦＴ５１のゲートと信号入力線１６との間に接続されている。キャパシタ５３は、ＴＦＴ５１のゲートとグランドとの間に接続されている。この回路例では、ＴＦＴ５１，５２をＮＭＯＳで構成しているが、これは一例であって、これに限られるものではない。
【０１３５】
上記構成の電流ドライバ回路では、輝度データｓｉｎが信号入力線１６を通して電圧の形で電圧源ＶＳによって与えられる点が特徴である。輝度データｓｉｎの書き込み時は、書き込み制御信号ｗｅを選択状態（ここでは、高レベル）として信号入力線１６に電圧Ｖｗを印加すると、ＴＦＴ５２が導適状態であるため、ＴＦＴ５ｌのゲート・ソース間電圧Ｖｇｓが書き込み電圧Ｖｗとなる。
【０１３６】
この書き込み電圧Ｖｗは、書き込み制御信号ｗｅが非選択状態になってもキャパシタ５３によって保持される。ＴＦＴ５ｌが飽和領域で動作していれば、ＴＦＴ５ｌを流れる電流Ｉｄは、
Ｉｄ＝μＣｏｘＷ／Ｌ／２（Ｖｗ−Ｖｔｈ）2 ……（１８）
となる。したがって、書き込み電圧Ｖｗによってデータ線１３の駆動電流Ｉｄを制御することができる。
【０１３７】
図１８に示すアクティブマトリクス型表示装置において、データ線ドライバ回路１９を上記構成の電流ドライバ回路を用いて構成した場合の動作のタイミングチャートを図２０に示す。なお、その動作は基本的には図１の場合と同様であるので、ここではその詳細な説明については省略する。
【０１３８】
［第７回路例］
図２１は、電圧書き込み型電流ドライバ回路の他の回路例を示す回路図であり、図中、図１９と同等部分には同一符号を付して示している。本例に係る電流ドライバ回路では、図１９の回路に、データ線駆動制御信号ｄｅで制御されるＴＦＴ５４を追加した構成となっている。ＴＦＴ５４は、データ線１３とのＴＦＴ５１のドレインとの間に接続され、そのゲートに駆動制御信号ｄｅが与えられる。この回路例でも、ＴＦＴ５１，５２，５４をＮＭＯＳで構成しているが、これは一例であって、これに限られるものではない。
【０１３９】
このように、データ線１３とのＴＦＴ５１のドレインとの間に、駆動制御信号ｄｅで制御されるＴＦＴ５４を接続した構成を採ることにより、当該電流ドライバ回路を用いて図１、図８、図１１あるいは図１２に示すようなアクティブマトリクス型表示装置を構成することが可能となる。特に、図８、図１１あるいは図１２の構成のアクティブマトリクス型表示装置に適用した場合には、データ線ドライバ回路が２列（２系統）設置されていることから、データ線ドライバ回路への書き込みとデータ線１３−１〜１３−ｍの駆動を交互に行わせることによってそれぞれの動作時間に余裕が生ずる。
【０１４０】
［第８回路例］
図２２は、電圧書き込み型電流ドライバ回路のさらに他の回路例を示す回路図であり、図中、図２１と同等部分には同一符号を付して示している。本例に係る電流ドライバ回路では、図２１の回路に、ＴＦＴ５１のゲートとドレインとの間に接続されたリセットＴＦＴ５７と、ＴＦＴ５１のゲートとＴＦＴ５２のソースとの間に接続されたデータ書き込みキャパシタ５８とを追加した構成となっている。
【０１４１】
ところで、図２１の回路例では、輝度データが電圧の形で与えられ、それがそのままキャパシタ５３に保持され、その保持された電圧に基づいてＴＦＴ５１がデータ線に電流を流す構成となっているが、この構成では、ＴＦＴ５１のしきい値がばらつくと、（１）式に従って駆動電流がばらつき、画像の品位を損ねる可能性がある。
【０１４２】
これに対し、本回路例に係る電圧書き込み型電流ドライバ回路では、リセットＴＦＴ５７によってＴＦＴ５１のゲート・ドレインを所定の期間電気的に短絡させる動作を行った後、ＴＦＴ５１のゲートと信号入力線１６とをデータ書き込みキャパシタ５８によって容量結合させる構成を採ることにより、ＴＦＴ５１のしきい値がばらついても、駆動電流がばらつかないため、画像の品位を損ねることはない。以下に、図２３のタイミングチャートを用いてその具体的な動作説明を行う。
【０１４３】
先ず、ＴＦＴ５４がオン状態であるとき、リセットＴＦＴ５７のゲートに高レベルのリセット信号ｒｓｔを与えることによって当該ＴＦＴ５７をオン状態とする。すると、ＴＦＴ５１のゲート・ドレインが電気的に短絡されるが、このときＴＦＴ５４がオン状態であって、データ線からＴＦＴ５４およびＴＦＴ５１を介してグランドに向かって電流が流れているため、ＴＦＴ５１のゲート・ソース間電圧は、そのしきい値Ｖｔｈよりも高くなっている。
【０１４４】
次に、ＴＦＴ５４のゲートに与えられる駆動信号ｄｅが低レベルになることによってＴＦＴ５４がオフ状態になると、ＴＦＴ５１を流れる電流は、所定の時間を経過した後にゼロになる。このとき、そのドレイン・ゲート間がＴＦＴ５７によって短絡されているため、ＴＦＴ５１のドレインおよびゲートの電位は次第に低下していき、その値がＴＦＴ５１のしきい値Ｖｔｈとなった状態で安定する。このとき、ＴＦＴ５２のゲートに高レベルの書き込み制御信号ｗｅが印加されることで、信号入力線１６は所定の電位（本例では、グランドレベル）にされている（以下、この動作をリセット動作と称する）。その後に、信号入力線１６に信号電圧Ｖｗを印加する。
【０１４５】
信号入力線１６とＴＦＴ５１のゲートとは、データ書き込みキャパシタ５８を介して、即ち容量結合で接続されているため、キャパシタ５３，５８の容量値をＣｏ，Ｃｄとすると、ＴＦＴ５１のゲート電位は概ね
ΔＶｇ＝Ｖｗ×Ｃｄ／（Ｃｄ＋Ｃｏ） ……（１９）
だけ上昇する。信号電圧Ｖｗの印加前にはＶｇ＝Ｖｔｈであったから、ＴＦＴ５１のゲート・ソース間電圧Ｖｇｓは、
Ｖｇｓ＝Ｖｔｈ＋ΔＶｇ
＝Ｖｔｈ＋Ｖｗ×Ｃｄ／（Ｃｄ＋Ｃｏ） ……（２０）
となる（以下、この動作を被書き込み動作と称する）。
【０１４６】
信号電圧Ｖｗの印加後はＴＦＴ５２をオフ状態とし、ＴＦＴ５４のゲートに駆動制御信号ｄｅを与えることによって当該ＴＦＴ５４をオン状態とすれば、ＴＦＴ５１によってデータ線に電流が流れる。このとき、その電流値Ｉｄは（１）式および（２０）式から
Ｉｄ＝μＣｏｘＷ／Ｌ／２｛Ｖｗ×Ｃｄ/(Ｃｄ＋Ｃｏ)｝2 ……（２１）
となる（以下、この動作を駆動動作と称する）。（２１）式はしきい値Ｖｔｈを含まないことから、駆動電流値ＩｄはＴＦＴ５１のしきい値Ｖｔｈのばらつきによらないことがわかる。
【０１４７】
図２４は、第８回路例の変形例を示す回路図であり、図中、図２２と同等部分には同一符号を付して示している。本変形例に係る電流ドライバ回路では、キャパシタ５３がデータ書き込みキャパシタ５８の出力端とグランドとの間に接続されている第８回路例に対して、データ書き込みキャパシタ５８の入力端とグランドとの間に接続されている点が相違しているのみであり、その他の構成および動作タイミングチャートは同じである。
【０１４８】
このように、キャパシタ５３をデータ書き込みキャパシタ５８の入力端とグランドとの間に接続した構成を採ることにより、信号電圧Ｖｗを印加した後のＴＦＴ５１のゲート・ソース間電圧ＶｇｓがほぼＶｔｈ＋Ｖｗで与えられる。すなわち、第８回路例に係る電流ドライバ回路に比べて、同じ信号電圧Ｖｗに対してより大きなゲート・ソース間電圧Ｖｇｓが得られる利点がある。
【０１４９】
図２５は、第８回路例のさらに他の変形例を示す回路図であり、図中、図２４と同等部分には同一符号を付して示している。本変形例に係る電流ドライバ回路では、データ書き込みキャパシタ５８の信号入力線側ノードと所定の電位点（本例では、グランド）との間に接続されたスイッチ素子、例えばＴＦＴ５９が新たに付加された点およびそれに対応するリセット動作の点で、図２４の回路例に係る電流ドライバ回路と相違している。
【０１５０】
以下に、本変形例に係る電流ドライバ回路の動作について、図２６のタイミングチャートを用いて説明する。リセット動作時には、図２４の回路例と同様に、ＴＦＴ５７のゲートに高レベルのリセット信号ｒｓｔを与えることによって当該ＴＦＴ５７をオン状態にすることで、ＴＦＴ５１のゲート・ドレインが電気的に短絡される。
【０１５１】
次に、ＴＦＴ５４のゲートに与えられる駆動信号ｄｅが低レベルとなってＴＦＴ５４がオフ状態になると、図２４の回路例と同様に、ＴＦＴ５１のゲートおよびドレインはそのしきい値Ｖｔｈとなった状態で安定する。ただしこのとき、ＴＦＴ５２のゲートに与えられる書き込み制御信号ｗｅは低レベルのままであり、代わりに新たに付加されたＴＦＴ５９がリセット信号ｒｓｔによってオン状態となるため、そのドレイン電位は所定の電位（本例では、グランドレベルレベル）になる。
【０１５２】
その後、リセット信号ｒｓｔが低レベルとなることで、ＴＦＴ５９はオフ状態となり、しかる後に書き込み制御信号ｗｅが高レベルとなる。信号入力線１６には信号電圧Ｖｗが印加されているので、データ書き込みキャパシタ５８を介して信号電圧Ｖｗが駆動トランジスタ５１のゲートに伝達され、そのゲート・ソース間電圧は図２４の回路例と同様に、概ねＶｔｈ＋Ｖｗとなる。
【０１５３】
このように、図２５の回路例に係る電流ドライバ回路においては、基本的な動作は図２４の回路例と同様であるが、そのメリットは、信号入力線１６の制御が簡単になるとともに、書き込み速度が速くなる点にある。すなわち、図２４の回路例のように、リセット動作時に、信号入力線１６およびＴＦＴ５２を介してキャパシタ５３を基準電位（本例では、グランドレベル）にリセットする構成を採った場合には、信号入力線１６の電位の制御が必要となる。
【０１５４】
これに対して、図２５の回路例では、ＴＦＴ５９によって簡便にキャパシタ５３のリセットを行うことができるため、信号入力線１６に基準電位を与える必要がない。したがって、信号入力線１６の制御が簡単になり、しかも例えば図２６に示すように、データ線駆動回路への信号電圧Ｖｗの書き込み終了後は、信号入力線１６は任意の電位、例えば次の書き込みサイクルの信号電圧とされて良いため、信号電圧Ｖｗの書き込みを高速に行えることになる。
【０１５５】
［第４実施形態］
図２７は、本発明の第４実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図１８と同等部分には同一符号を付して示している。本実施形態に係るアクティブマトリクス型表示装置は、第３実施形態に係るアクティブマトリクス型表示装置と異なる点は、データ線ドライバ回路１９′の構成にある。
【０１５６】
すなわち、第３実施形態に係るアクティブマトリクス型表示装置では、データ線ドライバ回路１９が１系統の電圧書き込み型電流ドライバ回路（ＣＤ）１９−１〜１９−ｍによって構成されているのに対して、本実施形態に係るアクティブマトリクス型表示装置では、データ線ドライバ回路１９′が３系統の電圧書き込み型電流ドライバ回路１９Ａ−１〜１９Ａ−ｍ，１９Ｂ−１〜１９Ｂ−ｍ，１９Ｃ−１〜１９Ｃ−ｍによって構成されている
【０１５７】
そして、３系統の電圧書き込み型電流ドライバ回路１９Ａ−１〜１９Ａ−ｍ，１９Ｂ−１〜１９Ｂ−ｍ，１９Ｃ−１〜１９Ｃ−ｍとして、先述した第８回路例に係る電圧書き込み型電流ドライバ回路、即ち駆動ＴＦＴ５１のゲート・ドレインを所定の期間電気的に短絡させる動作を行った後、ＴＦＴ５１のゲートと信号入力線１６とを容量結合させることで、ＴＦＴ５１のしきい値がばらついても、駆動電流がばらつかないようにしたドライバ回路が用いられる。
【０１５８】
電圧書き込み型電流ドライバ回路をデータ線毎に３系統設けた理由は次の通りである。すなわち、第８回路例に係る電流ドライバ回路は、先述したように、リセット動作・被書き込み動作・駆動動作の３種類の動作を繰り返すことによって所望の機能を果たす。そこで、本実施形態に係るアクティブマトリクス型表示装置では、ある走査サイクルにおいて、図２８に示すように、３列（３系統）あるデータ線駆動回路のうち１列がリセット動作を、別の１列が被書き込み動作を、残りの１列が駆動動作を行うようにし、各々の動作を走査線切り替え周期ごとに切り替えるようにしている。
【０１５９】
このように、リセット動作・被書き込み動作・駆動動作の３種類の動作を繰り返すことによって所望の機能を果たす電圧書き込み型電流ドライバ回路をデータ線ドライバ回路として用いたアクティブマトリクス型表示装置において、電圧書き込み型電流ドライバ回路を１本のデータ線について３系統ずつ設け、ある走査サイクルにおいて１系統のドライバ回路がリセット動作を、他の１系統のドライバ回路が被書き込み動作を、残りの１系統のドライバ回路が駆動動作を行うようにしたことで、各々の動作に１走査線の切り替え周期（１Ｈ）を費やすことが可能となるため、確実な動作が可能となる。
【０１６０】
［第５実施形態］
図２９は、本発明の第５実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。本実施形態に係るアクティブマトリクス型表示装置は、第１実施形態に係るアクティブマトリクス型表示装置と基本的な構成が全く同じであり、これに加えて、信号入力線１６とグランドとの間に、例えばＮＭＯＳトランジスタからなるリーク素子（ＬＫ）５５を接続した点を特徴としている。
【０１６１】
以下に、リーク素子５５の作用について説明する。電流書き込み型の画素回路において、「黒」を書き込むケースは書き込み電流がゼロの場合に相当する。このとき、直前の書き込みサイクルにおいて信号入力線１６に「白」レベル、即ち比較的大きな電流が書き込まれ、結果として、信号入力線１６の電位が比較的高いレベルになっていたとすると、その直後に「黒」を書き込むのには長い時間が必要である。
【０１６２】
なんとなれば、「黒」を書き込むというのは、例えば図４に示す電流ドライバ回路において、ＴＦＴ３ｌによって信号入力線１６の容量Ｃｓなどに蓄えられた初期電荷がディスチャージされ、図３０に示すように、信号入力線１６の電圧がＴＦＴ３ｌのしきい値になるということである。このように、信号入力線１６の電圧が下がってＴＦＴ３ｌのしきい値近傍になると、ＴＦＴ３ｌのインピーダンスが高くなり、理論的には永久に「黒」書き込みが終了しない。現実には、有限の時間で書き込みを行う訳であるから、これは「黒」レベルが完全に沈まない、いわゆる黒浮き現象として現れ、画像のコントラストを低下させる。
【０１６３】
これに対し、本実施形態に係るアクティブマトリクス型表示装置では、信号入力線１６と所定の電位点（例えば、接地電位）との間にリーク素子５５、具体的にはＮＭＯＳトランジスタを接続し、そのゲート電圧Ｖｇとして一定バイアスを与えるようにしている。これにより、図３０に示すように、「黒」書き込み時にＴＦＴ３ｌのしきい値近傍においてもデータ線電位が比較的高速に低下し、上述した黒浮きを防止することができる。
【０１６４】
なお、リーク素子５５としては、単純な抵抗素子などでも良いが、その場合、「白」書き込み時においてデータ線電位が上昇すると、それに比例して抵抗素子に流れる電流が増加する。これは、図４に示す電流ドライバ回路において、ＴＦＴ３ｌに流れる電流の低下や消費電力の悪化を招く。
【０１６５】
これに対して、図２９に示すように、リーク素子５５としてＮＭＯＳトランジスタを使用し、当該トランジスタを飽和領域で動作させれば定電流動作となるため、そのような弊害を最小限に抑えることができる。また、ＮＭＯＳトランジスタのリーク素子（ＬＫ）５５を、必要なとき（例えば、黒書き込み時）にのみ導通状態になるようにゲート電位を制御する構成を採ることもできる。
【０１６６】
このように、信号入力線１６と接地電位との間にリーク素子５５を接続する構成は、データ線ドライバ回路として図４のような電流書き込み型のドライバ回路を用いた図１の構成のアクティブマトリクス型表示装置への適用に限られるものではなく、他の電流書き込み型のドライバ回路、あるいは図１９のような電圧書き込み型のデータ線ドライバ回路を用いた構成のアクティブマトリクス型表示装置にも同様に適用可能である。なお、リーク素子５５としては、ＴＦＴで構成することも、ＴＦＴプロセスとは別個に外部部品で構成することも可能である。
【０１６７】
［第６実施形態］
図３１は、本発明の第６実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。本実施形態に係るアクティブマトリクス型表示装置は、第１実施形態に係るアクティブマトリクス型表示装置と基本的な構成が全く同じであり、これに加えて、信号入力線１６と正電源Ｖｄｄとの間に、初期値設定用素子、例えばＰＭＯＳトランジスタからなるプリチャージ素子（ＰＣ）５６を接続した点を特徴としている。
【０１６８】
以下に、プリチャージ素子５６の作用について説明する。電流書き込み型の画素回路において、黒に近いグレーを書き込む際に長い時間を要する場合がある。図３２では、書き込み開始時のデータ線の電位が０Ｖである場合を示している。これは、直前の書き込みサイクルにおいて「黒」を書いた場合で、書き込まれた電流ドライバ回路（例えば、図４の場合）のＴＦＴ３ｌのしきい値が０Ｖ程度と低い場合、あるいは同様に黒書き込みの場合であって、前述のような黒浮き対策用のリーク素子５５を備えた場合に起こり得る。
【０１６９】
従来技術では、初期値の０Ｖから「黒」に近いグレー、即ち非常に小さな電流値を書き込んでいるため、平衡電位に達するのに長い時間がかかる。例えば、所定の書き込み時間内にＴＦＴ３ｌのしきい値に達しないことも考えられる。この場合、ＴＦＴ３ｌはデータ線１３の駆動時にオフ状態となり、表示画像はいわゆる黒潰れの状態となる。
【０１７０】
本実施形態に係るアクティブマトリクス型表示装置では、データ線１３と電源電位Ｖｄｄとの間に、プリチャージ素子５６としてＰＭＯＳトランジスタを接続し、そのゲート電位Ｖｇとして、書き込みサイクルの最初にパルスを与えるようにしている。このパルス印加によって、信号入力線１６の電圧がＴＦＴ３ｌのしきい値以上に上昇し、その後は書き込み電流Ｉｗとデータ線ドライバ回路内部のＴＦＴの動作とのバランスで決まる平衡電位に向かって比較的高速に収束するので、正しい輝度データの書き込みが高速で可能になる。
【０１７１】
このように、信号入力線１６と正電源Ｖｄｄとの間にプリチャージ素子５６を接続する構成は、データ線ドライバ回路として図４のような電流書き込み型のドライバ回路を用いた図１の構成のアクティブマトリクス型表示装置への適用に限られるものではなく、他の電流書き込み型のドライバ回路を用いた構成のアクティブマトリクス型表示装置にも同様に適用可能である。なお、プリチャージ素子５６としては、ＴＦＴで構成することも、ＴＦＴプロセスとは別個に外部部品で構成することも可能である。
【０１７２】
なお、上記各実施形態では、電流書き込み型画素回路１１の表示素子として、有機ＥＬ素子を用いたアクティブマトリクス型有機ＥＬ表示装置に適用した場合を例に採って説明したが、本発明はこれに限定されるものではなく、流れる電流によって輝度が変化する電気光学素子を表示素子として用いたアクティブマトリクス型表示装置全般に適用し得るものである。
【０１７３】
また、上記各実施形態で用いる各回路例においては、書き込み電流を電圧に変換する変換部としての第１の電界効果トランジスタと、キャパシタ（保持部）で保持した電圧を駆動電流に変換してデータ線を駆動する駆動部としての第２の電界効果トランジスタとをそれぞれ別々のトランジスタで構成するとしたが、同一のトランジスタで構成し、電流−電圧の変換動作とそれに基づくデータ線の駆動動作とを時分割的に行うように構成することも可能である。これによれば、原理的に、両動作間にばらつきが生じない。
【図面の簡単な説明】
【０１７４】
【図１】本発明の第１実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図２】第１実施形態に係るアクティブマトリクス型表示装置の回路動作を説明するためのタイミングチャートである。
【図３】有機ＥＬ素子の構成の一例を示す断面構造図である。
【図４】データ線ドライバ回路の第１回路例を示す回路図である。
【図５】第１回路例に係るデータ線ドライバ回路の回路動作のタイミングチャートである。
【図６】データ線ドライバ回路の第２回路例を示す回路図である。
【図７】第２回路例の変形例を示す回路図である。
【図８】本発明の第２実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図９】第２実施形態に係るアクティブマトリクス型表示装置の回路動作を説明するためのタイミングチャートである。
【図１０】データ線ドライバ回路の第３回路例を示す回路図である。
【図１１】第２実施形態の変形例に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図１２】第２実施形態の他の変形例に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図１３】第２実施形態のさらに他の変形例に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図１４】データ線ドライバ回路の第４回路例を示す回路図である。
【図１５】第４回路例に係るデータ線ドライバ回路の回路動作のタイミングチャートである。
【図１６】第４回路例の変形例を示す回路図である。
【図１７】データ線ドライバ回路の第５回路例を示す回路図である。
【図１８】本発明の第３実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図１９】データ線ドライバ回路の第６回路例を示す回路図である。
【図２０】第６回路例に係るデータ線ドライバ回路の回路動作のタイミングチャートである。
【図２１】データ線ドライバ回路の第７回路例を示す回路図である。
【図２２】データ線ドライバ回路の第８回路例を示す回路図である。
【図２３】第８回路例に係るデータ線ドライバ回路の回路動作のタイミングチャートである。
【図２４】第８回路例の変形例を示す回路図である。
【図２５】第８回路例のさらに他の変形例を示す回路図である。
【図２６】第８回路例のさらに他の変形例に係るデータ線ドライバ回路の回路動作のタイミングチャートである。
【図２７】本発明の第４実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図２８】第４実施形態に係るアクティブマトリクス型表示装置の動作説明図である。
【図２９】本発明の第５実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図３０】第５実施形態に係るアクティブマトリクス型表示装置におけるリーク素子（ＬＫ）の効果を説明する図である。
【図３１】本発明の第６実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図３２】第６実施形態に係るアクティブマトリクス型表示装置におけるプリチャージ素子（ＰＣ）の効果を説明する図である。
【図３３】従来例に係る画素回路の回路構成を示す回路図である。
【図３４】線順次駆動方式のアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図３５】従来例に係る電流書き込み型画素回路の回路構成を示す回路図である。
【図３６】従来例に係る電流書き込み型画素回路の回路動作を説明するためのタイミングチャートである。
【図３７】点順次駆動方式のアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図３８】点順次駆動方式のアクティブマトリクス型表示装置の回路動作を説明するためのタイミングチャートである。
【図３９】電流書き込み型画素回路を採用した場合のアクティブマトリクス型表示装置の構成例を示すブロック図である。
【符号の説明】
【０１７５】
１１…電流書き込み型画素回路、１２−１〜１２−ｎ…走査線、１３−１〜１３−ｍ，１３Ｕ−１〜１３Ｕ−ｍ，１３Ｄ−１〜１３Ｄ−ｍ…データ線、１４…走査線駆動回路、１５，１９…データ線ドライバ回路、１５−１〜１５−ｍ，１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍ…電流書き込み型電流ドライバ回路、１６，１６−１，１６−２，１６Ｕ−１，１６Ｕ−２，１６Ｄ−１，１６Ｄ−２…信号入力線、１８…水平スキャナ（ＨＳＣＡＮ）、１９−１〜１９−ｍ，１９Ａ−１〜１９Ａ−ｍ，１９Ｂ−１〜１９Ｂ−ｍ，１９Ｃ−１〜１９Ｃ−ｍ…電圧書き込み型電流ドライバ回路、５５…リーク素子、５６…プリチャージ素子
【特許請求の範囲】
【請求項１】
流れる電流によって輝度が変化する電気光学素子を有し、画像情報が電流の形で与えられる画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に画像情報を供給する複数本のデータ線が配線されてなる表示部と、
画像情報を一旦保持した後電流の形で前記複数本のデータ線の各々に与えることによって各画素回路に対する画像情報の書き込み駆動を行う駆動回路とを備え、
前記駆動回路は、輝度に応じた大きさの電流を、前記複数本のデータ線を介して前記画素回路の各々に流すことによって画像情報の書き込みを行う
ことを特徴とするアクティブマトリクス型表示装置。
【請求項２】
前記駆動回路は前記複数本のデータ線毎に設けられ、前記画像情報を電圧の形で保持する保持部と、前記保持部にて保持した電圧を電流に変換して前記複数本のデータ線の各々に供給する駆動部とを有する
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項３】
前記駆動回路は前記画像情報が電流の形で与えられ、この電流を電圧に変換する変換部を有し、この変換部で変換した電圧を前記保持部で保持する
ことを特徴とする請求項２記載のアクティブマトリクス型表示装置。
【請求項４】
前記駆動回路において、
前記変換部は、ドレインとゲートとが電気的に短絡された状態にあるとき、前記画像情報が電流の形で供給されることによってそのゲート・ソース間に電圧を発生する第１の電界効果トランジスタを含み、
前記保持部は、前記第１の電界効果トランジスタのゲート・ソース間に発生する電圧を保持するキャパシタを含み、
前記駆動部は、前記キャパシタの保持電圧に基づいて前記複数本のデータ線の各々を駆動する第２の電界効果トランジスタを含む
ことを特徴とする請求項３記載のアクティブマトリクス型表示装置。
【請求項５】
流れる電流によって輝度が変化する電気光学素子を有し、画像情報が電流の形で与えられる画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に画像情報を供給する複数本のデータ線が配線されてなる表示部と、
画像情報を一旦保持した後電流の形で前記複数本のデータ線の各々に与えることによって各画素回路に対する画像情報の書き込み駆動を行う駆動回路とを備え、
前記駆動回路は、前記画像情報が電流の形で与えられ、この電流を電圧に変換する変換部と、この変換部で変換した電圧を保持する保持部と、該保持部にて保持した電圧を電流に変換して前記複数本のデータ線の各々に供給する駆動部とを有し、
前記変換部と前記駆動回路に前記画像情報を供給する電流源との間に、前記画像情報の書き込み時に飽和領域で動作するインピーダンス変換用トランジスタを有する
ことを特徴とするアクティブマトリクス型表示装置。
【請求項６】
前記変換部は、ドレインとゲートとが電気的に短絡された状態にあるとき、前記画像情報が電流の形で供給されることによってそのゲート・ソース間に電圧を発生する第１の電界効果トランジスタを含み、
前記保持部は、前記第１の電界効果トランジスタのゲート・ソース間に発生する電圧を保持するキャパシタを含み、
前記駆動部は、前記キャパシタの保持電圧に基づいて前記複数本のデータ線の各々を駆動する第２の電界効果トランジスタを含み、
前記第１の電界効果トランジスタと前記駆動回路に前記画像情報を供給する電流源との間に、前記画像情報の書き込み時に飽和領域で動作するインピーダンス変換用トランジスタを有する
ことを特徴とする請求項５記載のアクティブマトリクス型表示装置。
【請求項７】
前記インピーダンス変換用トランジスタは、前記第１の電界効果トランジスタと導電型の異なるトランジスタであり、前記駆動回路毎に設けられている
ことを特徴とする請求項６記載のアクティブマトリクス型表示装置。
【請求項８】
前記複数本のデータ線毎に設けられた前記駆動回路がブロック化されており、
前記インピーダンス変換用トランジスタは、ブロック内の複数の駆動回路に対して共通に設けられている
ことを特徴とする請求項６記載のアクティブマトリクス型表示装置。
【請求項９】
前記駆動回路は、前記第１，第２の電界効果トランジスタとして同一のトランジスタを用い、
前記第１の電界効果トランジスタによる電流−電圧の変換と、それに基づく前記第２の電界効果トランジスタによるデータ線の駆動とを時分割的に行う
ことを特徴とする請求項４記載のアクティブマトリクス型表示装置。
【請求項１０】
前記駆動回路は、前記画像情報を入力する信号入力線と前記第１の電界効果トランジスタとを接続または遮断する第１のスイッチ素子と、前記第１の電界効果トランジスタのドレインとゲートとを接続または遮断する第２のスイッチ素子とを有し、
前記画像情報の取り込み時には前記第１のスイッチ素子および前記第２のスイッチ素子を接続状態とし、その取り込み終了時には前記第２のスイッチ素子を遮断状態とし、しかる後前記第１のスイッチ素子を遮断状態とする
ことを特徴とする請求項４記載のアクティブマトリクス型表示装置。
【請求項１１】
前記駆動回路は、前記第１，第２の電界効果トランジスタとして同一の特性を有するトランジスタを用い、
前記第１，第２の電界効果トランジスタは、カレントミラー回路を形成している
ことを特徴とする請求項４記載のアクティブマトリクス型表示装置。
【請求項１２】
前記駆動回路は、前記画像情報を入力する信号入力線と前記第１の電界効果トランジスタとを接続または遮断する第１のスイッチ素子と、
前記第１の電界効果トランジスタのゲートと前記第２の電界効果トランジスタのゲートとを接続または遮断する第２のスイッチ素子とを有し、
前記画像情報の取り込み時には前記第１のスイッチ素子および前記第２のスイッチ素子を接続状態とし、その取り込み終了時には前記第２のスイッチ素子を遮断状態とし、しかる後前記第１のスイッチ素子を遮断状態とする
ことを特徴とする請求項１１記載のアクティブマトリクス型表示装置。
【請求項１３】
前記駆動回路において、前記第１の電界効果トランジスタのチャネル幅／チャネル長が、前記第２の電界効果トランジスタのチャネル幅／チャネル長よりも大きい
ことを特徴とする請求項１２記載のアクティブマトリクス型表示装置。
【請求項１４】
前記駆動回路は、前記第１のスイッチ素子と前記第１の電界効果トランジスタとの間に接続された第３の電界効果トランジスタと、前記第３の電界効果トランジスタのドレインとゲートとの間を接続または遮断する第３のスイッチ素子と、前記第３の電界効果トランジスタのゲートに接続された第２のキャパシタとを有し、
前記第１の電界効果トランジスタが前記第２のスイッチ素子により、また前記第３の電界効果トランジスタが前記第３のスイッチ素子により、共にドレインとゲートとが接続された状態にあるとき、これらトランジスタのドレイン・ソース間に前記第１のスイッチ素子を通して前記画像情報が電流の形で供給される
ことを特徴とする請求項１０記載のアクティブマトリクス型表示装置。
【請求項１５】
前記複数本のデータ線毎に設けられた複数個の前記駆動回路は、同一の信号入力線を共有し、これを時分割的に使用しつつ画像情報の取り込みを行う
ことを特徴とする請求項２記載のアクティブマトリクス型表示装置。
【請求項１６】
前記駆動回路は、前記画像情報が電圧の形で与えられ、この電圧を前記保持部で保持する
ことを特徴とする請求項２記載のアクティブマトリクス型表示装置。
【請求項１７】
前記駆動回路において、
前記保持部は、前記画像情報に応じた電圧を保持する保持キャパシタを含み、
前記駆動部は、前記保持キャパシタの保持電圧に基づいて前記複数本のデータ線の各々を駆動する電界効果トランジスタを含み、
前記電界効果トランジスタは、そのゲート・ドレインを電気的に短絡される動作の後、そのゲートと信号入力線とが書き込みキャパシタを介して容量結合された状態で画像情報が与えられる
ことを特徴とする請求項１６記載のアクティブマトリクス型表示装置。
【請求項１８】
前記駆動回路は、前記書き込みキャパシタの信号入力線側ノードと所定の電位点との間に接続されたスイッチ素子を有し、
前記電界効果トランジスタがそのゲート・ドレイン間を電気的に接続される動作が行われている間に、前記スイッチ素子が短絡されることによって前記書き込みキャパシタの信号入力線側ノードが前記所定の電位となる
ことを特徴とする請求項１７記載のアクティブマトリクス型表示装置。
【請求項１９】
前記駆動回路は、１本のデータ線について複数系統ずつ設けられている
ことを特徴とする請求項２記載のアクティブマトリクス型表示装置。
【請求項２０】
前記駆動回路は、１本のデータ線について２系統ずつ設けられ、一方の系統の駆動回路がデータ線を駆動する間に他方の系統の駆動回路が画像情報の取り込みを行う
ことを特徴とする請求項１９記載のアクティブマトリクス型表示装置。
【請求項２１】
前記駆動回路は、１本のデータ線について３系統ずつ設けられ、ある走査サイクルにおいて１系統の駆動回路がリセット動作を、他の１系統の駆動回路がデータ被書き込み動作を、残りの１系統がデータ線駆動動作を行う
ことを特徴とする請求項１９記載のアクティブマトリクス型表示装置。
【請求項２２】
前記駆動回路を構成するトランジスタは、前記画素回路を構成するトランジスタと同時に形成される薄膜トランジスタである
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項２３】
前記画像情報を入力する信号入力線と所定の電位点との間にリーク素子を有する
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項２４】
前記画像情報を入力する信号入力線と所定の電位点との間に、前記信号入力線を通して前記駆動回路へ前記画像情報を供給するのに先立って前記信号入力線の電位を所定の値に設定する初期値設定用素子を有する
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項２５】
画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に画像情報を供給する複数本のデータ線が配線されてなる表示部と、
前記複数本のデータ線の各々を通して前記画素回路の各々に対する画像情報の書き込み駆動を行う駆動回路とを具備するアクティブマトリクス型表示装置であって、
前記画素回路は、流れる電流によって輝度が変化する電気光学素子と、ソースまたはドレインが前記データ線に接続され、かつゲートが前記走査線に接続された第１の電界効果トランジスタと、ドレインとゲートとが接続された状態にあるとき、前記第１の電界効果トランジスタを通して前記データ線から電流が供給されることによってそのゲート・ソース間に電圧を発生する第２の電界効果トランジスタと、前記第２の電界効果トランジスタに発生する電圧を保持するキャパシタと、前記キャパシタでの電圧保持の状態を維持する第３の電界効果トランジスタと、前記キャパシタにて保持した電圧を駆動電流に変換して前記電気光学素子に流す第４の電界効果トランジスタとを有し、
前記駆動回路は、ドレインとゲートとが電気的に短絡された状態にあるとき、前記画像情報が電流の形で供給されることによってそのゲート・ソース間に電圧を発生する第５の電界効果トランジスタと、前記第５の電界効果トランジスタのゲート・ソース間に発生する電圧を保持するキャパシタと、前記キャパシタにて保持した電圧を電流に変換して前記複数本のデータ線の各々に供給する第６の電界効果トランジスタとを有する
ことを特徴とするアクティブマトリクス型表示装置。
【請求項２６】
前記駆動回路における前記第１の電界効果トランジスタと該駆動回路に前記画像情報を供給する電流源との間に、前記画像情報の書き込み時に飽和領域で動作するインピーダンス変換用トランジスタを有する
ことを特徴とする請求項２５記載のアクティブマトリクス型表示装置。
【請求項２７】
前記インピーダンス変換用トランジスタは、前記第１の電界効果トランジスタと導電型の異なるトランジスタである
ことを特徴とする請求項２６記載のアクティブマトリクス型表示装置。
【請求項２８】
前記インピーダンス変換用トランジスタは、前記駆動回路毎に設けられている
ことを特徴とする請求項２６記載のアクティブマトリクス型表示装置。
【請求項２９】
前記複数本のデータ線毎に設けられた前記駆動回路がブロック化されており、
前記インピーダンス変換用トランジスタは、ブロック内の複数の駆動回路に対して共通に設けられている
ことを特徴とする請求項２６記載のアクティブマトリクス型表示装置。
【請求項３０】
前記画素回路は、前記第１，第２の電界効果トランジスタとして同一のトランジスタを用い、
前記第１の電界効果トランジスタによる電流−電圧の変換と、それに基づく前記第２の電界効果トランジスタによるデータ線の駆動とを時分割的に行う
ことを特徴とする請求項２５記載のアクティブマトリクス型表示装置。
【請求項３１】
前記画素回路は、前記画像情報を入力する信号入力線と前記第１の電界効果トランジスタとを接続または遮断する第１のスイッチ素子と、前記第１の電界効果トランジスタのドレインとゲートとを接続または遮断する第２のスイッチ素子とを有し、
前記画像情報の取り込み時には前記第１のスイッチ素子および前記第２のスイッチ素子を接続状態とし、その取り込み終了時には前記第２のスイッチ素子を遮断状態とし、しかる後前記第１のスイッチ素子を遮断状態とする
ことを特徴とする請求項２５記載のアクティブマトリクス型表示装置。
【請求項３２】
前記画素回路は、前記第１，第２の電界効果トランジスタとして同一の特性を有するトランジスタを用い、
前記第１，第２の電界効果トランジスタは、カレントミラー回路を形成している
ことを特徴とする請求項２５記載のアクティブマトリクス型表示装置。
【請求項３３】
前記画素回路は、前記画像情報を入力する信号入力線と前記第１の電界効果トランジスタとを接続または遮断する第１のスイッチ素子と、前記第１の電界効果トランジスタのゲートと前記第２の電界効果トランジスタのゲートとを接続または遮断する第２のスイッチ素子とを有し、
前記画像情報の取り込み時には前記第１および前記第２のスイッチ素子を接続状態とし、その取り込み終了時には前記第２のスイッチ素子を遮断状態とし、しかる後前記第１のスイッチ素子を遮断状態とする
ことを特徴とする請求項３２記載のアクティブマトリクス型表示装置。
【請求項３４】
前記画素回路において、前記第１の電界効果トランジスタのチャネル幅／チャネル長が、前記第２の電界効果トランジスタのチャネル幅／チャネル長よりも大きい
ことを特徴とする請求項３３記載のアクティブマトリクス型表示装置。
【請求項３５】
前記画素回路は、前記第１のスイッチ素子と前記第１の電界効果トランジスタとの間に接続された第３の電界効果トランジスタと、前記第３の電界効果トランジスタのドレインとゲートとの間を接続または遮断する第３のスイッチ素子と、前記第３の電界効果トランジスタのゲートに接続された第２のキャパシタとを有し、
前記第１の電界効果トランジスタが前記第２のスイッチ素子により、また前記第３の電界効果トランジスタが前記第３のスイッチ素子により、共にドレインとゲートとが接続された状態にあるとき、これらトランジスタのドレイン・ソース間に前記第１のスイッチ素子を通して前記画像情報が電流の形で供給される
ことを特徴とする請求項３１記載のアクティブマトリクス型表示装置。
【請求項３６】
第１,第２の電極およびこれら電極間に発光層を含む有機層を有する有機エレクトロルミネッセンス素子を表示素子として用い、画像情報が電流の形で与えられる画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に輝度情報を供給する複数本のデータ線が配線されてなる表示部と、
画像情報を一旦保持した後電流の形で前記複数本のデータ線の各々に与えることによって各画素回路に対する画像情報の書き込み駆動を行う駆動回路と
を備えたことを特徴とするアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項３７】
前記駆動回路は、前記複数本のデータ線毎に設けられ、前記画像情報を電圧の形で保持する保持部と、前記保持部にて保持した電圧を電流に変換して前記複数本のデータ線の各々に供給する駆動部とを有する
ことを特徴とする請求項３６記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項３８】
前記駆動回路は前記画像情報が電流の形で与えられ、この電流を電圧に変換する変換部を有し、この変換部で変換した電圧を前記保持部で保持する
ことを特徴とする請求項３７記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項３９】
前記駆動回路において、
前記変換部は、ドレインとゲートとが電気的に短絡された状態にあるとき、前記画像情報が電流の形で供給されることによってそのゲート・ソース間に電圧を発生する第１の電界効果トランジスタを含み、
前記保持部は、前記第１の電界効果トランジスタのゲート・ソース間に発生する電圧を保持するキャパシタを含み、
前記駆動部は、前記キャパシタの保持電圧に基づいて前記複数本のデータ線の各々を駆動する第２の電界効果トランジスタを含む
ことを特徴とする請求項３８記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項４０】
第１,第２の電極およびこれら電極間に発光層を含む有機層を有する有機エレクトロルミネッセンス素子を表示素子として用い、画像情報が電流の形で与えられる画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に輝度情報を供給する複数本のデータ線が配線されてなる表示部と、
画像情報を一旦保持した後電流の形で前記複数本のデータ線の各々に与えることによって各画素回路に対する画像情報の書き込み駆動を行う駆動回路とを備え、
前記駆動回路は、前記画像情報が電流の形で与えられ、この電流を電圧に変換する変換部と、この変換部で変換した電圧を保持する保持部と、該保持部にて保持した電圧を電流に変換して前記複数本のデータ線の各々に供給する駆動部とを有し、
前記変換部と前記駆動回路に前記画像情報を供給する電流源との間に、前記画像情報の書き込み時に飽和領域で動作するインピーダンス変換用トランジスタを有する
ことを特徴とするアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項４１】
前記変換部は、ドレインとゲートとが電気的に短絡された状態にあるとき、前記画像情報が電流の形で供給されることによってそのゲート・ソース間に電圧を発生する第１の電界効果トランジスタを含み、
前記保持部は、前記第１の電界効果トランジスタのゲート・ソース間に発生する電圧を保持するキャパシタを含み、
前記駆動部は、前記キャパシタの保持電圧に基づいて前記複数本のデータ線の各々を駆動する第２の電界効果トランジスタを含み、
前記第１の電界効果トランジスタと前記駆動回路に前記画像情報を供給する電流源との間に、前記画像情報の書き込み時に飽和領域で動作するインピーダンス変換用トランジスタを有する
ことを特徴とする請求項４０記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項４２】
前記インピーダンス変換用トランジスタは、前記第１の電界効果トランジスタと導電型の異なるトランジスタであり、前記駆動回路毎に設けられている
ことを特徴とする請求項４１記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項４３】
前記複数本のデータ線毎に設けられた前記駆動回路がブロック化されており、
前記インピーダンス変換用トランジスタは、ブロック内の複数の駆動回路に対して共通に設けられている
ことを特徴とする請求項４１記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項４４】
前記駆動回路は、前記第１，第２の電界効果トランジスタとして同一のトランジスタを用い、
前記第１の電界効果トランジスタによる電流−電圧の変換と、それに基づく前記第２の電界効果トランジスタによるデータ線の駆動とを時分割的に行う
ことを特徴とする請求項３９記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項４５】
前記駆動回路は、前記画像情報を入力する信号入力線と前記第１の電界効果トランジスタとを接続または遮断する第１のスイッチ素子と、前記第１の電界効果トランジスタのドレインとゲートとを接続または遮断する第２のスイッチ素子とを有し、
前記画像情報の取り込み時には前記第１のスイッチ素子および前記第２のスイッチ素子を接続状態とし、その取り込み終了時には前記第２のスイッチ素子を遮断状態とし、しかる後前記第１のスイッチ素子を遮断状態とする
ことを特徴とする請求項３９記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項４６】
前記駆動回路は、前記第１，前記第２の電界効果トランジスタとして同一の特性を有するトランジスタを用い、
前記第１，第２の電界効果トランジスタは、カレントミラー回路を形成している
ことを特徴とする請求項３９記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項４７】
前記駆動回路は、前記画像情報を入力する信号入力線と前記第１の電界効果トランジスタとを接続または遮断する第１のスイッチ素子と、前記第１の電界効果トランジスタのゲートと前記第２の電界効果トランジスタのゲートとを接続または遮断する第２のスイッチ素子とを有し、
前記画像情報の取り込み時には前記第１および前記第２のスイッチ素子を接続状態とし、その取り込み終了時には前記第２のスイッチ素子を遮断状態とし、しかる後前記第１のスイッチ素子を遮断状態とする
ことを特徴とする請求項４６記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項４８】
前記第１，前記第２の電界効果トランジスタにおいて、前記第１の電界効果トランジスタのチャネル幅／チャネル長が、前記第２の電界効果トランジスタのチャネル幅／チャネル長よりも大きい
ことを特徴とする請求項４７記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項４９】
前記駆動回路は、前記第１のスイッチ素子と前記第１の電界効果トランジスタとの間に接続された第３の電界効果トランジスタと、前記第３の電界効果トランジスタのドレインとゲートとの間を接続または遮断する第３のスイッチ素子と、前記第３の電界効果トランジスタのゲートに接続された第２のキャパシタとを有し、
前記第１の電界効果トランジスタが前記第２のスイッチ素子により、また前記第３の電界効果トランジスタが前記第３のスイッチ素子により、共にドレインとゲートとが接続された状態にあるとき、これらトランジスタのドレイン・ソース間に前記第１のスイッチ素子を通して前記画像情報が電流の形で供給される
ことを特徴とする請求項４５記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項５０】
前記複数本のデータ線毎に設けられた複数個の前記駆動回路は、同一の信号入力線を共有し、これを時分割的に使用しつつ画像情報の取り込みを行う
ことを特徴とする請求項３６記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項５１】
前記駆動回路は、前記画像情報が電圧の形で与えられ、この電圧を前記保持部で保持する
ことを特徴とする請求項３６記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項５２】
前記駆動回路において、
前記保持部は、前記画像情報に応じた電圧を保持する保持キャパシタを含み、
前記駆動回路は、前記保持キャパシタの保持電圧に基づいて前記複数本のデータ線の各々を駆動する電界効果トランジスタを含み、
前記電界効果トランジスタは、そのゲート・ドレインを電気的に短絡される動作の後、そのゲートと信号入力線とが書き込みキャパシタを介して容量結合された状態で画像情報が与えられる
ことを特徴とする請求項５１記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項５３】
前記駆動回路は、前記書き込みキャパシタの信号入力線側ノードと所定の電位点との間に接続されたスイッチ素子を有し、
前記電界効果トランジスタがそのゲート・ドレイン間を電気的に接続される動作が行われている間に、前記スイッチ素子が短絡されることによって前記書き込みキャパシタの信号入力線側ノードが前記所定の電位となる
ことを特徴とする請求項５２記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項５４】
前記駆動回路は、１本のデータ線について複数系統ずつ設けられている
ことを特徴とする請求項３６記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項５５】
前記駆動回路は、１本のデータ線について２系統ずつ設けられ、一方の系統の駆動回路がデータ線を駆動する間に他方の系統の駆動回路が画像情報の取り込みを行う
ことを特徴とする請求項５４記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項５６】
前記駆動回路は、１本のデータ線について３系統ずつ設けられ、ある走査サイクルにおいて１系統の駆動回路がリセット動作を、他の１系統の駆動回路がデータ被書き込み動作を、残りの１系統がデータ線駆動動作を行う
ことを特徴とする請求項５４記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項５７】
前記駆動回路を構成するトランジスタは、前記画素回路を構成するトランジスタと同時に形成される薄膜トランジスタである
ことを特徴とする請求項３６記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項５８】
前記画像情報を入力する信号入力線と所定の電位点との間にリーク素子を有する
ことを特徴とする請求項３６記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項５９】
前記画像情報を入力する信号入力線と所定の電位点との間に、前記信号入力線を通して前記駆動回路へ前記画像情報を供給するのに先立って前記信号入力線の電位を所定の値に設定する初期値設定用素子を有する
ことを特徴とする請求項３６記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【特許請求の範囲】
【請求項１】
画像情報が電流の形で与えられる画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に画像情報を供給する複数本のデータ線が配線されてなる表示部と、
前記データ線毎に配置され、各画素回路に対する画像情報の書き込み駆動を行う複数の駆動回路と、
前記複数の駆動回路に対して画像情報を供給する、少なくとも一本の信号入力線とを備え、
前記信号入力線は、前記複数の駆動回路に対して１走査線期間内に時分割的に画像情報を供給し、
前記複数の駆動回路は、画像情報を一旦保持した後電流の形で前記複数本のデータ線の各々に同時に与える
ことを特徴とするアクティブマトリクス型表示装置。
【請求項１】
流れる電流によって輝度が変化する電気光学素子を有し、画像情報が電流の形で与えられる画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に画像情報を供給する複数本のデータ線が配線されてなる表示部と、
画像情報を一旦保持した後電流の形で前記複数本のデータ線の各々に与えることによって各画素回路に対する画像情報の書き込み駆動を行う駆動回路とを備え、
前記駆動回路は、輝度に応じた大きさの電流を、前記複数本のデータ線を介して前記画素回路の各々に流すことによって画像情報の書き込みを行う
ことを特徴とするアクティブマトリクス型表示装置。
【請求項２】
前記駆動回路は前記複数本のデータ線毎に設けられ、前記画像情報を電圧の形で保持する保持部と、前記保持部にて保持した電圧を電流に変換して前記複数本のデータ線の各々に供給する駆動部とを有する
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項３】
前記駆動回路は前記画像情報が電流の形で与えられ、この電流を電圧に変換する変換部を有し、この変換部で変換した電圧を前記保持部で保持する
ことを特徴とする請求項２記載のアクティブマトリクス型表示装置。
【請求項４】
前記駆動回路において、
前記変換部は、ドレインとゲートとが電気的に短絡された状態にあるとき、前記画像情報が電流の形で供給されることによってそのゲート・ソース間に電圧を発生する第１の電界効果トランジスタを含み、
前記保持部は、前記第１の電界効果トランジスタのゲート・ソース間に発生する電圧を保持するキャパシタを含み、
前記駆動部は、前記キャパシタの保持電圧に基づいて前記複数本のデータ線の各々を駆動する第２の電界効果トランジスタを含む
ことを特徴とする請求項３記載のアクティブマトリクス型表示装置。
【請求項５】
流れる電流によって輝度が変化する電気光学素子を有し、画像情報が電流の形で与えられる画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に画像情報を供給する複数本のデータ線が配線されてなる表示部と、
画像情報を一旦保持した後電流の形で前記複数本のデータ線の各々に与えることによって各画素回路に対する画像情報の書き込み駆動を行う駆動回路とを備え、
前記駆動回路は、前記画像情報が電流の形で与えられ、この電流を電圧に変換する変換部と、この変換部で変換した電圧を保持する保持部と、該保持部にて保持した電圧を電流に変換して前記複数本のデータ線の各々に供給する駆動部とを有し、
前記変換部と前記駆動回路に前記画像情報を供給する電流源との間に、前記画像情報の書き込み時に飽和領域で動作するインピーダンス変換用トランジスタを有する
ことを特徴とするアクティブマトリクス型表示装置。
【請求項６】
前記変換部は、ドレインとゲートとが電気的に短絡された状態にあるとき、前記画像情報が電流の形で供給されることによってそのゲート・ソース間に電圧を発生する第１の電界効果トランジスタを含み、
前記保持部は、前記第１の電界効果トランジスタのゲート・ソース間に発生する電圧を保持するキャパシタを含み、
前記駆動部は、前記キャパシタの保持電圧に基づいて前記複数本のデータ線の各々を駆動する第２の電界効果トランジスタを含み、
前記第１の電界効果トランジスタと前記駆動回路に前記画像情報を供給する電流源との間に、前記画像情報の書き込み時に飽和領域で動作するインピーダンス変換用トランジスタを有する
ことを特徴とする請求項５記載のアクティブマトリクス型表示装置。
【請求項７】
前記インピーダンス変換用トランジスタは、前記第１の電界効果トランジスタと導電型の異なるトランジスタであり、前記駆動回路毎に設けられている
ことを特徴とする請求項６記載のアクティブマトリクス型表示装置。
【請求項８】
前記複数本のデータ線毎に設けられた前記駆動回路がブロック化されており、
前記インピーダンス変換用トランジスタは、ブロック内の複数の駆動回路に対して共通に設けられている
ことを特徴とする請求項６記載のアクティブマトリクス型表示装置。
【請求項９】
前記駆動回路は、前記第１，第２の電界効果トランジスタとして同一のトランジスタを用い、
前記第１の電界効果トランジスタによる電流−電圧の変換と、それに基づく前記第２の電界効果トランジスタによるデータ線の駆動とを時分割的に行う
ことを特徴とする請求項４記載のアクティブマトリクス型表示装置。
【請求項１０】
前記駆動回路は、前記画像情報を入力する信号入力線と前記第１の電界効果トランジスタとを接続または遮断する第１のスイッチ素子と、前記第１の電界効果トランジスタのドレインとゲートとを接続または遮断する第２のスイッチ素子とを有し、
前記画像情報の取り込み時には前記第１のスイッチ素子および前記第２のスイッチ素子を接続状態とし、その取り込み終了時には前記第２のスイッチ素子を遮断状態とし、しかる後前記第１のスイッチ素子を遮断状態とする
ことを特徴とする請求項４記載のアクティブマトリクス型表示装置。
【請求項１１】
前記駆動回路は、前記第１，第２の電界効果トランジスタとして同一の特性を有するトランジスタを用い、
前記第１，第２の電界効果トランジスタは、カレントミラー回路を形成している
ことを特徴とする請求項４記載のアクティブマトリクス型表示装置。
【請求項１２】
前記駆動回路は、前記画像情報を入力する信号入力線と前記第１の電界効果トランジスタとを接続または遮断する第１のスイッチ素子と、
前記第１の電界効果トランジスタのゲートと前記第２の電界効果トランジスタのゲートとを接続または遮断する第２のスイッチ素子とを有し、
前記画像情報の取り込み時には前記第１のスイッチ素子および前記第２のスイッチ素子を接続状態とし、その取り込み終了時には前記第２のスイッチ素子を遮断状態とし、しかる後前記第１のスイッチ素子を遮断状態とする
ことを特徴とする請求項１１記載のアクティブマトリクス型表示装置。
【請求項１３】
前記駆動回路において、前記第１の電界効果トランジスタのチャネル幅／チャネル長が、前記第２の電界効果トランジスタのチャネル幅／チャネル長よりも大きい
ことを特徴とする請求項１２記載のアクティブマトリクス型表示装置。
【請求項１４】
前記駆動回路は、前記第１のスイッチ素子と前記第１の電界効果トランジスタとの間に接続された第３の電界効果トランジスタと、前記第３の電界効果トランジスタのドレインとゲートとの間を接続または遮断する第３のスイッチ素子と、前記第３の電界効果トランジスタのゲートに接続された第２のキャパシタとを有し、
前記第１の電界効果トランジスタが前記第２のスイッチ素子により、また前記第３の電界効果トランジスタが前記第３のスイッチ素子により、共にドレインとゲートとが接続された状態にあるとき、これらトランジスタのドレイン・ソース間に前記第１のスイッチ素子を通して前記画像情報が電流の形で供給される
ことを特徴とする請求項１０記載のアクティブマトリクス型表示装置。
【請求項１５】
前記複数本のデータ線毎に設けられた複数個の前記駆動回路は、同一の信号入力線を共有し、これを時分割的に使用しつつ画像情報の取り込みを行う
ことを特徴とする請求項２記載のアクティブマトリクス型表示装置。
【請求項１６】
前記駆動回路は、前記画像情報が電圧の形で与えられ、この電圧を前記保持部で保持する
ことを特徴とする請求項２記載のアクティブマトリクス型表示装置。
【請求項１７】
前記駆動回路において、
前記保持部は、前記画像情報に応じた電圧を保持する保持キャパシタを含み、
前記駆動部は、前記保持キャパシタの保持電圧に基づいて前記複数本のデータ線の各々を駆動する電界効果トランジスタを含み、
前記電界効果トランジスタは、そのゲート・ドレインを電気的に短絡される動作の後、そのゲートと信号入力線とが書き込みキャパシタを介して容量結合された状態で画像情報が与えられる
ことを特徴とする請求項１６記載のアクティブマトリクス型表示装置。
【請求項１８】
前記駆動回路は、前記書き込みキャパシタの信号入力線側ノードと所定の電位点との間に接続されたスイッチ素子を有し、
前記電界効果トランジスタがそのゲート・ドレイン間を電気的に接続される動作が行われている間に、前記スイッチ素子が短絡されることによって前記書き込みキャパシタの信号入力線側ノードが前記所定の電位となる
ことを特徴とする請求項１７記載のアクティブマトリクス型表示装置。
【請求項１９】
前記駆動回路は、１本のデータ線について複数系統ずつ設けられている
ことを特徴とする請求項２記載のアクティブマトリクス型表示装置。
【請求項２０】
前記駆動回路は、１本のデータ線について２系統ずつ設けられ、一方の系統の駆動回路がデータ線を駆動する間に他方の系統の駆動回路が画像情報の取り込みを行う
ことを特徴とする請求項１９記載のアクティブマトリクス型表示装置。
【請求項２１】
前記駆動回路は、１本のデータ線について３系統ずつ設けられ、ある走査サイクルにおいて１系統の駆動回路がリセット動作を、他の１系統の駆動回路がデータ被書き込み動作を、残りの１系統がデータ線駆動動作を行う
ことを特徴とする請求項１９記載のアクティブマトリクス型表示装置。
【請求項２２】
前記駆動回路を構成するトランジスタは、前記画素回路を構成するトランジスタと同時に形成される薄膜トランジスタである
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項２３】
前記画像情報を入力する信号入力線と所定の電位点との間にリーク素子を有する
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項２４】
前記画像情報を入力する信号入力線と所定の電位点との間に、前記信号入力線を通して前記駆動回路へ前記画像情報を供給するのに先立って前記信号入力線の電位を所定の値に設定する初期値設定用素子を有する
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項２５】
画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に画像情報を供給する複数本のデータ線が配線されてなる表示部と、
前記複数本のデータ線の各々を通して前記画素回路の各々に対する画像情報の書き込み駆動を行う駆動回路とを具備するアクティブマトリクス型表示装置であって、
前記画素回路は、流れる電流によって輝度が変化する電気光学素子と、ソースまたはドレインが前記データ線に接続され、かつゲートが前記走査線に接続された第１の電界効果トランジスタと、ドレインとゲートとが接続された状態にあるとき、前記第１の電界効果トランジスタを通して前記データ線から電流が供給されることによってそのゲート・ソース間に電圧を発生する第２の電界効果トランジスタと、前記第２の電界効果トランジスタに発生する電圧を保持するキャパシタと、前記キャパシタでの電圧保持の状態を維持する第３の電界効果トランジスタと、前記キャパシタにて保持した電圧を駆動電流に変換して前記電気光学素子に流す第４の電界効果トランジスタとを有し、
前記駆動回路は、ドレインとゲートとが電気的に短絡された状態にあるとき、前記画像情報が電流の形で供給されることによってそのゲート・ソース間に電圧を発生する第５の電界効果トランジスタと、前記第５の電界効果トランジスタのゲート・ソース間に発生する電圧を保持するキャパシタと、前記キャパシタにて保持した電圧を電流に変換して前記複数本のデータ線の各々に供給する第６の電界効果トランジスタとを有する
ことを特徴とするアクティブマトリクス型表示装置。
【請求項２６】
前記駆動回路における前記第１の電界効果トランジスタと該駆動回路に前記画像情報を供給する電流源との間に、前記画像情報の書き込み時に飽和領域で動作するインピーダンス変換用トランジスタを有する
ことを特徴とする請求項２５記載のアクティブマトリクス型表示装置。
【請求項２７】
前記インピーダンス変換用トランジスタは、前記第１の電界効果トランジスタと導電型の異なるトランジスタである
ことを特徴とする請求項２６記載のアクティブマトリクス型表示装置。
【請求項２８】
前記インピーダンス変換用トランジスタは、前記駆動回路毎に設けられている
ことを特徴とする請求項２６記載のアクティブマトリクス型表示装置。
【請求項２９】
前記複数本のデータ線毎に設けられた前記駆動回路がブロック化されており、
前記インピーダンス変換用トランジスタは、ブロック内の複数の駆動回路に対して共通に設けられている
ことを特徴とする請求項２６記載のアクティブマトリクス型表示装置。
【請求項３０】
前記画素回路は、前記第１，第２の電界効果トランジスタとして同一のトランジスタを用い、
前記第１の電界効果トランジスタによる電流−電圧の変換と、それに基づく前記第２の電界効果トランジスタによるデータ線の駆動とを時分割的に行う
ことを特徴とする請求項２５記載のアクティブマトリクス型表示装置。
【請求項３１】
前記画素回路は、前記画像情報を入力する信号入力線と前記第１の電界効果トランジスタとを接続または遮断する第１のスイッチ素子と、前記第１の電界効果トランジスタのドレインとゲートとを接続または遮断する第２のスイッチ素子とを有し、
前記画像情報の取り込み時には前記第１のスイッチ素子および前記第２のスイッチ素子を接続状態とし、その取り込み終了時には前記第２のスイッチ素子を遮断状態とし、しかる後前記第１のスイッチ素子を遮断状態とする
ことを特徴とする請求項２５記載のアクティブマトリクス型表示装置。
【請求項３２】
前記画素回路は、前記第１，第２の電界効果トランジスタとして同一の特性を有するトランジスタを用い、
前記第１，第２の電界効果トランジスタは、カレントミラー回路を形成している
ことを特徴とする請求項２５記載のアクティブマトリクス型表示装置。
【請求項３３】
前記画素回路は、前記画像情報を入力する信号入力線と前記第１の電界効果トランジスタとを接続または遮断する第１のスイッチ素子と、前記第１の電界効果トランジスタのゲートと前記第２の電界効果トランジスタのゲートとを接続または遮断する第２のスイッチ素子とを有し、
前記画像情報の取り込み時には前記第１および前記第２のスイッチ素子を接続状態とし、その取り込み終了時には前記第２のスイッチ素子を遮断状態とし、しかる後前記第１のスイッチ素子を遮断状態とする
ことを特徴とする請求項３２記載のアクティブマトリクス型表示装置。
【請求項３４】
前記画素回路において、前記第１の電界効果トランジスタのチャネル幅／チャネル長が、前記第２の電界効果トランジスタのチャネル幅／チャネル長よりも大きい
ことを特徴とする請求項３３記載のアクティブマトリクス型表示装置。
【請求項３５】
前記画素回路は、前記第１のスイッチ素子と前記第１の電界効果トランジスタとの間に接続された第３の電界効果トランジスタと、前記第３の電界効果トランジスタのドレインとゲートとの間を接続または遮断する第３のスイッチ素子と、前記第３の電界効果トランジスタのゲートに接続された第２のキャパシタとを有し、
前記第１の電界効果トランジスタが前記第２のスイッチ素子により、また前記第３の電界効果トランジスタが前記第３のスイッチ素子により、共にドレインとゲートとが接続された状態にあるとき、これらトランジスタのドレイン・ソース間に前記第１のスイッチ素子を通して前記画像情報が電流の形で供給される
ことを特徴とする請求項３１記載のアクティブマトリクス型表示装置。
【請求項３６】
第１,第２の電極およびこれら電極間に発光層を含む有機層を有する有機エレクトロルミネッセンス素子を表示素子として用い、画像情報が電流の形で与えられる画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に輝度情報を供給する複数本のデータ線が配線されてなる表示部と、
画像情報を一旦保持した後電流の形で前記複数本のデータ線の各々に与えることによって各画素回路に対する画像情報の書き込み駆動を行う駆動回路と
を備えたことを特徴とするアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項３７】
前記駆動回路は、前記複数本のデータ線毎に設けられ、前記画像情報を電圧の形で保持する保持部と、前記保持部にて保持した電圧を電流に変換して前記複数本のデータ線の各々に供給する駆動部とを有する
ことを特徴とする請求項３６記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項３８】
前記駆動回路は前記画像情報が電流の形で与えられ、この電流を電圧に変換する変換部を有し、この変換部で変換した電圧を前記保持部で保持する
ことを特徴とする請求項３７記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項３９】
前記駆動回路において、
前記変換部は、ドレインとゲートとが電気的に短絡された状態にあるとき、前記画像情報が電流の形で供給されることによってそのゲート・ソース間に電圧を発生する第１の電界効果トランジスタを含み、
前記保持部は、前記第１の電界効果トランジスタのゲート・ソース間に発生する電圧を保持するキャパシタを含み、
前記駆動部は、前記キャパシタの保持電圧に基づいて前記複数本のデータ線の各々を駆動する第２の電界効果トランジスタを含む
ことを特徴とする請求項３８記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項４０】
第１,第２の電極およびこれら電極間に発光層を含む有機層を有する有機エレクトロルミネッセンス素子を表示素子として用い、画像情報が電流の形で与えられる画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に輝度情報を供給する複数本のデータ線が配線されてなる表示部と、
画像情報を一旦保持した後電流の形で前記複数本のデータ線の各々に与えることによって各画素回路に対する画像情報の書き込み駆動を行う駆動回路とを備え、
前記駆動回路は、前記画像情報が電流の形で与えられ、この電流を電圧に変換する変換部と、この変換部で変換した電圧を保持する保持部と、該保持部にて保持した電圧を電流に変換して前記複数本のデータ線の各々に供給する駆動部とを有し、
前記変換部と前記駆動回路に前記画像情報を供給する電流源との間に、前記画像情報の書き込み時に飽和領域で動作するインピーダンス変換用トランジスタを有する
ことを特徴とするアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項４１】
前記変換部は、ドレインとゲートとが電気的に短絡された状態にあるとき、前記画像情報が電流の形で供給されることによってそのゲート・ソース間に電圧を発生する第１の電界効果トランジスタを含み、
前記保持部は、前記第１の電界効果トランジスタのゲート・ソース間に発生する電圧を保持するキャパシタを含み、
前記駆動部は、前記キャパシタの保持電圧に基づいて前記複数本のデータ線の各々を駆動する第２の電界効果トランジスタを含み、
前記第１の電界効果トランジスタと前記駆動回路に前記画像情報を供給する電流源との間に、前記画像情報の書き込み時に飽和領域で動作するインピーダンス変換用トランジスタを有する
ことを特徴とする請求項４０記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項４２】
前記インピーダンス変換用トランジスタは、前記第１の電界効果トランジスタと導電型の異なるトランジスタであり、前記駆動回路毎に設けられている
ことを特徴とする請求項４１記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項４３】
前記複数本のデータ線毎に設けられた前記駆動回路がブロック化されており、
前記インピーダンス変換用トランジスタは、ブロック内の複数の駆動回路に対して共通に設けられている
ことを特徴とする請求項４１記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項４４】
前記駆動回路は、前記第１，第２の電界効果トランジスタとして同一のトランジスタを用い、
前記第１の電界効果トランジスタによる電流−電圧の変換と、それに基づく前記第２の電界効果トランジスタによるデータ線の駆動とを時分割的に行う
ことを特徴とする請求項３９記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項４５】
前記駆動回路は、前記画像情報を入力する信号入力線と前記第１の電界効果トランジスタとを接続または遮断する第１のスイッチ素子と、前記第１の電界効果トランジスタのドレインとゲートとを接続または遮断する第２のスイッチ素子とを有し、
前記画像情報の取り込み時には前記第１のスイッチ素子および前記第２のスイッチ素子を接続状態とし、その取り込み終了時には前記第２のスイッチ素子を遮断状態とし、しかる後前記第１のスイッチ素子を遮断状態とする
ことを特徴とする請求項３９記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項４６】
前記駆動回路は、前記第１，前記第２の電界効果トランジスタとして同一の特性を有するトランジスタを用い、
前記第１，第２の電界効果トランジスタは、カレントミラー回路を形成している
ことを特徴とする請求項３９記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項４７】
前記駆動回路は、前記画像情報を入力する信号入力線と前記第１の電界効果トランジスタとを接続または遮断する第１のスイッチ素子と、前記第１の電界効果トランジスタのゲートと前記第２の電界効果トランジスタのゲートとを接続または遮断する第２のスイッチ素子とを有し、
前記画像情報の取り込み時には前記第１および前記第２のスイッチ素子を接続状態とし、その取り込み終了時には前記第２のスイッチ素子を遮断状態とし、しかる後前記第１のスイッチ素子を遮断状態とする
ことを特徴とする請求項４６記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項４８】
前記第１，前記第２の電界効果トランジスタにおいて、前記第１の電界効果トランジスタのチャネル幅／チャネル長が、前記第２の電界効果トランジスタのチャネル幅／チャネル長よりも大きい
ことを特徴とする請求項４７記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項４９】
前記駆動回路は、前記第１のスイッチ素子と前記第１の電界効果トランジスタとの間に接続された第３の電界効果トランジスタと、前記第３の電界効果トランジスタのドレインとゲートとの間を接続または遮断する第３のスイッチ素子と、前記第３の電界効果トランジスタのゲートに接続された第２のキャパシタとを有し、
前記第１の電界効果トランジスタが前記第２のスイッチ素子により、また前記第３の電界効果トランジスタが前記第３のスイッチ素子により、共にドレインとゲートとが接続された状態にあるとき、これらトランジスタのドレイン・ソース間に前記第１のスイッチ素子を通して前記画像情報が電流の形で供給される
ことを特徴とする請求項４５記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項５０】
前記複数本のデータ線毎に設けられた複数個の前記駆動回路は、同一の信号入力線を共有し、これを時分割的に使用しつつ画像情報の取り込みを行う
ことを特徴とする請求項３６記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項５１】
前記駆動回路は、前記画像情報が電圧の形で与えられ、この電圧を前記保持部で保持する
ことを特徴とする請求項３６記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項５２】
前記駆動回路において、
前記保持部は、前記画像情報に応じた電圧を保持する保持キャパシタを含み、
前記駆動回路は、前記保持キャパシタの保持電圧に基づいて前記複数本のデータ線の各々を駆動する電界効果トランジスタを含み、
前記電界効果トランジスタは、そのゲート・ドレインを電気的に短絡される動作の後、そのゲートと信号入力線とが書き込みキャパシタを介して容量結合された状態で画像情報が与えられる
ことを特徴とする請求項５１記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項５３】
前記駆動回路は、前記書き込みキャパシタの信号入力線側ノードと所定の電位点との間に接続されたスイッチ素子を有し、
前記電界効果トランジスタがそのゲート・ドレイン間を電気的に接続される動作が行われている間に、前記スイッチ素子が短絡されることによって前記書き込みキャパシタの信号入力線側ノードが前記所定の電位となる
ことを特徴とする請求項５２記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項５４】
前記駆動回路は、１本のデータ線について複数系統ずつ設けられている
ことを特徴とする請求項３６記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項５５】
前記駆動回路は、１本のデータ線について２系統ずつ設けられ、一方の系統の駆動回路がデータ線を駆動する間に他方の系統の駆動回路が画像情報の取り込みを行う
ことを特徴とする請求項５４記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項５６】
前記駆動回路は、１本のデータ線について３系統ずつ設けられ、ある走査サイクルにおいて１系統の駆動回路がリセット動作を、他の１系統の駆動回路がデータ被書き込み動作を、残りの１系統がデータ線駆動動作を行う
ことを特徴とする請求項５４記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項５７】
前記駆動回路を構成するトランジスタは、前記画素回路を構成するトランジスタと同時に形成される薄膜トランジスタである
ことを特徴とする請求項３６記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項５８】
前記画像情報を入力する信号入力線と所定の電位点との間にリーク素子を有する
ことを特徴とする請求項３６記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【請求項５９】
前記画像情報を入力する信号入力線と所定の電位点との間に、前記信号入力線を通して前記駆動回路へ前記画像情報を供給するのに先立って前記信号入力線の電位を所定の値に設定する初期値設定用素子を有する
ことを特徴とする請求項３６記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
【特許請求の範囲】
【請求項１】
画像情報が電流の形で与えられる画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に画像情報を供給する複数本のデータ線が配線されてなる表示部と、
前記データ線毎に配置され、各画素回路に対する画像情報の書き込み駆動を行う複数の駆動回路と、
前記複数の駆動回路に対して画像情報を供給する、少なくとも一本の信号入力線とを備え、
前記信号入力線は、前記複数の駆動回路に対して１走査線期間内に時分割的に画像情報を供給し、
前記複数の駆動回路は、画像情報を一旦保持した後電流の形で前記複数本のデータ線の各々に同時に与える
ことを特徴とするアクティブマトリクス型表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【公開番号】特開２００６−３０９２５６（Ｐ２００６−３０９２５６Ａ）
【公開日】平成１８年１１月９日（２００６．１１．９）
【国際特許分類】
【出願番号】特願２００６−１６２３８１（Ｐ２００６−１６２３８１）
【出願日】平成１８年６月１２日（２００６．６．１２）
【分割の表示】特願２００１−３３９７７２（Ｐ２００１−３３９７７２）の分割
【原出願日】平成１３年１１月５日（２００１．１１．５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１８年１１月９日（２００６．１１．９）
【国際特許分類】
【出願日】平成１８年６月１２日（２００６．６．１２）
【分割の表示】特願２００１−３３９７７２（Ｐ２００１−３３９７７２）の分割
【原出願日】平成１３年１１月５日（２００１．１１．５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
[ Back to top ]