インターラプトプロキシ機能を具備したシステムオンチップ及びそのインターラプトプロキシ処理方法
【課題】各種ＩＰで発生したインターラプト処理をエラーなく、より迅速に実行することができるシステムオンチップを提供する。
【解決手段】本発明のシステムオンチップは、プロセッサコアとモジュール化された複数のＩＰの以外に別途のインターラプトプロキシ処理部を含む。インターラプトプロキシ処理部はプロセッサコアと複数のＩＰに接続され、複数のＩＰに対するインターラプト関連タスク、例えばインターラプト解除を専担して処理する。本発明の実施形態の構成により、システムオンチップの動作パフォーマンスが改善される。
【解決手段】本発明のシステムオンチップは、プロセッサコアとモジュール化された複数のＩＰの以外に別途のインターラプトプロキシ処理部を含む。インターラプトプロキシ処理部はプロセッサコアと複数のＩＰに接続され、複数のＩＰに対するインターラプト関連タスク、例えばインターラプト解除を専担して処理する。本発明の実施形態の構成により、システムオンチップの動作パフォーマンスが改善される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシステムオンチップに係り、より詳細には、インターラプトプロキシ機能を具備したシステムオンチップ及びそのインターラプトプロキシ処理方法に関する。
【背景技術】
【０００２】
デジタル通信及びマルチメディアシステムに用いられる多様な情報器機がユーザの要求に応じて小型化、軽量化、低価格化、及び高性能化することによって、システムオンチップがさらに重要な技術要素になっている。
【０００３】
そのようなシステムオンチップはプロセッサ、メモリ、アナログ、デジタル信号処理（ＤＳＰ）などのように別途の市場と製品群を形成していた様々な半導体製品を１つのチップに統合した半導体集積回路である。したがって、システムオンチップにはモジュール形態の複数のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）が搭載され、ＩＰにはメモリ、外部インターフェース、アナログ及び混成モードブロック、内蔵ソフトウェア、ＯＳなどのシステムを構成する全てのハードウェア及びソフトウェア機能が含まれている。ＩＰはＶＣ（Ｖｉｒｔｕａｌ Ｃｏｍｐｏｎｅｎｔ）と同一の意味として本分野で用いられている。
【０００４】
システムオンチップの各ＩＰでインターラプトが発生する場合に、プロセッサコアは各ＩＰで発生した全てのインターラプト信号を収集し、各ＩＰ別に異なっているユーザソフトウェアを利用してインターラプトタスクを処理する。
【０００５】
そのような場合に、各ＩＰ別にインターラプトタスクの処理にかかる時間が各々違うため性能低下及びユーザソフトウェアエラーに起因したシステムの誤動作などが発生することがある。また、ＩＰの数が非常に多くなってシステムの構成が複雑になる場合には、プロセッサコアが各ＩＰにアクセスするのにかかる時間などの差に起因して待機時間も増加することがある。そして、インターラプトタスクの処理の時に処理遅延が発生すれば、高速のプロセッサコアがユーザソフトウェアのうちのインターラプトサービスルーチンを再実行するエラーも発生することがある。
【０００６】
したがって、システムオンチップの各ＩＰで発生されたインターラプトをより迅速かつ円滑に処理することができる技術が要望される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２００８／０１６８２０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の課題は、各ＩＰで発生したインターラプトを誤動作なくより迅速に処理することができるシステムオンチップ及びそのインターラプトプロキシ処理方法を提供することにある。
【０００９】
本発明の他の課題は、インターラプト処理を標準化された方式で実行することができるインターラプトプロキシ機能を具備したシステムオンチップ及びそのインターラプトプロキシ処理方法を提供することにある。
【００１０】
本発明のまた他の課題は、プロセッサコアがインターラプトサービスルーチンを再実行するエラーを防止するための改善方法を提供することにある。
【００１１】
本発明のまた他の課題は、どのＩＰでインターラプトが発生したかに構わずに同一のインターラプトタスク処理時間を確保し、ユーザのミスで誤ったユーザソフトウェアが存在しても、エラーを遮断することができるシステムオンチップ及びそのインターラプトプロキシ処理方法を提供することにある。
【００１２】
本発明のまた他の課題は、システムオンチップの全体性能を高めて動作安全性を強化することができるインターラプトプロキシ機能を具備したシステムオンチップ及びそのインターラプトプロキシ処理方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記技術的課題を解決するために、本発明の実施形態の一態様によるシステムオンチップは、システムオンチップで要求される設定タスクを処理するためのプロセッサコアと、システムオンチップにモジュール形態として搭載され、システムバスを通じてプロセッサコアに動作的に接続された複数のＩＰと、プロセッサコアと複数のＩＰに接続され、プロセッサコアのインターラプト処理負担を減らすために、複数のＩＰに対するインターラプト関連タスクを専担して処理するためのインターラプトプロキシ処理部とを具備する。
【００１４】
本発明の実施形態において、インターラプト関連タスクは複数のＩＰに対するインターラプト解除を含む。
【００１５】
本発明の実施形態において、インターラプトプロキシ処理部は、複数のＩＰから印加されるインターラプト状態情報を対応するＩＰ別に格納し、インターラプト解除の時に、プロセッサコアから印加されるインターラプト解除信号を対応するＩＰ別に格納する状態レジスタと、インターラプト解除信号を複数のＩＰのうち対応するＩＰに提供するバスインターフェースと、状態レジスタとプロセッサコアとの間に位置し、インターラプト状態情報のうちでインターラプト優先順位が最も高い情報を選択してプロセッサコアに提供する優先順位決定部と、を具備する。
【００１６】
本発明の実施形態において、状態レジスタは、インターラプト状態情報を格納する第１格納領域と、インターラプト解除信号を格納する第２格納領域と、インターラプト状態情報に対する伝送実行情報を格納する第３格納領域とを含む。
【００１７】
本発明の実施形態において、バスインターフェースは、プロセッサコアに対するバススレーブインターフェース及びＩＰに対するバスマスタインターフェース機能を実行する。
【００１８】
本発明の実施形態の他の態様によるシステムオンチップは、システムオンチップで要求される設定タスクを処理するためのプロセッサコアと、システムオンチップにモジュール形態として搭載され、システムバスを通じてプロセッサコアに動作的に接続された複数のＩＰと、プロセッサコアと複数のＩＰに接続され、複数のＩＰから印加されるインターラプト状態情報を格納し、複数のＩＰに対するインターラプト解除タスクを専担して処理するためのインターラプトプロキシ処理部とを具備する。
【００１９】
本発明の実施形態において、複数のＩＰはメモリ、ロジック回路、アナログ回路、及びデジタル信号プロセッサ（ＤＳＰ）のうちの少なくとも１つを含む。
【００２０】
本発明の実施形態において、インターラプトプロキシ処理部は、インターラプト状態情報を対応するＩＰ別に格納し、インターラプト解除の時に、プロセッサコアから印加されるインターラプト解除信号を対応するＩＰ別に格納する状態レジスタと、
インターラプト解除信号を複数のＩＰのうち対応するＩＰに提供するバスインターフェースと、状態レジスタとプロセッサコアとの間に位置し、インターラプト状態情報のうちでインターラプト優先順位が最も高い情報を選択してプロセッサコアに提供する優先順位決定部と、を具備する。
【００２１】
本発明の実施形態のまた他の態様によって、モジュール形態として搭載され、システムバスを通じてプロセッサコアに動作的に接続された複数のＩＰを具備したシステムオンチップでのインターラプト処理方法は、プロセッサコアに対してスレーブインターフェースを実行するインターラプトプロキシ処理部に複数のＩＰから発生するインターラプト状態情報を格納する段階と、プロセッサコアがインターラプト処理動作モードを脱する時、解除チェック動作がスキップされるように、インターラプトプロキシ処理部を通じてインターラプト解除が行われるようにする段階とを有する。
【００２２】
本発明の実施形態において、インターラプトプロキシ処理部は、インターラプト解除の実行前にプロセッサコアから複数のＩＰのうち対応するＩＰに対するインターラプトクリア命令を受信する。
【００２３】
本発明の実施形態において、インターラプト状態情報とインターラプトクリア命令はインターラプトプロキシ処理部の状態レジスタに格納される。
【００２４】
本発明の実施形態において、インターラプト状態情報は状態レジスタの第１格納領域に格納し、インターラプトクリア命令は状態レジスタの第２格納領域に格納される。
【００２５】
本発明の実施形態において、インターラプト状態情報に対する伝送実行情報を格納する第３格納領域を状態レジスタにさらに具備し、伝送実行情報はインターラプト状態情報のうちでインターラプト優先順位が最も高い情報として選択される場合に格納される。
【００２６】
本発明の実施形態のまた他の態様によるシステムオンチップは、システムオンチップで要求される設定タスクを処理するためのプロセッサコアと、ハードウェア、周辺装置、及びインターフェースを含み、システムバスを通じてプロセッサコアに動作的に接続された複数のＩＰと、プロセッサコアと複数のＩＰとに接続され、プロセッサコアに対してまた他のＩＰとして機能し、複数のＩＰから印加されるインターラプト状態情報を格納し、プロセッサコアから印加されるインターラプトクリア命令の受信の時、複数のＩＰに対するインターラプト解除を専担して実行するためのインターラプトプロキシ処理部と、を具備する。
【００２７】
本発明の実施形態において、ハードウェアはメモリ、ロジック回路、アナログ回路、及びデジタル信号プロセッサ（ＤＳＰ）のうちの少なくとも１つを含む。
【００２８】
本発明の実施形態において、インターラプトプロキシ処理部は、インターラプト状態情報を対応するＩＰ別に格納し、インターラプト解除の時に、インターラプトクリア命令を対応するＩＰ別に格納する状態レジスタと、インターラプトクリア命令を複数のＩＰのうち対応するＩＰに提供するバスインターフェースと、状態レジスタとプロセッサコアとの間に位置し、インターラプト状態情報のうちでインターラプト優先順位が最も高い情報を選択してプロセッサコアに提供する優先順位決定部と、を具備する。
【００２９】
本発明の実施形態において、バスインターフェースは、プロセッサコアに対するバススレーブインターフェース及びＩＰに対するバスマスタインターフェース機能を実行し、プロセッサコアの動作処理速度は複数のＩＰの動作処理速度より速い。
【発明の効果】
【００３０】
本発明の実施形態によれば、インターラプトプロキシ処理部の動作によって、プロセッサコアがインターラプト処理ルーチンで待機するか、またはインターラプトサービスルーチンに再入しないので、各種ＩＰで要請されたインターラプトタスクが迅速に実行され、且つ標準化された方式で同一の処理時間内に実行される。したがって、プロセッサコアのインターラプト処理負担が軽減されるだけシステムオンチップの動作パフォーマンスが改善される。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態に係るシステムオンチップの概略的装置ブロック図。
【図２】図１のインターラプトプロキシ処理部の実施例を示す詳細ブロック図。
【図３】図２に係る状態レジスタの単位格納領域を示す図。
【発明を実施するための形態】
【００３２】
以上の本発明の目的、他の目的、特徴及び利点は添付の図面に係る以下の望ましい実施形態を通じて容易に理解することができる。しかし、本発明はここで説明する実施形態に限定されず、他の形態への具体化も可能である。さらに、ここで紹介する実施形態は開示された内容が徹底且つ完全になるように、そして当業者に本発明の思想を十分に伝達するように提供されるものである。
【００３３】
本明細書において、ある素子またはラインが対象素子ブロックに接続されると記載された場合、それは直接的に接続されるか、または他の素子を通じて対象素子ブロックに間接的に接続され得ることを意味する。
【００３４】
また、明細書の全体にかけて同じ参照番号は同じ構成要素を示す。図面において、素子及びラインのサイズは技術的内容の効果的な説明のために示すだけであり、他の素子、または回路ブロックをさらに具備することができる。
【００３５】
ここに説明及び例示される実施形態はそれの相補的な実施形態も含む。
先ず、図１は本発明の実施形態に係るシステムオンチップの概略的な装置ブロック図であり、図２は図１のインターラプトプロキシ処理部の実施例を示す詳細ブロック図である。また、図３は図２に係る状態レジスタの単位格納領域を示す図である。
【００３６】
図１を参照すれば、システムオンチップは、プロセッサコアとして機能するマスタプロセッサ１０と、インターラプトプロキシ処理部２０と、システムバスの役目を行うバス１５と、バス１５に接続された第１〜第ｎＩＰ３０、３１、３３とを含んでいる。
【００３７】
マスタプロセッサ１０はプロセッサコアとして機能し、システムオンチップで要求される設定タスクを処理する。マスタプロセッサ１０はマイクロプロセッサとして実現可能である。
【００３８】
第１〜第ｎＩＰ３０、３１、３３はシステムオンチップにモジュール形態として搭載され、バス１５を通じてプロセッサコアに動作的に接続されている。第１〜第ｎＩＰ３０、３１、３３はメモリ、ロジック回路、アナログ回路、及びデジタル信号プロセッサ（ＤＳＰ）のうちの少なくとも１つを含んで構成される。
【００３９】
インターラプトプロキシ処理部２０はマスタプロセッサ１０と第１〜第ｎＩＰ３０、３１、３３に接続されており、第１〜第ｎＩＰ３０、３１、３３から印加されるインターラプト状態情報を格納し、第１〜第ｎＩＰ３０、３１、３３に対するインターラプト解除タスクを専担して処理する。
【００４０】
インターラプトプロキシ処理部２０の詳細構成は図２に示している。図２を参照すれば、インターラプトプロキシ処理部２０は、状態レジスタ２２と、バスインターフェース２５と、優先順位決定部２３とを含んでいる。
【００４１】
状態レジスタ２２はインターラプト状態情報を対応するＩＰ別に格納し、インターラプト解除の時にマスタプロセッサ１０から印加されるインターラプト解除信号を対応するＩＰ別に格納する。
【００４２】
ラインＬＵ、ＬＯを通じて状態レジスタ２２と接続されたバスインターフェース２５は状態レジスタ２２に格納されたインターラプト解除信号を複数のＩＰのうち対応するＩＰに提供する。バスインターフェース２５はスレーブインターフェース部２５ａとマスタインターフェース部２５ｂとを含んでいる。バスインターフェース２５のインターフェースはＶＣＩ（Ｖｉｒｔｕａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｆａｃｅ）を適用することができる。ＶＣＩはＶＣ（Ｖｉｒｔｕａｌ Ｃｏｍｐｏｎｅｎｔ）の間の通信のための標準インターフェース及びプロトコルとして、ＳｏＣ設計でＶＣとシステムバスとの間の標準インターフェースを定義する。
【００４３】
状態レジスタ２２と接続ラインＬＰとを通じて接続された優先順位決定部２３は状態レジスタ２２とマスタプロセッサ１０との間に位置し、インターラプト状態情報のうちでインターラプト優先順位が最も高い情報を選択してプロセッサコアであるマスタプロセッサ１０に提供する。
【００４４】
状態レジスタ２２は第１〜第ｎＩＰ３０、３１、３３に対応する複数の単位格納領域２２ａ、２２ｂ、・・・、２２ｎからなっている。単位格納領域２２ａ、２２ｂ、・・・、２２ｎはラインＬ１〜Ｌｎを通じて図１の第１〜第ｎＩＰ３０、３１、３３と各々対応的に接続されている。
【００４５】
１つの単位格納領域（例えば、２２ｘ、ｘはａ〜ｎ）は図３に示すように、第１格納領域２４０と、第２格納領域２３０と、第３格納領域２２０とを含む。
図３において、Ｒ＿Ｉとして表示された第１格納領域２４０にはインターラプト状態情報を格納する。
Ｃ＿Ｃとして表示された第２格納領域２３０にはインターラプト解除信号を格納する。
Ｃ＿Ｉとして表示された第３格納領域２２０にはインターラプト状態情報に対する伝送実行情報を格納する。
【００４６】
システムオンチップの性能と安全性を高めるために、図２に示すインターラプトプロキシ処理部２０は、第１〜第ｎＩＰ３０、３１、３３から印加されるインターラプト状態情報を状態レジスタ２２に格納する。結局、状態レジスタ２２には第１〜第ｎＩＰ３０、３１、３３で発生したインターラプト状態情報のシャドウコピーを格納する。インターラプトプロキシ処理部２０は発生したインターラプトのうちで優先順位が最も高いインターラプトを図１のラインＬＴｘを通じてマスタプロセッサ１０に印加する。これによって、マスタプロセッサ１０は該当のＩＰに対するインターラプトタスクを処理する。この場合に、該当のＩＰに対するインターラプトタスクでインターラプト解除のチェック動作は除外される。結局、マスタプロセッサ１０は実行エラー及び待機を減らし、かつシステム動作パフォーマンスを高めるため、図１のラインＬＲｘを通じてインターラプト解除、すなわちインターラプトクリア命令を印加した後には、該当のＩＰがインターラプト解除されたか否かを確認せず、すぐインターラプトサービスルーチンを抜け出る。すなわち、マスタプロセッサ１０はインターラプト処理動作から迅速に脱してノーマル動作状態に復帰する。
【００４７】
これによって、インターラプトクリア命令を受けたインターラプトプロキシ処理部２０は該当のＩＰに対するインターラプト解除動作を専担して処理する。
【００４８】
マスタプロセッサ１０が該当のＩＰに直接アクセスしなくても、インターラプトプロキシ処理部２０を通じて該当ＩＰに対するインターラプトが解除されるようにすれば、インターラプト信号を解除するために必要な時間が標準化されて全体システムの性能が改善される。また、インターラプト解除を行わない時間にマスタプロセッサ１０は他のＩＰにアクセスして要求されるタスクを処理することができる。また、マスタプロセッサ１０と特定ＩＰとの間の動作速度の差が大きい場合に、マスタプロセッサ１０がインターラプトサービスルーチンに再入する現象も防止される。
【００４９】
インターラプトプロキシ処理部２０もまた異なる１つのＩＰ形態で構成され、システムバス１５に接続されたバスマスタとして動作する。また、マスタプロセッサ１０がアクセス可能となるようにシステムバス１５に接続されたバススレーブとして動作する。
【００５０】
インターラプトプロキシ処理部２０はマスタプロセッサ１０がシステムバス１５を用いない場合、ＤＭＡコントローラのように随時に各ＩＰのインターラプト状態を読み出してシャドウコピーを格納する。一方、インターラプトプロキシ処理部２０はシステムバス１５を通じなくても図１のラインＬＴｘ、ＬＲｘのみを通じて上述の機能を実行することができる。
【００５１】
以下では第１〜第ｎＩＰ３０、３１、３３のうちの第ｎＩＰ３３でインターラプトが発生された場合を仮定して、図１〜図３を参照してインターラプトタスク処理動作を説明する。
【００５２】
第ｎＩＰ３３にインターラプトが発生した場合に、インターラプトプロキシ処理部２０はラインＬｎを通じてインターラプト状態情報を図３の第１格納領域２４０に格納する。優先順位決定部２３によって第ｎＩＰ３３で発生したインターラプトの伝送が決められれば、インターラプトプロキシ処理部２０はラインＬＴｘまたはシステムバス１５を通じてインターラプト発生を通知するインターラプト伝送実行情報が印加される。この場合に、図３の第３格納領域２２０には伝送実行の完了を通知する伝送実行情報が格納される。
【００５３】
したがって、マスタプロセッサ１０は該当のＩＰに対するインターラプトタスクを処理しながら、図１のラインＬＲｘまたはシステムバス１５を通じてインターラプト解除のためのインターラプトクリア命令をインターラプトプロキシ処理部２０に印加する。クリア命令を印加すれば、マスタプロセッサ１０は該当のＩＰのインターラプトが解除されたか否かを確認せず、すぐインターラプトサービスルーチンから脱出する。
【００５４】
以後インターラプトプロキシ処理部２０が該当のＩＰに対するインターラプト解除動作を専担する。インターラプトクリア命令はインターラプトプロキシ処理部２０の第２格納領域２３０に格納される。インターラプトクリア命令が第２格納領域２３０に格納されれば、インターラプトプロキシ処理部２０は該当のＩＰ３３の伝送実行情報をマスタプロセッサ１０にこれ以上伝送しない。第２格納領域２３０に格納されたインターラプトクリア命令によって、図２のマスタインターフェース部２５ｂのマスタラインＭＬ１（システムバスに属する）を通じて第ｎＩＰ３３にインターラプトクリア命令がインターラプト解除信号として印加される。この場合に、第ｎＩＰ３３へのアクセスはインターラプトプロキシ処理部２０が内部アドレスＩＮＴ＿ＡＤＤを利用することによって達成される。
【００５５】
第ｎＩＰ３３に対するインターラプトが解除されれば、第１格納領域２４０の格納情報は初期状態に更新され、これによって、第３格納領域２２０の情報も初期状態に更新される。また、第１格納領域２４０の格納情報と第３格納領域２２０の格納情報が同一になれば、第２格納領域２３０の格納情報も初期状態に更新される。このような第１、第２、第３格納領域２４０、２３０、２２０の初期状態は該当のＩＰの次のインターラプトの発生時までそのまま維持される。
【００５６】
したがって、プロセッサコアであるマスタプロセッサ１０は、インターラプトサービスルーチンから脱出する時、該当のＩＰのインターラプトが正常に解除されたか否かを確認せず、すぐ脱出することができる。
【００５７】
上述のように、本発明の実施形態によれば、インターラプトプロキシ処理部の固有した動作によって、インターラプト処理ルーチンで待機する動作、またはインターラプトサービスルーチンに再入する動作が防止されるので、各種ＩＰで要請されたインターラプトタスクが迅速に実行され、且つ標準化された方式で同一の処理時間内に実行される。したがって、プロセッサコアのインターラプト処理負担が軽減されてプロセッサコアは他のタスクをさらに実行することができるようになるので、システムオンチップの動作パフォーマンスが改善される。
【００５８】
本発明の実施形態ではプロセッサコアを有するシステムオンチップを中心として説明したが、これに限定されず、他のエンベデッドシステムの場合にも本発明の実施形態を拡大して適用することもできる。
【００５９】
上述の説明では本発明の実施形態を中心として図面を参照して説明したが、本発明の技術的思想の範囲内で本発明を多様に変形または変更できることは本発明が属する分野の当業者には明白である。例えば、事案が異なる場合に、本発明の技術的思想を逸脱せず、インターラプトプロキシ処理部内の詳細回路構成またはこれと接続される回路ブロックの配置手順及び詳細構成を多様に変形または変更することもできる。
【符号の説明】
【００６０】
１０ マスタプロセッサ
２０ インターラプトプロキシ処理部
１５ バス
３０ 第１ＩＰ
【技術分野】
【０００１】
本発明はシステムオンチップに係り、より詳細には、インターラプトプロキシ機能を具備したシステムオンチップ及びそのインターラプトプロキシ処理方法に関する。
【背景技術】
【０００２】
デジタル通信及びマルチメディアシステムに用いられる多様な情報器機がユーザの要求に応じて小型化、軽量化、低価格化、及び高性能化することによって、システムオンチップがさらに重要な技術要素になっている。
【０００３】
そのようなシステムオンチップはプロセッサ、メモリ、アナログ、デジタル信号処理（ＤＳＰ）などのように別途の市場と製品群を形成していた様々な半導体製品を１つのチップに統合した半導体集積回路である。したがって、システムオンチップにはモジュール形態の複数のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）が搭載され、ＩＰにはメモリ、外部インターフェース、アナログ及び混成モードブロック、内蔵ソフトウェア、ＯＳなどのシステムを構成する全てのハードウェア及びソフトウェア機能が含まれている。ＩＰはＶＣ（Ｖｉｒｔｕａｌ Ｃｏｍｐｏｎｅｎｔ）と同一の意味として本分野で用いられている。
【０００４】
システムオンチップの各ＩＰでインターラプトが発生する場合に、プロセッサコアは各ＩＰで発生した全てのインターラプト信号を収集し、各ＩＰ別に異なっているユーザソフトウェアを利用してインターラプトタスクを処理する。
【０００５】
そのような場合に、各ＩＰ別にインターラプトタスクの処理にかかる時間が各々違うため性能低下及びユーザソフトウェアエラーに起因したシステムの誤動作などが発生することがある。また、ＩＰの数が非常に多くなってシステムの構成が複雑になる場合には、プロセッサコアが各ＩＰにアクセスするのにかかる時間などの差に起因して待機時間も増加することがある。そして、インターラプトタスクの処理の時に処理遅延が発生すれば、高速のプロセッサコアがユーザソフトウェアのうちのインターラプトサービスルーチンを再実行するエラーも発生することがある。
【０００６】
したがって、システムオンチップの各ＩＰで発生されたインターラプトをより迅速かつ円滑に処理することができる技術が要望される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２００８／０１６８２０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の課題は、各ＩＰで発生したインターラプトを誤動作なくより迅速に処理することができるシステムオンチップ及びそのインターラプトプロキシ処理方法を提供することにある。
【０００９】
本発明の他の課題は、インターラプト処理を標準化された方式で実行することができるインターラプトプロキシ機能を具備したシステムオンチップ及びそのインターラプトプロキシ処理方法を提供することにある。
【００１０】
本発明のまた他の課題は、プロセッサコアがインターラプトサービスルーチンを再実行するエラーを防止するための改善方法を提供することにある。
【００１１】
本発明のまた他の課題は、どのＩＰでインターラプトが発生したかに構わずに同一のインターラプトタスク処理時間を確保し、ユーザのミスで誤ったユーザソフトウェアが存在しても、エラーを遮断することができるシステムオンチップ及びそのインターラプトプロキシ処理方法を提供することにある。
【００１２】
本発明のまた他の課題は、システムオンチップの全体性能を高めて動作安全性を強化することができるインターラプトプロキシ機能を具備したシステムオンチップ及びそのインターラプトプロキシ処理方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記技術的課題を解決するために、本発明の実施形態の一態様によるシステムオンチップは、システムオンチップで要求される設定タスクを処理するためのプロセッサコアと、システムオンチップにモジュール形態として搭載され、システムバスを通じてプロセッサコアに動作的に接続された複数のＩＰと、プロセッサコアと複数のＩＰに接続され、プロセッサコアのインターラプト処理負担を減らすために、複数のＩＰに対するインターラプト関連タスクを専担して処理するためのインターラプトプロキシ処理部とを具備する。
【００１４】
本発明の実施形態において、インターラプト関連タスクは複数のＩＰに対するインターラプト解除を含む。
【００１５】
本発明の実施形態において、インターラプトプロキシ処理部は、複数のＩＰから印加されるインターラプト状態情報を対応するＩＰ別に格納し、インターラプト解除の時に、プロセッサコアから印加されるインターラプト解除信号を対応するＩＰ別に格納する状態レジスタと、インターラプト解除信号を複数のＩＰのうち対応するＩＰに提供するバスインターフェースと、状態レジスタとプロセッサコアとの間に位置し、インターラプト状態情報のうちでインターラプト優先順位が最も高い情報を選択してプロセッサコアに提供する優先順位決定部と、を具備する。
【００１６】
本発明の実施形態において、状態レジスタは、インターラプト状態情報を格納する第１格納領域と、インターラプト解除信号を格納する第２格納領域と、インターラプト状態情報に対する伝送実行情報を格納する第３格納領域とを含む。
【００１７】
本発明の実施形態において、バスインターフェースは、プロセッサコアに対するバススレーブインターフェース及びＩＰに対するバスマスタインターフェース機能を実行する。
【００１８】
本発明の実施形態の他の態様によるシステムオンチップは、システムオンチップで要求される設定タスクを処理するためのプロセッサコアと、システムオンチップにモジュール形態として搭載され、システムバスを通じてプロセッサコアに動作的に接続された複数のＩＰと、プロセッサコアと複数のＩＰに接続され、複数のＩＰから印加されるインターラプト状態情報を格納し、複数のＩＰに対するインターラプト解除タスクを専担して処理するためのインターラプトプロキシ処理部とを具備する。
【００１９】
本発明の実施形態において、複数のＩＰはメモリ、ロジック回路、アナログ回路、及びデジタル信号プロセッサ（ＤＳＰ）のうちの少なくとも１つを含む。
【００２０】
本発明の実施形態において、インターラプトプロキシ処理部は、インターラプト状態情報を対応するＩＰ別に格納し、インターラプト解除の時に、プロセッサコアから印加されるインターラプト解除信号を対応するＩＰ別に格納する状態レジスタと、
インターラプト解除信号を複数のＩＰのうち対応するＩＰに提供するバスインターフェースと、状態レジスタとプロセッサコアとの間に位置し、インターラプト状態情報のうちでインターラプト優先順位が最も高い情報を選択してプロセッサコアに提供する優先順位決定部と、を具備する。
【００２１】
本発明の実施形態のまた他の態様によって、モジュール形態として搭載され、システムバスを通じてプロセッサコアに動作的に接続された複数のＩＰを具備したシステムオンチップでのインターラプト処理方法は、プロセッサコアに対してスレーブインターフェースを実行するインターラプトプロキシ処理部に複数のＩＰから発生するインターラプト状態情報を格納する段階と、プロセッサコアがインターラプト処理動作モードを脱する時、解除チェック動作がスキップされるように、インターラプトプロキシ処理部を通じてインターラプト解除が行われるようにする段階とを有する。
【００２２】
本発明の実施形態において、インターラプトプロキシ処理部は、インターラプト解除の実行前にプロセッサコアから複数のＩＰのうち対応するＩＰに対するインターラプトクリア命令を受信する。
【００２３】
本発明の実施形態において、インターラプト状態情報とインターラプトクリア命令はインターラプトプロキシ処理部の状態レジスタに格納される。
【００２４】
本発明の実施形態において、インターラプト状態情報は状態レジスタの第１格納領域に格納し、インターラプトクリア命令は状態レジスタの第２格納領域に格納される。
【００２５】
本発明の実施形態において、インターラプト状態情報に対する伝送実行情報を格納する第３格納領域を状態レジスタにさらに具備し、伝送実行情報はインターラプト状態情報のうちでインターラプト優先順位が最も高い情報として選択される場合に格納される。
【００２６】
本発明の実施形態のまた他の態様によるシステムオンチップは、システムオンチップで要求される設定タスクを処理するためのプロセッサコアと、ハードウェア、周辺装置、及びインターフェースを含み、システムバスを通じてプロセッサコアに動作的に接続された複数のＩＰと、プロセッサコアと複数のＩＰとに接続され、プロセッサコアに対してまた他のＩＰとして機能し、複数のＩＰから印加されるインターラプト状態情報を格納し、プロセッサコアから印加されるインターラプトクリア命令の受信の時、複数のＩＰに対するインターラプト解除を専担して実行するためのインターラプトプロキシ処理部と、を具備する。
【００２７】
本発明の実施形態において、ハードウェアはメモリ、ロジック回路、アナログ回路、及びデジタル信号プロセッサ（ＤＳＰ）のうちの少なくとも１つを含む。
【００２８】
本発明の実施形態において、インターラプトプロキシ処理部は、インターラプト状態情報を対応するＩＰ別に格納し、インターラプト解除の時に、インターラプトクリア命令を対応するＩＰ別に格納する状態レジスタと、インターラプトクリア命令を複数のＩＰのうち対応するＩＰに提供するバスインターフェースと、状態レジスタとプロセッサコアとの間に位置し、インターラプト状態情報のうちでインターラプト優先順位が最も高い情報を選択してプロセッサコアに提供する優先順位決定部と、を具備する。
【００２９】
本発明の実施形態において、バスインターフェースは、プロセッサコアに対するバススレーブインターフェース及びＩＰに対するバスマスタインターフェース機能を実行し、プロセッサコアの動作処理速度は複数のＩＰの動作処理速度より速い。
【発明の効果】
【００３０】
本発明の実施形態によれば、インターラプトプロキシ処理部の動作によって、プロセッサコアがインターラプト処理ルーチンで待機するか、またはインターラプトサービスルーチンに再入しないので、各種ＩＰで要請されたインターラプトタスクが迅速に実行され、且つ標準化された方式で同一の処理時間内に実行される。したがって、プロセッサコアのインターラプト処理負担が軽減されるだけシステムオンチップの動作パフォーマンスが改善される。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態に係るシステムオンチップの概略的装置ブロック図。
【図２】図１のインターラプトプロキシ処理部の実施例を示す詳細ブロック図。
【図３】図２に係る状態レジスタの単位格納領域を示す図。
【発明を実施するための形態】
【００３２】
以上の本発明の目的、他の目的、特徴及び利点は添付の図面に係る以下の望ましい実施形態を通じて容易に理解することができる。しかし、本発明はここで説明する実施形態に限定されず、他の形態への具体化も可能である。さらに、ここで紹介する実施形態は開示された内容が徹底且つ完全になるように、そして当業者に本発明の思想を十分に伝達するように提供されるものである。
【００３３】
本明細書において、ある素子またはラインが対象素子ブロックに接続されると記載された場合、それは直接的に接続されるか、または他の素子を通じて対象素子ブロックに間接的に接続され得ることを意味する。
【００３４】
また、明細書の全体にかけて同じ参照番号は同じ構成要素を示す。図面において、素子及びラインのサイズは技術的内容の効果的な説明のために示すだけであり、他の素子、または回路ブロックをさらに具備することができる。
【００３５】
ここに説明及び例示される実施形態はそれの相補的な実施形態も含む。
先ず、図１は本発明の実施形態に係るシステムオンチップの概略的な装置ブロック図であり、図２は図１のインターラプトプロキシ処理部の実施例を示す詳細ブロック図である。また、図３は図２に係る状態レジスタの単位格納領域を示す図である。
【００３６】
図１を参照すれば、システムオンチップは、プロセッサコアとして機能するマスタプロセッサ１０と、インターラプトプロキシ処理部２０と、システムバスの役目を行うバス１５と、バス１５に接続された第１〜第ｎＩＰ３０、３１、３３とを含んでいる。
【００３７】
マスタプロセッサ１０はプロセッサコアとして機能し、システムオンチップで要求される設定タスクを処理する。マスタプロセッサ１０はマイクロプロセッサとして実現可能である。
【００３８】
第１〜第ｎＩＰ３０、３１、３３はシステムオンチップにモジュール形態として搭載され、バス１５を通じてプロセッサコアに動作的に接続されている。第１〜第ｎＩＰ３０、３１、３３はメモリ、ロジック回路、アナログ回路、及びデジタル信号プロセッサ（ＤＳＰ）のうちの少なくとも１つを含んで構成される。
【００３９】
インターラプトプロキシ処理部２０はマスタプロセッサ１０と第１〜第ｎＩＰ３０、３１、３３に接続されており、第１〜第ｎＩＰ３０、３１、３３から印加されるインターラプト状態情報を格納し、第１〜第ｎＩＰ３０、３１、３３に対するインターラプト解除タスクを専担して処理する。
【００４０】
インターラプトプロキシ処理部２０の詳細構成は図２に示している。図２を参照すれば、インターラプトプロキシ処理部２０は、状態レジスタ２２と、バスインターフェース２５と、優先順位決定部２３とを含んでいる。
【００４１】
状態レジスタ２２はインターラプト状態情報を対応するＩＰ別に格納し、インターラプト解除の時にマスタプロセッサ１０から印加されるインターラプト解除信号を対応するＩＰ別に格納する。
【００４２】
ラインＬＵ、ＬＯを通じて状態レジスタ２２と接続されたバスインターフェース２５は状態レジスタ２２に格納されたインターラプト解除信号を複数のＩＰのうち対応するＩＰに提供する。バスインターフェース２５はスレーブインターフェース部２５ａとマスタインターフェース部２５ｂとを含んでいる。バスインターフェース２５のインターフェースはＶＣＩ（Ｖｉｒｔｕａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｆａｃｅ）を適用することができる。ＶＣＩはＶＣ（Ｖｉｒｔｕａｌ Ｃｏｍｐｏｎｅｎｔ）の間の通信のための標準インターフェース及びプロトコルとして、ＳｏＣ設計でＶＣとシステムバスとの間の標準インターフェースを定義する。
【００４３】
状態レジスタ２２と接続ラインＬＰとを通じて接続された優先順位決定部２３は状態レジスタ２２とマスタプロセッサ１０との間に位置し、インターラプト状態情報のうちでインターラプト優先順位が最も高い情報を選択してプロセッサコアであるマスタプロセッサ１０に提供する。
【００４４】
状態レジスタ２２は第１〜第ｎＩＰ３０、３１、３３に対応する複数の単位格納領域２２ａ、２２ｂ、・・・、２２ｎからなっている。単位格納領域２２ａ、２２ｂ、・・・、２２ｎはラインＬ１〜Ｌｎを通じて図１の第１〜第ｎＩＰ３０、３１、３３と各々対応的に接続されている。
【００４５】
１つの単位格納領域（例えば、２２ｘ、ｘはａ〜ｎ）は図３に示すように、第１格納領域２４０と、第２格納領域２３０と、第３格納領域２２０とを含む。
図３において、Ｒ＿Ｉとして表示された第１格納領域２４０にはインターラプト状態情報を格納する。
Ｃ＿Ｃとして表示された第２格納領域２３０にはインターラプト解除信号を格納する。
Ｃ＿Ｉとして表示された第３格納領域２２０にはインターラプト状態情報に対する伝送実行情報を格納する。
【００４６】
システムオンチップの性能と安全性を高めるために、図２に示すインターラプトプロキシ処理部２０は、第１〜第ｎＩＰ３０、３１、３３から印加されるインターラプト状態情報を状態レジスタ２２に格納する。結局、状態レジスタ２２には第１〜第ｎＩＰ３０、３１、３３で発生したインターラプト状態情報のシャドウコピーを格納する。インターラプトプロキシ処理部２０は発生したインターラプトのうちで優先順位が最も高いインターラプトを図１のラインＬＴｘを通じてマスタプロセッサ１０に印加する。これによって、マスタプロセッサ１０は該当のＩＰに対するインターラプトタスクを処理する。この場合に、該当のＩＰに対するインターラプトタスクでインターラプト解除のチェック動作は除外される。結局、マスタプロセッサ１０は実行エラー及び待機を減らし、かつシステム動作パフォーマンスを高めるため、図１のラインＬＲｘを通じてインターラプト解除、すなわちインターラプトクリア命令を印加した後には、該当のＩＰがインターラプト解除されたか否かを確認せず、すぐインターラプトサービスルーチンを抜け出る。すなわち、マスタプロセッサ１０はインターラプト処理動作から迅速に脱してノーマル動作状態に復帰する。
【００４７】
これによって、インターラプトクリア命令を受けたインターラプトプロキシ処理部２０は該当のＩＰに対するインターラプト解除動作を専担して処理する。
【００４８】
マスタプロセッサ１０が該当のＩＰに直接アクセスしなくても、インターラプトプロキシ処理部２０を通じて該当ＩＰに対するインターラプトが解除されるようにすれば、インターラプト信号を解除するために必要な時間が標準化されて全体システムの性能が改善される。また、インターラプト解除を行わない時間にマスタプロセッサ１０は他のＩＰにアクセスして要求されるタスクを処理することができる。また、マスタプロセッサ１０と特定ＩＰとの間の動作速度の差が大きい場合に、マスタプロセッサ１０がインターラプトサービスルーチンに再入する現象も防止される。
【００４９】
インターラプトプロキシ処理部２０もまた異なる１つのＩＰ形態で構成され、システムバス１５に接続されたバスマスタとして動作する。また、マスタプロセッサ１０がアクセス可能となるようにシステムバス１５に接続されたバススレーブとして動作する。
【００５０】
インターラプトプロキシ処理部２０はマスタプロセッサ１０がシステムバス１５を用いない場合、ＤＭＡコントローラのように随時に各ＩＰのインターラプト状態を読み出してシャドウコピーを格納する。一方、インターラプトプロキシ処理部２０はシステムバス１５を通じなくても図１のラインＬＴｘ、ＬＲｘのみを通じて上述の機能を実行することができる。
【００５１】
以下では第１〜第ｎＩＰ３０、３１、３３のうちの第ｎＩＰ３３でインターラプトが発生された場合を仮定して、図１〜図３を参照してインターラプトタスク処理動作を説明する。
【００５２】
第ｎＩＰ３３にインターラプトが発生した場合に、インターラプトプロキシ処理部２０はラインＬｎを通じてインターラプト状態情報を図３の第１格納領域２４０に格納する。優先順位決定部２３によって第ｎＩＰ３３で発生したインターラプトの伝送が決められれば、インターラプトプロキシ処理部２０はラインＬＴｘまたはシステムバス１５を通じてインターラプト発生を通知するインターラプト伝送実行情報が印加される。この場合に、図３の第３格納領域２２０には伝送実行の完了を通知する伝送実行情報が格納される。
【００５３】
したがって、マスタプロセッサ１０は該当のＩＰに対するインターラプトタスクを処理しながら、図１のラインＬＲｘまたはシステムバス１５を通じてインターラプト解除のためのインターラプトクリア命令をインターラプトプロキシ処理部２０に印加する。クリア命令を印加すれば、マスタプロセッサ１０は該当のＩＰのインターラプトが解除されたか否かを確認せず、すぐインターラプトサービスルーチンから脱出する。
【００５４】
以後インターラプトプロキシ処理部２０が該当のＩＰに対するインターラプト解除動作を専担する。インターラプトクリア命令はインターラプトプロキシ処理部２０の第２格納領域２３０に格納される。インターラプトクリア命令が第２格納領域２３０に格納されれば、インターラプトプロキシ処理部２０は該当のＩＰ３３の伝送実行情報をマスタプロセッサ１０にこれ以上伝送しない。第２格納領域２３０に格納されたインターラプトクリア命令によって、図２のマスタインターフェース部２５ｂのマスタラインＭＬ１（システムバスに属する）を通じて第ｎＩＰ３３にインターラプトクリア命令がインターラプト解除信号として印加される。この場合に、第ｎＩＰ３３へのアクセスはインターラプトプロキシ処理部２０が内部アドレスＩＮＴ＿ＡＤＤを利用することによって達成される。
【００５５】
第ｎＩＰ３３に対するインターラプトが解除されれば、第１格納領域２４０の格納情報は初期状態に更新され、これによって、第３格納領域２２０の情報も初期状態に更新される。また、第１格納領域２４０の格納情報と第３格納領域２２０の格納情報が同一になれば、第２格納領域２３０の格納情報も初期状態に更新される。このような第１、第２、第３格納領域２４０、２３０、２２０の初期状態は該当のＩＰの次のインターラプトの発生時までそのまま維持される。
【００５６】
したがって、プロセッサコアであるマスタプロセッサ１０は、インターラプトサービスルーチンから脱出する時、該当のＩＰのインターラプトが正常に解除されたか否かを確認せず、すぐ脱出することができる。
【００５７】
上述のように、本発明の実施形態によれば、インターラプトプロキシ処理部の固有した動作によって、インターラプト処理ルーチンで待機する動作、またはインターラプトサービスルーチンに再入する動作が防止されるので、各種ＩＰで要請されたインターラプトタスクが迅速に実行され、且つ標準化された方式で同一の処理時間内に実行される。したがって、プロセッサコアのインターラプト処理負担が軽減されてプロセッサコアは他のタスクをさらに実行することができるようになるので、システムオンチップの動作パフォーマンスが改善される。
【００５８】
本発明の実施形態ではプロセッサコアを有するシステムオンチップを中心として説明したが、これに限定されず、他のエンベデッドシステムの場合にも本発明の実施形態を拡大して適用することもできる。
【００５９】
上述の説明では本発明の実施形態を中心として図面を参照して説明したが、本発明の技術的思想の範囲内で本発明を多様に変形または変更できることは本発明が属する分野の当業者には明白である。例えば、事案が異なる場合に、本発明の技術的思想を逸脱せず、インターラプトプロキシ処理部内の詳細回路構成またはこれと接続される回路ブロックの配置手順及び詳細構成を多様に変形または変更することもできる。
【符号の説明】
【００６０】
１０ マスタプロセッサ
２０ インターラプトプロキシ処理部
１５ バス
３０ 第１ＩＰ
【特許請求の範囲】
【請求項１】
システムオンチップで要求される設定タスクを処理するためのプロセッサコアと、
前記システムオンチップにモジュール形態として搭載され、システムバスを通じて前記プロセッサコアに動作的に接続された複数のＩＰと、
前記プロセッサコアと前記複数のＩＰに接続され、前記プロセッサコアのインターラプト処理負担を減らすために、前記複数のＩＰに対するインターラプト関連タスクを専担して処理するためのインターラプトプロキシ処理部と、を具備することを特徴とするシステムオンチップ。
【請求項２】
前記インターラプト関連タスクは前記複数のＩＰに対するインターラプト解除を含むことを特徴とする請求項１に記載のシステムオンチップ。
【請求項３】
前記インターラプトプロキシ処理部は、
前記複数のＩＰから印加されるインターラプト状態情報を対応するＩＰ別に格納し、前記インターラプト解除の時に、前記プロセッサコアから印加されるインターラプト解除信号を対応するＩＰ別に格納する状態レジスタと、
前記インターラプト解除信号を前記複数のＩＰのうち対応するＩＰに提供するバスインターフェースと、
前記状態レジスタと前記プロセッサコアとの間に位置し、前記インターラプト状態情報のうちでインターラプト優先順位が最も高い情報を選択して前記プロセッサコアに提供する優先順位決定部と、を具備することを特徴とする請求項２に記載のシステムオンチップ。
【請求項４】
前記状態レジスタは、
前記インターラプト状態情報を格納する第１格納領域と、
前記インターラプト解除信号を格納する第２格納領域と、
前記インターラプト状態情報に対する伝送実行情報を格納する第３格納領域とを含むことを特徴とする請求項３に記載のシステムオンチップ。
【請求項５】
前記バスインターフェースは、前記プロセッサコアに対するバススレーブインターフェース及び前記ＩＰに対するバスマスタインターフェース機能を実行することを特徴とする請求項４に記載のシステムオンチップ。
【請求項６】
システムオンチップで要求される設定タスクを処理するためのプロセッサコアと、
前記システムオンチップにモジュール形態として搭載され、システムバスを通じて前記プロセッサコアに動作的に接続された複数のＩＰと、
前記プロセッサコアと前記複数のＩＰに接続され、前記複数のＩＰから印加されるインターラプト状態情報を格納し、前記複数のＩＰに対するインターラプト解除タスクを専担して処理するためのインターラプトプロキシ処理部と、を具備することを特徴とするシステムオンチップ。
【請求項７】
前記複数のＩＰはメモリ、ロジック回路、アナログ回路、及びデジタル信号プロセッサのうちの少なくとも１つを含むことを特徴とする請求項６に記載のシステムオンチップ。
【請求項８】
前記インターラプトプロキシ処理部は、
前記インターラプト状態情報を対応するＩＰ別に格納し、前記インターラプト解除の時に、前記プロセッサコアから印加されるインターラプト解除信号を対応するＩＰ別に格納する状態レジスタと、
前記インターラプト解除信号を前記複数のＩＰのうち対応するＩＰに提供するバスインターフェースと、
前記状態レジスタと前記プロセッサコアとの間に位置し、前記インターラプト状態情報のうちでインターラプト優先順位が最も高い情報を選択して前記プロセッサコアに提供する優先順位決定部と、を具備することを特徴とする請求項６に記載のシステムオンチップ。
【請求項９】
前記状態レジスタは、
前記インターラプト状態情報を格納する第１格納領域と、
前記インターラプト解除信号を格納する第２格納領域と、
前記インターラプト状態情報に対する伝送実行情報を格納する第３格納領域とを含むことを特徴とする請求項６に記載のシステムオンチップ。
【請求項１０】
モジュール形態として搭載され、システムバスを通じてプロセッサコアに動作的に接続された複数のＩＰを具備したシステムオンチップでのインターラプト処理方法において、
前記プロセッサコアに対してスレーブインターフェースを実行するインターラプトプロキシ処理部に前記複数のＩＰから発生するインターラプト状態情報を格納する段階と、
前記プロセッサコアがインターラプト処理動作モードを脱する時、解除チェック動作がスキップされるように、前記インターラプトプロキシ処理部を通じてインターラプト解除が行われるようにする段階とを有することを特徴とする方法。
【請求項１】
システムオンチップで要求される設定タスクを処理するためのプロセッサコアと、
前記システムオンチップにモジュール形態として搭載され、システムバスを通じて前記プロセッサコアに動作的に接続された複数のＩＰと、
前記プロセッサコアと前記複数のＩＰに接続され、前記プロセッサコアのインターラプト処理負担を減らすために、前記複数のＩＰに対するインターラプト関連タスクを専担して処理するためのインターラプトプロキシ処理部と、を具備することを特徴とするシステムオンチップ。
【請求項２】
前記インターラプト関連タスクは前記複数のＩＰに対するインターラプト解除を含むことを特徴とする請求項１に記載のシステムオンチップ。
【請求項３】
前記インターラプトプロキシ処理部は、
前記複数のＩＰから印加されるインターラプト状態情報を対応するＩＰ別に格納し、前記インターラプト解除の時に、前記プロセッサコアから印加されるインターラプト解除信号を対応するＩＰ別に格納する状態レジスタと、
前記インターラプト解除信号を前記複数のＩＰのうち対応するＩＰに提供するバスインターフェースと、
前記状態レジスタと前記プロセッサコアとの間に位置し、前記インターラプト状態情報のうちでインターラプト優先順位が最も高い情報を選択して前記プロセッサコアに提供する優先順位決定部と、を具備することを特徴とする請求項２に記載のシステムオンチップ。
【請求項４】
前記状態レジスタは、
前記インターラプト状態情報を格納する第１格納領域と、
前記インターラプト解除信号を格納する第２格納領域と、
前記インターラプト状態情報に対する伝送実行情報を格納する第３格納領域とを含むことを特徴とする請求項３に記載のシステムオンチップ。
【請求項５】
前記バスインターフェースは、前記プロセッサコアに対するバススレーブインターフェース及び前記ＩＰに対するバスマスタインターフェース機能を実行することを特徴とする請求項４に記載のシステムオンチップ。
【請求項６】
システムオンチップで要求される設定タスクを処理するためのプロセッサコアと、
前記システムオンチップにモジュール形態として搭載され、システムバスを通じて前記プロセッサコアに動作的に接続された複数のＩＰと、
前記プロセッサコアと前記複数のＩＰに接続され、前記複数のＩＰから印加されるインターラプト状態情報を格納し、前記複数のＩＰに対するインターラプト解除タスクを専担して処理するためのインターラプトプロキシ処理部と、を具備することを特徴とするシステムオンチップ。
【請求項７】
前記複数のＩＰはメモリ、ロジック回路、アナログ回路、及びデジタル信号プロセッサのうちの少なくとも１つを含むことを特徴とする請求項６に記載のシステムオンチップ。
【請求項８】
前記インターラプトプロキシ処理部は、
前記インターラプト状態情報を対応するＩＰ別に格納し、前記インターラプト解除の時に、前記プロセッサコアから印加されるインターラプト解除信号を対応するＩＰ別に格納する状態レジスタと、
前記インターラプト解除信号を前記複数のＩＰのうち対応するＩＰに提供するバスインターフェースと、
前記状態レジスタと前記プロセッサコアとの間に位置し、前記インターラプト状態情報のうちでインターラプト優先順位が最も高い情報を選択して前記プロセッサコアに提供する優先順位決定部と、を具備することを特徴とする請求項６に記載のシステムオンチップ。
【請求項９】
前記状態レジスタは、
前記インターラプト状態情報を格納する第１格納領域と、
前記インターラプト解除信号を格納する第２格納領域と、
前記インターラプト状態情報に対する伝送実行情報を格納する第３格納領域とを含むことを特徴とする請求項６に記載のシステムオンチップ。
【請求項１０】
モジュール形態として搭載され、システムバスを通じてプロセッサコアに動作的に接続された複数のＩＰを具備したシステムオンチップでのインターラプト処理方法において、
前記プロセッサコアに対してスレーブインターフェースを実行するインターラプトプロキシ処理部に前記複数のＩＰから発生するインターラプト状態情報を格納する段階と、
前記プロセッサコアがインターラプト処理動作モードを脱する時、解除チェック動作がスキップされるように、前記インターラプトプロキシ処理部を通じてインターラプト解除が行われるようにする段階とを有することを特徴とする方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１１−１７５６２５（Ｐ２０１１−１７５６２５Ａ）
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願番号】特願２０１０−２７９４２５（Ｐ２０１０−２７９４２５）
【出願日】平成２２年１２月１５日（２０１０．１２．１５）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願日】平成２２年１２月１５日（２０１０．１２．１５）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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