エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
【課題】エピタキシャル膜形成後にエピタキシャルウェーハの表裏面を研磨することなく、高い裏面の平坦度を得ることが可能なエピタキシャルウェーハの製造方法を提供する。
【解決手段】本発明のエピタキシャルウェーハ１００の製造方法は、端部に面取り部１１が形成され、両面１２ａ，１２ｂに該面取り部１１との境界であるエッジ１３ａ，１３ｂを有する半導体ウェーハ１０の、片面１２ｂ側のエッジ１３ｂ位置の内方所定位置Ｐからウェーハ外方に向かう該片面１２ｂの外周部１４をロールオフ加工して、該外周部１４をロールオフ領域とする工程と、前記片面１２ｂとは反対の他面１２ａ上に第１エピタキシャル膜２０を形成する工程と、を有することを特徴とする。
【解決手段】本発明のエピタキシャルウェーハ１００の製造方法は、端部に面取り部１１が形成され、両面１２ａ，１２ｂに該面取り部１１との境界であるエッジ１３ａ，１３ｂを有する半導体ウェーハ１０の、片面１２ｂ側のエッジ１３ｂ位置の内方所定位置Ｐからウェーハ外方に向かう該片面１２ｂの外周部１４をロールオフ加工して、該外周部１４をロールオフ領域とする工程と、前記片面１２ｂとは反対の他面１２ａ上に第１エピタキシャル膜２０を形成する工程と、を有することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エピタキシャルウェーハの製造方法およびエピタキシャルウェーハに関し、特に、エピタキシャル膜形成後にエピタキシャルウェーハの表裏面などを研磨することなく、高い裏面の平坦度を得ることが可能なエピタキシャルウェーハの製造方法およびこれにより得られるエピタキシャルウェーハに関する。
【背景技術】
【０００２】
エピタキシャルウェーハは、例えばシリコン基板上に、厚さ数μｍの単結晶シリコン層（エピタキシャル膜）を、主として気相成長させることによって形成させた高品質ウェーハである。エピタキシャルシリコンウェーハは、デバイスメーカーの要請等に応じて、高濃度のボロン（Ｂ）やリン（Ｐ）といったドーパントを添加したウェーハを製造できる点で有効である。
【０００３】
従来の一般的なエピタキシャルウェーハの製造方法を、図８を用いて説明する。図８（ａ）は、端部に面取り部４１が形成された半導体ウェーハ４０の端部付近を示す。この半導体ウェーハ４０の表面４２ａ上に、エピタキシャル膜５０を形成させ（図８（ｂ））、エピタキシャルウェーハ２００とする。近年のエピタキシャル成長技術により、半導体ウェーハ４０の表面４２ａに関しては、その全面に厚みが均一なエピタキシャル膜５０を形成することが可能になってきた。
【０００４】
ところが、半導体ウェーハ４０の裏面４２ｂに関しては、エピタキシャル成長を行う際、エピタキシャル膜を形成するために用いられる反応ガスが、裏面４２ｂに回り込むことによって、半導体ウェーハ裏面４２ｂの外周部４４にもエピタキシャル膜６０が付着してしまう。このため、エピタキシャル膜５０自体の厚みは均一であっても、半導体ウェーハ４０までも含めたエピタキシャルウェーハ２００のウェーハ径方向の厚み分布は、外周部４４に付着したエピタキシャル膜６０の厚みが加算された厚み分布となり、その結果、エピタキシャルウェーハ全体の平坦度が悪化するという問題があった。特に、形成するエピタキシャル膜５０の厚みが増加するほど、裏面４２ｂの外周部４４に付着するエピタキシャル膜６０の厚みも増大するため、より平坦度が悪化する。なお、本明細書においては、上記の通り、半導体ウェーハのうち、主のエピタキシャル膜を成長させる面を半導体ウェーハの「表面」、その反対側の面を半導体ウェーハの「裏面」という。
【０００５】
近年の半導体デバイスの高集積化に伴うデザイン・ルールの縮小に伴い、かかるエピタキシャルシリコンウェーハに要求される平坦度もますます厳しくなっている。また、１枚のウェーハから極力多くのデバイスを得ることが望まれ、ウェーハの大口径化と共に、ウェーハの全面、特にエッジ部（ウェーハ端部）まで平坦な形状が要求されるようになってきている。ウェーハ面のフラットネス（平坦度）の測定除外範囲（Edge Exclusion）は、従来、ウェーハエッジから３ｍｍであったものが、現状では、２ｍｍへと進んでおり、さらには１ｍｍまでの縮小化も要求されつつある。
【０００６】
このような状況下、エピタキシャルウェーハの平坦度を向上させるべく、特許文献１には、エピタキシャル膜の形成後のエピタキシャルウェーハの表面または両面を鏡面研磨する製造方法が記載されている。また、特許文献２，３にも、エピタキシャル膜の形成後に、エピタキシャル膜表面を鏡面研磨する技術が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平４−１２２０２３号公報
【特許文献２】特開２００５−２０９８６２号公報
【特許文献３】特開２００６−１９０７０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
確かに、特許文献１〜３に記載された発明は、エピタキシャルウェーハの表面または表裏面を機械的に研磨加工するものであるため、エピタキシャルウェーハの平坦度を向上させることができる。特に、特許文献１に記載されているように、エピタキシャル膜の形成後のエピタキシャルウェーハの両面を鏡面研磨すれば、図８（ｂ）に示したエピタキシャル膜６０を除去することができ、表面および裏面において高い平坦度を有するエピタキシャルウェーハを得ることができる。
【０００９】
しかしながら、エピタキシャル膜表面は非常に活性であるため、エピタキシャル膜表面を研磨処理すると、エピタキシャル膜表面に加工起因の欠陥であるＰＩＤ（Polishing Induced Defect）やスクラッチ等が発生するおそれがある。また、エピタキシャルウェーハを研磨する処理工程により、生産コストの上昇を招く。また、エピタキシャルウェーハの裏面を鏡面研磨するには、真空吸着部材などを用いてエピタキシャル膜表面を吸着保持してエピタキシャルウェーハ裏面側を研磨処理する必要がある。このため、エピタキシャル膜表面に傷や接触痕を発生させてしまい、エピタキシャル膜の品質低下を招くおそれがある。そのため、エピタキシャル膜形成後にエピタキシャルウェーハの両面、特に裏面を研磨せずとも、裏面において外周部まで含めて高い平坦度を実現する方法が望まれていた。
【００１０】
そこで本発明は、上記課題に鑑み、エピタキシャル膜形成後にエピタキシャルエピタキシャルウェーハの表裏面を研磨することなく、高い裏面の平坦度を得ることが可能なエピタキシャルウェーハの製造方法およびこれにより得られるエピタキシャルウェーハを提供することを目的とするものである。
【課題を解決するための手段】
【００１１】
本発明者らが鋭意検討した結果、エピタキシャル膜形成後に、半導体ウェーハ裏面の外周部に付着したエピタキシャル膜を除去するのではなく、発想を正反対に転換して、エピタキシャル膜形成前に予め半導体ウェーハ裏面の外周部を意図的にロールオフさせておき、その後エピタキシャル膜を形成すれば、所期の目的を達成することができることに思い至り、本発明を完成するに至った。
【００１２】
本発明は、上記の知見および検討に基づくものであり、その要旨構成は以下の通りである。
（１）端部に面取り部が形成され、両面に該面取り部との境界であるエッジを有する半導体ウェーハの、片面側のエッジ位置の内方所定位置からウェーハ外方に向かう該片面の外周部をロールオフ加工して、該外周部をロールオフ領域とする工程と、
前記片面とは反対の他面上に第１エピタキシャル膜を形成する工程と、
を有することを特徴とするエピタキシャルウェーハの製造方法。
【００１３】
（２）前記他面に第１エピタキシャル膜を形成する際に前記片面の外周部に付着する第２エピタキシャル膜の膜厚に基づいて、前記外周部のロールオフ量を設定する上記（１）に記載のエピタキシャルウェーハの製造方法。
【００１４】
（３）前記ロールオフ加工が、研磨加工である上記（１）または（２）に記載のエピタキシャルウェーハの製造方法。
【００１５】
（４）前記半導体ウェーハの前記片面および他面の少なくとも一方に対して粗研磨を行う工程を有し、
該粗研磨工程後に前記外周部の研磨加工を行う上記（３）に記載のエピタキシャルウェーハの製造方法。
【００１６】
（５）前記第１エピタキシャル膜を形成する工程の前に、前記半導体ウェーハの少なくとも前記他面に対して仕上げ研磨を行う工程を有し、
該仕上げ研磨工程前に前記外周部の研磨加工を行う上記（３）または（４）に記載のエピタキシャルウェーハの製造方法。
【００１７】
（６）前記外周部の研磨加工は、前記片面の外周部に対応するサイズをもつリング状の研磨布を用いて行う上記（３）乃至（５）のいずれか１項に記載のエピタキシャルウェーハの製造方法。
【００１８】
（７）前記半導体ウェーハの前記片面および他面の少なくとも一方に対して粗研磨を行う工程と、
前記第１エピタキシャル膜を形成する工程の前に、前記半導体ウェーハの前記片面および他面の少なくとも一方に対して仕上げ研磨を行う工程と、
を有し、
前記粗研磨工程と前記仕上げ研磨工程との間に、前記面取り部の鏡面研磨と前記外周部の研磨加工を並行して行う上記（３）に記載のエピタキシャルウェーハの製造方法。
【００１９】
（８）端部に面取り部が形成され、両面に該面取り部との境界であるエッジを有する半導体ウェーハと、
該半導体ウェーハの片面上に形成された厚さ３μｍ以上の第１エピタキシャル膜と、
前記片面とは反対の他面のうち、外周部に形成された第２エピタキシャル膜と、を具え、
前記他面上の第２エピタキシャル膜表面を少なくとも含む面の平坦度であるＥＳＦＱＲｍｅａｎが、１００ｎｍ以下であることを特徴とするエピタキシャルウェーハ。
【発明の効果】
【００２０】
本発明によれば、エピタキシャル膜形成前に予め半導体ウェーハ裏面の外周部を意図的にロールオフ加工して、その後エピタキシャル膜を形成したため、エピタキシャル膜形成後にウェーハの表裏面を研磨することなく、高い裏面の平坦度を有するエピタキシャルウェーハおよびその製造方法を提供することができた。
【図面の簡単な説明】
【００２１】
【図１】本発明に従う代表的なエピタキシャルウェーハの製造方法を説明する摸式断面図である。
【図２】本発明に従うエピタキシャルウェーハの製造方法におけるウェーハ裏面外周部の研磨方法の一例で、リング状の研磨布を用いて研磨を行う場合を説明する摸式断面図である。
【図３】本発明に従うエピタキシャルウェーハの製造方法におけるウェーハ裏面外周部の研磨方法の別の一例で、面取り部の鏡面研磨と裏面外周部の研磨加工を並行して行う場合を説明する図であり、（ａ）はウェーハ外周部付近の模式断面図、（ｂ）はウェーハと研磨パッドの模式上面図である。
【図４】（ａ）は、本発明に従う代表的なエピタキシャルウェーハを示す模式断面図である。（ｂ）は、ＥＳＦＱＲを説明するための図である。
【図５】エピタキシャルウェーハの裏面外周部付近の高さプロファイルを示すグラフであり、（ａ）は実験例１（比較例）により得られたエピタキシャルウェーハ、（ｂ）は実験例３（実施例）により得られたエピタキシャルウェーハによるものである。
【図６】実験例２により、半導体ウェーハの表面に形成する第１エピタキシャル膜の膜厚と、裏面外周部に付着する第２エピタキシャル膜の膜厚との関係を示すグラフである。
【図７】実験例４により、半導体ウェーハの表面に形成する第１エピタキシャル膜の膜厚を２μｍ，３μｍ，４μｍ，５μｍ（実験例１）としたとき（比較例）の裏面外周部のＥＳＦＱＲと、本発明のロールオフ加工を行った後、同様に２μｍ，３μｍ，４μｍ，５μｍの第１エピタキシャル膜を形成したとき（実施例）の裏面外周部のＥＳＦＱＲを示すグラフである。
【図８】従来のエピタキシャルウェーハの製造方法を説明する摸式断面図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照しつつ本発明をより詳細に説明する。なお、同一の構成要素には原則として同一の参照番号を付して、説明を省略する。
【００２３】
（エピタキシャルウェーハの製造方法）
図１は、本発明に従う代表的なエピタキシャルウェーハの製造方法を説明する摸式断面図であり、ウェーハ端部付近のみを図示するものである。まず、半導体ウェーハ１０を用意する（図１（ａ））。半導体ウェーハ１０としては、例えば、シリコン単結晶インゴットを、ワイヤーソー等を用いてスライスし、ラッピングや研削などの平坦化加工処理を経たシリコンウェーハが挙げられる。この半導体ウェーハ１０は、端部に面取り部１１が形成され、両面１２ａ，１２ｂにこの面取り部１１との境界であるエッジ１３ａ，１３ｂを有している。端部の面取りを行った後、半導体ウェーハ１０に対して粗研磨を行うことができる。
【００２４】
粗研磨は、半導体ウェーハの両面１２ａ，１２ｂの少なくとも一方、好ましくは両面に対して行うことができる。粗研磨は、ラッピングや研削処理により導入された加工歪層の除去や、表面形状（平坦度）を調整することを目的に実施する鏡面研磨処理である。例えば、半導体ウェーハを収容するキャリアと、該キャリアを挟みポリウレタンなどの硬質の研磨布を貼設された上定盤および下定盤を備えた両面研磨装置を用いて、被研磨面に平均粒径３０〜１００ｎｍの遊離砥粒（コロイダルシリカ、ダイヤモンド砥粒、アルミナ砥粒など）を含む研磨スラリーを供給しながらウェーハの両面を平坦に鏡面研磨する。粗研磨工程は、研磨布の種類や粗研磨液に含まれる遊離砥粒のサイズを変更し、シリコンウェーハの被研磨面の研磨量を、例えば２段階または３段階に分けて研磨してもよい。
【００２５】
その後、面取り部１１の鏡面研磨を行うことができる。なお、面取り部１１の鏡面研磨は、粗研磨工程の前でもよい。エッチング工程を経たウェーハは、ウェーハを回転させるとともに研磨液を供給しながら、ウェーハ端部を研磨布に押し付けて鏡面に研磨する。研磨布の種類は限定されない。例えば、単層式の研磨布でもよいし、研磨布層の裏面にスポンジ層が形成された２層式の研磨布でもよい。単層式における研磨布および２層式における研磨布層としては、例えば、ウレタンフォームなどの合成樹脂発泡体からなる研磨布、ポリエステル繊維製の不織布にウレタン樹脂を含浸させた硬質なベロアタイプの研磨布、不織布の基布の上にウレタン樹脂を発泡させたスエードパッドなどを採用することができる。研磨布に供給される砥液（研磨剤）としては、例えばアルカリ溶液中に焼成シリカまたはコロイダルシリカなどの遊離砥粒を分散させたものを採用することができる。
【００２６】
次に、半導体ウェーハ１０の片面である裏面１２ｂの外周部１４をロールオフ加工して、この外周部１４をロールオフ領域とする（図１（ｂ））。裏面１２ｂの外周部１４は、図１（ａ）に示すように、裏面１２ｂ側のエッジ１３ｂ位置の内方所定位置Ｐからウェーハ外方に向かう領域である。ロールオフ領域とする外周部１４の広さおよびロールオフ量については、後述する。なお、本明細書において「ロールオフ量」とは、図１（ｂ）に示すように、ロールオフ後のウェーハ裏面１２ｂのエッジ１３ｃの位置と、ロールオフがなかった場合の平坦な裏面１２ｂエッジ１３ｂの位置（図１（ａ）参照）との厚さ方向の乖離の大きさｔを意味する。
【００２７】
その後、第１エピタキシャル膜２０を形成する工程の前に、このロールオフ加工された半導体ウェーハ１０の表面側の面粗さを改善することを目的に、仕上げ研磨を実施する。仕上げ研磨は、粗研磨のようなシリコンウェーハの平坦度を調整する研磨とは異なり、ウェーハ表面の微小なうねりやヘイズレベルの改善を目的として実施するものである。仕上げ研磨は、被研磨面に対して研磨スラリーを供給しながら、回転する軟質の研磨布に半導体ウェーハ１０の被研磨面を押し当てることにより鏡面研磨処理を行うものである。例えば、枚葉式の研磨装置を使用しても、複数枚のシリコンウェーハを同時に研磨するバッチ式の研磨装置を使用してもよい。また、半導体ウェーハ表面１２ａのみに対する片面研磨でも、表面１２ａおよび裏面１２ｂを同時に研磨する両面研磨でもよい。また、仕上げ研磨処理は、使用する研磨布や研磨スラリー組成などを変えて複数段に分けて実施するようにしてもよい。仕上げ研磨において、遊離砥粒を含むアルカリ性水溶液を仕上げ研磨液とすることができる。例えば、アルカリ性水溶液中に、コロイダルシリカ（砥粒）、ダイヤモンド砥粒、アルミナ砥粒などの遊離砥粒が混入されたものを採用することができる。これにより、シリコンウェーハの被研磨面は、主に遊離砥粒によるメカニカルな研削作用と、アルカリによるケミカル作用により研磨される。仕上げ研磨液用のアルカリ性水溶液に添加される遊離砥粒の平均粒径は、砥粒が凝集しない粒径範囲で選定すればよく、平均粒径が１０〜５０ｎｍのものを使用することが望ましい。仕上げ研磨用の研磨布としては、粗研磨用のポリウレタンなどの硬質の研磨布とは異なり、軟質の研磨布が適している。具体的には、ベロアタイプやスエードタイプのものを採用することができる。ベロアタイプの研磨布は、単層構造のいわゆる不織布であり、立体的な構造の多孔質シート状材料である。スエードタイプの研磨布は、いわば工業材料用の人工皮革で、合成繊維および特殊合成ゴムにより形成した立体構造の不織布からなる基体層と、耐摩耗性に優れたポリエステル樹脂、ポリエーテル樹脂、ポリカーボ樹脂等の高分子樹脂に多数の微細なポア（孔）を形成した表面層とから構成したものである。
【００２８】
そして、裏面１２ｂとは反対の他面である表面１２ａ上に、第１エピタキシャル膜２０を形成する（図１（ｃ））。エピタキシャル成長時には、シリコンウェーハをサセプタ内に、ウェーハ表裏面を水平にして横置きする。次に、シリコンウェーハの表面の自然酸化膜やパーティクルの除去を目的として、チャンバ内に水素ガスを供給し、１１５０℃の温度で６０秒間の水素ベークを行う。その後、キャリアガス（Ｈ２ガス）、ソースガス（４塩化けい素、モノシラン（ＳｉＨ４）、トリクロロシラン（ＳｉＨＣｌ３）、ジクロルシラン（ＳｉＨ２Ｃｌ２）など）、ドーパントガス（ジボラン（Ｂ２Ｈ６）、フォスフィン（ＰＨ３）など）をチャンバ内に供給し、１０００℃〜１１５０℃で加熱したシリコンウェーハの表面に２〜１００μｍのエピタキシャル膜を成長させる。
【００２９】
このとき、第１エピタキシャル膜２０を形成するために用いられる反応ガスが、半導体ウェーハ１０の裏面１２ｂに回り込むことによって、ロールオフ領域とした半導体ウェーハ裏面１２ｂの外周部１４に、第２エピタキシャル膜３０が付着する。ここで従来は、図８（ｂ）に示すように、裏面外周部４４にエピタキシャル膜６０が形成されると、エピタキシャルウェーハ２００の裏面平坦度が悪化していた。しかし、本発明の製造方法では、第１エピタキシャル膜２０の形成前に予め半導体ウェーハ裏面１２ｂの外周部１４のみを意図的にロールオフ加工して、その後第１エピタキシャル膜２０を形成した。このため、第２エピタキシャル膜３０がロールオフ領域である外周部１４に付着することで、第１エピタキシャル膜２０形成後にウェーハの裏面１２ｂを研磨することなく、エピタキシャルウェーハ１００の裏面に高い平坦度をもたらすことができる。このように、エピタキシャルウェーハ１００の表面および裏面を研磨せずとも外周部まで均一な厚み分布を有する、すなわち、高い平坦度を有するエピタキシャルウェーハ１００を得ることができる。
【００３０】
外周部１４のロールオフ量ｔは、半導体ウェーハ１０の表面１２ａに第１エピタキシャル膜２０を形成する際に、裏面１２ｂの外周部１４に付着する第２エピタキシャル膜の膜厚に基づいて設定することが好ましい。これにより、第２エピタキシャル膜３０の表面３１が、より半導体ウェーハの裏面１２ｂと面一になり、エピタキシャルウェーハ２００の裏面の平坦度をより高くすることができる。
【００３１】
具体例を以下に説明する。図８（ｂ）に示すように、裏面外周部をロールオフせずにエピタキシャル膜を形成した場合に、裏面外周部４４に付着するエピタキシャル膜６０の最大膜厚をｓとする。反応ガスは半導体ウェーハの表面から回り込むため、裏面外周部４４に付着するエピタキシャル膜の最大膜厚ｓは、裏面外周部４４のうちウェーハのエッジ位置にて観測される。そこで、ロールオフ量ｔをこの最大膜厚ｓと等しく設定する。すなわち、エピタキシャルウェーハの製造時の第１エピタキシャル膜２０のエピタキシャル条件で、上記最大膜厚ｓを事前に実験的に求め、これと等しいロールオフ量となるように、裏面１２ｂの外周部１４をロールオフ加工する。なお、符号４３ａ，４３ｂは、半導体ウェーハ４０の両面４２ａ，４２ｂのエッジを示し、Ｑは、エピタキシャル膜６０が付着する外周部の最内端位置を示す。
【００３２】
この具体例をより詳細に説明すると、半導体ウェーハ１０の表面１２ａに形成する第１エピタキシャル膜２０の膜厚と、その際裏面１２ｂの外周部１４に付着する第２エピタキシャル膜３０の最大膜厚ｓとは、正の相関関係を有する。そのため、この関係を事前に求め、テーブル化しておけば、エピタキシャルウェーハ１００の製造時に、形成する第１エピタキシャル膜２０の膜厚に対応して、適切なロールオフ量を選択することができる。
【００３３】
また、エピタキシャル膜６０が付着する外周部の最内端位置Ｑは、エピタキシャル成長条件にもよるが、概ね裏面側のエッジ１３ｂから５ｍｍ以内の領域となる。このため、ロールオフ領域とする外周部１４は、裏面側のエッジ１３ｂから５ｍｍ以内の領域とすることができる。すなわち、図１（ａ）における裏面１２ｂの内方所定位置Ｐが、裏面側のエッジ１３ｂから５ｍｍ以内となる。一般的なエピタキシャル条件であれば、第２エピタキシャル膜３０が付着する領域は、裏面側のエッジ１３ｂから５ｍｍ以内の領域内であり、第２エピタキシャル膜３０が付着しない領域までロールオフ加工すると、裏面１２ｂの平坦度が悪化し、デバイスに悪影響を及ぼすおそれがあるからである。なお、必ずしも必要なことではないが、より厳密な平坦度が要求される場合には、ロールオフ量と同様に、所定装置でのエピタキシャル条件でＱがどの位置となるか事前に把握し、その位置をＰとするようにロールオフしても良いことは勿論である。
【００３４】
なお、ロールオフ領域は、半導体ウェーハの裏面１２ｂ上に、面取り部１１と隣接して形成される。ここで、面取り部１１は、ウェーハの直径方向および厚さ方向に数百μｍのオーダーを有する。これに対し、ロールオフ領域は、直径方向の幅が上記の通り５ｍｍ以内という数ｍｍのオーダーに対して、厚さ方向（ロールオフ量）が、約５０〜５００ｎｍのオーダーである。したがって、ウェーハの直径方向に対する傾きは、面取り部１１の方がロールオフ領域である外周部１４よりも実際には遥かに大きい。このため、図１以下全ての断面図においては、外周部１４のウェーハ直径方向に対する傾きを視認可能に図示するため、ウェーハの厚み方向を大幅に拡大して示しており、このため面取り部１１は半導体ウェーハの厚さ方向に略垂直に描いている。面取り部１１はデバイス作製には用いられない領域のため、図１以下全ての図面において、面取り部１１に付着したエピタキシャル膜は省略している。
【００３５】
（ロールオフ加工方法）
ロールオフ加工は、外周部の研磨加工とすることが好ましい。これにより、半導体ウェーハ１０の裏面１２ｂに加工ダメージなどを発生させることなく、上記のようなｎｍオーダーのロールオフ量でロールオフ領域を形成することができる。ロールオフ加工に用いる研磨布は、上記面取り部の鏡面研磨に用いた研磨布と同じとすることができる。
【００３６】
例えば、半導体ウェーハ１０を該ウェーハの中心を回転中心として回転するステージに載置し、半導体ウェーハ１０を回転させながら裏面１２ｂの外周部１４に研磨部材を押し当てることにより、外周部のみの研磨を行う。半導体ウェーハ１０を回転させることによって、ウェーハの外周全体を均一な幅で均等に研磨することができる。さらに、ロールオフ量ｔは、研磨部材を半導体ウェーハに押し当てる際の加圧力、および、研磨時間により制御することができる。また、ロールオフ領域の幅は、これらに加えて半導体ウェーハ１０に対する研磨部材の当接角度によっても制御することができる。
【００３７】
本発明では、すでに説明した工程順のとおり、半導体ウェーハ１０の両面１２ａ，１２ｂの少なくとも一方、好ましくは両面に対して行う粗研磨工程の後に、ロールオフ加工である外周部１４の研磨加工を行うことが好ましい。ロールオフ量が約５０〜５００ｎｍ程度であるのに対し、粗研磨の削り量は５〜３０μｍ程度と非常に多いため、上記順序とすることにより、ロールオフ領域が粗研磨により除去されることがないからである。
【００３８】
また、すでに説明した工程順のとおり、第１エピタキシャル膜２０を形成する工程（図１（ｃ））の前に、半導体ウェーハ１０の少なくとも表面１２ａ、あるいは表面１２ａおよび裏面１２ｂに対して行う最終の仕上げ研磨工程の前に、ロールオフ加工である外周部１４の研磨加工を行うことが好ましい。上記順序とすれば、ロールオフ加工する際に、研磨スラリーが最終仕上げ研磨されたウェーハ表面(エピタキシャル成長処理される側の面)に飛散して品質低下を招くおそれがないからである。ただし、スラリー飛散防止板を取り付けるなどの工夫を施して、半導体ウェーハ表面を最終仕上げ研磨した後、裏面外周部をロールオフ加工するようにしてもよい。
【００３９】
以下、裏面外周部１４の研磨加工方法の具体例を２つ示す。
【００４０】
図２は、本発明に従うエピタキシャルウェーハの製造方法におけるウェーハ裏面外周部の研磨方法の一例を説明する摸式断面図である。図２に示す装置は、半導体ウェーハ１０の外周部１４の研磨のために、半導体ウェーハ１０を載置して中心軸周りに回転させる回転ステージ２と、外周部１４に対応するサイズをもつリング状の研磨布１とを備える。リング状研磨布１は、ウェーハ１０のエッジから２ｍｍ〜５ｍｍ程度の部分のみを研磨する。リング状研磨布５は、ウェーハ１と反対方向に回転する。リング状研磨布５を用いることによって、ウェーハ外周部にリング状研磨布５を均等に押し付けることができ、ウェーハ１の一部に応力が集中することを避けることができる。
【００４１】
図３は、本発明に従うエピタキシャルウェーハの製造方法におけるウェーハ裏面外周部の研磨方法の別の一例を説明するための図である。これまで説明した方法では、面取り部１１の鏡面研磨は、半導体ウェーハの粗研磨工程の前または後に、本発明のロールオフ加工とは別途行っていた。図３に示す装置を用いる方法では、半導体ウェーハの粗研磨工程と仕上げ研磨工程との間に、面取り部１１の鏡面研磨とロールオフ加工である外周部１４の研磨加工を並行して行う。
【００４２】
図３（ａ）および図３（ｂ）は、この方法を模式的に現した図である。研磨パッド３が、裏面１２ｂの外周部１４を研磨加工（ロールオフ加工）するための研磨パッドであり、研磨パッド４，５，６が、面取り部１１の鏡面研磨のための研磨パッドである。研磨パッド４は、半導体ウェーハ１０の上面研磨用、研磨パッド６は、半導体ウェーハ１０の下面研磨用、研磨パッド５は、半導体ウェーハ１０の最端部（Ａｐｅｘ）研磨用である。図３（ａ）では、それぞれの研磨パッドの半導体ウェーハに対する当接角度を把握しやすいように図示したが、これら４つの研磨パッドが外周部１４の異なる円周位置、例えば図３（ｂ）に示すように、半導体ウェーハの外周を４分割したそれぞれの領域において、４つの研磨パッド３，４，５，６が半導体ウェーハ１０の裏面外周部１４と当接するように配置する。これにより、回転ステージで半導体ウェーハ１０を回転させることによって、面取り部１１の加工と面取り部１１の鏡面研磨と裏面外周部１４の研磨加工を並行して行うことができる。また、このような装置は、既存のウェーハ面取り部１１の鏡面研磨装置の小規模な改造で済む点でも好ましい。
【００４３】
（エピタキシャルウェーハ）
これまで説明した製造方法により得られるエピタキシャルウェーハ１００を、図４を用いて説明する。エピタキシャルウェーハ１００は、端部に面取り部１１が形成され、両面１２ａ，１２ｂに該面取り部１１との境界であるエッジ１３ａ，１３ｂを有する半導体ウェーハ１０と、この半導体ウェーハ１０の片面である表面１２ａ上に形成された厚さ３μｍ以上の第１エピタキシャル膜２０と、表面１２ａとは反対の他面である裏面１２ｂのうち、外周部１４のみに形成された第２エピタキシャル膜３０と、を具える。このエピタキシャルウェーハ１００は、裏面１２ｂに第２エピタキシャル膜３０が付着しているにも関わらず、外周部１４がロールオフ領域となっているため、裏面１２ｂ上の第２エピタキシャル膜表面３１を少なくとも含む面の平坦度であるＥＳＦＱＲｍｅａｎが、１００ｎｍ以下であることを特徴とする。
【００４４】
ここで、表面１２ａに形成する第１エピタキシャル膜２０の膜厚が非常に薄い場合には、裏面外周部１４に付着する第２エピタキシャル膜もわずかであるため、本発明の製造方法を適用しなくても比較的平坦な裏面を得ることができる。しかし、エピタキシャルウェーハ１００は、第１エピタキシャル膜２０が厚さ３μｍ以上形成されているにも関わらず、ＥＳＦＱＲｍｅａｎが１００ｎｍ以下である点が特徴的構成である。
【００４５】
ここで、ＥＳＦＱＲ（Edge flatness metric, Sector based, Front surface referenced, least sQuares fit reference plane, Range of the data within sector）とは、ウェーハ全周の外周部域に形成した扇型の領域（セクター）内のＳＦＱＲを測定したものであり、ＥＳＦＱＲｍａｘとは、ウェーハ上の全セクターのＥＳＦＱＲの中の最大値を示し、ＥＳＦＱＲｍｅａｎは、全セクターのＥＳＦＱＲの平均値を示すものである。本発明で規定する、ＥＳＦＱＲは、平坦度測定器（KLA-Tencor社製：Wafer Sight）を用い、測定除外範囲（Edge Exclusion）を１ｍｍとして（図４（ａ）参照）、ウェーハ全周を５°間隔で７２分割し、セクターを構成する径方向の一辺のセクター長さを３０ｍｍとしたセクター（サイトサイズ）内を測定した値である。図４（ｂ）は、ＥＳＦＱＲの算出の基礎となる領域の形状を示す平面図である。外周部の扇型の領域がＥＳＦＱＲの測定領域となる。ＥＳＦＱＲｍｅａｎは、半導体ウェーハの面取り部１１を除く外周部の平坦度を表す指標である。
【００４６】
なお、ＳＦＱＲ（Site Front Least Squares Range）とは、設定されたサイト内でデータを最小二乗法にて算出したサイト内平面を基準平面とし、この平面からの＋側（すなわち、ウェーハの主表面を上に向け水平に置いた場合の上側）、−側（同下側）の各々の最大変位量の絶対値の和で表したサイト毎に評価された値のことである。
【００４７】
以上、本発明を説明したが、これらは代表的な実施形態の例を示したものであって、本発明はこれらの実施形態に限定されるものではなく、発明の要旨の範囲内で種々の変更が可能である。
【実施例】
【００４８】
（実験例１：比較例）
本実験例では、エピタキシャル成長処理によってウェーハ裏面の平坦度が悪化程度を調べるため、以下の実験を行った。まず、表裏面および面取り部が鏡面研磨された、直径３００ｍｍのシリコンウェーハ（結晶方位（１００）、ｐ型）を用意した。具体的には、両面研磨装置を用いてシリコンウェーハ表裏面を鏡面研磨（粗研磨）した後、片面研磨装置を用いてシリコンウェーハ表面側を０．５μｍ除去する仕上げ研磨を行ったものである。
【００４９】
このシリコンウェーハを枚葉式エピタキシャル装置内のサセプタ上に載置し、チャンバ内に水素ガスを供給して、１１５０℃の温度で６０秒間の水素ベークを行った後、キャリアガスである水素ガスと共に成長ソースガス（トリクロロシラン）およびドーパントガス（ジボラン）を炉内に供給して、１１５０℃の温度でエピタキシャル成長を行い、シリコンウェーハ表面に厚さ５μｍの第１エピタキシャル膜を形成し、エピタキシャルシリコンウェーハとした。
【００５０】
次に、平坦度測定器（KLA-Tencor社製：WaferSight）を用いて、作製したエピタキシャルシリコンウェーハ裏面の平坦度を測定した結果を図５（ａ）に示す。ウェーハ裏面中心から半径方向に１３９ｍｍ〜１４３ｍｍ間の位置における基板高さを基準面とした。図５（ａ）に示すとおり、エピタキシャルウェーハ裏面の外周部(１４５ｍｍ以降の部分)において、平坦度が悪化していることが分かる。
【００５１】
（実験例２）
次に、本実験例では、半導体ウェーハの表面に形成する第１エピタキシャル膜の膜厚と、その際に裏面外周部に付着する第２エピタキシャル膜の膜厚との関係を調べた。実験例１ではシリコンウェーハ表面に厚さ５μｍのエピタキシャル膜を形成したが、本実験例では、エピタキシャル膜の製膜時間を制御することで、形成する第１エピタキシャル膜の膜厚を種々変更したエピタキシャルウェーハを作製した。その際、製膜時間以外のエピタキシャル条件は実験例１と同様とした。
【００５２】
それぞれのエピタキシャルウェーハの裏面外周部に付着した第２エピタキシャル膜の膜厚を、裏面のエッジ位置からそれぞれ１ｍｍおよび２ｍｍだけウェーハ内方の位置において、測定した。このようにして得られた、半導体ウェーハの表面に形成する第１エピタキシャル膜の膜厚と、裏面外周部に付着する第２エピタキシャル膜の膜厚との関係を図６に示す。図６のとおり、裏面外周部に付着する第２エピタキシャル膜の膜厚は、半導体ウェーハの表面に形成する第１エピタキシャル膜の膜厚と正の相関関係を有することがわかる。
【００５３】
なお、裏面外周部に付着する第２エピタキシャル膜の厚みは数十〜数百ｎｍ程度なので、これをＦＴ−ＩＲ（Fourier Transform Infrared）方式の膜厚測定器を用いて測定することが困難である。そこで、本実験例では、以下の手順により測定を行った。まず、ＦＴ−ＩＲ方式の膜厚測定器（ナノメトリクス社製：ＱＳ−３３００ＥＧ）を用いて、シリコンウェーハの表面側に成長させた第１エピタキシャル膜の膜厚分布を測定し、これをイニシャルの値とする。その後、エピタキシャルウェーハを反転して、シリコンウェーハの裏面側にも第１エピタキシャル膜の成長条件と同じ条件でエピタキシャル膜の形成を行う。これにより、シリコンウェーハの表面側に成長させた第１エピタキシャル膜の外周部上にも、第２エピタキシャル膜が形成される。このシリコンウェーハの表面側に成長させた第１エピタキシャル膜および第２エピタキシャル膜を含めたエピタキシャル膜厚みを測定し、イニシャル値との差分をとることで、第２エピタキシャル膜３０の厚みを算出することができる。
【００５４】
（実験例３：実施例）
本実験例では、本発明のロールオフ加工による平坦度の改善効果を確認するため、以下の実験を行った。まず、実験例２の測定結果から、実験例１と同条件でエピタキシャル成長を行った場合に、裏面のエッジ位置に成長する第２エピタキシャル膜の膜厚（図８（ｂ）に示す最大膜厚ｓ）を求め、ロールオフ量（図１（ｂ）に示したロールオフ量ｔ）が上記ｓと等しくなる研磨条件にて、裏面外周部をのみをロールオフ加工する研磨処理を実施した。
【００５５】
具体的には、図３（ａ），（ｂ）に示すような面取り部鏡面研磨装置でシリコンウェーハの裏面を吸着保持し、ウェーハを所定の速度で回転させると共に、コロイダルシリカを含むアルカリ水溶液からなる研磨剤を供給し、研磨布が展張された研磨ヘッドの角度を調整しながら、シリコンウェーハ裏面の外周部領域に押し付けるようにして、鏡面研磨処理を施した。このときの研磨条件は、シリコンウェーハの裏面のエッジ位置から５ｍｍまでの領域に、ウェーハ水平面に対して傾斜角度１５°に設定した研磨布を当接させて鏡面研磨する処理を２分間実施した。
【００５６】
次に、ロールオフ加工したシリコンウェーハの表面を仕上げ鏡面研磨し、洗浄処理（ＲＣＡ洗浄）した後、実験例１と同条件のエピタキシャル成長処理を行い、シリコンウェーハ表面に厚さ５μｍのエピタキシャル膜を形成した。実験例１と同様にして行った平坦度測定の結果を図５（ｂ）に示す。このように、実験例３（実施例）により製造されたエピタキシャルシリコンウェーハは、実験例１（比較例）により製造されたエピタキシャルシリコンウェーハよりも裏面が高平坦化されていることがわかる。しかも、この製法はエピタキシャル膜表面および裏面に研磨加工処理を行わないものであるから、裏面に研磨加工起因であるＰＩＤ欠陥が発生することもなく、表面に傷や吸着痕が残ることもない、高品位なエピタキシャルシリコンウェーハの提供が可能である。
【００５７】
（実験例４）
本実験例では、第１エピタキシャル膜の厚みの違いによって、本発明のロールオフ加工処理の有無で、ウェーハ裏面外周部の平坦度にどの程度の差が生じるのかを検証するため、以下の実験を行った。
【００５８】
まず比較例として、実験例１（比較例）で使用したシリコンウェーハと同じ仕様のシリコンウェーハに対し、エピタキシャル膜の製膜時間を制御することで、形成する第１エピタキシャル膜の膜厚を種々変更したエピタキシャルウェーハを作製した。その際、製膜時間以外のエピタキシャル条件は実験例１と同様とした。具体的には、第１エピタキシャル膜の膜厚を２μｍ，３μｍ，４μｍ，５μｍの４水準として、それぞれ２５枚ずつのエピタキシャルシリコンウェーハを作製した。
【００５９】
次に実施例として、第１エピタキシャル膜の膜厚を２μｍ，３μｍ，４μｍ，５μｍとする場合のロールオフ量を実験例２で得た相関関係に基づいて求め、実験例３と同様の手順で、各膜厚２５枚ずつのシリコンウェーハに対して裏面のロールオフ加工を行った。その後、上記比較例と同様に第１エピタキシャル膜を形成し、エピタキシャルシリコンウェーハを作製した。
【００６０】
比較例および実施例で得られた各１００枚ずつのエピタキシャルウェーハについて、既述の方法で裏面外周部のＥＳＦＱＲを測定した。その結果を図７に示す。図７から明らかなように、実施例により得られたエピタキシャルシリコンウェーハは、第１エピタキシャル膜の膜厚に関係なく、いずれもＥＳＦＱＲｍｅａｎ値で１００ｎｍ以下を達成できることがわかる。一方、比較例で得られたエピタキシャルシリコンウェーハは、第１エピタキシャル膜の膜厚に大きく影響を受け、厚さ２μｍのエピタキシャル成長処理では、ＥＳＦＱＲｍｅａｎ値で１００ｎｍ以下を達成できる場合があるものの、厚さ３μｍ以上のエピタキシャル成長処理では、ＥＳＦＱＲｍｅａｎ値で１００ｎｍ以下を達成できないことがわかる。
【産業上の利用可能性】
【００６１】
本発明によれば、エピタキシャル膜形成前に予め半導体ウェーハ裏面の外周部を意図的にロールオフ加工して、その後エピタキシャル膜を形成したため、エピタキシャル膜形成後にウェーハの表裏面を研磨することなく、高い裏面の平坦度を有するエピタキシャルウェーハおよびその製造方法を提供することができた。
【符号の説明】
【００６２】
１ リング状研磨布
２ 回転ステージ
３ 研磨パッド（外周部の研磨加工用）
４，５，６ 研磨パッド（面取り部の鏡面研磨用）
１０ 半導体ウェーハ
１１ 面取り部
１２ａ 半導体ウェーハの表面
１２ｂ 半導体ウェーハの裏面
１３ａ 表面側のエッジ
１３ｂ 裏面側のエッジ（ロールオフ前）
１３ｃ 裏面側のエッジ（ロールオフ後）
１４ 外周部
２０ 第１エピタキシャル膜
２０ａ 第１エピタキシャル膜の表面
３０ 第２エピタキシャル膜
３１ 第２エピタキシャル膜の表面
１００ エピタキシャルウェーハ
【技術分野】
【０００１】
本発明は、エピタキシャルウェーハの製造方法およびエピタキシャルウェーハに関し、特に、エピタキシャル膜形成後にエピタキシャルウェーハの表裏面などを研磨することなく、高い裏面の平坦度を得ることが可能なエピタキシャルウェーハの製造方法およびこれにより得られるエピタキシャルウェーハに関する。
【背景技術】
【０００２】
エピタキシャルウェーハは、例えばシリコン基板上に、厚さ数μｍの単結晶シリコン層（エピタキシャル膜）を、主として気相成長させることによって形成させた高品質ウェーハである。エピタキシャルシリコンウェーハは、デバイスメーカーの要請等に応じて、高濃度のボロン（Ｂ）やリン（Ｐ）といったドーパントを添加したウェーハを製造できる点で有効である。
【０００３】
従来の一般的なエピタキシャルウェーハの製造方法を、図８を用いて説明する。図８（ａ）は、端部に面取り部４１が形成された半導体ウェーハ４０の端部付近を示す。この半導体ウェーハ４０の表面４２ａ上に、エピタキシャル膜５０を形成させ（図８（ｂ））、エピタキシャルウェーハ２００とする。近年のエピタキシャル成長技術により、半導体ウェーハ４０の表面４２ａに関しては、その全面に厚みが均一なエピタキシャル膜５０を形成することが可能になってきた。
【０００４】
ところが、半導体ウェーハ４０の裏面４２ｂに関しては、エピタキシャル成長を行う際、エピタキシャル膜を形成するために用いられる反応ガスが、裏面４２ｂに回り込むことによって、半導体ウェーハ裏面４２ｂの外周部４４にもエピタキシャル膜６０が付着してしまう。このため、エピタキシャル膜５０自体の厚みは均一であっても、半導体ウェーハ４０までも含めたエピタキシャルウェーハ２００のウェーハ径方向の厚み分布は、外周部４４に付着したエピタキシャル膜６０の厚みが加算された厚み分布となり、その結果、エピタキシャルウェーハ全体の平坦度が悪化するという問題があった。特に、形成するエピタキシャル膜５０の厚みが増加するほど、裏面４２ｂの外周部４４に付着するエピタキシャル膜６０の厚みも増大するため、より平坦度が悪化する。なお、本明細書においては、上記の通り、半導体ウェーハのうち、主のエピタキシャル膜を成長させる面を半導体ウェーハの「表面」、その反対側の面を半導体ウェーハの「裏面」という。
【０００５】
近年の半導体デバイスの高集積化に伴うデザイン・ルールの縮小に伴い、かかるエピタキシャルシリコンウェーハに要求される平坦度もますます厳しくなっている。また、１枚のウェーハから極力多くのデバイスを得ることが望まれ、ウェーハの大口径化と共に、ウェーハの全面、特にエッジ部（ウェーハ端部）まで平坦な形状が要求されるようになってきている。ウェーハ面のフラットネス（平坦度）の測定除外範囲（Edge Exclusion）は、従来、ウェーハエッジから３ｍｍであったものが、現状では、２ｍｍへと進んでおり、さらには１ｍｍまでの縮小化も要求されつつある。
【０００６】
このような状況下、エピタキシャルウェーハの平坦度を向上させるべく、特許文献１には、エピタキシャル膜の形成後のエピタキシャルウェーハの表面または両面を鏡面研磨する製造方法が記載されている。また、特許文献２，３にも、エピタキシャル膜の形成後に、エピタキシャル膜表面を鏡面研磨する技術が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平４−１２２０２３号公報
【特許文献２】特開２００５−２０９８６２号公報
【特許文献３】特開２００６−１９０７０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
確かに、特許文献１〜３に記載された発明は、エピタキシャルウェーハの表面または表裏面を機械的に研磨加工するものであるため、エピタキシャルウェーハの平坦度を向上させることができる。特に、特許文献１に記載されているように、エピタキシャル膜の形成後のエピタキシャルウェーハの両面を鏡面研磨すれば、図８（ｂ）に示したエピタキシャル膜６０を除去することができ、表面および裏面において高い平坦度を有するエピタキシャルウェーハを得ることができる。
【０００９】
しかしながら、エピタキシャル膜表面は非常に活性であるため、エピタキシャル膜表面を研磨処理すると、エピタキシャル膜表面に加工起因の欠陥であるＰＩＤ（Polishing Induced Defect）やスクラッチ等が発生するおそれがある。また、エピタキシャルウェーハを研磨する処理工程により、生産コストの上昇を招く。また、エピタキシャルウェーハの裏面を鏡面研磨するには、真空吸着部材などを用いてエピタキシャル膜表面を吸着保持してエピタキシャルウェーハ裏面側を研磨処理する必要がある。このため、エピタキシャル膜表面に傷や接触痕を発生させてしまい、エピタキシャル膜の品質低下を招くおそれがある。そのため、エピタキシャル膜形成後にエピタキシャルウェーハの両面、特に裏面を研磨せずとも、裏面において外周部まで含めて高い平坦度を実現する方法が望まれていた。
【００１０】
そこで本発明は、上記課題に鑑み、エピタキシャル膜形成後にエピタキシャルエピタキシャルウェーハの表裏面を研磨することなく、高い裏面の平坦度を得ることが可能なエピタキシャルウェーハの製造方法およびこれにより得られるエピタキシャルウェーハを提供することを目的とするものである。
【課題を解決するための手段】
【００１１】
本発明者らが鋭意検討した結果、エピタキシャル膜形成後に、半導体ウェーハ裏面の外周部に付着したエピタキシャル膜を除去するのではなく、発想を正反対に転換して、エピタキシャル膜形成前に予め半導体ウェーハ裏面の外周部を意図的にロールオフさせておき、その後エピタキシャル膜を形成すれば、所期の目的を達成することができることに思い至り、本発明を完成するに至った。
【００１２】
本発明は、上記の知見および検討に基づくものであり、その要旨構成は以下の通りである。
（１）端部に面取り部が形成され、両面に該面取り部との境界であるエッジを有する半導体ウェーハの、片面側のエッジ位置の内方所定位置からウェーハ外方に向かう該片面の外周部をロールオフ加工して、該外周部をロールオフ領域とする工程と、
前記片面とは反対の他面上に第１エピタキシャル膜を形成する工程と、
を有することを特徴とするエピタキシャルウェーハの製造方法。
【００１３】
（２）前記他面に第１エピタキシャル膜を形成する際に前記片面の外周部に付着する第２エピタキシャル膜の膜厚に基づいて、前記外周部のロールオフ量を設定する上記（１）に記載のエピタキシャルウェーハの製造方法。
【００１４】
（３）前記ロールオフ加工が、研磨加工である上記（１）または（２）に記載のエピタキシャルウェーハの製造方法。
【００１５】
（４）前記半導体ウェーハの前記片面および他面の少なくとも一方に対して粗研磨を行う工程を有し、
該粗研磨工程後に前記外周部の研磨加工を行う上記（３）に記載のエピタキシャルウェーハの製造方法。
【００１６】
（５）前記第１エピタキシャル膜を形成する工程の前に、前記半導体ウェーハの少なくとも前記他面に対して仕上げ研磨を行う工程を有し、
該仕上げ研磨工程前に前記外周部の研磨加工を行う上記（３）または（４）に記載のエピタキシャルウェーハの製造方法。
【００１７】
（６）前記外周部の研磨加工は、前記片面の外周部に対応するサイズをもつリング状の研磨布を用いて行う上記（３）乃至（５）のいずれか１項に記載のエピタキシャルウェーハの製造方法。
【００１８】
（７）前記半導体ウェーハの前記片面および他面の少なくとも一方に対して粗研磨を行う工程と、
前記第１エピタキシャル膜を形成する工程の前に、前記半導体ウェーハの前記片面および他面の少なくとも一方に対して仕上げ研磨を行う工程と、
を有し、
前記粗研磨工程と前記仕上げ研磨工程との間に、前記面取り部の鏡面研磨と前記外周部の研磨加工を並行して行う上記（３）に記載のエピタキシャルウェーハの製造方法。
【００１９】
（８）端部に面取り部が形成され、両面に該面取り部との境界であるエッジを有する半導体ウェーハと、
該半導体ウェーハの片面上に形成された厚さ３μｍ以上の第１エピタキシャル膜と、
前記片面とは反対の他面のうち、外周部に形成された第２エピタキシャル膜と、を具え、
前記他面上の第２エピタキシャル膜表面を少なくとも含む面の平坦度であるＥＳＦＱＲｍｅａｎが、１００ｎｍ以下であることを特徴とするエピタキシャルウェーハ。
【発明の効果】
【００２０】
本発明によれば、エピタキシャル膜形成前に予め半導体ウェーハ裏面の外周部を意図的にロールオフ加工して、その後エピタキシャル膜を形成したため、エピタキシャル膜形成後にウェーハの表裏面を研磨することなく、高い裏面の平坦度を有するエピタキシャルウェーハおよびその製造方法を提供することができた。
【図面の簡単な説明】
【００２１】
【図１】本発明に従う代表的なエピタキシャルウェーハの製造方法を説明する摸式断面図である。
【図２】本発明に従うエピタキシャルウェーハの製造方法におけるウェーハ裏面外周部の研磨方法の一例で、リング状の研磨布を用いて研磨を行う場合を説明する摸式断面図である。
【図３】本発明に従うエピタキシャルウェーハの製造方法におけるウェーハ裏面外周部の研磨方法の別の一例で、面取り部の鏡面研磨と裏面外周部の研磨加工を並行して行う場合を説明する図であり、（ａ）はウェーハ外周部付近の模式断面図、（ｂ）はウェーハと研磨パッドの模式上面図である。
【図４】（ａ）は、本発明に従う代表的なエピタキシャルウェーハを示す模式断面図である。（ｂ）は、ＥＳＦＱＲを説明するための図である。
【図５】エピタキシャルウェーハの裏面外周部付近の高さプロファイルを示すグラフであり、（ａ）は実験例１（比較例）により得られたエピタキシャルウェーハ、（ｂ）は実験例３（実施例）により得られたエピタキシャルウェーハによるものである。
【図６】実験例２により、半導体ウェーハの表面に形成する第１エピタキシャル膜の膜厚と、裏面外周部に付着する第２エピタキシャル膜の膜厚との関係を示すグラフである。
【図７】実験例４により、半導体ウェーハの表面に形成する第１エピタキシャル膜の膜厚を２μｍ，３μｍ，４μｍ，５μｍ（実験例１）としたとき（比較例）の裏面外周部のＥＳＦＱＲと、本発明のロールオフ加工を行った後、同様に２μｍ，３μｍ，４μｍ，５μｍの第１エピタキシャル膜を形成したとき（実施例）の裏面外周部のＥＳＦＱＲを示すグラフである。
【図８】従来のエピタキシャルウェーハの製造方法を説明する摸式断面図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照しつつ本発明をより詳細に説明する。なお、同一の構成要素には原則として同一の参照番号を付して、説明を省略する。
【００２３】
（エピタキシャルウェーハの製造方法）
図１は、本発明に従う代表的なエピタキシャルウェーハの製造方法を説明する摸式断面図であり、ウェーハ端部付近のみを図示するものである。まず、半導体ウェーハ１０を用意する（図１（ａ））。半導体ウェーハ１０としては、例えば、シリコン単結晶インゴットを、ワイヤーソー等を用いてスライスし、ラッピングや研削などの平坦化加工処理を経たシリコンウェーハが挙げられる。この半導体ウェーハ１０は、端部に面取り部１１が形成され、両面１２ａ，１２ｂにこの面取り部１１との境界であるエッジ１３ａ，１３ｂを有している。端部の面取りを行った後、半導体ウェーハ１０に対して粗研磨を行うことができる。
【００２４】
粗研磨は、半導体ウェーハの両面１２ａ，１２ｂの少なくとも一方、好ましくは両面に対して行うことができる。粗研磨は、ラッピングや研削処理により導入された加工歪層の除去や、表面形状（平坦度）を調整することを目的に実施する鏡面研磨処理である。例えば、半導体ウェーハを収容するキャリアと、該キャリアを挟みポリウレタンなどの硬質の研磨布を貼設された上定盤および下定盤を備えた両面研磨装置を用いて、被研磨面に平均粒径３０〜１００ｎｍの遊離砥粒（コロイダルシリカ、ダイヤモンド砥粒、アルミナ砥粒など）を含む研磨スラリーを供給しながらウェーハの両面を平坦に鏡面研磨する。粗研磨工程は、研磨布の種類や粗研磨液に含まれる遊離砥粒のサイズを変更し、シリコンウェーハの被研磨面の研磨量を、例えば２段階または３段階に分けて研磨してもよい。
【００２５】
その後、面取り部１１の鏡面研磨を行うことができる。なお、面取り部１１の鏡面研磨は、粗研磨工程の前でもよい。エッチング工程を経たウェーハは、ウェーハを回転させるとともに研磨液を供給しながら、ウェーハ端部を研磨布に押し付けて鏡面に研磨する。研磨布の種類は限定されない。例えば、単層式の研磨布でもよいし、研磨布層の裏面にスポンジ層が形成された２層式の研磨布でもよい。単層式における研磨布および２層式における研磨布層としては、例えば、ウレタンフォームなどの合成樹脂発泡体からなる研磨布、ポリエステル繊維製の不織布にウレタン樹脂を含浸させた硬質なベロアタイプの研磨布、不織布の基布の上にウレタン樹脂を発泡させたスエードパッドなどを採用することができる。研磨布に供給される砥液（研磨剤）としては、例えばアルカリ溶液中に焼成シリカまたはコロイダルシリカなどの遊離砥粒を分散させたものを採用することができる。
【００２６】
次に、半導体ウェーハ１０の片面である裏面１２ｂの外周部１４をロールオフ加工して、この外周部１４をロールオフ領域とする（図１（ｂ））。裏面１２ｂの外周部１４は、図１（ａ）に示すように、裏面１２ｂ側のエッジ１３ｂ位置の内方所定位置Ｐからウェーハ外方に向かう領域である。ロールオフ領域とする外周部１４の広さおよびロールオフ量については、後述する。なお、本明細書において「ロールオフ量」とは、図１（ｂ）に示すように、ロールオフ後のウェーハ裏面１２ｂのエッジ１３ｃの位置と、ロールオフがなかった場合の平坦な裏面１２ｂエッジ１３ｂの位置（図１（ａ）参照）との厚さ方向の乖離の大きさｔを意味する。
【００２７】
その後、第１エピタキシャル膜２０を形成する工程の前に、このロールオフ加工された半導体ウェーハ１０の表面側の面粗さを改善することを目的に、仕上げ研磨を実施する。仕上げ研磨は、粗研磨のようなシリコンウェーハの平坦度を調整する研磨とは異なり、ウェーハ表面の微小なうねりやヘイズレベルの改善を目的として実施するものである。仕上げ研磨は、被研磨面に対して研磨スラリーを供給しながら、回転する軟質の研磨布に半導体ウェーハ１０の被研磨面を押し当てることにより鏡面研磨処理を行うものである。例えば、枚葉式の研磨装置を使用しても、複数枚のシリコンウェーハを同時に研磨するバッチ式の研磨装置を使用してもよい。また、半導体ウェーハ表面１２ａのみに対する片面研磨でも、表面１２ａおよび裏面１２ｂを同時に研磨する両面研磨でもよい。また、仕上げ研磨処理は、使用する研磨布や研磨スラリー組成などを変えて複数段に分けて実施するようにしてもよい。仕上げ研磨において、遊離砥粒を含むアルカリ性水溶液を仕上げ研磨液とすることができる。例えば、アルカリ性水溶液中に、コロイダルシリカ（砥粒）、ダイヤモンド砥粒、アルミナ砥粒などの遊離砥粒が混入されたものを採用することができる。これにより、シリコンウェーハの被研磨面は、主に遊離砥粒によるメカニカルな研削作用と、アルカリによるケミカル作用により研磨される。仕上げ研磨液用のアルカリ性水溶液に添加される遊離砥粒の平均粒径は、砥粒が凝集しない粒径範囲で選定すればよく、平均粒径が１０〜５０ｎｍのものを使用することが望ましい。仕上げ研磨用の研磨布としては、粗研磨用のポリウレタンなどの硬質の研磨布とは異なり、軟質の研磨布が適している。具体的には、ベロアタイプやスエードタイプのものを採用することができる。ベロアタイプの研磨布は、単層構造のいわゆる不織布であり、立体的な構造の多孔質シート状材料である。スエードタイプの研磨布は、いわば工業材料用の人工皮革で、合成繊維および特殊合成ゴムにより形成した立体構造の不織布からなる基体層と、耐摩耗性に優れたポリエステル樹脂、ポリエーテル樹脂、ポリカーボ樹脂等の高分子樹脂に多数の微細なポア（孔）を形成した表面層とから構成したものである。
【００２８】
そして、裏面１２ｂとは反対の他面である表面１２ａ上に、第１エピタキシャル膜２０を形成する（図１（ｃ））。エピタキシャル成長時には、シリコンウェーハをサセプタ内に、ウェーハ表裏面を水平にして横置きする。次に、シリコンウェーハの表面の自然酸化膜やパーティクルの除去を目的として、チャンバ内に水素ガスを供給し、１１５０℃の温度で６０秒間の水素ベークを行う。その後、キャリアガス（Ｈ２ガス）、ソースガス（４塩化けい素、モノシラン（ＳｉＨ４）、トリクロロシラン（ＳｉＨＣｌ３）、ジクロルシラン（ＳｉＨ２Ｃｌ２）など）、ドーパントガス（ジボラン（Ｂ２Ｈ６）、フォスフィン（ＰＨ３）など）をチャンバ内に供給し、１０００℃〜１１５０℃で加熱したシリコンウェーハの表面に２〜１００μｍのエピタキシャル膜を成長させる。
【００２９】
このとき、第１エピタキシャル膜２０を形成するために用いられる反応ガスが、半導体ウェーハ１０の裏面１２ｂに回り込むことによって、ロールオフ領域とした半導体ウェーハ裏面１２ｂの外周部１４に、第２エピタキシャル膜３０が付着する。ここで従来は、図８（ｂ）に示すように、裏面外周部４４にエピタキシャル膜６０が形成されると、エピタキシャルウェーハ２００の裏面平坦度が悪化していた。しかし、本発明の製造方法では、第１エピタキシャル膜２０の形成前に予め半導体ウェーハ裏面１２ｂの外周部１４のみを意図的にロールオフ加工して、その後第１エピタキシャル膜２０を形成した。このため、第２エピタキシャル膜３０がロールオフ領域である外周部１４に付着することで、第１エピタキシャル膜２０形成後にウェーハの裏面１２ｂを研磨することなく、エピタキシャルウェーハ１００の裏面に高い平坦度をもたらすことができる。このように、エピタキシャルウェーハ１００の表面および裏面を研磨せずとも外周部まで均一な厚み分布を有する、すなわち、高い平坦度を有するエピタキシャルウェーハ１００を得ることができる。
【００３０】
外周部１４のロールオフ量ｔは、半導体ウェーハ１０の表面１２ａに第１エピタキシャル膜２０を形成する際に、裏面１２ｂの外周部１４に付着する第２エピタキシャル膜の膜厚に基づいて設定することが好ましい。これにより、第２エピタキシャル膜３０の表面３１が、より半導体ウェーハの裏面１２ｂと面一になり、エピタキシャルウェーハ２００の裏面の平坦度をより高くすることができる。
【００３１】
具体例を以下に説明する。図８（ｂ）に示すように、裏面外周部をロールオフせずにエピタキシャル膜を形成した場合に、裏面外周部４４に付着するエピタキシャル膜６０の最大膜厚をｓとする。反応ガスは半導体ウェーハの表面から回り込むため、裏面外周部４４に付着するエピタキシャル膜の最大膜厚ｓは、裏面外周部４４のうちウェーハのエッジ位置にて観測される。そこで、ロールオフ量ｔをこの最大膜厚ｓと等しく設定する。すなわち、エピタキシャルウェーハの製造時の第１エピタキシャル膜２０のエピタキシャル条件で、上記最大膜厚ｓを事前に実験的に求め、これと等しいロールオフ量となるように、裏面１２ｂの外周部１４をロールオフ加工する。なお、符号４３ａ，４３ｂは、半導体ウェーハ４０の両面４２ａ，４２ｂのエッジを示し、Ｑは、エピタキシャル膜６０が付着する外周部の最内端位置を示す。
【００３２】
この具体例をより詳細に説明すると、半導体ウェーハ１０の表面１２ａに形成する第１エピタキシャル膜２０の膜厚と、その際裏面１２ｂの外周部１４に付着する第２エピタキシャル膜３０の最大膜厚ｓとは、正の相関関係を有する。そのため、この関係を事前に求め、テーブル化しておけば、エピタキシャルウェーハ１００の製造時に、形成する第１エピタキシャル膜２０の膜厚に対応して、適切なロールオフ量を選択することができる。
【００３３】
また、エピタキシャル膜６０が付着する外周部の最内端位置Ｑは、エピタキシャル成長条件にもよるが、概ね裏面側のエッジ１３ｂから５ｍｍ以内の領域となる。このため、ロールオフ領域とする外周部１４は、裏面側のエッジ１３ｂから５ｍｍ以内の領域とすることができる。すなわち、図１（ａ）における裏面１２ｂの内方所定位置Ｐが、裏面側のエッジ１３ｂから５ｍｍ以内となる。一般的なエピタキシャル条件であれば、第２エピタキシャル膜３０が付着する領域は、裏面側のエッジ１３ｂから５ｍｍ以内の領域内であり、第２エピタキシャル膜３０が付着しない領域までロールオフ加工すると、裏面１２ｂの平坦度が悪化し、デバイスに悪影響を及ぼすおそれがあるからである。なお、必ずしも必要なことではないが、より厳密な平坦度が要求される場合には、ロールオフ量と同様に、所定装置でのエピタキシャル条件でＱがどの位置となるか事前に把握し、その位置をＰとするようにロールオフしても良いことは勿論である。
【００３４】
なお、ロールオフ領域は、半導体ウェーハの裏面１２ｂ上に、面取り部１１と隣接して形成される。ここで、面取り部１１は、ウェーハの直径方向および厚さ方向に数百μｍのオーダーを有する。これに対し、ロールオフ領域は、直径方向の幅が上記の通り５ｍｍ以内という数ｍｍのオーダーに対して、厚さ方向（ロールオフ量）が、約５０〜５００ｎｍのオーダーである。したがって、ウェーハの直径方向に対する傾きは、面取り部１１の方がロールオフ領域である外周部１４よりも実際には遥かに大きい。このため、図１以下全ての断面図においては、外周部１４のウェーハ直径方向に対する傾きを視認可能に図示するため、ウェーハの厚み方向を大幅に拡大して示しており、このため面取り部１１は半導体ウェーハの厚さ方向に略垂直に描いている。面取り部１１はデバイス作製には用いられない領域のため、図１以下全ての図面において、面取り部１１に付着したエピタキシャル膜は省略している。
【００３５】
（ロールオフ加工方法）
ロールオフ加工は、外周部の研磨加工とすることが好ましい。これにより、半導体ウェーハ１０の裏面１２ｂに加工ダメージなどを発生させることなく、上記のようなｎｍオーダーのロールオフ量でロールオフ領域を形成することができる。ロールオフ加工に用いる研磨布は、上記面取り部の鏡面研磨に用いた研磨布と同じとすることができる。
【００３６】
例えば、半導体ウェーハ１０を該ウェーハの中心を回転中心として回転するステージに載置し、半導体ウェーハ１０を回転させながら裏面１２ｂの外周部１４に研磨部材を押し当てることにより、外周部のみの研磨を行う。半導体ウェーハ１０を回転させることによって、ウェーハの外周全体を均一な幅で均等に研磨することができる。さらに、ロールオフ量ｔは、研磨部材を半導体ウェーハに押し当てる際の加圧力、および、研磨時間により制御することができる。また、ロールオフ領域の幅は、これらに加えて半導体ウェーハ１０に対する研磨部材の当接角度によっても制御することができる。
【００３７】
本発明では、すでに説明した工程順のとおり、半導体ウェーハ１０の両面１２ａ，１２ｂの少なくとも一方、好ましくは両面に対して行う粗研磨工程の後に、ロールオフ加工である外周部１４の研磨加工を行うことが好ましい。ロールオフ量が約５０〜５００ｎｍ程度であるのに対し、粗研磨の削り量は５〜３０μｍ程度と非常に多いため、上記順序とすることにより、ロールオフ領域が粗研磨により除去されることがないからである。
【００３８】
また、すでに説明した工程順のとおり、第１エピタキシャル膜２０を形成する工程（図１（ｃ））の前に、半導体ウェーハ１０の少なくとも表面１２ａ、あるいは表面１２ａおよび裏面１２ｂに対して行う最終の仕上げ研磨工程の前に、ロールオフ加工である外周部１４の研磨加工を行うことが好ましい。上記順序とすれば、ロールオフ加工する際に、研磨スラリーが最終仕上げ研磨されたウェーハ表面(エピタキシャル成長処理される側の面)に飛散して品質低下を招くおそれがないからである。ただし、スラリー飛散防止板を取り付けるなどの工夫を施して、半導体ウェーハ表面を最終仕上げ研磨した後、裏面外周部をロールオフ加工するようにしてもよい。
【００３９】
以下、裏面外周部１４の研磨加工方法の具体例を２つ示す。
【００４０】
図２は、本発明に従うエピタキシャルウェーハの製造方法におけるウェーハ裏面外周部の研磨方法の一例を説明する摸式断面図である。図２に示す装置は、半導体ウェーハ１０の外周部１４の研磨のために、半導体ウェーハ１０を載置して中心軸周りに回転させる回転ステージ２と、外周部１４に対応するサイズをもつリング状の研磨布１とを備える。リング状研磨布１は、ウェーハ１０のエッジから２ｍｍ〜５ｍｍ程度の部分のみを研磨する。リング状研磨布５は、ウェーハ１と反対方向に回転する。リング状研磨布５を用いることによって、ウェーハ外周部にリング状研磨布５を均等に押し付けることができ、ウェーハ１の一部に応力が集中することを避けることができる。
【００４１】
図３は、本発明に従うエピタキシャルウェーハの製造方法におけるウェーハ裏面外周部の研磨方法の別の一例を説明するための図である。これまで説明した方法では、面取り部１１の鏡面研磨は、半導体ウェーハの粗研磨工程の前または後に、本発明のロールオフ加工とは別途行っていた。図３に示す装置を用いる方法では、半導体ウェーハの粗研磨工程と仕上げ研磨工程との間に、面取り部１１の鏡面研磨とロールオフ加工である外周部１４の研磨加工を並行して行う。
【００４２】
図３（ａ）および図３（ｂ）は、この方法を模式的に現した図である。研磨パッド３が、裏面１２ｂの外周部１４を研磨加工（ロールオフ加工）するための研磨パッドであり、研磨パッド４，５，６が、面取り部１１の鏡面研磨のための研磨パッドである。研磨パッド４は、半導体ウェーハ１０の上面研磨用、研磨パッド６は、半導体ウェーハ１０の下面研磨用、研磨パッド５は、半導体ウェーハ１０の最端部（Ａｐｅｘ）研磨用である。図３（ａ）では、それぞれの研磨パッドの半導体ウェーハに対する当接角度を把握しやすいように図示したが、これら４つの研磨パッドが外周部１４の異なる円周位置、例えば図３（ｂ）に示すように、半導体ウェーハの外周を４分割したそれぞれの領域において、４つの研磨パッド３，４，５，６が半導体ウェーハ１０の裏面外周部１４と当接するように配置する。これにより、回転ステージで半導体ウェーハ１０を回転させることによって、面取り部１１の加工と面取り部１１の鏡面研磨と裏面外周部１４の研磨加工を並行して行うことができる。また、このような装置は、既存のウェーハ面取り部１１の鏡面研磨装置の小規模な改造で済む点でも好ましい。
【００４３】
（エピタキシャルウェーハ）
これまで説明した製造方法により得られるエピタキシャルウェーハ１００を、図４を用いて説明する。エピタキシャルウェーハ１００は、端部に面取り部１１が形成され、両面１２ａ，１２ｂに該面取り部１１との境界であるエッジ１３ａ，１３ｂを有する半導体ウェーハ１０と、この半導体ウェーハ１０の片面である表面１２ａ上に形成された厚さ３μｍ以上の第１エピタキシャル膜２０と、表面１２ａとは反対の他面である裏面１２ｂのうち、外周部１４のみに形成された第２エピタキシャル膜３０と、を具える。このエピタキシャルウェーハ１００は、裏面１２ｂに第２エピタキシャル膜３０が付着しているにも関わらず、外周部１４がロールオフ領域となっているため、裏面１２ｂ上の第２エピタキシャル膜表面３１を少なくとも含む面の平坦度であるＥＳＦＱＲｍｅａｎが、１００ｎｍ以下であることを特徴とする。
【００４４】
ここで、表面１２ａに形成する第１エピタキシャル膜２０の膜厚が非常に薄い場合には、裏面外周部１４に付着する第２エピタキシャル膜もわずかであるため、本発明の製造方法を適用しなくても比較的平坦な裏面を得ることができる。しかし、エピタキシャルウェーハ１００は、第１エピタキシャル膜２０が厚さ３μｍ以上形成されているにも関わらず、ＥＳＦＱＲｍｅａｎが１００ｎｍ以下である点が特徴的構成である。
【００４５】
ここで、ＥＳＦＱＲ（Edge flatness metric, Sector based, Front surface referenced, least sQuares fit reference plane, Range of the data within sector）とは、ウェーハ全周の外周部域に形成した扇型の領域（セクター）内のＳＦＱＲを測定したものであり、ＥＳＦＱＲｍａｘとは、ウェーハ上の全セクターのＥＳＦＱＲの中の最大値を示し、ＥＳＦＱＲｍｅａｎは、全セクターのＥＳＦＱＲの平均値を示すものである。本発明で規定する、ＥＳＦＱＲは、平坦度測定器（KLA-Tencor社製：Wafer Sight）を用い、測定除外範囲（Edge Exclusion）を１ｍｍとして（図４（ａ）参照）、ウェーハ全周を５°間隔で７２分割し、セクターを構成する径方向の一辺のセクター長さを３０ｍｍとしたセクター（サイトサイズ）内を測定した値である。図４（ｂ）は、ＥＳＦＱＲの算出の基礎となる領域の形状を示す平面図である。外周部の扇型の領域がＥＳＦＱＲの測定領域となる。ＥＳＦＱＲｍｅａｎは、半導体ウェーハの面取り部１１を除く外周部の平坦度を表す指標である。
【００４６】
なお、ＳＦＱＲ（Site Front Least Squares Range）とは、設定されたサイト内でデータを最小二乗法にて算出したサイト内平面を基準平面とし、この平面からの＋側（すなわち、ウェーハの主表面を上に向け水平に置いた場合の上側）、−側（同下側）の各々の最大変位量の絶対値の和で表したサイト毎に評価された値のことである。
【００４７】
以上、本発明を説明したが、これらは代表的な実施形態の例を示したものであって、本発明はこれらの実施形態に限定されるものではなく、発明の要旨の範囲内で種々の変更が可能である。
【実施例】
【００４８】
（実験例１：比較例）
本実験例では、エピタキシャル成長処理によってウェーハ裏面の平坦度が悪化程度を調べるため、以下の実験を行った。まず、表裏面および面取り部が鏡面研磨された、直径３００ｍｍのシリコンウェーハ（結晶方位（１００）、ｐ型）を用意した。具体的には、両面研磨装置を用いてシリコンウェーハ表裏面を鏡面研磨（粗研磨）した後、片面研磨装置を用いてシリコンウェーハ表面側を０．５μｍ除去する仕上げ研磨を行ったものである。
【００４９】
このシリコンウェーハを枚葉式エピタキシャル装置内のサセプタ上に載置し、チャンバ内に水素ガスを供給して、１１５０℃の温度で６０秒間の水素ベークを行った後、キャリアガスである水素ガスと共に成長ソースガス（トリクロロシラン）およびドーパントガス（ジボラン）を炉内に供給して、１１５０℃の温度でエピタキシャル成長を行い、シリコンウェーハ表面に厚さ５μｍの第１エピタキシャル膜を形成し、エピタキシャルシリコンウェーハとした。
【００５０】
次に、平坦度測定器（KLA-Tencor社製：WaferSight）を用いて、作製したエピタキシャルシリコンウェーハ裏面の平坦度を測定した結果を図５（ａ）に示す。ウェーハ裏面中心から半径方向に１３９ｍｍ〜１４３ｍｍ間の位置における基板高さを基準面とした。図５（ａ）に示すとおり、エピタキシャルウェーハ裏面の外周部(１４５ｍｍ以降の部分)において、平坦度が悪化していることが分かる。
【００５１】
（実験例２）
次に、本実験例では、半導体ウェーハの表面に形成する第１エピタキシャル膜の膜厚と、その際に裏面外周部に付着する第２エピタキシャル膜の膜厚との関係を調べた。実験例１ではシリコンウェーハ表面に厚さ５μｍのエピタキシャル膜を形成したが、本実験例では、エピタキシャル膜の製膜時間を制御することで、形成する第１エピタキシャル膜の膜厚を種々変更したエピタキシャルウェーハを作製した。その際、製膜時間以外のエピタキシャル条件は実験例１と同様とした。
【００５２】
それぞれのエピタキシャルウェーハの裏面外周部に付着した第２エピタキシャル膜の膜厚を、裏面のエッジ位置からそれぞれ１ｍｍおよび２ｍｍだけウェーハ内方の位置において、測定した。このようにして得られた、半導体ウェーハの表面に形成する第１エピタキシャル膜の膜厚と、裏面外周部に付着する第２エピタキシャル膜の膜厚との関係を図６に示す。図６のとおり、裏面外周部に付着する第２エピタキシャル膜の膜厚は、半導体ウェーハの表面に形成する第１エピタキシャル膜の膜厚と正の相関関係を有することがわかる。
【００５３】
なお、裏面外周部に付着する第２エピタキシャル膜の厚みは数十〜数百ｎｍ程度なので、これをＦＴ−ＩＲ（Fourier Transform Infrared）方式の膜厚測定器を用いて測定することが困難である。そこで、本実験例では、以下の手順により測定を行った。まず、ＦＴ−ＩＲ方式の膜厚測定器（ナノメトリクス社製：ＱＳ−３３００ＥＧ）を用いて、シリコンウェーハの表面側に成長させた第１エピタキシャル膜の膜厚分布を測定し、これをイニシャルの値とする。その後、エピタキシャルウェーハを反転して、シリコンウェーハの裏面側にも第１エピタキシャル膜の成長条件と同じ条件でエピタキシャル膜の形成を行う。これにより、シリコンウェーハの表面側に成長させた第１エピタキシャル膜の外周部上にも、第２エピタキシャル膜が形成される。このシリコンウェーハの表面側に成長させた第１エピタキシャル膜および第２エピタキシャル膜を含めたエピタキシャル膜厚みを測定し、イニシャル値との差分をとることで、第２エピタキシャル膜３０の厚みを算出することができる。
【００５４】
（実験例３：実施例）
本実験例では、本発明のロールオフ加工による平坦度の改善効果を確認するため、以下の実験を行った。まず、実験例２の測定結果から、実験例１と同条件でエピタキシャル成長を行った場合に、裏面のエッジ位置に成長する第２エピタキシャル膜の膜厚（図８（ｂ）に示す最大膜厚ｓ）を求め、ロールオフ量（図１（ｂ）に示したロールオフ量ｔ）が上記ｓと等しくなる研磨条件にて、裏面外周部をのみをロールオフ加工する研磨処理を実施した。
【００５５】
具体的には、図３（ａ），（ｂ）に示すような面取り部鏡面研磨装置でシリコンウェーハの裏面を吸着保持し、ウェーハを所定の速度で回転させると共に、コロイダルシリカを含むアルカリ水溶液からなる研磨剤を供給し、研磨布が展張された研磨ヘッドの角度を調整しながら、シリコンウェーハ裏面の外周部領域に押し付けるようにして、鏡面研磨処理を施した。このときの研磨条件は、シリコンウェーハの裏面のエッジ位置から５ｍｍまでの領域に、ウェーハ水平面に対して傾斜角度１５°に設定した研磨布を当接させて鏡面研磨する処理を２分間実施した。
【００５６】
次に、ロールオフ加工したシリコンウェーハの表面を仕上げ鏡面研磨し、洗浄処理（ＲＣＡ洗浄）した後、実験例１と同条件のエピタキシャル成長処理を行い、シリコンウェーハ表面に厚さ５μｍのエピタキシャル膜を形成した。実験例１と同様にして行った平坦度測定の結果を図５（ｂ）に示す。このように、実験例３（実施例）により製造されたエピタキシャルシリコンウェーハは、実験例１（比較例）により製造されたエピタキシャルシリコンウェーハよりも裏面が高平坦化されていることがわかる。しかも、この製法はエピタキシャル膜表面および裏面に研磨加工処理を行わないものであるから、裏面に研磨加工起因であるＰＩＤ欠陥が発生することもなく、表面に傷や吸着痕が残ることもない、高品位なエピタキシャルシリコンウェーハの提供が可能である。
【００５７】
（実験例４）
本実験例では、第１エピタキシャル膜の厚みの違いによって、本発明のロールオフ加工処理の有無で、ウェーハ裏面外周部の平坦度にどの程度の差が生じるのかを検証するため、以下の実験を行った。
【００５８】
まず比較例として、実験例１（比較例）で使用したシリコンウェーハと同じ仕様のシリコンウェーハに対し、エピタキシャル膜の製膜時間を制御することで、形成する第１エピタキシャル膜の膜厚を種々変更したエピタキシャルウェーハを作製した。その際、製膜時間以外のエピタキシャル条件は実験例１と同様とした。具体的には、第１エピタキシャル膜の膜厚を２μｍ，３μｍ，４μｍ，５μｍの４水準として、それぞれ２５枚ずつのエピタキシャルシリコンウェーハを作製した。
【００５９】
次に実施例として、第１エピタキシャル膜の膜厚を２μｍ，３μｍ，４μｍ，５μｍとする場合のロールオフ量を実験例２で得た相関関係に基づいて求め、実験例３と同様の手順で、各膜厚２５枚ずつのシリコンウェーハに対して裏面のロールオフ加工を行った。その後、上記比較例と同様に第１エピタキシャル膜を形成し、エピタキシャルシリコンウェーハを作製した。
【００６０】
比較例および実施例で得られた各１００枚ずつのエピタキシャルウェーハについて、既述の方法で裏面外周部のＥＳＦＱＲを測定した。その結果を図７に示す。図７から明らかなように、実施例により得られたエピタキシャルシリコンウェーハは、第１エピタキシャル膜の膜厚に関係なく、いずれもＥＳＦＱＲｍｅａｎ値で１００ｎｍ以下を達成できることがわかる。一方、比較例で得られたエピタキシャルシリコンウェーハは、第１エピタキシャル膜の膜厚に大きく影響を受け、厚さ２μｍのエピタキシャル成長処理では、ＥＳＦＱＲｍｅａｎ値で１００ｎｍ以下を達成できる場合があるものの、厚さ３μｍ以上のエピタキシャル成長処理では、ＥＳＦＱＲｍｅａｎ値で１００ｎｍ以下を達成できないことがわかる。
【産業上の利用可能性】
【００６１】
本発明によれば、エピタキシャル膜形成前に予め半導体ウェーハ裏面の外周部を意図的にロールオフ加工して、その後エピタキシャル膜を形成したため、エピタキシャル膜形成後にウェーハの表裏面を研磨することなく、高い裏面の平坦度を有するエピタキシャルウェーハおよびその製造方法を提供することができた。
【符号の説明】
【００６２】
１ リング状研磨布
２ 回転ステージ
３ 研磨パッド（外周部の研磨加工用）
４，５，６ 研磨パッド（面取り部の鏡面研磨用）
１０ 半導体ウェーハ
１１ 面取り部
１２ａ 半導体ウェーハの表面
１２ｂ 半導体ウェーハの裏面
１３ａ 表面側のエッジ
１３ｂ 裏面側のエッジ（ロールオフ前）
１３ｃ 裏面側のエッジ（ロールオフ後）
１４ 外周部
２０ 第１エピタキシャル膜
２０ａ 第１エピタキシャル膜の表面
３０ 第２エピタキシャル膜
３１ 第２エピタキシャル膜の表面
１００ エピタキシャルウェーハ
【特許請求の範囲】
【請求項１】
端部に面取り部が形成され、両面に該面取り部との境界であるエッジを有する半導体ウェーハの、片面側のエッジ位置の内方所定位置からウェーハ外方に向かう該片面の外周部をロールオフ加工して、該外周部をロールオフ領域とする工程と、
前記片面とは反対の他面上に第１エピタキシャル膜を形成する工程と、
を有することを特徴とするエピタキシャルウェーハの製造方法。
【請求項２】
前記他面に第１エピタキシャル膜を形成する際に前記片面の外周部に付着する第２エピタキシャル膜の膜厚に基づいて、前記外周部のロールオフ量を設定する請求項１に記載のエピタキシャルウェーハの製造方法。
【請求項３】
前記ロールオフ加工が、前記外周部の研磨加工である請求項１または２に記載のエピタキシャルウェーハの製造方法。
【請求項４】
前記半導体ウェーハの前記片面および他面の少なくとも一方に対して粗研磨を行う工程を有し、
該粗研磨工程後に前記外周部の研磨加工を行う請求項３に記載のエピタキシャルウェーハの製造方法。
【請求項５】
前記第１エピタキシャル膜を形成する工程の前に、前記半導体ウェーハの少なくとも前記他面に対して仕上げ研磨を行う工程を有し、
該仕上げ研磨工程前に前記外周部の研磨加工を行う請求項３または４に記載のエピタキシャルウェーハの製造方法。
【請求項６】
前記外周部の研磨加工は、前記片面の外周部に対応するサイズをもつリング状の研磨布を用いて行う請求項３乃至５のいずれか１項に記載のエピタキシャルウェーハの製造方法。
【請求項７】
前記半導体ウェーハの前記片面および他面の少なくとも一方に対して粗研磨を行う工程と、
前記第１エピタキシャル膜を形成する工程の前に、前記半導体ウェーハの前記片面および他面の少なくとも一方に対して仕上げ研磨を行う工程と、
を有し、
前記粗研磨工程と前記仕上げ研磨工程との間に、前記面取り部の鏡面研磨と前記外周部の研磨加工を並行して行う請求項３に記載のエピタキシャルウェーハの製造方法。
【請求項８】
端部に面取り部が形成され、両面に該面取り部との境界であるエッジを有する半導体ウェーハと、
該半導体ウェーハの片面上に形成された厚さ３μｍ以上の第１エピタキシャル膜と、
前記片面とは反対の他面のうち、外周部に形成された第２エピタキシャル膜と、を具え、
前記他面上の第２エピタキシャル膜表面を少なくとも含む面の平坦度であるＥＳＦＱＲｍｅａｎが、１００ｎｍ以下であることを特徴とするエピタキシャルウェーハ。
【請求項１】
端部に面取り部が形成され、両面に該面取り部との境界であるエッジを有する半導体ウェーハの、片面側のエッジ位置の内方所定位置からウェーハ外方に向かう該片面の外周部をロールオフ加工して、該外周部をロールオフ領域とする工程と、
前記片面とは反対の他面上に第１エピタキシャル膜を形成する工程と、
を有することを特徴とするエピタキシャルウェーハの製造方法。
【請求項２】
前記他面に第１エピタキシャル膜を形成する際に前記片面の外周部に付着する第２エピタキシャル膜の膜厚に基づいて、前記外周部のロールオフ量を設定する請求項１に記載のエピタキシャルウェーハの製造方法。
【請求項３】
前記ロールオフ加工が、前記外周部の研磨加工である請求項１または２に記載のエピタキシャルウェーハの製造方法。
【請求項４】
前記半導体ウェーハの前記片面および他面の少なくとも一方に対して粗研磨を行う工程を有し、
該粗研磨工程後に前記外周部の研磨加工を行う請求項３に記載のエピタキシャルウェーハの製造方法。
【請求項５】
前記第１エピタキシャル膜を形成する工程の前に、前記半導体ウェーハの少なくとも前記他面に対して仕上げ研磨を行う工程を有し、
該仕上げ研磨工程前に前記外周部の研磨加工を行う請求項３または４に記載のエピタキシャルウェーハの製造方法。
【請求項６】
前記外周部の研磨加工は、前記片面の外周部に対応するサイズをもつリング状の研磨布を用いて行う請求項３乃至５のいずれか１項に記載のエピタキシャルウェーハの製造方法。
【請求項７】
前記半導体ウェーハの前記片面および他面の少なくとも一方に対して粗研磨を行う工程と、
前記第１エピタキシャル膜を形成する工程の前に、前記半導体ウェーハの前記片面および他面の少なくとも一方に対して仕上げ研磨を行う工程と、
を有し、
前記粗研磨工程と前記仕上げ研磨工程との間に、前記面取り部の鏡面研磨と前記外周部の研磨加工を並行して行う請求項３に記載のエピタキシャルウェーハの製造方法。
【請求項８】
端部に面取り部が形成され、両面に該面取り部との境界であるエッジを有する半導体ウェーハと、
該半導体ウェーハの片面上に形成された厚さ３μｍ以上の第１エピタキシャル膜と、
前記片面とは反対の他面のうち、外周部に形成された第２エピタキシャル膜と、を具え、
前記他面上の第２エピタキシャル膜表面を少なくとも含む面の平坦度であるＥＳＦＱＲｍｅａｎが、１００ｎｍ以下であることを特徴とするエピタキシャルウェーハ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−１０９３１０（Ｐ２０１２−１０９３１０Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１０−２５５１５０（Ｐ２０１０−２５５１５０）
【出願日】平成２２年１１月１５日（２０１０．１１．１５）
【出願人】（３０２００６８５４）株式会社ＳＵＭＣＯ (1,197)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２２年１１月１５日（２０１０．１１．１５）
【出願人】（３０２００６８５４）株式会社ＳＵＭＣＯ (1,197)
【Ｆターム（参考）】
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