オンダイターミネーション制御装置
【課題】較正正確度が改善されたオンダイターミネーション制御装置を提供する。
【解決手段】オンダイターミネーション抵抗値を外部抵抗値と同一に調整するオンダイターミネーション制御部と、第１パルス信号の活性化時にオンダイターミネーション制御部の出力電圧から比較器のオフセット電圧値を検出してキャパシタに保存し、第２パルス信号の活性化時にオフセット電圧値を相殺した後、出力電圧と既に設定された基準電圧とを比較して出力するオフセット補償部と、第３パルス信号の活性化時にオフセット補償部の出力を一定時間保存するラッチと、ラッチの出力をカウントしてコード信号を増加又は減少させるカウンタとを含み、オフセット補償部は、第２パルス信号の活性化時に保存されたオフセット電圧値を相殺して基準電圧と比較し、ラッチ及びカウンタは、第２パルス信号の活性化区間内において活性化状態に制御される第３パルス信号に応じて活性化制御される。
【解決手段】オンダイターミネーション抵抗値を外部抵抗値と同一に調整するオンダイターミネーション制御部と、第１パルス信号の活性化時にオンダイターミネーション制御部の出力電圧から比較器のオフセット電圧値を検出してキャパシタに保存し、第２パルス信号の活性化時にオフセット電圧値を相殺した後、出力電圧と既に設定された基準電圧とを比較して出力するオフセット補償部と、第３パルス信号の活性化時にオフセット補償部の出力を一定時間保存するラッチと、ラッチの出力をカウントしてコード信号を増加又は減少させるカウンタとを含み、オフセット補償部は、第２パルス信号の活性化時に保存されたオフセット電圧値を相殺して基準電圧と比較し、ラッチ及びカウンタは、第２パルス信号の活性化区間内において活性化状態に制御される第３パルス信号に応じて活性化制御される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オンダイターミネーション（On-die termination）制御装置に関するものであり、特に較正正確度（calibration accuracy）を改善することができるオンダイターミネーション制御装置に関するものである。
【背景技術】
【０００２】
半導体装置の動作速度が高速化されることに伴い、半導体装置間にインターフェースする信号のスイング幅が次第に小さくなってきている。その理由は信号伝送にかかる遅延時間を最小化するためである。しかし、信号のスイング幅が小さくなるほど外部ノイズに対する影響は増加して、インターフェース端においてインピーダンスのミスマッチ（不整合）による信号の反射もまた深刻になる。インピーダンスのミスマッチは、外部ノイズや電源電圧の変動、動作温度の変化、製造工程の変化などに起因して発生する。
【０００３】
インピーダンスのミスマッチが発生するとデータの高速伝送が難しくなり、半導体装置のデータ出力端から出力される出力データが歪曲され得る。すなわち、抵抗が適切に整合されない場合、伝送される信号が反射して信号伝送のエラーが発生する可能性が大きい。
【０００４】
また、外部に固定抵抗を印加する場合には集積回路の老化や温度変化、あるいは製造工程上の差によって適切に整合され得ない。したがって、受信側の半導体装置が歪曲された出力信号を入力端に受信する場合に、セットアップ／ホールドフェイル、又は入力レベルの判断ミスなどの問題が頻繁に引き起こされる。
【０００５】
これに伴い、最近では外部基準抵抗と比較して抵抗値が同じようになるために、並列接続された複数のトランジスタの中でターンオンされるトランジスタの数を調節することによって、ターミネーション端の抵抗を調整する技術が提示されている。
【０００６】
一方、動作速度の高速化が要求される半導体装置は、オンチップターミネーション（On-Chip Termination）、又はオンダイターミネーションと呼ばれるインピーダンスマッチング回路を集積回路チップ（IC chip）内のパッドの近くに採用する。このようなオンダイターミネーション制御装置に対する技術は、アメリカ合衆国登録特許第６,８０９,５４６号などに開示されている。特に、ＤＤＲメモリ装置のデータ伝送速度をより早く制御するために、様々な新しい概念が追加されている。この中でターミネーション端の抵抗は素子間の信号伝送を円滑にするために必要である。
【０００７】
図１は、このような従来のオンダイターミネーション制御装置に関する構成図である。
従来のオンダイターミネーション制御装置は、オンダイターミネーション（ODT;On-Die Termination）制御部１０と、外部抵抗Ｒ５と、比較器２０と、ラッチ３０と、カウンタ４０とを備える。
【０００８】
ここで、オンダイターミネーション制御部１０は、複数のＰＭＯＳトランジスタＰ０〜Ｐ４と、前記複数のＰＭＯＳトランジスタＰ０〜Ｐ４に対応して接続した複数の抵抗Ｒ０〜Ｒ４を備える。複数のＰＭＯＳトランジスタＰ０〜Ｐ４は、各ゲート端子を通してコード信号＜０：４＞が印加される。外部抵抗Ｒ５は、オンダイターミネーション制御部１０と接地電圧端との間に接続して、前記外部抵抗Ｒ５はＤＤＲ２以上のメモリ分野においてＺＱ抵抗として称されることもある。
【０００９】
比較器２０は、ポジティブ端子（＋）を通じてノード（Ａ）の出力を印加し、ネガティブ端子（−）を通じてＶＤＤ／２値を有する基準電圧ｖｒｅｆを印加する。
【００１０】
ラッチ３０は、比較器２０の出力をラッチする。
カウンタ４０は、ラッチ３０の出力をカウントしてコード信号ｃｏｄｅ＜０：４＞を出力する。
【００１１】
このような構成を有する従来のオンダイターミネーション制御装置の動作を説明すると、次の通りである。
【００１２】
まず、比較器２０は、オンダイターミネーション制御部１０の出力と基準電圧ｖｒｅｆを比較して、論理ハイ信号又は論理ロー信号を出力する。
【００１３】
例えば、オンダイターミネーション制御部１０の抵抗値が外部抵抗Ｒ５より小さい場合、ノード（Ａ）の値が基準電圧ｖｒｅｆより大きくなり、結果的にラッチ３０の出力端のノード（Ｂ）がハイとなる。そして、ノード（Ｂ）がハイとなる場合、カウンタ４０の５ビットコード信号ｃｏｄｅ＜０：４＞の中で最下位ビットＬＳＢ（Least Significant Bit）コードが「１」増加するようになる。これに伴い、オンダイターミネーション制御部１０のＰＭＯＳトランジスタＰ０〜Ｐ４の中で、前記コード値が１増加したことに該当するＰＭＯＳトランジスタがターンオフされ、オンダイターミネーション抵抗値が増加する。
【００１４】
反面、オンダイターミネーション制御部１０の抵抗値が外部抵抗Ｒ５より大きい場合、ノード（Ａ）の値が基準電圧ｖｒｅｆより小さくなり、結果的にラッチ３０の出力端のノード（Ｂ）がローとなる。また、ノード（Ｂ）がローとなる場合、カウンタ４０の５ビットコード信号ｃｏｄｅ＜０：４＞の中で最下位ビットＬＳＢコードが「１」減少するようになる。これに伴い、オンダイターミネーション制御部１０のＰＭＯＳトランジスタＰ０〜Ｐ４の中で前記コード値が１減少したことに該当するＰＭＯＳトランジスタがターンオンされ、オンダイターミネーション抵抗値が減少する。
【００１５】
このような方式でオンダイターミネーション抵抗値が減少したり、又は増加したりすることによって、外部抵抗Ｒ５の抵抗値とオンダイターミネーション抵抗値が等しくなる。
【００１６】
ところで、このような従来のオンダイターミネーション制御装置は、比較器２０のポジティブ端子（＋）にオフセット電圧Ｖｏｓが存在するようになる。そして「ノード（Ａ）の電圧＋オフセット電圧Ｖｏｓ」に該当する電圧が比較器２０に伝えられる。それに伴い、比較器２０は、オフセット電圧Ｖｏｓが含まれたノード（Ａ）の電圧と基準電圧ｖｒｅｆとを比較するようになり、実際の外部抵抗Ｒ５とは異なるオンダイターミネーション抵抗値を設定するようになる。
【００１７】
そうすると、外部抵抗と一致する正確なオンダイターミネーションを具現できなくなり、オンダイターミネーション較正の正確度が信頼できなくなる。また、オンダイターミネーションとドライバの電流消費特性（current characteristics）を改善できなくなり、結果的に高周波数の動作を要する高速メモリの具現に対して阻害要素として作用するという問題点が発生する。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】アメリカ合衆国登録特許第６,８０９,５４６号
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明の目的は、較正正確度が改善されたオンダイターミネーション制御装置を提供することにある。
【００２０】
また、本発明の他の目的は、オフセット電圧による誤動作を防止することができるオンダイターミネーション制御装置を提供することにある。
【００２１】
また、本発明の他の目的は、オンダイターミネーション制御装置で生成されたコード信号を用いて、ＮＭＯＳ駆動部を補正して正確なドライバの値を生成することができるようにすることにある。
【課題を解決するための手段】
【００２２】
前記目的を達成するための本発明の一態様に係わるオンダイターミネーション制御装置は、コード信号に応じて該当するトランジスタがターンオン／ターンオフされて、オンダイターミネーション抵抗値を外部抵抗値と同一に調整するオンダイターミネーション制御部と、第１パルス信号の活性化時に前記オンダイターミネーション制御部の出力電圧から比較器のオフセット電圧値を検出してキャパシタに保存し、第２パルス信号の活性化時に保存された前記オフセット電圧値を相殺した後、前記オンダイターミネーション制御部の出力電圧と既に設定された基準電圧とを比較して出力するオフセット補償部と、第3パルス信号の活性化時に前記オフセット補償部の出力を一定時間保存するラッチと、前記第3パルス信号の活性化時に前記ラッチの出力をカウントして前記コード信号を増加又は減少させるカウンタとを含み、前記オフセット補償部は、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較し、前記ラッチ及び前記カウンタは、前記第２パルス信号の活性化区間内において活性化状態に制御される第３パルス信号に応じて活性化制御されることを特徴とする。
【００２３】
前記オンダイターミネーション制御部は、ソース端子を通して電源電圧が印加され、各ゲート端子を通して前記コード信号が印加される複数のＰＭＯＳトランジスタと、前記複数のＰＭＯＳトランジスタのドレイン端子と各々対応して接続した複数の抵抗とを含むことが好ましい。
【００２４】
前記オフセット補償部は、第１パルス信号の活性化時にネガティブフィードバックループを形成して、前記オフセット電圧値を前記キャパシタに保存して、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較することが好ましい。
【００２５】
前記第１パルス信号は、前記オフセット補償部をプレチャージするための信号であり、前記第２パルス信号は、前記第１パルス信号の非活性化区間において活性化される信号であることを特徴とする。
【００２６】
前記オフセット補償部は、前記第２パルス信号の活性化時にオンダイターミネーション制御部の出力と前記基準電圧とを比較する比較器と、前記オンダイターミネーション制御部と前記比較器との間に接続した前記キャパシタと、前記第１パルス信号の活性化時に前記キャパシタに前記オフセット電圧値を保存して前記比較器に前記基準電圧と前記オフセット電圧値とを合算した値を出力し、前記第２パルス信号の活性化時に前記基準電圧と前記オフセット電圧値を相殺した前記オンダイターミネーション制御部の出力を前記比較器に出力するスイッチング部とを含んで構成することが好ましい。
【００２７】
前記比較器は、前記第１パルス信号の活性化時にユニットゲインを有し、出力端を通して前記基準電圧と前記オフセット電圧値とを合算した値を出力することを特徴とする。
【００２８】
前記スイッチング部は、前記第２パルス信号と前記第２パルス信号の反転信号とによりスイッチング制御されて、前記基準電圧を第１ノードに出力する第１伝送ゲートと、前記第２パルス信号と前記第２パルス信号の反転信号に応じてスイッチング制御されて、前記オンダイターミネーション制御部の出力を第２ノードに出力する第２伝送ゲートと、前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記第１ノードと前記第２ノードを選択的に接続する第３伝送ゲートと、前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記キャパシタの出力端と前記基準電圧の印加端との間の接続を選択的に制御する第４伝送ゲートと、前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記比較器の出力端と前記比較器のネガティブ端子との間の接続を選択的に制御する第５伝送ゲートとを含んで構成することが好ましい。
【００２９】
本発明の他の態様に係わるオンダイターミネーション制御装置は、第１コード信号に応じて該当する第１トランジスタ部が選択的にターンオン／ターンオフされて、オンダイターミネーション抵抗値を調整するオンダイターミネーション制御部と、第１パルス信号の活性化時に前記オンダイターミネーション制御部の出力電圧から比較器のオフセット電圧値を検出してキャパシタに保存し、第２パルス信号の活性化時に保存された前記オフセット電圧値を相殺した後、 前記オンダイターミネーション制御部の出力電圧と既に設定された基準電圧とを比較して出力するオフセット補償部と、第３パルス信号の活性化時に前記オフセット補償部の出力を一定時間保存するラッチと、前記第３パルス信号の活性化時に前記ラッチの出力をカウントして前記第１コード信号を増加又は減少させて第２コード信号を出力するカウンタと、前記第２コード信号に応じて該当する第２トランジスタ部が選択的にターンオン／ターンオフされて、出力抵抗値を調整する駆動制御部とを含み、前記オフセット補償部は、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較し、前記ラッチ及び前記カウンタは、前記第２パルス信号の活性化区間内において活性化状態に制御される第３パルス信号に応じて活性化制御されることを特徴とする。
【００３０】
前記駆動制御部は、前記オンダイターミネーション制御部に接続した複数の第２抵抗と、ソース端子を通して接地電圧に共通に接続し、各ゲート端子を通して前記第２コード信号が印加され、ドレイン端子が前記複数の第２抵抗と各々接続した複数のＮＭＯＳトランジスタとを含むことを特徴とする。
【００３１】
本発明のまた他の態様に係わるオンダイターミネーション制御装置はコード信号に応じて該当するトランジスタがターンオン／ターンオフされて、オンダイターミネーション抵抗値を外部抵抗値と同一に調整するオンダイターミネーション制御部と、前記オンダイターミネーション制御部に接続した外部抵抗と、前記オンダイターミネーション制御部の出力ノードに接続され、前記オフセット電圧相殺手段は、第１パルス信号の活性化時にネガティブフィードバックループを形成して前記オフセット電圧値をキャパシタに保存し、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較するオフセット電圧相殺手段と、基準電圧を一方の入力端子に入力し、他方の入力端子には前記オフセット電圧相殺手段が接続して、各入力端子に入力される電圧値を比較する比較器と、前記比較器の出力信号をラッチして、前記カウンタに伝送するラッチと、前記比較器の出力信号を用いて前記コード信号を増加又は減少させるカウンタとを含み、前記オフセット補償部は、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較し、前記カウンタは、前記第２パルス信号の活性化区間内において活性化状態に制御される第３パルス信号に応じて活性化制御されることを特徴とする。
【発明の効果】
【００３２】
本発明によればＯＤＴの調整時に比較器に入力されるオフセット電圧値を、キャパシタを通して補償する。これに伴い、外部抵抗値とオンダイターミネーション値とを一致させることによって、電流特性を向上させることができる。
【図面の簡単な説明】
【００３３】
【図１】従来のオンダイターミネーション制御装置に関する構成図である。
【図２】本発明に係わるオンダイターミネーション制御装置を説明するための構成図である。
【図３】図２のオフセット補償部に関する各パルス波形図である。
【図４】図２のオフセット補償部に関する動作を説明するための図面である。
【図５】図２のオフセット補償部に関する動作を説明するための図面である。
【図６】本発明の他の実施形態に係わるオンダイターミネーション制御装置を説明するための構成図である。
【図７】本発明に係わるオンダイターミネーション制御装置の変更例を示す構成図である。
【発明を実施するための形態】
【００３４】
以下、添付した図面を参照して本発明の実施形態について詳細に説明する。
図２を参照すると、本発明のオンダイターミネーション制御装置は、オンダイターミネーション制御部１００と、外部抵抗Ｒ１１と、オフセット補償部２００と、ラッチ３００と、カウンタ４００とを含む。
【００３５】
前記オンダイターミネーション制御部１００は、複数のＰＭＯＳトランジスタＰ５〜Ｐ９と、複数の抵抗Ｒ６〜Ｒ１０とを備える。複数のＰＭＯＳトランジスタＰ５〜Ｐ９の各ソース端子は電源電圧端に共通に接続して、各ゲート端子を通して、コード信号＜０：４＞を印加する。
【００３６】
そして、複数の抵抗Ｒ６〜Ｒ１０は、複数のＰＭＯＳトランジスタＰ５〜Ｐ９のドレイン端子と各々対応して接続する。また、外部抵抗Ｒ１１は、オンダイターミネーション制御部１００と接地電圧端との間に接続する。このようなオンダイターミネーション制御部１００は、前記コード信号＜０：４＞により該当するトランジスタＰ５〜Ｐ９をターンオン／ターンオフさせ、オンダイターミネーション抵抗値を外部抵抗値と同一に調整する。
外部抵抗Ｒ１１は、前記オンダイターミネーション制御部１００に接続する。
【００３７】
オフセット補償部２００は、複数の伝送ゲートＴ１〜Ｔ５と、キャパシタＣＣと、比較器２１０とを備える。本実施形態では、前記比較器２１０が前記オフセット補償部２００に含まれているが、これはパルス信号の活性化により比較器２１０の出力電圧がオフセット補償動作に利用されるため、そのように示したものである。しかし、本発明の技術的範疇を考慮すると、オフセット補償部は図２のブロック２００で表示された構成以外にもいくらでも多様な変形ができる。例を挙げると、図７に示すように、オフセット補償において比較器２１０の出力を利用せず、オフセット補償部を比較器２１０の入力端にのみ設置する回路構成も可能である。
【００３８】
前記オフセット補償部２００を構成する伝送ゲート（Transmission gate）Ｔ１は、パルス信号ｐｕｌｓｅｉ、ｐｕｌｓｅｉｂの状態によりＶＤＤ／２の値を有する基準電圧ｖｒｅｆを選択的に出力する。伝送ゲートＴ２は、伝送ゲートＴ１と同時にターンオン／ターンオフされ、パルス信号ｐｕｌｓｅｉ、ｐｕｌｓｅｉｂの状態によりノード（Ｃ）の信号を選択的に出力する。この時、パルス信号ｐｕｌｓｅｉｂは、パルス信号ｐｕｌｓｅｉと位相が反対の信号である。伝送ゲートＴ３は、パルス信号ｐｕｌｓｅｐ、ｐｕｌｓｅｐｂの状態により、ノード（Ｄ）とノード（Ｅ）に選択的に接続する。ここで、伝送ゲートＴ３は、オフセット補償のためのネガティブフィードバックループを形成するために備えられる。オフセット補償（offset compensation）のためのキャパシタＣＣは、ノード（Ｅ）とノード（Ｆ）との間に接続する。また、伝送ゲートＴ４は、パルス信号ｐｕｌｓｅｐ、ｐｕｌｓｅｐｂの状態により基準電圧ｖｒｅｆをノード（Ｆ）に選択的に出力する。ここで、伝送ゲートＴ４は、ネガティブフィードバックループに基準電圧ｖｒｅｆを印加するために備えられる。伝送ゲートＴ５は、パルス信号ｐｕｌｓｅｐ、ｐｕｌｓｅｐｂの状態により比較器２１０の出力をノード（Ｄ）に選択的に出力する。この時、パルス信号ｐｕｌｓｅｐｂは、パルス信号ｐｕｌｓｅｐと位相が反対の信号である。また、比較器２１０は、ポジティブ端子（＋）を通じてノード（Ｇ）の出力を印加し、ネガティブ端子（−）を通じてノード（Ｄ）の出力を印加する。ここで、比較器２１０は、一般的な差動増幅器（Differential amplifier）から構成される。
【００３９】
このようなオフセット補償部２００は、前記オンダイターミネーション制御部１００の出力電圧からオフセット電圧値を検出して前記キャパシタＣＣに保存し、前記保存されたオフセット電圧値を相殺した電圧と既に設定された基準電圧Ｖｒｅｆとを比較する。このようなオフセット補償部２００は、オン／オフ機能を行うスイッチとして伝送ゲートを用い、また前記伝送ゲートを制御するパルス信号及びその反転パルス信号を用いることによって信号の伝送時にキャパシタのカップリングによるノイズを最小化することができる。専有面積などのために前記スイッチをＮＭＯＳトランジスタで構成することもできるが、そうすると信号に対するカップリングノイズを引き起こすことになるため、スイッチとして伝送ゲートを用いることが好ましい。
【００４０】
ラッチ３００は、前記オフセット補償部２００の出力を一定時間保存する。このようなラッチ３００は、パルス信号ｐｕｌｓｅｃにより比較器２１０の出力をラッチする。カウンタ４００は、ラッチ３００の出力をカウントし、コード信号ｃｏｄｅ＜０：４＞を出力する。
【００４１】
このような構成を有する本発明の動作過程を図３〜図５を参照して説明すれば次の通りである。
【００４２】
まず、本発明のオンダイターミネーション制御装置のオフセット補償部２００とラッチ３００とカウンタ４００とを駆動するために、３個のパルスが必要で、前記３個のパルス信号の波形特性は図３のようになる。
【００４３】
図３を参照すると、パルス信号ｐｕｌｓｅｐはオフセット補償部２００をプレチャージするためのパルスである。
【００４４】
まず、パルス信号ｐｕｌｓｅｐが活性化されてパルス信号ｐｕｌｓｅｉが非活性化される場合、図４に示すように比較器２１０の入力が遮断され、比較器２１０はユニティゲインを有するネガティブフィードバックループで動作する。すなわち、パルス信号ｐｕｌｓｅｐが活性化されてパルス信号ｐｕｌｓｅｉが非活性化される場合、伝送ゲートＴ１、Ｔ２がターンオフされ、伝送ゲートＴ３〜Ｔ５がターンオンされる。これに伴い、比較器２１０のポジティブ端子（＋）には「基準電圧ｖｒｅｆ＋オフセット電圧Ｖｏｓ」に該当する電圧が印加される。前記比較器２１０がユニティゲインを有するようになり、比較器２１０の出力がポジティブ端子（＋）と同一の「基準電圧ｖｒｅｆ＋オフセット電圧Ｖｏｓ」となる。これに伴い、前記キャパシタＣＣには、基準電圧ｖｒｅｆと「基準電圧ｖｒｅｆ＋オフセット電圧Ｖｏｓ」との差である「−オフセット電圧」、すなわち「−Ｖｏｓ」が保存される。
【００４５】
一方、パルス信号ｐｕｌｓｅｉ（図３参照）は、パルス信号ｐｕｌｓｅｐが活性化されない区間において活性化される制御信号である。これに伴い、パルス信号ｐｕｌｓｅｐがローになればパルス信号ｐｕｌｓｅｉがハイになり、比較器２１０を通した比較動作が行われる。
【００４６】
すなわち、パルス信号ｐｕｌｓｅｐがローであり、パルス信号ｐｕｌｓｅｉがハイになれば、伝送ゲートＴ１、Ｔ２がターンオンされ、伝送ゲートＴ３〜Ｔ５がターンオフされる。これに伴い、図５の回路のように、比較器２１０のネガティブ（−）入力端に基準電圧ｖｒｅｆが印加されて、ノード（Ｃ）と比較器２１０のポジティブ（＋）入力端にキャパシタＣＣが接続する。これに伴い、キャパシタＣＣに「以前の保存値」である−オフセット電圧、すなわち−Ｖｏｓが加えられるようになり、同時にキャパシタＣＣと比較器２１０との間にはオフセット電圧Ｖｏｓが存在するため、互いに値が相殺するようになる。したがって、オフセット電圧Ｖｏｓは、キャパシタに保存された−Ｖｏｓによって相殺されて、結果的に純粋にノード（Ｃ）の電圧値のみが基準電圧Ｖｒｅｆと比較される。このように比較器２１０の比較動作時にオフセット電圧値を除去した純粋なオンダイターミネーション値だけが、外部抵抗値と互いに比較が可能になる。
【００４７】
また、前記パルス信号ｐｕｌｓｅｃは、パルス信号ｐｕｌｓｅｉが活性化状態である区間内において活性化される信号である。したがって、パルス信号ｐｕｌｓｅｃが活性化されれば、比較された結果値がラッチ３００によってラッチされ、カウンタ４００の出力であるコード信号ｃｏｄｅ＜０：４＞の値が変化する。すなわち、比較器２１０は、オンダイターミネーション制御部１００の出力と基準電圧ｖｒｅｆとを比較して、ハイ又はロー信号を出力する。
【００４８】
例えば、オンダイターミネーション制御部１００の抵抗値が外部抵抗Ｒ１１より小さい場合、ノード（Ｃ）の値が基準電圧ｖｒｅｆより大きくなり、ノード（Ｈ）はハイとなる。前記ノード（Ｈ）がハイになる場合、カウンタ４００の５ビットコード信号ｃｏｄｅ＜０：４＞の中で最下位ビットＬＳＢコードが１増加するようになる。これに伴い、オンダイターミネーション制御部１００のＰＭＯＳトランジスタＰ５〜Ｐ９の中で増加したコード値に該当するＰＭＯＳトランジスタがターンオフされ、オンダイターミネーション抵抗値が増加する。
【００４９】
一方、オンダイターミネーション制御部１００の抵抗値が外部抵抗Ｒ１１より大きい場合、ノード（Ｃ）の値が基準電圧ｖｒｅｆより小さくなり、ノード（Ｈ）がローとなる。前記ノード（Ｈ）がローになる場合、カウンタ４００の５ビットコード信号ｃｏｄｅ＜０：４＞の中で最下位ビットＬＳＢコードが１減少するようになる。これに伴い、オンダイターミネーション制御部１００のＰＭＯＳトランジスタＰ５〜Ｐ９の中で減少したコード値に該当するＰＭＯＳトランジスタがターンオンされ、オンダイターミネーション抵抗値が減少する。
【００５０】
このような方式でオンダイターミネーション抵抗値が減少したり、又は増加したりして、外部抵抗Ｒ１１の抵抗値とオンダイターミネーション抵抗値とが等しくなる。ここで本発明の構成を通して、外部抵抗Ｒ１１の抵抗値とオンダイターミネーション抵抗値とが等しくなるまで較正することは、その信頼度が非常に優れたものになり、これは前述した通りオフセット電圧が除去されることによるものであることは当然の技術的事実である。
【００５１】
図６は、本発明の他の実施形態に係わるオンダイターミネーション制御装置を示す構成図である。
図６を参照すると、オンダイターミネーション制御装置は、オンダイターミネーション制御部１００と、オフセット補償部２００と、ラッチ３００と、カウンタ４００と、駆動制御部５００とを含む。すなわち、本実施形態のオンダイターミネーション制御装置は、先に説明した第１実施形態での外部抵抗Ｒ１１の代わりに複数のＮＭＯＳドライバＮ１〜Ｎ５を採用したものである。
【００５２】
前記オンダイターミネーション制御部１００は、先に説明した実施形態と同様に、第１コード信号ｃｏｄｅ＜０：４＞により該当する第１トランジスタ部が選択的にターンオン／ターンオフされ、オンダイターミネーション抵抗値を調整する。
【００５３】
オフセット補償部２００もまた、前記オンダイターミネーション制御部１００の出力電圧からオフセット電圧値Ｖｏｓを検出して前記キャパシタＣＣに保存し、保存されたオフセット電圧値を相殺した電圧と既に設定された基準電圧ｖｒｅｆとを比較する。
【００５４】
ラッチ３００は、オフセット補償部２００の出力を一定時間保存する。
【００５５】
前記カウンタ４００は、前記ラッチ３００の出力をカウントし、前記第１コード信号ｃｏｄｅ＜０：４＞を増加又は減少させて、第２コード信号ｎｃｏｄｅ＜０：４＞を生成及び出力する。
【００５６】
前記駆動制御部５００は、複数のＮＭＯＳドライバから構成される。前記駆動制御部５００は、複数の抵抗Ｒ１２〜Ｒ１６と複数のＮＭＯＳトランジスタＮ１〜Ｎ５を備える。複数の抵抗Ｒ１２〜Ｒ１６はオンダイターミネーション制御部１００に接続して、複数のＮＭＯＳトランジスタＮ１〜Ｎ５には前記複数の抵抗Ｒ１２〜Ｒ１６とそのドレインとが各々対応して接続する。また、複数のＮＭＯＳトランジスタＮ１〜Ｎ５のソース端子は接地電圧に共通して接続する。複数のＮＭＯＳトランジスタＮ１〜Ｎ５は、各ゲート端子を通して第２コード信号ｎｃｏｄｅ＜０：４＞を印加して、前記第２コード信号ｎｃｏｄｅ＜０：４＞により該当する第２トランジスタ部Ｎ１〜Ｎ５が選択的にターンオン／ターンオフされて出力抵抗値を調整する。
【００５７】
このような構成を有する図６の実施形態は、オフセット補正されたコード信号ｃｏｄｅ＜０：４＞を用いてＮＭＯＳ駆動部を較正するための第２のコード信号ｎｃｏｄｅ＜０：４＞を生成する。このような図６の実施形態でオフセット補償、すなわちオフセット除去動作を通したオンダイターミネーション較正動作は前述した図２と同一であるため、その詳細な動作の説明は省略することにする。
【００５８】
ただし、図６の実施形態は、オンダイターミネーション抵抗値を制御した後で、生成されたコード信号ｎｃｏｄｅ＜０：４＞を増加又は減少させるようにする。このようなコード信号ｎｃｏｄｅ＜０：４＞は、駆動制御部５００のに入力され、ＮＭＯＳトランジスタＮ１〜Ｎ５の中で該当するＮＭＯＳトランジスタがターンオン／ターンオフされて、ＮＭＯＳ駆動部の補正のための抵抗値が調節される。
【産業上の利用可能性】
【００５９】
オンダイターミネーションの調整時に比較器に入力されるオフセット電圧を除去することによって、オンダイターミネーションの較正正確度を向上させることができる。これに伴い、高速の出力動作を必要とする次世代メモリの具現を可能にする。
【００６０】
オンダイターミネーション回路で生成されたコード信号を用いて、ＮＭＯＳ駆動部を補正して正確なドライバの値を生成することによって、結果的に動作周波数を向上させることができる。この結果、電流特性が改善されて、半導体装置の信頼性が確保される。
【００６１】
それと同時に、本発明の好ましい実施形態は例示の目的のためのものであり、当業者であれば添付した特許請求の範囲の技術的思想とその範囲を通じて多様な修正、変更、代替、及び付加が可能であり、このような修正変更などは本発明の範囲に属する。
【符号の説明】
【００６２】
４０…カウンタ
１００…オンダイターミネーション制御部
２００…オフセット補償部
２１０…比較器
３００…ラッチ
４００…カウンタ
５００…駆動制御部
【技術分野】
【０００１】
本発明は、オンダイターミネーション（On-die termination）制御装置に関するものであり、特に較正正確度（calibration accuracy）を改善することができるオンダイターミネーション制御装置に関するものである。
【背景技術】
【０００２】
半導体装置の動作速度が高速化されることに伴い、半導体装置間にインターフェースする信号のスイング幅が次第に小さくなってきている。その理由は信号伝送にかかる遅延時間を最小化するためである。しかし、信号のスイング幅が小さくなるほど外部ノイズに対する影響は増加して、インターフェース端においてインピーダンスのミスマッチ（不整合）による信号の反射もまた深刻になる。インピーダンスのミスマッチは、外部ノイズや電源電圧の変動、動作温度の変化、製造工程の変化などに起因して発生する。
【０００３】
インピーダンスのミスマッチが発生するとデータの高速伝送が難しくなり、半導体装置のデータ出力端から出力される出力データが歪曲され得る。すなわち、抵抗が適切に整合されない場合、伝送される信号が反射して信号伝送のエラーが発生する可能性が大きい。
【０００４】
また、外部に固定抵抗を印加する場合には集積回路の老化や温度変化、あるいは製造工程上の差によって適切に整合され得ない。したがって、受信側の半導体装置が歪曲された出力信号を入力端に受信する場合に、セットアップ／ホールドフェイル、又は入力レベルの判断ミスなどの問題が頻繁に引き起こされる。
【０００５】
これに伴い、最近では外部基準抵抗と比較して抵抗値が同じようになるために、並列接続された複数のトランジスタの中でターンオンされるトランジスタの数を調節することによって、ターミネーション端の抵抗を調整する技術が提示されている。
【０００６】
一方、動作速度の高速化が要求される半導体装置は、オンチップターミネーション（On-Chip Termination）、又はオンダイターミネーションと呼ばれるインピーダンスマッチング回路を集積回路チップ（IC chip）内のパッドの近くに採用する。このようなオンダイターミネーション制御装置に対する技術は、アメリカ合衆国登録特許第６,８０９,５４６号などに開示されている。特に、ＤＤＲメモリ装置のデータ伝送速度をより早く制御するために、様々な新しい概念が追加されている。この中でターミネーション端の抵抗は素子間の信号伝送を円滑にするために必要である。
【０００７】
図１は、このような従来のオンダイターミネーション制御装置に関する構成図である。
従来のオンダイターミネーション制御装置は、オンダイターミネーション（ODT;On-Die Termination）制御部１０と、外部抵抗Ｒ５と、比較器２０と、ラッチ３０と、カウンタ４０とを備える。
【０００８】
ここで、オンダイターミネーション制御部１０は、複数のＰＭＯＳトランジスタＰ０〜Ｐ４と、前記複数のＰＭＯＳトランジスタＰ０〜Ｐ４に対応して接続した複数の抵抗Ｒ０〜Ｒ４を備える。複数のＰＭＯＳトランジスタＰ０〜Ｐ４は、各ゲート端子を通してコード信号＜０：４＞が印加される。外部抵抗Ｒ５は、オンダイターミネーション制御部１０と接地電圧端との間に接続して、前記外部抵抗Ｒ５はＤＤＲ２以上のメモリ分野においてＺＱ抵抗として称されることもある。
【０００９】
比較器２０は、ポジティブ端子（＋）を通じてノード（Ａ）の出力を印加し、ネガティブ端子（−）を通じてＶＤＤ／２値を有する基準電圧ｖｒｅｆを印加する。
【００１０】
ラッチ３０は、比較器２０の出力をラッチする。
カウンタ４０は、ラッチ３０の出力をカウントしてコード信号ｃｏｄｅ＜０：４＞を出力する。
【００１１】
このような構成を有する従来のオンダイターミネーション制御装置の動作を説明すると、次の通りである。
【００１２】
まず、比較器２０は、オンダイターミネーション制御部１０の出力と基準電圧ｖｒｅｆを比較して、論理ハイ信号又は論理ロー信号を出力する。
【００１３】
例えば、オンダイターミネーション制御部１０の抵抗値が外部抵抗Ｒ５より小さい場合、ノード（Ａ）の値が基準電圧ｖｒｅｆより大きくなり、結果的にラッチ３０の出力端のノード（Ｂ）がハイとなる。そして、ノード（Ｂ）がハイとなる場合、カウンタ４０の５ビットコード信号ｃｏｄｅ＜０：４＞の中で最下位ビットＬＳＢ（Least Significant Bit）コードが「１」増加するようになる。これに伴い、オンダイターミネーション制御部１０のＰＭＯＳトランジスタＰ０〜Ｐ４の中で、前記コード値が１増加したことに該当するＰＭＯＳトランジスタがターンオフされ、オンダイターミネーション抵抗値が増加する。
【００１４】
反面、オンダイターミネーション制御部１０の抵抗値が外部抵抗Ｒ５より大きい場合、ノード（Ａ）の値が基準電圧ｖｒｅｆより小さくなり、結果的にラッチ３０の出力端のノード（Ｂ）がローとなる。また、ノード（Ｂ）がローとなる場合、カウンタ４０の５ビットコード信号ｃｏｄｅ＜０：４＞の中で最下位ビットＬＳＢコードが「１」減少するようになる。これに伴い、オンダイターミネーション制御部１０のＰＭＯＳトランジスタＰ０〜Ｐ４の中で前記コード値が１減少したことに該当するＰＭＯＳトランジスタがターンオンされ、オンダイターミネーション抵抗値が減少する。
【００１５】
このような方式でオンダイターミネーション抵抗値が減少したり、又は増加したりすることによって、外部抵抗Ｒ５の抵抗値とオンダイターミネーション抵抗値が等しくなる。
【００１６】
ところで、このような従来のオンダイターミネーション制御装置は、比較器２０のポジティブ端子（＋）にオフセット電圧Ｖｏｓが存在するようになる。そして「ノード（Ａ）の電圧＋オフセット電圧Ｖｏｓ」に該当する電圧が比較器２０に伝えられる。それに伴い、比較器２０は、オフセット電圧Ｖｏｓが含まれたノード（Ａ）の電圧と基準電圧ｖｒｅｆとを比較するようになり、実際の外部抵抗Ｒ５とは異なるオンダイターミネーション抵抗値を設定するようになる。
【００１７】
そうすると、外部抵抗と一致する正確なオンダイターミネーションを具現できなくなり、オンダイターミネーション較正の正確度が信頼できなくなる。また、オンダイターミネーションとドライバの電流消費特性（current characteristics）を改善できなくなり、結果的に高周波数の動作を要する高速メモリの具現に対して阻害要素として作用するという問題点が発生する。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】アメリカ合衆国登録特許第６,８０９,５４６号
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明の目的は、較正正確度が改善されたオンダイターミネーション制御装置を提供することにある。
【００２０】
また、本発明の他の目的は、オフセット電圧による誤動作を防止することができるオンダイターミネーション制御装置を提供することにある。
【００２１】
また、本発明の他の目的は、オンダイターミネーション制御装置で生成されたコード信号を用いて、ＮＭＯＳ駆動部を補正して正確なドライバの値を生成することができるようにすることにある。
【課題を解決するための手段】
【００２２】
前記目的を達成するための本発明の一態様に係わるオンダイターミネーション制御装置は、コード信号に応じて該当するトランジスタがターンオン／ターンオフされて、オンダイターミネーション抵抗値を外部抵抗値と同一に調整するオンダイターミネーション制御部と、第１パルス信号の活性化時に前記オンダイターミネーション制御部の出力電圧から比較器のオフセット電圧値を検出してキャパシタに保存し、第２パルス信号の活性化時に保存された前記オフセット電圧値を相殺した後、前記オンダイターミネーション制御部の出力電圧と既に設定された基準電圧とを比較して出力するオフセット補償部と、第3パルス信号の活性化時に前記オフセット補償部の出力を一定時間保存するラッチと、前記第3パルス信号の活性化時に前記ラッチの出力をカウントして前記コード信号を増加又は減少させるカウンタとを含み、前記オフセット補償部は、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較し、前記ラッチ及び前記カウンタは、前記第２パルス信号の活性化区間内において活性化状態に制御される第３パルス信号に応じて活性化制御されることを特徴とする。
【００２３】
前記オンダイターミネーション制御部は、ソース端子を通して電源電圧が印加され、各ゲート端子を通して前記コード信号が印加される複数のＰＭＯＳトランジスタと、前記複数のＰＭＯＳトランジスタのドレイン端子と各々対応して接続した複数の抵抗とを含むことが好ましい。
【００２４】
前記オフセット補償部は、第１パルス信号の活性化時にネガティブフィードバックループを形成して、前記オフセット電圧値を前記キャパシタに保存して、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較することが好ましい。
【００２５】
前記第１パルス信号は、前記オフセット補償部をプレチャージするための信号であり、前記第２パルス信号は、前記第１パルス信号の非活性化区間において活性化される信号であることを特徴とする。
【００２６】
前記オフセット補償部は、前記第２パルス信号の活性化時にオンダイターミネーション制御部の出力と前記基準電圧とを比較する比較器と、前記オンダイターミネーション制御部と前記比較器との間に接続した前記キャパシタと、前記第１パルス信号の活性化時に前記キャパシタに前記オフセット電圧値を保存して前記比較器に前記基準電圧と前記オフセット電圧値とを合算した値を出力し、前記第２パルス信号の活性化時に前記基準電圧と前記オフセット電圧値を相殺した前記オンダイターミネーション制御部の出力を前記比較器に出力するスイッチング部とを含んで構成することが好ましい。
【００２７】
前記比較器は、前記第１パルス信号の活性化時にユニットゲインを有し、出力端を通して前記基準電圧と前記オフセット電圧値とを合算した値を出力することを特徴とする。
【００２８】
前記スイッチング部は、前記第２パルス信号と前記第２パルス信号の反転信号とによりスイッチング制御されて、前記基準電圧を第１ノードに出力する第１伝送ゲートと、前記第２パルス信号と前記第２パルス信号の反転信号に応じてスイッチング制御されて、前記オンダイターミネーション制御部の出力を第２ノードに出力する第２伝送ゲートと、前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記第１ノードと前記第２ノードを選択的に接続する第３伝送ゲートと、前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記キャパシタの出力端と前記基準電圧の印加端との間の接続を選択的に制御する第４伝送ゲートと、前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記比較器の出力端と前記比較器のネガティブ端子との間の接続を選択的に制御する第５伝送ゲートとを含んで構成することが好ましい。
【００２９】
本発明の他の態様に係わるオンダイターミネーション制御装置は、第１コード信号に応じて該当する第１トランジスタ部が選択的にターンオン／ターンオフされて、オンダイターミネーション抵抗値を調整するオンダイターミネーション制御部と、第１パルス信号の活性化時に前記オンダイターミネーション制御部の出力電圧から比較器のオフセット電圧値を検出してキャパシタに保存し、第２パルス信号の活性化時に保存された前記オフセット電圧値を相殺した後、 前記オンダイターミネーション制御部の出力電圧と既に設定された基準電圧とを比較して出力するオフセット補償部と、第３パルス信号の活性化時に前記オフセット補償部の出力を一定時間保存するラッチと、前記第３パルス信号の活性化時に前記ラッチの出力をカウントして前記第１コード信号を増加又は減少させて第２コード信号を出力するカウンタと、前記第２コード信号に応じて該当する第２トランジスタ部が選択的にターンオン／ターンオフされて、出力抵抗値を調整する駆動制御部とを含み、前記オフセット補償部は、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較し、前記ラッチ及び前記カウンタは、前記第２パルス信号の活性化区間内において活性化状態に制御される第３パルス信号に応じて活性化制御されることを特徴とする。
【００３０】
前記駆動制御部は、前記オンダイターミネーション制御部に接続した複数の第２抵抗と、ソース端子を通して接地電圧に共通に接続し、各ゲート端子を通して前記第２コード信号が印加され、ドレイン端子が前記複数の第２抵抗と各々接続した複数のＮＭＯＳトランジスタとを含むことを特徴とする。
【００３１】
本発明のまた他の態様に係わるオンダイターミネーション制御装置はコード信号に応じて該当するトランジスタがターンオン／ターンオフされて、オンダイターミネーション抵抗値を外部抵抗値と同一に調整するオンダイターミネーション制御部と、前記オンダイターミネーション制御部に接続した外部抵抗と、前記オンダイターミネーション制御部の出力ノードに接続され、前記オフセット電圧相殺手段は、第１パルス信号の活性化時にネガティブフィードバックループを形成して前記オフセット電圧値をキャパシタに保存し、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較するオフセット電圧相殺手段と、基準電圧を一方の入力端子に入力し、他方の入力端子には前記オフセット電圧相殺手段が接続して、各入力端子に入力される電圧値を比較する比較器と、前記比較器の出力信号をラッチして、前記カウンタに伝送するラッチと、前記比較器の出力信号を用いて前記コード信号を増加又は減少させるカウンタとを含み、前記オフセット補償部は、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較し、前記カウンタは、前記第２パルス信号の活性化区間内において活性化状態に制御される第３パルス信号に応じて活性化制御されることを特徴とする。
【発明の効果】
【００３２】
本発明によればＯＤＴの調整時に比較器に入力されるオフセット電圧値を、キャパシタを通して補償する。これに伴い、外部抵抗値とオンダイターミネーション値とを一致させることによって、電流特性を向上させることができる。
【図面の簡単な説明】
【００３３】
【図１】従来のオンダイターミネーション制御装置に関する構成図である。
【図２】本発明に係わるオンダイターミネーション制御装置を説明するための構成図である。
【図３】図２のオフセット補償部に関する各パルス波形図である。
【図４】図２のオフセット補償部に関する動作を説明するための図面である。
【図５】図２のオフセット補償部に関する動作を説明するための図面である。
【図６】本発明の他の実施形態に係わるオンダイターミネーション制御装置を説明するための構成図である。
【図７】本発明に係わるオンダイターミネーション制御装置の変更例を示す構成図である。
【発明を実施するための形態】
【００３４】
以下、添付した図面を参照して本発明の実施形態について詳細に説明する。
図２を参照すると、本発明のオンダイターミネーション制御装置は、オンダイターミネーション制御部１００と、外部抵抗Ｒ１１と、オフセット補償部２００と、ラッチ３００と、カウンタ４００とを含む。
【００３５】
前記オンダイターミネーション制御部１００は、複数のＰＭＯＳトランジスタＰ５〜Ｐ９と、複数の抵抗Ｒ６〜Ｒ１０とを備える。複数のＰＭＯＳトランジスタＰ５〜Ｐ９の各ソース端子は電源電圧端に共通に接続して、各ゲート端子を通して、コード信号＜０：４＞を印加する。
【００３６】
そして、複数の抵抗Ｒ６〜Ｒ１０は、複数のＰＭＯＳトランジスタＰ５〜Ｐ９のドレイン端子と各々対応して接続する。また、外部抵抗Ｒ１１は、オンダイターミネーション制御部１００と接地電圧端との間に接続する。このようなオンダイターミネーション制御部１００は、前記コード信号＜０：４＞により該当するトランジスタＰ５〜Ｐ９をターンオン／ターンオフさせ、オンダイターミネーション抵抗値を外部抵抗値と同一に調整する。
外部抵抗Ｒ１１は、前記オンダイターミネーション制御部１００に接続する。
【００３７】
オフセット補償部２００は、複数の伝送ゲートＴ１〜Ｔ５と、キャパシタＣＣと、比較器２１０とを備える。本実施形態では、前記比較器２１０が前記オフセット補償部２００に含まれているが、これはパルス信号の活性化により比較器２１０の出力電圧がオフセット補償動作に利用されるため、そのように示したものである。しかし、本発明の技術的範疇を考慮すると、オフセット補償部は図２のブロック２００で表示された構成以外にもいくらでも多様な変形ができる。例を挙げると、図７に示すように、オフセット補償において比較器２１０の出力を利用せず、オフセット補償部を比較器２１０の入力端にのみ設置する回路構成も可能である。
【００３８】
前記オフセット補償部２００を構成する伝送ゲート（Transmission gate）Ｔ１は、パルス信号ｐｕｌｓｅｉ、ｐｕｌｓｅｉｂの状態によりＶＤＤ／２の値を有する基準電圧ｖｒｅｆを選択的に出力する。伝送ゲートＴ２は、伝送ゲートＴ１と同時にターンオン／ターンオフされ、パルス信号ｐｕｌｓｅｉ、ｐｕｌｓｅｉｂの状態によりノード（Ｃ）の信号を選択的に出力する。この時、パルス信号ｐｕｌｓｅｉｂは、パルス信号ｐｕｌｓｅｉと位相が反対の信号である。伝送ゲートＴ３は、パルス信号ｐｕｌｓｅｐ、ｐｕｌｓｅｐｂの状態により、ノード（Ｄ）とノード（Ｅ）に選択的に接続する。ここで、伝送ゲートＴ３は、オフセット補償のためのネガティブフィードバックループを形成するために備えられる。オフセット補償（offset compensation）のためのキャパシタＣＣは、ノード（Ｅ）とノード（Ｆ）との間に接続する。また、伝送ゲートＴ４は、パルス信号ｐｕｌｓｅｐ、ｐｕｌｓｅｐｂの状態により基準電圧ｖｒｅｆをノード（Ｆ）に選択的に出力する。ここで、伝送ゲートＴ４は、ネガティブフィードバックループに基準電圧ｖｒｅｆを印加するために備えられる。伝送ゲートＴ５は、パルス信号ｐｕｌｓｅｐ、ｐｕｌｓｅｐｂの状態により比較器２１０の出力をノード（Ｄ）に選択的に出力する。この時、パルス信号ｐｕｌｓｅｐｂは、パルス信号ｐｕｌｓｅｐと位相が反対の信号である。また、比較器２１０は、ポジティブ端子（＋）を通じてノード（Ｇ）の出力を印加し、ネガティブ端子（−）を通じてノード（Ｄ）の出力を印加する。ここで、比較器２１０は、一般的な差動増幅器（Differential amplifier）から構成される。
【００３９】
このようなオフセット補償部２００は、前記オンダイターミネーション制御部１００の出力電圧からオフセット電圧値を検出して前記キャパシタＣＣに保存し、前記保存されたオフセット電圧値を相殺した電圧と既に設定された基準電圧Ｖｒｅｆとを比較する。このようなオフセット補償部２００は、オン／オフ機能を行うスイッチとして伝送ゲートを用い、また前記伝送ゲートを制御するパルス信号及びその反転パルス信号を用いることによって信号の伝送時にキャパシタのカップリングによるノイズを最小化することができる。専有面積などのために前記スイッチをＮＭＯＳトランジスタで構成することもできるが、そうすると信号に対するカップリングノイズを引き起こすことになるため、スイッチとして伝送ゲートを用いることが好ましい。
【００４０】
ラッチ３００は、前記オフセット補償部２００の出力を一定時間保存する。このようなラッチ３００は、パルス信号ｐｕｌｓｅｃにより比較器２１０の出力をラッチする。カウンタ４００は、ラッチ３００の出力をカウントし、コード信号ｃｏｄｅ＜０：４＞を出力する。
【００４１】
このような構成を有する本発明の動作過程を図３〜図５を参照して説明すれば次の通りである。
【００４２】
まず、本発明のオンダイターミネーション制御装置のオフセット補償部２００とラッチ３００とカウンタ４００とを駆動するために、３個のパルスが必要で、前記３個のパルス信号の波形特性は図３のようになる。
【００４３】
図３を参照すると、パルス信号ｐｕｌｓｅｐはオフセット補償部２００をプレチャージするためのパルスである。
【００４４】
まず、パルス信号ｐｕｌｓｅｐが活性化されてパルス信号ｐｕｌｓｅｉが非活性化される場合、図４に示すように比較器２１０の入力が遮断され、比較器２１０はユニティゲインを有するネガティブフィードバックループで動作する。すなわち、パルス信号ｐｕｌｓｅｐが活性化されてパルス信号ｐｕｌｓｅｉが非活性化される場合、伝送ゲートＴ１、Ｔ２がターンオフされ、伝送ゲートＴ３〜Ｔ５がターンオンされる。これに伴い、比較器２１０のポジティブ端子（＋）には「基準電圧ｖｒｅｆ＋オフセット電圧Ｖｏｓ」に該当する電圧が印加される。前記比較器２１０がユニティゲインを有するようになり、比較器２１０の出力がポジティブ端子（＋）と同一の「基準電圧ｖｒｅｆ＋オフセット電圧Ｖｏｓ」となる。これに伴い、前記キャパシタＣＣには、基準電圧ｖｒｅｆと「基準電圧ｖｒｅｆ＋オフセット電圧Ｖｏｓ」との差である「−オフセット電圧」、すなわち「−Ｖｏｓ」が保存される。
【００４５】
一方、パルス信号ｐｕｌｓｅｉ（図３参照）は、パルス信号ｐｕｌｓｅｐが活性化されない区間において活性化される制御信号である。これに伴い、パルス信号ｐｕｌｓｅｐがローになればパルス信号ｐｕｌｓｅｉがハイになり、比較器２１０を通した比較動作が行われる。
【００４６】
すなわち、パルス信号ｐｕｌｓｅｐがローであり、パルス信号ｐｕｌｓｅｉがハイになれば、伝送ゲートＴ１、Ｔ２がターンオンされ、伝送ゲートＴ３〜Ｔ５がターンオフされる。これに伴い、図５の回路のように、比較器２１０のネガティブ（−）入力端に基準電圧ｖｒｅｆが印加されて、ノード（Ｃ）と比較器２１０のポジティブ（＋）入力端にキャパシタＣＣが接続する。これに伴い、キャパシタＣＣに「以前の保存値」である−オフセット電圧、すなわち−Ｖｏｓが加えられるようになり、同時にキャパシタＣＣと比較器２１０との間にはオフセット電圧Ｖｏｓが存在するため、互いに値が相殺するようになる。したがって、オフセット電圧Ｖｏｓは、キャパシタに保存された−Ｖｏｓによって相殺されて、結果的に純粋にノード（Ｃ）の電圧値のみが基準電圧Ｖｒｅｆと比較される。このように比較器２１０の比較動作時にオフセット電圧値を除去した純粋なオンダイターミネーション値だけが、外部抵抗値と互いに比較が可能になる。
【００４７】
また、前記パルス信号ｐｕｌｓｅｃは、パルス信号ｐｕｌｓｅｉが活性化状態である区間内において活性化される信号である。したがって、パルス信号ｐｕｌｓｅｃが活性化されれば、比較された結果値がラッチ３００によってラッチされ、カウンタ４００の出力であるコード信号ｃｏｄｅ＜０：４＞の値が変化する。すなわち、比較器２１０は、オンダイターミネーション制御部１００の出力と基準電圧ｖｒｅｆとを比較して、ハイ又はロー信号を出力する。
【００４８】
例えば、オンダイターミネーション制御部１００の抵抗値が外部抵抗Ｒ１１より小さい場合、ノード（Ｃ）の値が基準電圧ｖｒｅｆより大きくなり、ノード（Ｈ）はハイとなる。前記ノード（Ｈ）がハイになる場合、カウンタ４００の５ビットコード信号ｃｏｄｅ＜０：４＞の中で最下位ビットＬＳＢコードが１増加するようになる。これに伴い、オンダイターミネーション制御部１００のＰＭＯＳトランジスタＰ５〜Ｐ９の中で増加したコード値に該当するＰＭＯＳトランジスタがターンオフされ、オンダイターミネーション抵抗値が増加する。
【００４９】
一方、オンダイターミネーション制御部１００の抵抗値が外部抵抗Ｒ１１より大きい場合、ノード（Ｃ）の値が基準電圧ｖｒｅｆより小さくなり、ノード（Ｈ）がローとなる。前記ノード（Ｈ）がローになる場合、カウンタ４００の５ビットコード信号ｃｏｄｅ＜０：４＞の中で最下位ビットＬＳＢコードが１減少するようになる。これに伴い、オンダイターミネーション制御部１００のＰＭＯＳトランジスタＰ５〜Ｐ９の中で減少したコード値に該当するＰＭＯＳトランジスタがターンオンされ、オンダイターミネーション抵抗値が減少する。
【００５０】
このような方式でオンダイターミネーション抵抗値が減少したり、又は増加したりして、外部抵抗Ｒ１１の抵抗値とオンダイターミネーション抵抗値とが等しくなる。ここで本発明の構成を通して、外部抵抗Ｒ１１の抵抗値とオンダイターミネーション抵抗値とが等しくなるまで較正することは、その信頼度が非常に優れたものになり、これは前述した通りオフセット電圧が除去されることによるものであることは当然の技術的事実である。
【００５１】
図６は、本発明の他の実施形態に係わるオンダイターミネーション制御装置を示す構成図である。
図６を参照すると、オンダイターミネーション制御装置は、オンダイターミネーション制御部１００と、オフセット補償部２００と、ラッチ３００と、カウンタ４００と、駆動制御部５００とを含む。すなわち、本実施形態のオンダイターミネーション制御装置は、先に説明した第１実施形態での外部抵抗Ｒ１１の代わりに複数のＮＭＯＳドライバＮ１〜Ｎ５を採用したものである。
【００５２】
前記オンダイターミネーション制御部１００は、先に説明した実施形態と同様に、第１コード信号ｃｏｄｅ＜０：４＞により該当する第１トランジスタ部が選択的にターンオン／ターンオフされ、オンダイターミネーション抵抗値を調整する。
【００５３】
オフセット補償部２００もまた、前記オンダイターミネーション制御部１００の出力電圧からオフセット電圧値Ｖｏｓを検出して前記キャパシタＣＣに保存し、保存されたオフセット電圧値を相殺した電圧と既に設定された基準電圧ｖｒｅｆとを比較する。
【００５４】
ラッチ３００は、オフセット補償部２００の出力を一定時間保存する。
【００５５】
前記カウンタ４００は、前記ラッチ３００の出力をカウントし、前記第１コード信号ｃｏｄｅ＜０：４＞を増加又は減少させて、第２コード信号ｎｃｏｄｅ＜０：４＞を生成及び出力する。
【００５６】
前記駆動制御部５００は、複数のＮＭＯＳドライバから構成される。前記駆動制御部５００は、複数の抵抗Ｒ１２〜Ｒ１６と複数のＮＭＯＳトランジスタＮ１〜Ｎ５を備える。複数の抵抗Ｒ１２〜Ｒ１６はオンダイターミネーション制御部１００に接続して、複数のＮＭＯＳトランジスタＮ１〜Ｎ５には前記複数の抵抗Ｒ１２〜Ｒ１６とそのドレインとが各々対応して接続する。また、複数のＮＭＯＳトランジスタＮ１〜Ｎ５のソース端子は接地電圧に共通して接続する。複数のＮＭＯＳトランジスタＮ１〜Ｎ５は、各ゲート端子を通して第２コード信号ｎｃｏｄｅ＜０：４＞を印加して、前記第２コード信号ｎｃｏｄｅ＜０：４＞により該当する第２トランジスタ部Ｎ１〜Ｎ５が選択的にターンオン／ターンオフされて出力抵抗値を調整する。
【００５７】
このような構成を有する図６の実施形態は、オフセット補正されたコード信号ｃｏｄｅ＜０：４＞を用いてＮＭＯＳ駆動部を較正するための第２のコード信号ｎｃｏｄｅ＜０：４＞を生成する。このような図６の実施形態でオフセット補償、すなわちオフセット除去動作を通したオンダイターミネーション較正動作は前述した図２と同一であるため、その詳細な動作の説明は省略することにする。
【００５８】
ただし、図６の実施形態は、オンダイターミネーション抵抗値を制御した後で、生成されたコード信号ｎｃｏｄｅ＜０：４＞を増加又は減少させるようにする。このようなコード信号ｎｃｏｄｅ＜０：４＞は、駆動制御部５００のに入力され、ＮＭＯＳトランジスタＮ１〜Ｎ５の中で該当するＮＭＯＳトランジスタがターンオン／ターンオフされて、ＮＭＯＳ駆動部の補正のための抵抗値が調節される。
【産業上の利用可能性】
【００５９】
オンダイターミネーションの調整時に比較器に入力されるオフセット電圧を除去することによって、オンダイターミネーションの較正正確度を向上させることができる。これに伴い、高速の出力動作を必要とする次世代メモリの具現を可能にする。
【００６０】
オンダイターミネーション回路で生成されたコード信号を用いて、ＮＭＯＳ駆動部を補正して正確なドライバの値を生成することによって、結果的に動作周波数を向上させることができる。この結果、電流特性が改善されて、半導体装置の信頼性が確保される。
【００６１】
それと同時に、本発明の好ましい実施形態は例示の目的のためのものであり、当業者であれば添付した特許請求の範囲の技術的思想とその範囲を通じて多様な修正、変更、代替、及び付加が可能であり、このような修正変更などは本発明の範囲に属する。
【符号の説明】
【００６２】
４０…カウンタ
１００…オンダイターミネーション制御部
２００…オフセット補償部
２１０…比較器
３００…ラッチ
４００…カウンタ
５００…駆動制御部
【特許請求の範囲】
【請求項１】
コード信号に応じて該当するトランジスタがターンオン／ターンオフされて、オンダイターミネーション抵抗値を外部抵抗値と同一に調整するオンダイターミネーション制御部と、
第１パルス信号の活性化時に前記オンダイターミネーション制御部の出力電圧から比較器のオフセット電圧値を検出してキャパシタに保存し、第２パルス信号の活性化時に保存された前記オフセット電圧値を相殺した後、 前記オンダイターミネーション制御部の出力電圧と既に設定された基準電圧とを比較して出力するオフセット補償部と、
第３パルス信号の活性化時に前記オフセット補償部の出力を一定時間保存するラッチと、
前記第３パルス信号の活性化時に前記ラッチの出力をカウントして前記コード信号を増加又は減少させるカウンタとを含み、
前記オフセット補償部は、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較し、
前記ラッチ及び前記カウンタは、前記第２パルス信号の活性化区間内において活性化状態に制御される第３パルス信号に応じて活性化制御される
ことを特徴とするオンダイターミネーション制御装置。
【請求項２】
前記オフセット補償部は、第１パルス信号の活性化時にネガティブフィードバックループを形成して、前記オフセット電圧値を前記キャパシタに保存することを特徴とする請求項１に記載のオンダイターミネーション制御装置。
【請求項３】
前記第１パルス信号は、前記オフセット補償部をプレチャージするための信号であり、前記第２パルス信号は、前記第１パルス信号の非活性化区間において活性化される信号であることを特徴とする請求項２に記載のオンダイターミネーション制御装置。
【請求項４】
前記オフセット補償部は、
前記第２パルス信号の活性化時にオンダイターミネーション制御部の出力と前記基準電圧とを比較する比較器と、
前記オンダイターミネーション制御部と前記比較器との間に接続する前記キャパシタと、
前記第１パルス信号の活性化時に前記キャパシタに前記オフセット電圧値を保存して前記比較器に前記基準電圧と前記オフセット電圧値とを合算した値を出力し、前記第２パルス信号の活性化時に前記基準電圧と前記オフセット電圧値とを相殺した前記オンダイターミネーション制御部の出力を前記比較器に出力するスイッチング手段とを含むことを特徴とする請求項２又は３に記載のオンダイターミネーション制御装置。
【請求項５】
前記スイッチング手段は、
前記第２パルス信号と前記第２パルス信号の反転信号に応じてスイッチング制御されて、前記基準電圧を第１ノードに出力する第１伝送ゲートと、
前記第２パルス信号と前記第２パルス信号の反転信号に応じてスイッチング制御されて、前記オンダイターミネーション制御部の出力を第２ノードに出力する第２伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記第１ノードと前記第２ノードとを選択的に接続する第３伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記キャパシタの出力端と前記基準電圧の印加端との間の接続を選択的に制御する第４伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号とによってスイッチング制御されて、前記比較器の出力端と前記比較器のネガティブ端子との間の接続を選択的に制御する第５伝送ゲートとを含むことを特徴とする請求項４に記載のオンダイターミネーション制御装置。
【請求項６】
第１コード信号に応じて該当する第１トランジスタ部が選択的にターンオン／ターンオフされて、オンダイターミネーション抵抗値を調整するオンダイターミネーション制御部と、
第１パルス信号の活性化時に前記オンダイターミネーション制御部の出力電圧から比較器のオフセット電圧値を検出してキャパシタに保存し、第２パルス信号の活性化時に保存された前記オフセット電圧値を相殺した後、 前記オンダイターミネーション制御部の出力電圧と既に設定された基準電圧とを比較して出力するオフセット補償部と、
第３パルス信号の活性化時に前記オフセット補償部の出力を一定時間保存するラッチと、
前記第３パルス信号の活性化時に前記ラッチの出力をカウントして前記第１コード信号を増加又は減少させて第２コード信号を出力するカウンタと、
前記第２コード信号に応じて該当する第２トランジスタ部が選択的にターンオン／ターンオフされて、出力抵抗値を調整する駆動制御部とを含み、
前記オフセット補償部は、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較し、
前記ラッチ及び前記カウンタは、前記第２パルス信号の活性化区間内において活性化状態に制御される第３パルス信号に応じて活性化制御される
ことを特徴とするオンダイターミネーション制御装置。
【請求項７】
前記オンダイターミネーション制御部は、
共通ソース端子を通して電源電圧が印加され、共通ゲート端子を通して前記第１コード信号が印加される複数のＰＭＯＳトランジスタと、
前記複数のＰＭＯＳトランジスタのドレイン端子と各々接続した複数の第１抵抗とを含むことを特徴とする請求項６に記載のオンダイターミネーション制御装置。
【請求項８】
前記駆動制御部は、
前記オンダイターミネーション制御部に接続した複数の第２抵抗と、
ソース端子を通して接地電圧に共通に接続して、各ゲート端子を通して前記第２コード信号が印加され、ドレイン端子が前記複数の第２抵抗と各々接続した複数のＮＭＯＳトランジスタとを含むことを特徴とする請求項６に記載のオンダイターミネーション制御装置。
【請求項９】
前記オフセット補償部は、第１パルス信号の活性化時にネガティブフィードバックループを形成して前記オフセット電圧値を前記キャパシタに保存することを特徴とする請求項６に記載のオンダイターミネーション制御装置。
【請求項１０】
前記オフセット補償部は、
前記第２パルス信号の活性化時にオンダイターミネーション制御部の出力又は駆動制御部の出力と前記基準電圧とを比較する比較器と、
前記オンダイターミネーション制御部と前記比較器との間に接続した前記キャパシタと、
前記第１パルス信号の活性化時に前記キャパシタに前記オフセット電圧値を保存して前記比較器に前記基準電圧と前記オフセット電圧値とを合算した値を出力し、前記第２パルス信号の活性化時に前記基準電圧と前記オフセット電圧値とを相殺した前記オンダイターミネーション制御部の出力を前記比較器に出力するスイッチング手段とを含むことを特徴とする請求項９に記載のオンダイターミネーション制御装置。
【請求項１１】
前記スイッチング手段は、
前記第２パルス信号と前記第２パルス信号の反転信号に応じてスイッチング制御されて、前記基準電圧を第１ノードに出力する第１伝送ゲートと、
前記第２パルス信号と前記第２パルス信号の反転信号に応じてスイッチング制御されて、前記オンダイターミネーション制御部の出力を第２ノードに出力する第２伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記第１ノードと前記第２ノードを選択的に接続する第３伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記キャパシタの出力端と前記基準電圧の印加端との間の接続を選択的に制御する第４伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記比較器の出力端と前記比較器のネガティブ端子との間の接続を選択的に制御する第５伝送ゲートとを含むことを特徴とする請求項１０に記載のオンダイターミネーション制御装置。
【請求項１２】
前記カウンタは、前記第３パルス信号が一定時間遅れた信号に応じて前記第２パルス信号の活性化区間内において活性化状態に制御されることを特徴とする請求項６に記載のオンダイターミネーション制御装置。
【請求項１３】
コード信号に応じて該当するトランジスタがターンオン／ターンオフされて、オンダイターミネーション抵抗値を外部抵抗値と同一に調整するオンダイターミネーション制御部と、
前記オンダイターミネーション制御部に接続した外部抵抗と、
前記オンダイターミネーション制御部の出力ノードに接続され、前記オフセット電圧相殺手段は、第１パルス信号の活性化時にネガティブフィードバックループを形成して前記オフセット電圧値をキャパシタに保存し、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較するオフセット電圧相殺手段と、
基準電圧を一方の入力端子に入力し、他方の入力端子には前記オフセット電圧相殺手段が接続して、各入力端子に入力される電圧値を比較する比較器と、
前記比較器の出力信号をラッチして、前記カウンタに伝送するラッチと、
前記比較器の出力信号を用いて前記コード信号を増加又は減少させるカウンタとを含み、
前記オフセット補償部は、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較し、
前記カウンタは、前記第２パルス信号の活性化区間内において活性化状態に制御される第３パルス信号に応じて活性化制御される
ことを特徴とするオンダイターミネーション制御装置。
【請求項１４】
前記オンダイターミネーション制御部は、
ソース端子を通して電源電圧が印加され、各ゲート端子を通して前記コード信号が印加される複数のＰＭＯＳトランジスタと、
前記複数のＰＭＯＳトランジスタのドレイン端子と各々対応して接続した複数の抵抗とを含むことを特徴とする請求項１又は１３に記載のオンダイターミネーション制御装置。
【請求項１５】
前記第１パルス信号は、前記オフセット電圧相殺手段をプレチャージさせるための信号であり、前記第２パルス信号は、前記第１パルス信号の非活性化区間において活性化される信号であることを特徴とする請求項１３に記載のオンダイターミネーション制御装置。
【請求項１６】
前記オフセット電圧相殺手段は、
前記オンダイターミネーション制御部と前記比較器との間に接続した前記キャパシタと、
前記第１パルス信号の活性化時に前記キャパシタに前記オフセット電圧値を保存して前記比較器に前記基準電圧と前記オフセット電圧値とを合算した値を出力し、前記第２パルス信号の活性化時に前記基準電圧と前記オフセット電圧値とを相殺した前記オンダイターミネーション制御部の出力を前記比較器に出力するスイッチング手段とを含むことを特徴とする請求項１３に記載のオンダイターミネーション制御装置。
【請求項１７】
前記比較器は、前記第１パルス信号の活性化時にユニットゲインを有し、出力端を通して前記基準電圧と前記オフセット電圧値とを合算した値を出力することを特徴とする請求項４、１３又は１６のいずれかに記載のオンダイターミネーション制御装置。
【請求項１８】
前記スイッチング手段は、
前記第２パルス信号と前記第２パルス信号の反転信号に応じてスイッチング制御されて、前記基準電圧を第１ノードに出力する第１伝送ゲートと、
前記第２パルス信号と前記第２パルス信号の反転信号に応じてスイッチング制御されて、前記オンダイターミネーション制御部の出力を第２ノードに出力する第２伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記第１ノードと前記第２ノードとを選択的に接続する第３伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記キャパシタの出力端と前記基準電圧の印加端との間の接続を選択的に制御する第４伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記比較器の出力端と前記比較器のネガティブ端子との間の接続を選択的に制御する第５伝送ゲートとを含むことを特徴とする請求項１６に記載のオンダイターミネーション制御装置。
【請求項１】
コード信号に応じて該当するトランジスタがターンオン／ターンオフされて、オンダイターミネーション抵抗値を外部抵抗値と同一に調整するオンダイターミネーション制御部と、
第１パルス信号の活性化時に前記オンダイターミネーション制御部の出力電圧から比較器のオフセット電圧値を検出してキャパシタに保存し、第２パルス信号の活性化時に保存された前記オフセット電圧値を相殺した後、 前記オンダイターミネーション制御部の出力電圧と既に設定された基準電圧とを比較して出力するオフセット補償部と、
第３パルス信号の活性化時に前記オフセット補償部の出力を一定時間保存するラッチと、
前記第３パルス信号の活性化時に前記ラッチの出力をカウントして前記コード信号を増加又は減少させるカウンタとを含み、
前記オフセット補償部は、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較し、
前記ラッチ及び前記カウンタは、前記第２パルス信号の活性化区間内において活性化状態に制御される第３パルス信号に応じて活性化制御される
ことを特徴とするオンダイターミネーション制御装置。
【請求項２】
前記オフセット補償部は、第１パルス信号の活性化時にネガティブフィードバックループを形成して、前記オフセット電圧値を前記キャパシタに保存することを特徴とする請求項１に記載のオンダイターミネーション制御装置。
【請求項３】
前記第１パルス信号は、前記オフセット補償部をプレチャージするための信号であり、前記第２パルス信号は、前記第１パルス信号の非活性化区間において活性化される信号であることを特徴とする請求項２に記載のオンダイターミネーション制御装置。
【請求項４】
前記オフセット補償部は、
前記第２パルス信号の活性化時にオンダイターミネーション制御部の出力と前記基準電圧とを比較する比較器と、
前記オンダイターミネーション制御部と前記比較器との間に接続する前記キャパシタと、
前記第１パルス信号の活性化時に前記キャパシタに前記オフセット電圧値を保存して前記比較器に前記基準電圧と前記オフセット電圧値とを合算した値を出力し、前記第２パルス信号の活性化時に前記基準電圧と前記オフセット電圧値とを相殺した前記オンダイターミネーション制御部の出力を前記比較器に出力するスイッチング手段とを含むことを特徴とする請求項２又は３に記載のオンダイターミネーション制御装置。
【請求項５】
前記スイッチング手段は、
前記第２パルス信号と前記第２パルス信号の反転信号に応じてスイッチング制御されて、前記基準電圧を第１ノードに出力する第１伝送ゲートと、
前記第２パルス信号と前記第２パルス信号の反転信号に応じてスイッチング制御されて、前記オンダイターミネーション制御部の出力を第２ノードに出力する第２伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記第１ノードと前記第２ノードとを選択的に接続する第３伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記キャパシタの出力端と前記基準電圧の印加端との間の接続を選択的に制御する第４伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号とによってスイッチング制御されて、前記比較器の出力端と前記比較器のネガティブ端子との間の接続を選択的に制御する第５伝送ゲートとを含むことを特徴とする請求項４に記載のオンダイターミネーション制御装置。
【請求項６】
第１コード信号に応じて該当する第１トランジスタ部が選択的にターンオン／ターンオフされて、オンダイターミネーション抵抗値を調整するオンダイターミネーション制御部と、
第１パルス信号の活性化時に前記オンダイターミネーション制御部の出力電圧から比較器のオフセット電圧値を検出してキャパシタに保存し、第２パルス信号の活性化時に保存された前記オフセット電圧値を相殺した後、 前記オンダイターミネーション制御部の出力電圧と既に設定された基準電圧とを比較して出力するオフセット補償部と、
第３パルス信号の活性化時に前記オフセット補償部の出力を一定時間保存するラッチと、
前記第３パルス信号の活性化時に前記ラッチの出力をカウントして前記第１コード信号を増加又は減少させて第２コード信号を出力するカウンタと、
前記第２コード信号に応じて該当する第２トランジスタ部が選択的にターンオン／ターンオフされて、出力抵抗値を調整する駆動制御部とを含み、
前記オフセット補償部は、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較し、
前記ラッチ及び前記カウンタは、前記第２パルス信号の活性化区間内において活性化状態に制御される第３パルス信号に応じて活性化制御される
ことを特徴とするオンダイターミネーション制御装置。
【請求項７】
前記オンダイターミネーション制御部は、
共通ソース端子を通して電源電圧が印加され、共通ゲート端子を通して前記第１コード信号が印加される複数のＰＭＯＳトランジスタと、
前記複数のＰＭＯＳトランジスタのドレイン端子と各々接続した複数の第１抵抗とを含むことを特徴とする請求項６に記載のオンダイターミネーション制御装置。
【請求項８】
前記駆動制御部は、
前記オンダイターミネーション制御部に接続した複数の第２抵抗と、
ソース端子を通して接地電圧に共通に接続して、各ゲート端子を通して前記第２コード信号が印加され、ドレイン端子が前記複数の第２抵抗と各々接続した複数のＮＭＯＳトランジスタとを含むことを特徴とする請求項６に記載のオンダイターミネーション制御装置。
【請求項９】
前記オフセット補償部は、第１パルス信号の活性化時にネガティブフィードバックループを形成して前記オフセット電圧値を前記キャパシタに保存することを特徴とする請求項６に記載のオンダイターミネーション制御装置。
【請求項１０】
前記オフセット補償部は、
前記第２パルス信号の活性化時にオンダイターミネーション制御部の出力又は駆動制御部の出力と前記基準電圧とを比較する比較器と、
前記オンダイターミネーション制御部と前記比較器との間に接続した前記キャパシタと、
前記第１パルス信号の活性化時に前記キャパシタに前記オフセット電圧値を保存して前記比較器に前記基準電圧と前記オフセット電圧値とを合算した値を出力し、前記第２パルス信号の活性化時に前記基準電圧と前記オフセット電圧値とを相殺した前記オンダイターミネーション制御部の出力を前記比較器に出力するスイッチング手段とを含むことを特徴とする請求項９に記載のオンダイターミネーション制御装置。
【請求項１１】
前記スイッチング手段は、
前記第２パルス信号と前記第２パルス信号の反転信号に応じてスイッチング制御されて、前記基準電圧を第１ノードに出力する第１伝送ゲートと、
前記第２パルス信号と前記第２パルス信号の反転信号に応じてスイッチング制御されて、前記オンダイターミネーション制御部の出力を第２ノードに出力する第２伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記第１ノードと前記第２ノードを選択的に接続する第３伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記キャパシタの出力端と前記基準電圧の印加端との間の接続を選択的に制御する第４伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記比較器の出力端と前記比較器のネガティブ端子との間の接続を選択的に制御する第５伝送ゲートとを含むことを特徴とする請求項１０に記載のオンダイターミネーション制御装置。
【請求項１２】
前記カウンタは、前記第３パルス信号が一定時間遅れた信号に応じて前記第２パルス信号の活性化区間内において活性化状態に制御されることを特徴とする請求項６に記載のオンダイターミネーション制御装置。
【請求項１３】
コード信号に応じて該当するトランジスタがターンオン／ターンオフされて、オンダイターミネーション抵抗値を外部抵抗値と同一に調整するオンダイターミネーション制御部と、
前記オンダイターミネーション制御部に接続した外部抵抗と、
前記オンダイターミネーション制御部の出力ノードに接続され、前記オフセット電圧相殺手段は、第１パルス信号の活性化時にネガティブフィードバックループを形成して前記オフセット電圧値をキャパシタに保存し、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較するオフセット電圧相殺手段と、
基準電圧を一方の入力端子に入力し、他方の入力端子には前記オフセット電圧相殺手段が接続して、各入力端子に入力される電圧値を比較する比較器と、
前記比較器の出力信号をラッチして、前記カウンタに伝送するラッチと、
前記比較器の出力信号を用いて前記コード信号を増加又は減少させるカウンタとを含み、
前記オフセット補償部は、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較し、
前記カウンタは、前記第２パルス信号の活性化区間内において活性化状態に制御される第３パルス信号に応じて活性化制御される
ことを特徴とするオンダイターミネーション制御装置。
【請求項１４】
前記オンダイターミネーション制御部は、
ソース端子を通して電源電圧が印加され、各ゲート端子を通して前記コード信号が印加される複数のＰＭＯＳトランジスタと、
前記複数のＰＭＯＳトランジスタのドレイン端子と各々対応して接続した複数の抵抗とを含むことを特徴とする請求項１又は１３に記載のオンダイターミネーション制御装置。
【請求項１５】
前記第１パルス信号は、前記オフセット電圧相殺手段をプレチャージさせるための信号であり、前記第２パルス信号は、前記第１パルス信号の非活性化区間において活性化される信号であることを特徴とする請求項１３に記載のオンダイターミネーション制御装置。
【請求項１６】
前記オフセット電圧相殺手段は、
前記オンダイターミネーション制御部と前記比較器との間に接続した前記キャパシタと、
前記第１パルス信号の活性化時に前記キャパシタに前記オフセット電圧値を保存して前記比較器に前記基準電圧と前記オフセット電圧値とを合算した値を出力し、前記第２パルス信号の活性化時に前記基準電圧と前記オフセット電圧値とを相殺した前記オンダイターミネーション制御部の出力を前記比較器に出力するスイッチング手段とを含むことを特徴とする請求項１３に記載のオンダイターミネーション制御装置。
【請求項１７】
前記比較器は、前記第１パルス信号の活性化時にユニットゲインを有し、出力端を通して前記基準電圧と前記オフセット電圧値とを合算した値を出力することを特徴とする請求項４、１３又は１６のいずれかに記載のオンダイターミネーション制御装置。
【請求項１８】
前記スイッチング手段は、
前記第２パルス信号と前記第２パルス信号の反転信号に応じてスイッチング制御されて、前記基準電圧を第１ノードに出力する第１伝送ゲートと、
前記第２パルス信号と前記第２パルス信号の反転信号に応じてスイッチング制御されて、前記オンダイターミネーション制御部の出力を第２ノードに出力する第２伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記第１ノードと前記第２ノードとを選択的に接続する第３伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記キャパシタの出力端と前記基準電圧の印加端との間の接続を選択的に制御する第４伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記比較器の出力端と前記比較器のネガティブ端子との間の接続を選択的に制御する第５伝送ゲートとを含むことを特徴とする請求項１６に記載のオンダイターミネーション制御装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−４８４５９（Ｐ２０１３−４８４５９Ａ）
【公開日】平成２５年３月７日（２０１３．３．７）
【国際特許分類】
【出願番号】特願２０１２−２２８３７４（Ｐ２０１２−２２８３７４）
【出願日】平成２４年１０月１５日（２０１２．１０．１５）
【分割の表示】特願２００６−３５５１８５（Ｐ２００６−３５５１８５）の分割
【原出願日】平成１８年１２月２８日（２００６．１２．２８）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年３月７日（２０１３．３．７）
【国際特許分類】
【出願日】平成２４年１０月１５日（２０１２．１０．１５）
【分割の表示】特願２００６−３５５１８５（Ｐ２００６−３５５１８５）の分割
【原出願日】平成１８年１２月２８日（２００６．１２．２８）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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