オンチップ可変インダクタ
【課題】ウェハレベルパッケージにおける再配線層を利用してインダクタを構成することで、Ｑ値を向上させつつ相互インダクタンスを変化させるオンチップ可変インダクタを提供する。
【解決手段】半導体基板１と、半導体基板１上の集積回路層２と、集積回路層２上の絶縁層３と、絶縁層３上の再配線層４とからなるウェハレベルパッケージに提供されるオンチップ可変インダクタである。第１インダクタ１０は、集積回路層２に形成される。第２インダクタ２０は、再配線層４に形成される。電流制御回路４０は、第１インダクタ１０に接続され、第１インダクタ１０に入力する電流振幅及び／又は位相を制御することで、第２インダクタ２０を貫通する磁束を変化させるものである。
【解決手段】半導体基板１と、半導体基板１上の集積回路層２と、集積回路層２上の絶縁層３と、絶縁層３上の再配線層４とからなるウェハレベルパッケージに提供されるオンチップ可変インダクタである。第１インダクタ１０は、集積回路層２に形成される。第２インダクタ２０は、再配線層４に形成される。電流制御回路４０は、第１インダクタ１０に接続され、第１インダクタ１０に入力する電流振幅及び／又は位相を制御することで、第２インダクタ２０を貫通する磁束を変化させるものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はオンチップ可変インダクタに関し、特に、ウェハレベルパッケージに提供されるオンチップ可変インダクタに関する。
【背景技術】
【０００２】
集積回路の高性能化や高集積化、低価格化に伴い、チップサイズ・ＩＣパッケージサイズの縮小化が進んでいる。ＩＣパッケージは、従来のＱＦＰからＢＧＡ、ＣＳＰと縮小化が進み、ＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｉｎｇ）へと発展してきている。ＷＬＰは、シリコン基板上に集積回路を形成した後、ウェハ状態のまま銅等からなる再配線層を形成し、電極端子を形成後に樹脂封止を行いパッケージとして切り離すものである。
【０００３】
一方、電子回路の特性を可変可能とするために、インダクタンスを可変可能な可変インダクタを集積回路に実装することも研究されている。例えば特許文献１に開示の可変インダクタは、複数の薄膜コイルと、これを物理的に動かすアクチュエータとからなるものである。これは、１つの薄膜コイルをアクチュエータで物理的に動かすことで薄膜コイル間の相互インダクタンスを変化させ、複数の薄膜コイル全体のインダクタンスを変化させることにより可変インダクタを実現したものである。
【０００４】
また、特許文献２には、複数のコイルを設けて、分配器によってそれぞれのコイルに流れる電流の分配比を変更可能とすることで、複数のコイルによる相互インダクタンスを可変可能とした可変インダクタが開示されている。
【０００５】
【特許文献１】特開２００６−３０３１２０号公報
【特許文献２】特開２００４−１６５６１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示の可変インダクタは、アクチュエータが必要なため、薄膜コイルを作成したりアクチュエータを作成したりする必要があり、製造プロセスが多岐にわたるものであった。さらに、アクチュエータを作成するにはＭＥＭＳ技術（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）等を用いる必要があり、これらのことから製造コストが高くなるという問題があった。また、コイルをアクチュエータにより物理的に可動させる必要があるため、樹脂封止によるパッケージングが困難であるという問題もあった。さらに、可動部があるため実装や信頼性の確保にも問題があった。
【０００７】
また、特許文献２に開示の可変インダクタは、集積回路に実装することを意図したものであるが、これは複数のインダクタを集積回路層に設けるものであった。即ち、半導体基板上の集積回路層に、スパイラル状に形成された導線によりコイルを複数作成し、これらの複数のコイル導体間に絶縁層を介して構成されるものであった。ここで、集積回路層の絶縁層は、その膜厚には限界があり、数μｍ以下といった薄膜でしか形成できないものであった。このため、コイル導体間が非常に近接してしまうため、コイル間の容量結合が起こり得る。特にコイル間で磁束方向が異なる構成の場合にはこの問題は顕著である。また、容量の増加を考えると集積回路層においては配線を数十μｍ以上の太さにできないため、配線抵抗を低くするのにも限界があった。したがって、従来技術では、コイル間に容量結合が生じたり配線抵抗が高いため、インダクタの性能指数であるＱ値が低下してしまうという問題がある。したがって、高いＱ値の可変インダクタを実現することは困難であった。
【０００８】
本発明は、斯かる実情に鑑み、ウェハレベルパッケージにおける再配線層を利用してインダクタを構成することで、Ｑ値を向上させつつ相互インダクタンスを変化させるオンチップ可変インダクタを提供しようとするものである。
【課題を解決するための手段】
【０００９】
上述した本発明の目的を達成するために、本発明によるオンチップ可変インダクタは、半導体基板と、半導体基板上の集積回路層と、集積回路層上の絶縁層と、絶縁層上の再配線層とからなるウェハレベルパッケージに提供されるオンチップ可変インダクタである。そして、集積回路層に形成される第１インダクタと、再配線層に形成される第２インダクタと、第１インダクタ又は第２インダクタの一方に接続される電流制御回路であって、第１インダクタ又は第２インダクタの一方に入力する電流振幅及び／又は位相を制御することで、第１インダクタ又は第２インダクタの他方を貫通する磁束を変化させる電流制御回路と、を具備するものである。
【００１０】
ここで、絶縁層は、第１インダクタと第２インダクタとの容量結合の影響が無視でき、且つ、第１インダクタ又は第２インダクタの他方を貫通する磁束に影響を及ぼす程度の膜厚を有するものであれば良い。
【００１１】
また、第１インダクタと第２インダクタは、同軸に形成されれば良い。
【００１２】
また、第１インダクタ又は第２インダクタの一方と電流制御回路は、閉回路を構成するものであれば良い。
【００１３】
また、第１インダクタ又は第２インダクタの他方の入力信号を電流制御回路の入力に分岐するものであっても良い。
【００１４】
ここで、電流制御回路は、入力インピーダンスが高いものであれば良い。
【００１５】
また、電流制御回路は、その電流振幅及び／又は位相制御特性に周波数依存性を有し、第１インダクタ又は第２インダクタの一方に入力する信号の周波数を制御することで第１インダクタ又は第２インダクタの他方を貫通する磁束を変化させるものであっても良い。
【００１６】
さらに、集積回路層に形成される第３インダクタと、第３インダクタに接続される第２電流制御回路であって、第３インダクタに入力する電流振幅及び／又は位相を制御することで第１インダクタ又は第２インダクタの他方を貫通する磁束を変化させる第２電流制御回路と、を具備するものであっても良い。
【００１７】
ここで、第１インダクタと第３インダクタは、それぞれ巻線方向又は電流位相が同方向であれば良い。
【００１８】
また、第１インダクタと第３インダクタは、それぞれ巻線方向又は電流位相が逆方向であり、さらに、第１インダクタ又は第２インダクタの他方を貫通する磁束を変化させるために、電流制御回路と第２電流制御回路の何れかを選択するスイッチ手段を有するものであれば良い。
【発明の効果】
【００１９】
本発明のオンチップ可変インダクタには、ウェハレベルパッケージに良好に適用でき、信頼性も高くＱ値も向上させた高性能な可変インダクタを提供可能であるという利点がある。また、本発明のオンチップ可変インダクタには、ＭＥＭＳ等の高価な製造プロセスも不要であるため、製造コストも安価であるという利点もある。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を実施するための最良の形態を図示例と共に説明する。図１は、本発明のオンチップ可変インダクタの構成を説明するための一部透過断面斜視図である。本発明のオンチップ可変インダクタは、ウェハレベルパッケージの集積回路に提供される。図示の通り、ウェハレベルパッケージは、半導体基板１と、半導体基板上の集積回路層２と、集積回路層２上の絶縁層３と、絶縁層３上の再配線層４とからなるものである。集積回路層２は、ＭＯＳ−ＦＥＴ等を用いた集積回路が形成される層であり、一般的な半導体集積回路プロセスにより形成されるものである。なお、集積回路層２上に形成可能な配線膜厚は約１μｍ程度が限界であるといわれている。また、絶縁層３は厚膜樹脂により形成されるものであり、例えば再配線の絶縁膜としては感光性樹脂等が利用される。絶縁層３は、約５μｍ〜約４０μｍ程度の膜厚で形成可能である。また、再配線層４は、集積回路製造後のパッケージングプロセスにおいて、太くて低抵抗な配線を形成するための層である。再配線層４における配線としては、例えば低抵抗の銅配線が用いられ、またその膜厚は約５μｍ〜約２０μｍ程度の厚膜とすることが可能である。なお、ウェハレベルパッケージでは、最終的には樹脂封止により再配線層４も絶縁層で覆われ、再配線層４に設けられるバンプ等（図示せず）を介して外部に接続されることになる。
【００２１】
このような構成のウェハレベルパッケージにおいて、本発明のオンチップ可変インダクタは以下の構成を有するものである。まず第１インダクタ１０が集積回路層２に形成される。第１インダクタ１０は、集積回路層２の多層配線の何れかの配線によりコイル形状で提供される。コイル形状としては、インダクタンスが得られる形状であれば良く、例えばスパイラル形状やメアンダ形状、さらには差動インダクタ形状等が適用可能である。第１インダクタ１０は、後述の第２インダクタ２０と相互作用を及ぼし、相互インダクタンスを制御するために用いられる。
【００２２】
そして、第２インダクタ２０が再配線層４に形成される。第２インダクタ２０は、再配線層４の再配線によりコイル形状で提供される。コイル形状としては、第１インダクタ１０と同様に、インダクタンスが得られる形状であれば良く、例えばスパイラル形状やメアンダ形状、さらには差動インダクタ形状等が適用可能である。また、第２インダクタ２０は、図示例では第１インダクタ１０と同軸となるように位置決めされて形成されている。第２インダクタ２０は、電子回路３０の特性調整を行うために用いられるインダクタであり、電子回路３０の所定の箇所に接続される。なお、電子回路３０は、例えば集積回路層２に設けられる回路等を示している。また、再配線層４では、太くて低抵抗な配線により第２インダクタ２０を形成可能であるため、Ｑ値の高い高性能なインダクタとすることが可能である。
【００２３】
ここで、第１インダクタ１０と第２インダクタ２０との間に設けられる絶縁層３は、第１インダクタ１０と第２インダクタ２０との間で容量結合の影響が無視でき、且つ、第１インダクタ１０による磁束が第２インダクタ２０を貫通する磁束に影響を及ぼす程度の膜厚を有するものである。これは、インダクタの大きさにもよるものであるため、一律に決定されるべきものではないが、例えば約５μｍ〜約４０μｍ程度、より好ましくは約２０〜４０μｍ程度の厚みの絶縁層３が設けられる。インダクタの寸法が絶縁層の膜厚と比べて大きい場合には、インダクタ間の容量結合の影響を減らすことを考慮すると、可能な限り厚い絶縁層を設けた方が高い性能が得られ、この場合でも十分に磁束に影響を与えることが可能である。
【００２４】
なお、図示例では第１インダクタ１０と第２インダクタ２０が同軸に形成されているが、本発明はこれに限定されず、第１インダクタ１０による磁束が第２インダクタ２０を貫通する磁束に影響を及ぼすような配置であれば同軸である必要は必ずしもなく、第１インダクタ１０と第２インダクタ２０が重ならないように配置されて形成されても良い。
【００２５】
また、第１インダクタ１０には、電流制御回路４０が接続される。電流制御回路４０は、第１インダクタ１０に入力する電流振幅及び／又は位相を制御することで、第２インダクタ２０を貫通する磁束を変化させるものである。より具体的には、電流制御回路４０は、増幅器、具体的には電流の振幅を制御するための利得可変回路や電流の位相を制御するための位相可変回路により構成されれば良い。電流制御回路４０において、電流振幅を無段階に可変可能であれば、これに基づき制御されるインダクタンスも無段階に可変可能となる。なお、電流制御回路４０は、例えば集積回路層２に設けられれば良い。
【００２６】
図１に示されるように、第１インダクタ１０及び第２インダクタ２０が同方向に巻かれたコイルであって、それぞれに同相の電流が入力された場合、図示の通り、第１インダクタ１０から発生する磁束１１と第２インダクタ２０から発生する磁束２１が相互作用し、このような相互インダクタンスにより、第２インダクタ２０を貫通する正味の磁束５０は増加することになる。
【００２７】
また、図２に、第１インダクタ１０に入力する電流を逆相にした場合のインダクタンスを説明するための一部透過断面斜視図を示す。図２は、図１に示される本発明のオンチップ可変インダクタと同様の構成であり、第１インダクタ１０に入力する電流を逆相にした場合の状態を示している。図中、図１と同一の符号を付した部分は同一物を表わしているため、重複説明は省略する。図２に示されるように、第１インダクタ１０に入力する電流を逆相にした場合、第１インダクタ１０から発生する磁束１１と第２インダクタ２０から発生する磁束２１が相互作用し、このような相互インダクタンスにより、第２インダクタ２０を貫通する正味の磁束５０は減少することになる。
【００２８】
図３を用いて、本発明のオンチップ可変インダクタにおいて、電流制御回路４０により相互インダクタンスを変化させてインダクタンスを可変する方法について説明する。図３は、本発明のオンチップ可変インダクタの等価回路を示す図である。図中、図１と同一の符号を付した部分は同一物を表わしているため、重複説明は省略する。図示例では、第１インダクタ１０と第２インダクタ２０が同方向に巻かれたコイルを示した。また、第１インダクタ１０と第２インダクタ２０とが、相互インダクタＭを生じるように配置されている。そして、電子回路３０からの第２インダクタ２０への入力信号が電流制御回路４０の入力に分岐されており、電流制御回路４０の出力が第１インダクタ１０への入力信号とされている。なお、電流制御回路４０への分岐による第２インダクタ２０への信号振幅の低下を抑えるために、電流制御回路４０は入力インピーダンスが高いことが好ましい。
【００２９】
図示例の場合、電流制御回路４０により、第１インダクタ１０へ入力する電流の振幅を第２インダクタ２０への電流と同相で増幅させると、相互インダクタンスが増加し、第２インダクタ２０を貫通する正味の磁束が増加するため、ａｂ間のインダクタンスが増加する。
【００３０】
また、電流制御回路４０により、第１インダクタ１０へ入力する電流の振幅を第２インダクタ２０への電流と逆相で増幅させると、逆に相互インダクタンスが減少し、第２インダクタ２０を貫通する正味の磁束が減少するため、ａｂ間のインダクタンスが減少する。
【００３１】
このように、電流制御回路４０は、第１インダクタ１０に入力する電流振幅及び／又は位相を制御することで、第２インダクタ２０を貫通する磁束を変化させることが可能となる。
【００３２】
なお、第１インダクタ１０と第２インダクタ２０が逆方向に巻かれたコイルであった場合には、上記の説明と逆の現象となる。即ち、第１インダクタ１０へ入力する電流の振幅を第２インダクタ２０への電流と同相で増加させると、相互インダクタンスが減少し、第２インダクタ２０を貫通する正味の磁束が減少するため、ａｂ間のインダクタンスが減少する。また、第１インダクタ１０へ入力する電流の振幅を第２インダクタ２０への電流と逆相で増加させると、相互インダクタンスが増加し、第２インダクタ２０を貫通する正味の磁束が増加するため、ａｂ間のインダクタンスが増加する。
【００３３】
このように、本発明のオンチップ可変インダクタによれば、相互インダクタンスを用いてインダクタンスを可変とすることが可能となる。また、再配線層を用いることで第１インダクタと第２インダクタとの間の距離を離して形成することが可能であるため、インダクタ間での容量結合を抑えることが可能となる。したがって、大幅にＱ値が向上した高性能なオンチップ可変インダクタが実現可能となる。
【００３４】
次に、図４を用いて、本発明のオンチップ可変インダクタにおいて、電流制御回路の他の接続例について説明する。図４は、本発明のオンチップ可変インダクタの他の例の等価回路を示す図である。図中、図１と同一の符号を付した部分は同一物を表わしているため、重複説明は省略する。図示例では、第１インダクタ１０と第２インダクタ２０が同方向に巻かれたコイルを示した。また、第１インダクタ１０と第２インダクタ２０とが、相互インダクタＭを生じるように配置されている。そして、第１インダクタ１０と電流制御回路４０とは閉回路を構成している。第２インダクタ２０や電子回路３０へ電流制御回路４０が接続されていないため、信号分岐による損失はない。
【００３５】
図示例の場合も、図３に示されるオンチップ可変インダクタの場合と同様に、電流制御回路４０により、第１インダクタ１０へ入力する電流の振幅を第２インダクタ２０への電流と逆相で増幅させると、相互インダクタンスが減少し、第２インダクタ２０を貫通する正味の磁束が減少するため、ａｂ間のインダクタンスが減少する。また、これとは逆に、電流制御回路４０により、第１インダクタ１０へ入力する電流の振幅を第２インダクタ２０への電流と同相で増幅させると、逆に相互インダクタンスが増加し、第２インダクタ２０を貫通する正味の磁束が増加するため、ａｂ間のインダクタンスが増加する。なお、第１インダクタ１０と第２インダクタ２０が逆方向に巻かれたコイルであった場合には、逆の現象となるのも上述の説明と同様である。
【００３６】
このような構成の本発明のオンチップ可変インダクタにおいては、相互インダクタンスを用いてインダクタンスを可変とすることが可能となる。また、再配線層を用いることで第１インダクタと第２インダクタとの間の距離を離して形成することが可能であるため、インダクタ間での容量結合を抑えることが可能となる。したがって、大幅にＱ値が向上した高性能なオンチップ可変インダクタが実現可能となる。
【００３７】
図５に、オンチップ可変インダクタの動作を確認したシミュレーション結果を示す。図５は、図３に示される回路構成のオンチップ可変インダクタにおけるインダクタンスの周波数特性を示すグラフある。シミュレーション条件としては、第１インダクタ１０のインダクタンスを３ｎＨ、第２インダクタ２０のインダクタンスを３ｎＨとし、電流制御回路４０において、増幅器の利得を６ｄＢ，１２ｄＢ、１８ｄＢ、位相を同相、逆相と変化させた。図示の通り、同相の電流を大きくすることにより、可変インダクタのインダクタンスが増加する方向へ変化していることが分かる。また、逆相の電流を大きくすることにより、可変インダクタのインダクタンスが減少する方向へ変化していることが分かる。例えば入力される信号が１０ＭＨｚの場合、逆相で利得１８ｄＢのときの約２ｎＨから、同相で利得１８ｄＢのときの約３．８ｎＨまで可変が可能となる。
【００３８】
なお、図５に示したシミュレーション結果では、約１０ＭＨｚ〜約３０ＭＨｚ付近では略フラットな周波数特性が得られているが、それ以上の周波数になると、周波数が高くなるにつれてインダクタンスが減少していることがわかる。これは電流制御回路４０の周波数特性の影響が表れているためである。このことから、電流制御回路４０において、その電流振幅及び／又は位相制御特性に周波数依存性を持たせることで、周波数制御による可変インダクタも実現可能である。即ち、第１インダクタ１０に入力する信号の周波数を制御することで、第２インダクタ２０を貫通する磁束を変化させる。これにより、例えば図４に示される回路構成のオンチップ可変インダクタの場合等に、閉回路内の信号の周波数を増加させればインダクタンスが減少し、周波数を減少させればインダクタンスが増加するような可変インダクタを実現できる。
【００３９】
上述の図示例では、第１インダクタと第２インダクタは同じ大きさで同じ巻数のものを示したが、本発明はこれに限定されず、それぞれの大きさや巻数を変えてインダクタンスを異なるものとすることも可能である。第１インダクタにより第２インダクタを可変させているため、例えば第１インダクタから発生する磁束が大きければ、その分インダクタンスの可変幅も大きくすることが可能となる。
【００４０】
次に、インダクタをさらに増やした場合の例について、図６を用いて説明する。図６は、インダクタを３つ用いた場合の本発明のオンチップ可変インダクタの等価回路を示す図である。図中、図１と同一の符号を付した部分は同一物を表わしているため、重複説明は省略する。図示例のオンチップ可変インダクタは、上述の第１インダクタ１０及び第２インダクタ２０の他に、さらに第３インダクタ１５を設けたものである。第３インダクタ１５は、集積回路層２に形成されるものであり、第１インダクタ１０及び第２インダクタ２０と同軸に形成されている。即ち、集積回路層２内には、第１インダクタ１０と第３インダクタ１５が形成されることになる。また、第１インダクタ１０と第２インダクタ２０とが相互インダクタＭを生じるように配置され、さらに、第１インダクタ１０と第３インダクタ１５も相互インダクタンスＭを生じるように配置されている。そして、第３インダクタ１５には、第２電流制御回路４１が接続されている。第２電流制御回路４１は、第１インダクタ１０に接続される電流制御回路４０と同等の構成である。なお、図示例の構成の場合、電子回路３０からの第２インダクタ２０への入力信号が電流制御回路４０の入力だけでなく第２電流制御回路４１にも分岐されている。したがって、第２電流制御回路４１への分岐による第２インダクタ２０への信号振幅の低下を抑えるために、第２電流制御回路４１も電流制御回路４０と同様、入力インピーダンスが高いことが好ましい。
【００４１】
なお、第３インダクタ１５についても、第１インダクタ１０及び第２インダクタ２０と同軸である必要は必ずしもなく、第３インダクタ１５による磁束が第１インダクタ１０や第２インダクタ２０を貫通する磁束に影響を及ぼすように配置されれば良い。
【００４２】
また、スイッチを設けて第１インダクタ１０及び第３インダクタ１５の何れか一方又は双方を選択可能に構成しても良い。即ち、図示のように、例えば電流制御回路４０を電子回路３０側に選択的に接続するためのスイッチ４２や第２電流制御回路４１を電子回路３０側に選択的に接続するためのスイッチ４３を設けても良い。スイッチ４２やスイッチ４３のオン・オフ動作により、第２インダクタ２０を貫通する磁束をよりきめ細かく制御可能となる。
【００４３】
したがって、このように構成されたオンチップ可変インダクタの場合には、第１インダクタ１０及び第３インダクタ１５の２つのインダクタを用いて第２インダクタ２０を貫通する磁束を変化させることが可能となるため、インダクタのよりきめ細かい可変が可能となる。
【００４４】
なお、図示例では電子回路３０から電流制御回路側へ分岐する例を示したが、本発明はこれに限定されず、図４に示される例と同様に、第１インダクタ１０と電流制御回路４０、及び第３インダクタ１５と第２電流制御回路４１とを、それぞれ閉回路により構成しても良い。こうすることで、第２インダクタ２０や電子回路３０に対して信号分岐による損失を防ぐことが可能となる。
【００４５】
さらに、図７に、インダクタを３つ用いた場合の他の例の本発明のオンチップ可変インダクタの等価回路を示す。図中、図１と同一の符号を付した部分は同一物を表わしているため、重複説明は省略する。図示例では、第３インダクタ１５の電流位相を、第１インダクタ１０の電流位相と逆方向に構成している。図示例の構成では、第１インダクタ１０と第３インダクタ１５の双方を選択した場合に、第１インダクタ１０と第３インダクタ１５の間で磁束を打ち消しあうことになるため、インダクタンスを可変するという意味では双方を選択できなくても良い。さらに、第１インダクタ１０と第３インダクタ１５は、共に集積回路層２に形成されるため、その間の距離は狭く、電流が逆相の場合には容量結合による性能劣化の問題が起こり得る。したがって、図示例の場合には、スイッチ４２及びスイッチ４３を排他的にオン・オフ可能に構成して、第１インダクタ１０及び第３インダクタ１５の何れか一方を選択的に第２インダクタ２０側に接続できるように構成することが好ましい。
【００４６】
なお、図示例では電子回路３０から電流制御回路側へ分岐する例を示したが、本発明はこれに限定されず、図４に示される例と同様に、第１インダクタ１０と電流制御回路４０、及び第３インダクタ１５と第２電流制御回路４１とを、それぞれ閉回路により構成しても良い。こうすることで、第２インダクタ２０や電子回路３０に対して信号分岐による損失を防ぐことが可能となる。
【００４７】
また、上述の図示例では電流位相を逆方向にした構成を示したが、本発明はこれに限定されず、磁束方向が逆になっていれば良いため、第１インダクタと第３インダクタの巻線方向を逆にしたものであっても良い。
【００４８】
さらに、上述の図示例ではインダクタを３つ用いた場合を説明したが、より多くのインダクタを形成してよりきめ細かいインダクタンスの可変を可能とするように構成しても良い。なお、追加されるインダクタは、再配線層に設けられても良い。
【００４９】
本発明のオンチップ可変インダクタによれば、大幅にＱ値を向上させた高性能なインダクタを可変インダクタとして用いることが可能となるため、発信器等の電子回路の特性をより向上させることが可能となる。
【００５０】
また、本発明のオンチップ可変インダクタは、通常の集積回路の製造プロセスで製造可能であり、ＭＥＭＳ等の高価な製造プロセスは不要であるため、製造コストも安価である。また、本発明のオンチップ可変インダクタは、信号による制御のみでインダクタンスの可変が可能なため、可動部分はなく信頼性も高い。
【００５１】
なお、本発明のオンチップ可変インダクタは、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００５２】
例えば、上述の図示例では、集積回路層に形成される第１インダクタを電流制御回路に接続し、再配線層に形成され電子回路に接続される第２インダクタの磁束を変化させる例について説明したが、本発明はこれに限定されない。例えば、集積回路層に形成される第１インダクタに電子回路を接続し、再配線層に形成される第２インダクタに電流制御回路を接続して構成し、第２インダクタを、第１インダクタの制御用に用いることも可能である。
【図面の簡単な説明】
【００５３】
【図１】図１は、本発明のオンチップ可変インダクタの構成を説明するための一部透過断面斜視図である。
【図２】図２は、図１に示される本発明のオンチップ可変インダクタにおいて第１インダクタに入力する電流を逆相にした場合について説明するための一部透過断面斜視図である。
【図３】図３は、本発明のオンチップ可変インダクタの等価回路を示す図である。
【図４】図４は、本発明のオンチップ可変インダクタの他の例の等価回路を示す図である。
【図５】図５は、図３に示される本発明のオンチップ可変インダクタにおけるインダクタンスの周波数特性を示すグラフである。
【図６】図６は、インダクタを３つ用いた場合の本発明のオンチップ可変インダクタの等価回路を示す図である。
【図７】図７は、インダクタを３つ用いた場合の本発明のオンチップ可変インダクタの他の例の等価回路を示す図である。
【符号の説明】
【００５４】
１ 半導体基板
２ 集積回路層
３ 絶縁層
４ 再配線層
１０ 第１インダクタ
１１ 第１インダクタから発生する磁束
１５ 第３インダクタ
２０ 第２インダクタ
２１ 第２インダクタから発生する磁束磁束
３０ 電子回路
４０ 電流制御回路
４１ 第２電流制御回路
４２，４３ スイッチ
５０ 第２インダクタを貫通する正味の磁束
【技術分野】
【０００１】
本発明はオンチップ可変インダクタに関し、特に、ウェハレベルパッケージに提供されるオンチップ可変インダクタに関する。
【背景技術】
【０００２】
集積回路の高性能化や高集積化、低価格化に伴い、チップサイズ・ＩＣパッケージサイズの縮小化が進んでいる。ＩＣパッケージは、従来のＱＦＰからＢＧＡ、ＣＳＰと縮小化が進み、ＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｉｎｇ）へと発展してきている。ＷＬＰは、シリコン基板上に集積回路を形成した後、ウェハ状態のまま銅等からなる再配線層を形成し、電極端子を形成後に樹脂封止を行いパッケージとして切り離すものである。
【０００３】
一方、電子回路の特性を可変可能とするために、インダクタンスを可変可能な可変インダクタを集積回路に実装することも研究されている。例えば特許文献１に開示の可変インダクタは、複数の薄膜コイルと、これを物理的に動かすアクチュエータとからなるものである。これは、１つの薄膜コイルをアクチュエータで物理的に動かすことで薄膜コイル間の相互インダクタンスを変化させ、複数の薄膜コイル全体のインダクタンスを変化させることにより可変インダクタを実現したものである。
【０００４】
また、特許文献２には、複数のコイルを設けて、分配器によってそれぞれのコイルに流れる電流の分配比を変更可能とすることで、複数のコイルによる相互インダクタンスを可変可能とした可変インダクタが開示されている。
【０００５】
【特許文献１】特開２００６−３０３１２０号公報
【特許文献２】特開２００４−１６５６１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示の可変インダクタは、アクチュエータが必要なため、薄膜コイルを作成したりアクチュエータを作成したりする必要があり、製造プロセスが多岐にわたるものであった。さらに、アクチュエータを作成するにはＭＥＭＳ技術（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）等を用いる必要があり、これらのことから製造コストが高くなるという問題があった。また、コイルをアクチュエータにより物理的に可動させる必要があるため、樹脂封止によるパッケージングが困難であるという問題もあった。さらに、可動部があるため実装や信頼性の確保にも問題があった。
【０００７】
また、特許文献２に開示の可変インダクタは、集積回路に実装することを意図したものであるが、これは複数のインダクタを集積回路層に設けるものであった。即ち、半導体基板上の集積回路層に、スパイラル状に形成された導線によりコイルを複数作成し、これらの複数のコイル導体間に絶縁層を介して構成されるものであった。ここで、集積回路層の絶縁層は、その膜厚には限界があり、数μｍ以下といった薄膜でしか形成できないものであった。このため、コイル導体間が非常に近接してしまうため、コイル間の容量結合が起こり得る。特にコイル間で磁束方向が異なる構成の場合にはこの問題は顕著である。また、容量の増加を考えると集積回路層においては配線を数十μｍ以上の太さにできないため、配線抵抗を低くするのにも限界があった。したがって、従来技術では、コイル間に容量結合が生じたり配線抵抗が高いため、インダクタの性能指数であるＱ値が低下してしまうという問題がある。したがって、高いＱ値の可変インダクタを実現することは困難であった。
【０００８】
本発明は、斯かる実情に鑑み、ウェハレベルパッケージにおける再配線層を利用してインダクタを構成することで、Ｑ値を向上させつつ相互インダクタンスを変化させるオンチップ可変インダクタを提供しようとするものである。
【課題を解決するための手段】
【０００９】
上述した本発明の目的を達成するために、本発明によるオンチップ可変インダクタは、半導体基板と、半導体基板上の集積回路層と、集積回路層上の絶縁層と、絶縁層上の再配線層とからなるウェハレベルパッケージに提供されるオンチップ可変インダクタである。そして、集積回路層に形成される第１インダクタと、再配線層に形成される第２インダクタと、第１インダクタ又は第２インダクタの一方に接続される電流制御回路であって、第１インダクタ又は第２インダクタの一方に入力する電流振幅及び／又は位相を制御することで、第１インダクタ又は第２インダクタの他方を貫通する磁束を変化させる電流制御回路と、を具備するものである。
【００１０】
ここで、絶縁層は、第１インダクタと第２インダクタとの容量結合の影響が無視でき、且つ、第１インダクタ又は第２インダクタの他方を貫通する磁束に影響を及ぼす程度の膜厚を有するものであれば良い。
【００１１】
また、第１インダクタと第２インダクタは、同軸に形成されれば良い。
【００１２】
また、第１インダクタ又は第２インダクタの一方と電流制御回路は、閉回路を構成するものであれば良い。
【００１３】
また、第１インダクタ又は第２インダクタの他方の入力信号を電流制御回路の入力に分岐するものであっても良い。
【００１４】
ここで、電流制御回路は、入力インピーダンスが高いものであれば良い。
【００１５】
また、電流制御回路は、その電流振幅及び／又は位相制御特性に周波数依存性を有し、第１インダクタ又は第２インダクタの一方に入力する信号の周波数を制御することで第１インダクタ又は第２インダクタの他方を貫通する磁束を変化させるものであっても良い。
【００１６】
さらに、集積回路層に形成される第３インダクタと、第３インダクタに接続される第２電流制御回路であって、第３インダクタに入力する電流振幅及び／又は位相を制御することで第１インダクタ又は第２インダクタの他方を貫通する磁束を変化させる第２電流制御回路と、を具備するものであっても良い。
【００１７】
ここで、第１インダクタと第３インダクタは、それぞれ巻線方向又は電流位相が同方向であれば良い。
【００１８】
また、第１インダクタと第３インダクタは、それぞれ巻線方向又は電流位相が逆方向であり、さらに、第１インダクタ又は第２インダクタの他方を貫通する磁束を変化させるために、電流制御回路と第２電流制御回路の何れかを選択するスイッチ手段を有するものであれば良い。
【発明の効果】
【００１９】
本発明のオンチップ可変インダクタには、ウェハレベルパッケージに良好に適用でき、信頼性も高くＱ値も向上させた高性能な可変インダクタを提供可能であるという利点がある。また、本発明のオンチップ可変インダクタには、ＭＥＭＳ等の高価な製造プロセスも不要であるため、製造コストも安価であるという利点もある。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を実施するための最良の形態を図示例と共に説明する。図１は、本発明のオンチップ可変インダクタの構成を説明するための一部透過断面斜視図である。本発明のオンチップ可変インダクタは、ウェハレベルパッケージの集積回路に提供される。図示の通り、ウェハレベルパッケージは、半導体基板１と、半導体基板上の集積回路層２と、集積回路層２上の絶縁層３と、絶縁層３上の再配線層４とからなるものである。集積回路層２は、ＭＯＳ−ＦＥＴ等を用いた集積回路が形成される層であり、一般的な半導体集積回路プロセスにより形成されるものである。なお、集積回路層２上に形成可能な配線膜厚は約１μｍ程度が限界であるといわれている。また、絶縁層３は厚膜樹脂により形成されるものであり、例えば再配線の絶縁膜としては感光性樹脂等が利用される。絶縁層３は、約５μｍ〜約４０μｍ程度の膜厚で形成可能である。また、再配線層４は、集積回路製造後のパッケージングプロセスにおいて、太くて低抵抗な配線を形成するための層である。再配線層４における配線としては、例えば低抵抗の銅配線が用いられ、またその膜厚は約５μｍ〜約２０μｍ程度の厚膜とすることが可能である。なお、ウェハレベルパッケージでは、最終的には樹脂封止により再配線層４も絶縁層で覆われ、再配線層４に設けられるバンプ等（図示せず）を介して外部に接続されることになる。
【００２１】
このような構成のウェハレベルパッケージにおいて、本発明のオンチップ可変インダクタは以下の構成を有するものである。まず第１インダクタ１０が集積回路層２に形成される。第１インダクタ１０は、集積回路層２の多層配線の何れかの配線によりコイル形状で提供される。コイル形状としては、インダクタンスが得られる形状であれば良く、例えばスパイラル形状やメアンダ形状、さらには差動インダクタ形状等が適用可能である。第１インダクタ１０は、後述の第２インダクタ２０と相互作用を及ぼし、相互インダクタンスを制御するために用いられる。
【００２２】
そして、第２インダクタ２０が再配線層４に形成される。第２インダクタ２０は、再配線層４の再配線によりコイル形状で提供される。コイル形状としては、第１インダクタ１０と同様に、インダクタンスが得られる形状であれば良く、例えばスパイラル形状やメアンダ形状、さらには差動インダクタ形状等が適用可能である。また、第２インダクタ２０は、図示例では第１インダクタ１０と同軸となるように位置決めされて形成されている。第２インダクタ２０は、電子回路３０の特性調整を行うために用いられるインダクタであり、電子回路３０の所定の箇所に接続される。なお、電子回路３０は、例えば集積回路層２に設けられる回路等を示している。また、再配線層４では、太くて低抵抗な配線により第２インダクタ２０を形成可能であるため、Ｑ値の高い高性能なインダクタとすることが可能である。
【００２３】
ここで、第１インダクタ１０と第２インダクタ２０との間に設けられる絶縁層３は、第１インダクタ１０と第２インダクタ２０との間で容量結合の影響が無視でき、且つ、第１インダクタ１０による磁束が第２インダクタ２０を貫通する磁束に影響を及ぼす程度の膜厚を有するものである。これは、インダクタの大きさにもよるものであるため、一律に決定されるべきものではないが、例えば約５μｍ〜約４０μｍ程度、より好ましくは約２０〜４０μｍ程度の厚みの絶縁層３が設けられる。インダクタの寸法が絶縁層の膜厚と比べて大きい場合には、インダクタ間の容量結合の影響を減らすことを考慮すると、可能な限り厚い絶縁層を設けた方が高い性能が得られ、この場合でも十分に磁束に影響を与えることが可能である。
【００２４】
なお、図示例では第１インダクタ１０と第２インダクタ２０が同軸に形成されているが、本発明はこれに限定されず、第１インダクタ１０による磁束が第２インダクタ２０を貫通する磁束に影響を及ぼすような配置であれば同軸である必要は必ずしもなく、第１インダクタ１０と第２インダクタ２０が重ならないように配置されて形成されても良い。
【００２５】
また、第１インダクタ１０には、電流制御回路４０が接続される。電流制御回路４０は、第１インダクタ１０に入力する電流振幅及び／又は位相を制御することで、第２インダクタ２０を貫通する磁束を変化させるものである。より具体的には、電流制御回路４０は、増幅器、具体的には電流の振幅を制御するための利得可変回路や電流の位相を制御するための位相可変回路により構成されれば良い。電流制御回路４０において、電流振幅を無段階に可変可能であれば、これに基づき制御されるインダクタンスも無段階に可変可能となる。なお、電流制御回路４０は、例えば集積回路層２に設けられれば良い。
【００２６】
図１に示されるように、第１インダクタ１０及び第２インダクタ２０が同方向に巻かれたコイルであって、それぞれに同相の電流が入力された場合、図示の通り、第１インダクタ１０から発生する磁束１１と第２インダクタ２０から発生する磁束２１が相互作用し、このような相互インダクタンスにより、第２インダクタ２０を貫通する正味の磁束５０は増加することになる。
【００２７】
また、図２に、第１インダクタ１０に入力する電流を逆相にした場合のインダクタンスを説明するための一部透過断面斜視図を示す。図２は、図１に示される本発明のオンチップ可変インダクタと同様の構成であり、第１インダクタ１０に入力する電流を逆相にした場合の状態を示している。図中、図１と同一の符号を付した部分は同一物を表わしているため、重複説明は省略する。図２に示されるように、第１インダクタ１０に入力する電流を逆相にした場合、第１インダクタ１０から発生する磁束１１と第２インダクタ２０から発生する磁束２１が相互作用し、このような相互インダクタンスにより、第２インダクタ２０を貫通する正味の磁束５０は減少することになる。
【００２８】
図３を用いて、本発明のオンチップ可変インダクタにおいて、電流制御回路４０により相互インダクタンスを変化させてインダクタンスを可変する方法について説明する。図３は、本発明のオンチップ可変インダクタの等価回路を示す図である。図中、図１と同一の符号を付した部分は同一物を表わしているため、重複説明は省略する。図示例では、第１インダクタ１０と第２インダクタ２０が同方向に巻かれたコイルを示した。また、第１インダクタ１０と第２インダクタ２０とが、相互インダクタＭを生じるように配置されている。そして、電子回路３０からの第２インダクタ２０への入力信号が電流制御回路４０の入力に分岐されており、電流制御回路４０の出力が第１インダクタ１０への入力信号とされている。なお、電流制御回路４０への分岐による第２インダクタ２０への信号振幅の低下を抑えるために、電流制御回路４０は入力インピーダンスが高いことが好ましい。
【００２９】
図示例の場合、電流制御回路４０により、第１インダクタ１０へ入力する電流の振幅を第２インダクタ２０への電流と同相で増幅させると、相互インダクタンスが増加し、第２インダクタ２０を貫通する正味の磁束が増加するため、ａｂ間のインダクタンスが増加する。
【００３０】
また、電流制御回路４０により、第１インダクタ１０へ入力する電流の振幅を第２インダクタ２０への電流と逆相で増幅させると、逆に相互インダクタンスが減少し、第２インダクタ２０を貫通する正味の磁束が減少するため、ａｂ間のインダクタンスが減少する。
【００３１】
このように、電流制御回路４０は、第１インダクタ１０に入力する電流振幅及び／又は位相を制御することで、第２インダクタ２０を貫通する磁束を変化させることが可能となる。
【００３２】
なお、第１インダクタ１０と第２インダクタ２０が逆方向に巻かれたコイルであった場合には、上記の説明と逆の現象となる。即ち、第１インダクタ１０へ入力する電流の振幅を第２インダクタ２０への電流と同相で増加させると、相互インダクタンスが減少し、第２インダクタ２０を貫通する正味の磁束が減少するため、ａｂ間のインダクタンスが減少する。また、第１インダクタ１０へ入力する電流の振幅を第２インダクタ２０への電流と逆相で増加させると、相互インダクタンスが増加し、第２インダクタ２０を貫通する正味の磁束が増加するため、ａｂ間のインダクタンスが増加する。
【００３３】
このように、本発明のオンチップ可変インダクタによれば、相互インダクタンスを用いてインダクタンスを可変とすることが可能となる。また、再配線層を用いることで第１インダクタと第２インダクタとの間の距離を離して形成することが可能であるため、インダクタ間での容量結合を抑えることが可能となる。したがって、大幅にＱ値が向上した高性能なオンチップ可変インダクタが実現可能となる。
【００３４】
次に、図４を用いて、本発明のオンチップ可変インダクタにおいて、電流制御回路の他の接続例について説明する。図４は、本発明のオンチップ可変インダクタの他の例の等価回路を示す図である。図中、図１と同一の符号を付した部分は同一物を表わしているため、重複説明は省略する。図示例では、第１インダクタ１０と第２インダクタ２０が同方向に巻かれたコイルを示した。また、第１インダクタ１０と第２インダクタ２０とが、相互インダクタＭを生じるように配置されている。そして、第１インダクタ１０と電流制御回路４０とは閉回路を構成している。第２インダクタ２０や電子回路３０へ電流制御回路４０が接続されていないため、信号分岐による損失はない。
【００３５】
図示例の場合も、図３に示されるオンチップ可変インダクタの場合と同様に、電流制御回路４０により、第１インダクタ１０へ入力する電流の振幅を第２インダクタ２０への電流と逆相で増幅させると、相互インダクタンスが減少し、第２インダクタ２０を貫通する正味の磁束が減少するため、ａｂ間のインダクタンスが減少する。また、これとは逆に、電流制御回路４０により、第１インダクタ１０へ入力する電流の振幅を第２インダクタ２０への電流と同相で増幅させると、逆に相互インダクタンスが増加し、第２インダクタ２０を貫通する正味の磁束が増加するため、ａｂ間のインダクタンスが増加する。なお、第１インダクタ１０と第２インダクタ２０が逆方向に巻かれたコイルであった場合には、逆の現象となるのも上述の説明と同様である。
【００３６】
このような構成の本発明のオンチップ可変インダクタにおいては、相互インダクタンスを用いてインダクタンスを可変とすることが可能となる。また、再配線層を用いることで第１インダクタと第２インダクタとの間の距離を離して形成することが可能であるため、インダクタ間での容量結合を抑えることが可能となる。したがって、大幅にＱ値が向上した高性能なオンチップ可変インダクタが実現可能となる。
【００３７】
図５に、オンチップ可変インダクタの動作を確認したシミュレーション結果を示す。図５は、図３に示される回路構成のオンチップ可変インダクタにおけるインダクタンスの周波数特性を示すグラフある。シミュレーション条件としては、第１インダクタ１０のインダクタンスを３ｎＨ、第２インダクタ２０のインダクタンスを３ｎＨとし、電流制御回路４０において、増幅器の利得を６ｄＢ，１２ｄＢ、１８ｄＢ、位相を同相、逆相と変化させた。図示の通り、同相の電流を大きくすることにより、可変インダクタのインダクタンスが増加する方向へ変化していることが分かる。また、逆相の電流を大きくすることにより、可変インダクタのインダクタンスが減少する方向へ変化していることが分かる。例えば入力される信号が１０ＭＨｚの場合、逆相で利得１８ｄＢのときの約２ｎＨから、同相で利得１８ｄＢのときの約３．８ｎＨまで可変が可能となる。
【００３８】
なお、図５に示したシミュレーション結果では、約１０ＭＨｚ〜約３０ＭＨｚ付近では略フラットな周波数特性が得られているが、それ以上の周波数になると、周波数が高くなるにつれてインダクタンスが減少していることがわかる。これは電流制御回路４０の周波数特性の影響が表れているためである。このことから、電流制御回路４０において、その電流振幅及び／又は位相制御特性に周波数依存性を持たせることで、周波数制御による可変インダクタも実現可能である。即ち、第１インダクタ１０に入力する信号の周波数を制御することで、第２インダクタ２０を貫通する磁束を変化させる。これにより、例えば図４に示される回路構成のオンチップ可変インダクタの場合等に、閉回路内の信号の周波数を増加させればインダクタンスが減少し、周波数を減少させればインダクタンスが増加するような可変インダクタを実現できる。
【００３９】
上述の図示例では、第１インダクタと第２インダクタは同じ大きさで同じ巻数のものを示したが、本発明はこれに限定されず、それぞれの大きさや巻数を変えてインダクタンスを異なるものとすることも可能である。第１インダクタにより第２インダクタを可変させているため、例えば第１インダクタから発生する磁束が大きければ、その分インダクタンスの可変幅も大きくすることが可能となる。
【００４０】
次に、インダクタをさらに増やした場合の例について、図６を用いて説明する。図６は、インダクタを３つ用いた場合の本発明のオンチップ可変インダクタの等価回路を示す図である。図中、図１と同一の符号を付した部分は同一物を表わしているため、重複説明は省略する。図示例のオンチップ可変インダクタは、上述の第１インダクタ１０及び第２インダクタ２０の他に、さらに第３インダクタ１５を設けたものである。第３インダクタ１５は、集積回路層２に形成されるものであり、第１インダクタ１０及び第２インダクタ２０と同軸に形成されている。即ち、集積回路層２内には、第１インダクタ１０と第３インダクタ１５が形成されることになる。また、第１インダクタ１０と第２インダクタ２０とが相互インダクタＭを生じるように配置され、さらに、第１インダクタ１０と第３インダクタ１５も相互インダクタンスＭを生じるように配置されている。そして、第３インダクタ１５には、第２電流制御回路４１が接続されている。第２電流制御回路４１は、第１インダクタ１０に接続される電流制御回路４０と同等の構成である。なお、図示例の構成の場合、電子回路３０からの第２インダクタ２０への入力信号が電流制御回路４０の入力だけでなく第２電流制御回路４１にも分岐されている。したがって、第２電流制御回路４１への分岐による第２インダクタ２０への信号振幅の低下を抑えるために、第２電流制御回路４１も電流制御回路４０と同様、入力インピーダンスが高いことが好ましい。
【００４１】
なお、第３インダクタ１５についても、第１インダクタ１０及び第２インダクタ２０と同軸である必要は必ずしもなく、第３インダクタ１５による磁束が第１インダクタ１０や第２インダクタ２０を貫通する磁束に影響を及ぼすように配置されれば良い。
【００４２】
また、スイッチを設けて第１インダクタ１０及び第３インダクタ１５の何れか一方又は双方を選択可能に構成しても良い。即ち、図示のように、例えば電流制御回路４０を電子回路３０側に選択的に接続するためのスイッチ４２や第２電流制御回路４１を電子回路３０側に選択的に接続するためのスイッチ４３を設けても良い。スイッチ４２やスイッチ４３のオン・オフ動作により、第２インダクタ２０を貫通する磁束をよりきめ細かく制御可能となる。
【００４３】
したがって、このように構成されたオンチップ可変インダクタの場合には、第１インダクタ１０及び第３インダクタ１５の２つのインダクタを用いて第２インダクタ２０を貫通する磁束を変化させることが可能となるため、インダクタのよりきめ細かい可変が可能となる。
【００４４】
なお、図示例では電子回路３０から電流制御回路側へ分岐する例を示したが、本発明はこれに限定されず、図４に示される例と同様に、第１インダクタ１０と電流制御回路４０、及び第３インダクタ１５と第２電流制御回路４１とを、それぞれ閉回路により構成しても良い。こうすることで、第２インダクタ２０や電子回路３０に対して信号分岐による損失を防ぐことが可能となる。
【００４５】
さらに、図７に、インダクタを３つ用いた場合の他の例の本発明のオンチップ可変インダクタの等価回路を示す。図中、図１と同一の符号を付した部分は同一物を表わしているため、重複説明は省略する。図示例では、第３インダクタ１５の電流位相を、第１インダクタ１０の電流位相と逆方向に構成している。図示例の構成では、第１インダクタ１０と第３インダクタ１５の双方を選択した場合に、第１インダクタ１０と第３インダクタ１５の間で磁束を打ち消しあうことになるため、インダクタンスを可変するという意味では双方を選択できなくても良い。さらに、第１インダクタ１０と第３インダクタ１５は、共に集積回路層２に形成されるため、その間の距離は狭く、電流が逆相の場合には容量結合による性能劣化の問題が起こり得る。したがって、図示例の場合には、スイッチ４２及びスイッチ４３を排他的にオン・オフ可能に構成して、第１インダクタ１０及び第３インダクタ１５の何れか一方を選択的に第２インダクタ２０側に接続できるように構成することが好ましい。
【００４６】
なお、図示例では電子回路３０から電流制御回路側へ分岐する例を示したが、本発明はこれに限定されず、図４に示される例と同様に、第１インダクタ１０と電流制御回路４０、及び第３インダクタ１５と第２電流制御回路４１とを、それぞれ閉回路により構成しても良い。こうすることで、第２インダクタ２０や電子回路３０に対して信号分岐による損失を防ぐことが可能となる。
【００４７】
また、上述の図示例では電流位相を逆方向にした構成を示したが、本発明はこれに限定されず、磁束方向が逆になっていれば良いため、第１インダクタと第３インダクタの巻線方向を逆にしたものであっても良い。
【００４８】
さらに、上述の図示例ではインダクタを３つ用いた場合を説明したが、より多くのインダクタを形成してよりきめ細かいインダクタンスの可変を可能とするように構成しても良い。なお、追加されるインダクタは、再配線層に設けられても良い。
【００４９】
本発明のオンチップ可変インダクタによれば、大幅にＱ値を向上させた高性能なインダクタを可変インダクタとして用いることが可能となるため、発信器等の電子回路の特性をより向上させることが可能となる。
【００５０】
また、本発明のオンチップ可変インダクタは、通常の集積回路の製造プロセスで製造可能であり、ＭＥＭＳ等の高価な製造プロセスは不要であるため、製造コストも安価である。また、本発明のオンチップ可変インダクタは、信号による制御のみでインダクタンスの可変が可能なため、可動部分はなく信頼性も高い。
【００５１】
なお、本発明のオンチップ可変インダクタは、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００５２】
例えば、上述の図示例では、集積回路層に形成される第１インダクタを電流制御回路に接続し、再配線層に形成され電子回路に接続される第２インダクタの磁束を変化させる例について説明したが、本発明はこれに限定されない。例えば、集積回路層に形成される第１インダクタに電子回路を接続し、再配線層に形成される第２インダクタに電流制御回路を接続して構成し、第２インダクタを、第１インダクタの制御用に用いることも可能である。
【図面の簡単な説明】
【００５３】
【図１】図１は、本発明のオンチップ可変インダクタの構成を説明するための一部透過断面斜視図である。
【図２】図２は、図１に示される本発明のオンチップ可変インダクタにおいて第１インダクタに入力する電流を逆相にした場合について説明するための一部透過断面斜視図である。
【図３】図３は、本発明のオンチップ可変インダクタの等価回路を示す図である。
【図４】図４は、本発明のオンチップ可変インダクタの他の例の等価回路を示す図である。
【図５】図５は、図３に示される本発明のオンチップ可変インダクタにおけるインダクタンスの周波数特性を示すグラフである。
【図６】図６は、インダクタを３つ用いた場合の本発明のオンチップ可変インダクタの等価回路を示す図である。
【図７】図７は、インダクタを３つ用いた場合の本発明のオンチップ可変インダクタの他の例の等価回路を示す図である。
【符号の説明】
【００５４】
１ 半導体基板
２ 集積回路層
３ 絶縁層
４ 再配線層
１０ 第１インダクタ
１１ 第１インダクタから発生する磁束
１５ 第３インダクタ
２０ 第２インダクタ
２１ 第２インダクタから発生する磁束磁束
３０ 電子回路
４０ 電流制御回路
４１ 第２電流制御回路
４２，４３ スイッチ
５０ 第２インダクタを貫通する正味の磁束
【特許請求の範囲】
【請求項１】
半導体基板と、半導体基板上の集積回路層と、集積回路層上の絶縁層と、絶縁層上の再配線層とからなるウェハレベルパッケージに提供されるオンチップ可変インダクタであって、該オンチップ可変インダクタは、
集積回路層に形成される第１インダクタと、
再配線層に形成される第２インダクタと、
前記第１インダクタ又は第２インダクタの一方に接続される電流制御回路であって、前記第１インダクタ又は第２インダクタの一方に入力する電流振幅及び／又は位相を制御することで、前記第１インダクタ又は第２インダクタの他方を貫通する磁束を変化させる電流制御回路と、
を具備することを特徴とするオンチップ可変インダクタ。
【請求項２】
請求項１に記載のオンチップ可変インダクタにおいて、前記絶縁層は、前記第１インダクタと第２インダクタとの容量結合の影響が無視でき、且つ、前記第１インダクタ又は第２インダクタの他方を貫通する磁束に影響を及ぼす程度の膜厚を有することを特徴とするオンチップ可変インダクタ。
【請求項３】
請求項１又は請求項２に記載のオンチップ可変インダクタにおいて、前記第１インダクタと第２インダクタは、同軸に形成されることを特徴とするオンチップ可変インダクタ。
【請求項４】
請求項１乃至請求項３の何れかに記載のオンチップ可変インダクタにおいて、前記第１インダクタ又は第２インダクタの一方と前記電流制御回路は、閉回路を構成することを特徴とするオンチップ可変インダクタ。
【請求項５】
請求項１乃至請求項３の何れかに記載のオンチップ可変インダクタにおいて、前記第１インダクタ又は第２インダクタの他方の入力信号を前記電流制御回路の入力に分岐することを特徴とするオンチップ可変インダクタ。
【請求項６】
請求項５に記載のオンチップ可変インダクタにおいて、前記電流制御回路は、入力インピーダンスが高いことを特徴とするオンチップ可変インダクタ。
【請求項７】
請求項１乃至請求項６の何れかに記載のオンチップ可変インダクタにおいて、前記電流制御回路は、その電流振幅及び／又は位相制御特性に周波数依存性を有し、前記第１インダクタ又は第２インダクタの一方に入力する信号の周波数を制御することで前記第１インダクタ又は第２インダクタの他方を貫通する磁束を変化させることを特徴とするオンチップ可変インダクタ。
【請求項８】
請求項１乃至請求項７の何れかに記載のオンチップ可変インダクタであって、さらに、
集積回路層に形成される第３インダクタと、
前記第３インダクタに接続される第２電流制御回路であって、前記第３インダクタに入力する電流振幅及び／又は位相を制御することで前記第１インダクタ又は第２インダクタの他方を貫通する磁束を変化させる第２電流制御回路と、
を具備することを特徴とするオンチップ可変インダクタ。
【請求項９】
請求項８に記載のオンチップ可変インダクタにおいて、前記第１インダクタと第３インダクタは、それぞれ巻線方向又は電流位相が同方向であることを特徴とするオンチップ可変インダクタ。
【請求項１０】
請求項８に記載のオンチップ可変インダクタにおいて、前記第１インダクタと第３インダクタは、それぞれ巻線方向又は電流位相が逆方向であり、
さらに、前記第１インダクタ又は第２インダクタの他方を貫通する磁束を変化させるために、前記電流制御回路と第２電流制御回路の何れかを選択するスイッチ手段を有することを特徴とするオンチップ可変インダクタ。
【請求項１】
半導体基板と、半導体基板上の集積回路層と、集積回路層上の絶縁層と、絶縁層上の再配線層とからなるウェハレベルパッケージに提供されるオンチップ可変インダクタであって、該オンチップ可変インダクタは、
集積回路層に形成される第１インダクタと、
再配線層に形成される第２インダクタと、
前記第１インダクタ又は第２インダクタの一方に接続される電流制御回路であって、前記第１インダクタ又は第２インダクタの一方に入力する電流振幅及び／又は位相を制御することで、前記第１インダクタ又は第２インダクタの他方を貫通する磁束を変化させる電流制御回路と、
を具備することを特徴とするオンチップ可変インダクタ。
【請求項２】
請求項１に記載のオンチップ可変インダクタにおいて、前記絶縁層は、前記第１インダクタと第２インダクタとの容量結合の影響が無視でき、且つ、前記第１インダクタ又は第２インダクタの他方を貫通する磁束に影響を及ぼす程度の膜厚を有することを特徴とするオンチップ可変インダクタ。
【請求項３】
請求項１又は請求項２に記載のオンチップ可変インダクタにおいて、前記第１インダクタと第２インダクタは、同軸に形成されることを特徴とするオンチップ可変インダクタ。
【請求項４】
請求項１乃至請求項３の何れかに記載のオンチップ可変インダクタにおいて、前記第１インダクタ又は第２インダクタの一方と前記電流制御回路は、閉回路を構成することを特徴とするオンチップ可変インダクタ。
【請求項５】
請求項１乃至請求項３の何れかに記載のオンチップ可変インダクタにおいて、前記第１インダクタ又は第２インダクタの他方の入力信号を前記電流制御回路の入力に分岐することを特徴とするオンチップ可変インダクタ。
【請求項６】
請求項５に記載のオンチップ可変インダクタにおいて、前記電流制御回路は、入力インピーダンスが高いことを特徴とするオンチップ可変インダクタ。
【請求項７】
請求項１乃至請求項６の何れかに記載のオンチップ可変インダクタにおいて、前記電流制御回路は、その電流振幅及び／又は位相制御特性に周波数依存性を有し、前記第１インダクタ又は第２インダクタの一方に入力する信号の周波数を制御することで前記第１インダクタ又は第２インダクタの他方を貫通する磁束を変化させることを特徴とするオンチップ可変インダクタ。
【請求項８】
請求項１乃至請求項７の何れかに記載のオンチップ可変インダクタであって、さらに、
集積回路層に形成される第３インダクタと、
前記第３インダクタに接続される第２電流制御回路であって、前記第３インダクタに入力する電流振幅及び／又は位相を制御することで前記第１インダクタ又は第２インダクタの他方を貫通する磁束を変化させる第２電流制御回路と、
を具備することを特徴とするオンチップ可変インダクタ。
【請求項９】
請求項８に記載のオンチップ可変インダクタにおいて、前記第１インダクタと第３インダクタは、それぞれ巻線方向又は電流位相が同方向であることを特徴とするオンチップ可変インダクタ。
【請求項１０】
請求項８に記載のオンチップ可変インダクタにおいて、前記第１インダクタと第３インダクタは、それぞれ巻線方向又は電流位相が逆方向であり、
さらに、前記第１インダクタ又は第２インダクタの他方を貫通する磁束を変化させるために、前記電流制御回路と第２電流制御回路の何れかを選択するスイッチ手段を有することを特徴とするオンチップ可変インダクタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−１５２２５４（Ｐ２００９−１５２２５４Ａ）
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願番号】特願２００７−３２６６２４（Ｐ２００７−３２６６２４）
【出願日】平成１９年１２月１９日（２００７．１２．１９）
【出願人】（３０４０２１４１７）国立大学法人東京工業大学 (1,821)
【Ｆターム（参考）】
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願日】平成１９年１２月１９日（２００７．１２．１９）
【出願人】（３０４０２１４１７）国立大学法人東京工業大学 (1,821)
【Ｆターム（参考）】
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