キー装置
【課題】キーサンプリング信号の入力側接点と出力側接点との間隔を適切に維持しつつ、電気的ショートが発生した場合のキーロック状態を容易に回避するキー装置を提供する。
【解決手段】プリント基板上のキー接点を、キーサンプリング信号が加えられる入力側接点に沿った両側に一定間隔を置いて２系統の出力側接点を設けた構造とし、各出力側接点の出力端にトランスファゲートを設け、このトランスファゲートのアンド出力をキー出力信号として導出する。そして、電源ONまたはリセットに応じて前記各出力側接点のキー信号をラッチし、接点ショートが発生した出力側接点のキー信号をラッチしたときには、該当するトランスファゲートをOFFにし、正常な出力側接点のキー信号をラッチしたときには、該当するトランスファゲートをONにするDフリップフロップを設ける。
【解決手段】プリント基板上のキー接点を、キーサンプリング信号が加えられる入力側接点に沿った両側に一定間隔を置いて２系統の出力側接点を設けた構造とし、各出力側接点の出力端にトランスファゲートを設け、このトランスファゲートのアンド出力をキー出力信号として導出する。そして、電源ONまたはリセットに応じて前記各出力側接点のキー信号をラッチし、接点ショートが発生した出力側接点のキー信号をラッチしたときには、該当するトランスファゲートをOFFにし、正常な出力側接点のキー信号をラッチしたときには、該当するトランスファゲートをONにするDフリップフロップを設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器のキーボードなどに使用されるキー装置に関する。
【背景技術】
【０００２】
一般に、電子機器のキーボードに配列された個々のキー装置は、例えばプリント基板において、キーサンプリング信号が加えられる櫛歯形状の入力側接点と同櫛歯形状の出力側接点とを互い違いに一定間隔で隣接するように組み合わせたキー接点を有する。そして、この基板上のキー接点にカーボンゴムからなるキー部材を押下接触させることで、前記入力側接点と出力側接点とを導通させ、前記キーサンプリング信号をキー入力として導出している。
【０００３】
しかしながら、基板上のキー接点にカーボンゴムの破片や金属片などの導電性の異物が入り込み入出力間がショートしてしまうと、出力側接点からはキー入力信号が停止することなく導出される状態となり、電子機器を制御するＣＰＵではキーロック状態（フリーズ状態）となってしまう。
【０００４】
従来のキーボードスイッチであって、キー接点の有るプリント基板上に外部から通じるキーとキーパネルとの隙間を密閉した構造にすることで、基板上への異物の入り込みによる接触不良やショート等の不具合を解消したものが考えられている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２４１４９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前記従来のキーボードスイッチのように、キー接点の有るプリント基板上へ通じる外部との隙間を密閉することは、構造が複雑になり製造コストが嵩む問題がある。
【０００７】
また、キー接点における入力側接点と出力側接点との配置間隔を広く取ることで、導電性の異物等による入出力間ショートを発生し難くすることが考えられるが、キー押下時における入出力接点間の導通抵抗が高くなり、キー入力不良となってしまう問題がある。
【０００８】
本発明は、このような課題に鑑みなされたもので、キーサンプリング信号の入力側接点と出力側接点との間隔を適切に維持しつつ、導電性の異物により電気的ショートが発生した場合のキーロック状態を回避することが可能になるキー装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係るキー装置は、基板上に、予め設定された間隔をおいてキーサンプリング信号の入力側接点と出力側接点とを設けたキー接点を有し、このキー接点にユーザ操作に応じて押下される導電性のキー部材が接触することで前記入力側接点と出力側接点とが導通し前記キーサンプリング信号が前記出力側接点に導出されるキー装置であって、前記入力側接点と予め設定された間隔を置いて設けた複数系統の出力側接点と、この複数系統の出力側接点それぞれの出力端に設けた信号ゲートと、この複数系統の信号ゲートのアンド出力をキー出力信号として導出する出力回路と、前記入力側接点と前記複数系統のうち何れかの出力側接点との間で接点ショートが発生した場合に、該当する出力側接点に導出された信号に基づきその出力端に設けられた前記信号ゲートをオフにする回路手段と、を備えたことを特徴としている。
【発明の効果】
【００１０】
本発明によれば、キーサンプリング信号の入力側接点と出力側接点との間隔を適切に維持しつつ、導電性の異物により電気的ショートが発生した場合のキーロック状態を回避することが可能になるキー装置を提供できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係るキー装置の構成を示す回路図。
【図２】前記キー装置を構成する回路各部の動作を示すタイミングチャート。
【発明を実施するための形態】
【００１２】
以下図面により本発明の実施の形態について説明する。
【００１３】
図１は、本発明の実施形態に係るキー装置の構成を示す回路図である。
【００１４】
同図におけるキー装置では、例えば小型電子機器のキーボードにマトリクス状に配列して設けられた複数のキーのうちの１つのキーに対応する回路を示している。
【００１５】
このキー装置は、プリント基板上でキーサンプリング信号ＫＯ（本実施形態での基準［周期的信号“Lo”］）が加えられるジグザグ形状の入力側接点ＫＳ０と、この入力側接点ＫＳＯのジグザグ形状に沿った一方側と他方側とに各々一定間隔をおいて隣接する櫛歯形状の２系統の出力側接点ＫＳ１，ＫＳ２とからなるキー接点ＫＳを備える。
【００１６】
このキー接点ＫＳには、その上方から図示しないカーボンゴム製のキー部材がユーザ操作に応じて押下接触され、当該キー部材の接触により前記入力側接点ＫＳ０と出力側接点ＫＳ１，ＫＳ２とが電気的に導通し、前記キーサンプリング信号ＫＯ“Lo”が２系統のキー信号ＫＩ１“Lo”，ＫＩ２“Lo”として導出される。
【００１７】
この２系統のキー信号ＫＩ１，ＫＩ２は、前記キー部材が押下されないキー未入力の状態では、常時pull-upされて“Hi”レベルに維持される。
【００１８】
また、前記２系統の出力側接点ＫＳ１，ＫＳ２から導出されるキー信号ＫＩ１，ＫＩ２の出力端には、各々にトランスファゲートＧ１，Ｇ２が設けられ、当該各トランスファゲートＧ１，Ｇ２のアンド出力がキー出力信号ＫＩとして導出され、本キー装置が搭載される電子機器のＣＰＵに入力される。
【００１９】
一方、このキー装置が搭載される電子機器には、リセットＩＣ（ＲＩＣ）が備えられる。
【００２０】
このリセットＩＣ（ＲＩＣ）は、電源ＯＮに伴いシステム電圧Ｖが起動されてから一定時間(例えば、200ms)後、またはリセットスイッチＳＷがＯＮにされてから一定時間後に“Lo”から“Hi”に変化するリセット信号ＲＳを出力するもので、このリセット信号ＲＳは、第１および第２のＤフリップフロップＦＦ１，ＦＦ２それぞれのＣＬＲ端子およびＣＬＫ端子に入力される。またリセット信号ＲＳが出されている期間はＣＰＵもオフ状態であり、この期間はキーサンプリング信号ＫＯは全てのラインで常時“Lo”となる。
【００２１】
前記第１のＤフリップフロップＦＦ１のＤ端子には、前記２系統の出力側接点ＫＳ１，ＫＳ２のうち一方の出力側接点ＫＳ１からのキー信号ＫＩ１が入力され、同様に、前記第２のＤフリップフロップＦＦ２のＤ端子には、前記２系統の出力側接点ＫＳ１，ＫＳ２のうちもう一方の出力側接点ＫＳ２からのキー信号ＫＩ２が入力される。
【００２２】
そして、前記第１のＤフリップフロップＦＦ１のＱ出力は、前記トランスファゲートＧ１のＯＮ／ＯＦＦ信号として入力され、また同様に、前記第２のＤフリップフロップＦＦ２のＱ出力も、前記トランスファゲートＧ２のＯＮ／ＯＦＦ信号として入力される。
【００２３】
つまり、各ＤフリップフロップＦＦ１，ＦＦ２は、前記リセット信号ＲＳの“Lo”から“Hi”への立ち上がりに応じて、Ｄ端子に入力されるキー信号ＫＩ１，ＫＩ２をラッチし、Ｑ出力から各ゲートＧ１，Ｇ２へ出力するもので、この際、ラッチしたキー信号ＫＩ１，ＫＩ２が“Hi”レベルのときにはゲートＧ１，Ｇ２はＯＮになり、“Lo”レベルのときにはＯＦＦになる。
【００２４】
よって、トランスファゲートＧ１，Ｇ２がＯＮである通常状態において、キー未入力によりキー信号ＫＩ１，ＫＩ２が“Hi”レベルに維持されているときには、当該“Hi”レベルのキー信号ＫＩ１，ＫＩ２がそのままキー出力信号ＫＩとしてＣＰＵへ出力されキー未入力(Key out)が認識される。
【００２５】
また、キー押下（入力）によりキー接点ＫＳの入力側接点ＫＳ０と各出力側接点ＫＳ１，ＫＳ２とが導通し、キー信号ＫＩ１，ＫＩ２がキーサンプリング信号ＫＯの周期的な“Lo”レベルに引かれると、当該“Lo”レベルのキー信号ＫＩ１，ＫＩ２がそのままキー出力信号ＫＩとしてＣＰＵへ出力されキー入力(Key in)が認識される。
【００２６】
次に、前記構成のキー装置の動作について説明する。
【００２７】
図２は、前記キー装置を構成する回路各部の動作を示すタイミングチャートである。
【００２８】
（正常動作）
このキー装置が搭載される電子機器の電源が起動（ＯＮ）されると、直後にキー接点ＫＳの２系統の出力側接点ＫＳ１，ＫＳ２がpull-upされ、キー信号ＫＩ１，ＫＩ２が“Hi”レベルにセットされる。
【００２９】
また、前記電源ＯＮから一定時間Ｔ１後に、リセットＩＣ（ＲＩＣ）から第１，第２のＤフリップフロップＦＦ１，ＦＦ２のＣＬＲ端子およびＣＬＫ端子へ出力されるリセット信号ＲＳが“Lo”から“Hi”となり、これに応じて、前記“Hi”レベルにpull-upされている２系統の出力側接点ＫＳ１，ＫＳ２のキー信号ＫＩ１，ＫＩ２が、各ＤフリップフロップＦＦ１，ＦＦ２のＤ端子にラッチされる。すると、各ＤフリップフロップＦＦ１，ＦＦ２のＱ出力が“Hi”となり、前記各出力側接点ＫＳ１，ＫＳ２の出力端にあるトランスファゲートＧ１，Ｇ２がＯＮになる。
【００３０】
また、ＣＰＵは、前記リセット信号ＲＳが“Hi”レベルに立ち上がった後のタイミングＴ１′でＯＮになり制御動作を開始する。また、キーサンプリング信号ＫＯはＣＰＵの動作に合わせてキーマトリクスをサンプリングする周期的信号に変化する。図中斜線部はサンプリング信号“Lo”が周期的にパルス状に出力されている期間を示す。
【００３１】
ここで、キー未入力の状態では、キー接点ＫＳにおける２系統の出力側接点ＫＳ１，ＫＳ２のキー信号ＫＩ１，ＫＩ２が、何れもpull-upされた“Hi”レベルに維持されるので、各トランスファゲートＧ１，Ｇ２を介して“Hi”レベルのキー出力信号ＫＩがＣＰＵへ出力され、キー未入力(Key out)として認識される。
【００３２】
この後、ユーザ操作に応じたキーの押下によりキー入力(Key in)されると、キー接点ＫＳにおける入力側接点ＫＳ０と２系統の出力側接点ＫＳ１，ＫＳ２とが導通し、キーサンプリング信号ＫＯ“Lo”がキー信号ＫＩ１（図中“Ａ”），ＫＩ２（図中“Ｂ”）として導出される。そして、各トランスファゲートＧ１，Ｇ２を介して“Lo”レベルのキー出力信号ＫＩ（図中“Ｃ”）がＣＰＵへ出力され、キー入力(Key in)として認識される。
【００３３】
この後、ユーザ操作に応じてキー未入力(Key out)の状態に戻されると、キー接点ＫＳにおける各出力側接点ＫＳ１，ＫＳ２のキー信号ＫＩ１，ＫＩ２がPull-upに応じた“Hi”レベルに復帰する。そして、各トランスファゲートＧ１，Ｇ２を介して“Hi”レベルのキー出力信号ＫＩがＣＰＵへ出力され、キー未入力(Key out)として認識される。
【００３４】
このように、正常動作状態では、キー入力(Key in)に応じたキーサンプリング信号ＫＯ“Lo”と、キー未入力(Key out)に応じたPull-up信号“Hi”とが、何れの場合も２系統の出力側接点ＫＳ１，ＫＳ２および各対応するトランスファゲートＧ１，Ｇ２を介しキー出力信号ＫＩとして導出され、キー入力(Key in)とキー未入力(Key out)としてＣＰＵに認識される。
【００３５】
（接点ショート発生動作）
プリント基板のキー接点ＫＳ上に導電性の異物が混入し、当該異物により例えば入力側接点ＫＳ０と一方の出力側接点ＫＳ１との間で接点ショート(KS1 short)が発生すると、一方のキー信号ＫＩ１には連続的にキーサンプリング信号ＫＯ“Lo”が導出されたままとなり（図中“Ａshort”）、一方のトランスファゲートＧ１を介してキー入力(Key in)状態と同じキー出力信号ＫＩが導出されてしまう（図中“Ｃshort”）。
【００３６】
この場合、キー部材の押下／戻りに関係なく、ＣＰＵではキー入力(Key in)と誤認識されたキーロック状態（フリーズ状態）となる。
【００３７】
（接点ショート復帰動作）
前記接点ショート(KS1 short)により、電子機器がキーロック状態（フリーズ状態）となった事を受けて、ユーザ操作によりリセットスイッチＳＷがＯＮ(Reset)されるか、または電源が再起動（ＯＮ→ＯＦＦ→ＯＮ）されると、キーサンプリング信号ＫＯは全てのラインで一定時間“Lo”となり、一定時間Ｔ２後のリセット信号ＲＳの立ち上がり“Hi”に応じて、第１のＤフリップフロップＦＦ１には、ショート発生中（図中“Ａshort”）のキー信号ＫＩ１“Lo”がラッチされ、トランスファゲートＧ１はリセット(Reset)からのＯＦＦのまま維持される。
【００３８】
これにより、ショート発生中（図中“Ａshort”）の一方の出力側接点ＫＳ１のキー信号ＫＩ１“Lo”は、トランスファゲートＧ１により遮断され、キー出力信号ＫＩとしては一切導出されなくなる。
【００３９】
一方これと共に、第２のＤフリップフロップＦＦ２には、正常状態にある他方の出力側接点ＫＳ２におけるPull-upされたキー信号ＫＩ２“Hi”がラッチされ、トランスファゲートＧ２はＯＮになる。
【００４０】
これにより、前記リセット(Reset)からキー未入力の状態では、キー接点ＫＳにおける正常な出力側接点ＫＳ２のキー信号ＫＩ２“Hi”だけが、トランスファゲートＧ２を介してキー出力信号ＫＩとして導出され、キー未入力(Key out)として認識される。
【００４１】
従ってこの後、キー入力(Key in(1)(2)…)があった場合には、その都度、キーサンプリング信号ＫＯ“Lo”が導出された正常な出力側接点ＫＳ２のキー信号ＫＩ２“Lo”（図中Ｂ１，Ｂ２…）だけが、トランスファゲートＧ２を介してキー出力信号ＫＩとして導出され（図中Ｃ１，Ｃ２，…）、キー入力(Key in)として認識される。
【００４２】
したがって、前記構成のキー装置によれば、プリント基板上のキー接点ＫＳを、キーサンプリング信号ＫＯが加えられる入力側接点ＫＳ０に沿った両側に一定間隔をおいて２系統の出力側接点ＫＳ１，ＫＳ２を設けた構造とし、各出力側接点ＫＳ１，ＫＳ２の出力端にトランスファゲートＧ１，Ｇ２を設け、このトランスファゲートＧ１，Ｇ２のアンド出力をキー出力信号ＫＩとして導出する。そして、電源ＯＮまたはリセットに応じて前記各出力側接点ＫＳ１，ＫＳ２のキー信号ＫＩ１，ＫＩ２をラッチし、接点ショートが発生した出力側接点ＫＳ１／ＫＳ２のキー信号ＫＩ１／ＫＩ２をラッチしたときには、該当するトランスファゲートＧ１／Ｇ２をＯＦＦにし、正常な出力側接点ＫＳ１／ＫＳ２のキー信号ＫＩ１／ＫＩ２をラッチしたときには、該当するトランスファゲートＧ１／Ｇ２をＯＮにするＤフリップフロップＦＦ１，ＦＦ２を設ける。
【００４３】
このため、キー接点ＫＳ上への導電性の異物の入り込みよって、２系統の出力側接点ＫＳ１，ＫＳ２の何れかと入力側接点ＫＳ０との間に接点ショートが発生し、キーロック状態（フリーズ状態）となった場合には、電源の再起動またはリセット操作によりショート発生中にある出力側接点ＫＳ１／ＫＳ２からのトランスファゲートＧ１／Ｇ２をＯＦＦ（遮断）にし、正常な出力側接点ＫＳ１／ＫＳ２からのトランスファゲートＧ１／Ｇ２だけを介してキー出力信号ＫＩを導出できる。
【００４４】
よって、キーサンプリング信号ＫＯの入力側接点ＫＳ０と出力側接点ＫＳ１／ＫＳ２との間隔を適切に維持しつつ、導電性の異物により電気的ショートが発生した場合のキーロック状態を簡単に回避することが可能になる。
【００４５】
なお、前記実施形態では、キー接点ＫＳにおける入力側接点ＫＳ０と出力側接点ＫＳ１またはＫＳ２との接点ショートが発生し、電子機器がキーロック状態（フリーズ状態）となった場合は、ユーザ操作によりリセットスイッチＳＷをＯＮ(Reset)にするか、または電源を再起動（ＯＮ→ＯＦＦ→ＯＮ）することで、接点ショートが発生した出力側接点ＫＳ１（ＫＳ２）のキー信号ＫＩ１（ＫＩ２）をＤフリップフロップＦＦ１（ＦＦ２）でラッチし、該当するキー信号ＫＩ１（ＫＩ２）のトランスファゲートＧ１（Ｇ２）をＯＦＦにしてキーロック状態を回避する構成とした。
【００４６】
これに対し、キーサンプリング信号ＫＯがキー出力信号ＫＩとして予め設定された時間以上連続的に導出されたことがＣＰＵにより認識された場合に、これを接点ショートの発生と判断し、各ＤフリップフロップＦＦ１（ＦＦ２）に強制的にリセット信号ＲＳを与えてＤ端子をラッチ動作させることで、接点ショートが発生した出力側接点ＫＳ１（ＫＳ２）のトランスファゲートＧ１（Ｇ２）をリアルタイムにＯＦＦ（遮断）にしてキーロック状態を回避する構成としてよい。
【００４７】
また、前記実施形態では、接点ショートが発生している出力側接点ＫＳ１（ＫＳ２）のトランスファゲートＧ１（Ｇ２）をＯＦＦにするため、ＤフリップフロップＦＦ１（ＦＦ２）のＱ出力は“Lo”にラッチされる。従って、このＤフリップフロップＦＦ１（ＦＦ２）におけるＱ出力の“Lo”へのラッチ動作をＣＰＵにより読み込むことで、マトリクス状に配列された何れのキーに接点ショートが発生したのかを認識することが可能になる。
【００４８】
また、前記実施形態の図１で示したキー装置の回路において、２系統の出力側接点ＫＳ１，ＫＳ２に対応して設けた、破線Ｘで囲まれるところの各ＤフリップフロップＦＦ１，ＦＦ２とトランスファゲートＧ１，Ｇ２からなる回路は、ＣＰＵに内蔵させて構成してもよい。
【００４９】
また、前記実施形態では、キー接点ＫＳの出力側接点ＫＳ１，ＫＳ２を２系統とし、これに対応した各トランスファゲートＧ１，Ｇ２およびＤフリップフロップＦＦ１，ＦＦ２を設ける構成としたが、当該出力側接点以降の回路を３系統以上とし、接点ショートの発生をより回避しやすい構成としてもよい。
【００５０】
なお、本願発明は、前記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、前記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件から幾つかの構成要件が削除されたり、幾つかの構成要件が異なる形態にして組み合わされても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除されたり組み合わされた構成が発明として抽出され得るものである。
【００５１】
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
【００５２】
［１］
基板上に、予め設定された間隔をおいてキーサンプリング信号の入力側接点と出力側接点とを設けたキー接点を有し、このキー接点にユーザ操作に応じて押下される導電性のキー部材が接触することで前記入力側接点と出力側接点とが導通し前記キーサンプリング信号が前記出力側接点に導出されるキー装置であって、
前記入力側接点と予め設定された間隔を置いて設けた複数系統の出力側接点と、
この複数系統の出力側接点それぞれの出力端に設けた信号ゲートと、
この複数系統の信号ゲートのアンド出力をキー出力信号として導出する出力回路と、
前記入力側接点と前記複数系統のうち何れかの出力側接点との間で接点ショートが発生した場合に、該当する出力側接点に導出された信号に基づきその出力端に設けられた前記信号ゲートをオフにする回路手段と、
を備えたことを特徴とするキー装置。
【００５３】
［２］
前記回路手段は、前記入力側接点と前記複数系統のうち何れかの出力側接点との間で接点ショートが発生した場合に、ユーザ操作に応じて、該当する出力側接点に導出された信号に基づきその出力端に設けられた前記信号ゲートをオフにする、
ことを特徴とする［１］に記載のキー装置。
【００５４】
［３］
前記回路手段は、前記入力側接点と前記複数系統のうち何れかの出力側接点との間で接点ショートが発生した場合に、該当する出力側接点に前記キーサンプリング信号が予め設定された時間以上連続して導出されたか判断する判断手段を有し、この判断手段により前記キーサンプリング信号の連続導出が判断された際に、当該導出されたキーサンプリング信号に基づきその出力端に設けられた前記信号ゲートをオフにする、
ことを特徴とする［１］に記載のキー装置。
【００５５】
［４］
前記回路手段は、前記入力側接点と前記複数系統のうち何れかの出力側接点との間で接点ショートが発生した場合に、ユーザ操作に応じた再起動信号またはリセット信号に応じて、該当する出力側接点に導出された信号をＤ端子でラッチし、このラッチしたＱ出力により同出力側接点の出力端に設けられた前記信号ゲートをオフにするＤフリップフロップである、
ことを特徴とする［１］に記載のキー装置。
【符号の説明】
【００５６】
ＫＳ …キー接点
ＫＳ０…入力側接点
ＫＳ１，ＫＳ２…出力側接点（２系統）
Ｇ１，Ｇ２…トランスファゲート（２系統）
ＳＷ …リセットスイッチ
ＲＩＣ…リセットＩＣ
ＦＦ１，ＦＦ２…Ｄフリップフロップ（２系統）
Ｋ０ …キーサンプリング信号
ＫＩ１，ＫＩ２…キー信号（２系統）
ＫＩ …キー出力信号
ＲＳ …リセット信号
【技術分野】
【０００１】
本発明は、電子機器のキーボードなどに使用されるキー装置に関する。
【背景技術】
【０００２】
一般に、電子機器のキーボードに配列された個々のキー装置は、例えばプリント基板において、キーサンプリング信号が加えられる櫛歯形状の入力側接点と同櫛歯形状の出力側接点とを互い違いに一定間隔で隣接するように組み合わせたキー接点を有する。そして、この基板上のキー接点にカーボンゴムからなるキー部材を押下接触させることで、前記入力側接点と出力側接点とを導通させ、前記キーサンプリング信号をキー入力として導出している。
【０００３】
しかしながら、基板上のキー接点にカーボンゴムの破片や金属片などの導電性の異物が入り込み入出力間がショートしてしまうと、出力側接点からはキー入力信号が停止することなく導出される状態となり、電子機器を制御するＣＰＵではキーロック状態（フリーズ状態）となってしまう。
【０００４】
従来のキーボードスイッチであって、キー接点の有るプリント基板上に外部から通じるキーとキーパネルとの隙間を密閉した構造にすることで、基板上への異物の入り込みによる接触不良やショート等の不具合を解消したものが考えられている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２４１４９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前記従来のキーボードスイッチのように、キー接点の有るプリント基板上へ通じる外部との隙間を密閉することは、構造が複雑になり製造コストが嵩む問題がある。
【０００７】
また、キー接点における入力側接点と出力側接点との配置間隔を広く取ることで、導電性の異物等による入出力間ショートを発生し難くすることが考えられるが、キー押下時における入出力接点間の導通抵抗が高くなり、キー入力不良となってしまう問題がある。
【０００８】
本発明は、このような課題に鑑みなされたもので、キーサンプリング信号の入力側接点と出力側接点との間隔を適切に維持しつつ、導電性の異物により電気的ショートが発生した場合のキーロック状態を回避することが可能になるキー装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係るキー装置は、基板上に、予め設定された間隔をおいてキーサンプリング信号の入力側接点と出力側接点とを設けたキー接点を有し、このキー接点にユーザ操作に応じて押下される導電性のキー部材が接触することで前記入力側接点と出力側接点とが導通し前記キーサンプリング信号が前記出力側接点に導出されるキー装置であって、前記入力側接点と予め設定された間隔を置いて設けた複数系統の出力側接点と、この複数系統の出力側接点それぞれの出力端に設けた信号ゲートと、この複数系統の信号ゲートのアンド出力をキー出力信号として導出する出力回路と、前記入力側接点と前記複数系統のうち何れかの出力側接点との間で接点ショートが発生した場合に、該当する出力側接点に導出された信号に基づきその出力端に設けられた前記信号ゲートをオフにする回路手段と、を備えたことを特徴としている。
【発明の効果】
【００１０】
本発明によれば、キーサンプリング信号の入力側接点と出力側接点との間隔を適切に維持しつつ、導電性の異物により電気的ショートが発生した場合のキーロック状態を回避することが可能になるキー装置を提供できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係るキー装置の構成を示す回路図。
【図２】前記キー装置を構成する回路各部の動作を示すタイミングチャート。
【発明を実施するための形態】
【００１２】
以下図面により本発明の実施の形態について説明する。
【００１３】
図１は、本発明の実施形態に係るキー装置の構成を示す回路図である。
【００１４】
同図におけるキー装置では、例えば小型電子機器のキーボードにマトリクス状に配列して設けられた複数のキーのうちの１つのキーに対応する回路を示している。
【００１５】
このキー装置は、プリント基板上でキーサンプリング信号ＫＯ（本実施形態での基準［周期的信号“Lo”］）が加えられるジグザグ形状の入力側接点ＫＳ０と、この入力側接点ＫＳＯのジグザグ形状に沿った一方側と他方側とに各々一定間隔をおいて隣接する櫛歯形状の２系統の出力側接点ＫＳ１，ＫＳ２とからなるキー接点ＫＳを備える。
【００１６】
このキー接点ＫＳには、その上方から図示しないカーボンゴム製のキー部材がユーザ操作に応じて押下接触され、当該キー部材の接触により前記入力側接点ＫＳ０と出力側接点ＫＳ１，ＫＳ２とが電気的に導通し、前記キーサンプリング信号ＫＯ“Lo”が２系統のキー信号ＫＩ１“Lo”，ＫＩ２“Lo”として導出される。
【００１７】
この２系統のキー信号ＫＩ１，ＫＩ２は、前記キー部材が押下されないキー未入力の状態では、常時pull-upされて“Hi”レベルに維持される。
【００１８】
また、前記２系統の出力側接点ＫＳ１，ＫＳ２から導出されるキー信号ＫＩ１，ＫＩ２の出力端には、各々にトランスファゲートＧ１，Ｇ２が設けられ、当該各トランスファゲートＧ１，Ｇ２のアンド出力がキー出力信号ＫＩとして導出され、本キー装置が搭載される電子機器のＣＰＵに入力される。
【００１９】
一方、このキー装置が搭載される電子機器には、リセットＩＣ（ＲＩＣ）が備えられる。
【００２０】
このリセットＩＣ（ＲＩＣ）は、電源ＯＮに伴いシステム電圧Ｖが起動されてから一定時間(例えば、200ms)後、またはリセットスイッチＳＷがＯＮにされてから一定時間後に“Lo”から“Hi”に変化するリセット信号ＲＳを出力するもので、このリセット信号ＲＳは、第１および第２のＤフリップフロップＦＦ１，ＦＦ２それぞれのＣＬＲ端子およびＣＬＫ端子に入力される。またリセット信号ＲＳが出されている期間はＣＰＵもオフ状態であり、この期間はキーサンプリング信号ＫＯは全てのラインで常時“Lo”となる。
【００２１】
前記第１のＤフリップフロップＦＦ１のＤ端子には、前記２系統の出力側接点ＫＳ１，ＫＳ２のうち一方の出力側接点ＫＳ１からのキー信号ＫＩ１が入力され、同様に、前記第２のＤフリップフロップＦＦ２のＤ端子には、前記２系統の出力側接点ＫＳ１，ＫＳ２のうちもう一方の出力側接点ＫＳ２からのキー信号ＫＩ２が入力される。
【００２２】
そして、前記第１のＤフリップフロップＦＦ１のＱ出力は、前記トランスファゲートＧ１のＯＮ／ＯＦＦ信号として入力され、また同様に、前記第２のＤフリップフロップＦＦ２のＱ出力も、前記トランスファゲートＧ２のＯＮ／ＯＦＦ信号として入力される。
【００２３】
つまり、各ＤフリップフロップＦＦ１，ＦＦ２は、前記リセット信号ＲＳの“Lo”から“Hi”への立ち上がりに応じて、Ｄ端子に入力されるキー信号ＫＩ１，ＫＩ２をラッチし、Ｑ出力から各ゲートＧ１，Ｇ２へ出力するもので、この際、ラッチしたキー信号ＫＩ１，ＫＩ２が“Hi”レベルのときにはゲートＧ１，Ｇ２はＯＮになり、“Lo”レベルのときにはＯＦＦになる。
【００２４】
よって、トランスファゲートＧ１，Ｇ２がＯＮである通常状態において、キー未入力によりキー信号ＫＩ１，ＫＩ２が“Hi”レベルに維持されているときには、当該“Hi”レベルのキー信号ＫＩ１，ＫＩ２がそのままキー出力信号ＫＩとしてＣＰＵへ出力されキー未入力(Key out)が認識される。
【００２５】
また、キー押下（入力）によりキー接点ＫＳの入力側接点ＫＳ０と各出力側接点ＫＳ１，ＫＳ２とが導通し、キー信号ＫＩ１，ＫＩ２がキーサンプリング信号ＫＯの周期的な“Lo”レベルに引かれると、当該“Lo”レベルのキー信号ＫＩ１，ＫＩ２がそのままキー出力信号ＫＩとしてＣＰＵへ出力されキー入力(Key in)が認識される。
【００２６】
次に、前記構成のキー装置の動作について説明する。
【００２７】
図２は、前記キー装置を構成する回路各部の動作を示すタイミングチャートである。
【００２８】
（正常動作）
このキー装置が搭載される電子機器の電源が起動（ＯＮ）されると、直後にキー接点ＫＳの２系統の出力側接点ＫＳ１，ＫＳ２がpull-upされ、キー信号ＫＩ１，ＫＩ２が“Hi”レベルにセットされる。
【００２９】
また、前記電源ＯＮから一定時間Ｔ１後に、リセットＩＣ（ＲＩＣ）から第１，第２のＤフリップフロップＦＦ１，ＦＦ２のＣＬＲ端子およびＣＬＫ端子へ出力されるリセット信号ＲＳが“Lo”から“Hi”となり、これに応じて、前記“Hi”レベルにpull-upされている２系統の出力側接点ＫＳ１，ＫＳ２のキー信号ＫＩ１，ＫＩ２が、各ＤフリップフロップＦＦ１，ＦＦ２のＤ端子にラッチされる。すると、各ＤフリップフロップＦＦ１，ＦＦ２のＱ出力が“Hi”となり、前記各出力側接点ＫＳ１，ＫＳ２の出力端にあるトランスファゲートＧ１，Ｇ２がＯＮになる。
【００３０】
また、ＣＰＵは、前記リセット信号ＲＳが“Hi”レベルに立ち上がった後のタイミングＴ１′でＯＮになり制御動作を開始する。また、キーサンプリング信号ＫＯはＣＰＵの動作に合わせてキーマトリクスをサンプリングする周期的信号に変化する。図中斜線部はサンプリング信号“Lo”が周期的にパルス状に出力されている期間を示す。
【００３１】
ここで、キー未入力の状態では、キー接点ＫＳにおける２系統の出力側接点ＫＳ１，ＫＳ２のキー信号ＫＩ１，ＫＩ２が、何れもpull-upされた“Hi”レベルに維持されるので、各トランスファゲートＧ１，Ｇ２を介して“Hi”レベルのキー出力信号ＫＩがＣＰＵへ出力され、キー未入力(Key out)として認識される。
【００３２】
この後、ユーザ操作に応じたキーの押下によりキー入力(Key in)されると、キー接点ＫＳにおける入力側接点ＫＳ０と２系統の出力側接点ＫＳ１，ＫＳ２とが導通し、キーサンプリング信号ＫＯ“Lo”がキー信号ＫＩ１（図中“Ａ”），ＫＩ２（図中“Ｂ”）として導出される。そして、各トランスファゲートＧ１，Ｇ２を介して“Lo”レベルのキー出力信号ＫＩ（図中“Ｃ”）がＣＰＵへ出力され、キー入力(Key in)として認識される。
【００３３】
この後、ユーザ操作に応じてキー未入力(Key out)の状態に戻されると、キー接点ＫＳにおける各出力側接点ＫＳ１，ＫＳ２のキー信号ＫＩ１，ＫＩ２がPull-upに応じた“Hi”レベルに復帰する。そして、各トランスファゲートＧ１，Ｇ２を介して“Hi”レベルのキー出力信号ＫＩがＣＰＵへ出力され、キー未入力(Key out)として認識される。
【００３４】
このように、正常動作状態では、キー入力(Key in)に応じたキーサンプリング信号ＫＯ“Lo”と、キー未入力(Key out)に応じたPull-up信号“Hi”とが、何れの場合も２系統の出力側接点ＫＳ１，ＫＳ２および各対応するトランスファゲートＧ１，Ｇ２を介しキー出力信号ＫＩとして導出され、キー入力(Key in)とキー未入力(Key out)としてＣＰＵに認識される。
【００３５】
（接点ショート発生動作）
プリント基板のキー接点ＫＳ上に導電性の異物が混入し、当該異物により例えば入力側接点ＫＳ０と一方の出力側接点ＫＳ１との間で接点ショート(KS1 short)が発生すると、一方のキー信号ＫＩ１には連続的にキーサンプリング信号ＫＯ“Lo”が導出されたままとなり（図中“Ａshort”）、一方のトランスファゲートＧ１を介してキー入力(Key in)状態と同じキー出力信号ＫＩが導出されてしまう（図中“Ｃshort”）。
【００３６】
この場合、キー部材の押下／戻りに関係なく、ＣＰＵではキー入力(Key in)と誤認識されたキーロック状態（フリーズ状態）となる。
【００３７】
（接点ショート復帰動作）
前記接点ショート(KS1 short)により、電子機器がキーロック状態（フリーズ状態）となった事を受けて、ユーザ操作によりリセットスイッチＳＷがＯＮ(Reset)されるか、または電源が再起動（ＯＮ→ＯＦＦ→ＯＮ）されると、キーサンプリング信号ＫＯは全てのラインで一定時間“Lo”となり、一定時間Ｔ２後のリセット信号ＲＳの立ち上がり“Hi”に応じて、第１のＤフリップフロップＦＦ１には、ショート発生中（図中“Ａshort”）のキー信号ＫＩ１“Lo”がラッチされ、トランスファゲートＧ１はリセット(Reset)からのＯＦＦのまま維持される。
【００３８】
これにより、ショート発生中（図中“Ａshort”）の一方の出力側接点ＫＳ１のキー信号ＫＩ１“Lo”は、トランスファゲートＧ１により遮断され、キー出力信号ＫＩとしては一切導出されなくなる。
【００３９】
一方これと共に、第２のＤフリップフロップＦＦ２には、正常状態にある他方の出力側接点ＫＳ２におけるPull-upされたキー信号ＫＩ２“Hi”がラッチされ、トランスファゲートＧ２はＯＮになる。
【００４０】
これにより、前記リセット(Reset)からキー未入力の状態では、キー接点ＫＳにおける正常な出力側接点ＫＳ２のキー信号ＫＩ２“Hi”だけが、トランスファゲートＧ２を介してキー出力信号ＫＩとして導出され、キー未入力(Key out)として認識される。
【００４１】
従ってこの後、キー入力(Key in(1)(2)…)があった場合には、その都度、キーサンプリング信号ＫＯ“Lo”が導出された正常な出力側接点ＫＳ２のキー信号ＫＩ２“Lo”（図中Ｂ１，Ｂ２…）だけが、トランスファゲートＧ２を介してキー出力信号ＫＩとして導出され（図中Ｃ１，Ｃ２，…）、キー入力(Key in)として認識される。
【００４２】
したがって、前記構成のキー装置によれば、プリント基板上のキー接点ＫＳを、キーサンプリング信号ＫＯが加えられる入力側接点ＫＳ０に沿った両側に一定間隔をおいて２系統の出力側接点ＫＳ１，ＫＳ２を設けた構造とし、各出力側接点ＫＳ１，ＫＳ２の出力端にトランスファゲートＧ１，Ｇ２を設け、このトランスファゲートＧ１，Ｇ２のアンド出力をキー出力信号ＫＩとして導出する。そして、電源ＯＮまたはリセットに応じて前記各出力側接点ＫＳ１，ＫＳ２のキー信号ＫＩ１，ＫＩ２をラッチし、接点ショートが発生した出力側接点ＫＳ１／ＫＳ２のキー信号ＫＩ１／ＫＩ２をラッチしたときには、該当するトランスファゲートＧ１／Ｇ２をＯＦＦにし、正常な出力側接点ＫＳ１／ＫＳ２のキー信号ＫＩ１／ＫＩ２をラッチしたときには、該当するトランスファゲートＧ１／Ｇ２をＯＮにするＤフリップフロップＦＦ１，ＦＦ２を設ける。
【００４３】
このため、キー接点ＫＳ上への導電性の異物の入り込みよって、２系統の出力側接点ＫＳ１，ＫＳ２の何れかと入力側接点ＫＳ０との間に接点ショートが発生し、キーロック状態（フリーズ状態）となった場合には、電源の再起動またはリセット操作によりショート発生中にある出力側接点ＫＳ１／ＫＳ２からのトランスファゲートＧ１／Ｇ２をＯＦＦ（遮断）にし、正常な出力側接点ＫＳ１／ＫＳ２からのトランスファゲートＧ１／Ｇ２だけを介してキー出力信号ＫＩを導出できる。
【００４４】
よって、キーサンプリング信号ＫＯの入力側接点ＫＳ０と出力側接点ＫＳ１／ＫＳ２との間隔を適切に維持しつつ、導電性の異物により電気的ショートが発生した場合のキーロック状態を簡単に回避することが可能になる。
【００４５】
なお、前記実施形態では、キー接点ＫＳにおける入力側接点ＫＳ０と出力側接点ＫＳ１またはＫＳ２との接点ショートが発生し、電子機器がキーロック状態（フリーズ状態）となった場合は、ユーザ操作によりリセットスイッチＳＷをＯＮ(Reset)にするか、または電源を再起動（ＯＮ→ＯＦＦ→ＯＮ）することで、接点ショートが発生した出力側接点ＫＳ１（ＫＳ２）のキー信号ＫＩ１（ＫＩ２）をＤフリップフロップＦＦ１（ＦＦ２）でラッチし、該当するキー信号ＫＩ１（ＫＩ２）のトランスファゲートＧ１（Ｇ２）をＯＦＦにしてキーロック状態を回避する構成とした。
【００４６】
これに対し、キーサンプリング信号ＫＯがキー出力信号ＫＩとして予め設定された時間以上連続的に導出されたことがＣＰＵにより認識された場合に、これを接点ショートの発生と判断し、各ＤフリップフロップＦＦ１（ＦＦ２）に強制的にリセット信号ＲＳを与えてＤ端子をラッチ動作させることで、接点ショートが発生した出力側接点ＫＳ１（ＫＳ２）のトランスファゲートＧ１（Ｇ２）をリアルタイムにＯＦＦ（遮断）にしてキーロック状態を回避する構成としてよい。
【００４７】
また、前記実施形態では、接点ショートが発生している出力側接点ＫＳ１（ＫＳ２）のトランスファゲートＧ１（Ｇ２）をＯＦＦにするため、ＤフリップフロップＦＦ１（ＦＦ２）のＱ出力は“Lo”にラッチされる。従って、このＤフリップフロップＦＦ１（ＦＦ２）におけるＱ出力の“Lo”へのラッチ動作をＣＰＵにより読み込むことで、マトリクス状に配列された何れのキーに接点ショートが発生したのかを認識することが可能になる。
【００４８】
また、前記実施形態の図１で示したキー装置の回路において、２系統の出力側接点ＫＳ１，ＫＳ２に対応して設けた、破線Ｘで囲まれるところの各ＤフリップフロップＦＦ１，ＦＦ２とトランスファゲートＧ１，Ｇ２からなる回路は、ＣＰＵに内蔵させて構成してもよい。
【００４９】
また、前記実施形態では、キー接点ＫＳの出力側接点ＫＳ１，ＫＳ２を２系統とし、これに対応した各トランスファゲートＧ１，Ｇ２およびＤフリップフロップＦＦ１，ＦＦ２を設ける構成としたが、当該出力側接点以降の回路を３系統以上とし、接点ショートの発生をより回避しやすい構成としてもよい。
【００５０】
なお、本願発明は、前記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、前記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件から幾つかの構成要件が削除されたり、幾つかの構成要件が異なる形態にして組み合わされても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除されたり組み合わされた構成が発明として抽出され得るものである。
【００５１】
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
【００５２】
［１］
基板上に、予め設定された間隔をおいてキーサンプリング信号の入力側接点と出力側接点とを設けたキー接点を有し、このキー接点にユーザ操作に応じて押下される導電性のキー部材が接触することで前記入力側接点と出力側接点とが導通し前記キーサンプリング信号が前記出力側接点に導出されるキー装置であって、
前記入力側接点と予め設定された間隔を置いて設けた複数系統の出力側接点と、
この複数系統の出力側接点それぞれの出力端に設けた信号ゲートと、
この複数系統の信号ゲートのアンド出力をキー出力信号として導出する出力回路と、
前記入力側接点と前記複数系統のうち何れかの出力側接点との間で接点ショートが発生した場合に、該当する出力側接点に導出された信号に基づきその出力端に設けられた前記信号ゲートをオフにする回路手段と、
を備えたことを特徴とするキー装置。
【００５３】
［２］
前記回路手段は、前記入力側接点と前記複数系統のうち何れかの出力側接点との間で接点ショートが発生した場合に、ユーザ操作に応じて、該当する出力側接点に導出された信号に基づきその出力端に設けられた前記信号ゲートをオフにする、
ことを特徴とする［１］に記載のキー装置。
【００５４】
［３］
前記回路手段は、前記入力側接点と前記複数系統のうち何れかの出力側接点との間で接点ショートが発生した場合に、該当する出力側接点に前記キーサンプリング信号が予め設定された時間以上連続して導出されたか判断する判断手段を有し、この判断手段により前記キーサンプリング信号の連続導出が判断された際に、当該導出されたキーサンプリング信号に基づきその出力端に設けられた前記信号ゲートをオフにする、
ことを特徴とする［１］に記載のキー装置。
【００５５】
［４］
前記回路手段は、前記入力側接点と前記複数系統のうち何れかの出力側接点との間で接点ショートが発生した場合に、ユーザ操作に応じた再起動信号またはリセット信号に応じて、該当する出力側接点に導出された信号をＤ端子でラッチし、このラッチしたＱ出力により同出力側接点の出力端に設けられた前記信号ゲートをオフにするＤフリップフロップである、
ことを特徴とする［１］に記載のキー装置。
【符号の説明】
【００５６】
ＫＳ …キー接点
ＫＳ０…入力側接点
ＫＳ１，ＫＳ２…出力側接点（２系統）
Ｇ１，Ｇ２…トランスファゲート（２系統）
ＳＷ …リセットスイッチ
ＲＩＣ…リセットＩＣ
ＦＦ１，ＦＦ２…Ｄフリップフロップ（２系統）
Ｋ０ …キーサンプリング信号
ＫＩ１，ＫＩ２…キー信号（２系統）
ＫＩ …キー出力信号
ＲＳ …リセット信号
【特許請求の範囲】
【請求項１】
基板上に、予め設定された間隔をおいてキーサンプリング信号の入力側接点と出力側接点とを設けたキー接点を有し、このキー接点にユーザ操作に応じて押下される導電性のキー部材が接触することで前記入力側接点と出力側接点とが導通し前記キーサンプリング信号が前記出力側接点に導出されるキー装置であって、
前記入力側接点と予め設定された間隔を置いて設けた複数系統の出力側接点と、
この複数系統の出力側接点それぞれの出力端に設けた信号ゲートと、
この複数系統の信号ゲートのアンド出力をキー出力信号として導出する出力回路と、
前記入力側接点と前記複数系統のうち何れかの出力側接点との間で接点ショートが発生した場合に、該当する出力側接点に導出された信号に基づきその出力端に設けられた前記信号ゲートをオフにする回路手段と、
を備えたことを特徴とするキー装置。
【請求項２】
前記回路手段は、前記入力側接点と前記複数系統のうち何れかの出力側接点との間で接点ショートが発生した場合に、ユーザ操作に応じて、該当する出力側接点に導出された信号に基づきその出力端に設けられた前記信号ゲートをオフにする、
ことを特徴とする請求項１に記載のキー装置。
【請求項３】
前記回路手段は、前記入力側接点と前記複数系統のうち何れかの出力側接点との間で接点ショートが発生した場合に、該当する出力側接点に前記キーサンプリング信号が予め設定された時間以上連続して導出されたか判断する判断手段を有し、この判断手段により前記キーサンプリング信号の連続導出が判断された際に、当該導出されたキーサンプリング信号に基づきその出力端に設けられた前記信号ゲートをオフにする、
ことを特徴とする請求項１に記載のキー装置。
【請求項４】
前記回路手段は、前記入力側接点と前記複数系統のうち何れかの出力側接点との間で接点ショートが発生した場合に、ユーザ操作に応じた再起動信号またはリセット信号に応じて、該当する出力側接点に導出された信号をＤ端子でラッチし、このラッチしたＱ出力により同出力側接点の出力端に設けられた前記信号ゲートをオフにするＤフリップフロップである、
ことを特徴とする請求項１に記載のキー装置。
【請求項１】
基板上に、予め設定された間隔をおいてキーサンプリング信号の入力側接点と出力側接点とを設けたキー接点を有し、このキー接点にユーザ操作に応じて押下される導電性のキー部材が接触することで前記入力側接点と出力側接点とが導通し前記キーサンプリング信号が前記出力側接点に導出されるキー装置であって、
前記入力側接点と予め設定された間隔を置いて設けた複数系統の出力側接点と、
この複数系統の出力側接点それぞれの出力端に設けた信号ゲートと、
この複数系統の信号ゲートのアンド出力をキー出力信号として導出する出力回路と、
前記入力側接点と前記複数系統のうち何れかの出力側接点との間で接点ショートが発生した場合に、該当する出力側接点に導出された信号に基づきその出力端に設けられた前記信号ゲートをオフにする回路手段と、
を備えたことを特徴とするキー装置。
【請求項２】
前記回路手段は、前記入力側接点と前記複数系統のうち何れかの出力側接点との間で接点ショートが発生した場合に、ユーザ操作に応じて、該当する出力側接点に導出された信号に基づきその出力端に設けられた前記信号ゲートをオフにする、
ことを特徴とする請求項１に記載のキー装置。
【請求項３】
前記回路手段は、前記入力側接点と前記複数系統のうち何れかの出力側接点との間で接点ショートが発生した場合に、該当する出力側接点に前記キーサンプリング信号が予め設定された時間以上連続して導出されたか判断する判断手段を有し、この判断手段により前記キーサンプリング信号の連続導出が判断された際に、当該導出されたキーサンプリング信号に基づきその出力端に設けられた前記信号ゲートをオフにする、
ことを特徴とする請求項１に記載のキー装置。
【請求項４】
前記回路手段は、前記入力側接点と前記複数系統のうち何れかの出力側接点との間で接点ショートが発生した場合に、ユーザ操作に応じた再起動信号またはリセット信号に応じて、該当する出力側接点に導出された信号をＤ端子でラッチし、このラッチしたＱ出力により同出力側接点の出力端に設けられた前記信号ゲートをオフにするＤフリップフロップである、
ことを特徴とする請求項１に記載のキー装置。
【図１】
【図２】
【図２】
【公開番号】特開２０１２−２２６５８９（Ｐ２０１２−２２６５８９Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１１−９４２０９（Ｐ２０１１−９４２０９）
【出願日】平成２３年４月２０日（２０１１．４．２０）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２３年４月２０日（２０１１．４．２０）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
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