クロック情報及びデータ情報を含む信号を受信する受信器、並びにクロック埋め込みインターフェース方法
【課題】クロック情報及びデータ情報を含む信号を受信する受信器、並びにクロック埋め込みインターフェース方法を提供する。
【解決手段】クロック情報及びデータ情報を含む差動信号対を受信するにおいて、差動信号対の共通電圧レベルの変化を利用してクロック信号及びデータを復元できる、クロック情報及びデータ情報を含む信号を受信する受信器及びクロック埋め込みインターフェース方法である。
【解決手段】クロック情報及びデータ情報を含む差動信号対を受信するにおいて、差動信号対の共通電圧レベルの変化を利用してクロック信号及びデータを復元できる、クロック情報及びデータ情報を含む信号を受信する受信器及びクロック埋め込みインターフェース方法である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信器に係り、特に、クロック情報及びデータ情報を含む信号を受信する受信器、並びにクロック埋め込みインターフェース方法に関する。
【背景技術】
【０００２】
データとクロック信号とを送受信するための方法として、前記データと前記クロック信号とを別途のラインを介して送受信する方法、及び前記データの情報と前記クロック信号の情報とを含む信号を、１本のラインを介して送受信する方法などがある。従来、前記データの情報と前記クロック信号の情報とを含む信号を、１本のラインを介して送受信するために、前記信号のうち、前記クロック信号の情報を意味する部分と、前記データの情報を意味する部分とに振幅差をおいて伝送した。例えば、前記信号のうち、前記クロック情報を示す部分は、振幅を大きくして伝送し、前記データ情報を示す部分は、振幅を小さくして伝送した後、クロック信号及びデータを復元した。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００９−０１５５３７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、差動信号対の共通電圧レベルの変化を利用してクロック信号及びデータを復元する受信器、前記受信器を含むシステム装置及びディスプレイ装置を提供するところにある。
本発明が解決しようとする他の課題は、前記差動信号対の共通電圧レベルの変化を利用してクロック信号及びデータを復元するクロック埋め込みインターフェース方法を提供するところにある。
【課題を解決するための手段】
【０００５】
前記課題を達成するための本発明の技術的思想による一実施形態による受信器は、受信された差動信号対のうち１つの信号の電圧レベルと、基準電圧とを比較した結果を利用し、クロック信号を生成するクロック信号生成部、及び前記クロック信号に応答し、前記差動信号対からデータを生成するデータ生成部を具備できる。前記差動信号対は、第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有することができる。
前記クロック信号生成部は、前記差動信号対のうち１つの信号の電圧レベルと、前記基準電圧とを比較して基準クロック信号を出力する比較器、及び前記基準クロック信号を利用し、前記クロック信号を生成するクロック信号発生器を具備できる。
【０００６】
前記課題を達成するための本発明の技術的思想による他の一実施形態によるシステム装置は、第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有する差動信号対を送信する送信器、及び前記差動信号対を受信し、前記差動信号対を利用してクロック信号及びデータを生成する受信器を具備できる。
【０００７】
前記課題を達成するための本発明の技術的思想による他の一実施形態によるディスプレイ装置は、複数の画素領域を含むパネル、前記パネルのソースラインを駆動するソース・ドライバ、第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有する差動信号対を前記ソース・ドライバに伝送するコントローラを具備し、前記ソース・ドライバは、前記差動信号対を受信し、前記差動信号対を利用してクロック信号及びデータを生成できる。
前記ソース・ドライバは、前記差動信号対のうち１つの信号の電圧レベルと、前記基準電圧とを比較した結果を利用し、前記クロック信号を生成するクロック信号生成部、及び前記クロック信号に応答し、前記差動信号対から前記データを生成するデータ生成部を具備できる。
【０００８】
前記課題を達成するための本発明の技術的思想による他の一実施形態による受信器は、受信された第１差動信号対のうち１つの信号と、受信された第２差動信号対のうち１つの信号とを比較した結果を利用し、クロック信号を生成するクロック信号生成部、前記クロック信号に応答し、前記第１差動信号対から第１データを生成する第１データ生成部、及び前記クロック信号に応答し、前記第２差動信号対から第２データを生成する第２データ生成部を具備できる。前記第１差動信号対は、第１区間で前記第２差動信号対より大きい電圧レベルを有し、第２区間で前記第２差動信号対より小さい電圧レベルを有することができる。
【０００９】
前記課題を達成するための本発明の技術的思想による他の一実施形態によるシステム装置は、第１差動信号対及び第２差動信号対を送信する送信器、及び前記第１差動信号対及び第２差動信号対を受信し、前記受信された第１差動信号対及び第２差動信号対を利用し、クロック信号、第１データ及び第２データを生成する受信器を具備し、前記第１差動信号対は、第１区間で前記第２差動信号対より大きい電圧レベルを有し、第２区間で前記第２差動信号対より小さい電圧レベルを有することができる。
【００１０】
前記課題を達成するための本発明の技術的思想による他の一実施形態によるディスプレイ装置は、複数の画素領域を含むパネル、前記パネルのソースラインを駆動するソース・ドライバ、及び第１差動信号対及び第２差動信号対を前記ソース・ドライバに伝送するコントローラを具備し、前記ソース・ドライバは、前記第１差動信号対及び第２差動信号対を受信し、前記第１差動信号対及び第２差動信号対を利用し、クロック信号、第１データ及び第２データを生成し、前記第１差動信号対は、第１区間で前記第２差動信号対より大きい電圧レベルを有し、第２区間で前記第２差動信号対より小さい電圧レベルを有することができる。
前記ソース・ドライバは、前記第１差動信号対のうち１つの信号と、前記第２差動信号対のうち１つの信号とを比較した結果を利用し、前記クロック信号を生成するクロック信号生成部、前記クロック信号に応答し、前記第１差動信号対から前記第１データを生成する第１データ生成部、及び前記クロック信号に応答し、前記第２差動信号対から前記第２データを生成する第２データ生成部を具備できる。
【００１１】
前記他の課題を達成するための本発明の技術的思想による一実施形態によるクロック埋め込みインターフェース方法は、第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有する差動信号対を送信する段階、前記差動信号対を受信する段階、及び前記差動信号対を利用してクロック信号及びデータを生成する段階を含みうる。
【００１２】
前記他の課題を達成するための本発明の技術的思想による一実施形態によるクロック埋め込みインターフェース方法は第１差動信号対及び第２差動信号対を送信する段階、前記第１差動信号対及び第２差動信号対を受信する段階、及び前記第１差動信号対及び第２差動信号対を利用し、クロック信号、第１データ及び第２データを生成する段階を含み、前記第１差動信号対は、第１区間で前記第２差動信号対より大きい電圧レベルを有し、第２区間で前記第２差動信号対より小さい電圧レベルを有することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の技術的思想による一実施形態によるシステム装置のブロック図である。
【図２】本発明の技術的思想による一実施形態による受信器のブロック図である。
【図３】本発明の技術的思想による一実施形態によるクロック埋め込みインターフェース方法のフローチャートである。
【図４】図２のクロック信号発生器の一実施形態を図示した図面である。
【図５Ａ】図２のクロック信号発生器が図４のように具現された場合、本発明の技術的思想による一実施形態による受信器の信号の波形図である。
【図５Ｂ】図２のクロック信号発生器が図４のように具現された場合、本発明の技術的思想による他の一実施形態による受信器の信号の波形図である。
【図６】図２のクロック信号発生器の他の一実施形態を図示した図面である。
【図７Ａ】図２のクロック信号発生器が図６のように具現された場合、本発明の技術的思想による一実施形態による受信器の信号の波形図である。
【図７Ｂ】図２のクロック信号発生器が図６のように具現された場合、本発明の技術的思想による他の一実施形態による受信器の信号の波形図である。
【図８】本発明の技術的思想による他の一実施形態によるシステム装置のブロック図である。
【図９】本発明の技術的思想による他の一実施形態による受信器のブロック図である。
【図１０】本発明の技術的思想による他の一実施形態によるクロック埋め込みインターフェース方法のフローチャートである。
【図１１Ａ】図９のクロック信号発生器が図４のように具現された場合、本発明の技術的思想による一実施形態による受信器の信号の波形図である。
【図１１Ｂ】図９のクロック信号発生器が図４のように具現された場合、本発明の技術的思想による他の一実施形態による受信器の信号の波形図である。
【図１２Ａ】図９のクロック信号発生器が図６のように具現された場合、本発明の技術的思想による一実施形態による受信器の信号の波形図である。
【図１２Ｂ】図９のクロック信号発生器が図６のように具現された場合、本発明の技術的思想による他の一実施形態による受信器の信号の波形図である。
【図１３】本発明の技術的思想による一実施形態によるディスプレイ装置のブロック図である。
【図１４Ａ】図１３のソース・ドライバの一実施形態を図示したブロック図である。
【図１４Ｂ】図１３のソース・ドライバの他の一実施形態を図示したブロック図である。
【発明を実施するための形態】
【００１４】
本発明、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
以下、添付した図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。
【００１５】
図１は、本発明の技術的思想による一実施形態によるシステム装置１００のブロック図である。
図１を参照すれば、システム装置１００は、送信器（transmitter）１１０及び受信器（receiver）１２０を具備できる。送信器１１０は、第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有する差動信号対ＩＮＰ，ＩＮＮを送信できる。差動信号対ＩＮＰ，ＩＮＮは、クロック情報及びデータ情報を含んでいる。前記第１区間長と前記第２区間長は、同一でありえる。例えば、前記第１区間及び第２区間は、それぞれ１つのデータパケット長の１／ｎ（ｎは偶数）の長さでありうる。受信器１２０では、差動信号対ＩＮＰ，ＩＮＮを受信し、受信された差動信号対ＩＮＰ，ＩＮＮを利用してクロック信号及びデータを生成できる。受信器１２０の構成及び受信された差動信号対ＩＮＰ，ＩＮＮを利用し、受信器１２０でクロック信号及びデータを生成する方法については、以下でさらに詳細に説明する。
【００１６】
図２は、本発明の技術的思想による一実施形態による受信器１２０のブロック図である。
図２を参照すれば、受信器１２０は、クロック信号生成部２１０及びデータ生成部２５０を具備できる。クロック信号生成部２１０は、受信された差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰの電圧レベルと、基準電圧Ｖｒｅｆとを比較した結果を利用し、クロック信号ＣＬＫを生成できる。クロック信号生成部２１０は、第１比較器２２０及びクロック信号発生器２３０を含むことができる。第１比較器２２０は、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰの電圧レベルと、基準電圧Ｖｒｅｆとを比較し、基準クロック信号ＣＬＫＲを生成して出力できる。クロック信号発生器２３０は、基準クロック信号ＣＬＫＲを受信し、基準クロック信号ＣＬＫＲを利用し、クロック信号ＣＬＫを生成できる。クロック信号発生器２３０は、位相同期ループ（ＰＬＬ：phase locked loop）または遅延同期ループ（ＤＬＬ：delay locked loop）でありうる。クロック信号発生器２３０がＰＬＬである場合は、図４ないし図５Ｂと関連して、さらに詳細に説明する。また、クロック信号発生器２３０がＤＬＬである場合は、図６ないし図７Ｂと関連して、さらに詳細に説明する。
【００１７】
データ生成部２５０は、クロック信号生成部２１０で生成されたクロック信号ＣＬＫを受信し、クロック信号ＣＬＫに応答して、受信された差動信号対ＩＮＰ，ＩＮＮからデータＤＡＴＡを生成できる。データ生成部２５０は、第２比較器２６０及びデータ発生器２７０を具備できる。第２比較器２６０は、受信された差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰと、残りの信号ＩＮＮとを比較し、基準データＤＡＴＡＲを出力できる。データ発生器２７０は、クロック信号生成部２１０からクロック信号ＣＬＫを受信し、クロック信号ＣＬＫに応答し、基準データＤＡＴＡＲからデータＤＡＴＡを生成して出力できる。例えば、受信された差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰと残りの信号ＩＮＮとを比較して発生させた基準データＤＡＴＡＲが直列データである場合、データ変換部２７０は、クロック信号ＣＬＫに応答して、直列データである基準データＤＡＴＡＲを並列データに変換して出力できる。
【００１８】
図２の受信器１２０は、図１のシステム装置１００の受信器１２０でありうる。
【００１９】
図３は、本発明の技術的思想による一実施形態によるクロック埋め込みインターフェース（clock embedded interface）方法のフローチャートである。
図１ないし図３を参照すれば、受信器１２０は、送信器１１０で送信した差動信号対ＩＮＰ，ＩＮＮを受信する（Ｓ３１０）。第１比較器２２０は、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰの電圧レベルと、基準電圧Ｖｒｅｆとを比較し、基準クロック信号ＣＬＫＲを出力する（Ｓ３２０）。クロック信号発生器２３０は、基準クロック信号ＣＬＫＲを利用し、クロック信号ＣＬＫを生成する（Ｓ３３０）。第２比較器２６０は、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰと、残りの信号ＩＮＮとを比較し、基準データＤＡＴＡＲを出力する（Ｓ３４０）。データ発生器２７０は、クロック信号ＣＬＫに応答し、基準データＤＡＴＡＲからデータＤＡＴＡを生成する（Ｓ３５０）。
【００２０】
図４は、図２のクロック信号発生器２３０の一実施形態を図示した図面である。
すなわち、図４では、図２のクロック信号発生器２３０がＰＬＬである場合について図示している。クロック信号発生器２３０は、位相周波数検出器（ＰＦＤ：phase frequency detector）４１０、電荷ポンプ及びループフィルタ（ＣＰ／ＬＰ：charge pump/loop filter）４２０、電圧制御発振器（ＶＣＯ：voltage controlled oscillator）４３０及び分周器（ＤＩＶ：divider）４４０を具備できる。
【００２１】
位相周波数検出器４１０は、基準クロック信号ＣＬＫＲ及び分周クロック信号ＣＬＫＤを比較し、その位相差を検出して出力する。電荷ポンプ及びループフィルタ４２０は、位相周波数検出器４１０の出力信号を電圧信号に変換し、電圧制御発振器ＶＣＯを制御するための制御電圧信号Ｖｃｔｒｌとして出力する。電圧制御発振器４３０は、制御電圧信号Ｖｃｔｒｌに応答し、所定の周波数を有するクロック信号ＣＬＫを出力する。分周器ＤＩＶ４４０は、電圧制御発振器４３０から出力するクロック信号ＣＬＫを分周し、分周クロック信号ＣＬＫＤとして出力する。ただし、クロック信号発生器２３０がＰＬＬである場合を仮定しても、必ずしも本発明のクロック信号発生器２３０が、図４の構成要素だけを含むものではなく、以下で説明する図５のクロック信号ＣＬＫを生成できるならば、図４の構成要素に他の構成要素をさらに含んでも、本発明の権利範囲に含まれる。
【００２２】
図５Ａは、図２のクロック信号発生器２３０が図４のように具現された場合、本発明の技術的思想による一実施形態による受信器１２０の信号の波形図である。
図１ないし図５Ａを参照すれば、受信器１２０は、図５Ａに図示されているような差動信号対ＩＮＰ，ＩＮＮを、送信器１１０から受信する。差動信号対ＩＮＰ，ＩＮＮは、第１区間ｔ１で基準電圧Ｖｒｅｆより大きい電圧レベルを有し、第２区間ｔ２で基準電圧Ｖｒｅｆより小さい電圧レベルを有する。また、差動信号対ＩＮＰ，ＩＮＮの共通電圧レベル（common voltage level）Ｖｃｏｍｍｏｎが第１区間ｔ１で基準電圧Ｖｒｅｆより大きく、第２区間ｔ２で基準電圧Ｖｒｅｆより小さい。ただし、本発明がこの場合に限定されるものではなく、差動信号対ＩＮＰ，ＩＮＮは、第１区間ｔ１で基準電圧Ｖｒｅｆより小さい電圧レベルを有し、第２区間ｔ２で基準電圧Ｖｒｅｆより大きい電圧レベルを有する場合にも、本発明と同じ効果を得ることができる。図５Ａの場合、第１区間ｔ１の長さと第２区間ｔ２の長さとが同じ場合について図示しているが、第１区間ｔ１の長さと第２区間ｔ２の長さとが異なることもある。また、図５Ａでは、第１区間ｔ１及び第２区間ｔ２を合わせて１つのデータパケット長であると図示しているが、前記１つのデータパケットは、ｎ個（ｎは偶数）の区間に分けられもする。前記１つのデータパケット長が第１区間ないし第４区間ｔ１，ｔ２，ｔ３，ｔ４に分けられた場合は、図５Ｂに図示されている。
【００２３】
第１比較器２２０は、第１入力端（＋）に、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが印加され、第２入力端（−）に、基準電圧Ｖｒｅｆが印加される。第１区間ｔ１では、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが基準電圧Ｖｒｅｆより大きい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第１区間ｔ１で論理ハイ状態を有する。また、第２区間ｔ２では、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが基準電圧Ｖｒｅｆより小さい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第２区間ｔ２で論理ロー状態を有する。図４のようなＰＬＬ形態のクロック信号発生器２３０は、基準クロック信号ＣＬＫＲを受信し、基準クロック信号ＣＬＫＲを周波数変換したクロック信号ＣＬＫを発生させて出力する。図５Ａの場合には、１つのデータパケットが３２ビットである場合について図示しているので、クロック信号発生器２３０は、立ち上がりエッジと立ち下がりエッジとが３２回示されるように、基準クロック信号ＣＬＫＲの周波数を変更し、クロック信号ＣＬＫとして出力する。ただし、必要によって、図４の分周器４４０の分周比を調節することにより、クロック信号ＣＬＫの周波数を任意に調節することもできる。
【００２４】
第２比較器２６０は、第１入力端（＋）に、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＮが印加され、第２入力端（−）に差動信号対ＩＮＰ，ＩＮＮのうち、残りの信号ＩＮＰが印加される。この場合、第２比較器２６０から出力する基準データＤＡＴＡＲは、直列データになって、データ発生器２７０は、クロック信号ＣＬＫに応答し、直列データである基準データＤＡＴＡＲを並列データであるデータＤＡＴＡに変換して出力できる。データ発生器２７０は、クロック信号ＣＬＫの立ち上がりエッジ及び立ち下がりエッジに応答し、データＤＡＴＡを生成できる。
【００２５】
図５Ｂは、図２のクロック信号発生器２３０が図４のように具現された場合、本発明の技術的思想による他の一実施形態による受信器１２０の信号の波形図である。
図５Ａと図５Ｂとを参照すれば、図５Ａでは、前記１つのデータパケット長が第１区間ｔ１及び第２区間ｔ２に分けられた場合を図示しており、図５Ｂは、前記１つのデータパケット長が第１区間ないし第４区間ｔ１，ｔ２，ｔ３，ｔ４に分けられた場合について図示している。
【００２６】
図１ないし図５Ｂを参照すれば、受信器１２０は、図５Ｂに図示されているような差動信号対ＩＮＰ，ＩＮＮを送信器１１０から受信する。差動信号対ＩＮＰ，ＩＮＮは、第１区間ｔ１及び第３区間ｔ３で基準電圧Ｖｒｅｆより大きい電圧レベルを有し、第２区間ｔ２及び第４区間ｔ４で基準電圧Ｖｒｅｆより小さい電圧レベルを有する。また、差動信号対ＩＮＰ，ＩＮＮの共通電圧レベルＶｃｏｍｍｏｎが、第１区間ｔ１及び第３区間ｔ３で基準電圧Ｖｒｅｆより大きく、第２区間ｔ２及び第４区間ｔ４で基準電圧Ｖｒｅｆより小さい。ただし、本発明がこの場合に限定されるものではないことは、図５Ａで説明した通りである。
【００２７】
第１比較器２２０は、第１入力端（＋）に、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが印加され、第２入力端（−）に基準電圧Ｖｒｅｆが印加される。第１区間ｔ１及び第３区間ｔ３では、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが基準電圧Ｖｒｅｆより大きい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第１区間ｔ１及び第３区間ｔ３で論理ハイ状態を有する。また、第２区間ｔ２及び第４区間ｔ４では、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが基準電圧Ｖｒｅｆより小さい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第２区間ｔ２及び第４区間ｔ４で論理ロー状態を有する。図４のようなＰＬＬ形態のクロック信号発生器２３０は、基準クロック信号ＣＬＫＲを受信し、基準クロック信号ＣＬＫＲを周波数変換したクロック信号ＣＬＫを発生させて出力する。図５Ｂの場合には、図５Ａと同一に、１つのデータパケットが３２ビットである場合について図示しているので、クロック信号発生器２３０は、立ち上がりエッジと立ち下がりエッジとが３２回示されるように、基準クロック信号ＣＬＫＲの周波数を変更し、クロック信号ＣＬＫとして出力する。ただし、必要によって、図４の分周器４４０の分周比を調節することにより、クロック信号ＣＬＫの周波数を任意に調節することもできる。
【００２８】
データ信号発生部２５０の動作は、図５Ａで説明したところと類似しているので、以下、詳細な説明は省略する。
【００２９】
図６は、図２のクロック信号発生器２３０の他の一実施形態を図示した図面である。
すなわち、図６では、図２のクロック信号発生器２３０がＤＬＬである場合について図示している。クロック信号発生器２３０は、位相検出部６１０、遅延制御部６２０及び遅延部６３０を具備できる。位相検出部６１０は、基準クロック信号ＣＬＫＲとクロック信号ＣＬＫとを比較し、その位相差を検出して出力する。遅延制御部６２０は、位相検出部６１０の出力信号に応答し、遅延部６３０を制御するための制御信号ＣＯＮを出力する。遅延部６３０は、制御信号ＣＯＮに応答し、基準クロック信号ＣＬＫＲを所定時間遅延し、クロック信号ＣＬＫとして出力する。遅延部６３０は、複数の遅延端（図示せず）を具備でき、前記遅延端は、インバータまたはフリップフロップを含むことができる。ただし、クロック信号発生器２３０がＤＬＬである場合を仮定したとしても、必ずしも本発明のクロック信号発生器２３０が図６の構成要素だけを含むものではなく、以下で説明する図７のクロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５を生成できるならば、図６の構成要素に他の構成要素をさらに含んでも、本発明の権利範囲に含まれる。
【００３０】
図７Ａは、図２のクロック信号発生器２３０が図６のように具現された場合、本発明の技術的思想による一実施形態による受信器１２０の信号の波形図である。
図１ないし図３、図６及び図７Ａを参照すれば、受信器１２０は、図７Ａに図示されているような差動信号対ＩＮＰ，ＩＮＮを送信器１１０から受信する。差動信号対ＩＮＰ，ＩＮＮは、第１区間ｔ１で基準電圧Ｖｒｅｆより大きい電圧レベルを有し、第２区間ｔ２で基準電圧Ｖｒｅｆより小さい電圧レベルを有する。また、差動信号対ＩＮＰ，ＩＮＮの共通電圧レベルＶｃｏｍｍｏｎが第１区間ｔ１で基準電圧Ｖｒｅｆより大きく、第２区間ｔ２で基準電圧Ｖｒｅｆより小さい。ただし、本発明がこの場合に限定されるものではなく、差動信号対ＩＮＰ，ＩＮＮは、第１区間ｔ１で基準電圧Ｖｒｅｆより小さい電圧レベルを有し、第２区間ｔ２で基準電圧Ｖｒｅｆより大きい電圧レベルを有する場合にも、本発明と同じ効果を得ることができる。図７Ａの場合、第１区間ｔ１の長さと第２区間ｔ２の長さとが同じ場合について図示しているが、第１区間ｔ１の長さと第２区間ｔ２の長さとが異なることもある。また、図７Ａでは、第１区間ｔ１及び第２区間ｔ２を合わせて１つのデータパケット長であると図示しているが、前記１つのデータパケットは、ｎ個（ｎは偶数）の区間に分けられもする。前記１つのデータパケット長が第１区間ないし第４区間ｔ１，ｔ２，ｔ３，ｔ４に分けられた場合は、図７Ｂに図示されている。
【００３１】
第１比較器２２０は、第１入力端（＋）に、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが印加され、第２入力端（−）に基準電圧Ｖｒｅｆが印加される。第１区間ｔ１では、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが基準電圧Ｖｒｅｆより大きい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第１区間で論理ハイ状態を有する。また、第２区間ｔ２では、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが基準電圧Ｖｒｅｆより小さい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第２区間で論理ロー状態を有する。図６のようなＤＬＬ形態のクロック信号発生器２３０は、基準クロック信号ＣＬＫＲを受信し、基準クロック信号ＣＬＫＲを所定時間遅延させたクロック信号ＣＬＫを発生させて出力する。図７Ａの場合には、１つのデータパケットが３２ビットであり、第１区間ｔ１と第２区間ｔ２とが同じ長さである場合について図示しているので、クロック信号発生器２３０は、１６個のクロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５を発生させて出力する。すなわち、クロック信号発生器２３０は、基準クロック信号ＣＬＫＲを所定時間遅延させたクロック信号ＣＬＫ０を出力し、クロック信号ＣＬＫ０を所定時間遅延させたクロック信号ＣＬＫ１を出力する。同じ方法で、クロック信号発生器２３０は、所定時間遅延されたクロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５を順次に出力する。ただし、１つのデータパケットで個数が変更される場合、クロック信号発生器２３０は、前記遅延程度を調節し、異なる個数のクロック信号を発生させることもできる。
【００３２】
第２比較器２６０は、第１入力端（＋）に、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＮが印加され、第２入力端（−）に、差動信号対ＩＮＰ，ＩＮＮのうち、残りの信号ＩＮＰが印加される。この場合、第２比較器２６０から出力する基準データＤＡＴＡＲは、直列データになって、データ発生器２７０は、クロック信号ＣＬＫに応答して、直列データである基準データＤＡＴＡＲを、並列データであるデータＤＡＴＡに変換して出力できる。データ発生器２７０は、クロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５の立ち上がりエッジ及び立ち下がりエッジに応答し、データＤＡＴＡを生成できる。すなわち、データ発生器２７０は、第１区間ｔ１では、クロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５の立ち上がりエッジに応答して、データＤＡＴＡを発生させ、第２区間ｔ２では、クロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５の立ち下がりエッジに応答して、データＤＡＴＡを生成できる。
【００３３】
図７Ｂは、図２のクロック信号発生器２３０が図６のように具現された場合、本発明の技術的思想による他の一実施形態による受信器１２０の信号の波形図である。
図７Ａと図７Ｂとを参照すれば、図７Ａでは、前記１つのデータパケット長が第１区間ｔ１及び第２区間ｔ２に分けられた場合を図示しており、図７Ｂは、前記１つのデータパケット長が第１区間ないし第４区間ｔ１，ｔ２，ｔ３，ｔ４に分けられた場合について図示している。
【００３４】
図１ないし図３、図６及び図７Ｂを参照すれば、受信器１２０は、図７Ｂに図示されているような差動信号対ＩＮＰ，ＩＮＮを送信器１１０から受信する。差動信号対ＩＮＰ，ＩＮＮは、第１区間ｔ１及び第３区間ｔ３で基準電圧Ｖｒｅｆより大きい電圧レベルを有し、第２区間ｔ２及び第４区間ｔ４で基準電圧Ｖｒｅｆより小さい電圧レベルを有する。また、差動信号対ＩＮＰ，ＩＮＮの共通電圧レベルＶｃｏｍｍｏｎが第１区間ｔ１及び第３区間ｔ３で基準電圧Ｖｒｅｆより大きく、第２区間ｔ２及び第４区間ｔ４で基準電圧Ｖｒｅｆより小さい。ただし、本発明がこの場合に限定されるものではないことは、図７Ａで説明した通りである。
【００３５】
第１比較器２２０は、第１入力端（＋）に、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが印加され、第２入力端（−）に基準電圧Ｖｒｅｆが印加される。第１区間ｔ１及び第３区間ｔ３では、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが基準電圧Ｖｒｅｆより大きい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第１区間ｔ１及び第３区間ｔ３で論理ハイ状態を有する。また、第２区間ｔ２及び第４区間ｔ４では、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが基準電圧Ｖｒｅｆより小さい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第２区間ｔ２及び第４区間ｔ４で論理ロー状態を有する。図６のようなＤＬＬ形態のクロック信号発生器２３０は、基準クロック信号ＣＬＫＲを受信し、基準クロック信号ＣＬＫＲを所定時間遅延させたクロック信号ＣＬＫを発生させて出力する。図７Ｂの場合には、１つのデータパケットが３２ビットであり、第１区間ないし第４区間ｔ１，ｔ２，ｔ３，ｔ４が同じ長さである場合について図示しているので、クロック信号発生器２３０は、８個のクロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ７を発生させて出力する。すなわち、クロック信号発生器２３０は、基準クロック信号ＣＬＫＲを所定時間遅延させたクロック信号ＣＬＫ０を出力し、クロック信号ＣＬＫ０を所定時間遅延させたクロック信号ＣＬＫ１を出力する。同じ方法で、クロック信号発生器２３０は、所定時間遅延されたクロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ７を順次に出力する。図７Ｂの場合には、前記１つのパケットが４個の区間に分けられているので、図７Ａのクロック信号の個数の半分である個数のクロック信号でデータを生成できる。すなわち、受信器１２０で、図７Ｂのような差動信号対ＩＮＰ，ＩＮＮを受信する場合、図７Ａの場合に比べ、遅延部６３０の前記遅延端の個数を半分にすることができる。
【００３６】
データ信号発生部２５０の動作は、図７Ａで説明したところと類似しているので、以下、詳細な説明は省略する。
【００３７】
図８は、本発明の技術的思想による他の一実施形態によるシステム装置８００のブロック図である。
図８を参照すれば、システム装置８００は、送信器８１０及び受信器８２０を具備できる。送信器８１０は、第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有する第１差動信号対ＩＮＰ１，ＩＮＮ１を送信できる。そして、送信器８１０は、第１区間で基準電圧より小さい電圧レベルを有し、第２区間で前記基準電圧より大きい電圧レベルを有する第２差動信号対ＩＮＰ２，ＩＮＮ２を送信できる。第１差動信号対ＩＮＰ１，ＩＮＮ１及び第２差動信号対ＩＮＰ２，ＩＮＮ２は、それぞれクロック情報及びデータ情報を含んでいる。前記第１区間長と前記第２区間長は、同一でありえる。例えば、前記第１区間及び第２区間は、それぞれ１つのデータパケット長の１／ｎ（ｎは偶数）の長さでありうる。
【００３８】
受信器８２０では、第１差動信号対ＩＮＰ１，ＩＮＮ１及び第２差動信号対ＩＮＰ２，ＩＮＮ２を受信し、受信された第１差動信号対ＩＮＰ１，ＩＮＮ１及び第２差動信号対ＩＮＰ２，ＩＮＮ２を利用し、クロック信号、第１データ及び第２データを生成できる。受信器８２０の構成、受信された第１差動信号対ＩＮＰ１，ＩＮＮ１、及び第２差動信号対ＩＮＰ２，ＩＮＮ２を利用し、受信器８２０でクロック信号、第１データ及び第２データを生成する方法については、以下でさらに詳細に説明する。
【００３９】
図９は、本発明の技術的思想による他の一実施形態による受信器８２０のブロック図である。
図８及び図９を参照すれば、受信器８２０は、クロック信号生成部９１０、第１データ生成部９４０及び第２データ生成部９７０を具備できる。クロック信号生成部９１０は、受信された第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＰ１またはＩＮＮ１の電圧レベルと、受信された第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＰ２またはＩＮＮ２の電圧レベルとを比較した結果を利用し、クロック信号ＣＬＫを生成できる。クロック信号生成部９１０は、第１比較器９２０及びクロック信号発生器９３０を含むことができる。第１比較器９２０は、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＰ１またはＩＮＮ１の電圧レベルと、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＰ２またはＩＮＮ２の電圧レベルとを比較し、基準クロック信号ＣＬＫＲを生成して出力できる。クロック信号発生器９３０は、基準クロック信号ＣＬＫＲを受信し、基準クロック信号ＣＬＫＲを利用してクロック信号ＣＬＫを生成できる。クロック信号発生器９３０は、ＰＬＬまたはＤＬＬでありうる。クロック信号発生器９３０がＰＬＬである場合は、図１１Ａ及び図１１Ｂと関連してさらに詳細に説明する。また、クロック信号発生器９３０がＤＬＬである場合は、図１２Ａ及び図１２Ｂと関連してさらに詳細に説明する。
【００４０】
第１データ生成部９４０は、クロック信号生成部９１０で生成されたクロック信号ＣＬＫを受信し、クロック信号ＣＬＫに応答して、受信された第１差動信号対ＩＮＰ１，ＩＮＮ１から第１データＤＡＴＡ１を生成できる。第１データ生成部９４０は、第２比較器９５０及び第１データ発生器９６０を具備できる。第２比較器９５０は、受信された第１差動信号対ＩＮＰ１，ＩＮＮ１のうち１つの信号ＩＮＰ１と、残りの信号ＩＮＮ１とを比較し、第１基準データＤＡＴＡＲ１を出力できる。第１データ発生器９６０は、クロック信号生成部９１０からクロック信号ＣＬＫを受信し、クロック信号ＣＬＫに応答して、第１基準データＤＡＴＡＲ１から第１データＤＡＴＡ１を生成して出力できる。例えば、受信された第１差動信号対ＩＮＰ１，ＩＮＮ１のうち１つの信号ＩＮＰ１と、残りの信号ＩＮＮ１とを比較して発生させた第１基準データＤＡＴＡＲ１が直列データである場合、第１データ発生器９６０は、クロック信号ＣＬＫに応答して、直列データである第１基準データＤＡＴＡＲを並列データに変換して出力できる。
【００４１】
第２データ生成部９７０は、クロック信号生成部９１０で生成されたクロック信号ＣＬＫを受信し、クロック信号ＣＬＫに応答して、受信された第２差動信号対ＩＮＰ２，ＩＮＮ２から第２データＤＡＴＡ２を生成できる。第２データ生成部９７０は、第３比較器９８０及び第２データ発生器９９０を具備できる。第３比較器９８０は、受信された第２差動信号対ＩＮＰ２，ＩＮＮ２のうち１つの信号ＩＮＰ２と、残りの信号ＩＮＮ２とを比較し、第２基準データＤＡＴＡＲ２を出力できる。第２データ発生器９９０は、クロック信号生成部９１０からクロック信号ＣＬＫを受信し、クロック信号ＣＬＫに応答して、第２基準データＤＡＴＡＲ２から第２データＤＡＴＡ２を生成して出力できる。例えば、受信された第２差動信号対ＩＮＰ２，ＩＮＮ２のうち１つの信号ＩＮＰ２と、残りの信号ＩＮＮ２とを比較して発生させた第２基準データＤＡＴＡＲ２が直列データである場合、第２データ発生器９９０は、クロック信号ＣＬＫに応答して、直列データである第２基準データＤＡＴＡＲを並列データに変換して出力できる。
【００４２】
図９の受信器８２０は、図８のシステム装置８００の受信器８２０でありうる。
【００４３】
図１０は、本発明の技術的思想による他の一実施形態によるクロック埋め込みインターフェース方法のフローチャートである。
図８ないし図１０を参照すれば、受信器８２０は、送信器８１０から送信した第１差動信号対ＩＮＰ１，ＩＮＮ１及び第２差動信号対ＩＮＰ２，ＩＮＮ２を受信する（Ｓ１０１０）。第１比較器９２０は、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＰ１またはＩＮＮ１の電圧レベルと、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＰ２またはＩＮＮ２の電圧レベルとを比較し、基準クロック信号ＣＬＫＲを出力する（Ｓ１０２０）。クロック信号発生器９３０は、基準クロック信号ＣＬＫＲを利用し、クロック信号ＣＬＫを生成する（Ｓ１０３０）。第２比較器９５０は、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち１つの信号ＩＮＰ１と、残りの信号ＩＮＮ１とを比較し、第１基準データＤＡＴＡＲ１を出力する（Ｓ１０４０）。第１データ発生器９６０は、クロック信号ＣＬＫに応答して、第１基準データＤＡＴＡＲ１から第１データＤＡＴＡ１を生成する（Ｓ１０５０）。第３比較器９８０は、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち１つの信号ＩＮＰ２と、残りの信号ＩＮＮ２とを比較し、第２基準データＤＡＴＡＲ２を出力する（Ｓ１０６０）。第２データ発生器９９０は、クロック信号ＣＬＫに応答して、第２基準データＤＡＴＡＲ２から第２データＤＡＴＡ２を生成する（Ｓ１０７０）。
【００４４】
図１１Ａは、図９のクロック信号発生器９３０が図４のように具現された場合、本発明の技術的思想による一実施形態による受信器８２０の信号の波形図である。すなわち、図１１Ａは、図９のクロック信号発生器９３０が図４のようにＰＬＬを含んでいる場合、本発明の技術的思想による一実施形態による受信器８２０の信号の波形図を図示している。
【００４５】
図４、図８ないし図１１Ａを参照すれば、受信器８２０は、図１１Ａに図示されているような第１差動信号対ＩＮＰ１，ＩＮＮ１及び第２差動信号対ＩＮＰ２，ＩＮＮ２を送信器８１０から受信する。第１差動信号対ＩＮＰ１，ＩＮＮ１は、第１区間ｔ１で第２差動信号対ＩＮＰ２，ＩＮＮ２より小さい電圧レベルを有し、第２区間ｔ２で第２差動信号対ＩＮＰ２，ＩＮＮ２より大きい電圧レベルを有する。また、第１差動信号対ＩＮＰ１，ＩＮＮ１の第１共通電圧レベルＶｃｏｍｍｏｎ１が第１区間ｔ１で第２差動信号対ＩＮＰ２，ＩＮＮ２の第２共通電圧レベルＶｃｏｍｍｏｎ２より小さく、第２区間ｔ２で第２差動信号対ＩＮＰ２，ＩＮＮ２の第２共通電圧レベルＶｃｏｍｍｏｎ２より大きい。ただし、本発明がこの場合に限定されるものではなく、第１差動信号対ＩＮＰ１，ＩＮＮ１は、第１区間ｔ１で第２差動信号対ＩＮＰ２，ＩＮＮ２より大きい電圧レベルを有し、第２区間ｔ２で第２差動信号対ＩＮＰ２，ＩＮＮ２より小さい電圧レベルを有する場合にも、本発明と同じ効果を得ることができる。図１１Ａの場合、第１区間ｔ１の長さと第２区間ｔ２の長さとが同じ場合について図示しているが、第１区間ｔ１の長さと第２区間ｔ２の長さとが異なることもある。また、図１１Ａでは、第１区間ｔ１及び第２区間ｔ２を合わせて１つのデータパケット長であると図示しているが、前記１つのデータパケットは、ｎ個（ｎは偶数）の区間に分けられもする。前記１つのデータパケット長が第１区間ないし第４区間ｔ１，ｔ２，ｔ３，ｔ４に分けられた場合は、図１１Ｂに図示されている。
【００４６】
第１比較器９２０は、第１入力端（＋）に、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＰ２またはＩＮＮ２が印加され、第２入力端（−）に、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＰ１またはＩＮＮ１が印加される。第１区間ｔ１では、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＰ１またはＩＮＮ１が第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＰ２またはＩＮＮ２より小さい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第１区間ｔ１で論理ハイ状態を有する。また、第２区間ｔ２では、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＰ１またはＩＮＮ１が第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＰ２またはＩＮＮ２より大きい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第２区間ｔ２で論理ロー状態を有する。図４のようなＰＬＬ形態のクロック信号発生器９３０は、基準クロック信号ＣＬＫＲを受信し、基準クロック信号ＣＬＫＲを周波数変換したクロック信号ＣＬＫを発生させて出力する。図１１Ａの場合には、１つのデータパケットが３２ビットである場合について図示しているので、クロック信号発生器９３０は、立ち上がりエッジと立ち下がりエッジとが３２回示されるように、基準クロック信号ＣＬＫＲの周波数を変更してクロック信号ＣＬＫとして出力する。ただし、必要によって、図４の分周器４４０の分周比を調節することにより、クロック信号ＣＬＫの周波数を任意に調節することもできる。
【００４７】
第２比較器９５０は、第１入力端（＋）に、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＰ１またはＩＮＮ１が印加され、第２入力端（−）に、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、残りの信号ＩＮＮ１またはＩＮＰ１が印加される。この場合、第２比較器９５０から出力される第１基準データＤＡＴＡＲ１は、直列データになって、第１データ発生器９６０は、クロック信号ＣＬＫに応答して、直列データである第１基準データＤＡＴＡＲ１を並列データの第１データＤＡＴＡ１に変換して出力できる。第１データ発生器９６０は、クロック信号ＣＬＫの立ち上がりエッジ及び立ち下がりエッジに応答し、第１データＤＡＴＡ１を生成できる。
【００４８】
第３比較器９８０は、第１入力端（＋）に、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＰ２またはＩＮＮ２が印加され、第２入力端（−）に、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、残りの信号ＩＮＮ２またはＩＮＰ２が印加される。この場合、第３比較器９８０から出力される第２基準データＤＡＴＡＲ２は、直列データになって、第２データ発生器９９０は、クロック信号ＣＬＫに応答して、直列データである第２基準データＤＡＴＡＲ２を並列データの第２データＤＡＴＡ２に変換して出力できる。第２データ発生器９９０は、クロック信号ＣＬＫの立ち上がりエッジ及び立ち下がりエッジに応答し、第２データＤＡＴＡ２を生成できる。
【００４９】
図１１Ｂは、図９のクロック信号発生器９３０が図４のように具現された場合、本発明の技術的思想による他の一実施形態による受信器８２０の信号の波形図である。すなわち、図１１Ｂは、図９のクロック信号発生器９３０が図４のようにＰＬＬを含んでいる場合、本発明の技術的思想による他の一実施形態による受信器８２０の信号の波形図を図示している。
図１１Ａと図１１Ｂを参照すれば、図１１Ａでは、前記１つのデータパケット長が第１区間ｔ１及び第２区間ｔ２に分けられた場合を図示しており、図１１Ｂは、前記１つのデータパケット長が第１区間ないし第４区間ｔ１，ｔ２，ｔ３，ｔ４に分けられた場合について図示している。
【００５０】
図４、図８ないし図１１Ｂを参照すれば、受信器８２０は、図１１Ｂに図示されているような第１差動信号対ＩＮＰ１，ＩＮＮ１及び第２差動信号対ＩＮＰ２，ＩＮＮ２を送信器８１０から受信する。第１差動信号対ＩＮＰ１，ＩＮＮ１は、第１区間ｔ１及び第３区間ｔ３で、第２差動信号対ＩＮＰ２，ＩＮＮ２より小さい電圧レベルを有し、第２区間ｔ２及び第４区間ｔ４で、第２差動信号対ＩＮＰ２，ＩＮＮ２より大きい電圧レベルを有する。また、第１差動信号対ＩＮＰ１，ＩＮＮ１の第１共通電圧レベルＶｃｏｍｍｏｎ１が第１区間ｔ１及び第３区間ｔ３で、第２差動信号対ＩＮＰ２，ＩＮＮ２の第２共通電圧レベルＶｃｏｍｍｏｎ２より小さく、第２区間ｔ２及び第４区間ｔ４で、第２差動信号対ＩＮＰ２，ＩＮＮ２の第２共通電圧レベルＶｃｏｍｍｏｎ２より大きい。ただし、本発明がこの場合に限定されるものではないことは、図１１Ａで説明した通りである。
【００５１】
第１比較器９２０は、第１入力端（＋）に、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＰ２またはＩＮＮ２が印加され、第２入力端（−）に、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＰ１またはＩＮＮ１が印加される。第１区間ｔ１及び第３区間ｔ３では、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＰ１またはＩＮＮ１が第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＰ２またはＩＮＮ２より小さい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第１区間ｔ１及び第３区間ｔ３で論理ハイ状態を有する。また、第２区間ｔ２及び第４区間ｔ４では、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＰ１またはＩＮＮ１が第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＰ２またはＩＮＮ２より大きい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第２区間ｔ２及び第４区間ｔ４で論理ロー状態を有する。図４のようなＰＬＬ形態のクロック信号発生器９３０は、基準クロック信号ＣＬＫＲを受信し、基準クロック信号ＣＬＫＲを周波数変換したクロック信号ＣＬＫを発生させて出力する。図１１Ｂの場合には、図１１Ａと同一に、１つのデータパケットが３２ビットである場合について図示しているので、クロック信号発生器９３０は、立ち上がりエッジと立ち下がりエッジとが３２回示されるように、基準クロック信号ＣＬＫＲの周波数を変更してクロック信号ＣＬＫとして出力する。ただし、必要によって、図４の分周器４４０の分周比を調節することにより、クロック信号ＣＬＫの周波数を任意に調節することもできる。
【００５２】
第１データ信号発生部９４０及び第２データ信号発生部９７０の動作は、図１１Ａで説明したところと類似しているので、以下、詳細な説明は省略する。
【００５３】
図１２Ａは、図９のクロック信号発生器９３０が図６のように具現された場合、本発明の技術的思想による一実施形態による受信器８２０の信号の波形図である。すなわち、図１２Ａは、図９のクロック信号発生器９３０が図６のようにＤＬＬを含んでいる場合、本発明の技術的思想による一実施形態による受信器８２０の信号の波形図を図示している。
【００５４】
図６、図８ないし図１０及び図１２Ａを参照すれば、受信器８２０は、図１２Ａに図示されているような第１差動信号対ＩＮＰ１，ＩＮＮ１及び第２差動信号対ＩＮＰ２，ＩＮＮ２を送信器８１０から受信する。第１差動信号対ＩＮＰ１，ＩＮＮ１は、第１区間ｔ１で第２差動信号対ＩＮＰ２，ＩＮＮ２より小さい電圧レベルを有し、第２区間ｔ２で第２差動信号対ＩＮＰ２，ＩＮＮ２より大きい電圧レベルを有する。また、第１差動信号対ＩＮＰ１，ＩＮＮ１の第１共通電圧レベルＶｃｏｍｍｏｎ１が第１区間ｔ１で第２差動信号対ＩＮＰ２，ＩＮＮ２の第２共通電圧レベルＶｃｏｍｍｏｎ２より小さく、第２区間ｔ２で第２差動信号対ＩＮＰ２，ＩＮＮ２の第２共通電圧レベルＶｃｏｍｍｏｎ２より大きい。ただし、本発明がこの場合に限定されるものではなく、第１差動信号対ＩＮＰ１，ＩＮＮ１は、第１区間ｔ１で第２差動信号対ＩＮＰ２，ＩＮＮ２より大きい電圧レベルを有し、第２区間ｔ２で第２差動信号対ＩＮＰ２，ＩＮＮ２より小さい電圧レベルを有する場合にも、本発明と同じ効果を得ることができる。図１２Ａの場合、第１区間ｔ１の長さと第２区間ｔ２の長さとが同じ場合について図示しているが、第１区間ｔ１の長さと第２区間ｔ２の長さとが異なることもある。また、図１２Ａでは、第１区間ｔ１及び第２区間ｔ２を合わせて１つのデータパケット長であると図示しているが、前記１つのデータパケットは、ｎ個（ｎは偶数）の区間に分けられもする。前記１つのデータパケット長が第１区間ないし第４区間ｔ１，ｔ２，ｔ３，ｔ４に分けられた場合は、図１２Ｂに図示されている。
【００５５】
第１比較器９２０は、第１入力端（＋）に、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＮ２またはＩＮＰ２が印加され、第２入力端（−）に、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＮ１またはＩＮＰ１が印加される。第１区間ｔ１では、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＮ１またはＩＮＰ１が第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＮ２またはＩＮＰ２より小さい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第１区間で論理ハイ状態を有する。また、第２区間ｔ２では、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＮ１またはＩＮＰ１が第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＮ２またはＩＮＰ２より大きい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第２区間で論理ロー状態を有する。図６のようなＤＬＬ形態のクロック信号発生器９３０は、基準クロック信号ＣＬＫＲを受信し、基準クロック信号ＣＬＫＲを所定時間遅延させたクロック信号ＣＬＫを発生させて出力する。図１２Ａの場合には、１つのデータパケットが３２ビットであり、第１区間ｔ１と第２区間ｔ２とが同じ長さである場合について図示しているので、クロック信号発生器９３０は、１６個のクロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５を発生させて出力する。すなわち、クロック信号発生器９３０は、基準クロック信号ＣＬＫＲを所定時間遅延させたクロック信号ＣＬＫ０を出力し、クロック信号ＣＬＫ０を所定時間遅延させたクロック信号ＣＬＫ１を出力する。同じ方法で、クロック信号発生器９３０は、所定時間遅延されたクロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５を順次に出力する。ただし、１つのデータパケットで個数が変更される場合、クロック信号発生器９３０は、前記遅延程度を調節し、異なる個数のクロック信号を発生させることもできる。
【００５６】
第２比較器９５０は、第１入力端（＋）に、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＮ１またはＩＮＰ１が印加され、第２入力端（−）に、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、残りの信号ＩＮＰ１またはＩＮＮ１が印加される。この場合、第２比較器９５０から出力される第１基準データＤＡＴＡＲ１は、直列データになって、第１データ発生器９６０は、クロック信号ＣＬＫに応答して、直列データである第１基準データＤＡＴＡＲ１を並列データの第１データＤＡＴＡ１に変換して出力できる。第１データ発生器９６０は、クロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５の立ち上がりエッジ及び立ち下がりエッジに応答し、第１データＤＡＴＡ１を生成できる。すなわち、第１データ発生器９６０は、第１区間ｔ１では、クロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５の立ち上がりエッジに応答して第１データＤＡＴＡ１を生成し、第２区間ｔ２では、クロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５の立ち下がりエッジに応答して第１データＤＡＴＡ１を生成できる。
【００５７】
第３比較器９８０は、第１入力端（＋）に、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＮ２またはＩＮＰ２が印加され、第２入力端（−）に、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、残りの信号ＩＮＰ２またはＩＮＮ２が印加される。この場合、第３比較器９８０から出力される第２基準データＤＡＴＡＲ２は、直列データになって、第２データ発生器９９０は、クロック信号ＣＬＫに応答して、直列データである第２基準データＤＡＴＡＲ２を並列データの第２データＤＡＴＡ２に変換して出力できる。第２データ発生器９９０は、クロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５の立ち上がりエッジ及び立ち下がりエッジに応答して第２データＤＡＴＡ１を生成できる。すなわち、第２データ発生器９９０は、第１区間ｔ１では、クロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５の立ち上がりエッジに応答して第２データＤＡＴＡ２を生成し、第２区間ｔ２では、クロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５の立ち下がりエッジに応答して第２データＤＡＴＡ２を生成できる。
【００５８】
図１２Ｂは、図９のクロック信号発生器９３０が図６のように具現された場合、本発明の技術的思想による他の一実施形態による受信器８２０の信号の波形図である。すなわち、図１２Ｂは、図９のクロック信号発生器９３０が図６のようにＤＬＬを含んでいる場合、本発明の技術的思想による他の一実施形態による受信器８２０の信号の波形図を図示している。
図１２Ａと図１２Ｂとを参照すれば、図１２Ａでは、前記１つのデータパケット長が第１区間ｔ１及び第２区間ｔ２に分けられた場合を図示しており、図１２Ｂは、前記１つのデータパケット長が第１区間ないし第４区間ｔ１，ｔ２，ｔ３，ｔ４に分けられた場合について図示している。
【００５９】
図６、図８ないし図１０及び図１２Ｂを参照すれば、受信器８２０は、図１２Ｂに図示されているような第１差動信号対ＩＮＰ１，ＩＮＮ１及び第２差動信号対ＩＮＰ２，ＩＮＮ２を送信器８１０から受信する。第１差動信号対ＩＮＰ１，ＩＮＮ１は、第１区間ｔ１及び第３区間ｔ３で、第２差動信号対ＩＮＰ２，ＩＮＮ２より小さい電圧レベルを有し、第２区間ｔ２及び第４区間ｔ４で、第２差動信号対ＩＮＰ２，ＩＮＮ２より大きい電圧レベルを有する。また、第１差動信号対ＩＮＰ１，ＩＮＮ１の第１共通電圧レベルＶｃｏｍｍｏｎ１が第１区間ｔ１及び第３区間ｔ３で、第２差動信号対ＩＮＰ２，ＩＮＮ２の第２共通電圧レベルＶｃｏｍｍｏｎ２より小さく、第２区間ｔ２及び第４区間ｔ４で、第２差動信号対ＩＮＰ２，ＩＮＮ２の第２共通電圧レベルＶｃｏｍｍｏｎ２より大きい。ただし、本発明がこの場合に限定されるものではないことは、図１２Ａで説明した通りである。
【００６０】
第１比較器９２０は、第１入力端（＋）に、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＮ２またはＩＮＰ２が印加され、第２入力端（−）に、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＮ１またはＩＮＰ１が印加される。第１区間ｔ１及び第３区間ｔ３では、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＮ１またはＩＮＰ１が第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＮ２またはＩＮＰ２より小さい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第１区間ｔ１及び第３区間ｔ３で論理ハイ状態を有する。また、第２区間ｔ２及び第４区間ｔ４では、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＮ１またはＩＮＰ１が第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＮ２またはＩＮＰ２より大きい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第２区間ｔ２及び第４区間ｔ４で論理ロー状態を有する。図６のようなＤＬＬ形態のクロック信号発生器９３０は、基準クロック信号ＣＬＫＲを受信し、基準クロック信号ＣＬＫＲを所定時間遅延させたクロック信号ＣＬＫを発生させて出力する。図１２Ｂの場合には、１つのデータパケットが３２ビットであり、第１区間ないし第４区間ｔ１，ｔ２，ｔ３，ｔ４が同じ長さである場合について図示しているので、クロック信号発生器９３０は、８個のクロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ７を発生させて出力する。すなわち、クロック信号発生器９３０は、基準クロック信号ＣＬＫＲを所定時間遅延させたクロック信号ＣＬＫ０を出力し、クロック信号ＣＬＫ０を所定時間遅延させたクロック信号ＣＬＫ１を出力する。同じ方法で、クロック信号発生器９３０は、所定時間遅延されたクロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ７を順次に出力する。図１２Ｂの場合には、前記１つのパケットが４個の区間に分けられているので、図１２Ａのクロック信号の個数の半分である個数のクロック信号でデータを生成できる。すなわち、受信器８２０で、図１２Ｂのような第１差動信号対ＩＮＰ１，ＩＮＮ１及び第２差動信号対ＩＮＰ２，ＩＮＮ２を受信する場合、図１２Ａの場合に比べ、遅延部６３０の前記遅延端の個数を半分にすることができる。
【００６１】
第１データ発生部９４０及び第２データ発生部９７０の動作は、図１２Ａで説明したところと類似しているので、以下、詳細な説明は省略する。
【００６２】
図１３は、本発明の技術的思想による一実施形態によるディスプレイ装置１３００のブロック図である。
図１３を参照すれば、ディスプレイ装置１３００は、パネル１３１０、ソース・ドライバ１３２０、ゲート・ドライバ１３３０及びコントローラ１３４０を具備できる。パネル１３１０は、複数の画素領域を含むことができる。パネル１３１０には、複数のゲートラインＧ１，Ｇ２，…，Ｇｎ及びソースラインＳ１，Ｓ２，…，Ｓｎがマトリックス状に交差して配され、前記交差点は、前記画素領域と定義される。
コントローラ１３４０は、ソース・ドライバ１３２０及びゲート・ドライバ１３３０を制御できる。コントローラ１３４０は、外部システム（図示せず）から複数の制御信号及びデータ信号を受信する。コントローラ１３４０は、前記受信された制御信号及びデータ信号に応答し、ゲート制御信号ＧＣ及びソース制御信号ＳＣを生成し、ゲート制御信号ＧＣをゲート・ドライバ１３３０に出力し、ソース制御信号ＳＣをソース・ドライバ１３２０に出力する。本発明の技術的思想による一実施形態によるコントローラ１３４０は、以上で説明したような差動信号対をソース制御信号ＳＣとしてソース・ドライバ１３２０に伝送する。例えば、コントローラ１３４０は、図１の送信器１１０または図８の送信器８１０のような動作を行える。
ゲート・ドライバ１３３０は、ゲート制御信号ＧＣに応答し、ゲートラインＧ１，Ｇ２，…，Ｇｎを介してゲート駆動信号を順次にパネル１３１０に供給する。また、ソース・ドライバ１３２０は、ゲートラインＧ１，Ｇ２，…，Ｇｎそれぞれが順次に選択されるたびに、ソース制御信号ＳＣに応答し、所定の階調電圧をソースラインＳ１，Ｓ２，…，Ｓｎのうち、１本のソースラインを介してパネル１３１０に供給する。本発明の技術的思想による一実施形態によるソース・ドライバ１３２０の動作については、図１４Ａ及び図１４Ｂを参照しつつさらに詳細に説明する。
【００６３】
図１４Ａは、図１３のソース・ドライバ１３２０の一実施形態を図示したブロック図である。
図２、図１３及び図１４Ａを参照すれば、ソース・ドライバ１３２０は、受信器１２０、シフト・レジスタ１４１０、サンプル・ラッチ部１４２０、ホールド・ラッチ部１４３０、レベル・シフタ１４４０、デコーダ１４５０及び出力バッファ１４６０を具備できる。
【００６４】
受信器１２０は、図２の受信器１２０と類似した構成を有している。すなわち、受信器１２０は、第１比較器２２０とクロック信号発生器２３０とを含むクロック信号生成部２１０、及び第２比較器２６０とデータ発生器２７０とを含むデータ生成部２５０を具備できる。図１３のソース制御信号ＳＣは、２つの差動信号対ＩＮＰ，ＩＮＮを含むことができる。すなわち、ソース制御信号ＳＣは、第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有する差動信号対ＩＮＰ，ＩＮＮを含むことができる。受信器１２０の構成及び動作については、図１ないし図７Ｂで詳細に説明したので、以下、詳細な説明は省略する。
【００６５】
シフト・レジスタ１４１０は、コントローラ１３４０から入力されたスタートパルス信号をシフトする。サンプル・ラッチ部１４２０は、シフト・レジスタ１４１０から出力される出力信号ＳＲ１，ＳＲ２，…，ＳＲｍに応答し、受信器１２０を介して受信されたデータＤＡＴＡをサンプリングする。ホールド・ラッチ部１４３０は、前記サンプリングされたデータを水平スキャン期間（horizontal scan time）の間保存する。ホールド・ラッチ部１４３０は、低電圧で駆動され、デコーダ１４５０は、高電圧で駆動されるので、レベル・シフタ１４４０は、ホールド・ラッチ部１４３０に保存された前記データの電圧レベルを変換し、デコーダ１４５０に出力する。デコーダ１４５０は、前記電圧レベル変換されたデータに基づいて、階調電圧のうち、１つの階調電圧を出力バッファ１４６０に出力する。出力バッファ１４６０は、前記受信された階調電圧をソースラインＳ１，Ｓ２，…，Ｓｍのうち、対応するソースラインに出力する。
【００６６】
図１４Ｂは、図１３のソース・ドライバ１３２０の他の一実施形態を図示したブロック図である。
図９、図１３ないし図１４Ｂを参照すれば、ソース・ドライバ１３２０は、受信器８２０、シフト・レジスタ１４１０、サンプル・ラッチ部１４２０、ホールド・ラッチ部１４３０、レベル・シフタ１４４０、デコーダ１４５０及び出力バッファ１４６０を具備できる。
【００６７】
受信器８２０は、図９の受信器８２０と同じ構成を有している。すなわち、受信器８２０は、第１比較器９２０とクロック信号発生器９３０とを含むクロック信号生成部９１０、第２比較器９５０と第１データ発生器９６０とを含む第１データ生成部９４０、及び第３比較器９８０と第２データ発生器９９０とを含む第２データ生成部９７０を具備できる。図１３のソース制御信号ＳＣは、図８の第１差動信号対ＩＮＰ１，ＩＮＮ１及び第２差動信号対ＩＮＰ２，ＩＮＮ２を含むことができる。前述の通り、第１差動信号対ＩＮＰ１，ＩＮＮ１は、第１区間で第２差動信号対ＩＮＰ２，ＩＮＮ２より小さい電圧レベルを有し、第２区間で第２差動信号対ＩＮＰ２，ＩＮＮ２より大きい電圧レベルを有することができる。受信器８２０の構成及び動作については、図８ないし図１２Ｂで詳細に説明したので、以下、詳細な説明は省略する。
【００６８】
図１４Ｂのシフト・レジスタ１４１０、サンプル・ラッチ部１４２０、ホールド・ラッチ部１４３０、レベル・シフタ１４４０、デコーダ１４５０及び出力バッファ１４６０は、図１４Ａのシフト・レジスタ１４１０、サンプル・ラッチ部１４２０、ホールド・ラッチ部１４３０、レベル・シフタ１４４０、デコーダ１４５０及び出力バッファ１４６０と類似した機能を行うので、以下、詳細な説明は省略する。
【００６９】
以下、入力信号対に応答して動作するデータ復旧回路を含む本発明の他の一実施形態による受信器について説明する。データ復旧回路１２０の一実施形態は、図２に図示されている。データ復旧回路１２０は、クロック生成部２１０及びデータ生成部２５０を具備できる。クロック生成部２１０は、入力信号対の第１入力信号（例えば、ＩＮＰ）と基準電圧Ｖｒｅｆとの比較結果に応答し、復旧されたクロック信号ＣＬＫを生成できる。データ生成部２５０は、復旧されたクロック信号ＣＬＫに応答して動作できる。データ生成部２５０は、前記入力信号対の第１入力信号（例えば、ＩＮＰ）と前記入力信号対の第２入力信号（例えば、ＩＮＮ）との比較結果に応答し、基準データストリームＤＡＴＡＲを生成できる。図２に図示されているように、データ生成部２５０はまた、復旧されたクロック信号ＣＬＫを利用し、基準データストリームＤＡＴＡＲから復旧されたデータストリームＤＡＴＡを抽出できる。データ発生器２７０から行われる前記抽出は、従来に利用される技術を利用できる。図４及び図６に図示されているように、クロック生成部２３０に含まれたクロック発生器２３０は、例えば、ＰＬＬまたはＤＬＬでありうる。クロック生成部２１０はまた、前記入力信号対の第１入力信号ＩＮＰ及び基準電圧Ｖｒｅｆから、基準クロック信号ＣＬＫＲを生成する第１比較器２２０を具備できる。データ生成部２５０は、入力信号対ＩＮＰ，ＩＮＮから基準データストリームＤＡＴＡＲを生成する第２比較器２６０を具備できる。図５Ａに図示されているように、基準電圧Ｖｒｅｆは、固定された大きさを有し、入力信号対ＩＮＰ，ＩＮＮは、第１比較器２２０によって生成された基準クロック信号ＣＬＫＲの周波数と同じ周波数を有する周期的な共通電圧レベルＶｃｏｍｍｏｎで表現されうる。
【００７０】
本発明の他の実施形態による受信器８２０は、図８及び図９に図示されている。受信器８２０は、第１入力信号対ＩＮＰ１，ＩＮＮ１及び第２入力信号対ＩＮＰ２，ＩＮＮ２に応答して動作するデータ復旧回路を含むことができる。前記データ復旧回路は、クロック生成部９１０、第１データ生成部９４０及び第２データ生成部９７０を具備できる。クロック生成部９１０は、第１入力信号対の第１入力信号（例えば、ＩＮＰ１）と、第２入力信号対の第１入力信号（例えば、ＩＮＰ２）との比較結果に応答して、復旧されたクロック信号ＣＬＫを生成できる。第１データ生成部９４０は、復旧されたクロック信号ＣＬＫに応答して動作しうる。第１データ生成部９４０は、第１入力信号対の第１入力信号ＩＮＰ１と、第１入力信号対の第２入力信号ＩＮＮ１との比較結果に応答して、第１基準データストリームＤＡＴＡＲ１を生成できる。第２データ生成部９７０は、復旧されたクロック信号ＣＬＫに応答して動作できる。第２データ生成部９７０は、第２入力信号対の第１入力信号ＩＮＰ２と、第２入力信号対の第２入力信号ＩＮＮ２との比較結果に応答して、第２基準データストリームＤＡＴＡＲ２を生成できる。図１１Ａに図示されているように、第１入力信号対のうち第１入力信号は、第１周波数を有する第１共通電圧レベルＶｃｏｍｍｏｎ１で表現され、第２入力信号対のうち第１入力信号（例えば、ＩＮＰ２）は、第１周波数を有する第２共通電圧レベルＶｃｏｍｍｏｎ２で表現されうる。第１共通電圧レベルＶｃｏｍｍｏｎ１及び第２共通電圧レベルＶｃｏｍｍｏｎ２は、互いに１８０°の位相差を有することができる。
【００７１】
以上、図面と明細書とで最適の実施形態を開示した。ここで、特定の用語が使われたが、それらは単に本発明について説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者であるならば、それらから多様な変形及び均等な他の実施形態が可能であるという点を理解することが可能であろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まるものある。
【符号の説明】
【００７２】
１００，８００ システム装置
１１０，８１０ 送信器
１２０，８２０ 受信器
２１０，９１０ クロック信号生成部
２２０，９２０ 第１比較器
２３０，９３０ クロック信号発生器
２５０ データ生成部
２６０，９５０ 第２比較器
２７０ データ発生器
４１０ 位相周波数検出器
４２０ 電荷ポンプ及びループフィルタ
４３０ 電圧制御発振器
４４０ 分周器
６１０ 位相検出部
６２０ 遅延制御部
６３０ 遅延部
９４０ 第１データ生成部
９６０ 第１データ発生器
９７０ 第２データ生成部
９８０ 第３比較器
９９０ 第２データ発生器
１３００ ディスプレイ装置
１３１０ パネル
１３２０ ソース・ドライバ
１３３０ ゲート・ドライバ
１３４０ コントローラ
１４１０ シフト・レジスタ
１４２０ サンプル・ラッチ部
１４３０ ホールド・ラッチ部
１４４０ レベル・シフタ
１４５０ デコーダ
１４６０ 出力バッファ
【技術分野】
【０００１】
本発明は、受信器に係り、特に、クロック情報及びデータ情報を含む信号を受信する受信器、並びにクロック埋め込みインターフェース方法に関する。
【背景技術】
【０００２】
データとクロック信号とを送受信するための方法として、前記データと前記クロック信号とを別途のラインを介して送受信する方法、及び前記データの情報と前記クロック信号の情報とを含む信号を、１本のラインを介して送受信する方法などがある。従来、前記データの情報と前記クロック信号の情報とを含む信号を、１本のラインを介して送受信するために、前記信号のうち、前記クロック信号の情報を意味する部分と、前記データの情報を意味する部分とに振幅差をおいて伝送した。例えば、前記信号のうち、前記クロック情報を示す部分は、振幅を大きくして伝送し、前記データ情報を示す部分は、振幅を小さくして伝送した後、クロック信号及びデータを復元した。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００９−０１５５３７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、差動信号対の共通電圧レベルの変化を利用してクロック信号及びデータを復元する受信器、前記受信器を含むシステム装置及びディスプレイ装置を提供するところにある。
本発明が解決しようとする他の課題は、前記差動信号対の共通電圧レベルの変化を利用してクロック信号及びデータを復元するクロック埋め込みインターフェース方法を提供するところにある。
【課題を解決するための手段】
【０００５】
前記課題を達成するための本発明の技術的思想による一実施形態による受信器は、受信された差動信号対のうち１つの信号の電圧レベルと、基準電圧とを比較した結果を利用し、クロック信号を生成するクロック信号生成部、及び前記クロック信号に応答し、前記差動信号対からデータを生成するデータ生成部を具備できる。前記差動信号対は、第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有することができる。
前記クロック信号生成部は、前記差動信号対のうち１つの信号の電圧レベルと、前記基準電圧とを比較して基準クロック信号を出力する比較器、及び前記基準クロック信号を利用し、前記クロック信号を生成するクロック信号発生器を具備できる。
【０００６】
前記課題を達成するための本発明の技術的思想による他の一実施形態によるシステム装置は、第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有する差動信号対を送信する送信器、及び前記差動信号対を受信し、前記差動信号対を利用してクロック信号及びデータを生成する受信器を具備できる。
【０００７】
前記課題を達成するための本発明の技術的思想による他の一実施形態によるディスプレイ装置は、複数の画素領域を含むパネル、前記パネルのソースラインを駆動するソース・ドライバ、第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有する差動信号対を前記ソース・ドライバに伝送するコントローラを具備し、前記ソース・ドライバは、前記差動信号対を受信し、前記差動信号対を利用してクロック信号及びデータを生成できる。
前記ソース・ドライバは、前記差動信号対のうち１つの信号の電圧レベルと、前記基準電圧とを比較した結果を利用し、前記クロック信号を生成するクロック信号生成部、及び前記クロック信号に応答し、前記差動信号対から前記データを生成するデータ生成部を具備できる。
【０００８】
前記課題を達成するための本発明の技術的思想による他の一実施形態による受信器は、受信された第１差動信号対のうち１つの信号と、受信された第２差動信号対のうち１つの信号とを比較した結果を利用し、クロック信号を生成するクロック信号生成部、前記クロック信号に応答し、前記第１差動信号対から第１データを生成する第１データ生成部、及び前記クロック信号に応答し、前記第２差動信号対から第２データを生成する第２データ生成部を具備できる。前記第１差動信号対は、第１区間で前記第２差動信号対より大きい電圧レベルを有し、第２区間で前記第２差動信号対より小さい電圧レベルを有することができる。
【０００９】
前記課題を達成するための本発明の技術的思想による他の一実施形態によるシステム装置は、第１差動信号対及び第２差動信号対を送信する送信器、及び前記第１差動信号対及び第２差動信号対を受信し、前記受信された第１差動信号対及び第２差動信号対を利用し、クロック信号、第１データ及び第２データを生成する受信器を具備し、前記第１差動信号対は、第１区間で前記第２差動信号対より大きい電圧レベルを有し、第２区間で前記第２差動信号対より小さい電圧レベルを有することができる。
【００１０】
前記課題を達成するための本発明の技術的思想による他の一実施形態によるディスプレイ装置は、複数の画素領域を含むパネル、前記パネルのソースラインを駆動するソース・ドライバ、及び第１差動信号対及び第２差動信号対を前記ソース・ドライバに伝送するコントローラを具備し、前記ソース・ドライバは、前記第１差動信号対及び第２差動信号対を受信し、前記第１差動信号対及び第２差動信号対を利用し、クロック信号、第１データ及び第２データを生成し、前記第１差動信号対は、第１区間で前記第２差動信号対より大きい電圧レベルを有し、第２区間で前記第２差動信号対より小さい電圧レベルを有することができる。
前記ソース・ドライバは、前記第１差動信号対のうち１つの信号と、前記第２差動信号対のうち１つの信号とを比較した結果を利用し、前記クロック信号を生成するクロック信号生成部、前記クロック信号に応答し、前記第１差動信号対から前記第１データを生成する第１データ生成部、及び前記クロック信号に応答し、前記第２差動信号対から前記第２データを生成する第２データ生成部を具備できる。
【００１１】
前記他の課題を達成するための本発明の技術的思想による一実施形態によるクロック埋め込みインターフェース方法は、第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有する差動信号対を送信する段階、前記差動信号対を受信する段階、及び前記差動信号対を利用してクロック信号及びデータを生成する段階を含みうる。
【００１２】
前記他の課題を達成するための本発明の技術的思想による一実施形態によるクロック埋め込みインターフェース方法は第１差動信号対及び第２差動信号対を送信する段階、前記第１差動信号対及び第２差動信号対を受信する段階、及び前記第１差動信号対及び第２差動信号対を利用し、クロック信号、第１データ及び第２データを生成する段階を含み、前記第１差動信号対は、第１区間で前記第２差動信号対より大きい電圧レベルを有し、第２区間で前記第２差動信号対より小さい電圧レベルを有することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の技術的思想による一実施形態によるシステム装置のブロック図である。
【図２】本発明の技術的思想による一実施形態による受信器のブロック図である。
【図３】本発明の技術的思想による一実施形態によるクロック埋め込みインターフェース方法のフローチャートである。
【図４】図２のクロック信号発生器の一実施形態を図示した図面である。
【図５Ａ】図２のクロック信号発生器が図４のように具現された場合、本発明の技術的思想による一実施形態による受信器の信号の波形図である。
【図５Ｂ】図２のクロック信号発生器が図４のように具現された場合、本発明の技術的思想による他の一実施形態による受信器の信号の波形図である。
【図６】図２のクロック信号発生器の他の一実施形態を図示した図面である。
【図７Ａ】図２のクロック信号発生器が図６のように具現された場合、本発明の技術的思想による一実施形態による受信器の信号の波形図である。
【図７Ｂ】図２のクロック信号発生器が図６のように具現された場合、本発明の技術的思想による他の一実施形態による受信器の信号の波形図である。
【図８】本発明の技術的思想による他の一実施形態によるシステム装置のブロック図である。
【図９】本発明の技術的思想による他の一実施形態による受信器のブロック図である。
【図１０】本発明の技術的思想による他の一実施形態によるクロック埋め込みインターフェース方法のフローチャートである。
【図１１Ａ】図９のクロック信号発生器が図４のように具現された場合、本発明の技術的思想による一実施形態による受信器の信号の波形図である。
【図１１Ｂ】図９のクロック信号発生器が図４のように具現された場合、本発明の技術的思想による他の一実施形態による受信器の信号の波形図である。
【図１２Ａ】図９のクロック信号発生器が図６のように具現された場合、本発明の技術的思想による一実施形態による受信器の信号の波形図である。
【図１２Ｂ】図９のクロック信号発生器が図６のように具現された場合、本発明の技術的思想による他の一実施形態による受信器の信号の波形図である。
【図１３】本発明の技術的思想による一実施形態によるディスプレイ装置のブロック図である。
【図１４Ａ】図１３のソース・ドライバの一実施形態を図示したブロック図である。
【図１４Ｂ】図１３のソース・ドライバの他の一実施形態を図示したブロック図である。
【発明を実施するための形態】
【００１４】
本発明、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
以下、添付した図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。
【００１５】
図１は、本発明の技術的思想による一実施形態によるシステム装置１００のブロック図である。
図１を参照すれば、システム装置１００は、送信器（transmitter）１１０及び受信器（receiver）１２０を具備できる。送信器１１０は、第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有する差動信号対ＩＮＰ，ＩＮＮを送信できる。差動信号対ＩＮＰ，ＩＮＮは、クロック情報及びデータ情報を含んでいる。前記第１区間長と前記第２区間長は、同一でありえる。例えば、前記第１区間及び第２区間は、それぞれ１つのデータパケット長の１／ｎ（ｎは偶数）の長さでありうる。受信器１２０では、差動信号対ＩＮＰ，ＩＮＮを受信し、受信された差動信号対ＩＮＰ，ＩＮＮを利用してクロック信号及びデータを生成できる。受信器１２０の構成及び受信された差動信号対ＩＮＰ，ＩＮＮを利用し、受信器１２０でクロック信号及びデータを生成する方法については、以下でさらに詳細に説明する。
【００１６】
図２は、本発明の技術的思想による一実施形態による受信器１２０のブロック図である。
図２を参照すれば、受信器１２０は、クロック信号生成部２１０及びデータ生成部２５０を具備できる。クロック信号生成部２１０は、受信された差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰの電圧レベルと、基準電圧Ｖｒｅｆとを比較した結果を利用し、クロック信号ＣＬＫを生成できる。クロック信号生成部２１０は、第１比較器２２０及びクロック信号発生器２３０を含むことができる。第１比較器２２０は、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰの電圧レベルと、基準電圧Ｖｒｅｆとを比較し、基準クロック信号ＣＬＫＲを生成して出力できる。クロック信号発生器２３０は、基準クロック信号ＣＬＫＲを受信し、基準クロック信号ＣＬＫＲを利用し、クロック信号ＣＬＫを生成できる。クロック信号発生器２３０は、位相同期ループ（ＰＬＬ：phase locked loop）または遅延同期ループ（ＤＬＬ：delay locked loop）でありうる。クロック信号発生器２３０がＰＬＬである場合は、図４ないし図５Ｂと関連して、さらに詳細に説明する。また、クロック信号発生器２３０がＤＬＬである場合は、図６ないし図７Ｂと関連して、さらに詳細に説明する。
【００１７】
データ生成部２５０は、クロック信号生成部２１０で生成されたクロック信号ＣＬＫを受信し、クロック信号ＣＬＫに応答して、受信された差動信号対ＩＮＰ，ＩＮＮからデータＤＡＴＡを生成できる。データ生成部２５０は、第２比較器２６０及びデータ発生器２７０を具備できる。第２比較器２６０は、受信された差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰと、残りの信号ＩＮＮとを比較し、基準データＤＡＴＡＲを出力できる。データ発生器２７０は、クロック信号生成部２１０からクロック信号ＣＬＫを受信し、クロック信号ＣＬＫに応答し、基準データＤＡＴＡＲからデータＤＡＴＡを生成して出力できる。例えば、受信された差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰと残りの信号ＩＮＮとを比較して発生させた基準データＤＡＴＡＲが直列データである場合、データ変換部２７０は、クロック信号ＣＬＫに応答して、直列データである基準データＤＡＴＡＲを並列データに変換して出力できる。
【００１８】
図２の受信器１２０は、図１のシステム装置１００の受信器１２０でありうる。
【００１９】
図３は、本発明の技術的思想による一実施形態によるクロック埋め込みインターフェース（clock embedded interface）方法のフローチャートである。
図１ないし図３を参照すれば、受信器１２０は、送信器１１０で送信した差動信号対ＩＮＰ，ＩＮＮを受信する（Ｓ３１０）。第１比較器２２０は、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰの電圧レベルと、基準電圧Ｖｒｅｆとを比較し、基準クロック信号ＣＬＫＲを出力する（Ｓ３２０）。クロック信号発生器２３０は、基準クロック信号ＣＬＫＲを利用し、クロック信号ＣＬＫを生成する（Ｓ３３０）。第２比較器２６０は、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰと、残りの信号ＩＮＮとを比較し、基準データＤＡＴＡＲを出力する（Ｓ３４０）。データ発生器２７０は、クロック信号ＣＬＫに応答し、基準データＤＡＴＡＲからデータＤＡＴＡを生成する（Ｓ３５０）。
【００２０】
図４は、図２のクロック信号発生器２３０の一実施形態を図示した図面である。
すなわち、図４では、図２のクロック信号発生器２３０がＰＬＬである場合について図示している。クロック信号発生器２３０は、位相周波数検出器（ＰＦＤ：phase frequency detector）４１０、電荷ポンプ及びループフィルタ（ＣＰ／ＬＰ：charge pump/loop filter）４２０、電圧制御発振器（ＶＣＯ：voltage controlled oscillator）４３０及び分周器（ＤＩＶ：divider）４４０を具備できる。
【００２１】
位相周波数検出器４１０は、基準クロック信号ＣＬＫＲ及び分周クロック信号ＣＬＫＤを比較し、その位相差を検出して出力する。電荷ポンプ及びループフィルタ４２０は、位相周波数検出器４１０の出力信号を電圧信号に変換し、電圧制御発振器ＶＣＯを制御するための制御電圧信号Ｖｃｔｒｌとして出力する。電圧制御発振器４３０は、制御電圧信号Ｖｃｔｒｌに応答し、所定の周波数を有するクロック信号ＣＬＫを出力する。分周器ＤＩＶ４４０は、電圧制御発振器４３０から出力するクロック信号ＣＬＫを分周し、分周クロック信号ＣＬＫＤとして出力する。ただし、クロック信号発生器２３０がＰＬＬである場合を仮定しても、必ずしも本発明のクロック信号発生器２３０が、図４の構成要素だけを含むものではなく、以下で説明する図５のクロック信号ＣＬＫを生成できるならば、図４の構成要素に他の構成要素をさらに含んでも、本発明の権利範囲に含まれる。
【００２２】
図５Ａは、図２のクロック信号発生器２３０が図４のように具現された場合、本発明の技術的思想による一実施形態による受信器１２０の信号の波形図である。
図１ないし図５Ａを参照すれば、受信器１２０は、図５Ａに図示されているような差動信号対ＩＮＰ，ＩＮＮを、送信器１１０から受信する。差動信号対ＩＮＰ，ＩＮＮは、第１区間ｔ１で基準電圧Ｖｒｅｆより大きい電圧レベルを有し、第２区間ｔ２で基準電圧Ｖｒｅｆより小さい電圧レベルを有する。また、差動信号対ＩＮＰ，ＩＮＮの共通電圧レベル（common voltage level）Ｖｃｏｍｍｏｎが第１区間ｔ１で基準電圧Ｖｒｅｆより大きく、第２区間ｔ２で基準電圧Ｖｒｅｆより小さい。ただし、本発明がこの場合に限定されるものではなく、差動信号対ＩＮＰ，ＩＮＮは、第１区間ｔ１で基準電圧Ｖｒｅｆより小さい電圧レベルを有し、第２区間ｔ２で基準電圧Ｖｒｅｆより大きい電圧レベルを有する場合にも、本発明と同じ効果を得ることができる。図５Ａの場合、第１区間ｔ１の長さと第２区間ｔ２の長さとが同じ場合について図示しているが、第１区間ｔ１の長さと第２区間ｔ２の長さとが異なることもある。また、図５Ａでは、第１区間ｔ１及び第２区間ｔ２を合わせて１つのデータパケット長であると図示しているが、前記１つのデータパケットは、ｎ個（ｎは偶数）の区間に分けられもする。前記１つのデータパケット長が第１区間ないし第４区間ｔ１，ｔ２，ｔ３，ｔ４に分けられた場合は、図５Ｂに図示されている。
【００２３】
第１比較器２２０は、第１入力端（＋）に、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが印加され、第２入力端（−）に、基準電圧Ｖｒｅｆが印加される。第１区間ｔ１では、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが基準電圧Ｖｒｅｆより大きい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第１区間ｔ１で論理ハイ状態を有する。また、第２区間ｔ２では、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが基準電圧Ｖｒｅｆより小さい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第２区間ｔ２で論理ロー状態を有する。図４のようなＰＬＬ形態のクロック信号発生器２３０は、基準クロック信号ＣＬＫＲを受信し、基準クロック信号ＣＬＫＲを周波数変換したクロック信号ＣＬＫを発生させて出力する。図５Ａの場合には、１つのデータパケットが３２ビットである場合について図示しているので、クロック信号発生器２３０は、立ち上がりエッジと立ち下がりエッジとが３２回示されるように、基準クロック信号ＣＬＫＲの周波数を変更し、クロック信号ＣＬＫとして出力する。ただし、必要によって、図４の分周器４４０の分周比を調節することにより、クロック信号ＣＬＫの周波数を任意に調節することもできる。
【００２４】
第２比較器２６０は、第１入力端（＋）に、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＮが印加され、第２入力端（−）に差動信号対ＩＮＰ，ＩＮＮのうち、残りの信号ＩＮＰが印加される。この場合、第２比較器２６０から出力する基準データＤＡＴＡＲは、直列データになって、データ発生器２７０は、クロック信号ＣＬＫに応答し、直列データである基準データＤＡＴＡＲを並列データであるデータＤＡＴＡに変換して出力できる。データ発生器２７０は、クロック信号ＣＬＫの立ち上がりエッジ及び立ち下がりエッジに応答し、データＤＡＴＡを生成できる。
【００２５】
図５Ｂは、図２のクロック信号発生器２３０が図４のように具現された場合、本発明の技術的思想による他の一実施形態による受信器１２０の信号の波形図である。
図５Ａと図５Ｂとを参照すれば、図５Ａでは、前記１つのデータパケット長が第１区間ｔ１及び第２区間ｔ２に分けられた場合を図示しており、図５Ｂは、前記１つのデータパケット長が第１区間ないし第４区間ｔ１，ｔ２，ｔ３，ｔ４に分けられた場合について図示している。
【００２６】
図１ないし図５Ｂを参照すれば、受信器１２０は、図５Ｂに図示されているような差動信号対ＩＮＰ，ＩＮＮを送信器１１０から受信する。差動信号対ＩＮＰ，ＩＮＮは、第１区間ｔ１及び第３区間ｔ３で基準電圧Ｖｒｅｆより大きい電圧レベルを有し、第２区間ｔ２及び第４区間ｔ４で基準電圧Ｖｒｅｆより小さい電圧レベルを有する。また、差動信号対ＩＮＰ，ＩＮＮの共通電圧レベルＶｃｏｍｍｏｎが、第１区間ｔ１及び第３区間ｔ３で基準電圧Ｖｒｅｆより大きく、第２区間ｔ２及び第４区間ｔ４で基準電圧Ｖｒｅｆより小さい。ただし、本発明がこの場合に限定されるものではないことは、図５Ａで説明した通りである。
【００２７】
第１比較器２２０は、第１入力端（＋）に、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが印加され、第２入力端（−）に基準電圧Ｖｒｅｆが印加される。第１区間ｔ１及び第３区間ｔ３では、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが基準電圧Ｖｒｅｆより大きい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第１区間ｔ１及び第３区間ｔ３で論理ハイ状態を有する。また、第２区間ｔ２及び第４区間ｔ４では、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが基準電圧Ｖｒｅｆより小さい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第２区間ｔ２及び第４区間ｔ４で論理ロー状態を有する。図４のようなＰＬＬ形態のクロック信号発生器２３０は、基準クロック信号ＣＬＫＲを受信し、基準クロック信号ＣＬＫＲを周波数変換したクロック信号ＣＬＫを発生させて出力する。図５Ｂの場合には、図５Ａと同一に、１つのデータパケットが３２ビットである場合について図示しているので、クロック信号発生器２３０は、立ち上がりエッジと立ち下がりエッジとが３２回示されるように、基準クロック信号ＣＬＫＲの周波数を変更し、クロック信号ＣＬＫとして出力する。ただし、必要によって、図４の分周器４４０の分周比を調節することにより、クロック信号ＣＬＫの周波数を任意に調節することもできる。
【００２８】
データ信号発生部２５０の動作は、図５Ａで説明したところと類似しているので、以下、詳細な説明は省略する。
【００２９】
図６は、図２のクロック信号発生器２３０の他の一実施形態を図示した図面である。
すなわち、図６では、図２のクロック信号発生器２３０がＤＬＬである場合について図示している。クロック信号発生器２３０は、位相検出部６１０、遅延制御部６２０及び遅延部６３０を具備できる。位相検出部６１０は、基準クロック信号ＣＬＫＲとクロック信号ＣＬＫとを比較し、その位相差を検出して出力する。遅延制御部６２０は、位相検出部６１０の出力信号に応答し、遅延部６３０を制御するための制御信号ＣＯＮを出力する。遅延部６３０は、制御信号ＣＯＮに応答し、基準クロック信号ＣＬＫＲを所定時間遅延し、クロック信号ＣＬＫとして出力する。遅延部６３０は、複数の遅延端（図示せず）を具備でき、前記遅延端は、インバータまたはフリップフロップを含むことができる。ただし、クロック信号発生器２３０がＤＬＬである場合を仮定したとしても、必ずしも本発明のクロック信号発生器２３０が図６の構成要素だけを含むものではなく、以下で説明する図７のクロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５を生成できるならば、図６の構成要素に他の構成要素をさらに含んでも、本発明の権利範囲に含まれる。
【００３０】
図７Ａは、図２のクロック信号発生器２３０が図６のように具現された場合、本発明の技術的思想による一実施形態による受信器１２０の信号の波形図である。
図１ないし図３、図６及び図７Ａを参照すれば、受信器１２０は、図７Ａに図示されているような差動信号対ＩＮＰ，ＩＮＮを送信器１１０から受信する。差動信号対ＩＮＰ，ＩＮＮは、第１区間ｔ１で基準電圧Ｖｒｅｆより大きい電圧レベルを有し、第２区間ｔ２で基準電圧Ｖｒｅｆより小さい電圧レベルを有する。また、差動信号対ＩＮＰ，ＩＮＮの共通電圧レベルＶｃｏｍｍｏｎが第１区間ｔ１で基準電圧Ｖｒｅｆより大きく、第２区間ｔ２で基準電圧Ｖｒｅｆより小さい。ただし、本発明がこの場合に限定されるものではなく、差動信号対ＩＮＰ，ＩＮＮは、第１区間ｔ１で基準電圧Ｖｒｅｆより小さい電圧レベルを有し、第２区間ｔ２で基準電圧Ｖｒｅｆより大きい電圧レベルを有する場合にも、本発明と同じ効果を得ることができる。図７Ａの場合、第１区間ｔ１の長さと第２区間ｔ２の長さとが同じ場合について図示しているが、第１区間ｔ１の長さと第２区間ｔ２の長さとが異なることもある。また、図７Ａでは、第１区間ｔ１及び第２区間ｔ２を合わせて１つのデータパケット長であると図示しているが、前記１つのデータパケットは、ｎ個（ｎは偶数）の区間に分けられもする。前記１つのデータパケット長が第１区間ないし第４区間ｔ１，ｔ２，ｔ３，ｔ４に分けられた場合は、図７Ｂに図示されている。
【００３１】
第１比較器２２０は、第１入力端（＋）に、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが印加され、第２入力端（−）に基準電圧Ｖｒｅｆが印加される。第１区間ｔ１では、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが基準電圧Ｖｒｅｆより大きい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第１区間で論理ハイ状態を有する。また、第２区間ｔ２では、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが基準電圧Ｖｒｅｆより小さい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第２区間で論理ロー状態を有する。図６のようなＤＬＬ形態のクロック信号発生器２３０は、基準クロック信号ＣＬＫＲを受信し、基準クロック信号ＣＬＫＲを所定時間遅延させたクロック信号ＣＬＫを発生させて出力する。図７Ａの場合には、１つのデータパケットが３２ビットであり、第１区間ｔ１と第２区間ｔ２とが同じ長さである場合について図示しているので、クロック信号発生器２３０は、１６個のクロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５を発生させて出力する。すなわち、クロック信号発生器２３０は、基準クロック信号ＣＬＫＲを所定時間遅延させたクロック信号ＣＬＫ０を出力し、クロック信号ＣＬＫ０を所定時間遅延させたクロック信号ＣＬＫ１を出力する。同じ方法で、クロック信号発生器２３０は、所定時間遅延されたクロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５を順次に出力する。ただし、１つのデータパケットで個数が変更される場合、クロック信号発生器２３０は、前記遅延程度を調節し、異なる個数のクロック信号を発生させることもできる。
【００３２】
第２比較器２６０は、第１入力端（＋）に、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＮが印加され、第２入力端（−）に、差動信号対ＩＮＰ，ＩＮＮのうち、残りの信号ＩＮＰが印加される。この場合、第２比較器２６０から出力する基準データＤＡＴＡＲは、直列データになって、データ発生器２７０は、クロック信号ＣＬＫに応答して、直列データである基準データＤＡＴＡＲを、並列データであるデータＤＡＴＡに変換して出力できる。データ発生器２７０は、クロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５の立ち上がりエッジ及び立ち下がりエッジに応答し、データＤＡＴＡを生成できる。すなわち、データ発生器２７０は、第１区間ｔ１では、クロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５の立ち上がりエッジに応答して、データＤＡＴＡを発生させ、第２区間ｔ２では、クロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５の立ち下がりエッジに応答して、データＤＡＴＡを生成できる。
【００３３】
図７Ｂは、図２のクロック信号発生器２３０が図６のように具現された場合、本発明の技術的思想による他の一実施形態による受信器１２０の信号の波形図である。
図７Ａと図７Ｂとを参照すれば、図７Ａでは、前記１つのデータパケット長が第１区間ｔ１及び第２区間ｔ２に分けられた場合を図示しており、図７Ｂは、前記１つのデータパケット長が第１区間ないし第４区間ｔ１，ｔ２，ｔ３，ｔ４に分けられた場合について図示している。
【００３４】
図１ないし図３、図６及び図７Ｂを参照すれば、受信器１２０は、図７Ｂに図示されているような差動信号対ＩＮＰ，ＩＮＮを送信器１１０から受信する。差動信号対ＩＮＰ，ＩＮＮは、第１区間ｔ１及び第３区間ｔ３で基準電圧Ｖｒｅｆより大きい電圧レベルを有し、第２区間ｔ２及び第４区間ｔ４で基準電圧Ｖｒｅｆより小さい電圧レベルを有する。また、差動信号対ＩＮＰ，ＩＮＮの共通電圧レベルＶｃｏｍｍｏｎが第１区間ｔ１及び第３区間ｔ３で基準電圧Ｖｒｅｆより大きく、第２区間ｔ２及び第４区間ｔ４で基準電圧Ｖｒｅｆより小さい。ただし、本発明がこの場合に限定されるものではないことは、図７Ａで説明した通りである。
【００３５】
第１比較器２２０は、第１入力端（＋）に、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが印加され、第２入力端（−）に基準電圧Ｖｒｅｆが印加される。第１区間ｔ１及び第３区間ｔ３では、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが基準電圧Ｖｒｅｆより大きい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第１区間ｔ１及び第３区間ｔ３で論理ハイ状態を有する。また、第２区間ｔ２及び第４区間ｔ４では、差動信号対ＩＮＰ，ＩＮＮのうち、１つの信号ＩＮＰが基準電圧Ｖｒｅｆより小さい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第２区間ｔ２及び第４区間ｔ４で論理ロー状態を有する。図６のようなＤＬＬ形態のクロック信号発生器２３０は、基準クロック信号ＣＬＫＲを受信し、基準クロック信号ＣＬＫＲを所定時間遅延させたクロック信号ＣＬＫを発生させて出力する。図７Ｂの場合には、１つのデータパケットが３２ビットであり、第１区間ないし第４区間ｔ１，ｔ２，ｔ３，ｔ４が同じ長さである場合について図示しているので、クロック信号発生器２３０は、８個のクロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ７を発生させて出力する。すなわち、クロック信号発生器２３０は、基準クロック信号ＣＬＫＲを所定時間遅延させたクロック信号ＣＬＫ０を出力し、クロック信号ＣＬＫ０を所定時間遅延させたクロック信号ＣＬＫ１を出力する。同じ方法で、クロック信号発生器２３０は、所定時間遅延されたクロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ７を順次に出力する。図７Ｂの場合には、前記１つのパケットが４個の区間に分けられているので、図７Ａのクロック信号の個数の半分である個数のクロック信号でデータを生成できる。すなわち、受信器１２０で、図７Ｂのような差動信号対ＩＮＰ，ＩＮＮを受信する場合、図７Ａの場合に比べ、遅延部６３０の前記遅延端の個数を半分にすることができる。
【００３６】
データ信号発生部２５０の動作は、図７Ａで説明したところと類似しているので、以下、詳細な説明は省略する。
【００３７】
図８は、本発明の技術的思想による他の一実施形態によるシステム装置８００のブロック図である。
図８を参照すれば、システム装置８００は、送信器８１０及び受信器８２０を具備できる。送信器８１０は、第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有する第１差動信号対ＩＮＰ１，ＩＮＮ１を送信できる。そして、送信器８１０は、第１区間で基準電圧より小さい電圧レベルを有し、第２区間で前記基準電圧より大きい電圧レベルを有する第２差動信号対ＩＮＰ２，ＩＮＮ２を送信できる。第１差動信号対ＩＮＰ１，ＩＮＮ１及び第２差動信号対ＩＮＰ２，ＩＮＮ２は、それぞれクロック情報及びデータ情報を含んでいる。前記第１区間長と前記第２区間長は、同一でありえる。例えば、前記第１区間及び第２区間は、それぞれ１つのデータパケット長の１／ｎ（ｎは偶数）の長さでありうる。
【００３８】
受信器８２０では、第１差動信号対ＩＮＰ１，ＩＮＮ１及び第２差動信号対ＩＮＰ２，ＩＮＮ２を受信し、受信された第１差動信号対ＩＮＰ１，ＩＮＮ１及び第２差動信号対ＩＮＰ２，ＩＮＮ２を利用し、クロック信号、第１データ及び第２データを生成できる。受信器８２０の構成、受信された第１差動信号対ＩＮＰ１，ＩＮＮ１、及び第２差動信号対ＩＮＰ２，ＩＮＮ２を利用し、受信器８２０でクロック信号、第１データ及び第２データを生成する方法については、以下でさらに詳細に説明する。
【００３９】
図９は、本発明の技術的思想による他の一実施形態による受信器８２０のブロック図である。
図８及び図９を参照すれば、受信器８２０は、クロック信号生成部９１０、第１データ生成部９４０及び第２データ生成部９７０を具備できる。クロック信号生成部９１０は、受信された第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＰ１またはＩＮＮ１の電圧レベルと、受信された第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＰ２またはＩＮＮ２の電圧レベルとを比較した結果を利用し、クロック信号ＣＬＫを生成できる。クロック信号生成部９１０は、第１比較器９２０及びクロック信号発生器９３０を含むことができる。第１比較器９２０は、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＰ１またはＩＮＮ１の電圧レベルと、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＰ２またはＩＮＮ２の電圧レベルとを比較し、基準クロック信号ＣＬＫＲを生成して出力できる。クロック信号発生器９３０は、基準クロック信号ＣＬＫＲを受信し、基準クロック信号ＣＬＫＲを利用してクロック信号ＣＬＫを生成できる。クロック信号発生器９３０は、ＰＬＬまたはＤＬＬでありうる。クロック信号発生器９３０がＰＬＬである場合は、図１１Ａ及び図１１Ｂと関連してさらに詳細に説明する。また、クロック信号発生器９３０がＤＬＬである場合は、図１２Ａ及び図１２Ｂと関連してさらに詳細に説明する。
【００４０】
第１データ生成部９４０は、クロック信号生成部９１０で生成されたクロック信号ＣＬＫを受信し、クロック信号ＣＬＫに応答して、受信された第１差動信号対ＩＮＰ１，ＩＮＮ１から第１データＤＡＴＡ１を生成できる。第１データ生成部９４０は、第２比較器９５０及び第１データ発生器９６０を具備できる。第２比較器９５０は、受信された第１差動信号対ＩＮＰ１，ＩＮＮ１のうち１つの信号ＩＮＰ１と、残りの信号ＩＮＮ１とを比較し、第１基準データＤＡＴＡＲ１を出力できる。第１データ発生器９６０は、クロック信号生成部９１０からクロック信号ＣＬＫを受信し、クロック信号ＣＬＫに応答して、第１基準データＤＡＴＡＲ１から第１データＤＡＴＡ１を生成して出力できる。例えば、受信された第１差動信号対ＩＮＰ１，ＩＮＮ１のうち１つの信号ＩＮＰ１と、残りの信号ＩＮＮ１とを比較して発生させた第１基準データＤＡＴＡＲ１が直列データである場合、第１データ発生器９６０は、クロック信号ＣＬＫに応答して、直列データである第１基準データＤＡＴＡＲを並列データに変換して出力できる。
【００４１】
第２データ生成部９７０は、クロック信号生成部９１０で生成されたクロック信号ＣＬＫを受信し、クロック信号ＣＬＫに応答して、受信された第２差動信号対ＩＮＰ２，ＩＮＮ２から第２データＤＡＴＡ２を生成できる。第２データ生成部９７０は、第３比較器９８０及び第２データ発生器９９０を具備できる。第３比較器９８０は、受信された第２差動信号対ＩＮＰ２，ＩＮＮ２のうち１つの信号ＩＮＰ２と、残りの信号ＩＮＮ２とを比較し、第２基準データＤＡＴＡＲ２を出力できる。第２データ発生器９９０は、クロック信号生成部９１０からクロック信号ＣＬＫを受信し、クロック信号ＣＬＫに応答して、第２基準データＤＡＴＡＲ２から第２データＤＡＴＡ２を生成して出力できる。例えば、受信された第２差動信号対ＩＮＰ２，ＩＮＮ２のうち１つの信号ＩＮＰ２と、残りの信号ＩＮＮ２とを比較して発生させた第２基準データＤＡＴＡＲ２が直列データである場合、第２データ発生器９９０は、クロック信号ＣＬＫに応答して、直列データである第２基準データＤＡＴＡＲを並列データに変換して出力できる。
【００４２】
図９の受信器８２０は、図８のシステム装置８００の受信器８２０でありうる。
【００４３】
図１０は、本発明の技術的思想による他の一実施形態によるクロック埋め込みインターフェース方法のフローチャートである。
図８ないし図１０を参照すれば、受信器８２０は、送信器８１０から送信した第１差動信号対ＩＮＰ１，ＩＮＮ１及び第２差動信号対ＩＮＰ２，ＩＮＮ２を受信する（Ｓ１０１０）。第１比較器９２０は、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＰ１またはＩＮＮ１の電圧レベルと、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＰ２またはＩＮＮ２の電圧レベルとを比較し、基準クロック信号ＣＬＫＲを出力する（Ｓ１０２０）。クロック信号発生器９３０は、基準クロック信号ＣＬＫＲを利用し、クロック信号ＣＬＫを生成する（Ｓ１０３０）。第２比較器９５０は、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち１つの信号ＩＮＰ１と、残りの信号ＩＮＮ１とを比較し、第１基準データＤＡＴＡＲ１を出力する（Ｓ１０４０）。第１データ発生器９６０は、クロック信号ＣＬＫに応答して、第１基準データＤＡＴＡＲ１から第１データＤＡＴＡ１を生成する（Ｓ１０５０）。第３比較器９８０は、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち１つの信号ＩＮＰ２と、残りの信号ＩＮＮ２とを比較し、第２基準データＤＡＴＡＲ２を出力する（Ｓ１０６０）。第２データ発生器９９０は、クロック信号ＣＬＫに応答して、第２基準データＤＡＴＡＲ２から第２データＤＡＴＡ２を生成する（Ｓ１０７０）。
【００４４】
図１１Ａは、図９のクロック信号発生器９３０が図４のように具現された場合、本発明の技術的思想による一実施形態による受信器８２０の信号の波形図である。すなわち、図１１Ａは、図９のクロック信号発生器９３０が図４のようにＰＬＬを含んでいる場合、本発明の技術的思想による一実施形態による受信器８２０の信号の波形図を図示している。
【００４５】
図４、図８ないし図１１Ａを参照すれば、受信器８２０は、図１１Ａに図示されているような第１差動信号対ＩＮＰ１，ＩＮＮ１及び第２差動信号対ＩＮＰ２，ＩＮＮ２を送信器８１０から受信する。第１差動信号対ＩＮＰ１，ＩＮＮ１は、第１区間ｔ１で第２差動信号対ＩＮＰ２，ＩＮＮ２より小さい電圧レベルを有し、第２区間ｔ２で第２差動信号対ＩＮＰ２，ＩＮＮ２より大きい電圧レベルを有する。また、第１差動信号対ＩＮＰ１，ＩＮＮ１の第１共通電圧レベルＶｃｏｍｍｏｎ１が第１区間ｔ１で第２差動信号対ＩＮＰ２，ＩＮＮ２の第２共通電圧レベルＶｃｏｍｍｏｎ２より小さく、第２区間ｔ２で第２差動信号対ＩＮＰ２，ＩＮＮ２の第２共通電圧レベルＶｃｏｍｍｏｎ２より大きい。ただし、本発明がこの場合に限定されるものではなく、第１差動信号対ＩＮＰ１，ＩＮＮ１は、第１区間ｔ１で第２差動信号対ＩＮＰ２，ＩＮＮ２より大きい電圧レベルを有し、第２区間ｔ２で第２差動信号対ＩＮＰ２，ＩＮＮ２より小さい電圧レベルを有する場合にも、本発明と同じ効果を得ることができる。図１１Ａの場合、第１区間ｔ１の長さと第２区間ｔ２の長さとが同じ場合について図示しているが、第１区間ｔ１の長さと第２区間ｔ２の長さとが異なることもある。また、図１１Ａでは、第１区間ｔ１及び第２区間ｔ２を合わせて１つのデータパケット長であると図示しているが、前記１つのデータパケットは、ｎ個（ｎは偶数）の区間に分けられもする。前記１つのデータパケット長が第１区間ないし第４区間ｔ１，ｔ２，ｔ３，ｔ４に分けられた場合は、図１１Ｂに図示されている。
【００４６】
第１比較器９２０は、第１入力端（＋）に、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＰ２またはＩＮＮ２が印加され、第２入力端（−）に、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＰ１またはＩＮＮ１が印加される。第１区間ｔ１では、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＰ１またはＩＮＮ１が第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＰ２またはＩＮＮ２より小さい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第１区間ｔ１で論理ハイ状態を有する。また、第２区間ｔ２では、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＰ１またはＩＮＮ１が第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＰ２またはＩＮＮ２より大きい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第２区間ｔ２で論理ロー状態を有する。図４のようなＰＬＬ形態のクロック信号発生器９３０は、基準クロック信号ＣＬＫＲを受信し、基準クロック信号ＣＬＫＲを周波数変換したクロック信号ＣＬＫを発生させて出力する。図１１Ａの場合には、１つのデータパケットが３２ビットである場合について図示しているので、クロック信号発生器９３０は、立ち上がりエッジと立ち下がりエッジとが３２回示されるように、基準クロック信号ＣＬＫＲの周波数を変更してクロック信号ＣＬＫとして出力する。ただし、必要によって、図４の分周器４４０の分周比を調節することにより、クロック信号ＣＬＫの周波数を任意に調節することもできる。
【００４７】
第２比較器９５０は、第１入力端（＋）に、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＰ１またはＩＮＮ１が印加され、第２入力端（−）に、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、残りの信号ＩＮＮ１またはＩＮＰ１が印加される。この場合、第２比較器９５０から出力される第１基準データＤＡＴＡＲ１は、直列データになって、第１データ発生器９６０は、クロック信号ＣＬＫに応答して、直列データである第１基準データＤＡＴＡＲ１を並列データの第１データＤＡＴＡ１に変換して出力できる。第１データ発生器９６０は、クロック信号ＣＬＫの立ち上がりエッジ及び立ち下がりエッジに応答し、第１データＤＡＴＡ１を生成できる。
【００４８】
第３比較器９８０は、第１入力端（＋）に、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＰ２またはＩＮＮ２が印加され、第２入力端（−）に、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、残りの信号ＩＮＮ２またはＩＮＰ２が印加される。この場合、第３比較器９８０から出力される第２基準データＤＡＴＡＲ２は、直列データになって、第２データ発生器９９０は、クロック信号ＣＬＫに応答して、直列データである第２基準データＤＡＴＡＲ２を並列データの第２データＤＡＴＡ２に変換して出力できる。第２データ発生器９９０は、クロック信号ＣＬＫの立ち上がりエッジ及び立ち下がりエッジに応答し、第２データＤＡＴＡ２を生成できる。
【００４９】
図１１Ｂは、図９のクロック信号発生器９３０が図４のように具現された場合、本発明の技術的思想による他の一実施形態による受信器８２０の信号の波形図である。すなわち、図１１Ｂは、図９のクロック信号発生器９３０が図４のようにＰＬＬを含んでいる場合、本発明の技術的思想による他の一実施形態による受信器８２０の信号の波形図を図示している。
図１１Ａと図１１Ｂを参照すれば、図１１Ａでは、前記１つのデータパケット長が第１区間ｔ１及び第２区間ｔ２に分けられた場合を図示しており、図１１Ｂは、前記１つのデータパケット長が第１区間ないし第４区間ｔ１，ｔ２，ｔ３，ｔ４に分けられた場合について図示している。
【００５０】
図４、図８ないし図１１Ｂを参照すれば、受信器８２０は、図１１Ｂに図示されているような第１差動信号対ＩＮＰ１，ＩＮＮ１及び第２差動信号対ＩＮＰ２，ＩＮＮ２を送信器８１０から受信する。第１差動信号対ＩＮＰ１，ＩＮＮ１は、第１区間ｔ１及び第３区間ｔ３で、第２差動信号対ＩＮＰ２，ＩＮＮ２より小さい電圧レベルを有し、第２区間ｔ２及び第４区間ｔ４で、第２差動信号対ＩＮＰ２，ＩＮＮ２より大きい電圧レベルを有する。また、第１差動信号対ＩＮＰ１，ＩＮＮ１の第１共通電圧レベルＶｃｏｍｍｏｎ１が第１区間ｔ１及び第３区間ｔ３で、第２差動信号対ＩＮＰ２，ＩＮＮ２の第２共通電圧レベルＶｃｏｍｍｏｎ２より小さく、第２区間ｔ２及び第４区間ｔ４で、第２差動信号対ＩＮＰ２，ＩＮＮ２の第２共通電圧レベルＶｃｏｍｍｏｎ２より大きい。ただし、本発明がこの場合に限定されるものではないことは、図１１Ａで説明した通りである。
【００５１】
第１比較器９２０は、第１入力端（＋）に、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＰ２またはＩＮＮ２が印加され、第２入力端（−）に、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＰ１またはＩＮＮ１が印加される。第１区間ｔ１及び第３区間ｔ３では、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＰ１またはＩＮＮ１が第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＰ２またはＩＮＮ２より小さい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第１区間ｔ１及び第３区間ｔ３で論理ハイ状態を有する。また、第２区間ｔ２及び第４区間ｔ４では、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＰ１またはＩＮＮ１が第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＰ２またはＩＮＮ２より大きい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第２区間ｔ２及び第４区間ｔ４で論理ロー状態を有する。図４のようなＰＬＬ形態のクロック信号発生器９３０は、基準クロック信号ＣＬＫＲを受信し、基準クロック信号ＣＬＫＲを周波数変換したクロック信号ＣＬＫを発生させて出力する。図１１Ｂの場合には、図１１Ａと同一に、１つのデータパケットが３２ビットである場合について図示しているので、クロック信号発生器９３０は、立ち上がりエッジと立ち下がりエッジとが３２回示されるように、基準クロック信号ＣＬＫＲの周波数を変更してクロック信号ＣＬＫとして出力する。ただし、必要によって、図４の分周器４４０の分周比を調節することにより、クロック信号ＣＬＫの周波数を任意に調節することもできる。
【００５２】
第１データ信号発生部９４０及び第２データ信号発生部９７０の動作は、図１１Ａで説明したところと類似しているので、以下、詳細な説明は省略する。
【００５３】
図１２Ａは、図９のクロック信号発生器９３０が図６のように具現された場合、本発明の技術的思想による一実施形態による受信器８２０の信号の波形図である。すなわち、図１２Ａは、図９のクロック信号発生器９３０が図６のようにＤＬＬを含んでいる場合、本発明の技術的思想による一実施形態による受信器８２０の信号の波形図を図示している。
【００５４】
図６、図８ないし図１０及び図１２Ａを参照すれば、受信器８２０は、図１２Ａに図示されているような第１差動信号対ＩＮＰ１，ＩＮＮ１及び第２差動信号対ＩＮＰ２，ＩＮＮ２を送信器８１０から受信する。第１差動信号対ＩＮＰ１，ＩＮＮ１は、第１区間ｔ１で第２差動信号対ＩＮＰ２，ＩＮＮ２より小さい電圧レベルを有し、第２区間ｔ２で第２差動信号対ＩＮＰ２，ＩＮＮ２より大きい電圧レベルを有する。また、第１差動信号対ＩＮＰ１，ＩＮＮ１の第１共通電圧レベルＶｃｏｍｍｏｎ１が第１区間ｔ１で第２差動信号対ＩＮＰ２，ＩＮＮ２の第２共通電圧レベルＶｃｏｍｍｏｎ２より小さく、第２区間ｔ２で第２差動信号対ＩＮＰ２，ＩＮＮ２の第２共通電圧レベルＶｃｏｍｍｏｎ２より大きい。ただし、本発明がこの場合に限定されるものではなく、第１差動信号対ＩＮＰ１，ＩＮＮ１は、第１区間ｔ１で第２差動信号対ＩＮＰ２，ＩＮＮ２より大きい電圧レベルを有し、第２区間ｔ２で第２差動信号対ＩＮＰ２，ＩＮＮ２より小さい電圧レベルを有する場合にも、本発明と同じ効果を得ることができる。図１２Ａの場合、第１区間ｔ１の長さと第２区間ｔ２の長さとが同じ場合について図示しているが、第１区間ｔ１の長さと第２区間ｔ２の長さとが異なることもある。また、図１２Ａでは、第１区間ｔ１及び第２区間ｔ２を合わせて１つのデータパケット長であると図示しているが、前記１つのデータパケットは、ｎ個（ｎは偶数）の区間に分けられもする。前記１つのデータパケット長が第１区間ないし第４区間ｔ１，ｔ２，ｔ３，ｔ４に分けられた場合は、図１２Ｂに図示されている。
【００５５】
第１比較器９２０は、第１入力端（＋）に、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＮ２またはＩＮＰ２が印加され、第２入力端（−）に、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＮ１またはＩＮＰ１が印加される。第１区間ｔ１では、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＮ１またはＩＮＰ１が第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＮ２またはＩＮＰ２より小さい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第１区間で論理ハイ状態を有する。また、第２区間ｔ２では、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＮ１またはＩＮＰ１が第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＮ２またはＩＮＰ２より大きい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第２区間で論理ロー状態を有する。図６のようなＤＬＬ形態のクロック信号発生器９３０は、基準クロック信号ＣＬＫＲを受信し、基準クロック信号ＣＬＫＲを所定時間遅延させたクロック信号ＣＬＫを発生させて出力する。図１２Ａの場合には、１つのデータパケットが３２ビットであり、第１区間ｔ１と第２区間ｔ２とが同じ長さである場合について図示しているので、クロック信号発生器９３０は、１６個のクロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５を発生させて出力する。すなわち、クロック信号発生器９３０は、基準クロック信号ＣＬＫＲを所定時間遅延させたクロック信号ＣＬＫ０を出力し、クロック信号ＣＬＫ０を所定時間遅延させたクロック信号ＣＬＫ１を出力する。同じ方法で、クロック信号発生器９３０は、所定時間遅延されたクロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５を順次に出力する。ただし、１つのデータパケットで個数が変更される場合、クロック信号発生器９３０は、前記遅延程度を調節し、異なる個数のクロック信号を発生させることもできる。
【００５６】
第２比較器９５０は、第１入力端（＋）に、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＮ１またはＩＮＰ１が印加され、第２入力端（−）に、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、残りの信号ＩＮＰ１またはＩＮＮ１が印加される。この場合、第２比較器９５０から出力される第１基準データＤＡＴＡＲ１は、直列データになって、第１データ発生器９６０は、クロック信号ＣＬＫに応答して、直列データである第１基準データＤＡＴＡＲ１を並列データの第１データＤＡＴＡ１に変換して出力できる。第１データ発生器９６０は、クロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５の立ち上がりエッジ及び立ち下がりエッジに応答し、第１データＤＡＴＡ１を生成できる。すなわち、第１データ発生器９６０は、第１区間ｔ１では、クロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５の立ち上がりエッジに応答して第１データＤＡＴＡ１を生成し、第２区間ｔ２では、クロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５の立ち下がりエッジに応答して第１データＤＡＴＡ１を生成できる。
【００５７】
第３比較器９８０は、第１入力端（＋）に、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＮ２またはＩＮＰ２が印加され、第２入力端（−）に、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、残りの信号ＩＮＰ２またはＩＮＮ２が印加される。この場合、第３比較器９８０から出力される第２基準データＤＡＴＡＲ２は、直列データになって、第２データ発生器９９０は、クロック信号ＣＬＫに応答して、直列データである第２基準データＤＡＴＡＲ２を並列データの第２データＤＡＴＡ２に変換して出力できる。第２データ発生器９９０は、クロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５の立ち上がりエッジ及び立ち下がりエッジに応答して第２データＤＡＴＡ１を生成できる。すなわち、第２データ発生器９９０は、第１区間ｔ１では、クロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５の立ち上がりエッジに応答して第２データＤＡＴＡ２を生成し、第２区間ｔ２では、クロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ１５の立ち下がりエッジに応答して第２データＤＡＴＡ２を生成できる。
【００５８】
図１２Ｂは、図９のクロック信号発生器９３０が図６のように具現された場合、本発明の技術的思想による他の一実施形態による受信器８２０の信号の波形図である。すなわち、図１２Ｂは、図９のクロック信号発生器９３０が図６のようにＤＬＬを含んでいる場合、本発明の技術的思想による他の一実施形態による受信器８２０の信号の波形図を図示している。
図１２Ａと図１２Ｂとを参照すれば、図１２Ａでは、前記１つのデータパケット長が第１区間ｔ１及び第２区間ｔ２に分けられた場合を図示しており、図１２Ｂは、前記１つのデータパケット長が第１区間ないし第４区間ｔ１，ｔ２，ｔ３，ｔ４に分けられた場合について図示している。
【００５９】
図６、図８ないし図１０及び図１２Ｂを参照すれば、受信器８２０は、図１２Ｂに図示されているような第１差動信号対ＩＮＰ１，ＩＮＮ１及び第２差動信号対ＩＮＰ２，ＩＮＮ２を送信器８１０から受信する。第１差動信号対ＩＮＰ１，ＩＮＮ１は、第１区間ｔ１及び第３区間ｔ３で、第２差動信号対ＩＮＰ２，ＩＮＮ２より小さい電圧レベルを有し、第２区間ｔ２及び第４区間ｔ４で、第２差動信号対ＩＮＰ２，ＩＮＮ２より大きい電圧レベルを有する。また、第１差動信号対ＩＮＰ１，ＩＮＮ１の第１共通電圧レベルＶｃｏｍｍｏｎ１が第１区間ｔ１及び第３区間ｔ３で、第２差動信号対ＩＮＰ２，ＩＮＮ２の第２共通電圧レベルＶｃｏｍｍｏｎ２より小さく、第２区間ｔ２及び第４区間ｔ４で、第２差動信号対ＩＮＰ２，ＩＮＮ２の第２共通電圧レベルＶｃｏｍｍｏｎ２より大きい。ただし、本発明がこの場合に限定されるものではないことは、図１２Ａで説明した通りである。
【００６０】
第１比較器９２０は、第１入力端（＋）に、第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＮ２またはＩＮＰ２が印加され、第２入力端（−）に、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＮ１またはＩＮＰ１が印加される。第１区間ｔ１及び第３区間ｔ３では、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＮ１またはＩＮＰ１が第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＮ２またはＩＮＰ２より小さい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第１区間ｔ１及び第３区間ｔ３で論理ハイ状態を有する。また、第２区間ｔ２及び第４区間ｔ４では、第１差動信号対ＩＮＰ１，ＩＮＮ１のうち、１つの信号ＩＮＮ１またはＩＮＰ１が第２差動信号対ＩＮＰ２，ＩＮＮ２のうち、１つの信号ＩＮＮ２またはＩＮＰ２より大きい電圧レベルを有するので、基準クロック信号ＣＬＫＲは、第２区間ｔ２及び第４区間ｔ４で論理ロー状態を有する。図６のようなＤＬＬ形態のクロック信号発生器９３０は、基準クロック信号ＣＬＫＲを受信し、基準クロック信号ＣＬＫＲを所定時間遅延させたクロック信号ＣＬＫを発生させて出力する。図１２Ｂの場合には、１つのデータパケットが３２ビットであり、第１区間ないし第４区間ｔ１，ｔ２，ｔ３，ｔ４が同じ長さである場合について図示しているので、クロック信号発生器９３０は、８個のクロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ７を発生させて出力する。すなわち、クロック信号発生器９３０は、基準クロック信号ＣＬＫＲを所定時間遅延させたクロック信号ＣＬＫ０を出力し、クロック信号ＣＬＫ０を所定時間遅延させたクロック信号ＣＬＫ１を出力する。同じ方法で、クロック信号発生器９３０は、所定時間遅延されたクロック信号ＣＬＫ０，ＣＬＫ１，…，ＣＬＫ７を順次に出力する。図１２Ｂの場合には、前記１つのパケットが４個の区間に分けられているので、図１２Ａのクロック信号の個数の半分である個数のクロック信号でデータを生成できる。すなわち、受信器８２０で、図１２Ｂのような第１差動信号対ＩＮＰ１，ＩＮＮ１及び第２差動信号対ＩＮＰ２，ＩＮＮ２を受信する場合、図１２Ａの場合に比べ、遅延部６３０の前記遅延端の個数を半分にすることができる。
【００６１】
第１データ発生部９４０及び第２データ発生部９７０の動作は、図１２Ａで説明したところと類似しているので、以下、詳細な説明は省略する。
【００６２】
図１３は、本発明の技術的思想による一実施形態によるディスプレイ装置１３００のブロック図である。
図１３を参照すれば、ディスプレイ装置１３００は、パネル１３１０、ソース・ドライバ１３２０、ゲート・ドライバ１３３０及びコントローラ１３４０を具備できる。パネル１３１０は、複数の画素領域を含むことができる。パネル１３１０には、複数のゲートラインＧ１，Ｇ２，…，Ｇｎ及びソースラインＳ１，Ｓ２，…，Ｓｎがマトリックス状に交差して配され、前記交差点は、前記画素領域と定義される。
コントローラ１３４０は、ソース・ドライバ１３２０及びゲート・ドライバ１３３０を制御できる。コントローラ１３４０は、外部システム（図示せず）から複数の制御信号及びデータ信号を受信する。コントローラ１３４０は、前記受信された制御信号及びデータ信号に応答し、ゲート制御信号ＧＣ及びソース制御信号ＳＣを生成し、ゲート制御信号ＧＣをゲート・ドライバ１３３０に出力し、ソース制御信号ＳＣをソース・ドライバ１３２０に出力する。本発明の技術的思想による一実施形態によるコントローラ１３４０は、以上で説明したような差動信号対をソース制御信号ＳＣとしてソース・ドライバ１３２０に伝送する。例えば、コントローラ１３４０は、図１の送信器１１０または図８の送信器８１０のような動作を行える。
ゲート・ドライバ１３３０は、ゲート制御信号ＧＣに応答し、ゲートラインＧ１，Ｇ２，…，Ｇｎを介してゲート駆動信号を順次にパネル１３１０に供給する。また、ソース・ドライバ１３２０は、ゲートラインＧ１，Ｇ２，…，Ｇｎそれぞれが順次に選択されるたびに、ソース制御信号ＳＣに応答し、所定の階調電圧をソースラインＳ１，Ｓ２，…，Ｓｎのうち、１本のソースラインを介してパネル１３１０に供給する。本発明の技術的思想による一実施形態によるソース・ドライバ１３２０の動作については、図１４Ａ及び図１４Ｂを参照しつつさらに詳細に説明する。
【００６３】
図１４Ａは、図１３のソース・ドライバ１３２０の一実施形態を図示したブロック図である。
図２、図１３及び図１４Ａを参照すれば、ソース・ドライバ１３２０は、受信器１２０、シフト・レジスタ１４１０、サンプル・ラッチ部１４２０、ホールド・ラッチ部１４３０、レベル・シフタ１４４０、デコーダ１４５０及び出力バッファ１４６０を具備できる。
【００６４】
受信器１２０は、図２の受信器１２０と類似した構成を有している。すなわち、受信器１２０は、第１比較器２２０とクロック信号発生器２３０とを含むクロック信号生成部２１０、及び第２比較器２６０とデータ発生器２７０とを含むデータ生成部２５０を具備できる。図１３のソース制御信号ＳＣは、２つの差動信号対ＩＮＰ，ＩＮＮを含むことができる。すなわち、ソース制御信号ＳＣは、第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有する差動信号対ＩＮＰ，ＩＮＮを含むことができる。受信器１２０の構成及び動作については、図１ないし図７Ｂで詳細に説明したので、以下、詳細な説明は省略する。
【００６５】
シフト・レジスタ１４１０は、コントローラ１３４０から入力されたスタートパルス信号をシフトする。サンプル・ラッチ部１４２０は、シフト・レジスタ１４１０から出力される出力信号ＳＲ１，ＳＲ２，…，ＳＲｍに応答し、受信器１２０を介して受信されたデータＤＡＴＡをサンプリングする。ホールド・ラッチ部１４３０は、前記サンプリングされたデータを水平スキャン期間（horizontal scan time）の間保存する。ホールド・ラッチ部１４３０は、低電圧で駆動され、デコーダ１４５０は、高電圧で駆動されるので、レベル・シフタ１４４０は、ホールド・ラッチ部１４３０に保存された前記データの電圧レベルを変換し、デコーダ１４５０に出力する。デコーダ１４５０は、前記電圧レベル変換されたデータに基づいて、階調電圧のうち、１つの階調電圧を出力バッファ１４６０に出力する。出力バッファ１４６０は、前記受信された階調電圧をソースラインＳ１，Ｓ２，…，Ｓｍのうち、対応するソースラインに出力する。
【００６６】
図１４Ｂは、図１３のソース・ドライバ１３２０の他の一実施形態を図示したブロック図である。
図９、図１３ないし図１４Ｂを参照すれば、ソース・ドライバ１３２０は、受信器８２０、シフト・レジスタ１４１０、サンプル・ラッチ部１４２０、ホールド・ラッチ部１４３０、レベル・シフタ１４４０、デコーダ１４５０及び出力バッファ１４６０を具備できる。
【００６７】
受信器８２０は、図９の受信器８２０と同じ構成を有している。すなわち、受信器８２０は、第１比較器９２０とクロック信号発生器９３０とを含むクロック信号生成部９１０、第２比較器９５０と第１データ発生器９６０とを含む第１データ生成部９４０、及び第３比較器９８０と第２データ発生器９９０とを含む第２データ生成部９７０を具備できる。図１３のソース制御信号ＳＣは、図８の第１差動信号対ＩＮＰ１，ＩＮＮ１及び第２差動信号対ＩＮＰ２，ＩＮＮ２を含むことができる。前述の通り、第１差動信号対ＩＮＰ１，ＩＮＮ１は、第１区間で第２差動信号対ＩＮＰ２，ＩＮＮ２より小さい電圧レベルを有し、第２区間で第２差動信号対ＩＮＰ２，ＩＮＮ２より大きい電圧レベルを有することができる。受信器８２０の構成及び動作については、図８ないし図１２Ｂで詳細に説明したので、以下、詳細な説明は省略する。
【００６８】
図１４Ｂのシフト・レジスタ１４１０、サンプル・ラッチ部１４２０、ホールド・ラッチ部１４３０、レベル・シフタ１４４０、デコーダ１４５０及び出力バッファ１４６０は、図１４Ａのシフト・レジスタ１４１０、サンプル・ラッチ部１４２０、ホールド・ラッチ部１４３０、レベル・シフタ１４４０、デコーダ１４５０及び出力バッファ１４６０と類似した機能を行うので、以下、詳細な説明は省略する。
【００６９】
以下、入力信号対に応答して動作するデータ復旧回路を含む本発明の他の一実施形態による受信器について説明する。データ復旧回路１２０の一実施形態は、図２に図示されている。データ復旧回路１２０は、クロック生成部２１０及びデータ生成部２５０を具備できる。クロック生成部２１０は、入力信号対の第１入力信号（例えば、ＩＮＰ）と基準電圧Ｖｒｅｆとの比較結果に応答し、復旧されたクロック信号ＣＬＫを生成できる。データ生成部２５０は、復旧されたクロック信号ＣＬＫに応答して動作できる。データ生成部２５０は、前記入力信号対の第１入力信号（例えば、ＩＮＰ）と前記入力信号対の第２入力信号（例えば、ＩＮＮ）との比較結果に応答し、基準データストリームＤＡＴＡＲを生成できる。図２に図示されているように、データ生成部２５０はまた、復旧されたクロック信号ＣＬＫを利用し、基準データストリームＤＡＴＡＲから復旧されたデータストリームＤＡＴＡを抽出できる。データ発生器２７０から行われる前記抽出は、従来に利用される技術を利用できる。図４及び図６に図示されているように、クロック生成部２３０に含まれたクロック発生器２３０は、例えば、ＰＬＬまたはＤＬＬでありうる。クロック生成部２１０はまた、前記入力信号対の第１入力信号ＩＮＰ及び基準電圧Ｖｒｅｆから、基準クロック信号ＣＬＫＲを生成する第１比較器２２０を具備できる。データ生成部２５０は、入力信号対ＩＮＰ，ＩＮＮから基準データストリームＤＡＴＡＲを生成する第２比較器２６０を具備できる。図５Ａに図示されているように、基準電圧Ｖｒｅｆは、固定された大きさを有し、入力信号対ＩＮＰ，ＩＮＮは、第１比較器２２０によって生成された基準クロック信号ＣＬＫＲの周波数と同じ周波数を有する周期的な共通電圧レベルＶｃｏｍｍｏｎで表現されうる。
【００７０】
本発明の他の実施形態による受信器８２０は、図８及び図９に図示されている。受信器８２０は、第１入力信号対ＩＮＰ１，ＩＮＮ１及び第２入力信号対ＩＮＰ２，ＩＮＮ２に応答して動作するデータ復旧回路を含むことができる。前記データ復旧回路は、クロック生成部９１０、第１データ生成部９４０及び第２データ生成部９７０を具備できる。クロック生成部９１０は、第１入力信号対の第１入力信号（例えば、ＩＮＰ１）と、第２入力信号対の第１入力信号（例えば、ＩＮＰ２）との比較結果に応答して、復旧されたクロック信号ＣＬＫを生成できる。第１データ生成部９４０は、復旧されたクロック信号ＣＬＫに応答して動作しうる。第１データ生成部９４０は、第１入力信号対の第１入力信号ＩＮＰ１と、第１入力信号対の第２入力信号ＩＮＮ１との比較結果に応答して、第１基準データストリームＤＡＴＡＲ１を生成できる。第２データ生成部９７０は、復旧されたクロック信号ＣＬＫに応答して動作できる。第２データ生成部９７０は、第２入力信号対の第１入力信号ＩＮＰ２と、第２入力信号対の第２入力信号ＩＮＮ２との比較結果に応答して、第２基準データストリームＤＡＴＡＲ２を生成できる。図１１Ａに図示されているように、第１入力信号対のうち第１入力信号は、第１周波数を有する第１共通電圧レベルＶｃｏｍｍｏｎ１で表現され、第２入力信号対のうち第１入力信号（例えば、ＩＮＰ２）は、第１周波数を有する第２共通電圧レベルＶｃｏｍｍｏｎ２で表現されうる。第１共通電圧レベルＶｃｏｍｍｏｎ１及び第２共通電圧レベルＶｃｏｍｍｏｎ２は、互いに１８０°の位相差を有することができる。
【００７１】
以上、図面と明細書とで最適の実施形態を開示した。ここで、特定の用語が使われたが、それらは単に本発明について説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者であるならば、それらから多様な変形及び均等な他の実施形態が可能であるという点を理解することが可能であろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まるものある。
【符号の説明】
【００７２】
１００，８００ システム装置
１１０，８１０ 送信器
１２０，８２０ 受信器
２１０，９１０ クロック信号生成部
２２０，９２０ 第１比較器
２３０，９３０ クロック信号発生器
２５０ データ生成部
２６０，９５０ 第２比較器
２７０ データ発生器
４１０ 位相周波数検出器
４２０ 電荷ポンプ及びループフィルタ
４３０ 電圧制御発振器
４４０ 分周器
６１０ 位相検出部
６２０ 遅延制御部
６３０ 遅延部
９４０ 第１データ生成部
９６０ 第１データ発生器
９７０ 第２データ生成部
９８０ 第３比較器
９９０ 第２データ発生器
１３００ ディスプレイ装置
１３１０ パネル
１３２０ ソース・ドライバ
１３３０ ゲート・ドライバ
１３４０ コントローラ
１４１０ シフト・レジスタ
１４２０ サンプル・ラッチ部
１４３０ ホールド・ラッチ部
１４４０ レベル・シフタ
１４５０ デコーダ
１４６０ 出力バッファ
【特許請求の範囲】
【請求項１】
入力信号対に応答して動作するデータ復旧回路を具備し、
前記データ復旧回路は、
前記入力信号対のうち、第１入力信号と、基準電圧とを比較した結果を利用して復旧されたクロック信号を生成するクロック生成部と、
前記復旧されたクロック信号に応答して動作し、前記入力信号対の第１入力信号と前記入力信号対の第２入力信号とを比較した結果に応答して基準データストリームを発生させるデータ生成部とを具備することを特徴とする受信器。
【請求項２】
前記データ生成部は、
前記基準データストリームから復旧されたデータストリームを抽出するために、前記復旧されたクロック信号を利用することを特徴とする請求項１に記載の受信器。
【請求項３】
前記クロック生成部は、
位相同期ループまたは遅延同期ループから構成されたクロック発生器を具備することを特徴とする請求項１に記載の受信器。
【請求項４】
前記クロック発生器は、
前記入力信号対の第１入力信号及び前記基準電圧から基準クロック信号を生成する第１比較器を具備し、
前記クロック発生器は、前記基準クロック信号に応答して動作することを特徴とする請求項３に記載の受信器。
【請求項５】
前記データ生成部は、
前記入力信号対から前記基準データストリームを生成する第２比較器を具備することを特徴とする請求項４に記載の受信器。
【請求項６】
前記基準電圧は固定された大きさを有し、
前記入力信号対のそれぞれの入力信号は、前記基準クロック信号の周波数と同じ周波数を有する周期的な共通電圧レベルを有し、
前記第１比較器は、前記入力信号対の第１入力信号から前記周期的な共通電圧レベルに応答し、前記基準クロック信号を生成することを特徴とする請求項４に記載の受信器。
【請求項７】
前記復旧されたクロック信号の周波数は、
前記基準クロック信号のＮ（Ｎは自然数）倍の周波数を有することを特徴とする請求項４に記載の受信器。
【請求項８】
第１入力信号対及び第２入力信号対に応答して動作するデータ復旧回路を具備し、
前記データ復旧回路は、
前記第１入力信号対の第１入力信号と前記第２入力信号対の第１入力信号とを比較した結果を利用して復旧されたクロック信号を生成するクロック生成部と、
前記復旧されたクロック信号に応答して動作し、前記第１入力信号対の第１入力信号と前記第１入力信号対の第２入力信号とを比較した結果に応答して、第１基準データストリームを発生させる第１データ生成部と、
前記復旧されたクロック信号に応答して動作し、前記第２入力信号対の第１入力信号と前記第２入力信号対の第２入力信号とを比較した結果に応答して、第２基準データストリームを発生させる第２データ生成部とを具備することを特徴とする受信器。
【請求項９】
前記基準電圧は、固定された大きさを有し、
前記第１入力信号対の第１入力信号は、第１周波数を有する第１共通電圧レベルを有し、
前記第２入力信号対の第１入力信号は、前記第１周波数を有する第２共通電圧レベルを有し、
前記第１共通電圧レベル及び第２共通電圧レベルは、互いに１８０°の位相差を有する周期的な信号であることを特徴とする請求項８に記載の受信器。
【請求項１０】
前記復旧されたクロック信号の周波数は、
前記第１周波数のＮ（Ｎは自然数）倍の周波数を有することを特徴とする請求項９に記載の受信器。
【請求項１１】
受信された差動信号対のうち１つの信号の電圧レベルと、基準電圧とを比較した結果を利用し、クロック信号を生成するクロック信号生成部と、
前記クロック信号に応答し、前記差動信号対からデータを生成するデータ生成部とを具備し、
前記差動信号対は、
第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有することを特徴とする受信器。
【請求項１２】
前記クロック信号生成部は、
前記差動信号対のうち１つの信号の電圧レベルと、前記基準電圧とを比較し、基準クロック信号を出力する第１比較器と、
前記基準クロック信号を利用し、前記クロック信号を生成するクロック信号発生器とを具備することを特徴とする請求項１１に記載の受信器。
【請求項１３】
前記クロック信号発生器は、
位相同期ループまたは遅延同期ループを具備することを特徴とする請求項１２に記載の受信器。
【請求項１４】
前記データ生成部は、
前記差動信号対のうち１つの信号と、残りの信号とを比較して基準データを出力する第２比較器と、
前記クロック信号に応答し、前記基準データから前記データを生成するデータ発生器とを具備することを特徴とする請求項１１に記載の受信器。
【請求項１５】
前記データ発生器は、
前記クロック信号に応答して直列データである前記基準データを、並列データである前記データに変換することを特徴とする請求項１４に記載の受信器。
【請求項１６】
前記データ生成部は、
前記クロック信号の立ち上がりエッジ及び立ち下がりエッジに応答し、前記データを生成することを特徴とする請求項１１に記載の受信器。
【請求項１７】
前記差動信号対は、
前記第１区間長と前記第２区間長とが同じであることを特徴とする請求項１１に記載の受信器。
【請求項１８】
第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有する差動信号対を送信する送信器と、
前記差動信号対を受信し、前記差動信号対を利用してクロック信号及びデータを生成する受信器とを具備することを特徴とするシステム装置。
【請求項１９】
前記受信器は、
前記差動信号対のうち１つの信号の電圧レベルと、前記基準電圧とを比較した結果を利用し、前記クロック信号を生成するクロック信号生成部と、
前記クロック信号に応答し、前記差動信号対から前記データを生成するデータ生成部とを具備することを特徴とする請求項１８に記載のシステム装置。
【請求項２０】
複数の画素領域を含むパネルと、
前記パネルのソースラインを駆動するソース・ドライバと、
第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有する差動信号対を、前記ソース・ドライバに伝送するコントローラとを具備し、
前記ソース・ドライバは、
前記差動信号対を受信し、前記差動信号対を利用してクロック信号及びデータを生成することを特徴とするディスプレイ装置。
【請求項２１】
前記ソース・ドライバは、
前記差動信号対のうち１つの信号の電圧レベルと、前記基準電圧とを比較した結果を利用し、前記クロック信号を生成するクロック信号生成部と、
前記クロック信号に応答し、前記差動信号対から前記データを生成するデータ生成部とを具備することを特徴とする請求項２０に記載のディスプレイ装置。
【請求項２２】
第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有する差動信号対を受信する段階と、
前記差動信号対を利用してクロック信号及びデータを生成する段階とを含むことを特徴とするクロック埋め込みインターフェース方法。
【請求項２３】
前記クロック信号及びデータを生成する段階は、
前記差動信号対のうち１つの信号の電圧レベルと、前記基準電圧とを比較し、基準クロック信号を出力する段階と、
前記基準クロック信号を利用し、前記クロック信号を生成する段階とを含むことを特徴とする請求項２２に記載のクロック埋め込みインターフェース方法。
【請求項２４】
前記クロック信号を生成する段階は、
位相同期ループまたは遅延同期ループを利用し、前記クロック信号を生成する段階を含むことを特徴とする請求項２３に記載のクロック埋め込みインターフェース方法。
【請求項２５】
前記クロック信号及びデータを生成する段階は、
前記差動信号対のうち１つの信号と、残りの信号とを比較して基準データを出力する段階と、
前記クロック信号に応答し、前記基準データから前記データを生成する段階とを含むことを特徴とする請求項２２に記載のクロック埋め込みインターフェース方法。
【請求項２６】
前記データを生成する段階は、
前記クロック信号に応答して直列データである前記基準データを、並列データである前記データに変換する段階であることを特徴とする請求項２５に記載のクロック埋め込みインターフェース方法。
【請求項２７】
前記クロック信号及びデータを生成する段階は、
前記クロック信号の立ち上がりエッジ及び立ち下がりエッジに応答し、前記データを生成する段階を含むことを特徴とする請求項２２に記載のクロック埋め込みインターフェース方法。
【請求項２８】
受信された第１差動信号対のうち１つの信号と、受信された第２差動信号対のうち１つの信号とを比較した結果を利用し、クロック信号を生成するクロック信号生成部と、
前記クロック信号に応答し、前記第１差動信号対から第１データを生成する第１データ生成部と、
前記クロック信号に応答し、前記第２差動信号対から第２データを生成する第２データ生成部とを具備し、
前記第１差動信号対は、
第１区間で前記第２差動信号対より大きい電圧レベルを有し、第２区間で前記第２差動信号対より小さい電圧レベルを有することを特徴とする受信器。
【請求項２９】
前記クロック信号生成部は、
前記第１差動信号対のうち１つの信号と、前記第２差動信号対のうち１つの信号とを比較して基準クロック信号を出力する比較器と、
前記基準クロック信号を利用し、前記クロック信号を生成するクロック信号発生器とを具備することを特徴とする請求項２８に記載の受信器。
【請求項３０】
前記クロック信号発生器は、
位相同期ループまたは遅延同期ループを具備することを特徴とする請求項２９に記載の受信器。
【請求項３１】
前記第１データ生成部は、
前記第１差動信号対のうち１つの信号と、残りの信号とを比較して第１基準データを出力する第１比較器と、
前記クロック信号に応答し、前記第１基準データから前記第１データを生成する第１データ発生器とを具備することを特徴とする請求項２８に記載の受信器。
【請求項３２】
前記第１データ発生器は、
前記クロック信号に応答して直列データである前記第１基準データを、並列データである前記第１データに変換することを特徴とする請求項３１に記載の受信器。
【請求項３３】
前記第２データ生成部は、
前記第２差動信号対のうち１つの信号と、残りの信号とを比較して第２基準データを出力する第２比較器と、
前記クロック信号に応答し、前記第２基準データから前記第２データを生成する第２データ発生器とを具備することを特徴とする請求項２８に記載の受信器。
【請求項３４】
前記第２データ発生器は、
前記クロック信号に応答して直列データである前記第２基準データを、並列データである前記第２データに変換することを特徴とする請求項３３に記載の受信器。
【請求項３５】
前記第１データ生成部は、
前記クロック信号の立ち上がりエッジ及び立ち下がりエッジに応答し、前記第１データを生成し、
前記第２データ生成部は、
前記クロック信号の立ち上がりエッジ及び立ち下がりエッジに応答し、前記第２データを生成することを特徴とする請求項２８に記載の受信器。
【請求項３６】
前記第１差動信号対及び第２差動信号対は、
前記第１区間長と前記第２区間長とが同じであることを特徴とする請求項２８に記載の受信器。
【請求項３７】
第１差動信号対及び第２差動信号対を送信する送信器と、
前記第１差動信号対及び第２差動信号対を受信し、前記受信された第１差動信号対及び第２差動信号対を利用し、クロック信号、第１データ及び第２データを生成する受信器とを具備し、
前記第１差動信号対は、
第１区間で前記第２差動信号対より大きい電圧レベルを有し、第２区間で前記第２差動信号対より小さい電圧レベルを有することを特徴とするシステム装置。
【請求項３８】
前記受信器は、
前記受信された第１差動信号対のうち１つの信号と、前記受信された第２差動信号対のうち１つの信号とを比較した結果を利用し、前記クロック信号を生成するクロック信号生成部と、
前記クロック信号に応答し、前記第１差動信号対から前記第１データを生成する第１データ生成部と、
前記クロック信号に応答し、前記第２差動信号対から前記第２データを生成する第２データ生成部とを具備することを特徴とする請求項３７に記載のシステム装置。
【請求項３９】
複数の画素領域を含むパネルと、
前記パネルのソースラインを駆動するソース・ドライバと、
第１差動信号対及び第２差動信号対を前記ソース・ドライバに伝送するコントローラとを具備し、
前記ソース・ドライバは、
前記第１差動信号対及び第２差動信号対を受信し、前記第１差動信号対及び第２差動信号対を利用し、クロック信号、第１データ及び第２データを生成し、
前記第１差動信号対は、
第１区間で前記第２差動信号対より大きい電圧レベルを有し、第２区間で前記第２差動信号対より小さい電圧レベルを有することを特徴とするディスプレイ装置。
【請求項４０】
前記ソース・ドライバは、
前記第１差動信号対のうち１つの信号と、前記第２差動信号対のうち１つの信号とを比較した結果を利用し、前記クロック信号を生成するクロック信号生成部と、
前記クロック信号に応答し、前記第１差動信号対から前記第１データを生成する第１データ生成部と、
前記クロック信号に応答し、前記第２差動信号対から前記第２データを生成する第２データ生成部とを具備することを特徴とする請求項３９に記載のディスプレイ装置。
【請求項４１】
第１差動信号対及び第２差動信号対を受信する段階と、
前記第１差動信号対及び第２差動信号対を利用し、クロック信号、第１データ及び第２データを生成する段階とを含み、
前記第１差動信号対は、
第１区間で前記第２差動信号対より大きい電圧レベルを有し、第２区間で前記第２差動信号対より小さい電圧レベルを有することを特徴とするクロック埋め込みインターフェース方法。
【請求項４２】
前記クロック信号、第１データ及び第２データを生成する段階は、
前記第１差動信号対のうち１つの信号の電圧レベルと、前記第２差動信号対のうち１つの信号とを比較して基準クロック信号を出力する段階と、
前記基準クロック信号を利用し、前記クロック信号を生成する段階とを含むことを特徴とする請求項４１に記載のクロック埋め込みインターフェース方法。
【請求項４３】
前記クロック信号を生成する段階は、
位相同期ループまたは遅延同期ループを利用し、前記クロック信号を生成する段階を含むことを特徴とする請求項４２に記載のクロック埋め込みインターフェース方法。
【請求項４４】
前記クロック信号、第１データ及び第２データを生成する段階は、
前記第１差動信号対のうち１つの信号と、残りの信号とを比較して第１基準データを出力する段階と、
前記クロック信号に応答し、前記第１基準データから前記第１データを生成する段階と、
前記第２差動信号対のうち１つの信号と、残りの信号とを比較して第２基準データを出力する段階と、
前記クロック信号に応答し、前記第２基準データから前記第２データを生成する段階とを含むことを特徴とする請求項４１に記載のクロック埋め込みインターフェース方法。
【請求項４５】
前記第１データを生成する段階は、
前記クロック信号に応答して直列データである前記第１基準データを、並列データである前記第１データに変換する段階であり、
前記第２データを生成する段階は、
前記クロック信号に応答して直列データである前記第２基準データを、並列データである前記第２データに変換する段階であることを特徴とする請求項４４に記載のクロック埋め込みインターフェース方法。
【請求項４６】
前記クロック信号、第１データ及び第２データを生成する段階は、
前記クロック信号の立ち上がりエッジ及び立ち下がりエッジに応答し、前記第１データを生成する段階と、
前記クロック信号の立ち上がりエッジ及び立ち下がりエッジに応答し、前記第２データを生成する段階とを含むことを特徴とする請求項４１に記載のクロック埋め込みインターフェース方法。
【請求項１】
入力信号対に応答して動作するデータ復旧回路を具備し、
前記データ復旧回路は、
前記入力信号対のうち、第１入力信号と、基準電圧とを比較した結果を利用して復旧されたクロック信号を生成するクロック生成部と、
前記復旧されたクロック信号に応答して動作し、前記入力信号対の第１入力信号と前記入力信号対の第２入力信号とを比較した結果に応答して基準データストリームを発生させるデータ生成部とを具備することを特徴とする受信器。
【請求項２】
前記データ生成部は、
前記基準データストリームから復旧されたデータストリームを抽出するために、前記復旧されたクロック信号を利用することを特徴とする請求項１に記載の受信器。
【請求項３】
前記クロック生成部は、
位相同期ループまたは遅延同期ループから構成されたクロック発生器を具備することを特徴とする請求項１に記載の受信器。
【請求項４】
前記クロック発生器は、
前記入力信号対の第１入力信号及び前記基準電圧から基準クロック信号を生成する第１比較器を具備し、
前記クロック発生器は、前記基準クロック信号に応答して動作することを特徴とする請求項３に記載の受信器。
【請求項５】
前記データ生成部は、
前記入力信号対から前記基準データストリームを生成する第２比較器を具備することを特徴とする請求項４に記載の受信器。
【請求項６】
前記基準電圧は固定された大きさを有し、
前記入力信号対のそれぞれの入力信号は、前記基準クロック信号の周波数と同じ周波数を有する周期的な共通電圧レベルを有し、
前記第１比較器は、前記入力信号対の第１入力信号から前記周期的な共通電圧レベルに応答し、前記基準クロック信号を生成することを特徴とする請求項４に記載の受信器。
【請求項７】
前記復旧されたクロック信号の周波数は、
前記基準クロック信号のＮ（Ｎは自然数）倍の周波数を有することを特徴とする請求項４に記載の受信器。
【請求項８】
第１入力信号対及び第２入力信号対に応答して動作するデータ復旧回路を具備し、
前記データ復旧回路は、
前記第１入力信号対の第１入力信号と前記第２入力信号対の第１入力信号とを比較した結果を利用して復旧されたクロック信号を生成するクロック生成部と、
前記復旧されたクロック信号に応答して動作し、前記第１入力信号対の第１入力信号と前記第１入力信号対の第２入力信号とを比較した結果に応答して、第１基準データストリームを発生させる第１データ生成部と、
前記復旧されたクロック信号に応答して動作し、前記第２入力信号対の第１入力信号と前記第２入力信号対の第２入力信号とを比較した結果に応答して、第２基準データストリームを発生させる第２データ生成部とを具備することを特徴とする受信器。
【請求項９】
前記基準電圧は、固定された大きさを有し、
前記第１入力信号対の第１入力信号は、第１周波数を有する第１共通電圧レベルを有し、
前記第２入力信号対の第１入力信号は、前記第１周波数を有する第２共通電圧レベルを有し、
前記第１共通電圧レベル及び第２共通電圧レベルは、互いに１８０°の位相差を有する周期的な信号であることを特徴とする請求項８に記載の受信器。
【請求項１０】
前記復旧されたクロック信号の周波数は、
前記第１周波数のＮ（Ｎは自然数）倍の周波数を有することを特徴とする請求項９に記載の受信器。
【請求項１１】
受信された差動信号対のうち１つの信号の電圧レベルと、基準電圧とを比較した結果を利用し、クロック信号を生成するクロック信号生成部と、
前記クロック信号に応答し、前記差動信号対からデータを生成するデータ生成部とを具備し、
前記差動信号対は、
第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有することを特徴とする受信器。
【請求項１２】
前記クロック信号生成部は、
前記差動信号対のうち１つの信号の電圧レベルと、前記基準電圧とを比較し、基準クロック信号を出力する第１比較器と、
前記基準クロック信号を利用し、前記クロック信号を生成するクロック信号発生器とを具備することを特徴とする請求項１１に記載の受信器。
【請求項１３】
前記クロック信号発生器は、
位相同期ループまたは遅延同期ループを具備することを特徴とする請求項１２に記載の受信器。
【請求項１４】
前記データ生成部は、
前記差動信号対のうち１つの信号と、残りの信号とを比較して基準データを出力する第２比較器と、
前記クロック信号に応答し、前記基準データから前記データを生成するデータ発生器とを具備することを特徴とする請求項１１に記載の受信器。
【請求項１５】
前記データ発生器は、
前記クロック信号に応答して直列データである前記基準データを、並列データである前記データに変換することを特徴とする請求項１４に記載の受信器。
【請求項１６】
前記データ生成部は、
前記クロック信号の立ち上がりエッジ及び立ち下がりエッジに応答し、前記データを生成することを特徴とする請求項１１に記載の受信器。
【請求項１７】
前記差動信号対は、
前記第１区間長と前記第２区間長とが同じであることを特徴とする請求項１１に記載の受信器。
【請求項１８】
第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有する差動信号対を送信する送信器と、
前記差動信号対を受信し、前記差動信号対を利用してクロック信号及びデータを生成する受信器とを具備することを特徴とするシステム装置。
【請求項１９】
前記受信器は、
前記差動信号対のうち１つの信号の電圧レベルと、前記基準電圧とを比較した結果を利用し、前記クロック信号を生成するクロック信号生成部と、
前記クロック信号に応答し、前記差動信号対から前記データを生成するデータ生成部とを具備することを特徴とする請求項１８に記載のシステム装置。
【請求項２０】
複数の画素領域を含むパネルと、
前記パネルのソースラインを駆動するソース・ドライバと、
第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有する差動信号対を、前記ソース・ドライバに伝送するコントローラとを具備し、
前記ソース・ドライバは、
前記差動信号対を受信し、前記差動信号対を利用してクロック信号及びデータを生成することを特徴とするディスプレイ装置。
【請求項２１】
前記ソース・ドライバは、
前記差動信号対のうち１つの信号の電圧レベルと、前記基準電圧とを比較した結果を利用し、前記クロック信号を生成するクロック信号生成部と、
前記クロック信号に応答し、前記差動信号対から前記データを生成するデータ生成部とを具備することを特徴とする請求項２０に記載のディスプレイ装置。
【請求項２２】
第１区間で基準電圧より大きい電圧レベルを有し、第２区間で前記基準電圧より小さい電圧レベルを有する差動信号対を受信する段階と、
前記差動信号対を利用してクロック信号及びデータを生成する段階とを含むことを特徴とするクロック埋め込みインターフェース方法。
【請求項２３】
前記クロック信号及びデータを生成する段階は、
前記差動信号対のうち１つの信号の電圧レベルと、前記基準電圧とを比較し、基準クロック信号を出力する段階と、
前記基準クロック信号を利用し、前記クロック信号を生成する段階とを含むことを特徴とする請求項２２に記載のクロック埋め込みインターフェース方法。
【請求項２４】
前記クロック信号を生成する段階は、
位相同期ループまたは遅延同期ループを利用し、前記クロック信号を生成する段階を含むことを特徴とする請求項２３に記載のクロック埋め込みインターフェース方法。
【請求項２５】
前記クロック信号及びデータを生成する段階は、
前記差動信号対のうち１つの信号と、残りの信号とを比較して基準データを出力する段階と、
前記クロック信号に応答し、前記基準データから前記データを生成する段階とを含むことを特徴とする請求項２２に記載のクロック埋め込みインターフェース方法。
【請求項２６】
前記データを生成する段階は、
前記クロック信号に応答して直列データである前記基準データを、並列データである前記データに変換する段階であることを特徴とする請求項２５に記載のクロック埋め込みインターフェース方法。
【請求項２７】
前記クロック信号及びデータを生成する段階は、
前記クロック信号の立ち上がりエッジ及び立ち下がりエッジに応答し、前記データを生成する段階を含むことを特徴とする請求項２２に記載のクロック埋め込みインターフェース方法。
【請求項２８】
受信された第１差動信号対のうち１つの信号と、受信された第２差動信号対のうち１つの信号とを比較した結果を利用し、クロック信号を生成するクロック信号生成部と、
前記クロック信号に応答し、前記第１差動信号対から第１データを生成する第１データ生成部と、
前記クロック信号に応答し、前記第２差動信号対から第２データを生成する第２データ生成部とを具備し、
前記第１差動信号対は、
第１区間で前記第２差動信号対より大きい電圧レベルを有し、第２区間で前記第２差動信号対より小さい電圧レベルを有することを特徴とする受信器。
【請求項２９】
前記クロック信号生成部は、
前記第１差動信号対のうち１つの信号と、前記第２差動信号対のうち１つの信号とを比較して基準クロック信号を出力する比較器と、
前記基準クロック信号を利用し、前記クロック信号を生成するクロック信号発生器とを具備することを特徴とする請求項２８に記載の受信器。
【請求項３０】
前記クロック信号発生器は、
位相同期ループまたは遅延同期ループを具備することを特徴とする請求項２９に記載の受信器。
【請求項３１】
前記第１データ生成部は、
前記第１差動信号対のうち１つの信号と、残りの信号とを比較して第１基準データを出力する第１比較器と、
前記クロック信号に応答し、前記第１基準データから前記第１データを生成する第１データ発生器とを具備することを特徴とする請求項２８に記載の受信器。
【請求項３２】
前記第１データ発生器は、
前記クロック信号に応答して直列データである前記第１基準データを、並列データである前記第１データに変換することを特徴とする請求項３１に記載の受信器。
【請求項３３】
前記第２データ生成部は、
前記第２差動信号対のうち１つの信号と、残りの信号とを比較して第２基準データを出力する第２比較器と、
前記クロック信号に応答し、前記第２基準データから前記第２データを生成する第２データ発生器とを具備することを特徴とする請求項２８に記載の受信器。
【請求項３４】
前記第２データ発生器は、
前記クロック信号に応答して直列データである前記第２基準データを、並列データである前記第２データに変換することを特徴とする請求項３３に記載の受信器。
【請求項３５】
前記第１データ生成部は、
前記クロック信号の立ち上がりエッジ及び立ち下がりエッジに応答し、前記第１データを生成し、
前記第２データ生成部は、
前記クロック信号の立ち上がりエッジ及び立ち下がりエッジに応答し、前記第２データを生成することを特徴とする請求項２８に記載の受信器。
【請求項３６】
前記第１差動信号対及び第２差動信号対は、
前記第１区間長と前記第２区間長とが同じであることを特徴とする請求項２８に記載の受信器。
【請求項３７】
第１差動信号対及び第２差動信号対を送信する送信器と、
前記第１差動信号対及び第２差動信号対を受信し、前記受信された第１差動信号対及び第２差動信号対を利用し、クロック信号、第１データ及び第２データを生成する受信器とを具備し、
前記第１差動信号対は、
第１区間で前記第２差動信号対より大きい電圧レベルを有し、第２区間で前記第２差動信号対より小さい電圧レベルを有することを特徴とするシステム装置。
【請求項３８】
前記受信器は、
前記受信された第１差動信号対のうち１つの信号と、前記受信された第２差動信号対のうち１つの信号とを比較した結果を利用し、前記クロック信号を生成するクロック信号生成部と、
前記クロック信号に応答し、前記第１差動信号対から前記第１データを生成する第１データ生成部と、
前記クロック信号に応答し、前記第２差動信号対から前記第２データを生成する第２データ生成部とを具備することを特徴とする請求項３７に記載のシステム装置。
【請求項３９】
複数の画素領域を含むパネルと、
前記パネルのソースラインを駆動するソース・ドライバと、
第１差動信号対及び第２差動信号対を前記ソース・ドライバに伝送するコントローラとを具備し、
前記ソース・ドライバは、
前記第１差動信号対及び第２差動信号対を受信し、前記第１差動信号対及び第２差動信号対を利用し、クロック信号、第１データ及び第２データを生成し、
前記第１差動信号対は、
第１区間で前記第２差動信号対より大きい電圧レベルを有し、第２区間で前記第２差動信号対より小さい電圧レベルを有することを特徴とするディスプレイ装置。
【請求項４０】
前記ソース・ドライバは、
前記第１差動信号対のうち１つの信号と、前記第２差動信号対のうち１つの信号とを比較した結果を利用し、前記クロック信号を生成するクロック信号生成部と、
前記クロック信号に応答し、前記第１差動信号対から前記第１データを生成する第１データ生成部と、
前記クロック信号に応答し、前記第２差動信号対から前記第２データを生成する第２データ生成部とを具備することを特徴とする請求項３９に記載のディスプレイ装置。
【請求項４１】
第１差動信号対及び第２差動信号対を受信する段階と、
前記第１差動信号対及び第２差動信号対を利用し、クロック信号、第１データ及び第２データを生成する段階とを含み、
前記第１差動信号対は、
第１区間で前記第２差動信号対より大きい電圧レベルを有し、第２区間で前記第２差動信号対より小さい電圧レベルを有することを特徴とするクロック埋め込みインターフェース方法。
【請求項４２】
前記クロック信号、第１データ及び第２データを生成する段階は、
前記第１差動信号対のうち１つの信号の電圧レベルと、前記第２差動信号対のうち１つの信号とを比較して基準クロック信号を出力する段階と、
前記基準クロック信号を利用し、前記クロック信号を生成する段階とを含むことを特徴とする請求項４１に記載のクロック埋め込みインターフェース方法。
【請求項４３】
前記クロック信号を生成する段階は、
位相同期ループまたは遅延同期ループを利用し、前記クロック信号を生成する段階を含むことを特徴とする請求項４２に記載のクロック埋め込みインターフェース方法。
【請求項４４】
前記クロック信号、第１データ及び第２データを生成する段階は、
前記第１差動信号対のうち１つの信号と、残りの信号とを比較して第１基準データを出力する段階と、
前記クロック信号に応答し、前記第１基準データから前記第１データを生成する段階と、
前記第２差動信号対のうち１つの信号と、残りの信号とを比較して第２基準データを出力する段階と、
前記クロック信号に応答し、前記第２基準データから前記第２データを生成する段階とを含むことを特徴とする請求項４１に記載のクロック埋め込みインターフェース方法。
【請求項４５】
前記第１データを生成する段階は、
前記クロック信号に応答して直列データである前記第１基準データを、並列データである前記第１データに変換する段階であり、
前記第２データを生成する段階は、
前記クロック信号に応答して直列データである前記第２基準データを、並列データである前記第２データに変換する段階であることを特徴とする請求項４４に記載のクロック埋め込みインターフェース方法。
【請求項４６】
前記クロック信号、第１データ及び第２データを生成する段階は、
前記クロック信号の立ち上がりエッジ及び立ち下がりエッジに応答し、前記第１データを生成する段階と、
前記クロック信号の立ち上がりエッジ及び立ち下がりエッジに応答し、前記第２データを生成する段階とを含むことを特徴とする請求項４１に記載のクロック埋め込みインターフェース方法。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【公開番号】特開２０１１−６１７８５（Ｐ２０１１−６１７８５Ａ）
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願番号】特願２０１０−１９８８４９（Ｐ２０１０−１９８８４９）
【出願日】平成２２年９月６日（２０１０．９．６）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願日】平成２２年９月６日（２０１０．９．６）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
[ Back to top ]