ゲートドライバ及びこれを含む有機発光ダイオード表示装置
【課題】順次発光と同時発光を選択的に実現するゲートドライバを提供する。
【解決手段】ゲートドライバは第1〜第3クロックに応答してスキャンパルスを出力するシフトレジスタブロックと、スキャンパルスと第3クロックを受け、ターンオンレベルの選択信号に応答してスキャンパルスをそれぞれの第1出力ノードに印加し第1出力ノードを順次ターンオンレベルでセットさせると共に第3クロックをそれぞれの第2出力ノードに印加して第2出力ノードを順次ターンオンレベルでセットさせる一方、ターンオフレベルの選択信号に応答し第1共通信号によって第1出力ノードを共にターンオンレベルでセットさせると共に第2共通信号によって第2出力ノードを共にターンオンレベルでセットさせる選択ブロックと、エミッションパルスを第2出力ノードのセット直前までターンオフレベルで発生し、セット直後からターンオンレベルで発生するバッファーブロックを備える。
【解決手段】ゲートドライバは第1〜第3クロックに応答してスキャンパルスを出力するシフトレジスタブロックと、スキャンパルスと第3クロックを受け、ターンオンレベルの選択信号に応答してスキャンパルスをそれぞれの第1出力ノードに印加し第1出力ノードを順次ターンオンレベルでセットさせると共に第3クロックをそれぞれの第2出力ノードに印加して第2出力ノードを順次ターンオンレベルでセットさせる一方、ターンオフレベルの選択信号に応答し第1共通信号によって第1出力ノードを共にターンオンレベルでセットさせると共に第2共通信号によって第2出力ノードを共にターンオンレベルでセットさせる選択ブロックと、エミッションパルスを第2出力ノードのセット直前までターンオフレベルで発生し、セット直後からターンオンレベルで発生するバッファーブロックを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は有機発光ダイオード表示装置のゲートドライバに関する。
【背景技術】
【0002】
最近、多様な平板表示装置(Flat Panel Display、FPD)に対する開発が加速されている。特に、有機発光ダイオード表示装置は自ら発光する自発光素子を利用することで応答速度が速く、発光効率、輝度及び視野角が大きいという長所がある。
【0003】
有機発光ダイオード表示装置は画素ごとに有機発光ダイオードを有する。有機発光ダイオードはアノード電極とカソード電極の間に形成された有機化合物層を含む。有機化合物層は正孔注入層(Hole Injection layer、HIL)、正孔輸送層(Hole transport layer、HTL)、発光層(Emission layer、EML)、電子輸送層(Electron transport layer、ETL) 及び電子注入層(Electron Injection layer、EIL)を含む。アノード電極とカソード電極に駆動電圧が印加されれば正孔輸送層(HTL)をパスした正孔と電子輸送層(ETL)をパスした電子が発光層(EML)に移動され励起子を形成し、その結果発光層(EML)が可視光を発生する。
【0004】
有機発光ダイオード表示装置は有機発光ダイオードが含まれた画素をマトリックス形態で配し画素の明るさをビデオデータの階調によって制御する。有機発光ダイオード表示装置は能動素子であるTFTを選択的にターン-オンさせ画素を選択しストレージキャパシター()に充電された電圧で画素の発光を維持する。
【0005】
最近、有機発光ダイオード表示装置を表示素子で利用して2次元映像(以下、「2D映像」という)だけでなく3次元立体映像(以下、「3D映像」という)を実現しようとする研究が活発に行われている。3D映像を実現するために現在実用化されている方式には偏光眼鏡方式と液晶シャッター眼鏡方式がある。
【0006】
この内液晶シャッター眼鏡方式は表示素子に左目映像と右目映像をフレーム単位で交互に表示しこの表示タイミングに同期して液晶シャッター眼鏡の左右目シャッターを開閉することで3D映像を構成する。液晶シャッター眼鏡は左目映像が表示される第nフレーム期間の間その左目シャッターのみを開放し、 右目映像が表示される第n+1フレーム期間の間その右目シャッターのみを開放することによって時分割方式で両眼視差を作り出す。
【0007】
有機発光ダイオード表示装置は表示パネルに形成されたゲート信号ラインを駆動するためのゲートドライバ、すなわち、スキャンラインを駆動するためのスキャンドライバとエミッションラインを駆動するためのエミッションドライバなどを含む。スキャンドライバはデータのアドレッシングタイムを決定するためのスキャンパルスをスキャンラインに供給する。エミッションドライバは画素の発光タイムを決定するためのエミッションパルスをエミッションラインに供給する。データがアドレッシングされる期間でスキャンパルスはターンオンレベル(またはアクティブレベル)で発生されエミッションパルスはターンオフレベル(またはインアクティブレベル)で発生されて、画素が発光される期間でスキャンパルスはターンオフレベルで発生されてエミッションパルスはターンオンレベルで発生される。ゲートドライバはGIP(Gate In Panel)方式に従って画素のTFTと同一の工程で表示パネルの外郭部非表示領域に形成される。
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかし、このようなGIP方式のゲートドライバで、エミッションドライバはスキャンドライバスキャンパルスの入力を受け、このスキャンパルスを利用しエミッションパルスを生成する。通常スキャンパルスは所定の幅を有しておおよそ1水平期間ずつ位相がシフトされるように生成される。したがって、エミッションパルスもこのスキャンパルスに属しておおよそ1水平期間ずつ位相がシフトされるように生成されるしかない。
【0009】
その結果、従来GIP方式のゲートドライバは、図1の(A)のように2D映像を構成するための順次発光には適用され得るが、図1の(B)のように3D映像を構成するための同時発光には適用できない。同時発光のためには左目映像または右目映像が表示される期間ですべてのエミッションラインに供給されるエミッションパルスが共にターンオンレベルで発生されなければならないという問題があった。
【0010】
そこで、本発明は、前記問題に鑑みてなされたものであり、本発明の目的は、順次発光と同時発光を選択的に実行するようにしたゲートドライバ及びこれを含む有機発光ダイオード表示装置を提供することにある。
【課題を解決するための手段】
【0011】
前記課題を解決するために、本発明に係るゲートドライバはカスケード接続された複数のシフトレジスタ部を含み、スタート電圧と第1クロック信号、第2クロック信号及び第3クロック信号に応答して1水平期間ずつ位相がシフトされるスキャンパルスを出力するシフトレジスタブロックと、前記シフトレジスタ部にそれぞれ接続されて前記スキャンパルスと前記第3クロック信号の入力を受け、ターンオンレベルの選択信号に応答して前記スキャンパルスをそれぞれの第1出力ノードに印加し第1出力ノードを順次ターンオンレベルでセットさせると共に前記第3クロック信号をそれぞれの第2出力ノードに印加して第2出力ノードを順次ターンオンレベルでセットさせる一方、ターンオフレベルの前記選択信号に応答して第1共通制御信号によって前記第1出力ノードを共にターンオンレベルでセットさせると共に第2共通制御信号によって前記第2出力ノードを共にターンオンレベルでセットさせる複数の選択部を含む選択ブロックと、前記選択部にそれぞれ接続され前記第1出力ノードがセットされた直後から前記第2出力ノードがセットされる直前までエミッションパルスをターンオフレベルで発生し、前記第2出力ノードがセットされた直後から前記エミッションパルスをターンオンレベルで発生する複数のバッファー部を含むバッファーブロックを備える。
【0012】
本発明の実施の形態に係る有機発光ダイオード表示装置は複数のスキャンラインとエミッションラインに接続された複数の画素を含む表示パネルと、前記スキャンラインにスキャンパルスを供給し前記エミッションラインにエミッションパルスを供給するゲートドライバを備え、前記ゲートドライバは、カスケード接続された複数のシフトレジスタ部を含み、スタート電圧と第1クロック信号、第2クロック信号及び第3クロック信号に応答して1水平期間ずつ位相がシフトされるスキャンパルスを出力するシフトレジスタブロックと、前記シフトレジスタ部にそれぞれ接続されて前記スキャンパルスと前記第3クロック信号の入力を受け、ターンオンレベルの選択信号に応答し前記スキャンパルスをそれぞれの第1出力ノードに印加し第1出力ノードを順次ターンオンレベルでセットさせると共に前記第3クロック信号をそれぞれの第2出力ノードに印加し第2出力ノードを順次ターンオンレベルでセットさせる一方、ターンオフレベルの前記選択信号に応答して第1共通制御信号によって前記第1出力ノードを共にターンオンレベルでセットさせると共に第2共通制御信号によって前記第2出力ノードを共にターンオンレベルでセットさせる複数の選択部を含む選択ブロックと、前記選択部にそれぞれ接続されて前記第1出力ノードがセットされた直後から前記第2出力ノードがセットされる直前までエミッションパルスをターンオフレベルで発生し、前記第2出力ノードがセットされた直後から前記エミッションパルスをターンオンレベルで発生する複数のバッファー部を含むバッファーブロックを備える。
【発明の効果】
【0013】
以上説明したように本発明に係るゲートドライバ及びこれを含む有機発光ダイオード表示装置はシフトレジスタブロックとバッファーブロック間に選択ブロックを追加し順次発光と同時発光を選択的に実行することができる。すなわち、本発明は2D映像構成時には順次アドレッシングと共に順次発光を実行し、3D映像構成時には順次アドレッシングが全て完了した以後に同時発光を実行することができる。
【0014】
さらに、本発明に係るゲートドライバ及びこれを含む有機発光ダイオード表示装置は3D映像構成時に別途の外部制御信号を利用してエミッションパルスを生成することができる、エミッションパルスの制御が非常に容易になる効果がある。
【図面の簡単な説明】
【0015】
【図1】2D映像実現のための順次発光と3D映像実現のための同時発光を示す図である。
【図2】本発明の実施の形態に係るゲートドライバを概略的に示すブロック図である。
【図3】5相ゲートクロックから選択される3つのクロック信号を示す図である。
【図4】選択ブロックに含まれた複数の選択部の内でいずれか一つを詳しく示す図である。
【図5】2Dモード及び3Dモードそれぞれで選択ブロックに印加される制御信号の論理レベルを示す図である。
【図6】2Dモードで順次発生されるエミッションパルスを示す図である。
【図7】3Dモードで共に発生されるエミッションパルスを示す図である。
【図8】互いに従属的に接続された第1シフトレジスタ部、第1選択部及び第1バッファー部を具体的に示す図である。
【図9】2Dモードで第1選択部及び第1バッファー部の動作説明のための波形図である。
【図10】3Dモードで第1選択部及び第1バッファー部の動作説明のための波形図である。
【図11】本発明の実施の形態に係る有機発光ダイオード表示装置を示すブロック図である。
【図12】本発明の実施の形態に係る有機発光ダイオード表示装置を示すブロック図である。
【図13】本発明の実施の形態に係る有機発光ダイオード表示装置を通じて3D映像を実現する例を示す図である。
【発明を実施するための形態】
【0016】
以下に添付図面の図2乃至図13を参照して、本発明の好適な実施の形態について詳細に説明する。
【0017】
図2乃至図10は本発明の実施の形態に係るゲートドライバを示す。
【0018】
図2を参照すると、本発明の実施の形態に係るゲートドライバはシフトレジスタブロック1と、選択ブロック2と、バッファーブロック3を備える。
【0019】
シフトレジスタブロック1は互いにカスケード(cascade)接続された複数のシフトレジスタ部(11〜1n)を含み、おおよそ1水平期間の幅を有しおおよそ1水平期間ずつ位相がシフトされるスキャンパルスg1〜スキャンパルスgnを出力する。
【0020】
シフトレジスタ部(11〜1n)には1水平期間位ずつ位相がシフトされターンオンレベルとターンオフレベルの間でスイングする5相のゲートクロックの内で3個のクロック信号CLK1、CLK2、CLK3が入力される。ここで、第1クロック信号(CLK1)は対応されるシフトレジスタ部のスキャンパルスと位相が同期され、第2クロック信号CLK2は第1クロック信号CLK1おおよそ2水平期間位位相が遅延され、第3クロック信号CLK3は第2クロック信号CLK2おおよそ2水平期間位位相が遅延される。例えば、図9のように第1シフトレジスタ部11で、第1クロック信号(CLK1)は第1ゲートクロック(GCLK1)に当たり、第2クロック信号(CLK2)は第3ゲートクロック(GCLK3)に当たり、第3クロック信号(CLK3)は第5ゲートクロック(GCLK5)に当たる。同一の方式で第nシフトレジスタ部(1n)で、第1クロック信号(CLK1)は第5ゲートクロック(GCLK5)に当たり、第2クロック信号(CLK2)は第2ゲートクロック(GCLK2)に当たり、第3クロック信号(CLK3)は第4ゲートクロックGCLK4に当たる。
【0021】
シフトレジスタ部(11〜1n)にはターンオンレベルの第1直流駆動電圧(EVSS)とターンオフレベルの第2直流駆動電圧(EVDD)が入力される。第1シフトレジスタ部11は別途のスタート電圧(VST)の入力を受け動作され、第2乃至第nシフトレジスタ部(12〜1n)それぞれは直前の段のスキャンパルス(g1〜gn−1)をスタート電圧で入力を受け動作される。第1シフトレジスタ部11に入力されるスタート電圧(VST)は図9のように第3クロック信号(CLK3)すなわち、第5ゲートクロック(GCLK5)に同期される。
【0022】
選択ブロック2は複数の選択部(21〜2n)を含む。選択部(21〜2n))にはターンオンレベルの第1直流駆動電圧(EVSS)とターンオフレベルの第2直流駆動電圧(EVDD)が入力される。選択部(21〜2n)はシフトレジスタ部(11〜1n)の出力端にそれぞれ接続されシフトレジスタ部(11〜1n)スキャンパルス(g1〜gnを入力を受ける。選択部(21〜2n)には第3クロック信号(CLK3)が入力される。第1選択部21に入力される第3クロック信号(CLK3)は第5ゲートクロック(GCLK5)に当たり、第2選択部22に入力される第3クロック信号(CLK3)は第1ゲートクロック(GCLK1)に当たり、第n−1選択部2n−1に入力される第3クロック信号(CLK3)は第3ゲートクロック(GCLK3)に当たり、第n選択部(2n)に入力される第3クロック信号(CLK3)は第4ゲートクロックGCLK4に当たる。
【0023】
選択部(21〜2n)は選択信号(SEL)と、第1共通制御信号(SEB) 及び第2共通制御信号(SE)を共通で入力を受ける。選択信号(SEL)は 2D映像構成時にターンオンレベルで入力され、3D映像構成時にターンオフレベルで入力される。選択部(21〜2n)はターンオンレベルの選択信号(SEL)に応答してスキャンパルスg1〜スキャンパルスgnをそれぞれの第1出力ノード(NA)に印加して第1出力ノード(NA)を順次ターンオンレベルでセット(set)させることと共に第3クロック信号(CLK3)をそれぞれの第2出力ノード(NB)に印加して第2出力ノード(NB)を順次ターンオンレベルでセットさせる。選択部(21〜2n)はターンオフレベルの選択信号(SEL)に応答し第1共通制御信号(SEB)によって第1出力ノード(NA)を共にターンオンレベルでセットさせることと共に第2共通制御信号(SE)によって第2出力ノード(NB)を共にターンオンレベルでセットさせる。
【0024】
バッファーブロック3は複数のバッファー部(31〜3n)を含む。バッファー部(31〜3n)にはターンオンレベルの第1直流駆動電圧(EVSS)とターンオフレベルの第2直流駆動電圧(EVDD)が入力される。バッファー部(31〜3n)それぞれは第1及び第2出力ノード(NA、NB)を通じて選択ブロック2の選択部(21〜2n)に1対1に接続される。バッファー部(31〜3n)それぞれは第1出力ノード(NA)がターンオンレベルでセットされた直後第2出力ノード(NB)がターンオンレベルでセットされる直前までエミッションパルスをはターンオフレベルで発生し第2出力ノード(NB)がターンオンレベルでセットされた直後エミッションパルスをターンオンレベルで発生する。
【0025】
図4は選択ブロック2に含まれた複数の選択部(21〜2n)の内いずれか一つを詳しく示す。図4で、'gout'はスキャンパルスg1〜スキャンパルスgn中いずれか一つを指示する。
【0026】
図4を参照すると、選択部はP−typeで構成される複数のTFT(T20〜T25)を備える。
【0027】
第20TFT(T20)は選択信号(SEL)の入力端に接続されたゲート電極、スキャンパルス(gout)の入力端に接続されたソース電極、第1出力ノード(NA)に接続されたドレーン電極を備える。第20TFT(T20)は選択信号(SEL)によってスキャンパルス(gout)の入力端と第1出力ノード(NA)の間の電流パスをスイッチングする。
【0028】
第21TFT(T21)は選択信号(SEL)の入力端に接続されたゲート電極、第3クロック信号(CLK3)の入力端に接続されたソース電極、第2出力ノード(NB)に接続されたドレーン電極を備える。第21TFT(T21)は選択信号(SEL)によって第3クロック信号(CLK3)の入力端と第2出力ノード(NB)の間の電流パスをスイッチングする。
【0029】
第22TFT(T22)は第1共通制御信号(SEB)の入力端に接続されたゲート電極、第1出力ノード(NA)に接続されたソース電極、第1直流駆動電圧(EVSS)の入力端に接続されたドレーン電極を備える。第22TFT(T22)は第1共通制御信号(SEB)によって第1出力ノード(NA)と第1直流駆動電圧(EVSS)の入力端の間の電流パスをスイッチングする
【0030】
第23TFT(T23)は第1共通制御信号(SEB)の入力端に接続されたゲート電極、第2直流駆動電圧(EVDD)の入力端に接続されたソース電極、第2出力ノード(NB)に接続されたドレーン電極を備える。第23TFT(T23)は第1共通制御信号(SEB)によって第2直流駆動電圧(EVDD)の入力端と第2出力ノード(NB)の間の電流パスをスイッチングする。
【0031】
第24TFT(T24)は第2共通制御信号(SE)の入力端に接続されたゲート電極、第2直流駆動電圧(EVDD)の入力端に接続されたソース電極、第1出力ノード(NA)に接続されたドレーン電極を備える。第24TFT(T24)は第2共通制御信号(SE)によって第2直流駆動電圧(EVDD)の入力端と第1出力ノード(NA)の間の電流パスをスイッチングする。
【0032】
第25TFT(T25)は第2共通制御信号(SE)の入力端に接続されたゲート電極、第2出力ノード(NB)に接続されたソース電極、第1直流駆動電圧(EVSS)の入力端に接続されたドレーン電極を備える。第25TFT(T25)は第2共通制御信号(SE)によって第2出力ノード(NB)と第1直流駆動電圧(EVSS)の入力端の間の電流パスをスイッチングする。
【0033】
このような選択部の動作を図5乃至図7を結付して説明すると次のようである。
【0034】
図5のように 2D映像を構成するための2Dモードで、選択信号(SEL)はターンオンレベル(Low)で入力され、第1及び第2共通制御信号(SEB、SE)はターンオフレベル(High)で入力される。2Dモードで第20TFT(T20)と第21TFT(T21)はターンオンされ、第22TFT(T22)乃至第25TFT(T25)はターンオフされる。
【0035】
このようなTFT(T20〜T25)のスイッチング動作を通じて第1出力ノード(NA)はスキャンパルス(gout)によってターンオンレベルでセットされ、第2出力ノード(NB)は第3クロック信号(CLK3)によってターンオンレベルでセットされる。その結果、バッファーブロック3を通じて発生されるエミッションパルス(EM1〜EMn)は図6のように第1出力ノード(NA)がスキャンパルス(gout)によってセットされる時ターンオフレベル(High)でライジング(rising)された後、このターンオフレベル(High)を第2出力ノード(NB)が第3クロック信号(CLK3)によってセットされる直前まで維持する。そして、エミッションパルス(EM1〜EMn)は第2出力ノード(NB)が第3クロック信号(CLK3)によってセットされる時ターンオンレベル(Low)でフォーリング(falling)された後、このターンオンレベル(Low)をおおよそ1フレーム間維持する。第3クロック信号(CLK3)は第1クロック信号(CLK1)に同期されるスキャンパルス(gout)4水平期間遅延され入力されるので、エミッションパルスは4水平期間(4H)位ターンオフレベル(High)を維持する。スキャンパルス(gout)と第3クロック信号(CLK3)はそれぞれ選択部(21〜2n)に順次1水平期間ずつ遅延され入力されるので、隣り合うエミッションパルスのターンオフレベル(High)は3水平期間(3H)位ずつオーバーラップ(overlap)される。エミッションパルスがターンオフレベル(High)に発生される区間はデータのアドレッシング区間(Addressing)に対応され、エミッションパルスがターンオンレベル(Low)に発生される区間は発光区間(Emission)に対応される。このように、2Dモードでは第1出力ノード(NA)が順次セットされ、また、第2出力ノード(NB)が順次セットされるのでバッファーブロック3を通じて発生されるエミッションパルス(EM1〜EMn)は1水平期間ずつ順次で位相がシフトされ順次発光を実行することができるようになる。
【0036】
一方、図5のように 3D映像を構成するための3Dモードで、選択信号(SEL)はターンオフレベル(High)で入力される。第1共通制御信号(SEB)は第1出力ノード(NA)をセットさせるための第1区間(P1)ターンオンレベル(Low)で入力され、第2出力ノード(NB)をセットさせるための第3区間(P3)、第1区間(P1)と第3区間(P3)の間の第2区間(P2)、及び第3区間以後の第4区間(P4)それぞれにおいてターンオフレベル(High)で入力される。第2共通制御信号(SE)は第2出力ノード(NB)をセットさせるための第3区間(P3)ターンオンレベル(Low)で入力され、第1出力ノード(NA)をセットさせるための第1区間(P1)、第1区間(P1)と第3区間(P3)の間の第2区間(P2)、及び第3区間以後の第4区間(P4)それぞれにおいてターンオフレベル(High)で入力される。3Dモードで第20TFT(T20)及び第21TFT(T21)は第1乃至第4区間(P1〜P4)で継続しターンオフになる。第1区間(P1)で第22TFT(T22)と第23TFT(T23)はターンオンされ、第24TFT(T24)と第25TFT(T25)はターンオフされる。第3区間(P3)で第22TFT(T22)と第23TFT(T23)はターンオフされ、第24TFT(T24)と第25TFT(T25)はターンオンされる。第2区間P2と第4区間P4で、第22TFT(T22)乃至第25TFT(T25)は全てターンオフされる。
【0037】
このようなTFT(T20〜T25)のスイッチング動作を通じて第1出力ノード(NA)は第1共通制御信号(SEB)によって第1区間(P1)ターンオンレベルでセットされ、第2出力ノード(NB)は第2共通制御信号(SE)によって第3区間(P3)ターンオンレベルでセットされる。その結果、バッファーブロック3を通じて発生されるエミッションパルス(EM1〜EMn)は図7のように第1出力ノード(NA)が第1共通制御信号(SEB)によってセットされる時ターンオフレベル(High)でライジング(rising)された後、このターンオフレベル(High)を第2出力ノード(NB)が第2共通制御信号(SE)によってセットされる直前まで維持する。そして、エミッションパルス(EM1〜EMn)は第2出力ノード(NB)が第2共通制御信号(SE)によってセットされる時ターンオンレベル(Low)でフォーリング(falling)された後、このターンオンレベル(Low)をおおよそ一フレーム(1F)間維持する。第1及び第2共通制御信号(SEB、SE)はすべての選択部に同タイミングに入力されるので、エミッションパルス(EM1〜EMn)は共におおよそ1フレームを周期でターンオフレベル(High)とターンオンレベル(Low)を繰り返すようになる。エミッションパルスがターンオフレベル(High)で発生される第1及び第2区間(P1、P2)は左目映像データまたは右目映像データが画素に順次アドレッシングされる区間に対応され、エミッションパルスがターンオンレベル(Low)で発生される第3及び第4区間(P3、P4)はアドレッシング完了した左目映像データまたは右目映像データによって画素が共に発光する区間に対応される。このように、3Dモードでは第1出力ノード(NA)が共にセットされまた、第2出力ノード(NB)が共にセットされるのでバッファー部(31〜3n)を通じて発生されるエミッションパルス(EM1〜EMn)は位相遅延なしに同時発光を実行する。
【0038】
図8は互いに従属的に接続された第1シフトレジスタ部11、第1選択部21及び第1バッファー部31の具体的な回路を示す。
【0039】
第1シフトレジスタ部11は P−typeで構成される複数のTFT(T10〜T19)と、複数のキャパシター(C10〜C12)を備える。
【0040】
第10TFT(T10)はスタート電圧(VST)の入力端にダイオードコネクション(diode-connection) されるように接続されたゲート電極とドレーン電極、第11TFT(T11)のドレーン電極に接続されたソース電極を備える。第11TFT(T11)は第3クロック信号(CLK3)の入力端に接続されたゲート電極、Qノードに接続されたソース電極、第10TFT(T10)のソース電極に接続されたドレーン電極を備える。第12TFT(T12)はQBノードに接続されたゲート電極、第13TFT(T13)のドレーン電極に接続されたソース電極、Qノードに接続されたドレーン電極を備える。第13TFT(T13)は QBノードに接続されたゲート電極、第2直流駆動電圧(EVDD)の入力端に接続されたソース電極、第12TFT(T12)のソース電極に接続されたドレーン電極を備える。第14TFT(T14)は第2クロック信号(CLK2)の入力端に接続されたゲート電極、第15TFT(T15)のドレーン電極に接続されたソース電極、第1直流駆動電圧(EVSS)の入力端に接続されたドレーン電極を備える。第15TFT(T15)は第2クロック信号(CLK2)の入力端に接続されたゲート電極、QBノードに接続されたソース電極、第14TFT(T14)のソース電極に接続されたドレーン電極を備える。第16TFT(T16)はスタート電圧(VST)の入力端に接続されたゲート電極、第17TFT(T17)のドレーン電極に接続されたソース電極、QBノードに接続されたドレーン電極を備える。第17TFT(T17)はスタート電圧(VST)の入力端に接続されたゲート電極、第2直流駆動電圧(EVDD)の入力端に接続されたソース電極、第16TFT(T16)のソース電極に接続されたドレーン電極を備える。 第18TFT(T18)はQノードに接続されたゲート電極、出力端(No11)に接続されたソース電極、第1クロック信号(CLK1)の入力端に接続されたドレーン電極を備える。第19TFT(T19)はQBノードに接続されたゲート電極、第2直流駆動電圧(EVDD)の入力端に接続されたソース電極、出力端(No11)に接続されたドレーン電極を備える。第10キャパシター(C10)はQノードと第2直流駆動電圧(EVDD)の入力端の間に接続される。第11キャパシター(C11)はQBノードと第2直流駆動電圧(EVDD)の入力端の間に接続される。第12キャパシター(C12)はQノードと出力端(No11)の間に接続される。
【0041】
このような第1シフトレジスタ部11の動作を図9を参照して説明すると、次のようである。互いに同期されるスタート電圧(VST)と第3クロック信号(CLK3)が入力されれば、第10、第11TFT(T10、T11)がターンオンされQノードを中間レベルで放電し、第16及び第17TFT(T16、T17)がターンオンされQBノードをはターンオフレベルの第2直流駆動電圧(EVDD)で充電する。引き継いで、スタート電圧(VST)1水平期間遅延された第1クロック信号(CLK1)が入力されれば、Qノードの電位はブスティングされて中間レベルターンオンレベル(EVSS)に低くなる。これによって、第18TFT(T18)はターンオンされて第1クロック信号(CLK1)を第1スキャンパルス(g1)として出力端(No11)に印加する。Qノードの電位は第1クロック信号(CLK1)の入力が終わった時点中間レベルにまた上昇する。引き継いで、第1クロック信号(CLK1)2水平期間遅延された第2クロック信号(CLK2)が入力されれば、第14及び第15TFT(T14、T15)のターンオンによって QBノードはターンオンレベルの第1直流駆動電圧(EVSSS)に放電する。これによって、第19TFT(T19)はターンオンされてターンオフレベルの第2直流駆動電圧(EVDD)を第1スキャンパルス(g1)として出力端(No11)に印加する。QBノードがターンオンレベルの第1直流駆動電圧(EVSSS)で放電する時、第12及び第13TFT(T12、T13)のターンオンによってQノードはターンオフレベルの第2直流駆動電圧(EVDD)で充電される。これによってQノードの電位は中間レベルターンオフレベル(EVDD)に上昇する。第10乃至12キャパシター(C10〜C12)は出力端(No11)に印加される第1スキャンパルス(g1)の出力波形を安定化させる機能をする。
【0042】
第1選択部21は図4で説明したことと実質的に同一の。
【0043】
第1バッファー部31はP−typeで構成される複数のTFT(T30〜T39)と、複数のキャパシター(C30、C31)を備える。
【0044】
第30TFT(T30)は第1選択部21の第2出力ノード(NB)に接続されたゲート電極、EQノードに接続されたソース電極、第1直流駆動電圧(EVSSS)の入力端に接続されたドレーン電極を備える。第31TFT(T31)は第1選択部21の第1出力ノード(NA)に接続されたゲート電極、EQBノードに接続されたソース電極、第1直流駆動電圧(EVSSS)の入力端に接続されたドレーン電極を備える。第32TFT(T32)はEQBノードに接続されたゲート電極、第33TFT(T33)のドレーン電極に接続されたソース電極、EQノードに接続されたドレーン電極を備える。第33TFT(T33)はEQBノードに接続されたゲート電極、第2直流駆動電圧(EVDD)の入力端に接続されたソース電極、第32TFT(T32)のソース電極に接続されたドレーン電極を備える。第34TFT(T34)は出力端(No31)に接続されたゲート電極、EQノードに接続されたソース電極、第1直流駆動電圧(EVSSS)の入力端に接続されたドレーン電極を備える。第35TFT(T35)は第1選択部21の第2出力ノード(NB)に接続されたゲート電極、第2直流駆動電圧(EVDD)の入力端に接続されたソース電極、EQBノードに接続されたドレーン電極を備える。第36TFT(T36)は出力端(No31)に接続されたゲート電極、第38TFT(T38)と第39TFT(T39)に共通接続されるソース電極、第1直流駆動電圧(EVSSS)の入力端に接続されたドレーン電極を備える。第37TFT(T37)はEQノードに接続されたゲート電極、出力端(No31)に接続されたソース電極、第1直流駆動電圧(EVSSS)の入力端に接続されたドレーン電極を備える。第38TFT(T38)はEQBノードに接続されたゲート電極、第36TFT(T36)のソース電極に接続されたソース電極、 出力端(No31)に接続されたドレーン電極を備える。第39TFT(T39)はEQBノードに接続されたゲート電極、第2直流駆動電圧(EVDD)の入力端に接続されたソース電極、第36TFT(T36)のソース電極に接続されたドレーン電極を備える。第30キャパシター(C30)は第2直流駆動電圧(EVDD)の入力端とEQBノードの間に接続され、第31キャパシター(C31)はEQノードと出力端(No31)の間に接続される。
【0045】
このような第1バッファー部31の動作を図9及び図10を参照して説明すると次のようである。
【0046】
先ず、2Dモードでの第1バッファー部31の動作を図9を参照して説明する。
【0047】
第1クロック信号(CLK1)に同期される第1スキャンパルス(g1)によって第1出力ノード(NA)がターンオンレベルでセットになれば、第31TFT(T31)はターンオンされてEQBノードをターンオンレベルの第1直流駆動電圧(EVSS)で放電する。これによって第38及び第39 TFT(T38、T39)はターンオンされターンオフレベルの第2直流駆動電圧(EVDD)を出力端(No31)に印加することで第1エミッションパルス(EM1)をライジングさせる。この時、第32及び第33TFT(T32、T33)もターンオンされてEQノードをはターンオフレベルの第2直流駆動電圧(EVDD)で充電することで、第37TFT(T37)をはターンオフさせる。第1エミッションパルス(EM1)は第2出力ノード(NB)がターンオンレベルでセットされるまでターンオフレベルの第2直流駆動電圧(EVDD)で維持される。
【0048】
続いて、第1クロック信号(CLK1)4水平期間(4H)位遅延された第3クロック信号(CLK3)によって第2出力ノード(NB)がターンオンレベルでセットになれば、第30TFT(T30)はターンオンされてEQノードをターンオンレベルの第1直流駆動電圧(EVSS)で放電する。これによって第37TFT(T37)はターンオンされてターンオンレベルの第1直流駆動電圧(EVSS)を出力端(No31)に印加することで第1エミッションパルス(EM1)をフォーリングさせる。この時、第35TFT(T35)もターンオンされてEQBノードをはターンオフレベルの第2直流駆動電圧(EVDD)で充電することで、第38及び第39TFT(T38、T39)をはターンオフさせる。第34TFT(T34)は出力端(No31)の電位がターンオンレベルでフォーリングされる時点ターンオンされて第1エミッションパルス(EM1)をおおよそ一フレーム間ターンオンレベルの第1直流駆動電圧(EVSS)で維持させる。第36TFT(T36)は出力端(No31)の電位がターンオンレベルにフォーリングされる時点でターンオンされて第38TFT(T38)と第39TFT(T39)の間にターンオンレベルの第1直流駆動電圧(EVSS)を印加する。第30及び第31キャパシター(C30、C31)は出力端(No31)に印加される第1エミッションパルス(EM1)の出力波形を安定化させる。図9に示された第2エミッションパルス(EM2)は第1バッファー部31の下に配置された第2バッファー部(32)で発生される信号として、第1エミッションパルス(EM1)1水平期間遅延され発生される。
【0049】
次に、3Dモードでの第1バッファー部31の動作を図10を参照して説明する。
【0050】
第1共通制御信号(SEB)によって第1区間(P1)で第1出力ノード(NA)がターンオンレベルでセットされれば、第31TFT(T31)はターンオンされてEQBノードをターンオンレベルの第1直流駆動電圧(EVSS)で放電する。これによって第38及び第39TFT(T38、T39)はターンオンされてターンオフレベルの第2直流駆動電圧(EVDD)を出力端(No31)に印加することで第1エミッションパルス(EM1)をライジングさせる。この時、第32及び第33TFT(T32、T33)もターンオンされてEQノードをはターンオフレベルの第2直流駆動電圧(EVDD)で充電することで、第37TFT(T37)をはターンオフさせる。 第1エミッションパルス(EM1)は第2区間(P2)間ターンオフレベルの第2直流駆動電圧(EVDD)で維持される。
【0051】
続いて、第2共通制御信号(SE)によって第3区間(P3)で第2出力ノード(NB)がターンオンレベルでセットされれば、第30TFT(T30)はターンオンされてEQノードをターンオンレベルの第1直流駆動電圧(EVSS)で放電する。これによって第37TFT(T37)はターンオンされてターンオンレベルの第1直流駆動電圧(EVSS)を出力端(No31)に印加することで第1エミッションパルス(EM1)をフォーリングさせる。この時、第35TFT(T35)もターンオンされてEQBノードをはターンオフレベルの第2直流駆動電圧(EVDD)で充電することで、第38及び第39TFT(T38、T39)をはターンオフさせる。第34TFT(T34)は出力端(No31)の電位がターンオンレベルにライジングされる時点ターンオンされて第1エミッションパルス(EM1)を第4区間(P4)内にもターンオンレベルの第1直流駆動電圧(EVSS)で維持させる。 第36TFT(T36)は出力端(No31)の電位がターンオンレベルでライジングされる時点ターンオンされて第38TFT(T38)と第39TFT(T39)の間にターンオンレベルの第1直流駆動電圧(EVSS)を印加する。第30及び第31キャパシター(C30、C31)は出力端(No31)に印加される第1エミッションパルス(EM1)の出力波形を安定化させる。図10に示された第2エミッションパルス(EM2)は第1バッファー部31の下に配置された第2バッファー部(32)で発生される信号として、第1エミッションパルス(EM1)と共に発生される。
【0052】
図11乃至図13は本発明の実施の形態に係る有機発光ダイオード表示装置を示す。
【0053】
図11及び図12を参照すると、本発明の実施の形態に係る有機発光ダイオード表示装置は画素(P)がマトリックス形態に配列される表示パネル50と、 データライン54を駆動させるためのデータドライバ52と、ゲートラインを駆動させるためのゲートドライバ53と、ドライバ(52、53)の動作を制御する制御回路51を備える。有機発光ダイオード表示装置は3D映像を構成するための液晶シャッター眼鏡60をさらに備える。
【0054】
表示パネル50には複数のデータライン54とゲートラインが互いに交差されてその交差領域ごとに画素(P)が配置される。ゲートラインは複数のスキャンライン55と複数のエミッションライン56を含む。画素(P)それぞれは第1駆動電圧(Vdd)、第2駆動電圧(Vss)、第3駆動電圧(Vref)を供給受ける。画素(P)それぞれは駆動電流によって発光する有機発光ダイオードと、ソース-ゲートの間電圧によって駆動電流を制御する駆動TFTと、スキャンライン55に接続された少なくとも一つ以上のスイッチTFTと、エミッションライン56に接続されたエミッションTFTと、少なくとも一つのストレージ キャパシターを備えることがある。
【0055】
制御回路51は外部入力されるデジタルビデオデータ(DATA)を表示パネル50の解像度に合うように再整列しデータドライバ52に供給する。 また、制御回路51は垂直同期信号(Vsync)、水平同期信号(Hsync)、ドットクロック信号(DCLK)及びデータイネーブル信号(DE) などのタイミング信号に基礎しデータドライバ52の動作タイミングを制御するためのデータ制御信号(DDC)と、ゲートドライバ53の動作タイミングを制御するためのゲート制御信号(GDC)を発生する。ゲート制御信号(GDC)はゲートスタートパルス(VST)とゲートクロック(GCLK1〜GCLK5)を含む。
【0056】
制御回路51は3D映像構成時には、デジタルビデオデータ(DATA)を、左目映像を構成するための左目データ(L)と右目映像を構成するための右目データ(R)で分離した後データドライバ52に供給する。制御回路51は3D映像構成時には、液晶シャッター眼鏡60のシャッター(STL、STR)を制御するためのシャッター制御信号(CST)を発生する。制御回路51は3D映像構成時には、フレーム周波数を入力フレーム周波数のN(Nは2以上の正の整数)倍で遞倍しN倍速フレーム周波数を基準で制御信号(DDC、GDC、CST)を発生させればよい。ここで、入力フレーム周波数はPAL(Phase Alternate Line) 方式で50HzでありNTSC(National Television Standards Committee) 方式で60Hzである。制御回路51は2D映像構成時には、ターンオンレベルの選択信号(SEL)を発生し、3D映像構成時には、ターンオフレベルの選択信号(SEL)を発生する。
【0057】
データドライバ52はデータ制御信号(DDC)によって制御回路51で入力されるデータ(DATA)をアナログデータ電圧(以下、データ電圧と称する)に変換しデータライン14に供給する。
【0058】
ゲートドライバ53は図2乃至図10を通じて説明したシフトレジスタブロック1、選択ブロック2及びバッファーブロック3を備える。シフトレジスタブロック1はゲート制御信号(GDC)によってスキャンパルスを発生してスキャンライン55に供給する。選択ブロック2は選択信号(SEL)によってバッファーブロック3の動作を制御する。バッファーブロック3は選択ブロック2の出力によってエミッションパルスを発生しエミッションライン56に供給する。ゲートドライバ53はGIP(Gate In Panel) 方式に従って画素のTFTと同一の工程で表示パネル50の非表示領域に形成される。
【0059】
液晶シャッター眼鏡60は電気的に個別制御される左目シャッター(STL)と右目シャッター(STR)を備える。左目シャッター(STL)と右目シャッター(STR)それぞれは第1透明基板、第1透明基板上に形成された第1透明電極、第2透明基板、第2透明基板上に形成された第2透明電極、第1及び第2透明基板の間に形成された液晶層を含む。第1透明電極には基準電圧が供給され第2透明電極にはON/OFF電圧が供給される。左目シャッター(STL)と右目シャッター(STR)それぞれはシャッター制御信号(CST)に応答し第2透明電極にON電圧が供給される時には表示パネル50の光を透過させる一方、第2透明電極にOFF電圧が供給される時には表示パネル50の光を遮断する。
【0060】
シャッター制御信号送信部58は制御回路51に接続され、制御回路51入力されるシャッター制御信号(CST)を有線/無線インターフェースを通じてシャッター制御信号受信部62に伝送する。シャッター制御信号受信部62は液晶シャッター眼鏡60に設置され有線/無線インターフェースを通じてシャッター制御信号(CST)を受信し、シャッター制御信号(CST)によって液晶シャッター眼鏡60の左目シャッター(STL)と右目シャッター(STR)を交互に開閉する。シャッター制御信号(CST)が第1論理値でシャッター制御信号受信部62に入力される時(すなわち、左目映像が表示される時)、左目シャッター(STL)の第2透明電極にON電圧が供給される一方に右目シャッター(STR)の第2透明電極にOFF電圧が供給される。シャッター制御信号(CST)が第2論理値でシャッター制御信号受信部62に入力される時(すなわち、右目映像が表示される時)、左目シャッター(STL)の第2透明電極にOFF電圧が供給される一方に右目シャッター(STR)の第2透明電極にON電圧が供給される。結果的に、液晶シャッター眼鏡60の左目シャッター(STL)は左目映像が表示される期間で開放され、液晶シャッター眼鏡60の右目シャッター(STR)は右目映像が表示される期間で開放される。
【0061】
図13は本発明の実施の形態に係る有機発光ダイオード表示装置を通じて3D映像を実現する例を示す。
【0062】
図13を参照すると、本発明に係る有機発光ダイオード表示装置は左目映像のアドレッシング期間の間ゲートドライバを通じてスキャンラインを順次駆動しデータ電圧を画素に全て充電した後、左目映像の発光期間の間ゲートドライバを通じてエミッションラインを同時駆動し画素を同時発光させる。そして、左目映像の発光期間で液晶シャッター眼鏡の左目シャッター(STL)を開放し、画素入射される左目映像の供給を受ける。左目表示期間で液晶シャッター眼鏡の右目シャッター(STR)は閉鎖される。
【0063】
そして、本発明に係る有機発光ダイオード表示装置は右目映像のアドレッシング期間の間ゲートドライバを通じてスキャンラインを順次駆動しデータ電圧を画素に全て充電した後、右目映像の発光期間の間ゲートドライバを通じてエミッションラインを同時駆動し画素を同時発光させる。そして、右目映像の発光期間で液晶シャッター眼鏡の右目シャッター(STR)を開放し、画素入射される右目映像の供給を受ける。右目表示期間で液晶シャッター眼鏡の左目シャッター(STL)は閉鎖される。
【0064】
一方、本発明の実施の形態に係る有機発光ダイオード表示装置は2D映像構成時にはゲートドライバを通じて図1の(A)のようにに順次アドレッシング及び順次発光を実現する。
【0065】
以上説明した内容を通じて当業者なら本発明の技術思想を逸脱しない範囲内で多様な変更及び修正が可能であることが分かる。本発明の実施の形態ではゲートドライバのTFTがP−typeのポリシリコンを含む場合を例で挙げたが、本発明の技術的思想は以外にもアモルファスシリコンまたはオキサイド シリコン等を含む場合にもそのまま及ぶ。したがって、本発明は詳細な説明に記載した内容に限定されるのではなく特許請求の範囲によって決められなければならないはずである。
【技術分野】
【0001】
本発明は有機発光ダイオード表示装置のゲートドライバに関する。
【背景技術】
【0002】
最近、多様な平板表示装置(Flat Panel Display、FPD)に対する開発が加速されている。特に、有機発光ダイオード表示装置は自ら発光する自発光素子を利用することで応答速度が速く、発光効率、輝度及び視野角が大きいという長所がある。
【0003】
有機発光ダイオード表示装置は画素ごとに有機発光ダイオードを有する。有機発光ダイオードはアノード電極とカソード電極の間に形成された有機化合物層を含む。有機化合物層は正孔注入層(Hole Injection layer、HIL)、正孔輸送層(Hole transport layer、HTL)、発光層(Emission layer、EML)、電子輸送層(Electron transport layer、ETL) 及び電子注入層(Electron Injection layer、EIL)を含む。アノード電極とカソード電極に駆動電圧が印加されれば正孔輸送層(HTL)をパスした正孔と電子輸送層(ETL)をパスした電子が発光層(EML)に移動され励起子を形成し、その結果発光層(EML)が可視光を発生する。
【0004】
有機発光ダイオード表示装置は有機発光ダイオードが含まれた画素をマトリックス形態で配し画素の明るさをビデオデータの階調によって制御する。有機発光ダイオード表示装置は能動素子であるTFTを選択的にターン-オンさせ画素を選択しストレージキャパシター()に充電された電圧で画素の発光を維持する。
【0005】
最近、有機発光ダイオード表示装置を表示素子で利用して2次元映像(以下、「2D映像」という)だけでなく3次元立体映像(以下、「3D映像」という)を実現しようとする研究が活発に行われている。3D映像を実現するために現在実用化されている方式には偏光眼鏡方式と液晶シャッター眼鏡方式がある。
【0006】
この内液晶シャッター眼鏡方式は表示素子に左目映像と右目映像をフレーム単位で交互に表示しこの表示タイミングに同期して液晶シャッター眼鏡の左右目シャッターを開閉することで3D映像を構成する。液晶シャッター眼鏡は左目映像が表示される第nフレーム期間の間その左目シャッターのみを開放し、 右目映像が表示される第n+1フレーム期間の間その右目シャッターのみを開放することによって時分割方式で両眼視差を作り出す。
【0007】
有機発光ダイオード表示装置は表示パネルに形成されたゲート信号ラインを駆動するためのゲートドライバ、すなわち、スキャンラインを駆動するためのスキャンドライバとエミッションラインを駆動するためのエミッションドライバなどを含む。スキャンドライバはデータのアドレッシングタイムを決定するためのスキャンパルスをスキャンラインに供給する。エミッションドライバは画素の発光タイムを決定するためのエミッションパルスをエミッションラインに供給する。データがアドレッシングされる期間でスキャンパルスはターンオンレベル(またはアクティブレベル)で発生されエミッションパルスはターンオフレベル(またはインアクティブレベル)で発生されて、画素が発光される期間でスキャンパルスはターンオフレベルで発生されてエミッションパルスはターンオンレベルで発生される。ゲートドライバはGIP(Gate In Panel)方式に従って画素のTFTと同一の工程で表示パネルの外郭部非表示領域に形成される。
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかし、このようなGIP方式のゲートドライバで、エミッションドライバはスキャンドライバスキャンパルスの入力を受け、このスキャンパルスを利用しエミッションパルスを生成する。通常スキャンパルスは所定の幅を有しておおよそ1水平期間ずつ位相がシフトされるように生成される。したがって、エミッションパルスもこのスキャンパルスに属しておおよそ1水平期間ずつ位相がシフトされるように生成されるしかない。
【0009】
その結果、従来GIP方式のゲートドライバは、図1の(A)のように2D映像を構成するための順次発光には適用され得るが、図1の(B)のように3D映像を構成するための同時発光には適用できない。同時発光のためには左目映像または右目映像が表示される期間ですべてのエミッションラインに供給されるエミッションパルスが共にターンオンレベルで発生されなければならないという問題があった。
【0010】
そこで、本発明は、前記問題に鑑みてなされたものであり、本発明の目的は、順次発光と同時発光を選択的に実行するようにしたゲートドライバ及びこれを含む有機発光ダイオード表示装置を提供することにある。
【課題を解決するための手段】
【0011】
前記課題を解決するために、本発明に係るゲートドライバはカスケード接続された複数のシフトレジスタ部を含み、スタート電圧と第1クロック信号、第2クロック信号及び第3クロック信号に応答して1水平期間ずつ位相がシフトされるスキャンパルスを出力するシフトレジスタブロックと、前記シフトレジスタ部にそれぞれ接続されて前記スキャンパルスと前記第3クロック信号の入力を受け、ターンオンレベルの選択信号に応答して前記スキャンパルスをそれぞれの第1出力ノードに印加し第1出力ノードを順次ターンオンレベルでセットさせると共に前記第3クロック信号をそれぞれの第2出力ノードに印加して第2出力ノードを順次ターンオンレベルでセットさせる一方、ターンオフレベルの前記選択信号に応答して第1共通制御信号によって前記第1出力ノードを共にターンオンレベルでセットさせると共に第2共通制御信号によって前記第2出力ノードを共にターンオンレベルでセットさせる複数の選択部を含む選択ブロックと、前記選択部にそれぞれ接続され前記第1出力ノードがセットされた直後から前記第2出力ノードがセットされる直前までエミッションパルスをターンオフレベルで発生し、前記第2出力ノードがセットされた直後から前記エミッションパルスをターンオンレベルで発生する複数のバッファー部を含むバッファーブロックを備える。
【0012】
本発明の実施の形態に係る有機発光ダイオード表示装置は複数のスキャンラインとエミッションラインに接続された複数の画素を含む表示パネルと、前記スキャンラインにスキャンパルスを供給し前記エミッションラインにエミッションパルスを供給するゲートドライバを備え、前記ゲートドライバは、カスケード接続された複数のシフトレジスタ部を含み、スタート電圧と第1クロック信号、第2クロック信号及び第3クロック信号に応答して1水平期間ずつ位相がシフトされるスキャンパルスを出力するシフトレジスタブロックと、前記シフトレジスタ部にそれぞれ接続されて前記スキャンパルスと前記第3クロック信号の入力を受け、ターンオンレベルの選択信号に応答し前記スキャンパルスをそれぞれの第1出力ノードに印加し第1出力ノードを順次ターンオンレベルでセットさせると共に前記第3クロック信号をそれぞれの第2出力ノードに印加し第2出力ノードを順次ターンオンレベルでセットさせる一方、ターンオフレベルの前記選択信号に応答して第1共通制御信号によって前記第1出力ノードを共にターンオンレベルでセットさせると共に第2共通制御信号によって前記第2出力ノードを共にターンオンレベルでセットさせる複数の選択部を含む選択ブロックと、前記選択部にそれぞれ接続されて前記第1出力ノードがセットされた直後から前記第2出力ノードがセットされる直前までエミッションパルスをターンオフレベルで発生し、前記第2出力ノードがセットされた直後から前記エミッションパルスをターンオンレベルで発生する複数のバッファー部を含むバッファーブロックを備える。
【発明の効果】
【0013】
以上説明したように本発明に係るゲートドライバ及びこれを含む有機発光ダイオード表示装置はシフトレジスタブロックとバッファーブロック間に選択ブロックを追加し順次発光と同時発光を選択的に実行することができる。すなわち、本発明は2D映像構成時には順次アドレッシングと共に順次発光を実行し、3D映像構成時には順次アドレッシングが全て完了した以後に同時発光を実行することができる。
【0014】
さらに、本発明に係るゲートドライバ及びこれを含む有機発光ダイオード表示装置は3D映像構成時に別途の外部制御信号を利用してエミッションパルスを生成することができる、エミッションパルスの制御が非常に容易になる効果がある。
【図面の簡単な説明】
【0015】
【図1】2D映像実現のための順次発光と3D映像実現のための同時発光を示す図である。
【図2】本発明の実施の形態に係るゲートドライバを概略的に示すブロック図である。
【図3】5相ゲートクロックから選択される3つのクロック信号を示す図である。
【図4】選択ブロックに含まれた複数の選択部の内でいずれか一つを詳しく示す図である。
【図5】2Dモード及び3Dモードそれぞれで選択ブロックに印加される制御信号の論理レベルを示す図である。
【図6】2Dモードで順次発生されるエミッションパルスを示す図である。
【図7】3Dモードで共に発生されるエミッションパルスを示す図である。
【図8】互いに従属的に接続された第1シフトレジスタ部、第1選択部及び第1バッファー部を具体的に示す図である。
【図9】2Dモードで第1選択部及び第1バッファー部の動作説明のための波形図である。
【図10】3Dモードで第1選択部及び第1バッファー部の動作説明のための波形図である。
【図11】本発明の実施の形態に係る有機発光ダイオード表示装置を示すブロック図である。
【図12】本発明の実施の形態に係る有機発光ダイオード表示装置を示すブロック図である。
【図13】本発明の実施の形態に係る有機発光ダイオード表示装置を通じて3D映像を実現する例を示す図である。
【発明を実施するための形態】
【0016】
以下に添付図面の図2乃至図13を参照して、本発明の好適な実施の形態について詳細に説明する。
【0017】
図2乃至図10は本発明の実施の形態に係るゲートドライバを示す。
【0018】
図2を参照すると、本発明の実施の形態に係るゲートドライバはシフトレジスタブロック1と、選択ブロック2と、バッファーブロック3を備える。
【0019】
シフトレジスタブロック1は互いにカスケード(cascade)接続された複数のシフトレジスタ部(11〜1n)を含み、おおよそ1水平期間の幅を有しおおよそ1水平期間ずつ位相がシフトされるスキャンパルスg1〜スキャンパルスgnを出力する。
【0020】
シフトレジスタ部(11〜1n)には1水平期間位ずつ位相がシフトされターンオンレベルとターンオフレベルの間でスイングする5相のゲートクロックの内で3個のクロック信号CLK1、CLK2、CLK3が入力される。ここで、第1クロック信号(CLK1)は対応されるシフトレジスタ部のスキャンパルスと位相が同期され、第2クロック信号CLK2は第1クロック信号CLK1おおよそ2水平期間位位相が遅延され、第3クロック信号CLK3は第2クロック信号CLK2おおよそ2水平期間位位相が遅延される。例えば、図9のように第1シフトレジスタ部11で、第1クロック信号(CLK1)は第1ゲートクロック(GCLK1)に当たり、第2クロック信号(CLK2)は第3ゲートクロック(GCLK3)に当たり、第3クロック信号(CLK3)は第5ゲートクロック(GCLK5)に当たる。同一の方式で第nシフトレジスタ部(1n)で、第1クロック信号(CLK1)は第5ゲートクロック(GCLK5)に当たり、第2クロック信号(CLK2)は第2ゲートクロック(GCLK2)に当たり、第3クロック信号(CLK3)は第4ゲートクロックGCLK4に当たる。
【0021】
シフトレジスタ部(11〜1n)にはターンオンレベルの第1直流駆動電圧(EVSS)とターンオフレベルの第2直流駆動電圧(EVDD)が入力される。第1シフトレジスタ部11は別途のスタート電圧(VST)の入力を受け動作され、第2乃至第nシフトレジスタ部(12〜1n)それぞれは直前の段のスキャンパルス(g1〜gn−1)をスタート電圧で入力を受け動作される。第1シフトレジスタ部11に入力されるスタート電圧(VST)は図9のように第3クロック信号(CLK3)すなわち、第5ゲートクロック(GCLK5)に同期される。
【0022】
選択ブロック2は複数の選択部(21〜2n)を含む。選択部(21〜2n))にはターンオンレベルの第1直流駆動電圧(EVSS)とターンオフレベルの第2直流駆動電圧(EVDD)が入力される。選択部(21〜2n)はシフトレジスタ部(11〜1n)の出力端にそれぞれ接続されシフトレジスタ部(11〜1n)スキャンパルス(g1〜gnを入力を受ける。選択部(21〜2n)には第3クロック信号(CLK3)が入力される。第1選択部21に入力される第3クロック信号(CLK3)は第5ゲートクロック(GCLK5)に当たり、第2選択部22に入力される第3クロック信号(CLK3)は第1ゲートクロック(GCLK1)に当たり、第n−1選択部2n−1に入力される第3クロック信号(CLK3)は第3ゲートクロック(GCLK3)に当たり、第n選択部(2n)に入力される第3クロック信号(CLK3)は第4ゲートクロックGCLK4に当たる。
【0023】
選択部(21〜2n)は選択信号(SEL)と、第1共通制御信号(SEB) 及び第2共通制御信号(SE)を共通で入力を受ける。選択信号(SEL)は 2D映像構成時にターンオンレベルで入力され、3D映像構成時にターンオフレベルで入力される。選択部(21〜2n)はターンオンレベルの選択信号(SEL)に応答してスキャンパルスg1〜スキャンパルスgnをそれぞれの第1出力ノード(NA)に印加して第1出力ノード(NA)を順次ターンオンレベルでセット(set)させることと共に第3クロック信号(CLK3)をそれぞれの第2出力ノード(NB)に印加して第2出力ノード(NB)を順次ターンオンレベルでセットさせる。選択部(21〜2n)はターンオフレベルの選択信号(SEL)に応答し第1共通制御信号(SEB)によって第1出力ノード(NA)を共にターンオンレベルでセットさせることと共に第2共通制御信号(SE)によって第2出力ノード(NB)を共にターンオンレベルでセットさせる。
【0024】
バッファーブロック3は複数のバッファー部(31〜3n)を含む。バッファー部(31〜3n)にはターンオンレベルの第1直流駆動電圧(EVSS)とターンオフレベルの第2直流駆動電圧(EVDD)が入力される。バッファー部(31〜3n)それぞれは第1及び第2出力ノード(NA、NB)を通じて選択ブロック2の選択部(21〜2n)に1対1に接続される。バッファー部(31〜3n)それぞれは第1出力ノード(NA)がターンオンレベルでセットされた直後第2出力ノード(NB)がターンオンレベルでセットされる直前までエミッションパルスをはターンオフレベルで発生し第2出力ノード(NB)がターンオンレベルでセットされた直後エミッションパルスをターンオンレベルで発生する。
【0025】
図4は選択ブロック2に含まれた複数の選択部(21〜2n)の内いずれか一つを詳しく示す。図4で、'gout'はスキャンパルスg1〜スキャンパルスgn中いずれか一つを指示する。
【0026】
図4を参照すると、選択部はP−typeで構成される複数のTFT(T20〜T25)を備える。
【0027】
第20TFT(T20)は選択信号(SEL)の入力端に接続されたゲート電極、スキャンパルス(gout)の入力端に接続されたソース電極、第1出力ノード(NA)に接続されたドレーン電極を備える。第20TFT(T20)は選択信号(SEL)によってスキャンパルス(gout)の入力端と第1出力ノード(NA)の間の電流パスをスイッチングする。
【0028】
第21TFT(T21)は選択信号(SEL)の入力端に接続されたゲート電極、第3クロック信号(CLK3)の入力端に接続されたソース電極、第2出力ノード(NB)に接続されたドレーン電極を備える。第21TFT(T21)は選択信号(SEL)によって第3クロック信号(CLK3)の入力端と第2出力ノード(NB)の間の電流パスをスイッチングする。
【0029】
第22TFT(T22)は第1共通制御信号(SEB)の入力端に接続されたゲート電極、第1出力ノード(NA)に接続されたソース電極、第1直流駆動電圧(EVSS)の入力端に接続されたドレーン電極を備える。第22TFT(T22)は第1共通制御信号(SEB)によって第1出力ノード(NA)と第1直流駆動電圧(EVSS)の入力端の間の電流パスをスイッチングする
【0030】
第23TFT(T23)は第1共通制御信号(SEB)の入力端に接続されたゲート電極、第2直流駆動電圧(EVDD)の入力端に接続されたソース電極、第2出力ノード(NB)に接続されたドレーン電極を備える。第23TFT(T23)は第1共通制御信号(SEB)によって第2直流駆動電圧(EVDD)の入力端と第2出力ノード(NB)の間の電流パスをスイッチングする。
【0031】
第24TFT(T24)は第2共通制御信号(SE)の入力端に接続されたゲート電極、第2直流駆動電圧(EVDD)の入力端に接続されたソース電極、第1出力ノード(NA)に接続されたドレーン電極を備える。第24TFT(T24)は第2共通制御信号(SE)によって第2直流駆動電圧(EVDD)の入力端と第1出力ノード(NA)の間の電流パスをスイッチングする。
【0032】
第25TFT(T25)は第2共通制御信号(SE)の入力端に接続されたゲート電極、第2出力ノード(NB)に接続されたソース電極、第1直流駆動電圧(EVSS)の入力端に接続されたドレーン電極を備える。第25TFT(T25)は第2共通制御信号(SE)によって第2出力ノード(NB)と第1直流駆動電圧(EVSS)の入力端の間の電流パスをスイッチングする。
【0033】
このような選択部の動作を図5乃至図7を結付して説明すると次のようである。
【0034】
図5のように 2D映像を構成するための2Dモードで、選択信号(SEL)はターンオンレベル(Low)で入力され、第1及び第2共通制御信号(SEB、SE)はターンオフレベル(High)で入力される。2Dモードで第20TFT(T20)と第21TFT(T21)はターンオンされ、第22TFT(T22)乃至第25TFT(T25)はターンオフされる。
【0035】
このようなTFT(T20〜T25)のスイッチング動作を通じて第1出力ノード(NA)はスキャンパルス(gout)によってターンオンレベルでセットされ、第2出力ノード(NB)は第3クロック信号(CLK3)によってターンオンレベルでセットされる。その結果、バッファーブロック3を通じて発生されるエミッションパルス(EM1〜EMn)は図6のように第1出力ノード(NA)がスキャンパルス(gout)によってセットされる時ターンオフレベル(High)でライジング(rising)された後、このターンオフレベル(High)を第2出力ノード(NB)が第3クロック信号(CLK3)によってセットされる直前まで維持する。そして、エミッションパルス(EM1〜EMn)は第2出力ノード(NB)が第3クロック信号(CLK3)によってセットされる時ターンオンレベル(Low)でフォーリング(falling)された後、このターンオンレベル(Low)をおおよそ1フレーム間維持する。第3クロック信号(CLK3)は第1クロック信号(CLK1)に同期されるスキャンパルス(gout)4水平期間遅延され入力されるので、エミッションパルスは4水平期間(4H)位ターンオフレベル(High)を維持する。スキャンパルス(gout)と第3クロック信号(CLK3)はそれぞれ選択部(21〜2n)に順次1水平期間ずつ遅延され入力されるので、隣り合うエミッションパルスのターンオフレベル(High)は3水平期間(3H)位ずつオーバーラップ(overlap)される。エミッションパルスがターンオフレベル(High)に発生される区間はデータのアドレッシング区間(Addressing)に対応され、エミッションパルスがターンオンレベル(Low)に発生される区間は発光区間(Emission)に対応される。このように、2Dモードでは第1出力ノード(NA)が順次セットされ、また、第2出力ノード(NB)が順次セットされるのでバッファーブロック3を通じて発生されるエミッションパルス(EM1〜EMn)は1水平期間ずつ順次で位相がシフトされ順次発光を実行することができるようになる。
【0036】
一方、図5のように 3D映像を構成するための3Dモードで、選択信号(SEL)はターンオフレベル(High)で入力される。第1共通制御信号(SEB)は第1出力ノード(NA)をセットさせるための第1区間(P1)ターンオンレベル(Low)で入力され、第2出力ノード(NB)をセットさせるための第3区間(P3)、第1区間(P1)と第3区間(P3)の間の第2区間(P2)、及び第3区間以後の第4区間(P4)それぞれにおいてターンオフレベル(High)で入力される。第2共通制御信号(SE)は第2出力ノード(NB)をセットさせるための第3区間(P3)ターンオンレベル(Low)で入力され、第1出力ノード(NA)をセットさせるための第1区間(P1)、第1区間(P1)と第3区間(P3)の間の第2区間(P2)、及び第3区間以後の第4区間(P4)それぞれにおいてターンオフレベル(High)で入力される。3Dモードで第20TFT(T20)及び第21TFT(T21)は第1乃至第4区間(P1〜P4)で継続しターンオフになる。第1区間(P1)で第22TFT(T22)と第23TFT(T23)はターンオンされ、第24TFT(T24)と第25TFT(T25)はターンオフされる。第3区間(P3)で第22TFT(T22)と第23TFT(T23)はターンオフされ、第24TFT(T24)と第25TFT(T25)はターンオンされる。第2区間P2と第4区間P4で、第22TFT(T22)乃至第25TFT(T25)は全てターンオフされる。
【0037】
このようなTFT(T20〜T25)のスイッチング動作を通じて第1出力ノード(NA)は第1共通制御信号(SEB)によって第1区間(P1)ターンオンレベルでセットされ、第2出力ノード(NB)は第2共通制御信号(SE)によって第3区間(P3)ターンオンレベルでセットされる。その結果、バッファーブロック3を通じて発生されるエミッションパルス(EM1〜EMn)は図7のように第1出力ノード(NA)が第1共通制御信号(SEB)によってセットされる時ターンオフレベル(High)でライジング(rising)された後、このターンオフレベル(High)を第2出力ノード(NB)が第2共通制御信号(SE)によってセットされる直前まで維持する。そして、エミッションパルス(EM1〜EMn)は第2出力ノード(NB)が第2共通制御信号(SE)によってセットされる時ターンオンレベル(Low)でフォーリング(falling)された後、このターンオンレベル(Low)をおおよそ一フレーム(1F)間維持する。第1及び第2共通制御信号(SEB、SE)はすべての選択部に同タイミングに入力されるので、エミッションパルス(EM1〜EMn)は共におおよそ1フレームを周期でターンオフレベル(High)とターンオンレベル(Low)を繰り返すようになる。エミッションパルスがターンオフレベル(High)で発生される第1及び第2区間(P1、P2)は左目映像データまたは右目映像データが画素に順次アドレッシングされる区間に対応され、エミッションパルスがターンオンレベル(Low)で発生される第3及び第4区間(P3、P4)はアドレッシング完了した左目映像データまたは右目映像データによって画素が共に発光する区間に対応される。このように、3Dモードでは第1出力ノード(NA)が共にセットされまた、第2出力ノード(NB)が共にセットされるのでバッファー部(31〜3n)を通じて発生されるエミッションパルス(EM1〜EMn)は位相遅延なしに同時発光を実行する。
【0038】
図8は互いに従属的に接続された第1シフトレジスタ部11、第1選択部21及び第1バッファー部31の具体的な回路を示す。
【0039】
第1シフトレジスタ部11は P−typeで構成される複数のTFT(T10〜T19)と、複数のキャパシター(C10〜C12)を備える。
【0040】
第10TFT(T10)はスタート電圧(VST)の入力端にダイオードコネクション(diode-connection) されるように接続されたゲート電極とドレーン電極、第11TFT(T11)のドレーン電極に接続されたソース電極を備える。第11TFT(T11)は第3クロック信号(CLK3)の入力端に接続されたゲート電極、Qノードに接続されたソース電極、第10TFT(T10)のソース電極に接続されたドレーン電極を備える。第12TFT(T12)はQBノードに接続されたゲート電極、第13TFT(T13)のドレーン電極に接続されたソース電極、Qノードに接続されたドレーン電極を備える。第13TFT(T13)は QBノードに接続されたゲート電極、第2直流駆動電圧(EVDD)の入力端に接続されたソース電極、第12TFT(T12)のソース電極に接続されたドレーン電極を備える。第14TFT(T14)は第2クロック信号(CLK2)の入力端に接続されたゲート電極、第15TFT(T15)のドレーン電極に接続されたソース電極、第1直流駆動電圧(EVSS)の入力端に接続されたドレーン電極を備える。第15TFT(T15)は第2クロック信号(CLK2)の入力端に接続されたゲート電極、QBノードに接続されたソース電極、第14TFT(T14)のソース電極に接続されたドレーン電極を備える。第16TFT(T16)はスタート電圧(VST)の入力端に接続されたゲート電極、第17TFT(T17)のドレーン電極に接続されたソース電極、QBノードに接続されたドレーン電極を備える。第17TFT(T17)はスタート電圧(VST)の入力端に接続されたゲート電極、第2直流駆動電圧(EVDD)の入力端に接続されたソース電極、第16TFT(T16)のソース電極に接続されたドレーン電極を備える。 第18TFT(T18)はQノードに接続されたゲート電極、出力端(No11)に接続されたソース電極、第1クロック信号(CLK1)の入力端に接続されたドレーン電極を備える。第19TFT(T19)はQBノードに接続されたゲート電極、第2直流駆動電圧(EVDD)の入力端に接続されたソース電極、出力端(No11)に接続されたドレーン電極を備える。第10キャパシター(C10)はQノードと第2直流駆動電圧(EVDD)の入力端の間に接続される。第11キャパシター(C11)はQBノードと第2直流駆動電圧(EVDD)の入力端の間に接続される。第12キャパシター(C12)はQノードと出力端(No11)の間に接続される。
【0041】
このような第1シフトレジスタ部11の動作を図9を参照して説明すると、次のようである。互いに同期されるスタート電圧(VST)と第3クロック信号(CLK3)が入力されれば、第10、第11TFT(T10、T11)がターンオンされQノードを中間レベルで放電し、第16及び第17TFT(T16、T17)がターンオンされQBノードをはターンオフレベルの第2直流駆動電圧(EVDD)で充電する。引き継いで、スタート電圧(VST)1水平期間遅延された第1クロック信号(CLK1)が入力されれば、Qノードの電位はブスティングされて中間レベルターンオンレベル(EVSS)に低くなる。これによって、第18TFT(T18)はターンオンされて第1クロック信号(CLK1)を第1スキャンパルス(g1)として出力端(No11)に印加する。Qノードの電位は第1クロック信号(CLK1)の入力が終わった時点中間レベルにまた上昇する。引き継いで、第1クロック信号(CLK1)2水平期間遅延された第2クロック信号(CLK2)が入力されれば、第14及び第15TFT(T14、T15)のターンオンによって QBノードはターンオンレベルの第1直流駆動電圧(EVSSS)に放電する。これによって、第19TFT(T19)はターンオンされてターンオフレベルの第2直流駆動電圧(EVDD)を第1スキャンパルス(g1)として出力端(No11)に印加する。QBノードがターンオンレベルの第1直流駆動電圧(EVSSS)で放電する時、第12及び第13TFT(T12、T13)のターンオンによってQノードはターンオフレベルの第2直流駆動電圧(EVDD)で充電される。これによってQノードの電位は中間レベルターンオフレベル(EVDD)に上昇する。第10乃至12キャパシター(C10〜C12)は出力端(No11)に印加される第1スキャンパルス(g1)の出力波形を安定化させる機能をする。
【0042】
第1選択部21は図4で説明したことと実質的に同一の。
【0043】
第1バッファー部31はP−typeで構成される複数のTFT(T30〜T39)と、複数のキャパシター(C30、C31)を備える。
【0044】
第30TFT(T30)は第1選択部21の第2出力ノード(NB)に接続されたゲート電極、EQノードに接続されたソース電極、第1直流駆動電圧(EVSSS)の入力端に接続されたドレーン電極を備える。第31TFT(T31)は第1選択部21の第1出力ノード(NA)に接続されたゲート電極、EQBノードに接続されたソース電極、第1直流駆動電圧(EVSSS)の入力端に接続されたドレーン電極を備える。第32TFT(T32)はEQBノードに接続されたゲート電極、第33TFT(T33)のドレーン電極に接続されたソース電極、EQノードに接続されたドレーン電極を備える。第33TFT(T33)はEQBノードに接続されたゲート電極、第2直流駆動電圧(EVDD)の入力端に接続されたソース電極、第32TFT(T32)のソース電極に接続されたドレーン電極を備える。第34TFT(T34)は出力端(No31)に接続されたゲート電極、EQノードに接続されたソース電極、第1直流駆動電圧(EVSSS)の入力端に接続されたドレーン電極を備える。第35TFT(T35)は第1選択部21の第2出力ノード(NB)に接続されたゲート電極、第2直流駆動電圧(EVDD)の入力端に接続されたソース電極、EQBノードに接続されたドレーン電極を備える。第36TFT(T36)は出力端(No31)に接続されたゲート電極、第38TFT(T38)と第39TFT(T39)に共通接続されるソース電極、第1直流駆動電圧(EVSSS)の入力端に接続されたドレーン電極を備える。第37TFT(T37)はEQノードに接続されたゲート電極、出力端(No31)に接続されたソース電極、第1直流駆動電圧(EVSSS)の入力端に接続されたドレーン電極を備える。第38TFT(T38)はEQBノードに接続されたゲート電極、第36TFT(T36)のソース電極に接続されたソース電極、 出力端(No31)に接続されたドレーン電極を備える。第39TFT(T39)はEQBノードに接続されたゲート電極、第2直流駆動電圧(EVDD)の入力端に接続されたソース電極、第36TFT(T36)のソース電極に接続されたドレーン電極を備える。第30キャパシター(C30)は第2直流駆動電圧(EVDD)の入力端とEQBノードの間に接続され、第31キャパシター(C31)はEQノードと出力端(No31)の間に接続される。
【0045】
このような第1バッファー部31の動作を図9及び図10を参照して説明すると次のようである。
【0046】
先ず、2Dモードでの第1バッファー部31の動作を図9を参照して説明する。
【0047】
第1クロック信号(CLK1)に同期される第1スキャンパルス(g1)によって第1出力ノード(NA)がターンオンレベルでセットになれば、第31TFT(T31)はターンオンされてEQBノードをターンオンレベルの第1直流駆動電圧(EVSS)で放電する。これによって第38及び第39 TFT(T38、T39)はターンオンされターンオフレベルの第2直流駆動電圧(EVDD)を出力端(No31)に印加することで第1エミッションパルス(EM1)をライジングさせる。この時、第32及び第33TFT(T32、T33)もターンオンされてEQノードをはターンオフレベルの第2直流駆動電圧(EVDD)で充電することで、第37TFT(T37)をはターンオフさせる。第1エミッションパルス(EM1)は第2出力ノード(NB)がターンオンレベルでセットされるまでターンオフレベルの第2直流駆動電圧(EVDD)で維持される。
【0048】
続いて、第1クロック信号(CLK1)4水平期間(4H)位遅延された第3クロック信号(CLK3)によって第2出力ノード(NB)がターンオンレベルでセットになれば、第30TFT(T30)はターンオンされてEQノードをターンオンレベルの第1直流駆動電圧(EVSS)で放電する。これによって第37TFT(T37)はターンオンされてターンオンレベルの第1直流駆動電圧(EVSS)を出力端(No31)に印加することで第1エミッションパルス(EM1)をフォーリングさせる。この時、第35TFT(T35)もターンオンされてEQBノードをはターンオフレベルの第2直流駆動電圧(EVDD)で充電することで、第38及び第39TFT(T38、T39)をはターンオフさせる。第34TFT(T34)は出力端(No31)の電位がターンオンレベルでフォーリングされる時点ターンオンされて第1エミッションパルス(EM1)をおおよそ一フレーム間ターンオンレベルの第1直流駆動電圧(EVSS)で維持させる。第36TFT(T36)は出力端(No31)の電位がターンオンレベルにフォーリングされる時点でターンオンされて第38TFT(T38)と第39TFT(T39)の間にターンオンレベルの第1直流駆動電圧(EVSS)を印加する。第30及び第31キャパシター(C30、C31)は出力端(No31)に印加される第1エミッションパルス(EM1)の出力波形を安定化させる。図9に示された第2エミッションパルス(EM2)は第1バッファー部31の下に配置された第2バッファー部(32)で発生される信号として、第1エミッションパルス(EM1)1水平期間遅延され発生される。
【0049】
次に、3Dモードでの第1バッファー部31の動作を図10を参照して説明する。
【0050】
第1共通制御信号(SEB)によって第1区間(P1)で第1出力ノード(NA)がターンオンレベルでセットされれば、第31TFT(T31)はターンオンされてEQBノードをターンオンレベルの第1直流駆動電圧(EVSS)で放電する。これによって第38及び第39TFT(T38、T39)はターンオンされてターンオフレベルの第2直流駆動電圧(EVDD)を出力端(No31)に印加することで第1エミッションパルス(EM1)をライジングさせる。この時、第32及び第33TFT(T32、T33)もターンオンされてEQノードをはターンオフレベルの第2直流駆動電圧(EVDD)で充電することで、第37TFT(T37)をはターンオフさせる。 第1エミッションパルス(EM1)は第2区間(P2)間ターンオフレベルの第2直流駆動電圧(EVDD)で維持される。
【0051】
続いて、第2共通制御信号(SE)によって第3区間(P3)で第2出力ノード(NB)がターンオンレベルでセットされれば、第30TFT(T30)はターンオンされてEQノードをターンオンレベルの第1直流駆動電圧(EVSS)で放電する。これによって第37TFT(T37)はターンオンされてターンオンレベルの第1直流駆動電圧(EVSS)を出力端(No31)に印加することで第1エミッションパルス(EM1)をフォーリングさせる。この時、第35TFT(T35)もターンオンされてEQBノードをはターンオフレベルの第2直流駆動電圧(EVDD)で充電することで、第38及び第39TFT(T38、T39)をはターンオフさせる。第34TFT(T34)は出力端(No31)の電位がターンオンレベルにライジングされる時点ターンオンされて第1エミッションパルス(EM1)を第4区間(P4)内にもターンオンレベルの第1直流駆動電圧(EVSS)で維持させる。 第36TFT(T36)は出力端(No31)の電位がターンオンレベルでライジングされる時点ターンオンされて第38TFT(T38)と第39TFT(T39)の間にターンオンレベルの第1直流駆動電圧(EVSS)を印加する。第30及び第31キャパシター(C30、C31)は出力端(No31)に印加される第1エミッションパルス(EM1)の出力波形を安定化させる。図10に示された第2エミッションパルス(EM2)は第1バッファー部31の下に配置された第2バッファー部(32)で発生される信号として、第1エミッションパルス(EM1)と共に発生される。
【0052】
図11乃至図13は本発明の実施の形態に係る有機発光ダイオード表示装置を示す。
【0053】
図11及び図12を参照すると、本発明の実施の形態に係る有機発光ダイオード表示装置は画素(P)がマトリックス形態に配列される表示パネル50と、 データライン54を駆動させるためのデータドライバ52と、ゲートラインを駆動させるためのゲートドライバ53と、ドライバ(52、53)の動作を制御する制御回路51を備える。有機発光ダイオード表示装置は3D映像を構成するための液晶シャッター眼鏡60をさらに備える。
【0054】
表示パネル50には複数のデータライン54とゲートラインが互いに交差されてその交差領域ごとに画素(P)が配置される。ゲートラインは複数のスキャンライン55と複数のエミッションライン56を含む。画素(P)それぞれは第1駆動電圧(Vdd)、第2駆動電圧(Vss)、第3駆動電圧(Vref)を供給受ける。画素(P)それぞれは駆動電流によって発光する有機発光ダイオードと、ソース-ゲートの間電圧によって駆動電流を制御する駆動TFTと、スキャンライン55に接続された少なくとも一つ以上のスイッチTFTと、エミッションライン56に接続されたエミッションTFTと、少なくとも一つのストレージ キャパシターを備えることがある。
【0055】
制御回路51は外部入力されるデジタルビデオデータ(DATA)を表示パネル50の解像度に合うように再整列しデータドライバ52に供給する。 また、制御回路51は垂直同期信号(Vsync)、水平同期信号(Hsync)、ドットクロック信号(DCLK)及びデータイネーブル信号(DE) などのタイミング信号に基礎しデータドライバ52の動作タイミングを制御するためのデータ制御信号(DDC)と、ゲートドライバ53の動作タイミングを制御するためのゲート制御信号(GDC)を発生する。ゲート制御信号(GDC)はゲートスタートパルス(VST)とゲートクロック(GCLK1〜GCLK5)を含む。
【0056】
制御回路51は3D映像構成時には、デジタルビデオデータ(DATA)を、左目映像を構成するための左目データ(L)と右目映像を構成するための右目データ(R)で分離した後データドライバ52に供給する。制御回路51は3D映像構成時には、液晶シャッター眼鏡60のシャッター(STL、STR)を制御するためのシャッター制御信号(CST)を発生する。制御回路51は3D映像構成時には、フレーム周波数を入力フレーム周波数のN(Nは2以上の正の整数)倍で遞倍しN倍速フレーム周波数を基準で制御信号(DDC、GDC、CST)を発生させればよい。ここで、入力フレーム周波数はPAL(Phase Alternate Line) 方式で50HzでありNTSC(National Television Standards Committee) 方式で60Hzである。制御回路51は2D映像構成時には、ターンオンレベルの選択信号(SEL)を発生し、3D映像構成時には、ターンオフレベルの選択信号(SEL)を発生する。
【0057】
データドライバ52はデータ制御信号(DDC)によって制御回路51で入力されるデータ(DATA)をアナログデータ電圧(以下、データ電圧と称する)に変換しデータライン14に供給する。
【0058】
ゲートドライバ53は図2乃至図10を通じて説明したシフトレジスタブロック1、選択ブロック2及びバッファーブロック3を備える。シフトレジスタブロック1はゲート制御信号(GDC)によってスキャンパルスを発生してスキャンライン55に供給する。選択ブロック2は選択信号(SEL)によってバッファーブロック3の動作を制御する。バッファーブロック3は選択ブロック2の出力によってエミッションパルスを発生しエミッションライン56に供給する。ゲートドライバ53はGIP(Gate In Panel) 方式に従って画素のTFTと同一の工程で表示パネル50の非表示領域に形成される。
【0059】
液晶シャッター眼鏡60は電気的に個別制御される左目シャッター(STL)と右目シャッター(STR)を備える。左目シャッター(STL)と右目シャッター(STR)それぞれは第1透明基板、第1透明基板上に形成された第1透明電極、第2透明基板、第2透明基板上に形成された第2透明電極、第1及び第2透明基板の間に形成された液晶層を含む。第1透明電極には基準電圧が供給され第2透明電極にはON/OFF電圧が供給される。左目シャッター(STL)と右目シャッター(STR)それぞれはシャッター制御信号(CST)に応答し第2透明電極にON電圧が供給される時には表示パネル50の光を透過させる一方、第2透明電極にOFF電圧が供給される時には表示パネル50の光を遮断する。
【0060】
シャッター制御信号送信部58は制御回路51に接続され、制御回路51入力されるシャッター制御信号(CST)を有線/無線インターフェースを通じてシャッター制御信号受信部62に伝送する。シャッター制御信号受信部62は液晶シャッター眼鏡60に設置され有線/無線インターフェースを通じてシャッター制御信号(CST)を受信し、シャッター制御信号(CST)によって液晶シャッター眼鏡60の左目シャッター(STL)と右目シャッター(STR)を交互に開閉する。シャッター制御信号(CST)が第1論理値でシャッター制御信号受信部62に入力される時(すなわち、左目映像が表示される時)、左目シャッター(STL)の第2透明電極にON電圧が供給される一方に右目シャッター(STR)の第2透明電極にOFF電圧が供給される。シャッター制御信号(CST)が第2論理値でシャッター制御信号受信部62に入力される時(すなわち、右目映像が表示される時)、左目シャッター(STL)の第2透明電極にOFF電圧が供給される一方に右目シャッター(STR)の第2透明電極にON電圧が供給される。結果的に、液晶シャッター眼鏡60の左目シャッター(STL)は左目映像が表示される期間で開放され、液晶シャッター眼鏡60の右目シャッター(STR)は右目映像が表示される期間で開放される。
【0061】
図13は本発明の実施の形態に係る有機発光ダイオード表示装置を通じて3D映像を実現する例を示す。
【0062】
図13を参照すると、本発明に係る有機発光ダイオード表示装置は左目映像のアドレッシング期間の間ゲートドライバを通じてスキャンラインを順次駆動しデータ電圧を画素に全て充電した後、左目映像の発光期間の間ゲートドライバを通じてエミッションラインを同時駆動し画素を同時発光させる。そして、左目映像の発光期間で液晶シャッター眼鏡の左目シャッター(STL)を開放し、画素入射される左目映像の供給を受ける。左目表示期間で液晶シャッター眼鏡の右目シャッター(STR)は閉鎖される。
【0063】
そして、本発明に係る有機発光ダイオード表示装置は右目映像のアドレッシング期間の間ゲートドライバを通じてスキャンラインを順次駆動しデータ電圧を画素に全て充電した後、右目映像の発光期間の間ゲートドライバを通じてエミッションラインを同時駆動し画素を同時発光させる。そして、右目映像の発光期間で液晶シャッター眼鏡の右目シャッター(STR)を開放し、画素入射される右目映像の供給を受ける。右目表示期間で液晶シャッター眼鏡の左目シャッター(STL)は閉鎖される。
【0064】
一方、本発明の実施の形態に係る有機発光ダイオード表示装置は2D映像構成時にはゲートドライバを通じて図1の(A)のようにに順次アドレッシング及び順次発光を実現する。
【0065】
以上説明した内容を通じて当業者なら本発明の技術思想を逸脱しない範囲内で多様な変更及び修正が可能であることが分かる。本発明の実施の形態ではゲートドライバのTFTがP−typeのポリシリコンを含む場合を例で挙げたが、本発明の技術的思想は以外にもアモルファスシリコンまたはオキサイド シリコン等を含む場合にもそのまま及ぶ。したがって、本発明は詳細な説明に記載した内容に限定されるのではなく特許請求の範囲によって決められなければならないはずである。
【特許請求の範囲】
【請求項1】
カスケード接続された複数のシフトレジスタ部を含み、スタート電圧と第1クロック信号、第2クロック信号及び第3クロック信号に応答して1水平期間ずつ位相がシフトされるスキャンパルスを出力するシフトレジスタブロックと、
前記シフトレジスタ部にそれぞれ接続され前記スキャンパルスと前記第3クロック信号の入力を受け、ターンオンレベルの選択信号に応答して前記スキャンパルスをそれぞれの第1出力ノードに印加し第1出力ノードを順次ターンオンレベルでセットさせると共に前記第3クロック信号をそれぞれの第2出力ノードに印加し第2出力ノードを順次ターンオンレベルでセットさせる一方、ターンオフレベルの前記選択信号に応答して第1共通制御信号によって前記第1出力ノードを共にターンオンレベルでセットさせると共に第2共通制御信号によって前記第2出力ノードを共にターンオンレベルでセットさせる複数の選択部を含む選択ブロックと、
前記選択部にそれぞれ接続され前記第1出力ノードがセットされた直後から前記第2出力ノードがセットされる直前までエミッションパルスをターンオフレベルで発生し、前記第2出力ノードがセットされた直後から前記エミッションパルスをターンオンレベルで発生する複数のバッファー部を含むバッファーブロックを備えることを特徴とするゲートドライバ。
【請求項2】
前記第1乃至第3クロック信号は1水平期間ずつ位相がシフトされる5相のゲートクロック内で選択され、
前記第1クロック信号は対応するシフトレジスタ部のスキャンパルスと位相が同期され、前記第2クロック信号は前記第1クロック信号と2水平期間位相が遅延され、
前記第3クロック信号は第2クロック信号と2水平期間位相が遅延されることを特徴とする請求項1記載のゲートドライバ。
【請求項3】
前記選択信号は2D映像構成時にはターンオンレベルで入力され、3D映像構成時にはターンオフレベルで入力されることを特徴とする請求項1記載のゲートドライバ。
【請求項4】
前記2D映像構成時には前記第1及び第2共通制御信号はターンオフレベルで入力され、
前記3D映像構成時には、
前記第1共通制御信号は前記第1出力ノードをセットさせるための第1区間においてターンオンレベルで入力され、前記第2出力ノードをセットさせるための第3区間、前記第1区間と前記第3区間の間の第2区間、及び前記第3区間以後の第4区間それぞれにおいてターンオフレベルで入力され、
第2共通制御信号は前記第3区間ターンオンレベルで入力され、前記第1区間、前記第2区間、及び前記第4区間それぞれにおいてターンオフレベルで入力されることを特
徴とする請求項3記載のゲートドライバ。
【請求項5】
前記選択部それぞれは、
前記選択信号によって前記スキャンパルスの入力端と前記第1出力ノードの間の電流パスをスイッチングする第1TFTと、
前記選択信号によって前記第3クロック信号の入力端と前記第2出力ノードの間の電流パスをスイッチングする第2TFTと、
前記第1共通制御信号によって前記第1出力ノードとターンオンレベルの第1直流駆動電圧の入力端の間の電流パスをスイッチングする第3TFTと、
前記第1共通制御信号によってターンオフレベルの第2直流駆動電圧の入力端と前記第2出力ノードの間の電流パスをスイッチングする第4TFTと、
前記第2共通制御信号によって前記第2直流駆動電圧の入力端と前記第1出力ノードの間の電流パスをスイッチングする第5TFTと、
前記第2共通制御信号によって前記第2出力ノードと前記第1直流駆動電圧の入力端の間の電流パスをスイッチングする第6TFTを備えることを特徴とする請求項4記載のゲートドライバ。
【請求項6】
前記エミッションパルスは、前記1及び第2区間においてターンオフレベルで発生され、前記第3及び第4区間においてターンオンレベルで発生されることを特徴とする請求項4記載のゲートドライバ。
【請求項7】
複数のスキャンラインとエミッションラインに接続された複数の画素を含む表示パネルと、
前記スキャンラインにスキャンパルスを供給し前記エミッションラインにエミッションパルスを供給するゲートドライバを備え、
前記ゲートドライバは、
カスケード接続された複数のシフトレジスタ部を含み、スタート電圧と第1クロック信号、第2クロック信号及び第3クロック信号に応答して1水平期間ずつ位相がシフトされるスキャンパルスを出力するシフトレジスタブロックと、
前記シフトレジスタ部にそれぞれ接続され前記スキャンパルスと前記第3クロック信号の入力を受け、ターンオンレベルの選択信号に応答して前記スキャンパルスをそれぞれの第1出力ノードに印加し第1出力ノードを順次ターンオンレベルでセットさせると共に前記第3クロック信号をそれぞれの第2出力ノードに印加して第2出力ノードを順次ターンオンレベルでセットさせる一方、ターンオフレベルの前記選択信号に応答して第1共通制御信号によって前記第1出力ノードを共にターンオンレベルでセットさせると共に第2共通制御信号によって前記第2出力ノードを共にターンオンレベルでセットさせる複数の選択部を含む選択ブロックと、
前記選択部にそれぞれ接続され前記第1出力ノードがセットされた直後から前記第2出力ノードがセットされる直前までエミッションパルスをターンオフレベルで発生し、前記第2出力ノードがセットされた直後から前記エミッションパルスをターンオンレベルで発生する複数のバッファー部を含むバッファーブロックを備えることを特徴とする有機発光ダイオード表示装置。
【請求項8】
前記第1乃至第3クロック信号は1水平期間ずつ位相がシフトされる5相のゲートクロック内で選択され、
前記第1クロック信号は対応するシフトレジスタ部のスキャンパルスと位相が同期され、前記第2クロック信号は前記第1クロック信号と2水平期間位相が遅延され、前記第3クロック信号は第2クロック信号と2水平期間位相が遅延されることを特徴とする請求項7記載の有機発光ダイオード表示装置。
【請求項9】
前記選択信号は2D映像構成時にはターンオンレベルで入力され、3D映像構成時にはターンオフレベルで入力されることを特徴とする請求項7記載の有機発光ダイオード表示装置。
【請求項10】
前記2D映像構成時には前記第1及び第2共通制御信号はターンオフレベルで入力され、
前記3D映像構成時には、
前記第1共通制御信号は前記第1出力ノードをセットさせるための第1区間においてターンオンレベルで入力され、前記第2出力ノードをセットさせるための第3区間、前記第1区間と前記第3区間の間の第2区間、及び前記第3区間以後の第4区間それぞれにおいてターンオフレベルで入力され、
第2共通制御信号は前記第3区間ターンオンレベルで入力され、前記第1区間、前記第2区間、及び前記第4区間それぞれにおいてターンオフレベルで入力されることを特徴とする請求項9記載の有機発光ダイオード表示装置。
【請求項11】
前記エミッションパルスは、 前記第1及び第2区間においてターンオフレベルで発生され、前記第3及び第4区間においてターンオンレベルで発生されることを特徴とする請求項10記載の有機発光ダイオード表示装置。
【請求項12】
前記選択部それぞれは、
前記選択信号によって前記スキャンパルスの入力端と前記第1出力ノードの間の電流パスをスイッチングする第20TFTと、
前記選択信号によって前記第3クロック信号の入力端と前記第2出力ノードの間の電流パスをスイッチングする第21TFTと、
前記第1共通制御信号によって前記第1出力ノードとターンオンレベルの第1直流駆動電圧の入力端の間の電流パスをスイッチングする第22TFTと、
前記第1共通制御信号によってターンオフレベルの第2直流駆動電圧の入力端と前記第2出力ノードの間の電流パスをスイッチングする第23TFTと、
前記第2共通制御信号によって前記第2直流駆動電圧の入力端と前記第1出力ノードの間の電流パスをスイッチングする第24TFTと、
前記第2共通制御信号によって前記第2出力ノードと前記第1直流駆動電圧の入力端の間の電流パスをスイッチングする第25TFTを備えることを特徴とする請求項10記載の有機発光ダイオード表示装置。
【請求項13】
前記第1及び第2区間は前記3D映像を構成するための左目映像データまたは右目映像データが前記画素に順次アドレッシングされる区間に対応し、
前記第3及び第4区間はアドレッシング完了した前記左目映像データまたは右目映像データによって前記画素が共に発光する区間に対応することを特徴とする請求項10記載の有機発光ダイオード表示装置。
【請求項14】
前記ゲートドライバは前記表示パネルの非表示領域に形成されることを特徴とする請求項7記載の有機発光ダイオード表示装置。
【請求項1】
カスケード接続された複数のシフトレジスタ部を含み、スタート電圧と第1クロック信号、第2クロック信号及び第3クロック信号に応答して1水平期間ずつ位相がシフトされるスキャンパルスを出力するシフトレジスタブロックと、
前記シフトレジスタ部にそれぞれ接続され前記スキャンパルスと前記第3クロック信号の入力を受け、ターンオンレベルの選択信号に応答して前記スキャンパルスをそれぞれの第1出力ノードに印加し第1出力ノードを順次ターンオンレベルでセットさせると共に前記第3クロック信号をそれぞれの第2出力ノードに印加し第2出力ノードを順次ターンオンレベルでセットさせる一方、ターンオフレベルの前記選択信号に応答して第1共通制御信号によって前記第1出力ノードを共にターンオンレベルでセットさせると共に第2共通制御信号によって前記第2出力ノードを共にターンオンレベルでセットさせる複数の選択部を含む選択ブロックと、
前記選択部にそれぞれ接続され前記第1出力ノードがセットされた直後から前記第2出力ノードがセットされる直前までエミッションパルスをターンオフレベルで発生し、前記第2出力ノードがセットされた直後から前記エミッションパルスをターンオンレベルで発生する複数のバッファー部を含むバッファーブロックを備えることを特徴とするゲートドライバ。
【請求項2】
前記第1乃至第3クロック信号は1水平期間ずつ位相がシフトされる5相のゲートクロック内で選択され、
前記第1クロック信号は対応するシフトレジスタ部のスキャンパルスと位相が同期され、前記第2クロック信号は前記第1クロック信号と2水平期間位相が遅延され、
前記第3クロック信号は第2クロック信号と2水平期間位相が遅延されることを特徴とする請求項1記載のゲートドライバ。
【請求項3】
前記選択信号は2D映像構成時にはターンオンレベルで入力され、3D映像構成時にはターンオフレベルで入力されることを特徴とする請求項1記載のゲートドライバ。
【請求項4】
前記2D映像構成時には前記第1及び第2共通制御信号はターンオフレベルで入力され、
前記3D映像構成時には、
前記第1共通制御信号は前記第1出力ノードをセットさせるための第1区間においてターンオンレベルで入力され、前記第2出力ノードをセットさせるための第3区間、前記第1区間と前記第3区間の間の第2区間、及び前記第3区間以後の第4区間それぞれにおいてターンオフレベルで入力され、
第2共通制御信号は前記第3区間ターンオンレベルで入力され、前記第1区間、前記第2区間、及び前記第4区間それぞれにおいてターンオフレベルで入力されることを特
徴とする請求項3記載のゲートドライバ。
【請求項5】
前記選択部それぞれは、
前記選択信号によって前記スキャンパルスの入力端と前記第1出力ノードの間の電流パスをスイッチングする第1TFTと、
前記選択信号によって前記第3クロック信号の入力端と前記第2出力ノードの間の電流パスをスイッチングする第2TFTと、
前記第1共通制御信号によって前記第1出力ノードとターンオンレベルの第1直流駆動電圧の入力端の間の電流パスをスイッチングする第3TFTと、
前記第1共通制御信号によってターンオフレベルの第2直流駆動電圧の入力端と前記第2出力ノードの間の電流パスをスイッチングする第4TFTと、
前記第2共通制御信号によって前記第2直流駆動電圧の入力端と前記第1出力ノードの間の電流パスをスイッチングする第5TFTと、
前記第2共通制御信号によって前記第2出力ノードと前記第1直流駆動電圧の入力端の間の電流パスをスイッチングする第6TFTを備えることを特徴とする請求項4記載のゲートドライバ。
【請求項6】
前記エミッションパルスは、前記1及び第2区間においてターンオフレベルで発生され、前記第3及び第4区間においてターンオンレベルで発生されることを特徴とする請求項4記載のゲートドライバ。
【請求項7】
複数のスキャンラインとエミッションラインに接続された複数の画素を含む表示パネルと、
前記スキャンラインにスキャンパルスを供給し前記エミッションラインにエミッションパルスを供給するゲートドライバを備え、
前記ゲートドライバは、
カスケード接続された複数のシフトレジスタ部を含み、スタート電圧と第1クロック信号、第2クロック信号及び第3クロック信号に応答して1水平期間ずつ位相がシフトされるスキャンパルスを出力するシフトレジスタブロックと、
前記シフトレジスタ部にそれぞれ接続され前記スキャンパルスと前記第3クロック信号の入力を受け、ターンオンレベルの選択信号に応答して前記スキャンパルスをそれぞれの第1出力ノードに印加し第1出力ノードを順次ターンオンレベルでセットさせると共に前記第3クロック信号をそれぞれの第2出力ノードに印加して第2出力ノードを順次ターンオンレベルでセットさせる一方、ターンオフレベルの前記選択信号に応答して第1共通制御信号によって前記第1出力ノードを共にターンオンレベルでセットさせると共に第2共通制御信号によって前記第2出力ノードを共にターンオンレベルでセットさせる複数の選択部を含む選択ブロックと、
前記選択部にそれぞれ接続され前記第1出力ノードがセットされた直後から前記第2出力ノードがセットされる直前までエミッションパルスをターンオフレベルで発生し、前記第2出力ノードがセットされた直後から前記エミッションパルスをターンオンレベルで発生する複数のバッファー部を含むバッファーブロックを備えることを特徴とする有機発光ダイオード表示装置。
【請求項8】
前記第1乃至第3クロック信号は1水平期間ずつ位相がシフトされる5相のゲートクロック内で選択され、
前記第1クロック信号は対応するシフトレジスタ部のスキャンパルスと位相が同期され、前記第2クロック信号は前記第1クロック信号と2水平期間位相が遅延され、前記第3クロック信号は第2クロック信号と2水平期間位相が遅延されることを特徴とする請求項7記載の有機発光ダイオード表示装置。
【請求項9】
前記選択信号は2D映像構成時にはターンオンレベルで入力され、3D映像構成時にはターンオフレベルで入力されることを特徴とする請求項7記載の有機発光ダイオード表示装置。
【請求項10】
前記2D映像構成時には前記第1及び第2共通制御信号はターンオフレベルで入力され、
前記3D映像構成時には、
前記第1共通制御信号は前記第1出力ノードをセットさせるための第1区間においてターンオンレベルで入力され、前記第2出力ノードをセットさせるための第3区間、前記第1区間と前記第3区間の間の第2区間、及び前記第3区間以後の第4区間それぞれにおいてターンオフレベルで入力され、
第2共通制御信号は前記第3区間ターンオンレベルで入力され、前記第1区間、前記第2区間、及び前記第4区間それぞれにおいてターンオフレベルで入力されることを特徴とする請求項9記載の有機発光ダイオード表示装置。
【請求項11】
前記エミッションパルスは、 前記第1及び第2区間においてターンオフレベルで発生され、前記第3及び第4区間においてターンオンレベルで発生されることを特徴とする請求項10記載の有機発光ダイオード表示装置。
【請求項12】
前記選択部それぞれは、
前記選択信号によって前記スキャンパルスの入力端と前記第1出力ノードの間の電流パスをスイッチングする第20TFTと、
前記選択信号によって前記第3クロック信号の入力端と前記第2出力ノードの間の電流パスをスイッチングする第21TFTと、
前記第1共通制御信号によって前記第1出力ノードとターンオンレベルの第1直流駆動電圧の入力端の間の電流パスをスイッチングする第22TFTと、
前記第1共通制御信号によってターンオフレベルの第2直流駆動電圧の入力端と前記第2出力ノードの間の電流パスをスイッチングする第23TFTと、
前記第2共通制御信号によって前記第2直流駆動電圧の入力端と前記第1出力ノードの間の電流パスをスイッチングする第24TFTと、
前記第2共通制御信号によって前記第2出力ノードと前記第1直流駆動電圧の入力端の間の電流パスをスイッチングする第25TFTを備えることを特徴とする請求項10記載の有機発光ダイオード表示装置。
【請求項13】
前記第1及び第2区間は前記3D映像を構成するための左目映像データまたは右目映像データが前記画素に順次アドレッシングされる区間に対応し、
前記第3及び第4区間はアドレッシング完了した前記左目映像データまたは右目映像データによって前記画素が共に発光する区間に対応することを特徴とする請求項10記載の有機発光ダイオード表示装置。
【請求項14】
前記ゲートドライバは前記表示パネルの非表示領域に形成されることを特徴とする請求項7記載の有機発光ダイオード表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2012−88714(P2012−88714A)
【公開日】平成24年5月10日(2012.5.10)
【国際特許分類】
【出願番号】特願2011−230902(P2011−230902)
【出願日】平成23年10月20日(2011.10.20)
【出願人】(501426046)エルジー ディスプレイ カンパニー リミテッド (732)
【Fターム(参考)】
【公開日】平成24年5月10日(2012.5.10)
【国際特許分類】
【出願日】平成23年10月20日(2011.10.20)
【出願人】(501426046)エルジー ディスプレイ カンパニー リミテッド (732)
【Fターム(参考)】
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