ゲート駆動回路及び表示装置駆動回路
【課題】ＶＤＤ電圧を上昇させることなく、高速スイッチングを可能にする。
【解決手段】出力素子Ｎ３１のゲートに接続し、Ｎ３１を駆動するＩＮＶ１０は、制御信号ａを所定の時間遅延させ、反転出力するＩＮＶ２０の生成する制御信号ｂにより駆動されるＰＭＯＳ２１を介して低電圧電源端子ＶＤＤに接続する。制御信号ａがオンされると、ＩＮＶ１０はＮ３１をオンし、Ｎ３１のゲートには、ＶＤＤが印加される。Ｎ３１のゲート電位が十分にＶＤＤと同等の電位となる頃、すなわち、ＩＮＶ２０の遅延時間経過後、ＩＮＶ２０は制御信号ｂをオンからオフに変化させる。ＩＮＶ２０が出力する制御信号ｂはオフになり、ＰＭＯＳ２１はオフされ、ＶＤＤとＩＮＶ１０との接続は切り離される。
【解決手段】出力素子Ｎ３１のゲートに接続し、Ｎ３１を駆動するＩＮＶ１０は、制御信号ａを所定の時間遅延させ、反転出力するＩＮＶ２０の生成する制御信号ｂにより駆動されるＰＭＯＳ２１を介して低電圧電源端子ＶＤＤに接続する。制御信号ａがオンされると、ＩＮＶ１０はＮ３１をオンし、Ｎ３１のゲートには、ＶＤＤが印加される。Ｎ３１のゲート電位が十分にＶＤＤと同等の電位となる頃、すなわち、ＩＮＶ２０の遅延時間経過後、ＩＮＶ２０は制御信号ｂをオンからオフに変化させる。ＩＮＶ２０が出力する制御信号ｂはオフになり、ＰＭＯＳ２１はオフされ、ＶＤＤとＩＮＶ１０との接続は切り離される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はゲート駆動回路及び表示装置駆動回路に関し、特に出力素子を駆動するゲート駆動回路及びこのゲート駆動回路を表示装置の駆動に適用した表示装置駆動回路に関する。
【背景技術】
【０００２】
近年、急速に普及してきた薄型テレビとして液晶テレビやプラズマテレビがあり、いずれも大画面化、高精細化の方向で開発が進んでいる。特にプラズマテレビは、画面サイズが従来主流であった４０インチ程度から、現在では５０インチ以上の製品が主流となりつつある。プラズマテレビで画像を表示するための部品のひとつに、スキャンドライバＩＣ（Integrated Circuit）がある。このスキャンドライバＩＣの出力は多出力で、画面表示用のプラズマディスプレイパネル（以下、パネルと略記する）から伸びる複数の電極ごとに直接接続されている。大画面化に伴いスキャンドライバＩＣから見た負荷は、増大する方向にある。
【０００３】
このようなパネルを駆動するスキャンドライバＩＣにおける出力段として、プラズマ放電電流が出力トランジスタに流れてドレイン端子の電位が上昇したときに、ゲート端子の電位を上昇させることで、所望のドライブ能力が得られるように構成した表示装置駆動回路がある（たとえば、特許文献１参照）。また、放電時の出力波形の立ち上がりを緩やかにするように構成した表示装置駆動回路もある（たとえば、特許文献２参照）。
【０００４】
図７は、従来のスキャンドライバＩＣの出力部の一例を示した回路図である。図は、特許文献１に示されるスキャンドライバＩＣに基づく回路例である。
図７の回路は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などで構成される出力素子１２１，１２２（以下、Ｎ１２１，Ｎ１２２と表記する）と、インバータ・バッファ回路ＩＮＶ（以下、単にＩＮＶと表記する）１３０を有している。Ｎ１２１は、エミッタ端子が基準電源端子ＧＮＤ（以下、単にＧＮＤと表記する）に接続（接地）され、コレクタ端子がＮ１２２のエミッタ端子と接続されている。Ｎ１２２のコレクタ端子は、高圧電源ＶＤＨ（以下、単にＶＤＨと表記する）に接続される。また、Ｎ１２１のコレクタ端子（Ｎ１２２のエミッタ端子）は、パネルの電極に接続されており、その負荷分を図では容量１５０で表す。さらに、Ｎ１２１のゲート端子とＧＮＤ間には、ツェナーダイオード１４１が接続されている。スキャンドライバＩＣの場合、ツェナーダイオード１４１のツェナー電圧は、ＶＤＤより高く、かつ、Ｎ１２１のゲート破壊電圧より低い値が設定される。
【０００５】
ＩＮＶ１３０は、ｐチャンネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下、単にＰＭＯＳと表記する）１３１、ｎチャンネル型ＭＯＳＦＥＴ（以下、単にＮＭＯＳと表記する）１３２とから成るＣＭＯＳ（Complementary MOS）インバータである。入力端子は信号入力端子１６１に接続され、出力端子はＮ１２１のゲート端子に接続される。また、ＮＭＯＳ１３２のソース端子はＧＮＤに接続され、ＰＭＯＳ１３１のソース端子は、ダイオード１４２を介して低圧電源ＶＤＤに接続されている。なお、特許文献２でも、同様な動作を別の回路構成で実現している。
【０００６】
このような回路によれば、プラズマ放電電流を流す際、Ｎ１２１のゲート電圧は、Ｎ１２１のコレクタ−ゲート間の帰還容量の影響でＶＤＤよりも高い電圧に上昇する。したがってＮ１２１は、比較的小型の素子であっても駆動能力が上昇し、瞬間的に大きなプラズマ放電電流を流すことが可能である。
【特許文献１】特開２００１−１３４２３０号公報
【特許文献２】特開２００５−１７６２９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、従来の表示装置駆動回路の出力部では、スキャンドライバＩＣから見た負荷が増大すると、パネル電極の電位を切り替えるスイッチング時間が延びるという問題点があった。
【０００８】
図７に示したスキャンドライバＩＣのＮ１２１は、パネルの電極の電位をＨｉレベル（ＶＤＨ）からＬｏレベル（ＧＮＤ）に切り替える働きと、パネル電極をＬｏレベルに維持した状態でプラズマガス放電電流を流す働きとを担う。
【０００９】
ここで、プラズマ放電時のＮ１２１のコレクタ電位、コレクタ電流及びゲート電位の時間変化を説明する。図８は、従来のスキャンドライバ回路の出力素子の動作を示した図である。
【００１０】
図７に示した回路では、Ｎ１２１がオンすると、コレクタ電位は、Ｈｉレベル（ＶＤＨ）からＬｏレベル（ＧＮＤ）に変化する。このとき、パネル容量１５０に蓄えられた電荷が放電され、コレクタにはパネル容量１５０の放電電流が流れる。パネル容量１５０の放電電流が流れ、コレクタ電位がＧＮＤに下がると、プラズマ放電が開始され、プラズマ放電電流が流れる。このＮ１２１のコレクタ電位がＶＤＨからＧＮＤに切り替わる時間をスイッチング時間ｔｆと呼ぶ。プラズマ放電電流を流す際、Ｎ１２１のゲート電圧は、Ｎ１２１のコレクタ−ゲート間の帰還容量の影響でＶＤＤよりも高い電圧に上昇する。一方、パネル電極をＨｉレベルからＬｏレベルに切り替える際のゲート電位は、ダイオード１４２の順方向電圧Ｖｆの分だけＶＤＤより低い電圧になる。たとえば、特許文献２に示す表示装置駆動回路の場合、ＶＤＤ電圧より約２Ｖ（Volt）低くなることが記されている。
【００１１】
前述したような近年の大画面化によってパネル容量１５０が増大すると、パネル電極の電位をＨｉレベルからＬｏレベルに切り替える時のスイッチング時間ｔｆが従来に比べ長くなる現象が起こる。具体的には、パネルサイズが４２インチの場合、パネル容量１５０が２００ｐＦ（picoFarad）で、ＶＤＤ＝５Ｖ、ＶＤＨ＝１２０Ｖのときのスイッチング時間が約１２０ｎｓ（nanosecond）であるのに対し、５０インチの場合は、パネル容量１５０が２４０ｐＦとなり、電位差が１２０Ｖのときにスイッチング時間が約１５０ｎｓと遅くなる。
【００１２】
このようにスイッチング時間が延びると、その分パネル駆動回数を減らす必要があり、高精細化が難しくなる。
これに対応する方法として、従来型のスキャンドライバＩＣにおいては、Ｎ１２１のサイズを大きくするか、ＶＤＤ電圧を上昇させるか、のいずれかの手法を行って、Ｎ１２１の駆動能力を上げることが考えられる。しかし、いずれもスキャンドライバＩＣが大きくなる為に、製品のコストアップ要因となる。また、ＶＤＤ電圧の変更は、パネルセットから供給されるもので、変更はパネルセット全体の設計変更となり、困難である。
【００１３】
本発明はこのような点に鑑みてなされたものであり、ＶＤＤ電圧を上昇させることなく、高速スイッチングが可能なゲート駆動回路及びこのゲート駆動回路を組み込んだ表示装置駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明では上記課題を解決するために、出力素子を駆動するゲート駆動回路において、ロジック用の低電圧を供給する低電圧電源端子と、第１の制御信号に基づいて出力素子を駆動するバッファ回路との間に電気的に接続され、ゲートに印加される出力素子のゲート容量に充電電流を供給する期間を通知する第２の制御信号に基づいて低電圧電源端子とバッファ回路との接続を制御する第１のｐチャンネル型ＭＯＳ電界効果トランジスタと、バッファ回路を構成し、出力素子のゲートと、第１のｐチャンネル型ＭＯＳ電界効果トランジスタとの間に電気的に接続され、ゲートに印加される第１の制御信号により駆動される第２のｐチャンネル型ＭＯＳ電界効果トランジスタと、バッファ回路を構成し、出力素子のゲートと、基準電源端子との間に電気的に接続され、ゲートに印加される第１の制御信号により駆動される第１のｎチャンネル型ＭＯＳ電界効果トランジスタと、を有することを特徴とするゲート駆動回路、が提供される。
【００１５】
このようなゲート駆動回路によれば、第２のｐチャンネル型ＭＯＳ電界効果トランジスタと、第１のｎチャンネル型ＭＯＳ電界効果トランジスタによって構成されるバッファ回路は、第１の制御信号に基づいて出力素子を駆動する。出力素子がオンするときには、低電圧電源端子の出力電位に応じた電圧が出力素子のゲートに印加される。そして、出力素子のゲート容量に充電電流が供給され、オンしたことが第２の制御信号によって通知されると、第１のｐチャンネル型ＭＯＳ電界効果トランジスタは、バッファ回路と低電圧電源端子との接続をオフする。
【００１６】
また、上記課題を解決するために、ディスプレイパネルを駆動する表示装置駆動回路において、ディスプレイパネルに接続される出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、出力端子と基準電源端子との間に接続された第２のトランジスタと、ロジック用の低電圧を供給する低電圧電源端子と、第１の制御信号に基づいて第２のトランジスタを駆動するバッファ回路との間に電気的に接続され、第２のトランジスタのゲート容量に充電電流を供給する期間を通知する第２の制御信号に基づいて低電圧電源端子とバッファ回路との接続を制御する第１のｐチャンネル型ＭＯＳ電界効果トランジスタと、バッファ回路を構成し、第２のトランジスタのゲートと、第１のｐチャンネル型ＭＯＳ電界効果トランジスタとの間に電気的に接続され、ゲートに印加される第１の制御信号により駆動される第２のｐチャンネル型ＭＯＳ電界効果トランジスタと、バッファ回路を構成し、第２のトランジスタのゲートと、基準電源端子との間に電気的に接続され、ゲートに印加される第１の制御信号により駆動される第１のｎチャンネル型ＭＯＳ電界効果トランジスタと、を有することを特徴とする表示装置駆動回路、が提供される。
【００１７】
このような表示装置駆動回路によれば、ディスプレイパネルを駆動する第１のトランジスタと、第２のトランジスタのうち、基準電源端子に接続する第２のトランジスタは、第２のｐチャンネル型ＭＯＳ電界効果トランジスタと、第１のｎチャンネル型ＭＯＳ電界効果トランジスタを有するバッファ回路によって駆動される。このバッファ回路は、第１の制御信号に基づいて、第２のトランジスタがオンするときには、低電圧電源端子の出力電位に応じた電圧を第２のトランジスタのゲートに印加する。そして、第１のｐチャンネル型ＭＯＳ電界効果トランジスタは、第２のトランジスタのゲート容量に充電電流が供給され、オンしたことが検出されると、バッファ回路と低電圧電源端子との接続をオフする。
【発明の効果】
【００１８】
本発明のゲート駆動回路では、出力素子のゲートを駆動するバッファ回路と低電圧電源端子との間に、バッファ回路と低電圧電源端子との接続を制御するスイッチとして、第１のｐチャンネル型ＭＯＳ電界効果トランジスタを設ける。出力素子がオフの状態では、スイッチはオンで、該バッファ回路は低電圧電源端子に接続されている。出力素子をオンにする信号が加わると、該出力素子のゲート電位は低電圧電源電圧にまで上昇可能であるので、十分な負荷駆動能力を発揮することができる。出力素子のゲート電位が十分に低電圧電源と同等の電位となった時刻の後に、該スイッチによりバッファ回路を低電圧電源端子から切り離す。これにより、その後のプラズマ放電の際には、出力素子の帰還容量の働きで、自身のゲート電位を先に達していた低電圧電源以上に上昇させることができる。この結果、ＶＤＤ電圧を上昇させることなく、高速スイッチングが可能となる。また、このようなゲート駆動回路を適用すれば、安価で、かつ、負荷変動に柔軟に対応可能な表示装置駆動回路の提供が可能である。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本願発明の第１の実施の形態のゲート駆動回路が組み込まれたスキャンドライバ回路の出力段の回路図である。
【００２０】
本発明の実施の形態のゲート駆動回路は、表示装置駆動回路であるスキャンドライバ回路の出力段に組み込まれる。スキャンドライバ回路の出力素子３１（以下、Ｎ３１とする）のゲート端子に接続されてＮ３１を駆動するインバータ・バッファ回路１０（以下、ＩＮＶ１０と表記する）と、ロジック用のＶＤＤとＩＮＶ１０との間に接続される第１のｐチャンネル型ＭＯＳ電界効果トランジスタ２１（以下、ＰＭＯＳ２１と表記する）と、インバータ回路２０（以下、ＩＮＶ２０と表記する）と、を有する。
【００２１】
パネルを駆動する出力素子は、ＧＮＤにエミッタが接続されるＮ３１と、コレクタが高圧電源ＶＤＨに接続される出力素子３２（以下、Ｎ３２と表記する）とで構成される。Ｎ３１のコレクタとＮ３２のエミッタは接続され、Ｎ３１のコレクタ（Ｎ３２のエミッタ）は、パネルの電極に接続されている。パネルの負荷分はパネル容量３３で表されている。さらに、Ｎ３１のゲートとＧＮＤ間には、ツェナーダイオード３４が接続されている。なお、Ｎ３２側にもゲート駆動回路が接続するが、本願発明とは直接関係がないので、説明及び図示は省略する。
【００２２】
ＩＮＶ１０は、第２のｐチャンネル型ＭＯＳ電界効果トランジスタ１１（以下、ＰＭＯＳ１１と表記する）と、第１のｎチャンネル型ＭＯＳ電界効果トランジスタ１２（以下、ＮＭＯＳ１２と表記する）とを有し、入力端子側が第１の制御信号である制御信号ａの入力端子４１、出力側がＮ３１のゲート端子に接続される。ＰＭＯＳ１１は、ドレインがＮＭＯＳ１２、ソースがＰＭＯＳ２１、そしてゲートが入力端子４１に接続される。ＮＭＯＳ１２は、ドレインがＰＭＯＳ１１、ソースがＧＮＤ、そしてゲートが入力端子４１に接続される。また、ＰＭＯＳ１１のドレインと、ＮＭＯＳ１２のドレインとは、Ｎ３１のゲートに接続される。
【００２３】
ＩＮＶ２０は、入力端子４１とＰＭＯＳ２１のゲート端子との間に接続され、入力端子４１を介して入力される制御信号ａの値を反転させてＰＭＯＳ２１に出力する。このとき出力される反転信号は、制御信号ａを必要な時間遅延させて出力される。その遅延時間は、パネル電極のスイッチング時間ｔｆより僅かに長い時間に設定されることが望ましい。たとえば、スイッチング時間ｔｆが１２０ｎｓであれば、１３０ｎｓが設定される。以下の説明では、ＩＮＶ２０の出力信号である第２の制御信号を制御信号ｂと呼ぶ。なお、このようにしてＩＮＶ１０の制御信号ａから生成される制御信号ｂは、正確には、Ｎ３１の状態を表している信号ではないが、スイッチング時間ｔｆに基づいて設定される信号であるので、Ｎ３１のゲート電位がＶＤＤに到達した状態を表す信号と見なすことができる。
【００２４】
ＰＭＯＳ２１は、ドレイン端子がＶＤＤ、ソース端子がＰＭＯＳ１１、そしてゲート端子がＩＮＶ２０に接続される。ＰＭＯＳ２１は、ＶＤＤとＩＮＶ１０との接続をＩＮＶ２０の出力信号に応じて制御するスイッチとして機能する。たとえば、ＩＮＶ２０の出力がオンであれば、ＶＤＤとＩＮＶ１０とを接続し、ＩＮＶ２０の出力がオフであれば、ＶＤＤとＩＮＶ１０との接続を切り離す。また、ＰＭＯＳ２１の閾値電圧Ｖｔｈ＿ｐ２１は、ツェナーダイオード３４のツェナー電圧Ｖｚ＿Ｄ３４と、ＶＤＤ電位の差程度で、ＶＤＤより十分に小さいことが望ましい。すなわち、Ｖｔｈ＿ｐ２１とＶＤＤとの関係は、｛ ｝が絶対値を表すとして、
｛ＶＤＤ｝ ＞ ｛Ｖｔｈ＋ｐ２１｝≒ ｛（Ｖｚ＿Ｄ３４−ＶＤＤ）｝
と表すことができる。
【００２５】
この構成を図７に示した従来の構成と比較してみると、ＩＮＶとＶＤＤとの間に設けられていたダイオード（図７のダイオード１４２）が、ＰＭＯＳ２１に置き換わっている。また、ＰＭＯＳ２１のゲートには、ＩＮＶ２０が接続され、ＩＮＶ２０の入力は入力端子４１に接続されている。
【００２６】
このような構成のゲート駆動回路の動作について説明する。
制御信号ａがオフされているときには、ＩＮＶ１０はＮ３１をオフする。Ｎ３１のゲート電位はＧＮＤ電位になり、コレクタ電位はＶＤＨ電位になる。また、制御信号ａがオフであるので、ＩＮＶ２０が出力する制御信号ｂはオンになり、ＰＭＯＳ２１はオンされ、ＶＤＤとＩＮＶ１０とを接続する。
【００２７】
この状態から制御信号ａがオンすると、ＩＮＶ１０はＮ３１をオンし、Ｎ３１のゲートには、ＶＤＤが印加される。Ｎ３１のゲート電位が十分にＶＤＤと同等の電位となる頃、すなわち、ＩＮＶ２０の遅延時間経過後、ＩＮＶ２０は制御信号ｂをオンからオフに変化させる。ＩＮＶ２０が出力する制御信号ｂはオフになり、ＰＭＯＳ２１はオフされ、ＶＤＤとＩＮＶ１０との接続は切り離される。
【００２８】
この信号変化を図を用いて説明する。図２は、第１の実施の形態における信号タイミングを示した図である。ａは入力端子４１を介してＩＮＶ１０に入力される制御信号ａ、ｂはＩＮＶ２０を介して出力される制御信号ｂを示している。また、Ｎ３１−Ｇａｔｅは、出力素子であるＮ３１のゲートに印加される制御信号を示している。
【００２９】
Ｎ３１をオンする信号が入力される。具体的には、制御信号ａが、ＨｉレベルからＬｏレベルに立ち下がる。すると、ＩＮＶ１０によって、Ｎ３１のゲート電位は、ＬｏレベルからＨｉレベルに立ち上がる。Ｎ３１のゲート電位は、ＶＤＤまで上昇することができるが、ＶＤＤに到達するまでには、スイッチング時間ｔｆが必要になる。そして、スイッチング時間ｔｆより僅かに長い時間に設定される遅延時間が経過した後、制御信号ａを反転させて制御信号ｂを出力するＩＮＶ２０は、制御信号ｂをＬｏレベルからＨｉレベルに変化させる。
【００３０】
次に、スキャンドライバ回路全体の動作を説明する。図３は、第１の実施の形態のスキャンドライバ回路の出力素子の動作を示した図である。
制御信号ａによって、Ｎ３１がオンされると、Ｎ３１のコレクタ電位は、Ｈｉレベル（ＶＤＨ）からＬｏレベル（ＧＮＤ）に変化する。このとき、ＩＮＶ１０によってＮ３１のゲートに印加される電圧は、ＶＤＤ電圧になる。また、パネル容量３３に蓄えられた電荷が放電され、コレクタにはパネル容量３３の放電電流が流れることは、従来の回路と同様である。スイッチング時間ｔｆ経過後、コレクタ電位がＧＮＤに下がると、プラズマ放電が開始され、プラズマ放電電流が流れる。プラズマ放電電流を流す際、Ｎ３１のゲート電圧は、Ｎ３１のコレクタ−ゲート間の帰還容量の影響でＶＤＤよりも高い電圧に上昇し、十分な負荷駆動能力を得ることが可能となる。
【００３１】
ここで、図８に示した従来の回路の動作との大きな違いは、Ｎ３１のゲート電位がＶＤＤに達することと、プラズマ放電時のＮ３１のゲート電位がより高くなることである。これは、従来の回路と異なり、ダイオードの順方向電圧の影響を受けないことによる。
【００３２】
まず、第１のゲート電位がＶＤＤに達することについては、Ｎ３１の駆動能力を大きくし、パネル容量が増加しても高速スイッチングを可能にするという利点がある。また、第２のプラズマ放電時のゲート電位がより高くなることについては、プラズマ放電電流を流す際に、Ｎ３１の電圧効果を低減する（温度上昇を抑制する）ことが可能となるという利点がある。いずれもパネルの大画面化に対しては有利に働く。
【００３３】
このように、Ｎ３１のゲート電位が十分にＶＤＤと同等の電位となった後に、バッファ回路をＶＤＤから切り離すことで、スイッチング時間を抑えることができる。また、その後のプラズマ放電の際には、出力素子の帰還容量の働きで、自身のゲート電位を先に達していた低電圧電源の電位以上に上昇させることができる。この結果、ＶＤＤ電圧を上昇させることなく、高速スイッチングが可能となる。
【００３４】
ここで、ＩＮＶ２０の回路例を説明する。図４は、第１の実施の形態の制御信号を反転させるインバータ回路の一例を示した回路図である。ａ，ｂは、図１の制御信号ａ，ｂと同じである。
【００３５】
図４に示したインバータ回路は、ＰＭＯＳ２０１と、ＮＭＯＳ２０２と、から構成されるＣＭＯＳインバータである。この回路では、ＮＭＯＳ２０２のチャネル幅は大きくし、信号が遅れないようにする。一方、ＰＭＯＳ２０１のチャネル幅は小さくし、ＰＭＯＳ２０１のゲート駆動に時間がかかるようにする。また、ＰＭＯＳ２０１のチャネル幅を小さくする代わりに、抵抗２０３を、ＰＭＯＳ２０１のドレインに接続してもよい。この場合もＰＭＯＳ２０１のチャネル幅を小さくしたときと同様の効果が得られる。
【００３６】
このように、ＩＮＶ２０内部の遅延時間を設ける手法は、内部のＰＭＯＳ２０１とＮＭＯＳ２０２との電流駆動能力に差をつけたり、あるいは、一方のゲートもしくはドレイン側に抵抗を設けることなどで対応可能である。
【００３７】
なお、以上の説明の第１の実施の形態の回路は、一般的なＣＭＯＳプロセスと、高耐圧プロセスとを組み合わせた半導体プロセスで製造可能である。また、ＩＮＶ１０を効果的にＶＤＤから切り離すために、現在スキャンドライバＩＣに一般的に用いられているＳＯＩ（Silicon on Insulator）ウェハーを用いた誘電体分離技術を用いて回路を構成することが望ましい。
【００３８】
ここで、ゲート電位の電圧を上げることの効果を具体例を挙げて説明する。図５は、出力素子におけるゲート電位の違いによる電流−電圧特性を示した図である。
図は、出力素子（図１のＮ３１に対応する）のゲート電位（Ｖｇ）が、４．３Ｖと、５．０Ｖのときの電流―電圧特性を示している。図から明らかなように、わずか０．７Ｖのゲート電位の違いでも、電流駆動能力が４２０ｍＡ（Ｖｇ＝４．３Ｖ）と、５９０ｍＡ（Ｖｇ＝５．０Ｖ）と、１．４倍も異なる。したがって、従来の回路構成で大画面化に対応するには、Ｎ３１の活性領域の面積が１．４倍程度必要になる。同素子（Ｎ３１）の耐圧構造部分の面積を考慮して、従来のＮ３１の面積を１００パーセントとして、約３３パーセント面積を増やさなければならない。
【００３９】
一方、第１の実施の形態の場合は、従来の回路のダイオード（図７のダイオード１４２）が減少し、ＩＮＶ２０とＰＭＯＳ２１とが加わる。本願発明者による実験の結果では、これらの回路を確保するため、同様の指標で、面積の増加は、５パーセントから６パーセントでよいことがわかった。
【００４０】
次に、第２の実施の形態のスキャンドライバ回路について説明する。第１の実施の形態では出力素子を制御する制御信号ａに基づいてＰＭＯＳ２１の制御信号ｂを生成していたが、第２の実施の形態では出力素子のゲート電位をモニタし、モニタ結果に基づいて制御信号ｂを生成する。
【００４１】
図６は、第２の実施の形態のゲート駆動回路を組み込んだスキャンドライバ回路の回路図である。図１と同じものには同じ番号を付し、説明は省略する。
第２の実施の形態のゲート駆動回路では、ＰＭＯＳ２１に入力される制御信号ｂは、インバータ回路２２（以下、ＩＮＶ２２とする）と、インバータ回路２３（以下、ＩＮＶ２３とする）とによって生成される。
【００４２】
ＩＮＶ２２は、ヒステリシスを有しており、入力端子がＮ３１のゲート、出力端子がＩＮＶ２３に接続され、Ｎ３１のゲートの電位をモニタするモニタ回路として機能する。そして、Ｎ３１のゲート電位が一定レベルに達したことを検知すると、ＩＮＶ２３を動作させる。
【００４３】
ＩＮＶ２３は、ＩＮＶ２２から入力された信号を反転出力する。ＩＮＶ２３には、通常のインバータの遅延時間程度の数ｎｓの遅延時間が設定されている。
このような構成の回路では、ＩＮＶ２２によってＮ３１のゲート電位が一定のレベルに達したことが検知されると、ＩＮＶ２３を介して制御信号ｂとしてＰＭＯＳ２１に入力される。制御信号ｂが入力されるＰＭＯＳ２１の動作は、第１の実施の形態と同様である。したがって、第２の実施の形態のスキャンドライバ回路の動作は、図３に示した第１の実施の形態のスキャンドライバ回路の動作と同等である。
【００４４】
なお、第１の実施の形態では、予め制御信号ｂの遅延時間をセットしていたが、第２の実施の形態では、遅延時間は負荷の大きさや、スキャンドライバ回路の温度による駆動能力の変化に追従して変化する。これは、Ｎ３１がオンしてパネル電極の電位がＨｉレベルからＬｏレベルに変化している最中に、Ｎ３１のコレクタ−ゲート間の帰還容量の働きで、ゲート電位が０からＶＤＤに変化することを抑えるためである。言い換えれば、ゲート電位がＶＤＤに達するのは、出力電位の変化が完了した時点である。したがって、ＩＮＶ２２によってゲート電位をモニタすることで、同様の働きをさせることが可能となる。
【００４５】
このように、第２の実施の形態では、遅延時間が負荷の大きさや駆動能力の変化に追従するため、パネルメーカーやパネルサイズの違い、または、実際のパネル動作時の温度変化などによるスイッチング時間の違いを意識することなく、適用することができる。
【００４６】
以上のように、本実施の形態のゲート駆動回路は、僅かなロジック回路の追加でよいので、コストアップを極力推させることが可能である。また、出力電圧の情報を信号切り替えに利用する第２の実施の形態のゲート駆動回路を組み込んだスキャンドライバＩＣは、パネルの特性の違いなどを特に意識することなく選定することができるなど、汎用性がより高くなる。したがって、量産効果によるコストダウンも可能である。
【図面の簡単な説明】
【００４７】
【図１】本願発明の第１の実施の形態のゲート駆動回路が組み込まれたスキャンドライバ回路の出力段の回路図である。
【図２】第１の実施の形態における信号タイミングを示した図である。
【図３】第１の実施の形態のスキャンドライバ回路の出力素子の動作を示した図である。
【図４】第１の実施の形態の制御信号を反転させるインバータ回路の一例を示した回路図である。
【図５】出力素子におけるゲート電位の違いによる電流−電圧特性を示した図である。
【図６】第２の実施の形態のゲート駆動回路を組み込んだスキャンドライバ回路の回路図である。
【図７】従来のスキャンドライバＩＣの出力部の一例を示した回路図である。
【図８】従来のスキャンドライバ回路の出力素子の動作を示した図である。
【符号の説明】
【００４８】
１０ インバータ・バッファ回路（ＩＮＶ）
１１ 第２のｐチャンネル型ＭＯＳ電界効果トランジスタ（ＰＭＯＳ）
１２ 第１のｎチャンネル型ＭＯＳ電界効果トランジスタ（ＮＭＯＳ）
２０ インバータ回路（ＩＮＶ）
２１ 第１のｐチャンネル型ＭＯＳ電界効果トランジスタ（ＰＭＯＳ）
３１，３２ 出力素子
３３ パネル容量
３４ ツェナーダイオード
【技術分野】
【０００１】
本発明はゲート駆動回路及び表示装置駆動回路に関し、特に出力素子を駆動するゲート駆動回路及びこのゲート駆動回路を表示装置の駆動に適用した表示装置駆動回路に関する。
【背景技術】
【０００２】
近年、急速に普及してきた薄型テレビとして液晶テレビやプラズマテレビがあり、いずれも大画面化、高精細化の方向で開発が進んでいる。特にプラズマテレビは、画面サイズが従来主流であった４０インチ程度から、現在では５０インチ以上の製品が主流となりつつある。プラズマテレビで画像を表示するための部品のひとつに、スキャンドライバＩＣ（Integrated Circuit）がある。このスキャンドライバＩＣの出力は多出力で、画面表示用のプラズマディスプレイパネル（以下、パネルと略記する）から伸びる複数の電極ごとに直接接続されている。大画面化に伴いスキャンドライバＩＣから見た負荷は、増大する方向にある。
【０００３】
このようなパネルを駆動するスキャンドライバＩＣにおける出力段として、プラズマ放電電流が出力トランジスタに流れてドレイン端子の電位が上昇したときに、ゲート端子の電位を上昇させることで、所望のドライブ能力が得られるように構成した表示装置駆動回路がある（たとえば、特許文献１参照）。また、放電時の出力波形の立ち上がりを緩やかにするように構成した表示装置駆動回路もある（たとえば、特許文献２参照）。
【０００４】
図７は、従来のスキャンドライバＩＣの出力部の一例を示した回路図である。図は、特許文献１に示されるスキャンドライバＩＣに基づく回路例である。
図７の回路は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などで構成される出力素子１２１，１２２（以下、Ｎ１２１，Ｎ１２２と表記する）と、インバータ・バッファ回路ＩＮＶ（以下、単にＩＮＶと表記する）１３０を有している。Ｎ１２１は、エミッタ端子が基準電源端子ＧＮＤ（以下、単にＧＮＤと表記する）に接続（接地）され、コレクタ端子がＮ１２２のエミッタ端子と接続されている。Ｎ１２２のコレクタ端子は、高圧電源ＶＤＨ（以下、単にＶＤＨと表記する）に接続される。また、Ｎ１２１のコレクタ端子（Ｎ１２２のエミッタ端子）は、パネルの電極に接続されており、その負荷分を図では容量１５０で表す。さらに、Ｎ１２１のゲート端子とＧＮＤ間には、ツェナーダイオード１４１が接続されている。スキャンドライバＩＣの場合、ツェナーダイオード１４１のツェナー電圧は、ＶＤＤより高く、かつ、Ｎ１２１のゲート破壊電圧より低い値が設定される。
【０００５】
ＩＮＶ１３０は、ｐチャンネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下、単にＰＭＯＳと表記する）１３１、ｎチャンネル型ＭＯＳＦＥＴ（以下、単にＮＭＯＳと表記する）１３２とから成るＣＭＯＳ（Complementary MOS）インバータである。入力端子は信号入力端子１６１に接続され、出力端子はＮ１２１のゲート端子に接続される。また、ＮＭＯＳ１３２のソース端子はＧＮＤに接続され、ＰＭＯＳ１３１のソース端子は、ダイオード１４２を介して低圧電源ＶＤＤに接続されている。なお、特許文献２でも、同様な動作を別の回路構成で実現している。
【０００６】
このような回路によれば、プラズマ放電電流を流す際、Ｎ１２１のゲート電圧は、Ｎ１２１のコレクタ−ゲート間の帰還容量の影響でＶＤＤよりも高い電圧に上昇する。したがってＮ１２１は、比較的小型の素子であっても駆動能力が上昇し、瞬間的に大きなプラズマ放電電流を流すことが可能である。
【特許文献１】特開２００１−１３４２３０号公報
【特許文献２】特開２００５−１７６２９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、従来の表示装置駆動回路の出力部では、スキャンドライバＩＣから見た負荷が増大すると、パネル電極の電位を切り替えるスイッチング時間が延びるという問題点があった。
【０００８】
図７に示したスキャンドライバＩＣのＮ１２１は、パネルの電極の電位をＨｉレベル（ＶＤＨ）からＬｏレベル（ＧＮＤ）に切り替える働きと、パネル電極をＬｏレベルに維持した状態でプラズマガス放電電流を流す働きとを担う。
【０００９】
ここで、プラズマ放電時のＮ１２１のコレクタ電位、コレクタ電流及びゲート電位の時間変化を説明する。図８は、従来のスキャンドライバ回路の出力素子の動作を示した図である。
【００１０】
図７に示した回路では、Ｎ１２１がオンすると、コレクタ電位は、Ｈｉレベル（ＶＤＨ）からＬｏレベル（ＧＮＤ）に変化する。このとき、パネル容量１５０に蓄えられた電荷が放電され、コレクタにはパネル容量１５０の放電電流が流れる。パネル容量１５０の放電電流が流れ、コレクタ電位がＧＮＤに下がると、プラズマ放電が開始され、プラズマ放電電流が流れる。このＮ１２１のコレクタ電位がＶＤＨからＧＮＤに切り替わる時間をスイッチング時間ｔｆと呼ぶ。プラズマ放電電流を流す際、Ｎ１２１のゲート電圧は、Ｎ１２１のコレクタ−ゲート間の帰還容量の影響でＶＤＤよりも高い電圧に上昇する。一方、パネル電極をＨｉレベルからＬｏレベルに切り替える際のゲート電位は、ダイオード１４２の順方向電圧Ｖｆの分だけＶＤＤより低い電圧になる。たとえば、特許文献２に示す表示装置駆動回路の場合、ＶＤＤ電圧より約２Ｖ（Volt）低くなることが記されている。
【００１１】
前述したような近年の大画面化によってパネル容量１５０が増大すると、パネル電極の電位をＨｉレベルからＬｏレベルに切り替える時のスイッチング時間ｔｆが従来に比べ長くなる現象が起こる。具体的には、パネルサイズが４２インチの場合、パネル容量１５０が２００ｐＦ（picoFarad）で、ＶＤＤ＝５Ｖ、ＶＤＨ＝１２０Ｖのときのスイッチング時間が約１２０ｎｓ（nanosecond）であるのに対し、５０インチの場合は、パネル容量１５０が２４０ｐＦとなり、電位差が１２０Ｖのときにスイッチング時間が約１５０ｎｓと遅くなる。
【００１２】
このようにスイッチング時間が延びると、その分パネル駆動回数を減らす必要があり、高精細化が難しくなる。
これに対応する方法として、従来型のスキャンドライバＩＣにおいては、Ｎ１２１のサイズを大きくするか、ＶＤＤ電圧を上昇させるか、のいずれかの手法を行って、Ｎ１２１の駆動能力を上げることが考えられる。しかし、いずれもスキャンドライバＩＣが大きくなる為に、製品のコストアップ要因となる。また、ＶＤＤ電圧の変更は、パネルセットから供給されるもので、変更はパネルセット全体の設計変更となり、困難である。
【００１３】
本発明はこのような点に鑑みてなされたものであり、ＶＤＤ電圧を上昇させることなく、高速スイッチングが可能なゲート駆動回路及びこのゲート駆動回路を組み込んだ表示装置駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明では上記課題を解決するために、出力素子を駆動するゲート駆動回路において、ロジック用の低電圧を供給する低電圧電源端子と、第１の制御信号に基づいて出力素子を駆動するバッファ回路との間に電気的に接続され、ゲートに印加される出力素子のゲート容量に充電電流を供給する期間を通知する第２の制御信号に基づいて低電圧電源端子とバッファ回路との接続を制御する第１のｐチャンネル型ＭＯＳ電界効果トランジスタと、バッファ回路を構成し、出力素子のゲートと、第１のｐチャンネル型ＭＯＳ電界効果トランジスタとの間に電気的に接続され、ゲートに印加される第１の制御信号により駆動される第２のｐチャンネル型ＭＯＳ電界効果トランジスタと、バッファ回路を構成し、出力素子のゲートと、基準電源端子との間に電気的に接続され、ゲートに印加される第１の制御信号により駆動される第１のｎチャンネル型ＭＯＳ電界効果トランジスタと、を有することを特徴とするゲート駆動回路、が提供される。
【００１５】
このようなゲート駆動回路によれば、第２のｐチャンネル型ＭＯＳ電界効果トランジスタと、第１のｎチャンネル型ＭＯＳ電界効果トランジスタによって構成されるバッファ回路は、第１の制御信号に基づいて出力素子を駆動する。出力素子がオンするときには、低電圧電源端子の出力電位に応じた電圧が出力素子のゲートに印加される。そして、出力素子のゲート容量に充電電流が供給され、オンしたことが第２の制御信号によって通知されると、第１のｐチャンネル型ＭＯＳ電界効果トランジスタは、バッファ回路と低電圧電源端子との接続をオフする。
【００１６】
また、上記課題を解決するために、ディスプレイパネルを駆動する表示装置駆動回路において、ディスプレイパネルに接続される出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、出力端子と基準電源端子との間に接続された第２のトランジスタと、ロジック用の低電圧を供給する低電圧電源端子と、第１の制御信号に基づいて第２のトランジスタを駆動するバッファ回路との間に電気的に接続され、第２のトランジスタのゲート容量に充電電流を供給する期間を通知する第２の制御信号に基づいて低電圧電源端子とバッファ回路との接続を制御する第１のｐチャンネル型ＭＯＳ電界効果トランジスタと、バッファ回路を構成し、第２のトランジスタのゲートと、第１のｐチャンネル型ＭＯＳ電界効果トランジスタとの間に電気的に接続され、ゲートに印加される第１の制御信号により駆動される第２のｐチャンネル型ＭＯＳ電界効果トランジスタと、バッファ回路を構成し、第２のトランジスタのゲートと、基準電源端子との間に電気的に接続され、ゲートに印加される第１の制御信号により駆動される第１のｎチャンネル型ＭＯＳ電界効果トランジスタと、を有することを特徴とする表示装置駆動回路、が提供される。
【００１７】
このような表示装置駆動回路によれば、ディスプレイパネルを駆動する第１のトランジスタと、第２のトランジスタのうち、基準電源端子に接続する第２のトランジスタは、第２のｐチャンネル型ＭＯＳ電界効果トランジスタと、第１のｎチャンネル型ＭＯＳ電界効果トランジスタを有するバッファ回路によって駆動される。このバッファ回路は、第１の制御信号に基づいて、第２のトランジスタがオンするときには、低電圧電源端子の出力電位に応じた電圧を第２のトランジスタのゲートに印加する。そして、第１のｐチャンネル型ＭＯＳ電界効果トランジスタは、第２のトランジスタのゲート容量に充電電流が供給され、オンしたことが検出されると、バッファ回路と低電圧電源端子との接続をオフする。
【発明の効果】
【００１８】
本発明のゲート駆動回路では、出力素子のゲートを駆動するバッファ回路と低電圧電源端子との間に、バッファ回路と低電圧電源端子との接続を制御するスイッチとして、第１のｐチャンネル型ＭＯＳ電界効果トランジスタを設ける。出力素子がオフの状態では、スイッチはオンで、該バッファ回路は低電圧電源端子に接続されている。出力素子をオンにする信号が加わると、該出力素子のゲート電位は低電圧電源電圧にまで上昇可能であるので、十分な負荷駆動能力を発揮することができる。出力素子のゲート電位が十分に低電圧電源と同等の電位となった時刻の後に、該スイッチによりバッファ回路を低電圧電源端子から切り離す。これにより、その後のプラズマ放電の際には、出力素子の帰還容量の働きで、自身のゲート電位を先に達していた低電圧電源以上に上昇させることができる。この結果、ＶＤＤ電圧を上昇させることなく、高速スイッチングが可能となる。また、このようなゲート駆動回路を適用すれば、安価で、かつ、負荷変動に柔軟に対応可能な表示装置駆動回路の提供が可能である。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本願発明の第１の実施の形態のゲート駆動回路が組み込まれたスキャンドライバ回路の出力段の回路図である。
【００２０】
本発明の実施の形態のゲート駆動回路は、表示装置駆動回路であるスキャンドライバ回路の出力段に組み込まれる。スキャンドライバ回路の出力素子３１（以下、Ｎ３１とする）のゲート端子に接続されてＮ３１を駆動するインバータ・バッファ回路１０（以下、ＩＮＶ１０と表記する）と、ロジック用のＶＤＤとＩＮＶ１０との間に接続される第１のｐチャンネル型ＭＯＳ電界効果トランジスタ２１（以下、ＰＭＯＳ２１と表記する）と、インバータ回路２０（以下、ＩＮＶ２０と表記する）と、を有する。
【００２１】
パネルを駆動する出力素子は、ＧＮＤにエミッタが接続されるＮ３１と、コレクタが高圧電源ＶＤＨに接続される出力素子３２（以下、Ｎ３２と表記する）とで構成される。Ｎ３１のコレクタとＮ３２のエミッタは接続され、Ｎ３１のコレクタ（Ｎ３２のエミッタ）は、パネルの電極に接続されている。パネルの負荷分はパネル容量３３で表されている。さらに、Ｎ３１のゲートとＧＮＤ間には、ツェナーダイオード３４が接続されている。なお、Ｎ３２側にもゲート駆動回路が接続するが、本願発明とは直接関係がないので、説明及び図示は省略する。
【００２２】
ＩＮＶ１０は、第２のｐチャンネル型ＭＯＳ電界効果トランジスタ１１（以下、ＰＭＯＳ１１と表記する）と、第１のｎチャンネル型ＭＯＳ電界効果トランジスタ１２（以下、ＮＭＯＳ１２と表記する）とを有し、入力端子側が第１の制御信号である制御信号ａの入力端子４１、出力側がＮ３１のゲート端子に接続される。ＰＭＯＳ１１は、ドレインがＮＭＯＳ１２、ソースがＰＭＯＳ２１、そしてゲートが入力端子４１に接続される。ＮＭＯＳ１２は、ドレインがＰＭＯＳ１１、ソースがＧＮＤ、そしてゲートが入力端子４１に接続される。また、ＰＭＯＳ１１のドレインと、ＮＭＯＳ１２のドレインとは、Ｎ３１のゲートに接続される。
【００２３】
ＩＮＶ２０は、入力端子４１とＰＭＯＳ２１のゲート端子との間に接続され、入力端子４１を介して入力される制御信号ａの値を反転させてＰＭＯＳ２１に出力する。このとき出力される反転信号は、制御信号ａを必要な時間遅延させて出力される。その遅延時間は、パネル電極のスイッチング時間ｔｆより僅かに長い時間に設定されることが望ましい。たとえば、スイッチング時間ｔｆが１２０ｎｓであれば、１３０ｎｓが設定される。以下の説明では、ＩＮＶ２０の出力信号である第２の制御信号を制御信号ｂと呼ぶ。なお、このようにしてＩＮＶ１０の制御信号ａから生成される制御信号ｂは、正確には、Ｎ３１の状態を表している信号ではないが、スイッチング時間ｔｆに基づいて設定される信号であるので、Ｎ３１のゲート電位がＶＤＤに到達した状態を表す信号と見なすことができる。
【００２４】
ＰＭＯＳ２１は、ドレイン端子がＶＤＤ、ソース端子がＰＭＯＳ１１、そしてゲート端子がＩＮＶ２０に接続される。ＰＭＯＳ２１は、ＶＤＤとＩＮＶ１０との接続をＩＮＶ２０の出力信号に応じて制御するスイッチとして機能する。たとえば、ＩＮＶ２０の出力がオンであれば、ＶＤＤとＩＮＶ１０とを接続し、ＩＮＶ２０の出力がオフであれば、ＶＤＤとＩＮＶ１０との接続を切り離す。また、ＰＭＯＳ２１の閾値電圧Ｖｔｈ＿ｐ２１は、ツェナーダイオード３４のツェナー電圧Ｖｚ＿Ｄ３４と、ＶＤＤ電位の差程度で、ＶＤＤより十分に小さいことが望ましい。すなわち、Ｖｔｈ＿ｐ２１とＶＤＤとの関係は、｛ ｝が絶対値を表すとして、
｛ＶＤＤ｝ ＞ ｛Ｖｔｈ＋ｐ２１｝≒ ｛（Ｖｚ＿Ｄ３４−ＶＤＤ）｝
と表すことができる。
【００２５】
この構成を図７に示した従来の構成と比較してみると、ＩＮＶとＶＤＤとの間に設けられていたダイオード（図７のダイオード１４２）が、ＰＭＯＳ２１に置き換わっている。また、ＰＭＯＳ２１のゲートには、ＩＮＶ２０が接続され、ＩＮＶ２０の入力は入力端子４１に接続されている。
【００２６】
このような構成のゲート駆動回路の動作について説明する。
制御信号ａがオフされているときには、ＩＮＶ１０はＮ３１をオフする。Ｎ３１のゲート電位はＧＮＤ電位になり、コレクタ電位はＶＤＨ電位になる。また、制御信号ａがオフであるので、ＩＮＶ２０が出力する制御信号ｂはオンになり、ＰＭＯＳ２１はオンされ、ＶＤＤとＩＮＶ１０とを接続する。
【００２７】
この状態から制御信号ａがオンすると、ＩＮＶ１０はＮ３１をオンし、Ｎ３１のゲートには、ＶＤＤが印加される。Ｎ３１のゲート電位が十分にＶＤＤと同等の電位となる頃、すなわち、ＩＮＶ２０の遅延時間経過後、ＩＮＶ２０は制御信号ｂをオンからオフに変化させる。ＩＮＶ２０が出力する制御信号ｂはオフになり、ＰＭＯＳ２１はオフされ、ＶＤＤとＩＮＶ１０との接続は切り離される。
【００２８】
この信号変化を図を用いて説明する。図２は、第１の実施の形態における信号タイミングを示した図である。ａは入力端子４１を介してＩＮＶ１０に入力される制御信号ａ、ｂはＩＮＶ２０を介して出力される制御信号ｂを示している。また、Ｎ３１−Ｇａｔｅは、出力素子であるＮ３１のゲートに印加される制御信号を示している。
【００２９】
Ｎ３１をオンする信号が入力される。具体的には、制御信号ａが、ＨｉレベルからＬｏレベルに立ち下がる。すると、ＩＮＶ１０によって、Ｎ３１のゲート電位は、ＬｏレベルからＨｉレベルに立ち上がる。Ｎ３１のゲート電位は、ＶＤＤまで上昇することができるが、ＶＤＤに到達するまでには、スイッチング時間ｔｆが必要になる。そして、スイッチング時間ｔｆより僅かに長い時間に設定される遅延時間が経過した後、制御信号ａを反転させて制御信号ｂを出力するＩＮＶ２０は、制御信号ｂをＬｏレベルからＨｉレベルに変化させる。
【００３０】
次に、スキャンドライバ回路全体の動作を説明する。図３は、第１の実施の形態のスキャンドライバ回路の出力素子の動作を示した図である。
制御信号ａによって、Ｎ３１がオンされると、Ｎ３１のコレクタ電位は、Ｈｉレベル（ＶＤＨ）からＬｏレベル（ＧＮＤ）に変化する。このとき、ＩＮＶ１０によってＮ３１のゲートに印加される電圧は、ＶＤＤ電圧になる。また、パネル容量３３に蓄えられた電荷が放電され、コレクタにはパネル容量３３の放電電流が流れることは、従来の回路と同様である。スイッチング時間ｔｆ経過後、コレクタ電位がＧＮＤに下がると、プラズマ放電が開始され、プラズマ放電電流が流れる。プラズマ放電電流を流す際、Ｎ３１のゲート電圧は、Ｎ３１のコレクタ−ゲート間の帰還容量の影響でＶＤＤよりも高い電圧に上昇し、十分な負荷駆動能力を得ることが可能となる。
【００３１】
ここで、図８に示した従来の回路の動作との大きな違いは、Ｎ３１のゲート電位がＶＤＤに達することと、プラズマ放電時のＮ３１のゲート電位がより高くなることである。これは、従来の回路と異なり、ダイオードの順方向電圧の影響を受けないことによる。
【００３２】
まず、第１のゲート電位がＶＤＤに達することについては、Ｎ３１の駆動能力を大きくし、パネル容量が増加しても高速スイッチングを可能にするという利点がある。また、第２のプラズマ放電時のゲート電位がより高くなることについては、プラズマ放電電流を流す際に、Ｎ３１の電圧効果を低減する（温度上昇を抑制する）ことが可能となるという利点がある。いずれもパネルの大画面化に対しては有利に働く。
【００３３】
このように、Ｎ３１のゲート電位が十分にＶＤＤと同等の電位となった後に、バッファ回路をＶＤＤから切り離すことで、スイッチング時間を抑えることができる。また、その後のプラズマ放電の際には、出力素子の帰還容量の働きで、自身のゲート電位を先に達していた低電圧電源の電位以上に上昇させることができる。この結果、ＶＤＤ電圧を上昇させることなく、高速スイッチングが可能となる。
【００３４】
ここで、ＩＮＶ２０の回路例を説明する。図４は、第１の実施の形態の制御信号を反転させるインバータ回路の一例を示した回路図である。ａ，ｂは、図１の制御信号ａ，ｂと同じである。
【００３５】
図４に示したインバータ回路は、ＰＭＯＳ２０１と、ＮＭＯＳ２０２と、から構成されるＣＭＯＳインバータである。この回路では、ＮＭＯＳ２０２のチャネル幅は大きくし、信号が遅れないようにする。一方、ＰＭＯＳ２０１のチャネル幅は小さくし、ＰＭＯＳ２０１のゲート駆動に時間がかかるようにする。また、ＰＭＯＳ２０１のチャネル幅を小さくする代わりに、抵抗２０３を、ＰＭＯＳ２０１のドレインに接続してもよい。この場合もＰＭＯＳ２０１のチャネル幅を小さくしたときと同様の効果が得られる。
【００３６】
このように、ＩＮＶ２０内部の遅延時間を設ける手法は、内部のＰＭＯＳ２０１とＮＭＯＳ２０２との電流駆動能力に差をつけたり、あるいは、一方のゲートもしくはドレイン側に抵抗を設けることなどで対応可能である。
【００３７】
なお、以上の説明の第１の実施の形態の回路は、一般的なＣＭＯＳプロセスと、高耐圧プロセスとを組み合わせた半導体プロセスで製造可能である。また、ＩＮＶ１０を効果的にＶＤＤから切り離すために、現在スキャンドライバＩＣに一般的に用いられているＳＯＩ（Silicon on Insulator）ウェハーを用いた誘電体分離技術を用いて回路を構成することが望ましい。
【００３８】
ここで、ゲート電位の電圧を上げることの効果を具体例を挙げて説明する。図５は、出力素子におけるゲート電位の違いによる電流−電圧特性を示した図である。
図は、出力素子（図１のＮ３１に対応する）のゲート電位（Ｖｇ）が、４．３Ｖと、５．０Ｖのときの電流―電圧特性を示している。図から明らかなように、わずか０．７Ｖのゲート電位の違いでも、電流駆動能力が４２０ｍＡ（Ｖｇ＝４．３Ｖ）と、５９０ｍＡ（Ｖｇ＝５．０Ｖ）と、１．４倍も異なる。したがって、従来の回路構成で大画面化に対応するには、Ｎ３１の活性領域の面積が１．４倍程度必要になる。同素子（Ｎ３１）の耐圧構造部分の面積を考慮して、従来のＮ３１の面積を１００パーセントとして、約３３パーセント面積を増やさなければならない。
【００３９】
一方、第１の実施の形態の場合は、従来の回路のダイオード（図７のダイオード１４２）が減少し、ＩＮＶ２０とＰＭＯＳ２１とが加わる。本願発明者による実験の結果では、これらの回路を確保するため、同様の指標で、面積の増加は、５パーセントから６パーセントでよいことがわかった。
【００４０】
次に、第２の実施の形態のスキャンドライバ回路について説明する。第１の実施の形態では出力素子を制御する制御信号ａに基づいてＰＭＯＳ２１の制御信号ｂを生成していたが、第２の実施の形態では出力素子のゲート電位をモニタし、モニタ結果に基づいて制御信号ｂを生成する。
【００４１】
図６は、第２の実施の形態のゲート駆動回路を組み込んだスキャンドライバ回路の回路図である。図１と同じものには同じ番号を付し、説明は省略する。
第２の実施の形態のゲート駆動回路では、ＰＭＯＳ２１に入力される制御信号ｂは、インバータ回路２２（以下、ＩＮＶ２２とする）と、インバータ回路２３（以下、ＩＮＶ２３とする）とによって生成される。
【００４２】
ＩＮＶ２２は、ヒステリシスを有しており、入力端子がＮ３１のゲート、出力端子がＩＮＶ２３に接続され、Ｎ３１のゲートの電位をモニタするモニタ回路として機能する。そして、Ｎ３１のゲート電位が一定レベルに達したことを検知すると、ＩＮＶ２３を動作させる。
【００４３】
ＩＮＶ２３は、ＩＮＶ２２から入力された信号を反転出力する。ＩＮＶ２３には、通常のインバータの遅延時間程度の数ｎｓの遅延時間が設定されている。
このような構成の回路では、ＩＮＶ２２によってＮ３１のゲート電位が一定のレベルに達したことが検知されると、ＩＮＶ２３を介して制御信号ｂとしてＰＭＯＳ２１に入力される。制御信号ｂが入力されるＰＭＯＳ２１の動作は、第１の実施の形態と同様である。したがって、第２の実施の形態のスキャンドライバ回路の動作は、図３に示した第１の実施の形態のスキャンドライバ回路の動作と同等である。
【００４４】
なお、第１の実施の形態では、予め制御信号ｂの遅延時間をセットしていたが、第２の実施の形態では、遅延時間は負荷の大きさや、スキャンドライバ回路の温度による駆動能力の変化に追従して変化する。これは、Ｎ３１がオンしてパネル電極の電位がＨｉレベルからＬｏレベルに変化している最中に、Ｎ３１のコレクタ−ゲート間の帰還容量の働きで、ゲート電位が０からＶＤＤに変化することを抑えるためである。言い換えれば、ゲート電位がＶＤＤに達するのは、出力電位の変化が完了した時点である。したがって、ＩＮＶ２２によってゲート電位をモニタすることで、同様の働きをさせることが可能となる。
【００４５】
このように、第２の実施の形態では、遅延時間が負荷の大きさや駆動能力の変化に追従するため、パネルメーカーやパネルサイズの違い、または、実際のパネル動作時の温度変化などによるスイッチング時間の違いを意識することなく、適用することができる。
【００４６】
以上のように、本実施の形態のゲート駆動回路は、僅かなロジック回路の追加でよいので、コストアップを極力推させることが可能である。また、出力電圧の情報を信号切り替えに利用する第２の実施の形態のゲート駆動回路を組み込んだスキャンドライバＩＣは、パネルの特性の違いなどを特に意識することなく選定することができるなど、汎用性がより高くなる。したがって、量産効果によるコストダウンも可能である。
【図面の簡単な説明】
【００４７】
【図１】本願発明の第１の実施の形態のゲート駆動回路が組み込まれたスキャンドライバ回路の出力段の回路図である。
【図２】第１の実施の形態における信号タイミングを示した図である。
【図３】第１の実施の形態のスキャンドライバ回路の出力素子の動作を示した図である。
【図４】第１の実施の形態の制御信号を反転させるインバータ回路の一例を示した回路図である。
【図５】出力素子におけるゲート電位の違いによる電流−電圧特性を示した図である。
【図６】第２の実施の形態のゲート駆動回路を組み込んだスキャンドライバ回路の回路図である。
【図７】従来のスキャンドライバＩＣの出力部の一例を示した回路図である。
【図８】従来のスキャンドライバ回路の出力素子の動作を示した図である。
【符号の説明】
【００４８】
１０ インバータ・バッファ回路（ＩＮＶ）
１１ 第２のｐチャンネル型ＭＯＳ電界効果トランジスタ（ＰＭＯＳ）
１２ 第１のｎチャンネル型ＭＯＳ電界効果トランジスタ（ＮＭＯＳ）
２０ インバータ回路（ＩＮＶ）
２１ 第１のｐチャンネル型ＭＯＳ電界効果トランジスタ（ＰＭＯＳ）
３１，３２ 出力素子
３３ パネル容量
３４ ツェナーダイオード
【特許請求の範囲】
【請求項１】
出力素子を駆動するゲート駆動回路において、
ロジック用の低電圧を供給する低電圧電源端子と、第１の制御信号に基づいて前記出力素子を駆動するバッファ回路との間に電気的に接続され、ゲートに印加される前記出力素子のゲート容量に充電電流を供給する期間を通知する第２の制御信号に基づいて前記低電圧電源端子と前記バッファ回路との接続を制御する第１のｐチャンネル型ＭＯＳ電界効果トランジスタと、
前記バッファ回路を構成し、前記出力素子のゲートと、前記第１のｐチャンネル型ＭＯＳ電界効果トランジスタとの間に電気的に接続され、ゲートに印加される第１の制御信号により駆動される第２のｐチャンネル型ＭＯＳ電界効果トランジスタと、
前記バッファ回路を構成し、前記出力素子のゲートと、基準電源端子との間に電気的に接続され、ゲートに印加される前記第１の制御信号により駆動される第１のｎチャンネル型ＭＯＳ電界効果トランジスタと、
を有することを特徴とするゲート駆動回路。
【請求項２】
前記出力素子を駆動する前記第１の制御信号を入力して反転信号を生成するとともに、前記第１の制御信号によって少なくとも前記出力素子がオンするときには、予め設定される前記出力素子のゲート電位が前記低電圧電源端子の出力電位に到達するまでの経過時間を遅延させた後、前記反転信号を前記第２の制御信号として出力するインバータ回路を有することを特徴とする請求項１記載のゲート駆動回路。
【請求項３】
前記インバータ回路は、電流駆動能力に差があるｐチャンネル型ＭＯＳ電界効果トランジスタと、ｎチャンネル型ＭＯＳ電界効果トランジスタと、により構成されることを特徴とする請求項２記載のゲート駆動回路。
【請求項４】
前記出力素子のゲートと、前記第１のｐチャンネル型ＭＯＳ電界効果トランジスタとの間に接続され、前記出力素子のゲート電位をモニタして、前記出力素子のゲート電位が所定の電位に到達したことが検知されたときは、検知結果を前記第２の制御信号として前記第１のｐチャンネル型ＭＯＳ電界効果トランジスタに出力するモニタ回路を有することを特徴とする請求項１記載のゲート駆動回路。
【請求項５】
前記モニタ回路は、ヒステリシス機能を有するバッファ回路により構成されることを特徴とする請求項４記載のゲート駆動回路。
【請求項６】
前記第１のｐチャンネル型ＭＯＳ電界効果トランジスタの閾値電圧は、前記出力素子のゲートと前記基準電源端子との間に接続されるツェナーダイオードのツェナー電圧と、前記低電圧電源端子の電位との差と同程度の値に設定されることを特徴とする請求項１記載のゲート駆動回路。
【請求項７】
ディスプレイパネルを駆動する表示装置駆動回路において、
前記ディスプレイパネルに接続される出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、
前記出力端子と基準電源端子との間に接続された第２のトランジスタと、
ロジック用の低電圧を供給する低電圧電源端子と、第１の制御信号に基づいて前記第２のトランジスタを駆動するバッファ回路との間に電気的に接続され、前記第２のトランジスタのゲート容量に充電電流を供給する期間を通知する第２の制御信号に基づいて前記低電圧電源端子と前記バッファ回路との接続を制御する第１のｐチャンネル型ＭＯＳ電界効果トランジスタと、
前記バッファ回路を構成し、前記第２のトランジスタのゲートと、前記第１のｐチャンネル型ＭＯＳ電界効果トランジスタとの間に電気的に接続され、ゲートに印加される第１の制御信号により駆動される第２のｐチャンネル型ＭＯＳ電界効果トランジスタと、
前記バッファ回路を構成し、前記第２のトランジスタのゲートと、前記基準電源端子との間に電気的に接続され、ゲートに印加される前記第１の制御信号により駆動される第１のｎチャンネル型ＭＯＳ電界効果トランジスタと、
を有することを特徴とする表示装置駆動回路。
【請求項１】
出力素子を駆動するゲート駆動回路において、
ロジック用の低電圧を供給する低電圧電源端子と、第１の制御信号に基づいて前記出力素子を駆動するバッファ回路との間に電気的に接続され、ゲートに印加される前記出力素子のゲート容量に充電電流を供給する期間を通知する第２の制御信号に基づいて前記低電圧電源端子と前記バッファ回路との接続を制御する第１のｐチャンネル型ＭＯＳ電界効果トランジスタと、
前記バッファ回路を構成し、前記出力素子のゲートと、前記第１のｐチャンネル型ＭＯＳ電界効果トランジスタとの間に電気的に接続され、ゲートに印加される第１の制御信号により駆動される第２のｐチャンネル型ＭＯＳ電界効果トランジスタと、
前記バッファ回路を構成し、前記出力素子のゲートと、基準電源端子との間に電気的に接続され、ゲートに印加される前記第１の制御信号により駆動される第１のｎチャンネル型ＭＯＳ電界効果トランジスタと、
を有することを特徴とするゲート駆動回路。
【請求項２】
前記出力素子を駆動する前記第１の制御信号を入力して反転信号を生成するとともに、前記第１の制御信号によって少なくとも前記出力素子がオンするときには、予め設定される前記出力素子のゲート電位が前記低電圧電源端子の出力電位に到達するまでの経過時間を遅延させた後、前記反転信号を前記第２の制御信号として出力するインバータ回路を有することを特徴とする請求項１記載のゲート駆動回路。
【請求項３】
前記インバータ回路は、電流駆動能力に差があるｐチャンネル型ＭＯＳ電界効果トランジスタと、ｎチャンネル型ＭＯＳ電界効果トランジスタと、により構成されることを特徴とする請求項２記載のゲート駆動回路。
【請求項４】
前記出力素子のゲートと、前記第１のｐチャンネル型ＭＯＳ電界効果トランジスタとの間に接続され、前記出力素子のゲート電位をモニタして、前記出力素子のゲート電位が所定の電位に到達したことが検知されたときは、検知結果を前記第２の制御信号として前記第１のｐチャンネル型ＭＯＳ電界効果トランジスタに出力するモニタ回路を有することを特徴とする請求項１記載のゲート駆動回路。
【請求項５】
前記モニタ回路は、ヒステリシス機能を有するバッファ回路により構成されることを特徴とする請求項４記載のゲート駆動回路。
【請求項６】
前記第１のｐチャンネル型ＭＯＳ電界効果トランジスタの閾値電圧は、前記出力素子のゲートと前記基準電源端子との間に接続されるツェナーダイオードのツェナー電圧と、前記低電圧電源端子の電位との差と同程度の値に設定されることを特徴とする請求項１記載のゲート駆動回路。
【請求項７】
ディスプレイパネルを駆動する表示装置駆動回路において、
前記ディスプレイパネルに接続される出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、
前記出力端子と基準電源端子との間に接続された第２のトランジスタと、
ロジック用の低電圧を供給する低電圧電源端子と、第１の制御信号に基づいて前記第２のトランジスタを駆動するバッファ回路との間に電気的に接続され、前記第２のトランジスタのゲート容量に充電電流を供給する期間を通知する第２の制御信号に基づいて前記低電圧電源端子と前記バッファ回路との接続を制御する第１のｐチャンネル型ＭＯＳ電界効果トランジスタと、
前記バッファ回路を構成し、前記第２のトランジスタのゲートと、前記第１のｐチャンネル型ＭＯＳ電界効果トランジスタとの間に電気的に接続され、ゲートに印加される第１の制御信号により駆動される第２のｐチャンネル型ＭＯＳ電界効果トランジスタと、
前記バッファ回路を構成し、前記第２のトランジスタのゲートと、前記基準電源端子との間に電気的に接続され、ゲートに印加される前記第１の制御信号により駆動される第１のｎチャンネル型ＭＯＳ電界効果トランジスタと、
を有することを特徴とする表示装置駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００９−４８０６５（Ｐ２００９−４８０６５Ａ）
【公開日】平成２１年３月５日（２００９．３．５）
【国際特許分類】
【出願番号】特願２００７−２１５７６６（Ｐ２００７−２１５７６６）
【出願日】平成１９年８月２２日（２００７．８．２２）
【出願人】（５０３３６１２４８）富士電機デバイステクノロジー株式会社 (1,023)
【Ｆターム（参考）】
【公開日】平成２１年３月５日（２００９．３．５）
【国際特許分類】
【出願日】平成１９年８月２２日（２００７．８．２２）
【出願人】（５０３３６１２４８）富士電機デバイステクノロジー株式会社 (1,023)
【Ｆターム（参考）】
[ Back to top ]