シリアルインターフェースの制御方法
【課題】 必要最小限の端子数で信号の入出力を可能としながら、信号の高速転送の要請にも応えることができるシリアルインターフェースの制御方法を提供すること。
【解決手段】 装置１において、信号入力端子（ＳＩ）には入力バッファ１１に加えて出力バッファ１２が備えられ、信号出力端子（ＳＯ）には出力バッファ１４に加えて入力バッファ１３が備えられる。各バッファ１１乃至１４は、信号入力端子（ＳＩ）から入力される制御コードＯＰＣに応じて活性状態が切り替えられる。切り替えは、所定サイクル数の転送単位において信号転送がない期間を生成し、その期間において行なわれる。
【解決手段】 装置１において、信号入力端子（ＳＩ）には入力バッファ１１に加えて出力バッファ１２が備えられ、信号出力端子（ＳＯ）には出力バッファ１４に加えて入力バッファ１３が備えられる。各バッファ１１乃至１４は、信号入力端子（ＳＩ）から入力される制御コードＯＰＣに応じて活性状態が切り替えられる。切り替えは、所定サイクル数の転送単位において信号転送がない期間を生成し、その期間において行なわれる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルインターフェースにおけるデータの入出力技術に関するものであり、特に、シリアルインターフェースにおけるデータ入出力の高速化技術に関するものである。
【背景技術】
【０００２】
シリアルインターフェースは、データやアドレス等の信号の入力および出力を時系列にシリアル転送することにより、入力端子および出力端子を、各々少なくとも１端子を備えていればよい。多数の端子を備えて信号の入出力を行なうパラレルインターフェースに比して、必要最小限の端子数で信号の入出力を可能とするインターフェース技術である。他の制御信号が入出力される入出力端子や電源端子等が多数必要とされる場合、または／および半導体集積回路において、チップサイズの制約や実装パッケージの制約等で、搭載可能な端子数に制約がある場合等に、適用されて有効なインターフェース技術である
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、シリアルインターフェースでは、データやアドレス等の信号をシリアルに転送するため、多数の端子を備えて一度に多数の信号をパラレル転送するパラレルインターフェースに比して、多大な転送時間を必要としてしまう。多数の端子が必要とされ、または／およびチップサイズや実装パッケージサイズの制約等により搭載端子数に制約がある場合に、信号の高速転送の要請に応えることができないおそれがあり問題である。
【０００４】
本発明は前記背景技術の課題に鑑みてなされたものであり、必要最小限の端子数で信号の入出力を可能としながら、信号の高速転送の要請にも応えることができるシリアルインターフェースの制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
前記目的を達成するために、本発明に係るシリアルインターフェースの制御方法は、第１の転送方向に信号転送が行なわれる第１信号経路と第１の転送方向とは反対方向である第２の転送方向に信号転送が行なわれる第２信号経路とを備えて構成されるシリアルインターフェースの制御方法であって、信号転送に先立ち、信号転送の属性を指示する制御信号を転送するステップと、信号転送の属性に応じて、第１信号経路に加えて第２信号経路を介して第１の転送方向に信号転送を行ない、または第２信号経路に加えて第１信号経路を介して第２の転送方向に信号転送を行なうステップとを有することを特徴とする。
【０００６】
本発明のシリアルインターフェースの制御方法では、第１の転送方向に信号転送が行なわれる第１信号経路と第１の転送方向とは反対方向である第２の転送方向に信号転送が行なわれる第２信号経路とを備えて構成されるシリアルインターフェースを制御するに当たり、信号転送に先立って信号転送の属性を指示する制御信号を転送する。信号転送においては、信号転送の属性に応じて、第１信号経路に加えて第２信号経路を介して第１の転送方向に信号転送が行なわれ、または第２信号経路に加えて第１信号経路を介して第２の転送方向に信号転送が行なわれる。
【発明の効果】
【０００７】
これにより、データやアドレス等の信号をシリアルに転送するシリアルインターフェースにおいて、制御信号に応じて、第１の転送方向への信号転送、第２の転送方向への信号転送を、第１信号経路または第１および第２信号経路、第２信号経路または第１および第２信号経路を介して行なうことができる。
【０００８】
転送方向に応じた転送経路を備えて信号転送を時系列に行なうシリアルインターフェースにおいて、制御信号に応じて、第１または第２の転送方向への信号転送を、第１信号経路および第２信号経路を介して並列に行なうことにより、信号転送の速度の向上を図ることができる。多数の信号経路が必要とされ、または／および実装等の機器上の制約で、搭載可能な信号経路に制限がありシリアルインターフェースを使用せざるを得ない場合にも、信号の転送幅を増やすことができ高速転送に対応することができる。
【０００９】
本発明によれば、必要最小限の信号経路を有しながら、信号の高速転送に対応することが可能なシリアルインターフェースの制御方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明のシリアルインターフェースの制御方法について具体化した実施形態を図１乃至図７に基づき図面を参照しつつ詳細に説明する。
【００１１】
図１は、本発明の実施形態におけるシリアルインターフェースを示す図である。図１で装置１は、例えば、シリアルインターフェースを有するフラッシュメモリである。一般的なシリアルインターフェースと同様に、装置１は、信号入力端子（ＳＩ）と信号出力端子（ＳＯ）とを備えている。信号入力端子（ＳＩ）は第１信号経路Ｐ１に接続され、シリアル転送の動作状態においては、信号がシリアルに入力される。信号出力端子（ＳＯ）は第２信号経路Ｐ２に接続され、シリアル転送の動作状態においては、信号がシリアルに出力される。
【００１２】
装置１はクロック端子（ＣＬＫ）を備えており、入力されるクロック信号（不図示）に応じて同期動作が行われる。具体的には、クロックサイクルごとに、信号入力端子（ＳＩ）または／および信号出力端子（ＳＯ）から、１ビットの信号が入出力される。実施形態のシリアルインターフェースでは、８クロックサイクルを転送単位として８ビット信号を一纏まりとして入出力動作が行なわれる。いわゆるハーフワードバウンダリ動作を行なうものとする。尚、チップセレクト端子（ＣＳ）には、装置１の活性・非活性を制御する信号が入力される。
【００１３】
チップセレクト端子（ＣＳ）に入力されるチップセレクト信号ＣＳ（例えば、図３参照）に応じて装置１が活性化された後、装置１には、第１信号経路Ｐ１を伝播し信号入力端子（ＳＩ）を介して、制御コードＯＰＣ（例えば、図３参照）およびアドレス信号ＡＤＤＲ（例えば、図３参照）が、順次入力される。最初に入力される制御コードＯＰＣは、制御コードデコーダ１５に入力される。アドレス信号ＡＤＤＲの入力後に、入出力されるデータ信号Ｄ０乃至Ｄ３（例えば、図５参照）等の信号転送の属性が決定される。
【００１４】
装置１において、信号入力端子（ＳＩ）には、入力バッファ１１に加えて出力バッファ１２が備えられている。また信号出力端子（ＳＯ）には、出力バッファ１４に加えて入力バッファ１３が備えられている。入力バッファ１１、出力バッファ１２、入力バッファ１３、および出力バッファ１４には、回路動作の活性・非活性を制御するイネーブル端子（ＥＮ）が備えられている。制御コードデコーダ１５により、制御コードＯＰＣがデコードされ、信号転送の属性に応じて活性化信号ＥＮ１、ＥＮ２、ＥＮ３、およびＥＮ４が出力される。活性化信号ＥＮ１、ＥＮ２、ＥＮ３、およびＥＮ４は、各々のイネーブル端子（ＥＮ）に入力される。
【００１５】
図２は、制御コードＯＰＣにより指示される信号転送の属性と、信号転送の各属性に対して制御コードデコーダ１５から出力される活性化信号ＥＮ１乃至ＥＮ４を示す図である。
【００１６】
信号転送の属性については、データ信号の読み出し（Ｒ）（出力）と書き込み（Ｗ）（入力）との別の他、実施形態では、転送モードとして、シリアル転送の動作モードとパラレル転送の動作モードとの別がある。
【００１７】
シリアルモードでのデータ読み出し（Ｒ）動作では、信号出力端子（ＳＯ）から出力バッファ１４を介して、データの読み出し動作が行なわれる。活性化信号ＥＮ４がハイレベル（Ｈ）となり出力バッファ１４を活性化する。一方、活性化信号ＥＮ１乃至ＥＮ３はローレベル（Ｌ）となり、入力バッファ１１、出力バッファ１２、および入力バッファ１３は非活性の状態となる。
【００１８】
シリアルモードでのデータ書き込み（Ｗ）動作では、信号入力端子（ＳＩ）から入力バッファ１１を介して、データの書き込み動作が行なわれる。活性化信号ＥＮ１がハイレベル（Ｈ）となり入力バッファ１１を活性化する。一方、活性化信号ＥＮ２乃至ＥＮ４はローレベル（Ｌ）となり、出力バッファ１２、入力バッファ１３、および出力バッファ１４は非活性の状態となる。
【００１９】
パラレルモードでのデータ読み出し（Ｒ）動作では、信号入力端子（ＳＩ）および信号出力端子（ＳＯ）から出力バッファ１２および１４を介して、並列にデータの読み出し動作が行なわれる。活性化信号ＥＮ２およびＥＮ４がハイレベル（Ｈ）となり出力バッファ１２および１４を活性化する。一方、活性化信号ＥＮ１およびＥＮ３はローレベル（Ｌ）となり、入力バッファ１１および１３は非活性の状態となる。
【００２０】
パラレルモードでのデータ書き込み（Ｗ）動作では、信号入力端子（ＳＩ）および信号出力端子（ＳＯ）から入力バッファ１１および１３を介して、並列にデータの書き込み動作が行なわれる。活性化信号ＥＮ１およびＥＮ３がハイレベル（Ｈ）となり入力バッファ１１および１３を活性化する。一方、活性化信号ＥＮ２およびＥＮ４はローレベル（Ｌ）となり、入力バッファ１２および１４は非活性の状態となる。
【００２１】
制御コードＯＰＣをデコードすることにより信号転送の属性を判断することができ、信号転送の属性に応じて、信号入力端子（ＳＩ）から信号を書き込み、信号出力端子（ＳＯ）から信号を読み出す、通常のシリアルインターフェース動作を行なうことができる。加えて、信号入力端子（ＳＩ）および信号出力端子（ＳＯ）から信号を書き込みまたは信号を読み出す、パラレル動作を行なうことができる。
【００２２】
以下、図３乃至図７に示すタイミングチャートにより、実施形態のシリアルインターフェースについて、パラレル動作が行なわれる場合の制御方法を説明する。以下の説明では、データ読み出し動作について説明するが、データ書き込み動作についても同様な制御方法とすることは可能である。
【００２３】
図３乃至図７では、制御コードＯＰＣおよびアドレス信号ＡＤＤＲ、またはＡＤＤＲ１およびＡＤＤＲ２で構成される制御信号の入力の後（（Ｉ）のステップ）、パラレル動作でデータ信号Ｄ０乃至Ｄ２あるいはＤ３の読み出し（（ＩＩ）のステップ）が行なわれる場合である。制御信号の転送方向とデータ信号Ｄ０乃至Ｄ２あるいはＤ３の転送方向が反転する場合である。信号入力端子（ＳＩ）では、制御信号が入力されている期間では、入力バッファ１１が活性化状態であると共に出力バッファ１２が非活性化状態である必要がある。また、データ信号の出力期間では、出力バッファ１２が活性化状態であると共に、入力バッファ１１が非活性化状態であることが必要である。ステップ（Ｉ）からステップ（ＩＩ）に至る過程で、入力バッファと出力バッファとの活性状態の切り替えが必要となる。
【００２４】
図３では、ステップ（ＩＩ）の開始時に、転送単位である８ビット信号のデータ信号Ｄ０を信号出力端子（ＳＯ）から出力する間、信号入力端子（ＳＩ）における、入／出力バッファ１１／１２の活性状態の切り替えを行なう制御方法である。
【００２５】
チップセレクト端子（ＣＳ）に入力される信号がローレベルに遷移することに応じて、装置１が活性化する。クロック端子（ＣＬＫ）に入力されているクロック信号に同期して、信号入力端子（ＳＩ）から制御信号の入力が開始される。最初は制御コードＯＰＣである。ハーフワードバウンダリ動作により、制御コードＯＰＣは８クロックサイクルで転送単位を構成する８ビット信号で構成されているものとする。
【００２６】
制御コードＯＰＣがデコードされることに応じて信号転送の属性が判別される。この場合、パラレル動作のデータ読み出し（Ｒ）であるので、活性化信号ＥＮ４は直ちにハイレベルに遷移して出力バッファ１４を活性化し、データ信号の読み出しタイミングを待つ。一方、入力バッファ１１の非活性化と出力バッファ１２の活性化とは、制御信号の入力完了まで待つ。信号入力端子（ＳＩ）からの制御コードＯＰＣの入力と、これに引き続くアドレス信号ＡＤＤＲの入力が行われるからである。
【００２７】
信号入力端子（ＳＩ）からのアドレス信号ＡＤＤＲの入力が完了した後、データ信号の読み出し動作が行われる。図３の制御方法では、データ信号の読み出し動作は、制御信号の入力に使用されていない信号出力端子（ＳＯ）からのデータ信号Ｄ０の読み出し動作を先行して開始する（図３中、（ＩＩＩ）のステップ）制御が行なわれる。
【００２８】
この間、信号入力端子（ＳＩ）に接続されている入力バッファ１１および出力バッファ１２は、活性化状態が反転する。すなわち、制御信号の転送先である装置１においては、出力バッファ１２が活性化信号ＥＮ２のハイレベル遷移により活性化し、信号出力が可能状態に遷移する。また、入力バッファ１１が活性化信号ＥＮ１のローレベル遷移により非活性化し、信号入力が不可状態に遷移する。一方、図示されない制御信号の転送元においては、第１信号経路Ｐ１に接続されている入／出力バッファのうち、出力バッファが非活性化して信号出力が不可状態に遷移し、入力バッファ活性化して信号入力が可能状態に遷移する。この制御を、図３中、（ＩＶ）のステップにて示す。
【００２９】
この制御ステップ（ＩＶ）を、ハーフワードバウンダリ動作により、信号出力端子（ＳＯ）から最初の８ビットのデータ信号Ｄ０が出力されている期間に行なえば、次の８クロックサイクルにおいては、信号入力端子（ＳＩ）からのデータ信号Ｄ１を出力することができる。このとき、信号出力端子（ＳＯ）からもデータ信号Ｄ２を出力することができる。信号入力端子（ＳＩ）と信号出力端子（ＳＯ）とから、パラレル動作にてデータ信号の読み出し動作を行なうことができる。
【００３０】
図４では、ステップ（ＩＩ）の開始時に、転送単位である８ビット信号のデータ信号Ｄ０を、ビットごとに、信号出力端子（ＳＯ）と信号入力端子（ＳＩ）との間で交互に出力する。最初の１ビットを信号出力端子（ＳＯ）から出力する間、信号入力端子（ＳＩ）における、入／出力バッファ１１／１２の活性状態の切り替えを行なう制御方法である。
【００３１】
尚、ステップ（Ｉ）における動作は図３の場合と同様であるので、ここでの説明は省略する。
【００３２】
信号入力端子（ＳＩ）からのアドレス信号ＡＤＤＲの入力が完了した後、データ信号の読み出し動作が行われる。図４の制御方法では、図３と同様に、データ信号の読み出し動作は、制御信号の入力に使用されていない信号出力端子（ＳＯ）からの読み出し動作を先行して開始する（図４中、（ＩＩＩ）のステップ）制御が行なわれる。
【００３３】
ここで、ステップ（ＩＩ）の開始時に信号出力端子（ＳＯ）から先行して読み出されるデータ信号は、図３の制御方法では転送単位の８ビット信号であるデータ信号Ｄ０の全体であるのに対して、図４では、データ信号Ｄ０の最初の１ビットである。以後、データ信号Ｄ０は、信号入力端子（ＳＩ）との間でビットごとに交互に出力される。
【００３４】
データ信号Ｄ０の最初の１ビットが信号出力端子（ＳＯ）から出力されている間、信号入力端子（ＳＩ）に接続されている入力バッファ１１および出力バッファ１２は、活性化状態が反転する。すなわち、制御信号の転送先である装置１においては、出力バッファ１２が活性化信号ＥＮ２のハイレベル遷移により活性化し、信号出力が可能状態に遷移する。また、入力バッファ１１が活性化信号ＥＮ１のローレベル遷移により非活性化し、信号入力が不可状態に遷移する。一方、図示されない制御信号の転送元においては、第１信号経路Ｐ１に接続されている入／出力バッファのうち、出力バッファが非活性化して信号出力が不可状態に遷移し、入力バッファ活性化して信号入力が可能状態に遷移する。この制御を、図４中、（ＩＶ）のステップにて示す。
【００３５】
このステップ（ＩＶ）を、データ信号Ｄ０の最初の１ビットが出力されている期間に行なうので、以後、信号出力端子（ＳＯ）に加えて信号入力端子（ＳＩ）からもデータ信号の出力が可能となる。これにより、信号入力端子（ＳＩ）と信号出力端子（ＳＯ）とから、ビットごとに交互にデータ信号を出力することができる。信号入力端子（ＳＩ）と信号出力端子（ＳＯ）とから、パラレル動作にてデータ信号の読み出し動作を行なうことができる。
【００３６】
図５では、ステップ（Ｉ）において入力されるアドレス信号ＡＤＤＲのうち最下位ビット信号を非入力とする。アドレス信号ＡＤＤＲを降べきに転送するものとすれば、ハーフワードバウンダリ動作が行なわれ、アドレス信号の転送が８ビットサイクルの転送単位ごとに確保されていることから、ステップ（ＩＩ）に移行する前のステップ（Ｉ）の最終クロックサイクルで信号入力が行われないサイクルを生成することができる（図５中、（Ｖ）のステップ）。このサイクルを利用して、信号入力端子（ＳＩ）における、入／出力バッファ１１／１２の活性状態の切り替えを行なう制御方法である。ここで、アドレス信号ＡＤＤＲの最下位ビット信号を非入力とする制御は、データ信号をパラレル動作で出力するステップ（ＩＩ）での制御と整合する。最下位ビット信号を非入力とすれば、隣接する２つのアドレスに格納されているデータ信号を同時に選択することができるからである。
【００３７】
尚、ステップ（Ｉ）におけるその他の動作は図３の場合と同様であるので、ここでの説明は省略する。
【００３８】
アドレス信号ＡＤＤＲの最下位ビット信号が非入力である間（（Ｖ）のステップの間）、信号入力端子（ＳＩ）に接続されている入力バッファ１１および出力バッファ１２は、活性化状態が反転する。すなわち、制御信号の転送先である装置１においては、出力バッファ１２が活性化信号ＥＮ２のハイレベル遷移により活性化し、信号出力が可能状態に遷移する。また、入力バッファ１１が活性化信号ＥＮ１のローレベル遷移により非活性化し、信号入力が不可状態に遷移する。一方、図示されない制御信号の転送元においては、第１信号経路Ｐ１に接続されている入／出力バッファのうち、出力バッファが非活性化して信号出力が不可状態に遷移し、入力バッファ活性化して信号入力が可能状態に遷移する。この制御を、図５中、（ＶＩＩＩ）のステップにて示す。
【００３９】
このステップ（ＶＩＩＩ）を、アドレス信号ＡＤＤＲの最下位ビット信号が非入力である間（（Ｖ）のステップの間）に行なうので、ステップ（ＩＩ）の開始時には、信号出力端子（ＳＯ）に加えて信号入力端子（ＳＩ）からもデータ信号の出力が可能となる。これにより、信号入力端子（ＳＩ）と信号出力端子（ＳＯ）とから、パラレル動作にてデータ信号の読み出し動作を行なうことができる。図５では、信号入力端子（ＳＩ）と信号出力端子（ＳＯ）とから、転送単位である８ビットのデータ信号Ｄ０乃至Ｄ３ごとに出力が行なわれる場合を示している。
【００４０】
図６では、ステップ（Ｉ）において、アドレス信号ＡＤＤＲのうち最下位ビット信号の入力を、信号入力端子（ＳＩ）からは行なわず、アドレス信号ＡＤＤＲが入力される転送単位の期間内に信号出力端子（ＳＯ）から入力する（図６中、（ＶＩ）のステップ）。すなわち、信号入力端子（ＳＩ）から入力されるアドレス信号ＡＤＤＲ１は最下位ビット信号を除いたアドレス信号であり、信号出力端子（ＳＯ）から入力されるアドレス信号ＡＤＤＲ２は最下位ビット信号である。
【００４１】
ハーフワードバウンダリ動作が行なわれ、アドレス信号の転送が８ビットサイクルの転送単位ごとに確保されていることから、ステップ（ＩＩ）に移行する前のステップ（Ｉ）の最終クロックサイクルで信号入力が行われないサイクルを生成することができる（図６中、（ＶＩ）のステップ）。このサイクルを利用して、信号入力端子（ＳＩ）における、入／出力バッファ１１／１２の活性状態の切り替えを行なう制御方法である。
【００４２】
ステップ（ＶＩ）の最終クロックサイクルで、活性化信号ＥＮ１のローレベル遷移と活性化信号ＥＮ２のハイレベル遷移により、信号入力端子（ＳＩ）に接続されている入力バッファ１１および出力バッファ１２の活性化状態が反転する制御（図６中、（ＶＩＩＩ）のステップ）は、図５の場合と同様である。
【００４３】
図６では、アドレス信号ＡＤＤＲ１の入力期間に、信号出力端子（ＳＯ）から、最下位ビット信号であるアドレス信号ＡＤＤＲ２を入力する制御が行われる。
【００４４】
アドレス信号ＡＤＤＲ１、ＡＤＤＲ２の入力に先立って入力される制御コードＯＰＣは制御コードデコーダ１５でデコードされる。制御コードＯＰＣがデコードされることに応じて、活性化信号ＥＮ３がハイレベルに遷移して入力バッファ１３を活性化し、アドレス信号ＡＤＤＲ２の入力可能状態とする。活性化信号ＥＮ３は、アドレス信号ＡＤＤＲ２の入力後、ステップ（ＩＩ）が開始されるまでの間にローレベルに遷移する。活性化信号ＥＮ４もステップ（ＩＩ）が開始されるまでの間にハイレベルに遷移する。これにより、ステップ（ＩＩ）の開始までに、信号出力端子（ＳＯ）は、データ信号の出力が可能な状態にされる。尚、活性化信号ＥＮ３がローレベルに遷移するタイミング、および活性化信号ＥＮ４がハイレベルに遷移するタイミングは、制御コードＯＰＣに応じて所定クロックサイクルのカウント後に設定してやればよい。
【００４５】
図７では、ステップ（Ｉ）において、アドレス信号ＡＤＤＲを２分して、信号入力端子（ＳＩ）と信号出力端子（ＳＯ）とから並列に入力する（図７中、（ＶＩＩ）のステップ）。すなわち、図６において、信号出力端子（ＳＯ）から入力されるアドレス信号ＡＤＤＲ２が最下位ビット信号に限定されていたのに比して、図７では、この限定を設けない制御方法である。
【００４６】
ハーフワードバウンダリ動作が行なわれているため、２分された各々のアドレス信号ＡＤＤＲ１、ＡＤＤＲ２の転送の完了から８ビットサイクルの転送単位の終了までの期間に、信号入力が行われないサイクルを生成することができる（図７中、（ＶＩＩ）のステップ）。ステップ（ＩＩ）に移行する前のステップ（Ｉ）において信号入力のないクロックサイクルを備えて、このサイクルを利用して、信号入力端子（ＳＩ）における、入／出力バッファ１１／１２の活性状態の切り替えを行なう制御方法である。
【００４７】
ステップ（ＶＩＩ）の信号入力のないクロックサイクルで、活性化信号ＥＮ１のローレベル遷移と活性化信号ＥＮ２のハイレベル遷移により、信号入力端子（ＳＩ）に接続されている入力バッファ１１および出力バッファ１２の活性化状態が反転する制御は、図６の場合と同様である。
【００４８】
更に、活性化信号ＥＮ３をローレベル遷移し、活性化信号ＥＮ４をハイレベル遷移する。活性化信号ＥＮ１乃至ＥＮ４のレベル遷移に伴う各端子（ＳＩ）、（ＳＯ）の入／出力バッファの活性状態の遷移が行なわれる（図７中、（ＶＩＩＩ）のステップ）。
【００４９】
ここで、活性化信号ＥＮ３は、チップセレクト端子（ＣＳ）へのローレベル入力により装置１が活性化したことによりハイレベルに遷移しておく。２分されたアドレス信号のうち一方のアドレス信号ＡＤＤＲ２が、ステップ（Ｉ）において、信号出力端子（ＳＯ）から入力されるからである。
【００５０】
以上詳細に説明したとおり、本実施形態に係るシリアルインターフェースの制御方法によれば、信号入力端子（ＳＩ）から入力される制御信号に応じて、信号入力端子（ＳＩ）と信号出力端子‘ＳＯ）とから、データ信号を並列に入出力する際、データ信号の読み出しを信号出力端子（ＳＯ）から先行させることにより（図３、図４）、またはアドレス信号ＡＤＤＲの入力期間として確保されている転送単位の後段クロックサイクルにおいて、アドレス信号の入力を行なわないことにより（図５乃至図７）、信号入力端子（ＳＩ）における信号の入出力の切り替えを行なうことができる。制御信号の入力からデータ信号の入出力に至る間をスムーズに切り替えることができる。
【００５１】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、信号出力端子（ＳＯ）の入出力を制御する活性化信号ＥＮ３、ＥＮ４については、図６においては、制御コードＯＰＣに応じて活性化信号ＥＮ３がハイレベル遷移し、アドレス信号ＡＤＤＲ２の入力後に、ステップ（Ｉ）の期間で活性化信号ＥＮ３はローレベルに遷移し活性化信号ＥＮ４はハイレベルに遷移するとして説明したが、本発明はこれに限定されるものではない。チップセレクト端子（ＣＳ）へのローレベル信号の入力に応じて活性化信号ＥＮ３をハイレベルとすることができる。また、活性化信号ＥＮ３のローレベル遷移および活性化信号ＥＮ４のハイレベル遷移は、活性化信号ＥＮ１、ＥＮ２の遷移期間（（ＶＩＩＩ）のステップ）と同時期に行なうこともできる。
また、図７についても、活性化信号ＥＮ３のハイレベル遷移のタイミングは、アドレス信号ＡＤＤＲ２の入力に先立つタイミングであれば、適宜なタイミングに変更することもできる。
本実施形態においては、データ信号の出力の場合について説明したが、データ信号の入力の場合についても同様であることは言うまでもない。
【００５２】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１） 第１の転送方向に信号転送が行なわれる第１信号経路と前記第１の転送方向とは反対方向である第２の転送方向に信号転送が行なわれる第２信号経路とを備えて構成されるシリアルインターフェースの制御方法であって、
前記信号転送に先立ち、前記信号転送の属性を指示する制御信号を転送するステップと、
前記信号転送の属性に応じて、前記第１信号経路に加えて前記第２信号経路を介して前記第１の転送方向に前記信号転送を行ない、または前記第２信号経路に加えて前記第１信号経路を介して前記第２の転送方向に前記信号転送を行なうステップとを有することを特徴とするシリアルインターフェースの制御方法。
（付記２） 前記信号転送の属性は、前記信号転送の転送方向、および前記信号転送が行なわれる信号経路の選択を含むことを特徴とする付記１に記載のシリアルインターフェースの制御方法。
（付記３） 前記第１および第２信号経路を介して前記信号転送を行なうステップは、
前記信号転送の転送方向が前記制御信号の転送方向とは反対方向である場合、前記制御信号が前記第１および第２信号経路のうち一の信号経路により転送された後、前記第１および第２信号経路のうち他の信号経路において先行して前記信号転送が開始されるステップを有することを特徴とする付記１に記載のシリアルインターフェースの制御方法。
（付記４） 前記他の信号経路において先行して前記信号転送が開始されるステップの間、
前記一の信号経路における前記制御信号の転送元では、信号出力が不可状態に遷移すると共に信号入力が可能状態に遷移し、前記一の信号経路における前記制御信号の転送先では、信号出力が可能状態に遷移すると共に信号入力が不可状態に遷移するステップを有することを特徴とする付記３に記載のシリアルインターフェースの制御方法。
（付記５） 前記制御信号の転送および前記信号転送は、所定サイクル数を転送単位として行なわれることを特徴とする付記１に記載のシリアルインターフェースの制御方法。
（付記６） 前記信号の格納アドレスを指示するアドレス信号が、前記制御信号における後段ビット列に降べきに割り当てられており、
前記アドレス信号のうち最下位ビット信号を非入力とするステップを有することを特徴とする付記５に記載のシリアルインターフェースの制御方法。
（付記７） 前記信号の格納アドレスを指示するアドレス信号が、前記制御信号における後段ビット列に降べきに割り当てられており、
前記アドレス信号のうち最下位ビット信号と前記最下位ビット信号を除く前記アドレス信号とを、前記第１信号経路および前記第２信号経路により、各々転送するステップを有することを特徴とする付記５に記載のシリアルインターフェースの制御方法。
（付記８） 前記制御信号が２分され、前記第１信号経路および前記第２信号経路により、並列に転送されるステップを有することを特徴とする付記５に記載のシリアルインターフェースの制御方法。
（付記９） 前記制御信号の転送完了の後、前記転送完了の際の前記転送単位が終了するまでの間に、前記制御信号の転送元においては、信号出力が不可状態に遷移すると共に信号入力が可能状態に遷移し、前記制御信号の転送先においては、信号出力が可能状態に遷移すると共に信号入力が不可状態に遷移するステップを有することを特徴とする付記６乃至８の少なくとも何れか１項に記載のシリアルインターフェースの制御方法。
【図面の簡単な説明】
【００５３】
【図１】実施形態のシリアルインターフェースを示す図である。
【図２】信号転送の属性を示す図である。
【図３】シリアルインターフェースの制御方法を示す図（１）である。
【図４】シリアルインターフェースの制御方法を示す図（２）である。
【図５】シリアルインターフェースの制御方法を示す図（３）である。
【図６】シリアルインターフェースの制御方法を示す図（４）である。
【図７】シリアルインターフェースの制御方法を示す図（５）である。
【符号の説明】
【００５４】
１ 装置
１１、１３ 入力バッファ
１２、１４ 出力バッファ
１５ 制御コードデコーダ
Ｐ１ 第１信号経路
Ｐ２ 第２信号経路
（ＣＬＫ） クロック端子
（ＣＳ） チップセレクト端子
（ＳＩ） 信号入力端子
（ＳＯ） 信号出力端子
ＡＤＤＲ、ＡＤＤＲ１、ＡＤＤＲ２ アドレス信号
Ｄ０、Ｄ１、Ｄ２、Ｄ３ データ信号
ＥＮ１、ＥＮ２、ＥＮ３、ＥＮ４ 活性化信号
ＯＰＣ 制御コード
【技術分野】
【０００１】
本発明は、シリアルインターフェースにおけるデータの入出力技術に関するものであり、特に、シリアルインターフェースにおけるデータ入出力の高速化技術に関するものである。
【背景技術】
【０００２】
シリアルインターフェースは、データやアドレス等の信号の入力および出力を時系列にシリアル転送することにより、入力端子および出力端子を、各々少なくとも１端子を備えていればよい。多数の端子を備えて信号の入出力を行なうパラレルインターフェースに比して、必要最小限の端子数で信号の入出力を可能とするインターフェース技術である。他の制御信号が入出力される入出力端子や電源端子等が多数必要とされる場合、または／および半導体集積回路において、チップサイズの制約や実装パッケージの制約等で、搭載可能な端子数に制約がある場合等に、適用されて有効なインターフェース技術である
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、シリアルインターフェースでは、データやアドレス等の信号をシリアルに転送するため、多数の端子を備えて一度に多数の信号をパラレル転送するパラレルインターフェースに比して、多大な転送時間を必要としてしまう。多数の端子が必要とされ、または／およびチップサイズや実装パッケージサイズの制約等により搭載端子数に制約がある場合に、信号の高速転送の要請に応えることができないおそれがあり問題である。
【０００４】
本発明は前記背景技術の課題に鑑みてなされたものであり、必要最小限の端子数で信号の入出力を可能としながら、信号の高速転送の要請にも応えることができるシリアルインターフェースの制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
前記目的を達成するために、本発明に係るシリアルインターフェースの制御方法は、第１の転送方向に信号転送が行なわれる第１信号経路と第１の転送方向とは反対方向である第２の転送方向に信号転送が行なわれる第２信号経路とを備えて構成されるシリアルインターフェースの制御方法であって、信号転送に先立ち、信号転送の属性を指示する制御信号を転送するステップと、信号転送の属性に応じて、第１信号経路に加えて第２信号経路を介して第１の転送方向に信号転送を行ない、または第２信号経路に加えて第１信号経路を介して第２の転送方向に信号転送を行なうステップとを有することを特徴とする。
【０００６】
本発明のシリアルインターフェースの制御方法では、第１の転送方向に信号転送が行なわれる第１信号経路と第１の転送方向とは反対方向である第２の転送方向に信号転送が行なわれる第２信号経路とを備えて構成されるシリアルインターフェースを制御するに当たり、信号転送に先立って信号転送の属性を指示する制御信号を転送する。信号転送においては、信号転送の属性に応じて、第１信号経路に加えて第２信号経路を介して第１の転送方向に信号転送が行なわれ、または第２信号経路に加えて第１信号経路を介して第２の転送方向に信号転送が行なわれる。
【発明の効果】
【０００７】
これにより、データやアドレス等の信号をシリアルに転送するシリアルインターフェースにおいて、制御信号に応じて、第１の転送方向への信号転送、第２の転送方向への信号転送を、第１信号経路または第１および第２信号経路、第２信号経路または第１および第２信号経路を介して行なうことができる。
【０００８】
転送方向に応じた転送経路を備えて信号転送を時系列に行なうシリアルインターフェースにおいて、制御信号に応じて、第１または第２の転送方向への信号転送を、第１信号経路および第２信号経路を介して並列に行なうことにより、信号転送の速度の向上を図ることができる。多数の信号経路が必要とされ、または／および実装等の機器上の制約で、搭載可能な信号経路に制限がありシリアルインターフェースを使用せざるを得ない場合にも、信号の転送幅を増やすことができ高速転送に対応することができる。
【０００９】
本発明によれば、必要最小限の信号経路を有しながら、信号の高速転送に対応することが可能なシリアルインターフェースの制御方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明のシリアルインターフェースの制御方法について具体化した実施形態を図１乃至図７に基づき図面を参照しつつ詳細に説明する。
【００１１】
図１は、本発明の実施形態におけるシリアルインターフェースを示す図である。図１で装置１は、例えば、シリアルインターフェースを有するフラッシュメモリである。一般的なシリアルインターフェースと同様に、装置１は、信号入力端子（ＳＩ）と信号出力端子（ＳＯ）とを備えている。信号入力端子（ＳＩ）は第１信号経路Ｐ１に接続され、シリアル転送の動作状態においては、信号がシリアルに入力される。信号出力端子（ＳＯ）は第２信号経路Ｐ２に接続され、シリアル転送の動作状態においては、信号がシリアルに出力される。
【００１２】
装置１はクロック端子（ＣＬＫ）を備えており、入力されるクロック信号（不図示）に応じて同期動作が行われる。具体的には、クロックサイクルごとに、信号入力端子（ＳＩ）または／および信号出力端子（ＳＯ）から、１ビットの信号が入出力される。実施形態のシリアルインターフェースでは、８クロックサイクルを転送単位として８ビット信号を一纏まりとして入出力動作が行なわれる。いわゆるハーフワードバウンダリ動作を行なうものとする。尚、チップセレクト端子（ＣＳ）には、装置１の活性・非活性を制御する信号が入力される。
【００１３】
チップセレクト端子（ＣＳ）に入力されるチップセレクト信号ＣＳ（例えば、図３参照）に応じて装置１が活性化された後、装置１には、第１信号経路Ｐ１を伝播し信号入力端子（ＳＩ）を介して、制御コードＯＰＣ（例えば、図３参照）およびアドレス信号ＡＤＤＲ（例えば、図３参照）が、順次入力される。最初に入力される制御コードＯＰＣは、制御コードデコーダ１５に入力される。アドレス信号ＡＤＤＲの入力後に、入出力されるデータ信号Ｄ０乃至Ｄ３（例えば、図５参照）等の信号転送の属性が決定される。
【００１４】
装置１において、信号入力端子（ＳＩ）には、入力バッファ１１に加えて出力バッファ１２が備えられている。また信号出力端子（ＳＯ）には、出力バッファ１４に加えて入力バッファ１３が備えられている。入力バッファ１１、出力バッファ１２、入力バッファ１３、および出力バッファ１４には、回路動作の活性・非活性を制御するイネーブル端子（ＥＮ）が備えられている。制御コードデコーダ１５により、制御コードＯＰＣがデコードされ、信号転送の属性に応じて活性化信号ＥＮ１、ＥＮ２、ＥＮ３、およびＥＮ４が出力される。活性化信号ＥＮ１、ＥＮ２、ＥＮ３、およびＥＮ４は、各々のイネーブル端子（ＥＮ）に入力される。
【００１５】
図２は、制御コードＯＰＣにより指示される信号転送の属性と、信号転送の各属性に対して制御コードデコーダ１５から出力される活性化信号ＥＮ１乃至ＥＮ４を示す図である。
【００１６】
信号転送の属性については、データ信号の読み出し（Ｒ）（出力）と書き込み（Ｗ）（入力）との別の他、実施形態では、転送モードとして、シリアル転送の動作モードとパラレル転送の動作モードとの別がある。
【００１７】
シリアルモードでのデータ読み出し（Ｒ）動作では、信号出力端子（ＳＯ）から出力バッファ１４を介して、データの読み出し動作が行なわれる。活性化信号ＥＮ４がハイレベル（Ｈ）となり出力バッファ１４を活性化する。一方、活性化信号ＥＮ１乃至ＥＮ３はローレベル（Ｌ）となり、入力バッファ１１、出力バッファ１２、および入力バッファ１３は非活性の状態となる。
【００１８】
シリアルモードでのデータ書き込み（Ｗ）動作では、信号入力端子（ＳＩ）から入力バッファ１１を介して、データの書き込み動作が行なわれる。活性化信号ＥＮ１がハイレベル（Ｈ）となり入力バッファ１１を活性化する。一方、活性化信号ＥＮ２乃至ＥＮ４はローレベル（Ｌ）となり、出力バッファ１２、入力バッファ１３、および出力バッファ１４は非活性の状態となる。
【００１９】
パラレルモードでのデータ読み出し（Ｒ）動作では、信号入力端子（ＳＩ）および信号出力端子（ＳＯ）から出力バッファ１２および１４を介して、並列にデータの読み出し動作が行なわれる。活性化信号ＥＮ２およびＥＮ４がハイレベル（Ｈ）となり出力バッファ１２および１４を活性化する。一方、活性化信号ＥＮ１およびＥＮ３はローレベル（Ｌ）となり、入力バッファ１１および１３は非活性の状態となる。
【００２０】
パラレルモードでのデータ書き込み（Ｗ）動作では、信号入力端子（ＳＩ）および信号出力端子（ＳＯ）から入力バッファ１１および１３を介して、並列にデータの書き込み動作が行なわれる。活性化信号ＥＮ１およびＥＮ３がハイレベル（Ｈ）となり入力バッファ１１および１３を活性化する。一方、活性化信号ＥＮ２およびＥＮ４はローレベル（Ｌ）となり、入力バッファ１２および１４は非活性の状態となる。
【００２１】
制御コードＯＰＣをデコードすることにより信号転送の属性を判断することができ、信号転送の属性に応じて、信号入力端子（ＳＩ）から信号を書き込み、信号出力端子（ＳＯ）から信号を読み出す、通常のシリアルインターフェース動作を行なうことができる。加えて、信号入力端子（ＳＩ）および信号出力端子（ＳＯ）から信号を書き込みまたは信号を読み出す、パラレル動作を行なうことができる。
【００２２】
以下、図３乃至図７に示すタイミングチャートにより、実施形態のシリアルインターフェースについて、パラレル動作が行なわれる場合の制御方法を説明する。以下の説明では、データ読み出し動作について説明するが、データ書き込み動作についても同様な制御方法とすることは可能である。
【００２３】
図３乃至図７では、制御コードＯＰＣおよびアドレス信号ＡＤＤＲ、またはＡＤＤＲ１およびＡＤＤＲ２で構成される制御信号の入力の後（（Ｉ）のステップ）、パラレル動作でデータ信号Ｄ０乃至Ｄ２あるいはＤ３の読み出し（（ＩＩ）のステップ）が行なわれる場合である。制御信号の転送方向とデータ信号Ｄ０乃至Ｄ２あるいはＤ３の転送方向が反転する場合である。信号入力端子（ＳＩ）では、制御信号が入力されている期間では、入力バッファ１１が活性化状態であると共に出力バッファ１２が非活性化状態である必要がある。また、データ信号の出力期間では、出力バッファ１２が活性化状態であると共に、入力バッファ１１が非活性化状態であることが必要である。ステップ（Ｉ）からステップ（ＩＩ）に至る過程で、入力バッファと出力バッファとの活性状態の切り替えが必要となる。
【００２４】
図３では、ステップ（ＩＩ）の開始時に、転送単位である８ビット信号のデータ信号Ｄ０を信号出力端子（ＳＯ）から出力する間、信号入力端子（ＳＩ）における、入／出力バッファ１１／１２の活性状態の切り替えを行なう制御方法である。
【００２５】
チップセレクト端子（ＣＳ）に入力される信号がローレベルに遷移することに応じて、装置１が活性化する。クロック端子（ＣＬＫ）に入力されているクロック信号に同期して、信号入力端子（ＳＩ）から制御信号の入力が開始される。最初は制御コードＯＰＣである。ハーフワードバウンダリ動作により、制御コードＯＰＣは８クロックサイクルで転送単位を構成する８ビット信号で構成されているものとする。
【００２６】
制御コードＯＰＣがデコードされることに応じて信号転送の属性が判別される。この場合、パラレル動作のデータ読み出し（Ｒ）であるので、活性化信号ＥＮ４は直ちにハイレベルに遷移して出力バッファ１４を活性化し、データ信号の読み出しタイミングを待つ。一方、入力バッファ１１の非活性化と出力バッファ１２の活性化とは、制御信号の入力完了まで待つ。信号入力端子（ＳＩ）からの制御コードＯＰＣの入力と、これに引き続くアドレス信号ＡＤＤＲの入力が行われるからである。
【００２７】
信号入力端子（ＳＩ）からのアドレス信号ＡＤＤＲの入力が完了した後、データ信号の読み出し動作が行われる。図３の制御方法では、データ信号の読み出し動作は、制御信号の入力に使用されていない信号出力端子（ＳＯ）からのデータ信号Ｄ０の読み出し動作を先行して開始する（図３中、（ＩＩＩ）のステップ）制御が行なわれる。
【００２８】
この間、信号入力端子（ＳＩ）に接続されている入力バッファ１１および出力バッファ１２は、活性化状態が反転する。すなわち、制御信号の転送先である装置１においては、出力バッファ１２が活性化信号ＥＮ２のハイレベル遷移により活性化し、信号出力が可能状態に遷移する。また、入力バッファ１１が活性化信号ＥＮ１のローレベル遷移により非活性化し、信号入力が不可状態に遷移する。一方、図示されない制御信号の転送元においては、第１信号経路Ｐ１に接続されている入／出力バッファのうち、出力バッファが非活性化して信号出力が不可状態に遷移し、入力バッファ活性化して信号入力が可能状態に遷移する。この制御を、図３中、（ＩＶ）のステップにて示す。
【００２９】
この制御ステップ（ＩＶ）を、ハーフワードバウンダリ動作により、信号出力端子（ＳＯ）から最初の８ビットのデータ信号Ｄ０が出力されている期間に行なえば、次の８クロックサイクルにおいては、信号入力端子（ＳＩ）からのデータ信号Ｄ１を出力することができる。このとき、信号出力端子（ＳＯ）からもデータ信号Ｄ２を出力することができる。信号入力端子（ＳＩ）と信号出力端子（ＳＯ）とから、パラレル動作にてデータ信号の読み出し動作を行なうことができる。
【００３０】
図４では、ステップ（ＩＩ）の開始時に、転送単位である８ビット信号のデータ信号Ｄ０を、ビットごとに、信号出力端子（ＳＯ）と信号入力端子（ＳＩ）との間で交互に出力する。最初の１ビットを信号出力端子（ＳＯ）から出力する間、信号入力端子（ＳＩ）における、入／出力バッファ１１／１２の活性状態の切り替えを行なう制御方法である。
【００３１】
尚、ステップ（Ｉ）における動作は図３の場合と同様であるので、ここでの説明は省略する。
【００３２】
信号入力端子（ＳＩ）からのアドレス信号ＡＤＤＲの入力が完了した後、データ信号の読み出し動作が行われる。図４の制御方法では、図３と同様に、データ信号の読み出し動作は、制御信号の入力に使用されていない信号出力端子（ＳＯ）からの読み出し動作を先行して開始する（図４中、（ＩＩＩ）のステップ）制御が行なわれる。
【００３３】
ここで、ステップ（ＩＩ）の開始時に信号出力端子（ＳＯ）から先行して読み出されるデータ信号は、図３の制御方法では転送単位の８ビット信号であるデータ信号Ｄ０の全体であるのに対して、図４では、データ信号Ｄ０の最初の１ビットである。以後、データ信号Ｄ０は、信号入力端子（ＳＩ）との間でビットごとに交互に出力される。
【００３４】
データ信号Ｄ０の最初の１ビットが信号出力端子（ＳＯ）から出力されている間、信号入力端子（ＳＩ）に接続されている入力バッファ１１および出力バッファ１２は、活性化状態が反転する。すなわち、制御信号の転送先である装置１においては、出力バッファ１２が活性化信号ＥＮ２のハイレベル遷移により活性化し、信号出力が可能状態に遷移する。また、入力バッファ１１が活性化信号ＥＮ１のローレベル遷移により非活性化し、信号入力が不可状態に遷移する。一方、図示されない制御信号の転送元においては、第１信号経路Ｐ１に接続されている入／出力バッファのうち、出力バッファが非活性化して信号出力が不可状態に遷移し、入力バッファ活性化して信号入力が可能状態に遷移する。この制御を、図４中、（ＩＶ）のステップにて示す。
【００３５】
このステップ（ＩＶ）を、データ信号Ｄ０の最初の１ビットが出力されている期間に行なうので、以後、信号出力端子（ＳＯ）に加えて信号入力端子（ＳＩ）からもデータ信号の出力が可能となる。これにより、信号入力端子（ＳＩ）と信号出力端子（ＳＯ）とから、ビットごとに交互にデータ信号を出力することができる。信号入力端子（ＳＩ）と信号出力端子（ＳＯ）とから、パラレル動作にてデータ信号の読み出し動作を行なうことができる。
【００３６】
図５では、ステップ（Ｉ）において入力されるアドレス信号ＡＤＤＲのうち最下位ビット信号を非入力とする。アドレス信号ＡＤＤＲを降べきに転送するものとすれば、ハーフワードバウンダリ動作が行なわれ、アドレス信号の転送が８ビットサイクルの転送単位ごとに確保されていることから、ステップ（ＩＩ）に移行する前のステップ（Ｉ）の最終クロックサイクルで信号入力が行われないサイクルを生成することができる（図５中、（Ｖ）のステップ）。このサイクルを利用して、信号入力端子（ＳＩ）における、入／出力バッファ１１／１２の活性状態の切り替えを行なう制御方法である。ここで、アドレス信号ＡＤＤＲの最下位ビット信号を非入力とする制御は、データ信号をパラレル動作で出力するステップ（ＩＩ）での制御と整合する。最下位ビット信号を非入力とすれば、隣接する２つのアドレスに格納されているデータ信号を同時に選択することができるからである。
【００３７】
尚、ステップ（Ｉ）におけるその他の動作は図３の場合と同様であるので、ここでの説明は省略する。
【００３８】
アドレス信号ＡＤＤＲの最下位ビット信号が非入力である間（（Ｖ）のステップの間）、信号入力端子（ＳＩ）に接続されている入力バッファ１１および出力バッファ１２は、活性化状態が反転する。すなわち、制御信号の転送先である装置１においては、出力バッファ１２が活性化信号ＥＮ２のハイレベル遷移により活性化し、信号出力が可能状態に遷移する。また、入力バッファ１１が活性化信号ＥＮ１のローレベル遷移により非活性化し、信号入力が不可状態に遷移する。一方、図示されない制御信号の転送元においては、第１信号経路Ｐ１に接続されている入／出力バッファのうち、出力バッファが非活性化して信号出力が不可状態に遷移し、入力バッファ活性化して信号入力が可能状態に遷移する。この制御を、図５中、（ＶＩＩＩ）のステップにて示す。
【００３９】
このステップ（ＶＩＩＩ）を、アドレス信号ＡＤＤＲの最下位ビット信号が非入力である間（（Ｖ）のステップの間）に行なうので、ステップ（ＩＩ）の開始時には、信号出力端子（ＳＯ）に加えて信号入力端子（ＳＩ）からもデータ信号の出力が可能となる。これにより、信号入力端子（ＳＩ）と信号出力端子（ＳＯ）とから、パラレル動作にてデータ信号の読み出し動作を行なうことができる。図５では、信号入力端子（ＳＩ）と信号出力端子（ＳＯ）とから、転送単位である８ビットのデータ信号Ｄ０乃至Ｄ３ごとに出力が行なわれる場合を示している。
【００４０】
図６では、ステップ（Ｉ）において、アドレス信号ＡＤＤＲのうち最下位ビット信号の入力を、信号入力端子（ＳＩ）からは行なわず、アドレス信号ＡＤＤＲが入力される転送単位の期間内に信号出力端子（ＳＯ）から入力する（図６中、（ＶＩ）のステップ）。すなわち、信号入力端子（ＳＩ）から入力されるアドレス信号ＡＤＤＲ１は最下位ビット信号を除いたアドレス信号であり、信号出力端子（ＳＯ）から入力されるアドレス信号ＡＤＤＲ２は最下位ビット信号である。
【００４１】
ハーフワードバウンダリ動作が行なわれ、アドレス信号の転送が８ビットサイクルの転送単位ごとに確保されていることから、ステップ（ＩＩ）に移行する前のステップ（Ｉ）の最終クロックサイクルで信号入力が行われないサイクルを生成することができる（図６中、（ＶＩ）のステップ）。このサイクルを利用して、信号入力端子（ＳＩ）における、入／出力バッファ１１／１２の活性状態の切り替えを行なう制御方法である。
【００４２】
ステップ（ＶＩ）の最終クロックサイクルで、活性化信号ＥＮ１のローレベル遷移と活性化信号ＥＮ２のハイレベル遷移により、信号入力端子（ＳＩ）に接続されている入力バッファ１１および出力バッファ１２の活性化状態が反転する制御（図６中、（ＶＩＩＩ）のステップ）は、図５の場合と同様である。
【００４３】
図６では、アドレス信号ＡＤＤＲ１の入力期間に、信号出力端子（ＳＯ）から、最下位ビット信号であるアドレス信号ＡＤＤＲ２を入力する制御が行われる。
【００４４】
アドレス信号ＡＤＤＲ１、ＡＤＤＲ２の入力に先立って入力される制御コードＯＰＣは制御コードデコーダ１５でデコードされる。制御コードＯＰＣがデコードされることに応じて、活性化信号ＥＮ３がハイレベルに遷移して入力バッファ１３を活性化し、アドレス信号ＡＤＤＲ２の入力可能状態とする。活性化信号ＥＮ３は、アドレス信号ＡＤＤＲ２の入力後、ステップ（ＩＩ）が開始されるまでの間にローレベルに遷移する。活性化信号ＥＮ４もステップ（ＩＩ）が開始されるまでの間にハイレベルに遷移する。これにより、ステップ（ＩＩ）の開始までに、信号出力端子（ＳＯ）は、データ信号の出力が可能な状態にされる。尚、活性化信号ＥＮ３がローレベルに遷移するタイミング、および活性化信号ＥＮ４がハイレベルに遷移するタイミングは、制御コードＯＰＣに応じて所定クロックサイクルのカウント後に設定してやればよい。
【００４５】
図７では、ステップ（Ｉ）において、アドレス信号ＡＤＤＲを２分して、信号入力端子（ＳＩ）と信号出力端子（ＳＯ）とから並列に入力する（図７中、（ＶＩＩ）のステップ）。すなわち、図６において、信号出力端子（ＳＯ）から入力されるアドレス信号ＡＤＤＲ２が最下位ビット信号に限定されていたのに比して、図７では、この限定を設けない制御方法である。
【００４６】
ハーフワードバウンダリ動作が行なわれているため、２分された各々のアドレス信号ＡＤＤＲ１、ＡＤＤＲ２の転送の完了から８ビットサイクルの転送単位の終了までの期間に、信号入力が行われないサイクルを生成することができる（図７中、（ＶＩＩ）のステップ）。ステップ（ＩＩ）に移行する前のステップ（Ｉ）において信号入力のないクロックサイクルを備えて、このサイクルを利用して、信号入力端子（ＳＩ）における、入／出力バッファ１１／１２の活性状態の切り替えを行なう制御方法である。
【００４７】
ステップ（ＶＩＩ）の信号入力のないクロックサイクルで、活性化信号ＥＮ１のローレベル遷移と活性化信号ＥＮ２のハイレベル遷移により、信号入力端子（ＳＩ）に接続されている入力バッファ１１および出力バッファ１２の活性化状態が反転する制御は、図６の場合と同様である。
【００４８】
更に、活性化信号ＥＮ３をローレベル遷移し、活性化信号ＥＮ４をハイレベル遷移する。活性化信号ＥＮ１乃至ＥＮ４のレベル遷移に伴う各端子（ＳＩ）、（ＳＯ）の入／出力バッファの活性状態の遷移が行なわれる（図７中、（ＶＩＩＩ）のステップ）。
【００４９】
ここで、活性化信号ＥＮ３は、チップセレクト端子（ＣＳ）へのローレベル入力により装置１が活性化したことによりハイレベルに遷移しておく。２分されたアドレス信号のうち一方のアドレス信号ＡＤＤＲ２が、ステップ（Ｉ）において、信号出力端子（ＳＯ）から入力されるからである。
【００５０】
以上詳細に説明したとおり、本実施形態に係るシリアルインターフェースの制御方法によれば、信号入力端子（ＳＩ）から入力される制御信号に応じて、信号入力端子（ＳＩ）と信号出力端子‘ＳＯ）とから、データ信号を並列に入出力する際、データ信号の読み出しを信号出力端子（ＳＯ）から先行させることにより（図３、図４）、またはアドレス信号ＡＤＤＲの入力期間として確保されている転送単位の後段クロックサイクルにおいて、アドレス信号の入力を行なわないことにより（図５乃至図７）、信号入力端子（ＳＩ）における信号の入出力の切り替えを行なうことができる。制御信号の入力からデータ信号の入出力に至る間をスムーズに切り替えることができる。
【００５１】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、信号出力端子（ＳＯ）の入出力を制御する活性化信号ＥＮ３、ＥＮ４については、図６においては、制御コードＯＰＣに応じて活性化信号ＥＮ３がハイレベル遷移し、アドレス信号ＡＤＤＲ２の入力後に、ステップ（Ｉ）の期間で活性化信号ＥＮ３はローレベルに遷移し活性化信号ＥＮ４はハイレベルに遷移するとして説明したが、本発明はこれに限定されるものではない。チップセレクト端子（ＣＳ）へのローレベル信号の入力に応じて活性化信号ＥＮ３をハイレベルとすることができる。また、活性化信号ＥＮ３のローレベル遷移および活性化信号ＥＮ４のハイレベル遷移は、活性化信号ＥＮ１、ＥＮ２の遷移期間（（ＶＩＩＩ）のステップ）と同時期に行なうこともできる。
また、図７についても、活性化信号ＥＮ３のハイレベル遷移のタイミングは、アドレス信号ＡＤＤＲ２の入力に先立つタイミングであれば、適宜なタイミングに変更することもできる。
本実施形態においては、データ信号の出力の場合について説明したが、データ信号の入力の場合についても同様であることは言うまでもない。
【００５２】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１） 第１の転送方向に信号転送が行なわれる第１信号経路と前記第１の転送方向とは反対方向である第２の転送方向に信号転送が行なわれる第２信号経路とを備えて構成されるシリアルインターフェースの制御方法であって、
前記信号転送に先立ち、前記信号転送の属性を指示する制御信号を転送するステップと、
前記信号転送の属性に応じて、前記第１信号経路に加えて前記第２信号経路を介して前記第１の転送方向に前記信号転送を行ない、または前記第２信号経路に加えて前記第１信号経路を介して前記第２の転送方向に前記信号転送を行なうステップとを有することを特徴とするシリアルインターフェースの制御方法。
（付記２） 前記信号転送の属性は、前記信号転送の転送方向、および前記信号転送が行なわれる信号経路の選択を含むことを特徴とする付記１に記載のシリアルインターフェースの制御方法。
（付記３） 前記第１および第２信号経路を介して前記信号転送を行なうステップは、
前記信号転送の転送方向が前記制御信号の転送方向とは反対方向である場合、前記制御信号が前記第１および第２信号経路のうち一の信号経路により転送された後、前記第１および第２信号経路のうち他の信号経路において先行して前記信号転送が開始されるステップを有することを特徴とする付記１に記載のシリアルインターフェースの制御方法。
（付記４） 前記他の信号経路において先行して前記信号転送が開始されるステップの間、
前記一の信号経路における前記制御信号の転送元では、信号出力が不可状態に遷移すると共に信号入力が可能状態に遷移し、前記一の信号経路における前記制御信号の転送先では、信号出力が可能状態に遷移すると共に信号入力が不可状態に遷移するステップを有することを特徴とする付記３に記載のシリアルインターフェースの制御方法。
（付記５） 前記制御信号の転送および前記信号転送は、所定サイクル数を転送単位として行なわれることを特徴とする付記１に記載のシリアルインターフェースの制御方法。
（付記６） 前記信号の格納アドレスを指示するアドレス信号が、前記制御信号における後段ビット列に降べきに割り当てられており、
前記アドレス信号のうち最下位ビット信号を非入力とするステップを有することを特徴とする付記５に記載のシリアルインターフェースの制御方法。
（付記７） 前記信号の格納アドレスを指示するアドレス信号が、前記制御信号における後段ビット列に降べきに割り当てられており、
前記アドレス信号のうち最下位ビット信号と前記最下位ビット信号を除く前記アドレス信号とを、前記第１信号経路および前記第２信号経路により、各々転送するステップを有することを特徴とする付記５に記載のシリアルインターフェースの制御方法。
（付記８） 前記制御信号が２分され、前記第１信号経路および前記第２信号経路により、並列に転送されるステップを有することを特徴とする付記５に記載のシリアルインターフェースの制御方法。
（付記９） 前記制御信号の転送完了の後、前記転送完了の際の前記転送単位が終了するまでの間に、前記制御信号の転送元においては、信号出力が不可状態に遷移すると共に信号入力が可能状態に遷移し、前記制御信号の転送先においては、信号出力が可能状態に遷移すると共に信号入力が不可状態に遷移するステップを有することを特徴とする付記６乃至８の少なくとも何れか１項に記載のシリアルインターフェースの制御方法。
【図面の簡単な説明】
【００５３】
【図１】実施形態のシリアルインターフェースを示す図である。
【図２】信号転送の属性を示す図である。
【図３】シリアルインターフェースの制御方法を示す図（１）である。
【図４】シリアルインターフェースの制御方法を示す図（２）である。
【図５】シリアルインターフェースの制御方法を示す図（３）である。
【図６】シリアルインターフェースの制御方法を示す図（４）である。
【図７】シリアルインターフェースの制御方法を示す図（５）である。
【符号の説明】
【００５４】
１ 装置
１１、１３ 入力バッファ
１２、１４ 出力バッファ
１５ 制御コードデコーダ
Ｐ１ 第１信号経路
Ｐ２ 第２信号経路
（ＣＬＫ） クロック端子
（ＣＳ） チップセレクト端子
（ＳＩ） 信号入力端子
（ＳＯ） 信号出力端子
ＡＤＤＲ、ＡＤＤＲ１、ＡＤＤＲ２ アドレス信号
Ｄ０、Ｄ１、Ｄ２、Ｄ３ データ信号
ＥＮ１、ＥＮ２、ＥＮ３、ＥＮ４ 活性化信号
ＯＰＣ 制御コード
【特許請求の範囲】
【請求項１】
第１の転送方向に信号転送が行なわれる第１信号経路と前記第１の転送方向とは反対方向である第２の転送方向に信号転送が行なわれる第２信号経路とを備えて構成されるシリアルインターフェースの制御方法であって、
前記信号転送に先立ち、前記信号転送の属性を指示する制御信号を転送するステップと、
前記信号転送の属性に応じて、前記第１信号経路に加えて前記第２信号経路を介して前記第１の転送方向に前記信号転送を行ない、または前記第２信号経路に加えて前記第１信号経路を介して前記第２の転送方向に前記信号転送を行なうステップとを有することを特徴とするシリアルインターフェースの制御方法。
【請求項２】
前記第１および第２信号経路を介して前記信号転送を行なうステップは、
前記信号転送の転送方向が前記制御信号の転送方向とは反対方向である場合、前記制御信号が前記第１および第２信号経路のうち一の信号経路により転送された後、前記第１および第２信号経路のうち他の信号経路において先行して前記信号転送が開始されるステップを有することを特徴とする請求項１に記載のシリアルインターフェースの制御方法。
【請求項３】
前記制御信号の転送および前記信号転送は、所定サイクル数を転送単位として行なわれることを特徴とする請求項１に記載のシリアルインターフェースの制御方法。
【請求項４】
前記信号の格納アドレスを指示するアドレス信号が、前記制御信号における後段ビット列に降べきに割り当てられており、
前記アドレス信号のうち最下位ビット信号を非入力とするステップを有することを特徴とする請求項３に記載のシリアルインターフェースの制御方法。
【請求項５】
前記制御信号が２分され、前記第１信号経路および前記第２信号経路により、並列に転送されるステップを有することを特徴とする請求項３に記載のシリアルインターフェースの制御方法。
【請求項１】
第１の転送方向に信号転送が行なわれる第１信号経路と前記第１の転送方向とは反対方向である第２の転送方向に信号転送が行なわれる第２信号経路とを備えて構成されるシリアルインターフェースの制御方法であって、
前記信号転送に先立ち、前記信号転送の属性を指示する制御信号を転送するステップと、
前記信号転送の属性に応じて、前記第１信号経路に加えて前記第２信号経路を介して前記第１の転送方向に前記信号転送を行ない、または前記第２信号経路に加えて前記第１信号経路を介して前記第２の転送方向に前記信号転送を行なうステップとを有することを特徴とするシリアルインターフェースの制御方法。
【請求項２】
前記第１および第２信号経路を介して前記信号転送を行なうステップは、
前記信号転送の転送方向が前記制御信号の転送方向とは反対方向である場合、前記制御信号が前記第１および第２信号経路のうち一の信号経路により転送された後、前記第１および第２信号経路のうち他の信号経路において先行して前記信号転送が開始されるステップを有することを特徴とする請求項１に記載のシリアルインターフェースの制御方法。
【請求項３】
前記制御信号の転送および前記信号転送は、所定サイクル数を転送単位として行なわれることを特徴とする請求項１に記載のシリアルインターフェースの制御方法。
【請求項４】
前記信号の格納アドレスを指示するアドレス信号が、前記制御信号における後段ビット列に降べきに割り当てられており、
前記アドレス信号のうち最下位ビット信号を非入力とするステップを有することを特徴とする請求項３に記載のシリアルインターフェースの制御方法。
【請求項５】
前記制御信号が２分され、前記第１信号経路および前記第２信号経路により、並列に転送されるステップを有することを特徴とする請求項３に記載のシリアルインターフェースの制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００６−２７７３６１（Ｐ２００６−２７７３６１Ａ）
【公開日】平成１８年１０月１２日（２００６．１０．１２）
【国際特許分類】
【出願番号】特願２００５−９５７６８（Ｐ２００５−９５７６８）
【出願日】平成１７年３月２９日（２００５．３．２９）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１８年１０月１２日（２００６．１０．１２）
【国際特許分類】
【出願日】平成１７年３月２９日（２００５．３．２９）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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