ジッタ検出回路及びジッタ検出方法
【課題】ＰＬＬ回路からの出力に含まれるジッタ成分及びデータパスの電源に含まれる周期的ノイズ成分を低減するクロック信号を生成する。
【解決手段】クロック信号１２０と変調制御信号１２７に基づいて生成された信号１２２とを混合して変調クロック信号１２３を生成するミキサ１１０と、遅延制御信号１２４に基づく遅延ステップで遅延された前記クロック信号若しくは前記変調クロック信号に同期したテストパターン信号と期待値データとが一致するか否かを判定し、判定結果を出力する内蔵自己テスト回路１０６と、前記判定結果をプロットしてシュムープロットを作成し、一致と不一致の境界線パターンに基づいて前記シュムープロットに含まれるノイズ成分を検出し、前記ノイズ成分と同じ周波数でかつ逆位相の信号を生成するように前記変調制御信号を出力する制御部１０７と、を備える。
【解決手段】クロック信号１２０と変調制御信号１２７に基づいて生成された信号１２２とを混合して変調クロック信号１２３を生成するミキサ１１０と、遅延制御信号１２４に基づく遅延ステップで遅延された前記クロック信号若しくは前記変調クロック信号に同期したテストパターン信号と期待値データとが一致するか否かを判定し、判定結果を出力する内蔵自己テスト回路１０６と、前記判定結果をプロットしてシュムープロットを作成し、一致と不一致の境界線パターンに基づいて前記シュムープロットに含まれるノイズ成分を検出し、前記ノイズ成分と同じ周波数でかつ逆位相の信号を生成するように前記変調制御信号を出力する制御部１０７と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ジッタ検出回路及びジッタ検出方法に関するものである。
【背景技術】
【０００２】
ＰＬＬ（Phase Locked Loop）回路は、基準のタイミング信号（例えば外部からの入力クロック信号）とＰＬＬの出力のタイミング信号（例えば半導体装置内部に供給するクロック信号）とを比較し、位相差がある場合に位相を合わせるように動作する。
【０００３】
ＰＬＬ回路が出力するクロック信号には一般的に信号の時間的揺らぎであるジッタが存在する。クロック信号の供給先であるデータパスでは、ジッタが誤作動の要因となる。このため、クロック信号のジッタ成分を検出し、抑制するジッタ抑制回路が用いられる（例えば特許文献１参照）。
【０００４】
しかし、クロック信号が供給されるデータパスがＰＬＬ回路とは異なる電源を使用し、その電源に固有の周期的ノイズが含まれている場合、従来のジッタ抑制回路から出力されるクロック信号を用いても誤作動を起こす虞がある。
【特許文献１】特開平６−５３９４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明はＰＬＬ回路からの出力に含まれるジッタ成分及びデータパスの電源に含まれる周期的ノイズ成分を低減するクロック信号を生成できるジッタ検出回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によるジッタ検出回路は、所定のテストパターン信号を出力するパターン発生部と、変調制御信号に基づいて信号を生成し出力するミキサ制御部と、クロック信号と前記ミキサ制御部の出力信号とを混合して変調クロック信号を生成し出力するミキサと、遅延制御信号に基づく遅延ステップで前記クロック信号若しくは前記変調クロック信号を遅延させて出力する遅延制御部と、遅延された前記クロック信号若しくは前記変調クロック信号に同期した前記テストパターン信号と期待値データとが一致するか否かを判定し、判定結果を出力する内蔵自己テスト回路と、前記遅延制御信号を出力し、前記判定結果に基づいて前記テストパターン信号に含まれるノイズ成分を検出し、前記ノイズ成分と同じ周波数でかつ逆位相の信号を生成するように前記変調制御信号を出力する制御部と、を備えるものである。
【０００７】
また、本発明の一態様によるジッタ検出回路は、所定のテストパターン信号を出力するパターン発生部と、変調制御信号に基づいて信号を生成し出力するミキサ制御部と、前記クロック信号と前記ミキサ制御部の出力信号とを混合して変調クロック信号を生成し出力するミキサと、遅延制御信号に基づく遅延ステップで前記クロック信号若しくは前記変調クロック信号を遅延させて出力する遅延制御部と、遅延された前記クロック信号若しくは前記変調クロック信号に同期した前記テストパターン信号と期待値データとが一致するか否かを判定し、判定結果を出力する内蔵自己テスト回路と、前記遅延制御信号を出力し、前記判定結果をプロットしてシュムープロットを作成し、一致と不一致の境界線パターンに基づいて前記シュムープロットに含まれるノイズ成分を検出し、前記ノイズ成分と同じ周波数でかつ逆位相の信号を生成するように前記変調制御信号を出力する制御部と、を備えるものである。
【０００８】
本発明の一態様によるジッタ検出方法は、所定のテストパターン信号を出力し、クロック信号を所定ステップで遅延させた遅延クロック信号を生成し、前記遅延クロック信号に同期した前記テストパターン信号と期待値データとが一致するか否かを判定し、判定結果に基づいて前記テストパターン信号に含まれるノイズ成分を検出し、前記ノイズ成分と同じ周波数で逆位相の信号を前記クロック信号に混合させて変調クロック信号を生成するものである。
【０００９】
また、本発明の一態様によるジッタ検出方法は、所定のテストパターン信号を出力し、クロック信号を所定ステップで遅延させた遅延クロック信号を生成し、前記遅延クロック信号に同期した前記テストパターン信号と期待値データとが一致するか否かを判定し、判定結果をプロットしてシュムープロットを作成し、前記シュムープロットにおける一致と不一致の境界線パターンに基づいて前記シュムープロットに含まれるノイズ成分を検出し、前記ノイズ成分と同じ周波数で逆位相の信号を前記クロック信号に混合させて変調クロック信号を生成するものである。
【発明の効果】
【００１０】
本発明によれば、ＰＬＬ回路からの出力に含まれるジッタ成分及びデータパスの電源に含まれる周期的ノイズ成分を低減するクロック信号を生成できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態によるジッタ検出回路を図面に基づいて説明する。
【００１２】
図１に本発明の実施形態に係るジッタ検出回路の概略構成を示す。ジッタ検出回路は、ＢＩＳＴ（Built in self test：内蔵自己テスト）パターン発生部１０１、フリップフロップ１０２、１０３、インバータ１０４、１０５、ＢＩＳＴ回路１０６、制御部１０７、遅延制御部１０８、ミキサ制御部１０９、ミキサ１１０、マルチプレクサ１１１を備える。
【００１３】
ＰＬＬ回路１１２から出力されたクロック信号１２０がフリップフロップ１０２、ミキサ１１０、マルチプレクサ１１１に入力される。
【００１４】
インバータ１０４、１０５、フリップフロップ１０３、ＢＩＳＴ回路１０６、制御部１０７はＰＬＬ回路１１２とは異なる電源（例えばデータパス１１３と同じ電源）で動作する。ＢＩＳＴパターン発生部１０１、フリップフロップ１０２、遅延制御部１０８、ミキサ制御部１０９、ミキサ１１０はＰＬＬ回路１１２と同じ電源又は違う電源どちらで動作するようにしても良い。
【００１５】
ＢＩＳＴパターン発生部１０１から出力されたテストパターン信号１２１はフリップフロップ１０２、インバータ１０４、１０５、フリップフロップ１０３を介してＢＩＳＴ回路１０６へ入力される。
【００１６】
ミキサ１１０はＰＬＬ回路１１２から出力されたクロック信号１２０及びミキサ制御部１０９の出力信号１２２が与えられ、これらを混合して生成された変調クロック信号１２３を遅延制御部１０８へ出力する。また、この変調クロック信号１２３はマルチプレクサ１１１に入力される。
【００１７】
遅延制御部１０８は、制御部１０７から出力される遅延制御信号１２４に基づく遅延ステップで変調クロック信号１２３を遅延し（位相をずらし）ながら、フリップフロップ１０３へ出力する。遅延制御部１０８には例えば位相分割器（phase interpolator）を用いることができる。
【００１８】
フリップフロップ１０３はこの遅延された変調クロック信号に同期してデータの保持・出力を行う。
【００１９】
ＢＩＳＴ回路１０６は保持している期待値データとフリップフロップ１０３の出力信号１２５とが一致するか否かを比較して、フリップフロップ１０３の出力信号１２５の良否（Ｐａｓｓ／Ｆａｉｌ）判定を行い、判定結果１２６を制御部１０７へ出力する。
【００２０】
フリップフロップ１０３に与えられるクロック信号（遅延制御部１０８の出力信号）の位相をずらしていくことで、制御部１０７はＢＩＳＴ回路１０６から時間軸方向の判定結果を取得することができる。遅延制御部１０８によるクロック信号の遅延（位相シフト）はテストパターンの１サイクルより少し長い時間まで行われ、終了後は遅延０に戻り再び同様にクロック信号を遅延させていく。
【００２１】
制御部１０７は例えば図２（ａ）に示すようなＢＩＳＴ回路１０６から出力されるシリアルデータである判定結果１２６を遅延が０になる毎にグルーピングし、図２（ｂ）に示すように列方向に並べてＰａｓｓ／Ｆａｉｌのプロット（Shmoo Plot：シュムープロット）を得る。図中では○がＰａｓｓ、×がＦａｉｌを意味する。
【００２２】
ＰＬＬ回路１１２から出力されるクロック信号１２０にジッタ成分が含まれている場合やフリップフロップ１０３に与えられる電源にノイズ成分が含まれている場合、制御部１０７で得られるシュムープロットでは、例えば図３（ａ）や図３（ｂ）に示すようにＰａｓｓ／Ｆａｉｌの境界線（包絡線）に揺らぎ等が生じる。
【００２３】
このような揺らぎが生じてＦａｉｌ領域が大きくなるのは、インバータ１０４、１０５、フリップフロップ１０３、ＢＩＳＴ回路１０６、制御部１０７がＰＬＬ回路１１２とは異なる電源（データパス１１３と同じ電源）で動作することにより、ＰＬＬ回路１１２の出力に含まれるジッタ成分やデータパス１１３の電源に含まれる周期的ノイズ成分が現れるためである。
【００２４】
制御部１０７はこの包絡線の揺らぎからノイズの周波数、位相を検出し、揺らぎを抑えＰａｓｓ領域が最大になるようにミキサ制御部１０９へ変調制御信号１２７を出力する。ここで制御部１０７はノイズの１周期が観測できるような時間分のＰａｓｓ／Ｆａｉｌ情報を取得することに留意する。
【００２５】
例えば図３（ａ）ではノイズ成分の周波数は１／（２×（Ｔ２−Ｔ１））となる。また、図３（ｂ）ではノイズ成分の周波数は１／（Ｔ２−Ｔ１）となる。
【００２６】
制御部１０７から出力される変調制御信号１２７に基づいてミキサ制御部１０９にＡＣ変調がかけられる。ＡＣ変調を行う際、振幅は位相シフトのステップ幅、周波数はこのステップ幅を変調する周波数、位相は変調を開始するタイミングで制御することが出来る。
【００２７】
このようにしてミキサ制御部１０９から出力された信号１２２がミキサ１１０にてクロック信号１２０と混合され、変調クロック信号１２３が生成される。ミキサ１１０には例えば位相分割器（Phase Interpolator）を用いることができる。
【００２８】
制御部１０７は検出したノイズ成分と同じ周波数で逆位相の信号がクロック信号１２０に混合されるように変調制御信号１２７を出力する。
【００２９】
変調クロック信号１２３はノイズ成分を低減するように変調されている。従って制御部１０７で得られるシュムープロットは図３（ａ）、（ｂ）からそれぞれ図３（ｃ）、（ｄ）に示すような包絡線の揺らぎがなくＰａｓｓ領域が大きいものになる。
【００３０】
マルチプレクサ１１１は制御部１０７から出力される選択信号１２８に基づいてクロック信号１２０又は変調クロック信号１２３をデータパス１１３へ出力する。制御部１０７はＰａｓｓ／Ｆａｉｌのプロットからノイズ成分を十分低減させることができたと判定した場合は、マルチプレクサ１１１から変調クロック信号１２３が出力されるように選択信号１２８を生成、出力する。
【００３１】
続いて本実施形態によるジッタ検出方法を図４に示すフローチャートを用いて説明する。
（ステップＳ４０１）ＢＩＳＴパターン発生部１０１がテストパターン信号１２１を出力する。
（ステップＳ４０２）ＰＬＬ回路１１２から出力されるクロック信号１２０に同期するフリップフロップ１０２がテストパターン信号１２１を保持・出力する。
（ステップＳ４０３）ミキサ１１０がクロック信号１２０とミキサ制御部１０９の出力１２２とを混合して変調クロック信号１２３を生成する。
（ステップＳ４０４）遅延制御部１０８が遅延制御信号１２４に基づく遅延ステップで変調クロック信号を遅延させて出力する。
（ステップＳ４０５）フリップフロップ１０３がフリップフロップ１０２の出力を遅延制御部１０８の出力に同期して保持・出力する。
（ステップＳ４０６）ＢＩＳＴ回路１０６がフリップフロップ１０３の出力と期待値データとの一致／不一致を判定し、判定結果１２６を出力する。
（ステップＳ４０７）制御部１０７が判定結果１２６を用いてシュムープロットを作成し、一致・不一致の境界線パターンからノイズ成分を検出する。
（ステップＳ４０８）ノイズ成分の有無を判定する。ノイズ成分が無い、又は十分低い場合はステップＳ４１０へ進み、それ以外の場合はステップＳ４０９へ進む。
（ステップＳ４０９）ノイズ成分と同じ周波数で逆位相の信号がクロック信号１２０に混合されるようにミキサ制御部１０９へ変調制御信号を出力する。
（ステップＳ４１０）マルチプレクサ１１１を介して変調クロック信号１２３をデータパス１１３へ供給する。
【００３２】
なお、例えばジッタ検出の開始時点ではノイズ成分の有無は検出されておらず、変調クロック信号が生成されていない。従って、ステップＳ４０４ではまず遅延制御部１０８が遅延制御信号１２４に基づく遅延ステップでクロック信号１２０を遅延させて出力する。その後、ステップＳ４０８でノイズ成分が検出された場合は、遅延制御部１０８が遅延制御信号１２４に基づく遅延ステップで変調クロック信号１２３を遅延させて出力する。
【００３３】
このようにして、ＰＬＬ回路１１２からの出力に含まれるジッタ成分及びデータパス１１３の電源に含まれる周期的ノイズ成分を低減する変調クロック信号１２３をデータパス１１３に供給することができる。これによりデータパスにおける誤作動の発生を抑制することができる。
【００３４】
上記実施形態ではＢＩＳＴパターン発生部１０１、ＰＬＬ回路１１２が出力するクロック信号１２０が与えられるフリップフロップ１０２、インバータ１０４、１０５、遅延制御部１０８、遅延された変調クロック信号が与えられるフリップフロップ１０３、及びＢＩＳＴ回路１０６を有する測定部は１つであったが、この測定部を複数設けるようにしても良い。
【００３５】
一例として２つの測定部５１、５２を備えるジッタ検出回路を図５に示す。そして、測定部５１が図６（ａ）に示すＰａｓｓ／Ｆａｉｌ判定の前半部分６１、測定部５２がＰａｓｓ／Ｆａｉｌの後半部分６２を測定することで、シュムープロット作成に要する時間を短縮することができる。これにより、高周波のジッタ成分や周期的ノイズ成分を検出することができる。
【００３６】
ミキサ１１０は位相分割器ではなく、図７に示すようにＤＬＬ（Delayed locked loop）回路７１０にしてもよい。
【００３７】
また、遅延制御部１０８にＤＬＬ回路を用いるようにしても良い。
【００３８】
上記実施形態におけるインバータ１０４、１０５、フリップフロップ１０３は回路（データパス１１３）中のクリティカルパスを用いるようにしても良い。
【００３９】
このジッタ検出回路はスタートアップ（ＰＯＲ：パワー・オン・リセット）時のみに使用するようにしても良いし、データパス１１３の動作中に使用するようにしても良い。
【００４０】
データパスの動作中に所定のタイミングでオフする回路ブロックがある場合、その回路ブロックがオフすることで、電源に含まれるノイズ成分が変化することがある。制御部１０７はノイズ成分の変化に対応したミキサ１１０での変調パラメータをあらかじめ保持しておき、回路ブロックがオフするタイミングの直前で保持しているパラメータを参照し、変調制御信号を出力するようにしても良い。これにより、データパスの動作状態に対応した最適な変調クロック信号を生成し、データパスに供給することができる。
【００４１】
また、電源が複数ある場合は、それぞれの電源系統ごとに上記実施形態によるジッタ検出回路を設けるようにしても良い。電源により含まれるノイズ成分が異なるためである。
【００４２】
上述した実施形態は一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態に係るジッタ検出回路の概略構成図である。
【図２】シュムープロットの説明図である。
【図３】シュムープロットの一例を示す図である。
【図４】同実施形態によるジッタ検出方法のフローチャートである。
【図５】変形例によるジッタ検出回路の概略構成図である。
【図６】変形例によるジッタ検出回路でのシュムープロット作成の説明図である。
【図７】変形例によるジッタ検出回路の概略構成図である。
【符号の説明】
【００４４】
１０１ ＢＩＳＴパターン発生部
１０２、１０３ フリップフロップ
１０４、１０５ インバータ
１０６ ＢＩＳＴ回路
１０７ 制御部
１０８ 遅延制御部
１０９ ミキサ制御部
１１０ ミキサ
１１１ マルチプレクサ
１１２ ＰＬＬ回路
１１３ データパス
【技術分野】
【０００１】
本発明は、ジッタ検出回路及びジッタ検出方法に関するものである。
【背景技術】
【０００２】
ＰＬＬ（Phase Locked Loop）回路は、基準のタイミング信号（例えば外部からの入力クロック信号）とＰＬＬの出力のタイミング信号（例えば半導体装置内部に供給するクロック信号）とを比較し、位相差がある場合に位相を合わせるように動作する。
【０００３】
ＰＬＬ回路が出力するクロック信号には一般的に信号の時間的揺らぎであるジッタが存在する。クロック信号の供給先であるデータパスでは、ジッタが誤作動の要因となる。このため、クロック信号のジッタ成分を検出し、抑制するジッタ抑制回路が用いられる（例えば特許文献１参照）。
【０００４】
しかし、クロック信号が供給されるデータパスがＰＬＬ回路とは異なる電源を使用し、その電源に固有の周期的ノイズが含まれている場合、従来のジッタ抑制回路から出力されるクロック信号を用いても誤作動を起こす虞がある。
【特許文献１】特開平６−５３９４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明はＰＬＬ回路からの出力に含まれるジッタ成分及びデータパスの電源に含まれる周期的ノイズ成分を低減するクロック信号を生成できるジッタ検出回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によるジッタ検出回路は、所定のテストパターン信号を出力するパターン発生部と、変調制御信号に基づいて信号を生成し出力するミキサ制御部と、クロック信号と前記ミキサ制御部の出力信号とを混合して変調クロック信号を生成し出力するミキサと、遅延制御信号に基づく遅延ステップで前記クロック信号若しくは前記変調クロック信号を遅延させて出力する遅延制御部と、遅延された前記クロック信号若しくは前記変調クロック信号に同期した前記テストパターン信号と期待値データとが一致するか否かを判定し、判定結果を出力する内蔵自己テスト回路と、前記遅延制御信号を出力し、前記判定結果に基づいて前記テストパターン信号に含まれるノイズ成分を検出し、前記ノイズ成分と同じ周波数でかつ逆位相の信号を生成するように前記変調制御信号を出力する制御部と、を備えるものである。
【０００７】
また、本発明の一態様によるジッタ検出回路は、所定のテストパターン信号を出力するパターン発生部と、変調制御信号に基づいて信号を生成し出力するミキサ制御部と、前記クロック信号と前記ミキサ制御部の出力信号とを混合して変調クロック信号を生成し出力するミキサと、遅延制御信号に基づく遅延ステップで前記クロック信号若しくは前記変調クロック信号を遅延させて出力する遅延制御部と、遅延された前記クロック信号若しくは前記変調クロック信号に同期した前記テストパターン信号と期待値データとが一致するか否かを判定し、判定結果を出力する内蔵自己テスト回路と、前記遅延制御信号を出力し、前記判定結果をプロットしてシュムープロットを作成し、一致と不一致の境界線パターンに基づいて前記シュムープロットに含まれるノイズ成分を検出し、前記ノイズ成分と同じ周波数でかつ逆位相の信号を生成するように前記変調制御信号を出力する制御部と、を備えるものである。
【０００８】
本発明の一態様によるジッタ検出方法は、所定のテストパターン信号を出力し、クロック信号を所定ステップで遅延させた遅延クロック信号を生成し、前記遅延クロック信号に同期した前記テストパターン信号と期待値データとが一致するか否かを判定し、判定結果に基づいて前記テストパターン信号に含まれるノイズ成分を検出し、前記ノイズ成分と同じ周波数で逆位相の信号を前記クロック信号に混合させて変調クロック信号を生成するものである。
【０００９】
また、本発明の一態様によるジッタ検出方法は、所定のテストパターン信号を出力し、クロック信号を所定ステップで遅延させた遅延クロック信号を生成し、前記遅延クロック信号に同期した前記テストパターン信号と期待値データとが一致するか否かを判定し、判定結果をプロットしてシュムープロットを作成し、前記シュムープロットにおける一致と不一致の境界線パターンに基づいて前記シュムープロットに含まれるノイズ成分を検出し、前記ノイズ成分と同じ周波数で逆位相の信号を前記クロック信号に混合させて変調クロック信号を生成するものである。
【発明の効果】
【００１０】
本発明によれば、ＰＬＬ回路からの出力に含まれるジッタ成分及びデータパスの電源に含まれる周期的ノイズ成分を低減するクロック信号を生成できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態によるジッタ検出回路を図面に基づいて説明する。
【００１２】
図１に本発明の実施形態に係るジッタ検出回路の概略構成を示す。ジッタ検出回路は、ＢＩＳＴ（Built in self test：内蔵自己テスト）パターン発生部１０１、フリップフロップ１０２、１０３、インバータ１０４、１０５、ＢＩＳＴ回路１０６、制御部１０７、遅延制御部１０８、ミキサ制御部１０９、ミキサ１１０、マルチプレクサ１１１を備える。
【００１３】
ＰＬＬ回路１１２から出力されたクロック信号１２０がフリップフロップ１０２、ミキサ１１０、マルチプレクサ１１１に入力される。
【００１４】
インバータ１０４、１０５、フリップフロップ１０３、ＢＩＳＴ回路１０６、制御部１０７はＰＬＬ回路１１２とは異なる電源（例えばデータパス１１３と同じ電源）で動作する。ＢＩＳＴパターン発生部１０１、フリップフロップ１０２、遅延制御部１０８、ミキサ制御部１０９、ミキサ１１０はＰＬＬ回路１１２と同じ電源又は違う電源どちらで動作するようにしても良い。
【００１５】
ＢＩＳＴパターン発生部１０１から出力されたテストパターン信号１２１はフリップフロップ１０２、インバータ１０４、１０５、フリップフロップ１０３を介してＢＩＳＴ回路１０６へ入力される。
【００１６】
ミキサ１１０はＰＬＬ回路１１２から出力されたクロック信号１２０及びミキサ制御部１０９の出力信号１２２が与えられ、これらを混合して生成された変調クロック信号１２３を遅延制御部１０８へ出力する。また、この変調クロック信号１２３はマルチプレクサ１１１に入力される。
【００１７】
遅延制御部１０８は、制御部１０７から出力される遅延制御信号１２４に基づく遅延ステップで変調クロック信号１２３を遅延し（位相をずらし）ながら、フリップフロップ１０３へ出力する。遅延制御部１０８には例えば位相分割器（phase interpolator）を用いることができる。
【００１８】
フリップフロップ１０３はこの遅延された変調クロック信号に同期してデータの保持・出力を行う。
【００１９】
ＢＩＳＴ回路１０６は保持している期待値データとフリップフロップ１０３の出力信号１２５とが一致するか否かを比較して、フリップフロップ１０３の出力信号１２５の良否（Ｐａｓｓ／Ｆａｉｌ）判定を行い、判定結果１２６を制御部１０７へ出力する。
【００２０】
フリップフロップ１０３に与えられるクロック信号（遅延制御部１０８の出力信号）の位相をずらしていくことで、制御部１０７はＢＩＳＴ回路１０６から時間軸方向の判定結果を取得することができる。遅延制御部１０８によるクロック信号の遅延（位相シフト）はテストパターンの１サイクルより少し長い時間まで行われ、終了後は遅延０に戻り再び同様にクロック信号を遅延させていく。
【００２１】
制御部１０７は例えば図２（ａ）に示すようなＢＩＳＴ回路１０６から出力されるシリアルデータである判定結果１２６を遅延が０になる毎にグルーピングし、図２（ｂ）に示すように列方向に並べてＰａｓｓ／Ｆａｉｌのプロット（Shmoo Plot：シュムープロット）を得る。図中では○がＰａｓｓ、×がＦａｉｌを意味する。
【００２２】
ＰＬＬ回路１１２から出力されるクロック信号１２０にジッタ成分が含まれている場合やフリップフロップ１０３に与えられる電源にノイズ成分が含まれている場合、制御部１０７で得られるシュムープロットでは、例えば図３（ａ）や図３（ｂ）に示すようにＰａｓｓ／Ｆａｉｌの境界線（包絡線）に揺らぎ等が生じる。
【００２３】
このような揺らぎが生じてＦａｉｌ領域が大きくなるのは、インバータ１０４、１０５、フリップフロップ１０３、ＢＩＳＴ回路１０６、制御部１０７がＰＬＬ回路１１２とは異なる電源（データパス１１３と同じ電源）で動作することにより、ＰＬＬ回路１１２の出力に含まれるジッタ成分やデータパス１１３の電源に含まれる周期的ノイズ成分が現れるためである。
【００２４】
制御部１０７はこの包絡線の揺らぎからノイズの周波数、位相を検出し、揺らぎを抑えＰａｓｓ領域が最大になるようにミキサ制御部１０９へ変調制御信号１２７を出力する。ここで制御部１０７はノイズの１周期が観測できるような時間分のＰａｓｓ／Ｆａｉｌ情報を取得することに留意する。
【００２５】
例えば図３（ａ）ではノイズ成分の周波数は１／（２×（Ｔ２−Ｔ１））となる。また、図３（ｂ）ではノイズ成分の周波数は１／（Ｔ２−Ｔ１）となる。
【００２６】
制御部１０７から出力される変調制御信号１２７に基づいてミキサ制御部１０９にＡＣ変調がかけられる。ＡＣ変調を行う際、振幅は位相シフトのステップ幅、周波数はこのステップ幅を変調する周波数、位相は変調を開始するタイミングで制御することが出来る。
【００２７】
このようにしてミキサ制御部１０９から出力された信号１２２がミキサ１１０にてクロック信号１２０と混合され、変調クロック信号１２３が生成される。ミキサ１１０には例えば位相分割器（Phase Interpolator）を用いることができる。
【００２８】
制御部１０７は検出したノイズ成分と同じ周波数で逆位相の信号がクロック信号１２０に混合されるように変調制御信号１２７を出力する。
【００２９】
変調クロック信号１２３はノイズ成分を低減するように変調されている。従って制御部１０７で得られるシュムープロットは図３（ａ）、（ｂ）からそれぞれ図３（ｃ）、（ｄ）に示すような包絡線の揺らぎがなくＰａｓｓ領域が大きいものになる。
【００３０】
マルチプレクサ１１１は制御部１０７から出力される選択信号１２８に基づいてクロック信号１２０又は変調クロック信号１２３をデータパス１１３へ出力する。制御部１０７はＰａｓｓ／Ｆａｉｌのプロットからノイズ成分を十分低減させることができたと判定した場合は、マルチプレクサ１１１から変調クロック信号１２３が出力されるように選択信号１２８を生成、出力する。
【００３１】
続いて本実施形態によるジッタ検出方法を図４に示すフローチャートを用いて説明する。
（ステップＳ４０１）ＢＩＳＴパターン発生部１０１がテストパターン信号１２１を出力する。
（ステップＳ４０２）ＰＬＬ回路１１２から出力されるクロック信号１２０に同期するフリップフロップ１０２がテストパターン信号１２１を保持・出力する。
（ステップＳ４０３）ミキサ１１０がクロック信号１２０とミキサ制御部１０９の出力１２２とを混合して変調クロック信号１２３を生成する。
（ステップＳ４０４）遅延制御部１０８が遅延制御信号１２４に基づく遅延ステップで変調クロック信号を遅延させて出力する。
（ステップＳ４０５）フリップフロップ１０３がフリップフロップ１０２の出力を遅延制御部１０８の出力に同期して保持・出力する。
（ステップＳ４０６）ＢＩＳＴ回路１０６がフリップフロップ１０３の出力と期待値データとの一致／不一致を判定し、判定結果１２６を出力する。
（ステップＳ４０７）制御部１０７が判定結果１２６を用いてシュムープロットを作成し、一致・不一致の境界線パターンからノイズ成分を検出する。
（ステップＳ４０８）ノイズ成分の有無を判定する。ノイズ成分が無い、又は十分低い場合はステップＳ４１０へ進み、それ以外の場合はステップＳ４０９へ進む。
（ステップＳ４０９）ノイズ成分と同じ周波数で逆位相の信号がクロック信号１２０に混合されるようにミキサ制御部１０９へ変調制御信号を出力する。
（ステップＳ４１０）マルチプレクサ１１１を介して変調クロック信号１２３をデータパス１１３へ供給する。
【００３２】
なお、例えばジッタ検出の開始時点ではノイズ成分の有無は検出されておらず、変調クロック信号が生成されていない。従って、ステップＳ４０４ではまず遅延制御部１０８が遅延制御信号１２４に基づく遅延ステップでクロック信号１２０を遅延させて出力する。その後、ステップＳ４０８でノイズ成分が検出された場合は、遅延制御部１０８が遅延制御信号１２４に基づく遅延ステップで変調クロック信号１２３を遅延させて出力する。
【００３３】
このようにして、ＰＬＬ回路１１２からの出力に含まれるジッタ成分及びデータパス１１３の電源に含まれる周期的ノイズ成分を低減する変調クロック信号１２３をデータパス１１３に供給することができる。これによりデータパスにおける誤作動の発生を抑制することができる。
【００３４】
上記実施形態ではＢＩＳＴパターン発生部１０１、ＰＬＬ回路１１２が出力するクロック信号１２０が与えられるフリップフロップ１０２、インバータ１０４、１０５、遅延制御部１０８、遅延された変調クロック信号が与えられるフリップフロップ１０３、及びＢＩＳＴ回路１０６を有する測定部は１つであったが、この測定部を複数設けるようにしても良い。
【００３５】
一例として２つの測定部５１、５２を備えるジッタ検出回路を図５に示す。そして、測定部５１が図６（ａ）に示すＰａｓｓ／Ｆａｉｌ判定の前半部分６１、測定部５２がＰａｓｓ／Ｆａｉｌの後半部分６２を測定することで、シュムープロット作成に要する時間を短縮することができる。これにより、高周波のジッタ成分や周期的ノイズ成分を検出することができる。
【００３６】
ミキサ１１０は位相分割器ではなく、図７に示すようにＤＬＬ（Delayed locked loop）回路７１０にしてもよい。
【００３７】
また、遅延制御部１０８にＤＬＬ回路を用いるようにしても良い。
【００３８】
上記実施形態におけるインバータ１０４、１０５、フリップフロップ１０３は回路（データパス１１３）中のクリティカルパスを用いるようにしても良い。
【００３９】
このジッタ検出回路はスタートアップ（ＰＯＲ：パワー・オン・リセット）時のみに使用するようにしても良いし、データパス１１３の動作中に使用するようにしても良い。
【００４０】
データパスの動作中に所定のタイミングでオフする回路ブロックがある場合、その回路ブロックがオフすることで、電源に含まれるノイズ成分が変化することがある。制御部１０７はノイズ成分の変化に対応したミキサ１１０での変調パラメータをあらかじめ保持しておき、回路ブロックがオフするタイミングの直前で保持しているパラメータを参照し、変調制御信号を出力するようにしても良い。これにより、データパスの動作状態に対応した最適な変調クロック信号を生成し、データパスに供給することができる。
【００４１】
また、電源が複数ある場合は、それぞれの電源系統ごとに上記実施形態によるジッタ検出回路を設けるようにしても良い。電源により含まれるノイズ成分が異なるためである。
【００４２】
上述した実施形態は一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態に係るジッタ検出回路の概略構成図である。
【図２】シュムープロットの説明図である。
【図３】シュムープロットの一例を示す図である。
【図４】同実施形態によるジッタ検出方法のフローチャートである。
【図５】変形例によるジッタ検出回路の概略構成図である。
【図６】変形例によるジッタ検出回路でのシュムープロット作成の説明図である。
【図７】変形例によるジッタ検出回路の概略構成図である。
【符号の説明】
【００４４】
１０１ ＢＩＳＴパターン発生部
１０２、１０３ フリップフロップ
１０４、１０５ インバータ
１０６ ＢＩＳＴ回路
１０７ 制御部
１０８ 遅延制御部
１０９ ミキサ制御部
１１０ ミキサ
１１１ マルチプレクサ
１１２ ＰＬＬ回路
１１３ データパス
【特許請求の範囲】
【請求項１】
所定のテストパターン信号を出力するパターン発生部と、
変調制御信号に基づいて信号を生成し出力するミキサ制御部と、
クロック信号と前記ミキサ制御部の出力信号とを混合して変調クロック信号を生成し出力するミキサと、
遅延制御信号に基づく遅延ステップで前記クロック信号若しくは前記変調クロック信号を遅延させて出力する遅延制御部と、
遅延された前記クロック信号若しくは前記変調クロック信号に同期した前記テストパターン信号と期待値データとが一致するか否かを判定し、判定結果を出力する内蔵自己テスト回路と、
前記遅延制御信号を出力し、前記判定結果に基づいて前記テストパターン信号に含まれるノイズ成分を検出し、前記ノイズ成分と同じ周波数でかつ逆位相の信号を生成するように前記変調制御信号を出力する制御部と、
を備えるジッタ検出回路。
【請求項２】
所定のテストパターン信号を出力するパターン発生部と、
変調制御信号に基づいて信号を生成し出力するミキサ制御部と、
前記クロック信号と前記ミキサ制御部の出力信号とを混合して変調クロック信号を生成し出力するミキサと、
遅延制御信号に基づく遅延ステップで前記クロック信号若しくは前記変調クロック信号を遅延させて出力する遅延制御部と、
遅延された前記クロック信号若しくは前記変調クロック信号に同期した前記テストパターン信号と期待値データとが一致するか否かを判定し、判定結果を出力する内蔵自己テスト回路と、
前記遅延制御信号を出力し、前記判定結果をプロットしてシュムープロットを作成し、一致と不一致の境界線パターンに基づいて前記シュムープロットに含まれるノイズ成分を検出し、前記ノイズ成分と同じ周波数でかつ逆位相の信号を生成するように前記変調制御信号を出力する制御部と、
を備えるジッタ検出回路。
【請求項３】
前記クロック信号及び前記変調クロック信号が与えられ、前記制御部から出力される選択信号に基づいていずれか一方を出力するマルチプレクサをさらに備えることを特徴とする請求項１又は２に記載のジッタ検出回路。
【請求項４】
所定のテストパターン信号を出力し、
クロック信号を所定ステップで遅延させた遅延クロック信号を生成し、
前記遅延クロック信号に同期した前記テストパターン信号と期待値データとが一致するか否かを判定し、
判定結果に基づいて前記テストパターン信号に含まれるノイズ成分を検出し、
前記ノイズ成分と同じ周波数で逆位相の信号を前記クロック信号に混合させて変調クロック信号を生成するジッタ検出方法。
【請求項５】
所定のテストパターン信号を出力し、
クロック信号を所定ステップで遅延させた遅延クロック信号を生成し、
前記遅延クロック信号に同期した前記テストパターン信号と期待値データとが一致するか否かを判定し、
判定結果をプロットしてシュムープロットを作成し、
前記シュムープロットにおける一致と不一致の境界線パターンに基づいて前記シュムープロットに含まれるノイズ成分を検出し、
前記ノイズ成分と同じ周波数で逆位相の信号を前記クロック信号に混合させて変調クロック信号を生成するジッタ検出方法。
【請求項１】
所定のテストパターン信号を出力するパターン発生部と、
変調制御信号に基づいて信号を生成し出力するミキサ制御部と、
クロック信号と前記ミキサ制御部の出力信号とを混合して変調クロック信号を生成し出力するミキサと、
遅延制御信号に基づく遅延ステップで前記クロック信号若しくは前記変調クロック信号を遅延させて出力する遅延制御部と、
遅延された前記クロック信号若しくは前記変調クロック信号に同期した前記テストパターン信号と期待値データとが一致するか否かを判定し、判定結果を出力する内蔵自己テスト回路と、
前記遅延制御信号を出力し、前記判定結果に基づいて前記テストパターン信号に含まれるノイズ成分を検出し、前記ノイズ成分と同じ周波数でかつ逆位相の信号を生成するように前記変調制御信号を出力する制御部と、
を備えるジッタ検出回路。
【請求項２】
所定のテストパターン信号を出力するパターン発生部と、
変調制御信号に基づいて信号を生成し出力するミキサ制御部と、
前記クロック信号と前記ミキサ制御部の出力信号とを混合して変調クロック信号を生成し出力するミキサと、
遅延制御信号に基づく遅延ステップで前記クロック信号若しくは前記変調クロック信号を遅延させて出力する遅延制御部と、
遅延された前記クロック信号若しくは前記変調クロック信号に同期した前記テストパターン信号と期待値データとが一致するか否かを判定し、判定結果を出力する内蔵自己テスト回路と、
前記遅延制御信号を出力し、前記判定結果をプロットしてシュムープロットを作成し、一致と不一致の境界線パターンに基づいて前記シュムープロットに含まれるノイズ成分を検出し、前記ノイズ成分と同じ周波数でかつ逆位相の信号を生成するように前記変調制御信号を出力する制御部と、
を備えるジッタ検出回路。
【請求項３】
前記クロック信号及び前記変調クロック信号が与えられ、前記制御部から出力される選択信号に基づいていずれか一方を出力するマルチプレクサをさらに備えることを特徴とする請求項１又は２に記載のジッタ検出回路。
【請求項４】
所定のテストパターン信号を出力し、
クロック信号を所定ステップで遅延させた遅延クロック信号を生成し、
前記遅延クロック信号に同期した前記テストパターン信号と期待値データとが一致するか否かを判定し、
判定結果に基づいて前記テストパターン信号に含まれるノイズ成分を検出し、
前記ノイズ成分と同じ周波数で逆位相の信号を前記クロック信号に混合させて変調クロック信号を生成するジッタ検出方法。
【請求項５】
所定のテストパターン信号を出力し、
クロック信号を所定ステップで遅延させた遅延クロック信号を生成し、
前記遅延クロック信号に同期した前記テストパターン信号と期待値データとが一致するか否かを判定し、
判定結果をプロットしてシュムープロットを作成し、
前記シュムープロットにおける一致と不一致の境界線パターンに基づいて前記シュムープロットに含まれるノイズ成分を検出し、
前記ノイズ成分と同じ周波数で逆位相の信号を前記クロック信号に混合させて変調クロック信号を生成するジッタ検出方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−７７０１８（Ｐ２００９−７７０１８Ａ）
【公開日】平成２１年４月９日（２００９．４．９）
【国際特許分類】
【出願番号】特願２００７−２４２０８０（Ｐ２００７−２４２０８０）
【出願日】平成１９年９月１９日（２００７．９．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年４月９日（２００９．４．９）
【国際特許分類】
【出願日】平成１９年９月１９日（２００７．９．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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