スイッチングレギュレータ、及び直流電圧変換方法
【課題】直流電圧変換における消費電力を抑制する。
【解決手段】 本発明によるスイッチングレギュレータ１は、スイッチ素子Ｐ１〜Ｐｎ、Ｎ１〜Ｎｎによるスイッチング動作によって入力電圧１０１（ＶＤＤ）を出力電圧１０３（Ｖｏｕｔ）に変換するインバータ回路１５と、入力電圧１０１（ＶＤＤ）に基づく入力電力と、出力電圧１０３（Ｖｏｕｔ）に基づく出力電力とから算出される電力効率に応じて、スイッチ素子Ｐ１〜Ｐｎ、Ｎ１〜Ｎｎのオン抵抗の大きさを設定するサイズ調整回路１６とを具備する。
【解決手段】 本発明によるスイッチングレギュレータ１は、スイッチ素子Ｐ１〜Ｐｎ、Ｎ１〜Ｎｎによるスイッチング動作によって入力電圧１０１（ＶＤＤ）を出力電圧１０３（Ｖｏｕｔ）に変換するインバータ回路１５と、入力電圧１０１（ＶＤＤ）に基づく入力電力と、出力電圧１０３（Ｖｏｕｔ）に基づく出力電力とから算出される電力効率に応じて、スイッチ素子Ｐ１〜Ｐｎ、Ｎ１〜Ｎｎのオン抵抗の大きさを設定するサイズ調整回路１６とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングレギュレータ、及び直流電圧変換方法に関する。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータとは与えられた直流電圧から必要とされる直流電圧を作り出すコンバータ回路で、スイッチング電源あるいはスイッチングレギュレータとも呼ばれている。この回路の特徴はスイッチのｏｎ／ｏｆｆの時間比とインダクタＬ、コンデンサＣの充放電現象を利用して所望の電圧を得られることにある。他の電源回路が所望の電圧を得るために抵抗を介して不要なエネルギーを熱にかえ取り除くのに対し、ＤＣ−ＤＣコンバータは電源電圧をスイッチのｏｎ／ｏｆｆによって細切れにし、インダクタとコンデンサの充放電を利用して必要なエネルギー分だけを負荷に供給できる。つまりＤＣ−ＤＣコンバータは理論的にエネルギーを損失させずに所望の電圧を得ることができるため、他の電源回路に比べ効率（電力効率）が良いという特徴がある。ここでいう効率とは次式で表す関係である。ただし、出力電圧とは、ＤＣ−ＤＣコンバータから負荷回路に対して供給される電圧、負荷電流とは、出力電圧に応じて負荷回路に流れる電流、入力電圧とは、ＤＣ−ＤＣコンバータによって変換される電源電圧、入力電流とは、入力電圧に応じてＤＣ−ＤＣコンバータに入力される電流である。
効率 ：（（出力電圧×負荷電流）／（入力電圧×入力電流））×１００ ［％］
【０００３】
図１から図３を参照して、ＤＣ−ＤＣコンバータの一種として広く知られている同期整流型ＤＣ−ＤＣコンバータの回路構成と動作原理を説明する。図１は、降圧型同期整流ＤＣ−ＤＣコンバータの基本回路構成を示した回路図である。降圧型同期整流ＤＣ−ＤＣコンバータ（以下、スイッチングレギュレータ１００と称す）は、基準電圧発生回路１１０、誤差電圧増幅回路１２０、パルス発生回路１３０、インバータ回路１５０、フィルタ回路２００を具備する。基準電圧発生回路１１０（例えばレギュレータを含む電圧発生回路）、誤差電圧増幅回路１２０、パルス発生回路１３０、インバータ回路１５０は、同一のＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップ上に設けられ、ＩＣチップの外に形成されるフィルタ回路２００を介して負荷回路３００に接続される。
【０００４】
インバータ回路１５０は、電源電圧ＶＤＤをスイッチングしてパルス電圧を出力するＰチャネル型パワーＭＯＳトランジスタＰ１０（ＭＯＳ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）（以下、ＰＭＯＳトランジスタＰ１０と称す）とＮチャネル型ＭＯＳトランジスタＮ１０（以下、ＮＭＯＳトランジスタＮ１０と称す）とを備える。フィルタ回路２００は、スイッチングレギュレータ１００から出力されたパルス電圧を平滑にするためのインダクタとコンデンサを備える。誤差電圧増幅回路１２０は、平滑化された出力電圧Ｖｏｕｔの値を抵抗分割する抵抗Ｒ１及びＲ２、抵抗分割された電圧をスイッチングレギュレータ１００に帰還するバッファＡｍｐ１、基準電圧発生回路１１０から供給される基準電圧に基づき、出力電圧Ｖｏｕｔを抵抗分割した電圧との差を増幅する誤差アンプＡＭＰ２とを備える。ここで、誤差アンプＡｍｐ２には、減衰器として動作する抵抗Ｒ３及びＲ４が接続される。バッファＡＭＰ１からの出力は、抵抗Ｒ３を介して誤差アンプＡｍｐ２に供給される。誤差アンプＡｍｐ２の出力信号９１は、並列接続されたコンデンサＣ１及び抵抗Ｒ４を介して自身に帰還するとともにパルス発生回路１３０に供給される。パルス発生回路１３０は、インバータ回路１６０のスイッチング周期を決定する出力信号９２を出力する発振回路１３１、誤差アンプＡｍｐ２の出力信号９１と発振回路１３１の出力信号９２とを比較するコンパレータＣｏｍｐ、コンパレータＣｏｍｐからの出力（パルス信号）のタイミングを調整してパルス信号９３、９４としてインバータ回路１５０に出力するタイミング調整回路１３３を備える。
【０００５】
ここで、図２を参照して、スイッチングレギュレータ１００の動作を説明する。タイミング調整回路１３３は、出力電圧Ｖｏｕｔに基づく出力信号９１と、発振回路１３１からの出力信号９２との比較結果に応じてインバータ回路１５０に出力するパルス信号９３、９４の信号レベルを調整する。例えば、図２（ａ）、（ｂ）を参照して、出力信号９２の電圧値が出力信号９１の電圧値より大きい時、パルス信号９３の信号レベルはＬｏｗレベルとなる。この際、ＰＭＯＳトランジスタＰ１０はＯＮとなる。又、出力信号９２の電圧値が出力信号９１の電圧値より小さい時、パルス信号９３の信号レベルはＨｉｇｈレベルとなる。この際、ＰＭＯＳトランジスタＰ１０はＯＦＦとなる。このように、タイミング調整回路１３３は、パルス信号９３の信号レベルを出力信号９２の周期に応じて変化させて、ＮＭＯＳトランジスタＮ１０のＯＮ／ＯＦＦ（スイッチング）を制御する。同様に、タイミング調整回路１３３は、パルス信号９４の信号レベルを出力信号９２の周期に応じて変化させて、ＮＭＯＳトランジスタＮ１０のＯＮ／ＯＦＦ（スイッチング）を制御する。ここで、出力電圧Ｖｏｕｔの値が上昇すると出力信号９１の電圧値が上がるため、ＰＭＯＳトランジスタＰ１０のＯＮ時間が短く、ＮＭＯＳトランジスタＮ１０のＯＮ時間が長くなる。又、出力電圧Ｖｏｕｔの値が下がると逆方向にスイッチングの時間比率（ＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタＮ１０のＯＮ／ＯＦＦの時間比率）が変化するように帰還がかかる。
【０００６】
ここで、タイミング調整回路１３３がなく、コンパレータＣｏｍｐの出力がそのままインバータ回路１５０に出力されると、ＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタＮ１０とが同時にＯＮとなる時間が生じ、この間に貫通電流が流れてしまう。この貫通電流はスイッチングレギュレータ１００を駆動する上で効率を落とす大きな要因となる。このため、コンパレータＣｏｍｐの出力とインバータ回路１５０との間にタイミング調整回路１３３を設けることが有効である。ここでタイミング調整回路１３３は、図２（ｂ）、（ｃ）に示すように、ＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタＮ１０とが同時ＯＮにならないようパルス幅の微調整を行う。
【０００７】
一方、スイッチングレギュレータ１００の効率に影響する要因の１つとしてインバータ回路１５０内におけるＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０のＭＯＳサイズ（オン抵抗）が挙げられる。以下、インバータ回路１５０内におけるＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０のＭＯＳサイズ、及びオン抵抗をそれぞれ、単にＭＯＳサイズ、オン抵抗と称す。インバータ回路１５０では、負荷回路を流れる負荷電流Ｉｌによる熱的な損失と、寄生容量による過渡的な損失があるため、動作条件によって適切なＭＯＳサイズは異なる値を示す。このため、出力電圧Ｖｏｕｔが一定である条件下で、負荷電流Ｉｌを変化させた時の効率は、図３に示すようにピーク（最適効率ηＤ）を持つ負荷曲線７０を描いて変化する。例えば、負荷電流Ｉｄｅｓにおいて最適な値（効率ηＤ）となるように、ＭＯＳサイズが設定されている場合、負荷電流Ｉｌが負荷電流Ｉｄｅｓと異なるような負荷回路３００がスイッチングレギュレータに接続されると効率は低下してしまう。これは、最適な負荷電流Ｉｄｅｓと異なる負荷電流の場合、インバータ回路１５０内のオン抵抗や寄生容量によって効率が低下するためである。例えば、負荷電流Ｉｌが負荷電流Ｉｄｅｓより小さいＩｕｓｅ１である場合、スイッチング損失に依存して効率が低下し、効率ηＤよりＥ１だけ低い値となる。又、負荷電流Ｉｌが負荷電流Ｉｄｅｓより大きいＩｕｓｅ２である場合、オン抵抗に依存して効率が低下し、効率ηＤよりＥ２だけ低い値となる。
【０００８】
このため、スイッチングレギュレータを効率曲線ののピーク（極大値）で駆動させるためには負荷電流Ｉｌや出力電圧Ｖｏｕｔなど、使用条件ごとに最適化したＭＯＳサイズ（オン抵抗）に設定することが重要となる。
【０００９】
スイッチングレギュレータは、バッテリで駆動するデジタルカメラや携帯電話などの携帯機器や、低消費電力を求められる機器に広く使用されている。このため、少しでも機器の動作時間を延ばすためにより高い効率を有するスイッチングレギュレータが求められている。効率を左右するオン抵抗値（ＭＯＳサイズ）の制御は、スイッチングレギュレータを効率曲線のピークで駆動させるための重要な要素である。特許第３４３８３３０号にはトランジスタのオン抵抗を制御して効率を向上させた電源装置（ＤＣ−ＤＣコンバータ）が記載されている（特許文献１参照）。
【００１０】
特許文献１に記載の電源装置は、出力電圧に応じたパルス信号を生成する並列接続された複数のスイッチ素子（図１のＰＭＯＳトランジスタＰ１０、又はＮＭＯＳトランジスタＮ１０に相当）と、出力電圧（あるいは基準電圧、出力電流、出力電力のいずれか）に基づいて、複数のスイッチ素子からパルス信号を入力するスイッチ素子を選択するスイッチ素子選択回路とを備える。複数のスイッチ素子は、オン抵抗の小さいスイッチ素子と寄生容量の小さいスイッチ素子を備える。スイッチ素子選択回路は、出力電圧と閾値電圧との比較結果に応じてどちらかのスイッチ素子を選択する。これにより、特許文献１に記載の電源装置は、出力電圧に応じてオン抵抗が小さいスイッチ素子と、オン抵抗が小さく寄生容量が大きいスイッチ素子とを選択的に利用して電圧変換を行う。
【００１１】
スイッチ素子のオン抵抗が小さいほど（すなわちＭＯＳサイズが大きいほど）スイッチ素子の負荷に対する定常的な電力消費（損失）が小さくなりより高い効率を得ることができる。一方、スイッチ素子のオン抵抗が小さくなる（ＭＯＳのサイズが大きくなる）と寄生容量は増大する。このため、スイッチ素子のオン抵抗が大きい場合とオン抵抗が小さい場合では信号レベルの遷移期間に違いが現れる。遷移期間が長くなるとスイッチング損失（過渡的な損失）が大きくなるため出力電圧が小さい場合は効率が低下する。特許文献１では、出力電圧が可変型のスイッチングレギュレータ（電源装置）において、出力電圧毎に適したオン抵抗のスイッチ素子に切り替えることで効率良く電圧変換を行うことができる。
【特許文献１】特許第３４３８３３０号
【発明の開示】
【発明が解決しようとする課題】
【００１２】
特許文献１に記載の電源装置では、予め設定された閾値電圧と出力電圧との比較結果に応じたスイッチ素子（オン抵抗値）が選択される。すなわち、予め決められた閾値電圧毎に、選択されるスイッチ素子（オン抵抗値）は固定的に決められている。電圧変換時における負荷電流Ｉｌは、選択されたスイッチ素子に対応する負荷電流Ｉｄｅｓに一致するとは限らない。この場合、上述のように、電源装置の効率は最適な値（効率ηＤ）より低い値となる。又、図３に示す効率曲線７０は、スイッチ素子の特性（オン抵抗値）のほかに、ＩＣチップの外部に取り付けられているコイルやコンデンサ（例えば図１におけるフィルタ回路２００）の値にも依存している。このため、特許文献１のように動作条件（閾値電圧）毎に選択されるスイッチ素子（オン抵抗値）が固定的に決められている場合、最適な効率ηＤで電圧変換するためには外付部品を変更する必要が生じる。
【課題を解決するための手段】
【００１３】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
本発明によるスイッチングレギュレータ（１）は、スイッチ回路（１５１、１５２）のスイッチング動作によって入力電圧（１０１）を出力電圧（１０３）に変換するインバータ回路（１５）と、入力電圧（１０１）に基づく入力電力と、出力電圧（１０３）に基づく出力電力とから算出される電力効率に応じて、スイッチ回路（１５１、１５２）ののオン抵抗の大きさを設定するサイズ調整回路（１６）とを具備する。
【００１５】
又、本発明による直流電圧変換方法は、（Ａ）入力電圧（１０１）に基づく入力電力と、出力電圧（１０３）に基づく出力電力とから算出される電力効率（η１、η２）に応じて、スイッチ回路（１５１、１５２）のオン抵抗の大きさを設定するステップと、（Ｂ）スイッチ回路（１５１、１５２）が、スイッチング動作によって入力電圧（１０１）を出力電圧（１０３）に変換するステップとを具備する。
【００１６】
このように本発明では、電圧変換時の効率に基づいて、電圧変換を行うスイッチ回路（１５１、１５２）のサイズが調整される。このため、設計時に想定していた負荷電流と異なる負荷電流（３０）が流れるような場合でも、最適な効率となるようにスイッチ回路（１５１、１５２）のサイズを調整することができる。
【発明の効果】
【００１７】
本発明によれば、直流電圧変換における消費電力を抑制することができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照しながら本発明の実施の形態が説明される。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００１９】
（構成）
図５は、本発明によるスイッチングレギュレータ１の実施の形態における構成を示す図である。本発明によるスイッチングレギュレータ１は、ＩＣチップ上に形成された電圧変換回路１０と、ＩＣチップの外部に設けられたフィルタ回路２０を具備する。電圧変換回路１０は、フィルタ回路２０を介して出力端子４０に接続される。電圧変換回路１０はスイッチング動作によって入力電圧（電源電位ＶＤＤ−接地電位ＧＮＤ）を出力電圧Ｖｏｕｔに変換し、出力端子４０を介して負荷回路３０に供給する。
【００２０】
基準電圧発生回路１１、誤差電圧増幅回路１２、パルス発生回路１３、フィルタ回路２０、負荷回路３０は、それぞれ、従来技術による基準電圧発生回路１１０、誤差電圧増幅回路１２０、パルス発生回路１３０、フィルタ回路２００、負荷回路３００と同様な構成であるので、詳細な説明は省略する。
【００２１】
本発明に係るパルス発生回路１３は、スイッチ回路部１４を介してインバータ回路１５に接続される。詳細には、インバータ回路１５は、複数のＰＭＯＳトランジスタＰ１〜Ｐｎを有するスイッチ回路１５１と、ＮＭＯＳトランジスタＮ１〜Ｎｎを有するスイッチ回路１５２とを備える。ＰＭＯＳトランジスタＰ１〜Ｐｎのソースは外部端子１７１を介して電源ＶＤＤに接続される。ＮＭＯＳトランジスタＮ１〜Ｎｎのソースは、外部端子１７２を介して接地電位ＧＮＤに接続される。又、ＰＭＯＳトランジスタＰ１〜ＰｎのドレインとＮＭＯＳトランジスタＮ１〜Ｎｎのドレインは相互に接続され、外部端子１８を介してフィルタ回路２０に接続される。ＰＭＯＳトランジスタＰ１〜ＰｎとＮＭＯＳトランジスタＮ１〜Ｎｎのそれぞれのゲートには、スイッチ回路部１４を介してパルス発生回路１３から出力されたパルス信号が入力される。これにより、スイッチ回路１５１とスイッチ回路１５２とによってインバータ回路を形成し、電源電位ＶＤＤと接地電位ＧＮＤとによる入力電圧を、パルス信号に応じたスイッチング動作によって切り分けて、フィルタ回路２０に出力する。
【００２２】
スイッチ回路部１４は、サイズ調整回路１６によってスイッチング動作が制御される複数のスイッチＳＷ１１〜ＳＷ１ｎ、ＳＷ２１〜ＳＷ２ｎを備える。スイッチＳＷ１１〜ＳＷ１ｎは、ＰＭＯＳトランジスタＰ１〜Ｐｎのゲートとパルス発生回路１３に含まれるタイミング調整回路（従来技術のタイミング回路１３３に相当）との接続を制御する。スイッチＳＷ２１〜ＳＷ２ｎは、ＮＭＯＳトランジスタＮ１〜Ｎｎのゲートとタイミング調整回路との接続を制御する。サイズ調整回路１６は、スイッチ回路部１４のスイッチＳＷ１１〜ＳＷ１ｎ、ＳＷ２１〜ＳＷ２ｎのスイッチング動作（オン／オフ）を制御し、インバータ回路電圧変換に利用するスイッチ素子（ＭＯＳトランジスタ）を決定する。例えば、ＰＭＯＳトランジスタＰ１〜Ｐ４、ＮＭＯＳトランジスタＮ１〜Ｎ４を選択利用する際、スイッチ回路部１４は、スイッチＳＷ１１〜ＳＷ１４、ＳＷ２１〜ＳＷ２４をオンし、それ以外のスイッチをオフする。これにより、スイッチＳＷ１１〜ＳＷ１４、ＳＷ２１〜ＳＷ２４によって形成されるインバータ回路が、パルス発生回路１３からのパルス信号によって駆動する。
【００２３】
ここで、複数のＰＭＯＳトランジスタＰ１〜ＰｎのそれぞれのゲートサイズＷは、２の累乗に比例した大きさである。図６にＰＭＯＳトランジスタＰｎの構造を示す。図６を参照して、ＰＭＯＳトランジスタＰｎは、Ｐ型拡散層５１上に形成され、スイッチ回路部１３（のスイッチＳＷ１ｎ）に接続されたゲート配線５０を備える。ゲート配線５０はＫ本に分割されており、ゲートの両側にはソース拡散領域とドレイン拡散領域が設けられる。ソース拡散領域は外部端子１７１に接続され、ドレイン拡散領域は外部端子１８に接続される。ここで、Ｐ型拡散層５１上のゲート幅（分割ゲート幅）をＷａとすると、ＰＭＯＳトランジスタＰｎのゲートサイズＷは、Ｋ×Ｗａとなる。ただし、ゲート本数Ｋは２の累乗に比例した値（２ｎ−１×Ｈ、ｎは１以上の整数、Ｈは係数）である。他のＰＭＯＳトランジスタＰ１〜Ｐｎ−１も同様な構造であるが、ゲート本数Ｋは、ｎの値に応じた値となる。例えば、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４のゲート本数Ｋは、それぞれＨ、２×Ｈ、４×Ｈ、８×Ｈとなる。このため、ＰＭＯＳトランジスタの分割ゲート幅Ｗａが同じ場合、ＰＭＯＳトランジスタＰ１〜ＰｎのそれぞれのゲートサイズＷは、２の累乗に比例して重み付けされる。ＮＭＯＳトランジスタＮ１〜ＮｎのゲートサイズＷも同様に、２の累乗に比例して重み付けされている。尚、分割されたゲートのゲート幅は同じ大きさであるものとする。
【００２４】
図７を参照して、インバータ回路１５におけるＭＯＳサイズについて説明する。本説明におけるＭＯＳサイズとは、インバータ回路１５においてパルス発生回路１３に接続されたＰＭＯＳトランジスタ（又はＮＭＯＳトランジスタ）のゲートサイズＷの総和を示す。すなわち、ＭＯＳサイズは、スイッチ回路１５１（又はスイッチ回路１５２）のオン抵抗を決定する。以下では、ゲートサイズＷの比（Ｗ比）が１：２：４：８のＰＭＯＳトランジスタＰ１〜Ｐ４、Ｎ型ＭＯＳトランジスタＮ１〜Ｎ４を備えるインバータ回路１５を一例に説明する。サイズ調整回路１６は、スイッチ回路部１４を制御して、パルス発生回路１３に接続するインバータ回路１５内のスイッチ素子（ＭＯＳトラにジスタ）を選択する。この場合、選択されるＭＯＳトランジスタの組合せは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のみ（最小ＭＯＳサイズ＝１×Ｈ×Ｗａ）〜全てのＭＯＳトランジスタ（最大ＭＯＳサイズ＝（１＋２＋４＋８）×Ｈ×Ｗａ）の１５種類となる。又、ＭＯＳサイズの可変幅は１×Ｈ×Ｗａとなる。例えば、最小ゲートサイズを１ｍｍとすると、１ｍｍ〜１５ｍｍまで１ｍｍ刻みで駆動するＭＯＳトランジスタのＭＯＳサイズを変更することができる。インバータ回路１５内のＰＭＯＳトランジスタＰ１〜Ｐｎは、１つのＭＯＳトランジスタのレイアウトの中で分割したゲート５０の数を２の累乗の比となるように設定されることが好ましい。これにより、それぞれのゲート幅の相対精度は非常に高くなるためゲートサイズＷの可変幅は精確となり、精度のよいオン抵抗調節が可能となる。
【００２５】
又、ＭＯＳサイズ（オン抵抗）を調整するために必要なスイッチＳＷの数は、ｎ個のＰＭＯＳトランジスタＰ１〜Ｐｎ及びＮＭＯＳトランジスタＮ１〜Ｎｎのそれぞれに対し、ｎ個設けられる。本発明によれば、ｎ個のスイッチＳＷ１〜ＳＷｎによって２ｎ−１通りのＭＯＳサイズ（オン抵抗値）に変更することができる。このため、少ないスイッチ数によって細かな変更幅でＭＯＳサイズ（オン抵抗）を変更することが可能となる。例えば、特許文献１に記載の電源装置では、オン抵抗値を決める条件（閾値電圧）の数だけスイッチ素子を選択するスイッチを設ける必要があり、面積の増大を招く恐れがあった。本発明によれば、ＭＯＳサイズの変更可能な数に比べスイッチ数を少なくできるので、チップ面積を小さくすることができる。又、本実施の形態では、ＰＭＯＳトランジスタＰ１〜Ｐｎ、ＮＭＯＳトランジスタＮ１〜ＮｎのゲートサイズＷは、２の累乗に比例した大きさで重み付けされているため、ＭＯＳサイズの調整（効率の調整）を２進数の制御信号で行うことができる。例えば、ＰＭＯＳトランジスタＰ１〜Ｐｎ、ＮＭＯＳトランジスタＮ１〜ＮｎのＭＯＳサイズを調整する場合、ｎビットの制御信号で調整できる。すなわち、デジタル制御と同様に、効率の調整を行うことができる。ゲートサイズＷの比率は２の累乗に限らず、３の累乗、４の累乗に比例した大きさであっても良い。この場合、制御方法は、２の累乗に比べて複雑になるが、上述と同様にＭＯＳサイズを調整するためのスイッチ数を、従来技術より削減することができる。更に、スイッチ回路１５１、１５２内のゲートサイズＷは、相互に比例関係であるため、ＭＯＳサイズの変更幅は一律となる。このため、効率（電力効率）を正確に微調整することが可能となる。
【００２６】
図５を参照して、サイズ調整回路１６は、外部端子１９１〜１９ｎから入力される外部入力信号（サイズ設定信号１０５）に応じてスイッチ回路部１４を制御する。外部端子１９１〜１９ｎの数はサイズ調整の精度によって適宜変更される。サイズ調整数が２ｎの場合、すなわちｎ個のＰＭＯＳトランジスタＰ１〜Ｐｎを調節するためには、ｎ個の外部端子１９１〜１９ｎから入力されたｎビットのサイズ設定信号１０５によって、インバータ回路１５に設定するオン抵抗値を調整する。例えば、上述のように１５通りのサイズにＭＯＳサイズを変更する場合、４つの外部端子１９１〜１９４からサイズ設定信号１０５が入力される。サイズ調整回路１６は、スイッチ回路部１４を制御する際、入力されるサイズ設定信号１０５の信号をそのまま利用しても良いし、設定された使用条件とサイズ設定信号１０５とから生成した新たなパターンの信号を利用しても良い。
【００２７】
ここで、外部端子１９１〜１９ｎは、電圧変換回路１０と同じＩＣチップ上に形成されるパッドである。このため、ＩＣチップの外部の回路構成を変更することなく、外部からのサイズ設定信号１０５に応じてインバータ回路１５内のスイッチ素子（ＰＭＯＳトランジスタＰ１〜Ｐｎ、ＮＭＯＳトランジスタＮ１〜Ｎｎ）のＭＯＳサイズ（オン抵抗）を任意に設定することができる。サイズ調整回路１６はＲＯＭコードによって書き換え可能なＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）でも、決定されたＭＯＳサイズを固定的に設定するヒューズＲＯＭ（ｆｕｓｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）でも良い。サイズ調整回路１６がＲＯＭコードによって書き換え可能な場合、スイッチングレギュレータの使用環境に応じて様々なＭＯＳサイズが設定可能となる。例えば、スイッチングレギュレータの使用条件に幅があったり、評価の段階（外付け部品の選定等）で最適効率を変動させたい場合、２進数のパターンを変更可能なＰＲＯＭを用いることが有効である。一方、使用時の負荷や電源電圧が確定しており、その条件下で最適な効率を得られるようにＭＯＳサイズを設定する場合、ヒューズＲＯＭを用いることが有効である。
【００２８】
（ＭＯＳサイズ（オン抵抗）最適化方法）
次に、図８から図１１を参照して、本発明によるインバータ回路１５内のスイッチ素子のＭＯＳサイズ（オン抵抗）の最適化動作について説明する。図８は、本発明によるインバータ回路１５内のスイッチ素子のＭＯＳサイズの設定が行われる際の構成を示すブロック図である。図９は、本発明によるインバータ回路１５内のスイッチ素子のＭＯＳサイズの設定動作を示すフロー図である。
【００２９】
図８を参照して、電圧変換回路１０の外部端子１９１〜１９ｎには、サイズ設定信号１０５を出力するサイズ設定部２が接続される。電源電位ＶＤＤが供給される外部端子１７１には、入力電流検出部３が接続される。入力電流検出部３は、入力電圧に応じてスイッチングレギュレータ１に入力される入力電流１０２を測定し、測定した入力電流１０２をサイズ設定部２に出力する。電源端子（ＶＤＤ）と接地端子（ＧＮＤ）との間には入力電圧検出部４が設けられる。入力電圧検出部４は、電源電位ＶＤＤと接地電位ＧＮＤとの電位差を入力電圧１０１としてサイズ設定部２に出力する。出力電圧Ｖｏｕｔが出力される出力端子４０には、負荷電流検出部５が接続される。負荷電流検出部５は、スイッチングレギュレータ１から出力される負荷電流１０４を測定し、測定した負荷電流１０４をサイズ設定部２に出力する。出力電圧Ｖｏｕｔが出力される出力端子４０と接地端子（ＧＮＤ）との間には出力電圧検出部６が設けられる。出力電圧検出部６は、出力電圧Ｖｏｕｔと接地電位ＧＮＤとの電位差を出力電圧１０３としてサイズ設定部２に出力する。
【００３０】
サイズ設定部２は、入力電圧１０１、入力電流１０２、出力電圧１０３、負荷電流１０４を用いて効率を算出し、算出した効率に基づいたサイズ設定信号１０５をスイッチングレギュレータ１に出力する。ここで、効率は（（出力電圧×負荷電流）／（入力電圧×入力電流））×１００［％］によって算出される。サイズ設定部２は、算出された効率を２進数の信号に変換し、サイズ設定信号１０５として出力することが好ましい。この際、図５のスイッチ回路１５１、１５２におけるスイッチ数（トランジスタ数）ｎに応じたｎビット信号が出力されることが好ましい。尚、入力電圧１０１及び出力電圧１０３を一定として効率を算出する場合、入力電圧検出部４及び出力電圧検出部６は設けなくても良い。
【００３１】
負荷電流Ｉｄｅｓにおいて最適な効率となるように設計されたスイッチングレギュレータ１を、負荷電流Ｉｕｓｅとなる負荷回路３０に接続して使用する場合、効率は最適値に比べ低下する。例えば、図１０に示す効率曲線７０となるようにスイッチ素子のＭＯＳサイズが設定されている場合、使用時における負荷電流（使用負荷電流Ｉｕｓｅ）では、効率がηｐｒｅとなり最適な効率（効率曲線７０の極大値）に比べて低下する。本発明によるＭＯＳサイズの設定方法では、使用負荷電流Ｉｕｓｅにおける効率が、効率曲線の極大値ηｓｅｔとなるまでＭＯＳサイズの変更と効率の測定が繰り替えされる。これにより使用負荷電流Ｉｕｓｅにおいて最も効率の良いＭＯＳサイズ（オン抵抗）に設定される。尚、このようにＭＯＳサイズが設定されたスイッチングレギュレータ１の効率特性は、使用負荷電流Ｉｕｓｅにおいて極大値（効率ηｓｅｔ）を示す効率曲線８０となる。
【００３２】
図９を参照して、本発明によるインバータ回路１５内のスイッチ素子のＭＯＳサイズの設定動作の詳細を説明する。先ず、サイズ設定部２は、負荷電流検出部５から使用負荷電流Ｉｕｓｅを取得する（ステップＳ１）。サイズ設定部２は、ＭＯＳサイズを調整可能な最大値にあわせて効率を算出し、ηＡとする（ステップＳ２）。詳細には、サイズ設定部２は、スイッチ回路部１４内の全てのスイッチＳＷ１１〜１ｎ、２１〜２ｎをオンとなるようにサイズ設定信号１０５を出力する。サイズ調整回路１６は、サイズ設定信号１０５に応じてスイッチＳＷ１１〜１ｎ、２１〜２ｎの全てをオン状態にする。サイズ設定部２は、ＭＯＳサイズが最大時における入力電圧１０１、入力電流１０２、出力電圧１０３を用いて効率を算出する。この際、サイズ設定部２には、効率ηＡとして算出された効率が設定され、このときのサイズ調整回数ａとして０が設定される。
【００３３】
次に、サイズ設定部２はＭＯＳサイズを１ステップ小さくし、サイズ調整回数ａを１ステップ増加する（ステップＳ３）。例えば、ＭＯＳサイズが最大サイズ（２ｎ−１）×Ｈ×Ｗａのとき、サイズ設定部２は、ＭＯＳサイズが（２ｎ−２）×Ｈ×Ｗａとなるようなサイズ設定信号１０５をサイズ調整回路１６に出力する。サイズ調整回路１６は、サイズ設定信号１０５に応答してスイッチ回路部１４を制御し、ＭＯＳサイズを変更する。ＭＯＳサイズが変更されると、サイズ設定部２は、再度、使用負荷電流Ｉｕｓｅにおける効率を測定して、効率ηＢとして設定する（ステップＳ４）。そして、サイズ設定部２は、効率ηＡと効率ηＢとを比較し、効率ηＢが効率ηＡ以下である場合（ステップＳ５Ｎｏ）、ＭＯＳサイズを１ステップ大きくして処理を終了する（ステップＳ６）。すなわち、効率ηＢが効率ηＡ以下である場合、使用負荷電流Ｉｕｓｅに対する最適サイズとして、ステップＳ３においてＭＯＳサイズを小さくする前のＭＯＳサイズが設定される。一方、効率ηＢが効率ηＡより大きい場合（ステップＳ５Ｙｅｓ）、サイズ設定部２は、サイズ調整回数ａがサイズ変更可能回数２ｎ−１に達しているかどうかを確認する（ステップＳ７）。ステップＳ７においてサイズ調整回数ａがサイズ変更可能回数２ｎ−１に達している場合（ａ＝２ｎ−１、ステップＳ７Ｎｏ）、サイズ設定部２は処理を終了する（ステップＳ８）。サイズ調整回数ａがサイズ変更可能回数に達していない場合（ａ≠２ｎ−１、ステップＳ７Ｙｅｓ）、サイズ設定部２は、効率ηＢを効率ηＡとして設定し、ステップＳ３に移行する（ステップＳ９）。以上のように、ηＡ＜ηＢの関係が続く限り、サイズ設定部２は、ＭＯＳサイズを１ステップずつ小さくして効率の測定を繰り返す。
【００３４】
ここで、負荷電流（使用負荷電流Ｉｕｓｅ）に対してインバータ回路１５の駆動能力が不足しないようにするため、最大ＭＯＳサイズからサイズ調整を開始することが好ましい。これにより、負荷電流に対して能力不足となることなくＭＯＳサイズを最適なＭＯＳサイズ（オン抵抗値）に調整することが可能となる。ただし、インバータ回路１５の駆動能力が充分であれば、サイズ調整を開始する際のＭＯＳサイズは、任意のサイズに設定できる。
【００３５】
又、負荷電流Ｉｕｓｅに対して最適な効率となるためのＭＯＳサイズが決定した場合、サイズ調整回路１６には、当該ＭＯＳサイズが固定的、又は書き換え可能な状態で設定される。サイズ調整回路１６は設定されたＭＯＳサイズに基づいてスイッチ回路部１４を制御して、使用時のおけるインバータ回路１５のＭＯＳサイズを変更する。
【００３６】
以上のように、本発明によるスイッチングレギュレータ１によれば、使用時の負荷電流に対応した最適な効率となるＭＯＳサイズ（オン抵抗値）に設定することができる。このため、仕様変更などによって設計時に想定していた負荷電流と異なる負荷電流が流れる場合でも最適な効率となるようにＭＯＳサイズを設定でき、電圧変換に伴う消費電力量を抑制することができる。図１１は、本発明によって最適効率を得られる負荷電流の可変範囲を示す効率特性図である。本発明では、最小ＭＯＳサイズに設定した時の効率曲線８１の極大値（効率ηｕ１）に対応する負荷電流Ｉｕｓｅ１から、最大ＭＯＳサイズに設定した時の効率曲線８２の極大値（効率ηｕ２）に対応する負荷電流Ｉｕｓｅ２までが、最適効率を得られる負荷電流の可変範囲である。すなわち、本発明によれば、負荷電流Ｉｕｓｅ１〜Ｉｕｓｅ２の範囲でスイッチングレギュレータ１が使用されても、最適な効率となるようにＭＯＳサイズを変更することができる。ここで、ＭＯＳサイズの変更は、スイッチングレギュレータ１の使用状況（使用電流Ｉｕｓｅ）に応じて、製造段階で実施されても良いし、製品として使用している間にされても良い。製造段階でＭＯＳサイズの変更が行われる場合、サイズ設定部２、入力電流検出部３、入力電圧検出部４、負荷電流検出部５、出力電圧検出部６の各機能は、テスタ等の機器によって自動的に行われることが好適であるが、マルチメータ等を利用して手動で行われても良い。又、製品として使用中にＭＯＳサイズの変更が行われる場合、サイズ設定部２、入力電流検出部３、入力電圧検出部４、負荷電流検出部５、出力電圧検出部６の各機能は、装置として当該製品に組み込まれる。
【００３７】
ＭＯＳトランジスタのオン抵抗値は、拡散バラツキなどによっても変動する。このため、従来技術では、図４に示すように設計時に想定された効率曲線７０（最適な効率ηＤ）は、拡散バラツキによって効率曲線７１又は効率曲線７２となる。この場合、負荷電流Ｉｌが設計時に想定した負荷電流Ｉｄｅｓであったとしても、誤差Ｅ３又は誤差Ｅ４だけ効率が低下してしまう。一方、本発明によるスイッチングレギュレータでは、実際に効率を測定してＭＯＳサイズの最適値を調整しているため、拡散バラツキによる効率の変動も考慮される。このため、本発明によれば、拡散バラツキに起因する効率の低下も補正することができる。
【００３８】
又、特許文献１に記載の電源装置では、同じ特性の複数のスイッチ、あるいは特性の異なる複数のスイッチを用いて電圧変換するためのスイッチ素子を選択している。この場合、切替える電圧の数だけスイッチ数を必要とするため回路の規模が大きくなってしまう。フィルタ回路となるコイル、コンデンサ以外の構成を全てＩＣ内に取り込むためには少ないスイッチ数（小さな面積）である必要がある。一方、本発明では、インバータ回路１５内のゲートサイズＷが、２の累乗に比例して重み付けされている。このためインバータ回路１５内のスイッチ素子の数（ｎ個）に対し、２ｎ−１通りにＭＯＳサイズが変更され得る。すなわち、少ない数（ｎ個）のスイッチ素子で多く（２ｎ−１）のオン抵抗値に切り替えることができる。このため、電圧変換回路１０が形成されるＩＣチップの面積を従来技術に比べ小さくすることができる。又、ｎ個の外部端子１９１〜１９ｎを設けるだけで、精度よく幅広いサイズの変更が外部装置から可能となる。又、そのサイズの可変幅は一定間隔であるため、サイズ変更の制御が容易に行える。
【００３９】
更に、本発明では効率を測定しその結果に基づいてＭＯＳサイズ（オン抵抗値）を調整しているため、ＩＣチップの外側に設けられたフィルタ回路２０のコイルやコンデンサの値を変更せずに効率を向上させることができる。
【００４０】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本発明のスイッチングレギュレータ１は、同期整流降圧型のＤＣ−ＤＣコンバータを一例に説明したが、降圧型の他、昇圧型、昇降圧型、いずれのＤＣ−ＤＣコンバータにも適用可能である。又、設定信号１０５を生成するサイズ設定部２をソフトウェアによって実現しても構わない。この場合、サイズ設定部２とサイズ調整回路１６が同一のＩＣチップに内蔵され得る。
【図面の簡単な説明】
【００４１】
【図１】図１は、従来技術による降圧型同期整流ＤＣ−ＤＣコンバータの構成を示す回路図である。
【図２】図２は、インバータ回路に入力されるパルス信号の入力タイミングを示すタイムチャートである。
【図３】図３は、出力電圧が一定の場合における負荷電流に対する効率を示す特性図である。
【図４】図４は、拡散バラツキによる効率特性を示す特性図である。
【図５】図５は、本発明によるスイッチングレギュレ−タ（ＤＣ−ＤＣコンバータ）を示す構成図である。
【図６】図６は、本発明に係るスイッチ素子の構造を示す平面図である。
【図７】図７は、本発明に係るインバータ回路におけるスイッチ素子のゲートサイズの重み付けを説明するブロック図である。
【図８】図８は、本発明においてインバータ回路のＭＯＳサイズ（オン抵抗）を設定する際の構成を示すブロック図である。
【図９】図９は、本発明によるＭＯＳサイズ（オン抵抗）最適化処理の動作を示すフロー図である。
【図１０】図１０は、本発明によるＭＯＳサイズ（オン抵抗）最適化処理における効率曲線の変動を示す特性図である。
【図１１】図１１は、本発明によるスイッチングレギュレータにおいて変更可能な最適な効率に対応する負荷電流を示す特性図である。
【符号の説明】
【００４２】
１：スイッチングレギュレータ（ＤＣ−ＤＣコンバータ）
２：サイズ設定部
３：入力電流検出部
４：入力電圧検出部
５：負荷電流検出部
６：出力電圧検出部
１０：電圧変換回路
１１：基準電圧発生回路
１２：誤差電圧増幅回路
１３：パルス発生回路
１４：スイッチ回路部
１５：インバータ回路部
１５１、１５２：スイッチ回路
１６：サイズ調整回路
１７１、１７２、１８、１９１〜１９ｎ：外部端子
２０：フィルタ回路
２１：インダクタ
２２：コンデンサ
３０：負荷回路
４０：出力端子
１０１：入力電圧
１０２：入力電流
１０３：出力電圧
１０４：負荷電流
１０５：サイズ設定信号
Ｐ１〜Ｐｎ：Ｐチャネル型ＭＯＳトランジスタ
Ｎ１〜Ｎｎ：Ｎチャネル型ＭＯＳトランジスタ
ＳＷ１１〜ＳＷ１ｎ、ＳＷ２１〜ＳＷ２ｎ：スイッチ回路
【技術分野】
【０００１】
本発明は、スイッチングレギュレータ、及び直流電圧変換方法に関する。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータとは与えられた直流電圧から必要とされる直流電圧を作り出すコンバータ回路で、スイッチング電源あるいはスイッチングレギュレータとも呼ばれている。この回路の特徴はスイッチのｏｎ／ｏｆｆの時間比とインダクタＬ、コンデンサＣの充放電現象を利用して所望の電圧を得られることにある。他の電源回路が所望の電圧を得るために抵抗を介して不要なエネルギーを熱にかえ取り除くのに対し、ＤＣ−ＤＣコンバータは電源電圧をスイッチのｏｎ／ｏｆｆによって細切れにし、インダクタとコンデンサの充放電を利用して必要なエネルギー分だけを負荷に供給できる。つまりＤＣ−ＤＣコンバータは理論的にエネルギーを損失させずに所望の電圧を得ることができるため、他の電源回路に比べ効率（電力効率）が良いという特徴がある。ここでいう効率とは次式で表す関係である。ただし、出力電圧とは、ＤＣ−ＤＣコンバータから負荷回路に対して供給される電圧、負荷電流とは、出力電圧に応じて負荷回路に流れる電流、入力電圧とは、ＤＣ−ＤＣコンバータによって変換される電源電圧、入力電流とは、入力電圧に応じてＤＣ−ＤＣコンバータに入力される電流である。
効率 ：（（出力電圧×負荷電流）／（入力電圧×入力電流））×１００ ［％］
【０００３】
図１から図３を参照して、ＤＣ−ＤＣコンバータの一種として広く知られている同期整流型ＤＣ−ＤＣコンバータの回路構成と動作原理を説明する。図１は、降圧型同期整流ＤＣ−ＤＣコンバータの基本回路構成を示した回路図である。降圧型同期整流ＤＣ−ＤＣコンバータ（以下、スイッチングレギュレータ１００と称す）は、基準電圧発生回路１１０、誤差電圧増幅回路１２０、パルス発生回路１３０、インバータ回路１５０、フィルタ回路２００を具備する。基準電圧発生回路１１０（例えばレギュレータを含む電圧発生回路）、誤差電圧増幅回路１２０、パルス発生回路１３０、インバータ回路１５０は、同一のＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップ上に設けられ、ＩＣチップの外に形成されるフィルタ回路２００を介して負荷回路３００に接続される。
【０００４】
インバータ回路１５０は、電源電圧ＶＤＤをスイッチングしてパルス電圧を出力するＰチャネル型パワーＭＯＳトランジスタＰ１０（ＭＯＳ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）（以下、ＰＭＯＳトランジスタＰ１０と称す）とＮチャネル型ＭＯＳトランジスタＮ１０（以下、ＮＭＯＳトランジスタＮ１０と称す）とを備える。フィルタ回路２００は、スイッチングレギュレータ１００から出力されたパルス電圧を平滑にするためのインダクタとコンデンサを備える。誤差電圧増幅回路１２０は、平滑化された出力電圧Ｖｏｕｔの値を抵抗分割する抵抗Ｒ１及びＲ２、抵抗分割された電圧をスイッチングレギュレータ１００に帰還するバッファＡｍｐ１、基準電圧発生回路１１０から供給される基準電圧に基づき、出力電圧Ｖｏｕｔを抵抗分割した電圧との差を増幅する誤差アンプＡＭＰ２とを備える。ここで、誤差アンプＡｍｐ２には、減衰器として動作する抵抗Ｒ３及びＲ４が接続される。バッファＡＭＰ１からの出力は、抵抗Ｒ３を介して誤差アンプＡｍｐ２に供給される。誤差アンプＡｍｐ２の出力信号９１は、並列接続されたコンデンサＣ１及び抵抗Ｒ４を介して自身に帰還するとともにパルス発生回路１３０に供給される。パルス発生回路１３０は、インバータ回路１６０のスイッチング周期を決定する出力信号９２を出力する発振回路１３１、誤差アンプＡｍｐ２の出力信号９１と発振回路１３１の出力信号９２とを比較するコンパレータＣｏｍｐ、コンパレータＣｏｍｐからの出力（パルス信号）のタイミングを調整してパルス信号９３、９４としてインバータ回路１５０に出力するタイミング調整回路１３３を備える。
【０００５】
ここで、図２を参照して、スイッチングレギュレータ１００の動作を説明する。タイミング調整回路１３３は、出力電圧Ｖｏｕｔに基づく出力信号９１と、発振回路１３１からの出力信号９２との比較結果に応じてインバータ回路１５０に出力するパルス信号９３、９４の信号レベルを調整する。例えば、図２（ａ）、（ｂ）を参照して、出力信号９２の電圧値が出力信号９１の電圧値より大きい時、パルス信号９３の信号レベルはＬｏｗレベルとなる。この際、ＰＭＯＳトランジスタＰ１０はＯＮとなる。又、出力信号９２の電圧値が出力信号９１の電圧値より小さい時、パルス信号９３の信号レベルはＨｉｇｈレベルとなる。この際、ＰＭＯＳトランジスタＰ１０はＯＦＦとなる。このように、タイミング調整回路１３３は、パルス信号９３の信号レベルを出力信号９２の周期に応じて変化させて、ＮＭＯＳトランジスタＮ１０のＯＮ／ＯＦＦ（スイッチング）を制御する。同様に、タイミング調整回路１３３は、パルス信号９４の信号レベルを出力信号９２の周期に応じて変化させて、ＮＭＯＳトランジスタＮ１０のＯＮ／ＯＦＦ（スイッチング）を制御する。ここで、出力電圧Ｖｏｕｔの値が上昇すると出力信号９１の電圧値が上がるため、ＰＭＯＳトランジスタＰ１０のＯＮ時間が短く、ＮＭＯＳトランジスタＮ１０のＯＮ時間が長くなる。又、出力電圧Ｖｏｕｔの値が下がると逆方向にスイッチングの時間比率（ＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタＮ１０のＯＮ／ＯＦＦの時間比率）が変化するように帰還がかかる。
【０００６】
ここで、タイミング調整回路１３３がなく、コンパレータＣｏｍｐの出力がそのままインバータ回路１５０に出力されると、ＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタＮ１０とが同時にＯＮとなる時間が生じ、この間に貫通電流が流れてしまう。この貫通電流はスイッチングレギュレータ１００を駆動する上で効率を落とす大きな要因となる。このため、コンパレータＣｏｍｐの出力とインバータ回路１５０との間にタイミング調整回路１３３を設けることが有効である。ここでタイミング調整回路１３３は、図２（ｂ）、（ｃ）に示すように、ＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタＮ１０とが同時ＯＮにならないようパルス幅の微調整を行う。
【０００７】
一方、スイッチングレギュレータ１００の効率に影響する要因の１つとしてインバータ回路１５０内におけるＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０のＭＯＳサイズ（オン抵抗）が挙げられる。以下、インバータ回路１５０内におけるＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０のＭＯＳサイズ、及びオン抵抗をそれぞれ、単にＭＯＳサイズ、オン抵抗と称す。インバータ回路１５０では、負荷回路を流れる負荷電流Ｉｌによる熱的な損失と、寄生容量による過渡的な損失があるため、動作条件によって適切なＭＯＳサイズは異なる値を示す。このため、出力電圧Ｖｏｕｔが一定である条件下で、負荷電流Ｉｌを変化させた時の効率は、図３に示すようにピーク（最適効率ηＤ）を持つ負荷曲線７０を描いて変化する。例えば、負荷電流Ｉｄｅｓにおいて最適な値（効率ηＤ）となるように、ＭＯＳサイズが設定されている場合、負荷電流Ｉｌが負荷電流Ｉｄｅｓと異なるような負荷回路３００がスイッチングレギュレータに接続されると効率は低下してしまう。これは、最適な負荷電流Ｉｄｅｓと異なる負荷電流の場合、インバータ回路１５０内のオン抵抗や寄生容量によって効率が低下するためである。例えば、負荷電流Ｉｌが負荷電流Ｉｄｅｓより小さいＩｕｓｅ１である場合、スイッチング損失に依存して効率が低下し、効率ηＤよりＥ１だけ低い値となる。又、負荷電流Ｉｌが負荷電流Ｉｄｅｓより大きいＩｕｓｅ２である場合、オン抵抗に依存して効率が低下し、効率ηＤよりＥ２だけ低い値となる。
【０００８】
このため、スイッチングレギュレータを効率曲線ののピーク（極大値）で駆動させるためには負荷電流Ｉｌや出力電圧Ｖｏｕｔなど、使用条件ごとに最適化したＭＯＳサイズ（オン抵抗）に設定することが重要となる。
【０００９】
スイッチングレギュレータは、バッテリで駆動するデジタルカメラや携帯電話などの携帯機器や、低消費電力を求められる機器に広く使用されている。このため、少しでも機器の動作時間を延ばすためにより高い効率を有するスイッチングレギュレータが求められている。効率を左右するオン抵抗値（ＭＯＳサイズ）の制御は、スイッチングレギュレータを効率曲線のピークで駆動させるための重要な要素である。特許第３４３８３３０号にはトランジスタのオン抵抗を制御して効率を向上させた電源装置（ＤＣ−ＤＣコンバータ）が記載されている（特許文献１参照）。
【００１０】
特許文献１に記載の電源装置は、出力電圧に応じたパルス信号を生成する並列接続された複数のスイッチ素子（図１のＰＭＯＳトランジスタＰ１０、又はＮＭＯＳトランジスタＮ１０に相当）と、出力電圧（あるいは基準電圧、出力電流、出力電力のいずれか）に基づいて、複数のスイッチ素子からパルス信号を入力するスイッチ素子を選択するスイッチ素子選択回路とを備える。複数のスイッチ素子は、オン抵抗の小さいスイッチ素子と寄生容量の小さいスイッチ素子を備える。スイッチ素子選択回路は、出力電圧と閾値電圧との比較結果に応じてどちらかのスイッチ素子を選択する。これにより、特許文献１に記載の電源装置は、出力電圧に応じてオン抵抗が小さいスイッチ素子と、オン抵抗が小さく寄生容量が大きいスイッチ素子とを選択的に利用して電圧変換を行う。
【００１１】
スイッチ素子のオン抵抗が小さいほど（すなわちＭＯＳサイズが大きいほど）スイッチ素子の負荷に対する定常的な電力消費（損失）が小さくなりより高い効率を得ることができる。一方、スイッチ素子のオン抵抗が小さくなる（ＭＯＳのサイズが大きくなる）と寄生容量は増大する。このため、スイッチ素子のオン抵抗が大きい場合とオン抵抗が小さい場合では信号レベルの遷移期間に違いが現れる。遷移期間が長くなるとスイッチング損失（過渡的な損失）が大きくなるため出力電圧が小さい場合は効率が低下する。特許文献１では、出力電圧が可変型のスイッチングレギュレータ（電源装置）において、出力電圧毎に適したオン抵抗のスイッチ素子に切り替えることで効率良く電圧変換を行うことができる。
【特許文献１】特許第３４３８３３０号
【発明の開示】
【発明が解決しようとする課題】
【００１２】
特許文献１に記載の電源装置では、予め設定された閾値電圧と出力電圧との比較結果に応じたスイッチ素子（オン抵抗値）が選択される。すなわち、予め決められた閾値電圧毎に、選択されるスイッチ素子（オン抵抗値）は固定的に決められている。電圧変換時における負荷電流Ｉｌは、選択されたスイッチ素子に対応する負荷電流Ｉｄｅｓに一致するとは限らない。この場合、上述のように、電源装置の効率は最適な値（効率ηＤ）より低い値となる。又、図３に示す効率曲線７０は、スイッチ素子の特性（オン抵抗値）のほかに、ＩＣチップの外部に取り付けられているコイルやコンデンサ（例えば図１におけるフィルタ回路２００）の値にも依存している。このため、特許文献１のように動作条件（閾値電圧）毎に選択されるスイッチ素子（オン抵抗値）が固定的に決められている場合、最適な効率ηＤで電圧変換するためには外付部品を変更する必要が生じる。
【課題を解決するための手段】
【００１３】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
本発明によるスイッチングレギュレータ（１）は、スイッチ回路（１５１、１５２）のスイッチング動作によって入力電圧（１０１）を出力電圧（１０３）に変換するインバータ回路（１５）と、入力電圧（１０１）に基づく入力電力と、出力電圧（１０３）に基づく出力電力とから算出される電力効率に応じて、スイッチ回路（１５１、１５２）ののオン抵抗の大きさを設定するサイズ調整回路（１６）とを具備する。
【００１５】
又、本発明による直流電圧変換方法は、（Ａ）入力電圧（１０１）に基づく入力電力と、出力電圧（１０３）に基づく出力電力とから算出される電力効率（η１、η２）に応じて、スイッチ回路（１５１、１５２）のオン抵抗の大きさを設定するステップと、（Ｂ）スイッチ回路（１５１、１５２）が、スイッチング動作によって入力電圧（１０１）を出力電圧（１０３）に変換するステップとを具備する。
【００１６】
このように本発明では、電圧変換時の効率に基づいて、電圧変換を行うスイッチ回路（１５１、１５２）のサイズが調整される。このため、設計時に想定していた負荷電流と異なる負荷電流（３０）が流れるような場合でも、最適な効率となるようにスイッチ回路（１５１、１５２）のサイズを調整することができる。
【発明の効果】
【００１７】
本発明によれば、直流電圧変換における消費電力を抑制することができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照しながら本発明の実施の形態が説明される。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００１９】
（構成）
図５は、本発明によるスイッチングレギュレータ１の実施の形態における構成を示す図である。本発明によるスイッチングレギュレータ１は、ＩＣチップ上に形成された電圧変換回路１０と、ＩＣチップの外部に設けられたフィルタ回路２０を具備する。電圧変換回路１０は、フィルタ回路２０を介して出力端子４０に接続される。電圧変換回路１０はスイッチング動作によって入力電圧（電源電位ＶＤＤ−接地電位ＧＮＤ）を出力電圧Ｖｏｕｔに変換し、出力端子４０を介して負荷回路３０に供給する。
【００２０】
基準電圧発生回路１１、誤差電圧増幅回路１２、パルス発生回路１３、フィルタ回路２０、負荷回路３０は、それぞれ、従来技術による基準電圧発生回路１１０、誤差電圧増幅回路１２０、パルス発生回路１３０、フィルタ回路２００、負荷回路３００と同様な構成であるので、詳細な説明は省略する。
【００２１】
本発明に係るパルス発生回路１３は、スイッチ回路部１４を介してインバータ回路１５に接続される。詳細には、インバータ回路１５は、複数のＰＭＯＳトランジスタＰ１〜Ｐｎを有するスイッチ回路１５１と、ＮＭＯＳトランジスタＮ１〜Ｎｎを有するスイッチ回路１５２とを備える。ＰＭＯＳトランジスタＰ１〜Ｐｎのソースは外部端子１７１を介して電源ＶＤＤに接続される。ＮＭＯＳトランジスタＮ１〜Ｎｎのソースは、外部端子１７２を介して接地電位ＧＮＤに接続される。又、ＰＭＯＳトランジスタＰ１〜ＰｎのドレインとＮＭＯＳトランジスタＮ１〜Ｎｎのドレインは相互に接続され、外部端子１８を介してフィルタ回路２０に接続される。ＰＭＯＳトランジスタＰ１〜ＰｎとＮＭＯＳトランジスタＮ１〜Ｎｎのそれぞれのゲートには、スイッチ回路部１４を介してパルス発生回路１３から出力されたパルス信号が入力される。これにより、スイッチ回路１５１とスイッチ回路１５２とによってインバータ回路を形成し、電源電位ＶＤＤと接地電位ＧＮＤとによる入力電圧を、パルス信号に応じたスイッチング動作によって切り分けて、フィルタ回路２０に出力する。
【００２２】
スイッチ回路部１４は、サイズ調整回路１６によってスイッチング動作が制御される複数のスイッチＳＷ１１〜ＳＷ１ｎ、ＳＷ２１〜ＳＷ２ｎを備える。スイッチＳＷ１１〜ＳＷ１ｎは、ＰＭＯＳトランジスタＰ１〜Ｐｎのゲートとパルス発生回路１３に含まれるタイミング調整回路（従来技術のタイミング回路１３３に相当）との接続を制御する。スイッチＳＷ２１〜ＳＷ２ｎは、ＮＭＯＳトランジスタＮ１〜Ｎｎのゲートとタイミング調整回路との接続を制御する。サイズ調整回路１６は、スイッチ回路部１４のスイッチＳＷ１１〜ＳＷ１ｎ、ＳＷ２１〜ＳＷ２ｎのスイッチング動作（オン／オフ）を制御し、インバータ回路電圧変換に利用するスイッチ素子（ＭＯＳトランジスタ）を決定する。例えば、ＰＭＯＳトランジスタＰ１〜Ｐ４、ＮＭＯＳトランジスタＮ１〜Ｎ４を選択利用する際、スイッチ回路部１４は、スイッチＳＷ１１〜ＳＷ１４、ＳＷ２１〜ＳＷ２４をオンし、それ以外のスイッチをオフする。これにより、スイッチＳＷ１１〜ＳＷ１４、ＳＷ２１〜ＳＷ２４によって形成されるインバータ回路が、パルス発生回路１３からのパルス信号によって駆動する。
【００２３】
ここで、複数のＰＭＯＳトランジスタＰ１〜ＰｎのそれぞれのゲートサイズＷは、２の累乗に比例した大きさである。図６にＰＭＯＳトランジスタＰｎの構造を示す。図６を参照して、ＰＭＯＳトランジスタＰｎは、Ｐ型拡散層５１上に形成され、スイッチ回路部１３（のスイッチＳＷ１ｎ）に接続されたゲート配線５０を備える。ゲート配線５０はＫ本に分割されており、ゲートの両側にはソース拡散領域とドレイン拡散領域が設けられる。ソース拡散領域は外部端子１７１に接続され、ドレイン拡散領域は外部端子１８に接続される。ここで、Ｐ型拡散層５１上のゲート幅（分割ゲート幅）をＷａとすると、ＰＭＯＳトランジスタＰｎのゲートサイズＷは、Ｋ×Ｗａとなる。ただし、ゲート本数Ｋは２の累乗に比例した値（２ｎ−１×Ｈ、ｎは１以上の整数、Ｈは係数）である。他のＰＭＯＳトランジスタＰ１〜Ｐｎ−１も同様な構造であるが、ゲート本数Ｋは、ｎの値に応じた値となる。例えば、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４のゲート本数Ｋは、それぞれＨ、２×Ｈ、４×Ｈ、８×Ｈとなる。このため、ＰＭＯＳトランジスタの分割ゲート幅Ｗａが同じ場合、ＰＭＯＳトランジスタＰ１〜ＰｎのそれぞれのゲートサイズＷは、２の累乗に比例して重み付けされる。ＮＭＯＳトランジスタＮ１〜ＮｎのゲートサイズＷも同様に、２の累乗に比例して重み付けされている。尚、分割されたゲートのゲート幅は同じ大きさであるものとする。
【００２４】
図７を参照して、インバータ回路１５におけるＭＯＳサイズについて説明する。本説明におけるＭＯＳサイズとは、インバータ回路１５においてパルス発生回路１３に接続されたＰＭＯＳトランジスタ（又はＮＭＯＳトランジスタ）のゲートサイズＷの総和を示す。すなわち、ＭＯＳサイズは、スイッチ回路１５１（又はスイッチ回路１５２）のオン抵抗を決定する。以下では、ゲートサイズＷの比（Ｗ比）が１：２：４：８のＰＭＯＳトランジスタＰ１〜Ｐ４、Ｎ型ＭＯＳトランジスタＮ１〜Ｎ４を備えるインバータ回路１５を一例に説明する。サイズ調整回路１６は、スイッチ回路部１４を制御して、パルス発生回路１３に接続するインバータ回路１５内のスイッチ素子（ＭＯＳトラにジスタ）を選択する。この場合、選択されるＭＯＳトランジスタの組合せは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のみ（最小ＭＯＳサイズ＝１×Ｈ×Ｗａ）〜全てのＭＯＳトランジスタ（最大ＭＯＳサイズ＝（１＋２＋４＋８）×Ｈ×Ｗａ）の１５種類となる。又、ＭＯＳサイズの可変幅は１×Ｈ×Ｗａとなる。例えば、最小ゲートサイズを１ｍｍとすると、１ｍｍ〜１５ｍｍまで１ｍｍ刻みで駆動するＭＯＳトランジスタのＭＯＳサイズを変更することができる。インバータ回路１５内のＰＭＯＳトランジスタＰ１〜Ｐｎは、１つのＭＯＳトランジスタのレイアウトの中で分割したゲート５０の数を２の累乗の比となるように設定されることが好ましい。これにより、それぞれのゲート幅の相対精度は非常に高くなるためゲートサイズＷの可変幅は精確となり、精度のよいオン抵抗調節が可能となる。
【００２５】
又、ＭＯＳサイズ（オン抵抗）を調整するために必要なスイッチＳＷの数は、ｎ個のＰＭＯＳトランジスタＰ１〜Ｐｎ及びＮＭＯＳトランジスタＮ１〜Ｎｎのそれぞれに対し、ｎ個設けられる。本発明によれば、ｎ個のスイッチＳＷ１〜ＳＷｎによって２ｎ−１通りのＭＯＳサイズ（オン抵抗値）に変更することができる。このため、少ないスイッチ数によって細かな変更幅でＭＯＳサイズ（オン抵抗）を変更することが可能となる。例えば、特許文献１に記載の電源装置では、オン抵抗値を決める条件（閾値電圧）の数だけスイッチ素子を選択するスイッチを設ける必要があり、面積の増大を招く恐れがあった。本発明によれば、ＭＯＳサイズの変更可能な数に比べスイッチ数を少なくできるので、チップ面積を小さくすることができる。又、本実施の形態では、ＰＭＯＳトランジスタＰ１〜Ｐｎ、ＮＭＯＳトランジスタＮ１〜ＮｎのゲートサイズＷは、２の累乗に比例した大きさで重み付けされているため、ＭＯＳサイズの調整（効率の調整）を２進数の制御信号で行うことができる。例えば、ＰＭＯＳトランジスタＰ１〜Ｐｎ、ＮＭＯＳトランジスタＮ１〜ＮｎのＭＯＳサイズを調整する場合、ｎビットの制御信号で調整できる。すなわち、デジタル制御と同様に、効率の調整を行うことができる。ゲートサイズＷの比率は２の累乗に限らず、３の累乗、４の累乗に比例した大きさであっても良い。この場合、制御方法は、２の累乗に比べて複雑になるが、上述と同様にＭＯＳサイズを調整するためのスイッチ数を、従来技術より削減することができる。更に、スイッチ回路１５１、１５２内のゲートサイズＷは、相互に比例関係であるため、ＭＯＳサイズの変更幅は一律となる。このため、効率（電力効率）を正確に微調整することが可能となる。
【００２６】
図５を参照して、サイズ調整回路１６は、外部端子１９１〜１９ｎから入力される外部入力信号（サイズ設定信号１０５）に応じてスイッチ回路部１４を制御する。外部端子１９１〜１９ｎの数はサイズ調整の精度によって適宜変更される。サイズ調整数が２ｎの場合、すなわちｎ個のＰＭＯＳトランジスタＰ１〜Ｐｎを調節するためには、ｎ個の外部端子１９１〜１９ｎから入力されたｎビットのサイズ設定信号１０５によって、インバータ回路１５に設定するオン抵抗値を調整する。例えば、上述のように１５通りのサイズにＭＯＳサイズを変更する場合、４つの外部端子１９１〜１９４からサイズ設定信号１０５が入力される。サイズ調整回路１６は、スイッチ回路部１４を制御する際、入力されるサイズ設定信号１０５の信号をそのまま利用しても良いし、設定された使用条件とサイズ設定信号１０５とから生成した新たなパターンの信号を利用しても良い。
【００２７】
ここで、外部端子１９１〜１９ｎは、電圧変換回路１０と同じＩＣチップ上に形成されるパッドである。このため、ＩＣチップの外部の回路構成を変更することなく、外部からのサイズ設定信号１０５に応じてインバータ回路１５内のスイッチ素子（ＰＭＯＳトランジスタＰ１〜Ｐｎ、ＮＭＯＳトランジスタＮ１〜Ｎｎ）のＭＯＳサイズ（オン抵抗）を任意に設定することができる。サイズ調整回路１６はＲＯＭコードによって書き換え可能なＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）でも、決定されたＭＯＳサイズを固定的に設定するヒューズＲＯＭ（ｆｕｓｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）でも良い。サイズ調整回路１６がＲＯＭコードによって書き換え可能な場合、スイッチングレギュレータの使用環境に応じて様々なＭＯＳサイズが設定可能となる。例えば、スイッチングレギュレータの使用条件に幅があったり、評価の段階（外付け部品の選定等）で最適効率を変動させたい場合、２進数のパターンを変更可能なＰＲＯＭを用いることが有効である。一方、使用時の負荷や電源電圧が確定しており、その条件下で最適な効率を得られるようにＭＯＳサイズを設定する場合、ヒューズＲＯＭを用いることが有効である。
【００２８】
（ＭＯＳサイズ（オン抵抗）最適化方法）
次に、図８から図１１を参照して、本発明によるインバータ回路１５内のスイッチ素子のＭＯＳサイズ（オン抵抗）の最適化動作について説明する。図８は、本発明によるインバータ回路１５内のスイッチ素子のＭＯＳサイズの設定が行われる際の構成を示すブロック図である。図９は、本発明によるインバータ回路１５内のスイッチ素子のＭＯＳサイズの設定動作を示すフロー図である。
【００２９】
図８を参照して、電圧変換回路１０の外部端子１９１〜１９ｎには、サイズ設定信号１０５を出力するサイズ設定部２が接続される。電源電位ＶＤＤが供給される外部端子１７１には、入力電流検出部３が接続される。入力電流検出部３は、入力電圧に応じてスイッチングレギュレータ１に入力される入力電流１０２を測定し、測定した入力電流１０２をサイズ設定部２に出力する。電源端子（ＶＤＤ）と接地端子（ＧＮＤ）との間には入力電圧検出部４が設けられる。入力電圧検出部４は、電源電位ＶＤＤと接地電位ＧＮＤとの電位差を入力電圧１０１としてサイズ設定部２に出力する。出力電圧Ｖｏｕｔが出力される出力端子４０には、負荷電流検出部５が接続される。負荷電流検出部５は、スイッチングレギュレータ１から出力される負荷電流１０４を測定し、測定した負荷電流１０４をサイズ設定部２に出力する。出力電圧Ｖｏｕｔが出力される出力端子４０と接地端子（ＧＮＤ）との間には出力電圧検出部６が設けられる。出力電圧検出部６は、出力電圧Ｖｏｕｔと接地電位ＧＮＤとの電位差を出力電圧１０３としてサイズ設定部２に出力する。
【００３０】
サイズ設定部２は、入力電圧１０１、入力電流１０２、出力電圧１０３、負荷電流１０４を用いて効率を算出し、算出した効率に基づいたサイズ設定信号１０５をスイッチングレギュレータ１に出力する。ここで、効率は（（出力電圧×負荷電流）／（入力電圧×入力電流））×１００［％］によって算出される。サイズ設定部２は、算出された効率を２進数の信号に変換し、サイズ設定信号１０５として出力することが好ましい。この際、図５のスイッチ回路１５１、１５２におけるスイッチ数（トランジスタ数）ｎに応じたｎビット信号が出力されることが好ましい。尚、入力電圧１０１及び出力電圧１０３を一定として効率を算出する場合、入力電圧検出部４及び出力電圧検出部６は設けなくても良い。
【００３１】
負荷電流Ｉｄｅｓにおいて最適な効率となるように設計されたスイッチングレギュレータ１を、負荷電流Ｉｕｓｅとなる負荷回路３０に接続して使用する場合、効率は最適値に比べ低下する。例えば、図１０に示す効率曲線７０となるようにスイッチ素子のＭＯＳサイズが設定されている場合、使用時における負荷電流（使用負荷電流Ｉｕｓｅ）では、効率がηｐｒｅとなり最適な効率（効率曲線７０の極大値）に比べて低下する。本発明によるＭＯＳサイズの設定方法では、使用負荷電流Ｉｕｓｅにおける効率が、効率曲線の極大値ηｓｅｔとなるまでＭＯＳサイズの変更と効率の測定が繰り替えされる。これにより使用負荷電流Ｉｕｓｅにおいて最も効率の良いＭＯＳサイズ（オン抵抗）に設定される。尚、このようにＭＯＳサイズが設定されたスイッチングレギュレータ１の効率特性は、使用負荷電流Ｉｕｓｅにおいて極大値（効率ηｓｅｔ）を示す効率曲線８０となる。
【００３２】
図９を参照して、本発明によるインバータ回路１５内のスイッチ素子のＭＯＳサイズの設定動作の詳細を説明する。先ず、サイズ設定部２は、負荷電流検出部５から使用負荷電流Ｉｕｓｅを取得する（ステップＳ１）。サイズ設定部２は、ＭＯＳサイズを調整可能な最大値にあわせて効率を算出し、ηＡとする（ステップＳ２）。詳細には、サイズ設定部２は、スイッチ回路部１４内の全てのスイッチＳＷ１１〜１ｎ、２１〜２ｎをオンとなるようにサイズ設定信号１０５を出力する。サイズ調整回路１６は、サイズ設定信号１０５に応じてスイッチＳＷ１１〜１ｎ、２１〜２ｎの全てをオン状態にする。サイズ設定部２は、ＭＯＳサイズが最大時における入力電圧１０１、入力電流１０２、出力電圧１０３を用いて効率を算出する。この際、サイズ設定部２には、効率ηＡとして算出された効率が設定され、このときのサイズ調整回数ａとして０が設定される。
【００３３】
次に、サイズ設定部２はＭＯＳサイズを１ステップ小さくし、サイズ調整回数ａを１ステップ増加する（ステップＳ３）。例えば、ＭＯＳサイズが最大サイズ（２ｎ−１）×Ｈ×Ｗａのとき、サイズ設定部２は、ＭＯＳサイズが（２ｎ−２）×Ｈ×Ｗａとなるようなサイズ設定信号１０５をサイズ調整回路１６に出力する。サイズ調整回路１６は、サイズ設定信号１０５に応答してスイッチ回路部１４を制御し、ＭＯＳサイズを変更する。ＭＯＳサイズが変更されると、サイズ設定部２は、再度、使用負荷電流Ｉｕｓｅにおける効率を測定して、効率ηＢとして設定する（ステップＳ４）。そして、サイズ設定部２は、効率ηＡと効率ηＢとを比較し、効率ηＢが効率ηＡ以下である場合（ステップＳ５Ｎｏ）、ＭＯＳサイズを１ステップ大きくして処理を終了する（ステップＳ６）。すなわち、効率ηＢが効率ηＡ以下である場合、使用負荷電流Ｉｕｓｅに対する最適サイズとして、ステップＳ３においてＭＯＳサイズを小さくする前のＭＯＳサイズが設定される。一方、効率ηＢが効率ηＡより大きい場合（ステップＳ５Ｙｅｓ）、サイズ設定部２は、サイズ調整回数ａがサイズ変更可能回数２ｎ−１に達しているかどうかを確認する（ステップＳ７）。ステップＳ７においてサイズ調整回数ａがサイズ変更可能回数２ｎ−１に達している場合（ａ＝２ｎ−１、ステップＳ７Ｎｏ）、サイズ設定部２は処理を終了する（ステップＳ８）。サイズ調整回数ａがサイズ変更可能回数に達していない場合（ａ≠２ｎ−１、ステップＳ７Ｙｅｓ）、サイズ設定部２は、効率ηＢを効率ηＡとして設定し、ステップＳ３に移行する（ステップＳ９）。以上のように、ηＡ＜ηＢの関係が続く限り、サイズ設定部２は、ＭＯＳサイズを１ステップずつ小さくして効率の測定を繰り返す。
【００３４】
ここで、負荷電流（使用負荷電流Ｉｕｓｅ）に対してインバータ回路１５の駆動能力が不足しないようにするため、最大ＭＯＳサイズからサイズ調整を開始することが好ましい。これにより、負荷電流に対して能力不足となることなくＭＯＳサイズを最適なＭＯＳサイズ（オン抵抗値）に調整することが可能となる。ただし、インバータ回路１５の駆動能力が充分であれば、サイズ調整を開始する際のＭＯＳサイズは、任意のサイズに設定できる。
【００３５】
又、負荷電流Ｉｕｓｅに対して最適な効率となるためのＭＯＳサイズが決定した場合、サイズ調整回路１６には、当該ＭＯＳサイズが固定的、又は書き換え可能な状態で設定される。サイズ調整回路１６は設定されたＭＯＳサイズに基づいてスイッチ回路部１４を制御して、使用時のおけるインバータ回路１５のＭＯＳサイズを変更する。
【００３６】
以上のように、本発明によるスイッチングレギュレータ１によれば、使用時の負荷電流に対応した最適な効率となるＭＯＳサイズ（オン抵抗値）に設定することができる。このため、仕様変更などによって設計時に想定していた負荷電流と異なる負荷電流が流れる場合でも最適な効率となるようにＭＯＳサイズを設定でき、電圧変換に伴う消費電力量を抑制することができる。図１１は、本発明によって最適効率を得られる負荷電流の可変範囲を示す効率特性図である。本発明では、最小ＭＯＳサイズに設定した時の効率曲線８１の極大値（効率ηｕ１）に対応する負荷電流Ｉｕｓｅ１から、最大ＭＯＳサイズに設定した時の効率曲線８２の極大値（効率ηｕ２）に対応する負荷電流Ｉｕｓｅ２までが、最適効率を得られる負荷電流の可変範囲である。すなわち、本発明によれば、負荷電流Ｉｕｓｅ１〜Ｉｕｓｅ２の範囲でスイッチングレギュレータ１が使用されても、最適な効率となるようにＭＯＳサイズを変更することができる。ここで、ＭＯＳサイズの変更は、スイッチングレギュレータ１の使用状況（使用電流Ｉｕｓｅ）に応じて、製造段階で実施されても良いし、製品として使用している間にされても良い。製造段階でＭＯＳサイズの変更が行われる場合、サイズ設定部２、入力電流検出部３、入力電圧検出部４、負荷電流検出部５、出力電圧検出部６の各機能は、テスタ等の機器によって自動的に行われることが好適であるが、マルチメータ等を利用して手動で行われても良い。又、製品として使用中にＭＯＳサイズの変更が行われる場合、サイズ設定部２、入力電流検出部３、入力電圧検出部４、負荷電流検出部５、出力電圧検出部６の各機能は、装置として当該製品に組み込まれる。
【００３７】
ＭＯＳトランジスタのオン抵抗値は、拡散バラツキなどによっても変動する。このため、従来技術では、図４に示すように設計時に想定された効率曲線７０（最適な効率ηＤ）は、拡散バラツキによって効率曲線７１又は効率曲線７２となる。この場合、負荷電流Ｉｌが設計時に想定した負荷電流Ｉｄｅｓであったとしても、誤差Ｅ３又は誤差Ｅ４だけ効率が低下してしまう。一方、本発明によるスイッチングレギュレータでは、実際に効率を測定してＭＯＳサイズの最適値を調整しているため、拡散バラツキによる効率の変動も考慮される。このため、本発明によれば、拡散バラツキに起因する効率の低下も補正することができる。
【００３８】
又、特許文献１に記載の電源装置では、同じ特性の複数のスイッチ、あるいは特性の異なる複数のスイッチを用いて電圧変換するためのスイッチ素子を選択している。この場合、切替える電圧の数だけスイッチ数を必要とするため回路の規模が大きくなってしまう。フィルタ回路となるコイル、コンデンサ以外の構成を全てＩＣ内に取り込むためには少ないスイッチ数（小さな面積）である必要がある。一方、本発明では、インバータ回路１５内のゲートサイズＷが、２の累乗に比例して重み付けされている。このためインバータ回路１５内のスイッチ素子の数（ｎ個）に対し、２ｎ−１通りにＭＯＳサイズが変更され得る。すなわち、少ない数（ｎ個）のスイッチ素子で多く（２ｎ−１）のオン抵抗値に切り替えることができる。このため、電圧変換回路１０が形成されるＩＣチップの面積を従来技術に比べ小さくすることができる。又、ｎ個の外部端子１９１〜１９ｎを設けるだけで、精度よく幅広いサイズの変更が外部装置から可能となる。又、そのサイズの可変幅は一定間隔であるため、サイズ変更の制御が容易に行える。
【００３９】
更に、本発明では効率を測定しその結果に基づいてＭＯＳサイズ（オン抵抗値）を調整しているため、ＩＣチップの外側に設けられたフィルタ回路２０のコイルやコンデンサの値を変更せずに効率を向上させることができる。
【００４０】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本発明のスイッチングレギュレータ１は、同期整流降圧型のＤＣ−ＤＣコンバータを一例に説明したが、降圧型の他、昇圧型、昇降圧型、いずれのＤＣ−ＤＣコンバータにも適用可能である。又、設定信号１０５を生成するサイズ設定部２をソフトウェアによって実現しても構わない。この場合、サイズ設定部２とサイズ調整回路１６が同一のＩＣチップに内蔵され得る。
【図面の簡単な説明】
【００４１】
【図１】図１は、従来技術による降圧型同期整流ＤＣ−ＤＣコンバータの構成を示す回路図である。
【図２】図２は、インバータ回路に入力されるパルス信号の入力タイミングを示すタイムチャートである。
【図３】図３は、出力電圧が一定の場合における負荷電流に対する効率を示す特性図である。
【図４】図４は、拡散バラツキによる効率特性を示す特性図である。
【図５】図５は、本発明によるスイッチングレギュレ−タ（ＤＣ−ＤＣコンバータ）を示す構成図である。
【図６】図６は、本発明に係るスイッチ素子の構造を示す平面図である。
【図７】図７は、本発明に係るインバータ回路におけるスイッチ素子のゲートサイズの重み付けを説明するブロック図である。
【図８】図８は、本発明においてインバータ回路のＭＯＳサイズ（オン抵抗）を設定する際の構成を示すブロック図である。
【図９】図９は、本発明によるＭＯＳサイズ（オン抵抗）最適化処理の動作を示すフロー図である。
【図１０】図１０は、本発明によるＭＯＳサイズ（オン抵抗）最適化処理における効率曲線の変動を示す特性図である。
【図１１】図１１は、本発明によるスイッチングレギュレータにおいて変更可能な最適な効率に対応する負荷電流を示す特性図である。
【符号の説明】
【００４２】
１：スイッチングレギュレータ（ＤＣ−ＤＣコンバータ）
２：サイズ設定部
３：入力電流検出部
４：入力電圧検出部
５：負荷電流検出部
６：出力電圧検出部
１０：電圧変換回路
１１：基準電圧発生回路
１２：誤差電圧増幅回路
１３：パルス発生回路
１４：スイッチ回路部
１５：インバータ回路部
１５１、１５２：スイッチ回路
１６：サイズ調整回路
１７１、１７２、１８、１９１〜１９ｎ：外部端子
２０：フィルタ回路
２１：インダクタ
２２：コンデンサ
３０：負荷回路
４０：出力端子
１０１：入力電圧
１０２：入力電流
１０３：出力電圧
１０４：負荷電流
１０５：サイズ設定信号
Ｐ１〜Ｐｎ：Ｐチャネル型ＭＯＳトランジスタ
Ｎ１〜Ｎｎ：Ｎチャネル型ＭＯＳトランジスタ
ＳＷ１１〜ＳＷ１ｎ、ＳＷ２１〜ＳＷ２ｎ：スイッチ回路
【特許請求の範囲】
【請求項１】
スイッチ回路によるスイッチング動作によって入力電圧を出力電圧に変換するインバータ回路と、
前記入力電圧に基づく入力電力と、前記出力電圧に基づく出力電力とから算出される電力効率に応じて、前記スイッチ回路のオン抵抗の大きさを設定するサイズ調整回路と、
を具備するスイッチングレギュレータ。
【請求項２】
請求項１に記載のスイッチングレギュレータにおいて、
前記スイッチ回路は複数のスイッチ素子を備え、
前記出力電圧に応じたパルス信号を出力するパルス発生回路と、
前記サイズ調整回路からの制御信号に応じて前記パルス発生回路に、前記複数のスイッチ素子のいずれか又は全部を選択的に接続するスイッチ回路部と、
を更に具備し、
前記タイミング調整回路に接続されたスイッチ素子は、前記パルス信号に応じてスイッチング動作を行う
スイッチングレギュレータ。
【請求項３】
請求項１又は２に記載のスイッチングレギュレータにおいて、
前記サイズ調整回路に対して前記オン抵抗の大きさを設定するためのサイズ設定信号が入力される外部端子を更に具備する
スイッチングレギュレータ。
【請求項４】
請求項２に記載のスイッチングレギュレータにおいて、
前記複数のスイッチ素子は、それぞれのゲートサイズが２の累乗に比例して重み付けされた複数のトランジスタである
スイッチングレギュレータ。
【請求項５】
（Ａ）入力電圧に基づく入力電力と、出力電圧に基づく出力電力とから算出される電力効率に応じて、スイッチ回路のオン抵抗の大きさを設定するステップと、
（Ｂ）前記スイッチ回路が、スイッチング動作によって前記入力電圧を前記出力電圧に変換するステップと、
を具備する
直流電圧変換方法。
【請求項６】
請求項５に記載の直流電圧変換方法において、
前記（Ａ）ステップは、
（ａ１）前記スイッチ回路のオン抵抗の大きさを変更して電力効率を算出するステップと、
（ａ２）前記オン抵抗の大きさの変更前の第１電力効率と変更後の第２電力効率とを比較するステップと、
（ａ３）前記第１電力効率が前記第２電力効率より大きい場合、前記スイッチ回路のオン抵抗を、前記変更前の大きさに設定するステップと、
を備える
直流電圧変換方法。
【請求項７】
請求項６に記載の直流電圧変換方法において、
前記（ａ１）ステップは、
前記出力電圧が出力される負荷回路に流れる負荷電流を測定するステップと、
前記負荷電流における電力効率を測定するステップと、
を備える
直流電圧変換方法。
【請求項８】
請求項６又７に記載の直流電圧変換方法において、
前記（ａ１）ステップは
スイッチ回路に含まれる複数のスイッチ素子のいずれか又は全部を選択するステップと、
前記選択されたスイッチ素子が、スイッチング動作によって入力電圧を出力電圧に変換するするステップと、
前記入力電圧に基づく入力電力と、前記出力電圧に基づく出力電力とから電力効率を算出するステップと、
を備える
直流電圧変換方法。
【請求項１】
スイッチ回路によるスイッチング動作によって入力電圧を出力電圧に変換するインバータ回路と、
前記入力電圧に基づく入力電力と、前記出力電圧に基づく出力電力とから算出される電力効率に応じて、前記スイッチ回路のオン抵抗の大きさを設定するサイズ調整回路と、
を具備するスイッチングレギュレータ。
【請求項２】
請求項１に記載のスイッチングレギュレータにおいて、
前記スイッチ回路は複数のスイッチ素子を備え、
前記出力電圧に応じたパルス信号を出力するパルス発生回路と、
前記サイズ調整回路からの制御信号に応じて前記パルス発生回路に、前記複数のスイッチ素子のいずれか又は全部を選択的に接続するスイッチ回路部と、
を更に具備し、
前記タイミング調整回路に接続されたスイッチ素子は、前記パルス信号に応じてスイッチング動作を行う
スイッチングレギュレータ。
【請求項３】
請求項１又は２に記載のスイッチングレギュレータにおいて、
前記サイズ調整回路に対して前記オン抵抗の大きさを設定するためのサイズ設定信号が入力される外部端子を更に具備する
スイッチングレギュレータ。
【請求項４】
請求項２に記載のスイッチングレギュレータにおいて、
前記複数のスイッチ素子は、それぞれのゲートサイズが２の累乗に比例して重み付けされた複数のトランジスタである
スイッチングレギュレータ。
【請求項５】
（Ａ）入力電圧に基づく入力電力と、出力電圧に基づく出力電力とから算出される電力効率に応じて、スイッチ回路のオン抵抗の大きさを設定するステップと、
（Ｂ）前記スイッチ回路が、スイッチング動作によって前記入力電圧を前記出力電圧に変換するステップと、
を具備する
直流電圧変換方法。
【請求項６】
請求項５に記載の直流電圧変換方法において、
前記（Ａ）ステップは、
（ａ１）前記スイッチ回路のオン抵抗の大きさを変更して電力効率を算出するステップと、
（ａ２）前記オン抵抗の大きさの変更前の第１電力効率と変更後の第２電力効率とを比較するステップと、
（ａ３）前記第１電力効率が前記第２電力効率より大きい場合、前記スイッチ回路のオン抵抗を、前記変更前の大きさに設定するステップと、
を備える
直流電圧変換方法。
【請求項７】
請求項６に記載の直流電圧変換方法において、
前記（ａ１）ステップは、
前記出力電圧が出力される負荷回路に流れる負荷電流を測定するステップと、
前記負荷電流における電力効率を測定するステップと、
を備える
直流電圧変換方法。
【請求項８】
請求項６又７に記載の直流電圧変換方法において、
前記（ａ１）ステップは
スイッチ回路に含まれる複数のスイッチ素子のいずれか又は全部を選択するステップと、
前記選択されたスイッチ素子が、スイッチング動作によって入力電圧を出力電圧に変換するするステップと、
前記入力電圧に基づく入力電力と、前記出力電圧に基づく出力電力とから電力効率を算出するステップと、
を備える
直流電圧変換方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００９−１１０４５（Ｐ２００９−１１０４５Ａ）
【公開日】平成２１年１月１５日（２００９．１．１５）
【国際特許分類】
【出願番号】特願２００７−１６８７６０（Ｐ２００７−１６８７６０）
【出願日】平成１９年６月２７日（２００７．６．２７）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２１年１月１５日（２００９．１．１５）
【国際特許分類】
【出願日】平成１９年６月２７日（２００７．６．２７）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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