スイッチングレギュレータの制御回路およびそれを利用したスイッチングレギュレータ、電子機器
【課題】ヒステリシス制御方式のスイッチングレギュレータの、軽負荷時における出力電圧の上昇を抑制する。
【解決手段】軽負荷検出部３０は、コイル電流ＩＬの転流を検出し、軽負荷状態を検出する。フィードバック経路１３は、演算増幅器１２にヒステリシスを設定するために、演算増幅器１２の出力端子と演算増幅器１２の反転入力端子の間に設けられる。フィードバック経路１３は、その時定数が、第１の値と、第１の値より大きな第２の値で切りかえ可能に構成される。時定数は、軽負荷状態において、通常状態よりも大きく設定される。
【解決手段】軽負荷検出部３０は、コイル電流ＩＬの転流を検出し、軽負荷状態を検出する。フィードバック経路１３は、演算増幅器１２にヒステリシスを設定するために、演算増幅器１２の出力端子と演算増幅器１２の反転入力端子の間に設けられる。フィードバック経路１３は、その時定数が、第１の値と、第１の値より大きな第２の値で切りかえ可能に構成される。時定数は、軽負荷状態において、通常状態よりも大きく設定される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングレギュレータに関する。
【背景技術】
【０００２】
近年の携帯電話、ＰＤＡ（Personal Digital Assistants）等の電子機器には、電池電圧よりも高い、あるいは低い電源電圧を必要とするデバイスが搭載される。このようなデバイスに適切な電源電圧を供給するために、昇圧、降圧、もしくは昇降圧型のスイッチングレギュレータが利用される。
【０００３】
スイッチングレギュレータの制御方法として、ヒステリシスコンパレータを利用したものが知られている（たとえば特許文献１、２参照）。図１は、ヒステリシス制御方式の降圧型スイッチングレギュレータ（電源装置）４ｚの構成を示す回路図である。スイッチングレギュレータ４ｚは電源電圧（入力電圧）Ｖｄｄを受け、それを降圧して安定化された出力電圧Ｖｏｕｔを生成し、負荷（不図示）に供給する。
【０００４】
出力電圧Ｖｏｕｔは、抵抗Ｒ１、Ｒ２によって分圧され、演算増幅器１２の反転入力端子に入力される。演算増幅器１２の非反転入力端子には、基準電圧Ｖｒｅｆが入力される。抵抗Ｒ３、フィードバックキャパシタＣ２、バッファ１４は、演算増幅器１２の出力端子と反転入力端子の間のフィードバック経路に直列に設けられる。演算増幅器１２、抵抗Ｒ３、フィードバックキャパシタＣ２およびバッファ１４は、ヒステリシスコンパレータを形成する。ヒステリシスコンパレータ１０は、フィードバック電圧Ｖｆｂを、ヒステリシスを有する上側しきい値電圧ＶＴＨＨおよび下側しきい値電圧ＶＴＨＬと比較する。
【０００５】
プリドライバ２０は、ヒステリシスコンパレータ１０の出力信号ＳＰＷＭにもとづき、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２を交互にオン、オフさせる。その結果、出力電圧Ｖｏｕｔは、基準電圧Ｖｒｅｆに応じて定まる目標値付近に安定化される。
【０００６】
ここで、同期整流型のスイッチングレギュレータでは、負荷電流が小さくなると、インダクタＬ１に流れるコイル電流ＩＬが、出力キャパシタＣｏから、インダクタＬ１および同期整流用トランジスタＭ２を介して接地端子に流れ込む。この電流によってスイッチングレギュレータの効率が悪化する。
【０００７】
そこで同期整流型のスイッチングレギュレータには、軽負荷検出部３０が設けられる。 軽負荷検出部３０は、負荷の軽負荷状態を検出する。軽負荷検出部３０は、コイル電流ＩＬをモニタし、その向きが正から負に反転（転流）すると、同期整流用トランジスタＭ２をオフしてスイッチング動作を停止する。コイル電流ＩＬが転流すると、スイッチング端子Ｐ３の電位は負となる。そこで軽負荷検出部３０は、スイッチング端子Ｐ３の電圧ＬＸを、０Ｖ付近のしきい値電圧と比較することにより、軽負荷状態を検出する。
【０００８】
軽負荷検出部３０がコイル電流の転流、すなわち軽負荷状態を検出すると、プリドライバ２０は同期整流用トランジスタＭ２をオフ状態に固定し、軽負荷モード（ＰＦＭモードともいう）に移行する。同期整流用トランジスタＭ２がオフした状態は、いわゆるダイオード整流型のスイッチングレギュレータと等価となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−２０１４７５号公報
【特許文献２】特開２００７−２０３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明者は、図１のスイッチングレギュレータ４ｚについて検討し、以下の課題を認識するに至った。
【００１１】
図２は、図１のスイッチングレギュレータ４ｚの軽負荷状態における動作を示す波形図である。スイッチングトランジスタＭ１がオンすると、出力電圧Ｖｏｕｔが上昇する。そして出力電圧Ｖｏｕｔが上側しきい値電圧に達すると、スイッチングトランジスタＭ１がオフし、同期整流用トランジスタＭ２がオンする。同期整流用トランジスタＭ２がオンの期間、コイル電流ＩＬが転流すると、同期整流用トランジスタＭ２がオフされる。同期整流用トランジスタＭ２がオフした後も、ヒステリシスコンパレータ１０の帰還によって反転入力端子の電圧ＩＮＮは低下し続け、下側しきい値電圧まで低下する。そうすると、再びスイッチングトランジスタＭ１がオンし、過剰なエネルギーを出力キャパシタＣｏに供給してしまう。この動作が繰り返されると、出力電圧Ｖｏｕｔが上昇するという問題がある。
【００１２】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ヒステリシス制御方式のスイッチングレギュレータの、軽負荷時における出力電圧の上昇の抑制にある。
【課題を解決するための手段】
【００１３】
本発明のある態様は、同期整流型スイッチングレギュレータのスイッチングトランジスタおよび同期整流用トランジスタを駆動する制御回路に関する。この制御回路は、スイッチングレギュレータの出力電圧を分圧する第１、第２抵抗と、その反転入力端子に第１、第２抵抗により分圧された電圧が入力され、その非反転入力端子に基準電圧が入力された演算増幅器と、演算増幅器にヒステリシスを設定するために、演算増幅器の出力端子と演算増幅器の反転入力端子の間に設けられたフィードバック経路と、演算増幅器の出力信号にもとづいてスイッチングトランジスタおよび同期整流用トランジスタをスイッチングするプリドライバと、スイッチングレギュレータのコイル電流の転流を検出すると、同期整流用トランジスタをオフするとともに、軽負荷状態を示す検出信号をアサートする軽負荷検出部と、を備える。フィードバック経路は、その時定数が、第１の値と、第１の値より大きな第２の値で切りかえ可能に構成され、時定数は、検出信号のアサートを契機として、第２の値から第１の値に変更される。
【００１４】
この態様によると、軽負荷状態においてフィードバック経路の時定数が長くなることにより、演算増幅器の反転入力端子の電圧の下降速度が低下する。その結果、演算増幅器の反転入力端子の電圧が、ヒステリシスコンパレータの下側しきい値に対応する電圧まで低下するのに要する時間、つまり次にスイッチングトランジスタおよびローサイドがともにオフとなる期間が長くなる。これにより、軽負荷状態において、不要にスイッチングトランジスタがオンするのを防止でき、出力電圧の上昇を抑制できる。
【００１５】
フィードバック経路は、その入力端子が、演算増幅器の出力端子と接続されたバッファと、バッファの出力端子と演算増幅器の反転入力端子の間に直列に設けられたフィードバックキャパシタおよび第３抵抗と、を含んでもよい。バッファは、その出力段のローサイドトランジスタの能力が切りかえ可能に構成され、ローサイドトランジスタの能力は、検出信号のアサートを契機として低下してもよい。
【００１６】
バッファは、ハイサイドトランジスタと、ハイサイドトランジスタと直列に設けられた第１ローサイドトランジスタと、第１ローサイドトランジスタと並列な経路に直列に設けられた第４抵抗および第２ローサイドトランジスタと、を含む出力段と、前記検出信号がアサートされる前、演算増幅器の出力信号に応じてハイサイドトランジスタおよび第１ローサイドトランジスタを制御し、検出信号がアサートされた後、ハイサイドトランジスタおよび第２ローサイドトランジスタを制御する入力段と、を含んでもよい。
【００１７】
フィードバック経路は、演算増幅器の出力端子と演算増幅器の反転入力端子の間に直列に設けられたフィードバックキャパシタおよび第３抵抗と、を含んでもよい。第３抵抗は、その抵抗値が、検出信号がアサートされる前において第１の値となり、検出信号のアサートを契機として第１の値より大きな第２の値となる可変抵抗であってもよい。
【００１８】
フィードバック経路は、演算増幅器の出力端子と演算増幅器の反転入力端子の間に直列に設けられたフィードバックキャパシタおよび第３抵抗と、を含んでもよい。フィードバックキャパシタは、その容量値が、検出信号がアサートされる前において第１の値となり、検出信号のアサートを契機として第１の値より大きな第２の値となる可変キャパシタであってもよい。
【００１９】
本発明の別の態様もまた、制御回路である。この制御回路は、同期整流型スイッチングレギュレータのスイッチングトランジスタおよび同期整流用トランジスタを駆動する制御回路であって、スイッチングレギュレータの出力電圧を分圧する第１、第２抵抗と、その反転入力端子に第１、第２抵抗により分圧された電圧が入力され、その非反転入力端子に基準電圧が入力された演算増幅器と、その入力端子が、演算増幅器の出力端子と接続されたバッファと、バッファの出力端子と演算増幅器の反転入力端子の間に直列に設けられたフィードバックキャパシタおよび第３抵抗と、演算増幅器の出力信号にもとづいてスイッチングトランジスタおよび同期整流用トランジスタをスイッチングするプリドライバと、スイッチングレギュレータのコイル電流の転流を検出すると、同期整流用トランジスタをオフするとともに、軽負荷状態を示す検出信号をアサートする軽負荷検出部と、を備える。バッファは、その出力段のローサイドトランジスタの能力が切りかえ可能に構成され、軽負荷状態におけるローサイドトランジスタの能力は、通常状態のそれよりも低い。
【００２０】
本発明の別の態様は、スイッチングレギュレータである。このスイッチングレギュレータは、上述のいずれかの態様の制御回路を備える。
【００２１】
本発明のさらに別の態様は、電子機器である。この電子機器は、上述のスイッチングレギュレータを備える。
【００２２】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２３】
本発明のある態様によれば、ヒステリシス制御方式のスイッチングレギュレータの、軽負荷状態における出力電圧の上昇を抑制できる。
【図面の簡単な説明】
【００２４】
【図１】ヒステリシス制御方式の降圧型スイッチングレギュレータの構成を示す回路図である。
【図２】図１のスイッチングレギュレータの軽負荷状態における動作を示す波形図である。
【図３】実施の形態に係るスイッチングレギュレータを備える電子機器の構成を示す回路図である。
【図４】フィードバック経路のインピーダンスが切りかえ可能なヒステリシスコンパレータの構成例を示す回路図である。
【図５】図３のスイッチングレギュレータの軽負荷状態における動作を示すタイムチャートである。
【発明を実施するための形態】
【００２５】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２６】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２７】
図３は、実施の形態に係るスイッチングレギュレータ４を備える電子機器の構成を示す回路図である。
【００２８】
電子機器１は、たとえば電池駆動型デバイスであり、電池３、スイッチングレギュレータ４および負荷２を備える。このような電子機器としては、携帯電話端末、デジタルカメラ、デジタルビデオカメラ、携帯オーディオプレイヤが例示される。負荷２としては、このような電子機器に搭載される、ＤＳＰ（Digital Signal Processor）、液晶ドライバ、オーディオ回路などが例示される。
【００２９】
スイッチングレギュレータ４は、いわゆる同期整流型の降圧型スイッチングレギュレータであり、電池３からの電圧Ｖｂａｔを降圧し、その出力電圧Ｖｏｕｔを負荷２に供給する。
【００３０】
スイッチングレギュレータ４は、制御回路１００、インダクタＬ１、出力キャパシタＣｏを備える。ここではスイッチングトランジスタＭ１および同期整流用トランジスタＭ２が制御回路１００に内蔵される場合を示すが、これらは制御回路１００の外部に設けられたディスクリート素子であってもよい。
【００３１】
スイッチングトランジスタＭ１、同期整流用トランジスタＭ２、インダクタＬ１、出力キャパシタＣｏの回路トポロジーは一般的な同期整流型スイッチングレギュレータと同様である。
【００３２】
制御回路１００は、出力電圧Ｖｏｕｔに応じたフィードバック電圧ＶｆｂにもとづいてスイッチングトランジスタＭ１および同期整流用トランジスタＭ２を駆動し、出力電圧Ｖｏｕｔを所望のレベルに安定化させる。
【００３３】
制御回路１００は、電源端子Ｐ１、接地端子Ｐ２、スイッチング端子Ｐ３、フィードバック端子Ｐ４を備える。電源端子Ｐ１には電池３からの電池電圧Ｖｂａｔが入力され、接地端子Ｐ２には接地電圧ＶＧＮＤが供給される。スイッチング端子Ｐ３は、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２の接続点の電位ＬＸをインダクタＬ１に出力するための端子である。フィードバック端子Ｐ４には出力電圧Ｖｏｕｔがフィードバックされる。
【００３４】
制御回路１００は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２に加えて、第１抵抗Ｒ１、第２抵抗Ｒ２、第１キャパシタＣ１、ヒステリシスコンパレータ１０、プリドライバ２０、軽負荷検出部３０を備える。
【００３５】
第１抵抗Ｒ１および第２抵抗Ｒ２は、フィードバック端子Ｐ４に入力された出力電圧Ｖｏｕｔを分圧する。第１キャパシタＣ１は、第１抵抗Ｒ１と並列に設けられる。
【００３６】
ヒステリシスコンパレータ１０は、演算増幅器１２およびフィードバック経路１３を備える。演算増幅器１２の反転入力端子（−）には、第１抵抗Ｒ１および第２抵抗Ｒ２により分圧された電圧ＩＮＮが入力され、その非反転入力端子（＋）には、所定の基準電圧Ｖｒｅｆが入力される。演算増幅器１２の出力端子と反転入力端子の間には、しきい値電圧のヒステリシスを設定するためのフィードバック経路１３が設けられる。フィードバック経路１３は、演算増幅器１２の出力端子と演算増幅器１２の反転入力端子の間に直列に設けられたバッファ１４、フィードバックキャパシタＣ２、第３抵抗Ｒ３を含む。
【００３７】
バッファ１４の入力端子は、演算増幅器１２の出力端子と接続される。フィードバックキャパシタＣ２および第３抵抗Ｒ３は、バッファ１４の出力端子と演算増幅器１２の反転入力端子（−）の間に直列に設けられる。このようにバッファ１４、フィードバックキャパシタＣ２、第３抵抗Ｒ３は、演算増幅器１２の正帰還として機能し、演算増幅器１２とともにヒステリシスコンパレータ１０を形成する。
【００３８】
プリドライバ２０は、演算増幅器１２の出力信号ＳＰＷＭにもとづいてスイッチングトランジスタＭ１および同期整流用トランジスタＭ２をスイッチングする。
【００３９】
同期整流型のスイッチングレギュレータでは、軽負荷状態において、インダクタＬ１に流れる電流の向きが反転し（転流）、出力キャパシタＣｏ、インダクタＬ１、同期整流用トランジスタＭ２、接地端子Ｐ２の向きで流れようとする。これを防止するために、軽負荷検出部３０は、スイッチングレギュレータ４のインダクタＬ１に流れるコイル電流ＩＬの転流を検出すると、同期整流用トランジスタＭ２をオフする。
【００４０】
さらに軽負荷検出部３０は、コイル電流ＩＬの転流を検出すると軽負荷状態を示す検出信号ＭＯＤＥをアサートする。コイル電流ＩＬの転流は、公知の技術を用いて実現できる。たとえばスイッチング端子Ｐ３に生ずる電圧ＬＸにもとづいて、コイル電流ＩＬの転流を検出することができる。
【００４１】
バッファ１４、第３抵抗Ｒ３、フィードバックキャパシタＣ２が形成するフィードバック経路１３は、その時定数τ（＝ＣＲ）が、第１の値τ１と、第１の値τ１より大きな第２の値τ２で切りかえ可能に構成される。この時定数τは、検出信号ＭＯＤＥがアサートされる軽負荷状態において、アサートされない通常状態よりも大きく設定される。
【００４２】
時定数τの切りかえは、以下のように行うことが望ましい。
１． バッファによる切りかえ
図４は、フィードバック経路のインピーダンスが切りかえ可能なヒステリシスコンパレータ１０の構成例を示す回路図である。図４のヒステリシスコンパレータ１０は、バッファ１４の能力を切りかえることにより、フィードバック経路１３の時定数を変化させる。
【００４３】
バッファ１４は、入力段４２と出力段４０を含み、出力段４０は、電源端子と接地端子の間に直列に設けられたハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬを含むインバータ形式で構成される。出力段４０のローサイドトランジスタＭＬの能力（電流能力または駆動能力ともいう）が切りかえ可能に構成される。そして軽負荷状態におけるローサイドトランジスタＭＬの能力は、通常状態のそれよりも低く設定される。
【００４４】
ローサイドトランジスタＭＬは、第１ローサイドトランジスタＭＬ１と、それと並列な経路上に直列に設けられた第４抵抗Ｒ４および第２ローサイドトランジスタＭＬ２を含む。通常状態において入力段４２は、第１ローサイドトランジスタＭＬ１をアクティブとし駆動する。軽負荷状態では、入力段４２は、第２ローサイドトランジスタＭＬ２をアクティブとして駆動する。
【００４５】
具体的には検出信号ＭＯＤＥが通常状態を示すとき（ネゲート）、入力段４２は、第２ローサイドトランジスタＭＬ２をオフに固定した状態で、演算増幅器１２の出力信号ＳＰＷＭがハイレベルのときハイサイドトランジスタＭＨをオン、第１ローサイドトランジスタＭＬ１をオフし、出力信号ＳＰＭＷがローレベルのとき、ハイサイドトランジスタＭＨをオフ、第１ローサイドトランジスタＭＬ１をオンする。
【００４６】
反対に、検出信号ＭＯＤＥが軽負荷状態を示すとき（アサート）、入力段４２は、第１ローサイドトランジスタＭＬ１をオフに固定した状態で、演算増幅器１２の出力信号ＳＰＷＭがハイレベルのときハイサイドトランジスタＭＨをオン、第２ローサイドトランジスタＭＬ２をオフし、出力信号ＳＰＭＷがローレベルのとき、ハイサイドトランジスタＭＨをオフ、第２ローサイドトランジスタＭＬ２をオンする。
【００４７】
この構成によれば、軽負荷状態ではフィードバック経路１３に第４抵抗Ｒ４が挿入されるため、時定数τを通常状態のそれよりも大きくできる。
【００４８】
図４において、第４抵抗Ｒ４を省略し、第２ローサイドトランジスタＭＬ２のオン抵抗を高くしてもよい。また図４のヒステリシスコンパレータ１０では、バッファ１４が演算増幅器１２の外部に個別に設けられる場合を説明したが、バッファ１４は、演算増幅器１２の出力段に内蔵されてもよい。
【００４９】
２． 第３抵抗Ｒ３の抵抗値による切りかえ
１．で説明したバッファ１４の能力の切りかえに代えて、もしくはそれと組み合わせて、第３抵抗Ｒ３の抵抗値を切りかえ可能に構成してもよい。すなわち、第３抵抗Ｒ３を可変抵抗で構成し、その軽負荷状態における抵抗値を、通常状態の抵抗値より高く設定してもよい。
【００５０】
３． フィードバックキャパシタＣ２の容量値による切りかえ
１．で説明したバッファ１４の能力の切りかえ、２．で説明した第３抵抗Ｒ３の抵抗値の切りかえに代えて、もしくはそれらと組み合わせて、フィードバックキャパシタＣ２の容量値を切りかえてもよい。すなわち、フィードバックキャパシタＣ２を可変容量で構成し、その軽負荷状態における容量値を、通常状態の容量値より高く設定してもよい。
【００５１】
以上が制御回路１００の構成である。続いてその動作を説明する。図５は、図３のスイッチングレギュレータ４の軽負荷状態における動作を示すタイムチャートである。
【００５２】
時刻ｔ０〜ｔ１の期間、スイッチングトランジスタＭ１がオンし、コイル電流ＩＬが増加する。ここではスイッチング端子Ｐ３から出力キャパシタＣｏに向かって流れる向きを正とする。出力電圧Ｖｏｕｔの上昇およびフィードバック経路１３のフィードバックにより、演算増幅器１２の反転入力端子の電位ＩＮＮは上昇する。
【００５３】
時刻ｔ１に反転入力端子の電位ＩＮＮが上側しきい値電圧に達すると、スイッチングトランジスタＭ１がオフ、同期整流用トランジスタＭ２がオンし、コイル電流ＩＬが低下し始める。また演算増幅器１２の反転入力端子の電位ＩＮＮは、フィードバック経路１３を介したフィードバックにより、通常状態の時定数τ１で低下しはじめる。
【００５４】
同期整流用トランジスタＭ２がオンでコイル電流ＩＬが正の向きに流れるとき、スイッチング端子Ｐ３の電位ＬＸは負電圧となる。コイル電流ＩＬがゼロまで低下し、さらに負となると（転流）、スイッチング端子Ｐ３の電位ＬＸは正電圧となる。時刻ｔ２に軽負荷検出部３０が、電位ＬＸのゼロクロスを検出すると、プリドライバ２０は同期整流用トランジスタＭ２をオフする。同期整流用トランジスタＭ２がオフすると、スイッチング端子Ｐ３がハイインピーダンスとなり、その電位ＬＸがスイングする。時刻ｔ３に反転入力端子の電位ＩＮＮが下側しきい値電圧まで低下すると、スイッチングトランジスタＭ１がオン、同期整流用トランジスタＭ２がオフする。
【００５５】
軽負荷検出部３０による１回目の転流を契機として、検出信号ＭＯＤＥがアサートされる。検出信号ＭＯＤＥがアサートされると、ヒステリシスコンパレータ１０のフィードバック経路１３のインピーダンスが高くなり、時定数τが大きくなる。時刻ｔ４に電位ＩＮＮが上側しきい値電圧に達すると、スイッチングトランジスタＭ１がオフ、同期整流用トランジスタＭ２がオンする。時刻ｔ４以降、電位ＩＮＮは時定数τ２で低下する。時刻ｔ５に転流が検出されると、同期整流用トランジスタＭ２がオフする。
【００５６】
このように、図３の制御回路１００によれば、時刻ｔ５以降、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２のスイッチングが停止し、出力電圧Ｖｏｕｔの上昇を抑制することができる。
この効果は、図５を図２と対比することにより明確となる。フィードバック経路１３の時定数を切りかえない従来技術では、図２に示すように、軽負荷状態においてもスイッチングトランジスタＭ１と同期整流用トランジスタＭ２がスイッチングし続ける。その結果、出力電圧Ｖｏｕｔが上昇し続けてしまう。
これに対して、図３の制御回路１００では、スイッチングトランジスタＭ１が２回オンした後は、オフ状態を維持するため、出力電圧Ｖｏｕｔの上昇を抑制できる。さらに時刻ｔ５以降、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２のスイッチングが停止する間欠モード（ＰＦＭモード）に速やかに移行するため、従来回路に比べて消費電力を低減することができる。
【００５７】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００５８】
１…電子機器、２…負荷、４…スイッチングレギュレータ、Ｃｏ…出力キャパシタ、Ｌ１…インダクタ、１０…ヒステリシスコンパレータ、１２…演算増幅器、１３…フィードバック経路、１４…バッファ、Ｃ２…フィードバックキャパシタ、２０…プリドライバ、３０…軽負荷検出部、４０…出力段、４２…入力段、ＭＨ…ハイサイドトランジスタ、ＭＬ…ローサイドトランジスタ、ＭＬ１…第１ローサイドトランジスタ、ＭＬ２…第２ローサイドトランジスタ、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流用トランジスタ、１００…制御回路、Ｐ１…電源端子、Ｐ２…接地端子、Ｐ３…スイッチング端子、Ｐ４…フィードバック端子、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…第３抵抗、Ｒ４…第４抵抗、Ｃ１…第１キャパシタ、Ｃ３…第３キャパシタ。
【技術分野】
【０００１】
本発明は、スイッチングレギュレータに関する。
【背景技術】
【０００２】
近年の携帯電話、ＰＤＡ（Personal Digital Assistants）等の電子機器には、電池電圧よりも高い、あるいは低い電源電圧を必要とするデバイスが搭載される。このようなデバイスに適切な電源電圧を供給するために、昇圧、降圧、もしくは昇降圧型のスイッチングレギュレータが利用される。
【０００３】
スイッチングレギュレータの制御方法として、ヒステリシスコンパレータを利用したものが知られている（たとえば特許文献１、２参照）。図１は、ヒステリシス制御方式の降圧型スイッチングレギュレータ（電源装置）４ｚの構成を示す回路図である。スイッチングレギュレータ４ｚは電源電圧（入力電圧）Ｖｄｄを受け、それを降圧して安定化された出力電圧Ｖｏｕｔを生成し、負荷（不図示）に供給する。
【０００４】
出力電圧Ｖｏｕｔは、抵抗Ｒ１、Ｒ２によって分圧され、演算増幅器１２の反転入力端子に入力される。演算増幅器１２の非反転入力端子には、基準電圧Ｖｒｅｆが入力される。抵抗Ｒ３、フィードバックキャパシタＣ２、バッファ１４は、演算増幅器１２の出力端子と反転入力端子の間のフィードバック経路に直列に設けられる。演算増幅器１２、抵抗Ｒ３、フィードバックキャパシタＣ２およびバッファ１４は、ヒステリシスコンパレータを形成する。ヒステリシスコンパレータ１０は、フィードバック電圧Ｖｆｂを、ヒステリシスを有する上側しきい値電圧ＶＴＨＨおよび下側しきい値電圧ＶＴＨＬと比較する。
【０００５】
プリドライバ２０は、ヒステリシスコンパレータ１０の出力信号ＳＰＷＭにもとづき、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２を交互にオン、オフさせる。その結果、出力電圧Ｖｏｕｔは、基準電圧Ｖｒｅｆに応じて定まる目標値付近に安定化される。
【０００６】
ここで、同期整流型のスイッチングレギュレータでは、負荷電流が小さくなると、インダクタＬ１に流れるコイル電流ＩＬが、出力キャパシタＣｏから、インダクタＬ１および同期整流用トランジスタＭ２を介して接地端子に流れ込む。この電流によってスイッチングレギュレータの効率が悪化する。
【０００７】
そこで同期整流型のスイッチングレギュレータには、軽負荷検出部３０が設けられる。 軽負荷検出部３０は、負荷の軽負荷状態を検出する。軽負荷検出部３０は、コイル電流ＩＬをモニタし、その向きが正から負に反転（転流）すると、同期整流用トランジスタＭ２をオフしてスイッチング動作を停止する。コイル電流ＩＬが転流すると、スイッチング端子Ｐ３の電位は負となる。そこで軽負荷検出部３０は、スイッチング端子Ｐ３の電圧ＬＸを、０Ｖ付近のしきい値電圧と比較することにより、軽負荷状態を検出する。
【０００８】
軽負荷検出部３０がコイル電流の転流、すなわち軽負荷状態を検出すると、プリドライバ２０は同期整流用トランジスタＭ２をオフ状態に固定し、軽負荷モード（ＰＦＭモードともいう）に移行する。同期整流用トランジスタＭ２がオフした状態は、いわゆるダイオード整流型のスイッチングレギュレータと等価となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−２０１４７５号公報
【特許文献２】特開２００７−２０３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明者は、図１のスイッチングレギュレータ４ｚについて検討し、以下の課題を認識するに至った。
【００１１】
図２は、図１のスイッチングレギュレータ４ｚの軽負荷状態における動作を示す波形図である。スイッチングトランジスタＭ１がオンすると、出力電圧Ｖｏｕｔが上昇する。そして出力電圧Ｖｏｕｔが上側しきい値電圧に達すると、スイッチングトランジスタＭ１がオフし、同期整流用トランジスタＭ２がオンする。同期整流用トランジスタＭ２がオンの期間、コイル電流ＩＬが転流すると、同期整流用トランジスタＭ２がオフされる。同期整流用トランジスタＭ２がオフした後も、ヒステリシスコンパレータ１０の帰還によって反転入力端子の電圧ＩＮＮは低下し続け、下側しきい値電圧まで低下する。そうすると、再びスイッチングトランジスタＭ１がオンし、過剰なエネルギーを出力キャパシタＣｏに供給してしまう。この動作が繰り返されると、出力電圧Ｖｏｕｔが上昇するという問題がある。
【００１２】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ヒステリシス制御方式のスイッチングレギュレータの、軽負荷時における出力電圧の上昇の抑制にある。
【課題を解決するための手段】
【００１３】
本発明のある態様は、同期整流型スイッチングレギュレータのスイッチングトランジスタおよび同期整流用トランジスタを駆動する制御回路に関する。この制御回路は、スイッチングレギュレータの出力電圧を分圧する第１、第２抵抗と、その反転入力端子に第１、第２抵抗により分圧された電圧が入力され、その非反転入力端子に基準電圧が入力された演算増幅器と、演算増幅器にヒステリシスを設定するために、演算増幅器の出力端子と演算増幅器の反転入力端子の間に設けられたフィードバック経路と、演算増幅器の出力信号にもとづいてスイッチングトランジスタおよび同期整流用トランジスタをスイッチングするプリドライバと、スイッチングレギュレータのコイル電流の転流を検出すると、同期整流用トランジスタをオフするとともに、軽負荷状態を示す検出信号をアサートする軽負荷検出部と、を備える。フィードバック経路は、その時定数が、第１の値と、第１の値より大きな第２の値で切りかえ可能に構成され、時定数は、検出信号のアサートを契機として、第２の値から第１の値に変更される。
【００１４】
この態様によると、軽負荷状態においてフィードバック経路の時定数が長くなることにより、演算増幅器の反転入力端子の電圧の下降速度が低下する。その結果、演算増幅器の反転入力端子の電圧が、ヒステリシスコンパレータの下側しきい値に対応する電圧まで低下するのに要する時間、つまり次にスイッチングトランジスタおよびローサイドがともにオフとなる期間が長くなる。これにより、軽負荷状態において、不要にスイッチングトランジスタがオンするのを防止でき、出力電圧の上昇を抑制できる。
【００１５】
フィードバック経路は、その入力端子が、演算増幅器の出力端子と接続されたバッファと、バッファの出力端子と演算増幅器の反転入力端子の間に直列に設けられたフィードバックキャパシタおよび第３抵抗と、を含んでもよい。バッファは、その出力段のローサイドトランジスタの能力が切りかえ可能に構成され、ローサイドトランジスタの能力は、検出信号のアサートを契機として低下してもよい。
【００１６】
バッファは、ハイサイドトランジスタと、ハイサイドトランジスタと直列に設けられた第１ローサイドトランジスタと、第１ローサイドトランジスタと並列な経路に直列に設けられた第４抵抗および第２ローサイドトランジスタと、を含む出力段と、前記検出信号がアサートされる前、演算増幅器の出力信号に応じてハイサイドトランジスタおよび第１ローサイドトランジスタを制御し、検出信号がアサートされた後、ハイサイドトランジスタおよび第２ローサイドトランジスタを制御する入力段と、を含んでもよい。
【００１７】
フィードバック経路は、演算増幅器の出力端子と演算増幅器の反転入力端子の間に直列に設けられたフィードバックキャパシタおよび第３抵抗と、を含んでもよい。第３抵抗は、その抵抗値が、検出信号がアサートされる前において第１の値となり、検出信号のアサートを契機として第１の値より大きな第２の値となる可変抵抗であってもよい。
【００１８】
フィードバック経路は、演算増幅器の出力端子と演算増幅器の反転入力端子の間に直列に設けられたフィードバックキャパシタおよび第３抵抗と、を含んでもよい。フィードバックキャパシタは、その容量値が、検出信号がアサートされる前において第１の値となり、検出信号のアサートを契機として第１の値より大きな第２の値となる可変キャパシタであってもよい。
【００１９】
本発明の別の態様もまた、制御回路である。この制御回路は、同期整流型スイッチングレギュレータのスイッチングトランジスタおよび同期整流用トランジスタを駆動する制御回路であって、スイッチングレギュレータの出力電圧を分圧する第１、第２抵抗と、その反転入力端子に第１、第２抵抗により分圧された電圧が入力され、その非反転入力端子に基準電圧が入力された演算増幅器と、その入力端子が、演算増幅器の出力端子と接続されたバッファと、バッファの出力端子と演算増幅器の反転入力端子の間に直列に設けられたフィードバックキャパシタおよび第３抵抗と、演算増幅器の出力信号にもとづいてスイッチングトランジスタおよび同期整流用トランジスタをスイッチングするプリドライバと、スイッチングレギュレータのコイル電流の転流を検出すると、同期整流用トランジスタをオフするとともに、軽負荷状態を示す検出信号をアサートする軽負荷検出部と、を備える。バッファは、その出力段のローサイドトランジスタの能力が切りかえ可能に構成され、軽負荷状態におけるローサイドトランジスタの能力は、通常状態のそれよりも低い。
【００２０】
本発明の別の態様は、スイッチングレギュレータである。このスイッチングレギュレータは、上述のいずれかの態様の制御回路を備える。
【００２１】
本発明のさらに別の態様は、電子機器である。この電子機器は、上述のスイッチングレギュレータを備える。
【００２２】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２３】
本発明のある態様によれば、ヒステリシス制御方式のスイッチングレギュレータの、軽負荷状態における出力電圧の上昇を抑制できる。
【図面の簡単な説明】
【００２４】
【図１】ヒステリシス制御方式の降圧型スイッチングレギュレータの構成を示す回路図である。
【図２】図１のスイッチングレギュレータの軽負荷状態における動作を示す波形図である。
【図３】実施の形態に係るスイッチングレギュレータを備える電子機器の構成を示す回路図である。
【図４】フィードバック経路のインピーダンスが切りかえ可能なヒステリシスコンパレータの構成例を示す回路図である。
【図５】図３のスイッチングレギュレータの軽負荷状態における動作を示すタイムチャートである。
【発明を実施するための形態】
【００２５】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２６】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２７】
図３は、実施の形態に係るスイッチングレギュレータ４を備える電子機器の構成を示す回路図である。
【００２８】
電子機器１は、たとえば電池駆動型デバイスであり、電池３、スイッチングレギュレータ４および負荷２を備える。このような電子機器としては、携帯電話端末、デジタルカメラ、デジタルビデオカメラ、携帯オーディオプレイヤが例示される。負荷２としては、このような電子機器に搭載される、ＤＳＰ（Digital Signal Processor）、液晶ドライバ、オーディオ回路などが例示される。
【００２９】
スイッチングレギュレータ４は、いわゆる同期整流型の降圧型スイッチングレギュレータであり、電池３からの電圧Ｖｂａｔを降圧し、その出力電圧Ｖｏｕｔを負荷２に供給する。
【００３０】
スイッチングレギュレータ４は、制御回路１００、インダクタＬ１、出力キャパシタＣｏを備える。ここではスイッチングトランジスタＭ１および同期整流用トランジスタＭ２が制御回路１００に内蔵される場合を示すが、これらは制御回路１００の外部に設けられたディスクリート素子であってもよい。
【００３１】
スイッチングトランジスタＭ１、同期整流用トランジスタＭ２、インダクタＬ１、出力キャパシタＣｏの回路トポロジーは一般的な同期整流型スイッチングレギュレータと同様である。
【００３２】
制御回路１００は、出力電圧Ｖｏｕｔに応じたフィードバック電圧ＶｆｂにもとづいてスイッチングトランジスタＭ１および同期整流用トランジスタＭ２を駆動し、出力電圧Ｖｏｕｔを所望のレベルに安定化させる。
【００３３】
制御回路１００は、電源端子Ｐ１、接地端子Ｐ２、スイッチング端子Ｐ３、フィードバック端子Ｐ４を備える。電源端子Ｐ１には電池３からの電池電圧Ｖｂａｔが入力され、接地端子Ｐ２には接地電圧ＶＧＮＤが供給される。スイッチング端子Ｐ３は、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２の接続点の電位ＬＸをインダクタＬ１に出力するための端子である。フィードバック端子Ｐ４には出力電圧Ｖｏｕｔがフィードバックされる。
【００３４】
制御回路１００は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２に加えて、第１抵抗Ｒ１、第２抵抗Ｒ２、第１キャパシタＣ１、ヒステリシスコンパレータ１０、プリドライバ２０、軽負荷検出部３０を備える。
【００３５】
第１抵抗Ｒ１および第２抵抗Ｒ２は、フィードバック端子Ｐ４に入力された出力電圧Ｖｏｕｔを分圧する。第１キャパシタＣ１は、第１抵抗Ｒ１と並列に設けられる。
【００３６】
ヒステリシスコンパレータ１０は、演算増幅器１２およびフィードバック経路１３を備える。演算増幅器１２の反転入力端子（−）には、第１抵抗Ｒ１および第２抵抗Ｒ２により分圧された電圧ＩＮＮが入力され、その非反転入力端子（＋）には、所定の基準電圧Ｖｒｅｆが入力される。演算増幅器１２の出力端子と反転入力端子の間には、しきい値電圧のヒステリシスを設定するためのフィードバック経路１３が設けられる。フィードバック経路１３は、演算増幅器１２の出力端子と演算増幅器１２の反転入力端子の間に直列に設けられたバッファ１４、フィードバックキャパシタＣ２、第３抵抗Ｒ３を含む。
【００３７】
バッファ１４の入力端子は、演算増幅器１２の出力端子と接続される。フィードバックキャパシタＣ２および第３抵抗Ｒ３は、バッファ１４の出力端子と演算増幅器１２の反転入力端子（−）の間に直列に設けられる。このようにバッファ１４、フィードバックキャパシタＣ２、第３抵抗Ｒ３は、演算増幅器１２の正帰還として機能し、演算増幅器１２とともにヒステリシスコンパレータ１０を形成する。
【００３８】
プリドライバ２０は、演算増幅器１２の出力信号ＳＰＷＭにもとづいてスイッチングトランジスタＭ１および同期整流用トランジスタＭ２をスイッチングする。
【００３９】
同期整流型のスイッチングレギュレータでは、軽負荷状態において、インダクタＬ１に流れる電流の向きが反転し（転流）、出力キャパシタＣｏ、インダクタＬ１、同期整流用トランジスタＭ２、接地端子Ｐ２の向きで流れようとする。これを防止するために、軽負荷検出部３０は、スイッチングレギュレータ４のインダクタＬ１に流れるコイル電流ＩＬの転流を検出すると、同期整流用トランジスタＭ２をオフする。
【００４０】
さらに軽負荷検出部３０は、コイル電流ＩＬの転流を検出すると軽負荷状態を示す検出信号ＭＯＤＥをアサートする。コイル電流ＩＬの転流は、公知の技術を用いて実現できる。たとえばスイッチング端子Ｐ３に生ずる電圧ＬＸにもとづいて、コイル電流ＩＬの転流を検出することができる。
【００４１】
バッファ１４、第３抵抗Ｒ３、フィードバックキャパシタＣ２が形成するフィードバック経路１３は、その時定数τ（＝ＣＲ）が、第１の値τ１と、第１の値τ１より大きな第２の値τ２で切りかえ可能に構成される。この時定数τは、検出信号ＭＯＤＥがアサートされる軽負荷状態において、アサートされない通常状態よりも大きく設定される。
【００４２】
時定数τの切りかえは、以下のように行うことが望ましい。
１． バッファによる切りかえ
図４は、フィードバック経路のインピーダンスが切りかえ可能なヒステリシスコンパレータ１０の構成例を示す回路図である。図４のヒステリシスコンパレータ１０は、バッファ１４の能力を切りかえることにより、フィードバック経路１３の時定数を変化させる。
【００４３】
バッファ１４は、入力段４２と出力段４０を含み、出力段４０は、電源端子と接地端子の間に直列に設けられたハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬを含むインバータ形式で構成される。出力段４０のローサイドトランジスタＭＬの能力（電流能力または駆動能力ともいう）が切りかえ可能に構成される。そして軽負荷状態におけるローサイドトランジスタＭＬの能力は、通常状態のそれよりも低く設定される。
【００４４】
ローサイドトランジスタＭＬは、第１ローサイドトランジスタＭＬ１と、それと並列な経路上に直列に設けられた第４抵抗Ｒ４および第２ローサイドトランジスタＭＬ２を含む。通常状態において入力段４２は、第１ローサイドトランジスタＭＬ１をアクティブとし駆動する。軽負荷状態では、入力段４２は、第２ローサイドトランジスタＭＬ２をアクティブとして駆動する。
【００４５】
具体的には検出信号ＭＯＤＥが通常状態を示すとき（ネゲート）、入力段４２は、第２ローサイドトランジスタＭＬ２をオフに固定した状態で、演算増幅器１２の出力信号ＳＰＷＭがハイレベルのときハイサイドトランジスタＭＨをオン、第１ローサイドトランジスタＭＬ１をオフし、出力信号ＳＰＭＷがローレベルのとき、ハイサイドトランジスタＭＨをオフ、第１ローサイドトランジスタＭＬ１をオンする。
【００４６】
反対に、検出信号ＭＯＤＥが軽負荷状態を示すとき（アサート）、入力段４２は、第１ローサイドトランジスタＭＬ１をオフに固定した状態で、演算増幅器１２の出力信号ＳＰＷＭがハイレベルのときハイサイドトランジスタＭＨをオン、第２ローサイドトランジスタＭＬ２をオフし、出力信号ＳＰＭＷがローレベルのとき、ハイサイドトランジスタＭＨをオフ、第２ローサイドトランジスタＭＬ２をオンする。
【００４７】
この構成によれば、軽負荷状態ではフィードバック経路１３に第４抵抗Ｒ４が挿入されるため、時定数τを通常状態のそれよりも大きくできる。
【００４８】
図４において、第４抵抗Ｒ４を省略し、第２ローサイドトランジスタＭＬ２のオン抵抗を高くしてもよい。また図４のヒステリシスコンパレータ１０では、バッファ１４が演算増幅器１２の外部に個別に設けられる場合を説明したが、バッファ１４は、演算増幅器１２の出力段に内蔵されてもよい。
【００４９】
２． 第３抵抗Ｒ３の抵抗値による切りかえ
１．で説明したバッファ１４の能力の切りかえに代えて、もしくはそれと組み合わせて、第３抵抗Ｒ３の抵抗値を切りかえ可能に構成してもよい。すなわち、第３抵抗Ｒ３を可変抵抗で構成し、その軽負荷状態における抵抗値を、通常状態の抵抗値より高く設定してもよい。
【００５０】
３． フィードバックキャパシタＣ２の容量値による切りかえ
１．で説明したバッファ１４の能力の切りかえ、２．で説明した第３抵抗Ｒ３の抵抗値の切りかえに代えて、もしくはそれらと組み合わせて、フィードバックキャパシタＣ２の容量値を切りかえてもよい。すなわち、フィードバックキャパシタＣ２を可変容量で構成し、その軽負荷状態における容量値を、通常状態の容量値より高く設定してもよい。
【００５１】
以上が制御回路１００の構成である。続いてその動作を説明する。図５は、図３のスイッチングレギュレータ４の軽負荷状態における動作を示すタイムチャートである。
【００５２】
時刻ｔ０〜ｔ１の期間、スイッチングトランジスタＭ１がオンし、コイル電流ＩＬが増加する。ここではスイッチング端子Ｐ３から出力キャパシタＣｏに向かって流れる向きを正とする。出力電圧Ｖｏｕｔの上昇およびフィードバック経路１３のフィードバックにより、演算増幅器１２の反転入力端子の電位ＩＮＮは上昇する。
【００５３】
時刻ｔ１に反転入力端子の電位ＩＮＮが上側しきい値電圧に達すると、スイッチングトランジスタＭ１がオフ、同期整流用トランジスタＭ２がオンし、コイル電流ＩＬが低下し始める。また演算増幅器１２の反転入力端子の電位ＩＮＮは、フィードバック経路１３を介したフィードバックにより、通常状態の時定数τ１で低下しはじめる。
【００５４】
同期整流用トランジスタＭ２がオンでコイル電流ＩＬが正の向きに流れるとき、スイッチング端子Ｐ３の電位ＬＸは負電圧となる。コイル電流ＩＬがゼロまで低下し、さらに負となると（転流）、スイッチング端子Ｐ３の電位ＬＸは正電圧となる。時刻ｔ２に軽負荷検出部３０が、電位ＬＸのゼロクロスを検出すると、プリドライバ２０は同期整流用トランジスタＭ２をオフする。同期整流用トランジスタＭ２がオフすると、スイッチング端子Ｐ３がハイインピーダンスとなり、その電位ＬＸがスイングする。時刻ｔ３に反転入力端子の電位ＩＮＮが下側しきい値電圧まで低下すると、スイッチングトランジスタＭ１がオン、同期整流用トランジスタＭ２がオフする。
【００５５】
軽負荷検出部３０による１回目の転流を契機として、検出信号ＭＯＤＥがアサートされる。検出信号ＭＯＤＥがアサートされると、ヒステリシスコンパレータ１０のフィードバック経路１３のインピーダンスが高くなり、時定数τが大きくなる。時刻ｔ４に電位ＩＮＮが上側しきい値電圧に達すると、スイッチングトランジスタＭ１がオフ、同期整流用トランジスタＭ２がオンする。時刻ｔ４以降、電位ＩＮＮは時定数τ２で低下する。時刻ｔ５に転流が検出されると、同期整流用トランジスタＭ２がオフする。
【００５６】
このように、図３の制御回路１００によれば、時刻ｔ５以降、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２のスイッチングが停止し、出力電圧Ｖｏｕｔの上昇を抑制することができる。
この効果は、図５を図２と対比することにより明確となる。フィードバック経路１３の時定数を切りかえない従来技術では、図２に示すように、軽負荷状態においてもスイッチングトランジスタＭ１と同期整流用トランジスタＭ２がスイッチングし続ける。その結果、出力電圧Ｖｏｕｔが上昇し続けてしまう。
これに対して、図３の制御回路１００では、スイッチングトランジスタＭ１が２回オンした後は、オフ状態を維持するため、出力電圧Ｖｏｕｔの上昇を抑制できる。さらに時刻ｔ５以降、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２のスイッチングが停止する間欠モード（ＰＦＭモード）に速やかに移行するため、従来回路に比べて消費電力を低減することができる。
【００５７】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００５８】
１…電子機器、２…負荷、４…スイッチングレギュレータ、Ｃｏ…出力キャパシタ、Ｌ１…インダクタ、１０…ヒステリシスコンパレータ、１２…演算増幅器、１３…フィードバック経路、１４…バッファ、Ｃ２…フィードバックキャパシタ、２０…プリドライバ、３０…軽負荷検出部、４０…出力段、４２…入力段、ＭＨ…ハイサイドトランジスタ、ＭＬ…ローサイドトランジスタ、ＭＬ１…第１ローサイドトランジスタ、ＭＬ２…第２ローサイドトランジスタ、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流用トランジスタ、１００…制御回路、Ｐ１…電源端子、Ｐ２…接地端子、Ｐ３…スイッチング端子、Ｐ４…フィードバック端子、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…第３抵抗、Ｒ４…第４抵抗、Ｃ１…第１キャパシタ、Ｃ３…第３キャパシタ。
【特許請求の範囲】
【請求項１】
同期整流型スイッチングレギュレータのスイッチングトランジスタおよび同期整流用トランジスタを駆動する制御回路であって、
前記スイッチングレギュレータの出力電圧を分圧する第１、第２抵抗と、
その反転入力端子に前記第１、第２抵抗により分圧された電圧が入力され、その非反転入力端子に基準電圧が入力された演算増幅器と、
前記演算増幅器にヒステリシスを設定するために、前記演算増幅器の出力端子と前記演算増幅器の反転入力端子の間に設けられたフィードバック経路と、
前記演算増幅器の出力信号にもとづいて前記スイッチングトランジスタおよび前記同期整流用トランジスタをスイッチングするプリドライバと、
前記スイッチングレギュレータのコイル電流の転流を検出すると、前記同期整流用トランジスタをオフするとともに、軽負荷状態を示す検出信号をアサートする軽負荷検出部と、
を備え、
前記フィードバック経路は、その時定数が、第１の値と、前記第１の値より大きな第２の値で切りかえ可能に構成され、前記時定数は、前記検出信号のアサートを契機として、第２の値から第１の値に変更されることを特徴とする制御回路。
【請求項２】
前記フィードバック経路は、
その入力端子が、前記演算増幅器の出力端子と接続されたバッファと、
前記バッファの出力端子と前記演算増幅器の前記反転入力端子の間に直列に設けられたフィードバックキャパシタおよび第３抵抗と、
を含み、
前記バッファは、その出力段のローサイドトランジスタの能力が切りかえ可能に構成され、前記ローサイドトランジスタの能力は、前記検出信号のアサートを契機として低下することを特徴とする請求項１に記載の制御回路。
【請求項３】
前記バッファは、
ハイサイドトランジスタと、前記ハイサイドトランジスタと直列に設けられた第１ローサイドトランジスタと、前記第１ローサイドトランジスタと並列な経路に直列に設けられた第４抵抗および第２ローサイドトランジスタと、を含む出力段と、
前記検出信号がアサートされる前、前記演算増幅器の出力信号に応じて前記ハイサイドトランジスタおよび前記第１ローサイドトランジスタを制御し、前記検出信号がアサートされた後、前記ハイサイドトランジスタおよび前記第２ローサイドトランジスタを制御する入力段と、
を含むことを特徴とする請求項２に記載の制御回路。
【請求項４】
前記フィードバック経路は、
前記演算増幅器の出力端子と前記演算増幅器の前記反転入力端子の間に直列に設けられたフィードバックキャパシタおよび第３抵抗と、
を含み、
前記第３抵抗は、前記検出信号がアサートされる前において第１の値となり、前記検出信号のアサートを契機として前記第１の値より大きな第２の値となる可変抵抗であることを特徴とする請求項１に記載の制御回路。
【請求項５】
前記フィードバック経路は、
前記演算増幅器の出力端子と前記演算増幅器の前記反転入力端子の間に直列に設けられたフィードバックキャパシタおよび第３抵抗と、
を含み、
前記フィードバックキャパシタは、その容量値が、前記検出信号がアサートされる前において第１の値となり、前記検出信号のアサートを契機として前記第１の値より大きな第２の値となる可変キャパシタであることを特徴とする請求項２に記載の制御回路。
【請求項６】
同期整流型スイッチングレギュレータのスイッチングトランジスタおよび同期整流用トランジスタを駆動する制御回路であって、
前記スイッチングレギュレータの出力電圧を分圧する第１、第２抵抗と、
その反転入力端子に前記第１、第２抵抗により分圧された電圧が入力され、その非反転入力端子に基準電圧が入力された演算増幅器と、
その入力端子が、前記演算増幅器の出力端子と接続されたバッファと、
前記バッファの出力端子と前記演算増幅器の前記反転入力端子の間に直列に設けられたフィードバックキャパシタおよび第３抵抗と、
前記演算増幅器の出力信号にもとづいて前記スイッチングトランジスタおよび前記同期整流用トランジスタをスイッチングするプリドライバと、
前記スイッチングレギュレータのコイル電流の転流を検出すると、前記同期整流用トランジスタをオフするとともに、軽負荷状態を示す検出信号をアサートする軽負荷検出部と、
を備え、
前記バッファは、その出力段のローサイドトランジスタの能力が切りかえ可能に構成され、前記ローサイドトランジスタの能力は、前記検出信号のアサートを契機として低下することを特徴とする制御回路。
【請求項７】
請求項１から６のいずれかに記載の制御回路を備えることを特徴とするスイッチングレギュレータ。
【請求項８】
請求項７に記載のスイッチングレギュレータを備えることを特徴とする電子機器。
【請求項１】
同期整流型スイッチングレギュレータのスイッチングトランジスタおよび同期整流用トランジスタを駆動する制御回路であって、
前記スイッチングレギュレータの出力電圧を分圧する第１、第２抵抗と、
その反転入力端子に前記第１、第２抵抗により分圧された電圧が入力され、その非反転入力端子に基準電圧が入力された演算増幅器と、
前記演算増幅器にヒステリシスを設定するために、前記演算増幅器の出力端子と前記演算増幅器の反転入力端子の間に設けられたフィードバック経路と、
前記演算増幅器の出力信号にもとづいて前記スイッチングトランジスタおよび前記同期整流用トランジスタをスイッチングするプリドライバと、
前記スイッチングレギュレータのコイル電流の転流を検出すると、前記同期整流用トランジスタをオフするとともに、軽負荷状態を示す検出信号をアサートする軽負荷検出部と、
を備え、
前記フィードバック経路は、その時定数が、第１の値と、前記第１の値より大きな第２の値で切りかえ可能に構成され、前記時定数は、前記検出信号のアサートを契機として、第２の値から第１の値に変更されることを特徴とする制御回路。
【請求項２】
前記フィードバック経路は、
その入力端子が、前記演算増幅器の出力端子と接続されたバッファと、
前記バッファの出力端子と前記演算増幅器の前記反転入力端子の間に直列に設けられたフィードバックキャパシタおよび第３抵抗と、
を含み、
前記バッファは、その出力段のローサイドトランジスタの能力が切りかえ可能に構成され、前記ローサイドトランジスタの能力は、前記検出信号のアサートを契機として低下することを特徴とする請求項１に記載の制御回路。
【請求項３】
前記バッファは、
ハイサイドトランジスタと、前記ハイサイドトランジスタと直列に設けられた第１ローサイドトランジスタと、前記第１ローサイドトランジスタと並列な経路に直列に設けられた第４抵抗および第２ローサイドトランジスタと、を含む出力段と、
前記検出信号がアサートされる前、前記演算増幅器の出力信号に応じて前記ハイサイドトランジスタおよび前記第１ローサイドトランジスタを制御し、前記検出信号がアサートされた後、前記ハイサイドトランジスタおよび前記第２ローサイドトランジスタを制御する入力段と、
を含むことを特徴とする請求項２に記載の制御回路。
【請求項４】
前記フィードバック経路は、
前記演算増幅器の出力端子と前記演算増幅器の前記反転入力端子の間に直列に設けられたフィードバックキャパシタおよび第３抵抗と、
を含み、
前記第３抵抗は、前記検出信号がアサートされる前において第１の値となり、前記検出信号のアサートを契機として前記第１の値より大きな第２の値となる可変抵抗であることを特徴とする請求項１に記載の制御回路。
【請求項５】
前記フィードバック経路は、
前記演算増幅器の出力端子と前記演算増幅器の前記反転入力端子の間に直列に設けられたフィードバックキャパシタおよび第３抵抗と、
を含み、
前記フィードバックキャパシタは、その容量値が、前記検出信号がアサートされる前において第１の値となり、前記検出信号のアサートを契機として前記第１の値より大きな第２の値となる可変キャパシタであることを特徴とする請求項２に記載の制御回路。
【請求項６】
同期整流型スイッチングレギュレータのスイッチングトランジスタおよび同期整流用トランジスタを駆動する制御回路であって、
前記スイッチングレギュレータの出力電圧を分圧する第１、第２抵抗と、
その反転入力端子に前記第１、第２抵抗により分圧された電圧が入力され、その非反転入力端子に基準電圧が入力された演算増幅器と、
その入力端子が、前記演算増幅器の出力端子と接続されたバッファと、
前記バッファの出力端子と前記演算増幅器の前記反転入力端子の間に直列に設けられたフィードバックキャパシタおよび第３抵抗と、
前記演算増幅器の出力信号にもとづいて前記スイッチングトランジスタおよび前記同期整流用トランジスタをスイッチングするプリドライバと、
前記スイッチングレギュレータのコイル電流の転流を検出すると、前記同期整流用トランジスタをオフするとともに、軽負荷状態を示す検出信号をアサートする軽負荷検出部と、
を備え、
前記バッファは、その出力段のローサイドトランジスタの能力が切りかえ可能に構成され、前記ローサイドトランジスタの能力は、前記検出信号のアサートを契機として低下することを特徴とする制御回路。
【請求項７】
請求項１から６のいずれかに記載の制御回路を備えることを特徴とするスイッチングレギュレータ。
【請求項８】
請求項７に記載のスイッチングレギュレータを備えることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−３９８２３（Ｐ２０１２−３９８２３Ａ）
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願番号】特願２０１０−１７９６９８（Ｐ２０１０−１７９６９８）
【出願日】平成２２年８月１０日（２０１０．８．１０）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願日】平成２２年８月１０日（２０１０．８．１０）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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