スイッチングレギュレータ及び電子機器
【課題】チップサイズと消費電流の増加を招くことなく入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧を一定に保つ。
【解決手段】スイッチング時間制御回路３は、スイッチ素子ＳＷ１のオン時間とスイッチ素子ＳＷ２のオン時間との和に対するスイッチ素子ＳＷ１のオン時間の比を検出する。さらに、スイッチング時間制御回路３は、リセット解除タイミングから、検出された比に対応する時間期間Ｔｏｎ１が経過したときにスイッチ素子ＳＷ１のオン期間の終了タイミングを示すスイッチング時間制御信号ＴＯＮを発生し、リセット解除タイミングから時間期間Ｔｏｎ１より長い所定の時間期間Ｔｏｎ２が経過する前にスイッチ素子ＳＷ２がオフされたことを検出したとき、リセット解除タイミングから時間期間Ｔｏｎ２が経過したときにリセット解除タイミングの次のリセットタイミングを表すリセット信号ＲＳＴを発生する。
【解決手段】スイッチング時間制御回路３は、スイッチ素子ＳＷ１のオン時間とスイッチ素子ＳＷ２のオン時間との和に対するスイッチ素子ＳＷ１のオン時間の比を検出する。さらに、スイッチング時間制御回路３は、リセット解除タイミングから、検出された比に対応する時間期間Ｔｏｎ１が経過したときにスイッチ素子ＳＷ１のオン期間の終了タイミングを示すスイッチング時間制御信号ＴＯＮを発生し、リセット解除タイミングから時間期間Ｔｏｎ１より長い所定の時間期間Ｔｏｎ２が経過する前にスイッチ素子ＳＷ２がオフされたことを検出したとき、リセット解除タイミングから時間期間Ｔｏｎ２が経過したときにリセット解除タイミングの次のリセットタイミングを表すリセット信号ＲＳＴを発生する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵ（Central Processing Circuit）などの負荷回路に高精度な電圧を供給するためのスイッチングレギュレータと、当該スイッチングレギュレータを備えた電子機器とに関する。
【背景技術】
【０００２】
近年、携帯機器には多様なアプリケーションソフトウェアが搭載されるようになってきており、外付け部品の小型化とともに大電流出力及び低電圧出力に対応可能な電源回路が要求されている。また、携帯機器の一次側電源として使用されるリチウムイオンバッテリの放電特性が改善されることで、電源回路に入力される電圧の範囲が広くなっている。さらに、電源回路の出力端子に接続されるＣＰＵなどの負荷回路の動作状態に応じて電源回路の設定電圧を変化させることで、ＣＰＵの動作スピード及び消費電力を最適化する技術が一般的となっている。このため、入力電圧及び出力電流が変化しても出力電圧を一定に保つことができる電源回路が要求されている。
【０００３】
例えば、特許文献１には、出力負荷電流が変動しても出力電圧特性の低下を避けることを目的とする従来技術に係る電源装置が記載されている（特許文献１の図７及び図８参照。）。また、特許文献２には、スイッチング周波数を安定化することを目的とする従来技術に係るＤＣ−ＤＣコンバータが記載されている。さらに、特許文献３には、機器の小型化を図ることを目的とするスイッチングレギュレータが記載されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図６は、第１の従来例に係るスイッチングレギュレータ１Ｐの構成を示す回路図である。スイッチングレギュレータ１Ｐは、オン時間固定かつリップル検出方式のスイッチングレギュレータの一例である。また、図７は、図６のスイッチング時間制御回路３Ｐの構成を示す回路図であり、図８は、図６のスイッチングレギュレータ１Ｐの動作を示すタイミングチャートである。
【０００５】
図６において、スイッチングレギュレータ１Ｐは、スイッチ素子制御回路２と、コンパレータ６と、スイッチング時間制御回路３Ｐと、入力電圧ＶＩＮが印加される入力端子ＴＩと、出力端子ＬＸと、入力端子ＴＩと出力端子ＬＸとの間に接続されたスイッチ素子ＳＷ１と、出力端子ＬＸと接地との間に接続されたスイッチ素子ＳＷ２と、抵抗値Ｒｆ１を有する分圧抵抗８と抵抗値Ｒｆ２を有する分圧抵抗９とを備えた分圧回路７と、フィードバック端子ＴＦとを備えて構成される。また、スイッチ制御回路２は、ＲＳフリップフロップ２２と、制御信号発生回路２３とを備えて構成される。さらに、図７において、スイッチング時間制御回路３Ｐは、入力端子ＴＩに接続された一端を有し所定の基準電流Ｉｃを出力する基準電流源５１と、基準電流源５１と接地との間に接続され容量Ｃｃを有するコンデンサ５２と、コンデンサ５２に並列に接続されたスイッチ素子ＳＷ５と、所定の基準電圧ＶＲを出力する電圧源５４と、コンパレータ５３とを備えて構成される。
【０００６】
図６において、出力端子ＬＸからの出力電圧は、インダクタンスＬを有するインダクタ１２と、容量Ｃｏｕｔを有する出力コンデンサ１４とを備えて構成される高周波除去及び平滑用ローパスフィルタを介して、例えばＣＰＵである負荷回路１０に出力される。なお、抵抗１３は出力コンデンサ１４の直列等価寄生抵抗であって、抵抗値Ｒｅｓｒを有する。上述したローパスフィルタからの出力電圧ＶＯＵＴは、フィードバック端子ＴＦを介してスイッチングレギュレータ１Ｐに入力され、分圧回路７により分圧される。そして、分圧後のフィードバック電圧ＶＦは、コンパレータ６の反転入力端子に出力される。コンパレータ６は、フィードバック電圧ＶＦを、非反転入力端子に電圧源１１から入力される所定の基準電圧ＶＲＥＦと比較し、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより大きいときはローレベルのスイッチング時間制御信号ＣＭＰＯ−ＰをＲＳフリップフロップ２２のセット端子Ｓに出力する一方、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより小さいときはハイレベルのスイッチング時間制御信号ＣＭＰＯ−ＰをＲＳフリップフロップ２２のセット端子Ｓに出力する。ここで、スイッチング時間制御信号ＣＭＰＯ−Ｐは、スイッチ素子ＳＷ２のオン期間の終了タイミングを示す。
【０００７】
また、図７を参照して詳細後述するように、スイッチング時間制御回路３Ｐはスイッチ素子ＳＷ１のオン期間の終了タイミングを示すスイッチング時間制御信号ＴＯＮ−Ｐを発生して、ＲＳフリップフロップ２２のリセット端子Ｒに出力する。さらに、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴは、制御信号発生回路２３に出力される。制御信号発生回路２３は、出力信号ＰＳＥＴの立ち下がりタイミングでスイッチ素子ＳＷ１のオン期間を終了し、出力信号ＰＳＥＴの立ち上がりタイミングでスイッチ素子ＳＷ２のオン期間を終了し、かつスイッチ素子ＳＷ１とＳＷ２とが相補的にオンするように、スイッチ素子ＳＷ１をオンオフ制御するためのスイッチ素子制御信号ＰＤＲＶと、スイッチ素子ＳＷ２をオンオフ制御するためのスイッチ素子制御信号ＮＤＲＶとを発生して、スイッチ素子ＳＷ１及びＳＷ２の各ゲートにそれぞれ出力する。さらに、制御信号発生回路２３は、スイッチ素子制御信号ＰＤＲＶと同期した出力信号ＴＣＨＧＢ１を発生してスイッチング時間制御回路３Ｐに出力する。なお、本従来技術において、スイッチ素子ＳＷ１はローレベルのスイッチ素子制御信号ＰＤＲＶに応答してオンする一方、ハイレベルのスイッチ素子制御信号ＰＤＲＶに応答してオフする。また、スイッチ素子ＳＷ２はハイレベルのスイッチ素子制御信号ＮＤＲＶに応答してオンする一方、ローレベルのスイッチ素子制御信号ＮＤＲＶに応答してオフする。さらに、スイッチ素子ＳＷ１がオフするタイミングにおいてスイッチ素子ＳＷ２がオンし、スイッチ素子ＳＷ２がオフするタイミングにおいてスイッチ素子ＳＷ１がオンするように制御される。
【０００８】
図７において、電圧源５４は所定の基準電圧ＶＲを発生してコンパレータ５３の反転入力端子に出力する。また、基準電流源５１とコンデンサ５２との間の接続点の電圧ＶＣはコンパレータ５３の非反転入力端子に出力される。また、出力信号ＴＣＨＧＢ１はスイッチ素子ＳＷ５のゲートに出力される。このため、スイッチ素子ＳＷ５は、出力信号ＴＣＨＧＢ１に応答して、スイッチ素子ＳＷ１のオン期間においてオフする一方、スイッチ素子ＳＷ１のオフ期間においてオンする。また、コンパレータ５３は、電圧ＶＣを基準電圧ＶＲと比較し、電圧ＶＣが基準電圧ＶＲより大きいときはハイレベルのスイッチング時間制御信号ＴＯＮ−Ｐを発生する一方、電圧ＶＣが基準電圧ＶＲより小さいときはローレベルのスイッチング時間制御信号ＴＯＮ−Ｐを発生する。
【０００９】
図６において、フィードバック電圧ＶＦが基準電圧ＶＲＥＦよりも小さくなると、コンパレータ６からのスイッチング時間制御信号ＣＭＰＯ−Ｐの電圧レベルはハイレベルになる。これに応答して、ＲＳフリップフロップ２２はセットされ、ＲＳフリップフロップ２２の出力信号ＰＳＥＴの電圧レベルはハイレベルになる。そして、制御信号発生回路２３は、スイッチ素子ＳＷ１をオンしかつスイッチ素子ＳＷ２をオフするように、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを発生する。これに応答して、スイッチ素子ＳＷ１はオンする一方、スイッチ素子ＳＷ２はオフし、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの電圧差によりインダクタ１２にエネルギーが蓄積される。これに伴って、インダクタ１２のインダクタ電流が増加し、出力コンデンサ１４とその直列等価寄生抵抗１３とによって、出力電圧ＶＯＵＴが上昇する。
【００１０】
次に、スイッチ素子ＳＷ１のオン期間が詳細後述する所定の時間だけ継続すると、スイッチング時間制御信号ＴＯＮ−Ｐの電圧レベルがローレベルからハイレベルに切り替わる。これに応答して、ＲＳフリップフロップ２２はリセットされ、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはローレベルになる。そして、制御信号発生回路２３は、スイッチ素子ＳＷ１をオフしかつスイッチ素子ＳＷ２をオンするように、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを発生する。これに応答して、スイッチ素子ＳＷ１はオフする一方、スイッチ素子ＳＷ２はオンし、接地電圧と出力電圧ＶＯＵＴとの電圧差によりインダクタ１２のエネルギーは放出される。これに伴って、インダクタ１２のインダクタ電流が減少し、出力コンデンサ１４とその直列等価寄生抵抗１３とによって、出力電圧ＶＯＵＴが低下する。
【００１１】
ここで、スイッチ素子ＳＷ１のオン時間（オン期間の期間長である。）は次のように決められる。図７において、ローレベルのスイッチ素子制御信号ＰＤＲＶに応答してスイッチ素子ＳＷ１がオンしている間、スイッチ素子制御信号ＰＤＲＶに同期した出力信号ＴＣＨＧＢ１に応答してスイッチ素子ＳＷ５はオフし、コンデンサ５２は基準電流Ｉｃで充電される。充電されたコンデンサ５２の両端の電圧ＶＣはコンパレータ５３で基準電圧ＶＲと比較され、コンパレータ５３は、電圧ＶＣが基準電圧ＶＲよりも大きいときはハイレベルのスイッチング時間制御信号ＴＯＮ−Ｐを出力し、電圧ＶＣが基準電圧ＶＲよりも小さいときはローレベルのスイッチング時間制御信号ＴＯＮ−Ｐを出力する。また、スイッチ素子ＳＷ１がオフしかつスイッチ素子ＳＷ２がオンしている期間において、制御信号発生回路２３からのハイレベルの出力信号ＴＣＨＧＢ１に応答してスイッチ素子ＳＷ５がオンし、コンデンサ５２に充電された電荷は全て放電される。このとき、スイッチ素子ＳＷ１のオン時間ｔｏｎ１は次式（１）で示される。
【００１２】
なお、当該明細書において、数式がイメージ入力された墨付き括弧の数番号と、数式が文字入力された大括弧の数式番号とを混在して用いており、また、当該明細書での一連の数式番号として「式（１）」の形式を用いて数式番号を式の最後部に付与して（付与していない数式も存在する）用いることとする。
【００１３】
【数１】
【００１４】
以上説明したように、図６のスイッチングレギュレータ１Ｐにおいて、スイッチング時間制御信号ＴＯＮ−Ｐに応答してスイッチ素子ＳＷ１のオン時間ｔｏｎ１が決まり、フィードバック電圧ＶＦと基準電圧ＶＲＥＦとの比較結果を示すコンパレータ６からのスイッチング時間制御信号ＣＭＰＯ−Ｐに応答してスイッチ素子ＳＷ１のオフ時間ｔｏｆｆ１（スイッチ素子ＳＷ１のオフ期間の期間長であり、スイッチ素子ＳＷ２のオン期間の期間長に等しい。）が決まる。以上説明したようにスイッチ素子ＳＷ１とＳＷ２とがオンオフを繰り返すことにより、出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａが一定になるように制御される。
【００１５】
しかしながら、図６の回路構成の場合、オン時間ｔｏｎ１が式（１）で表される固定値であるため、スイッチ素子ＳＷ１がオンのときのインダクタ１２の磁束の増加分Δφｏｎと、スイッチ素子ＳＷ２がオンのときのインダクタ１２の磁束の減少分Δφｏｆｆは、スイッチ素子ＳＷ１とＳＷ２との各オン抵抗Ｒｏｎと、インダクタ１２のインダクタ電流ＩＬとを用いて次式で表される。
【００１６】
【数２】
【数３】
【００１７】
さらに、Δφｏｎ＝Δφｏｆｆであるので、スイッチング周期ｔｓｗ（＝ｔｏｎ１＋ｔｏｆｆ１）は次式で表される。
【００１８】
【数４】
【００１９】
従って、スイッチング周波数ｆｓｗは次式で表される。
【００２０】
【数５】
【００２１】
式（３）からわかるように、入力電圧ＶＩＮ、出力電圧ＶＯＵＴ、インダクタ電流ＩＬ（すなわち、負荷回路１０への出力電流Ｉｏｕｔ）が変化すると、スイッチング周波数ｆｓｗのばらつきが大きくなる。さらに、出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａが変化して一定にならず、出力電圧精度が劣化する。
【００２２】
例えば、図８に示すように、出力電流ＩＯＵＴがＩ１のときスイッチング周期ｔｓｗは周期ｔｓｗ１であるが、出力電流ＩＯＵＴがＩ２に増加したときのスイッチング周期ｔｓｗ２は、Ｉ１＜Ｉ２と式（２）からｔｓｗ１＞ｔｓｗ２となる。すなわち、出力電流ＩＯＵＴがＩ１のとき及びＩ２のときの各スイッチング周波数ｆｓｗ１及びｆｓｗ２の大小関係は、ｆｓｗ１＜ｆｓｗ２となる。さらに図８からわかるように、出力電流ＩＯＵＴがＩ１からＩ２に増加すると出力電圧ＶＯＵＴ（フィードバック電圧ＶＦに対応する。）の時間平均値ＶＯＵＴａは低下してしまう。同様に、式（２）及び式（３）から、入力電圧ＶＩＮ又は出力電流Ｉｏｕｔ（インダクタ電流ＩＬに対応する。）が変化してもスイッチング周波数ｆｓｗと出力電圧ＶＯＵＴが変化してしまうことがわかる。
【００２３】
特許文献１には、入力電圧、出力電圧、及び出力電流の影響を低減して出力電圧とスイッチング周波数の精度を向上することを目的とする第２の従来例に係る電源装置を開示している（特許文献１の図７及び図８参照。）。第２の従来例に係る電源装置は、入力電圧、出力電圧、及び出力電流に基づいて各スイッチ素子を制御することにより、出力電圧特性を向上させる。
【００２４】
図９は、特許文献１の図７記載の第２の従来例に係る電源回路１０００の構成を示す回路図であり、図１０は、図９のｔｏｎジェネレータ１０２の構成を示す回路図である。第２の従来例に係る電源回路１０００の構成については、特許文献１に詳述されている。図９に示すように、電源回路１０００は出力電流Ｉｏをフィードバックするための電流検出回路１０８を備える。さらに、図１０に示すように、ｔｏｎジェネレータ１０２は、入力電圧ＶＩＮをフィードバックするための抵抗網と、オペアンプ１２１及び１２７と、出力電圧Ｖｏをフィードバックするための抵抗網と、出力電圧Ｖｏに対応する電圧と出力電流Ｉｏに対応する電圧Ｖｓとを加算するための加算器１２８とを備えて構成されるため、チップサイズと消費電流の増加を招く。このため、電源回路１０００は、特に小型、低消費電流を求められる携帯機器用の電源回路には適切ではない。
【００２５】
また、電源装置１０００のスイッチング周波数ｆｓｗは、例えば以下のように導出される。図９において、ドライブロジック回路１０４からの制御信号ＤＲＶＬの電圧レベルがハイレベルからローレベルに切り替わったタイミングから経過時間Ｔが経過したとき、図１０のコンパレータ１２７の非反転入力端子に入力される電圧ＶＣＴと、反転入力端子に入力される電圧Ｖｔｒｅｆとは、ｐＭＯＳトランジスタ１２３に流れる電流Ｉ２１と、コンデンサ１２５の容量Ｃ２５と、抵抗値Ｒ５１及びＲ５２とを用いて、次式で表される。
【００２６】
［数１］
ＶＣＴ＝（Ｉ２１×Ｔ）／Ｃ２５
［数２］
Ｖｔｒｅｆ＝Ｖｓ＋Ｖｏ×Ｒ５２／（Ｒ５１＋Ｒ５２）
【００２７】
さらに、電圧ＶＣＴと電圧Ｖｔｒｅｆとが等しくなるときの経過時間Ｔがトランジスタ１５１のオン期間の期間長Ｔｏｎであるので、次式が成り立つ。
【００２８】
［数３］
（Ｉ２１×Ｔｏｎ）／Ｃ２５＝Ｖｓ＋Ｖｏ×Ｒ５２／（Ｒ５１＋Ｒ５２） （４）
【００２９】
ｐＭＯＳトランジスタ２２及び２３が同一の導電型のトランジスタであり、そのサイズ比がｋ１であると仮定すると、電流Ｉ２１は、抵抗値Ｒｔ、Ｒ３１及びＲ３２とを用いて次式で表される。
【００３０】
［数４］
Ｉ２１＝ＶＩＮ×Ｒ３２／（Ｒ３１＋Ｒ３２）／Ｒｔ×ｋ１
【００３１】
ここで、定数ｋ２を以下のように定義する。
【００３２】
［数５］
ｋ２＝Ｒ３２／（Ｒ３１＋Ｒ３２）／Ｒｔ×ｋ１／Ｃ２５
【００３３】
従って、式（４）は定数ｋ２を用いて次式のように変形される。
【００３４】
［数６］
Ｔｏｎ×ＶＩＮ×ｋ２＝Ｖｓ＋Ｖｏ×Ｒ５２／（Ｒ５１＋Ｒ５２） （５）
【００３５】
次に、図９において、電流検出回路１０２から出力される電圧Ｖｓは、一般にトランジスタ１５１のオン抵抗Ｒｏｎｎ１と、トランジスタ１５１に流れる電流ＩＬＸとにより発生するトランジスタ１５１の両端電圧ＩＬＸ×Ｒｏｎｎ１に所定の回路定数ｋ３を乗算した電圧に対応するので、次式で表される。
【００３６】
［数７］
Ｖｓ＝Ｒｏｎｎ１×ＩＬＸ×ｋ３
【００３７】
従って、Ｒ５２／（Ｒ５１＋Ｒ５２）＝ｋ４と定義すると、式（５）は次式のように変形される。
【００３８】
［数８］
Ｔｏｎ×ＶＩＮ×ｋ２＝Ｒｏｎｎ１×ＩＬＸ×ｋ３＋Ｖｏ×ｋ４
【００３９】
従って、トランジスタ１５１のオン期間の期間長Ｔｏｎは次式で表される。
【００４０】
［数９］
Ｔｏｎ＝（Ｒｏｎｎ１×ＩＬＸ×ｋ３＋Ｖｏ×ｋ４）／（ＶＩＮ×ｋ２）
【００４１】
さらに、デューティ比Ｄｕｔｙは図９のトランジスタ１５２のオン抵抗Ｒｏｎｎ２を用いて次式で表される。
【００４２】
［数１０］
Ｄｕｔｙ＝（Ｖｏ＋ＩＬＸ×Ｒｏｎｎ２）／（Ｖｉｎ−ＩＬＸ×Ｒｏｎｎ１）
従って、スイッチング周波数ｆｓｗは次式で表される。
【００４３】
［数１１］
ｆｓｗ＝Ｄｕｔｙ／Ｔｏｎ
＝（Ｖｏ＋ＩＬＸ×Ｒｏｎｎ２）／（ＶＩＮ−ＩＬＸ×Ｒｏｎｎ１）
／（（Ｒｏｎｎ１×ＩＬＸ×ｋ３＋Ｖｏ×ｋ４）／（ＶＩＮ×ｋ２））
【００４４】
ここで、Ｒｏｎｎ１＝Ｒｏｎｎ２×ｋ４／ｋ３＝ｋかつｋ２＝ｋ４となるように回路定数を設定すれば、上式の右辺から出力電圧Ｖｏの項を消去できて、スイッチング周波数ｆｓｗは以下のように表される。
【００４５】
［数１２］
ｆｓｗ＝ＶＩＮ／（ＶＩＮ−ＩＬＸ×ｋ） （６）
【００４６】
式（６）の定数ｋは、図９の電流検出回路１０８及びｔｏｎジェネレータ１０２を構成する各素子の素子値により決定される。すなわち、スイッチング周波数ｆｓｗには入力電圧ＶＩＮとインダクタ電流ＩＬＸの項が残り、スイッチング周波数の入力電圧ＶＩＮと出力電流への依存性を完全には排除できない。特に、負荷がＣＰＵの場合は、連続的に負荷電流（すなわち、出力電流である。）が急峻に変動するため、そのたびにスイッチング周波数が変化すると広い帯域のスイッチングノイズを発生してしまい、周辺機器への影響が極めて重大な問題となる。
【００４７】
以上詳述したように、従来技術によれば、チップサイズ及び消費電流を増加させることなく、入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧を一定に保つことはできなかった。
【００４８】
本発明の目的は以上の問題点を解決し、従来技術に比較してチップサイズ及び消費電流を増加させることなく、入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧を一定に保ち、ＣＰＵなどの負荷回路に高精度な電圧を供給できるスイッチングレギュレータと、当該スイッチングレギュレータを備えた電子機器とを提供することにある。
【課題を解決するための手段】
【００４９】
本発明に係るスイッチングレギュレータ及び電子機器は、入力端子を介して入力された入力電圧を所定の出力電圧に変換し、出力端子を介して出力するスイッチングレギュレータにおいて、
上記入力端子と上記出力端子との間に接続された第１のスイッチ素子と、
上記出力端子と接地との間に接続された第２のスイッチ素子と、
上記第１のスイッチ素子のオン時間と上記第２のスイッチ素子のオン時間との和に対する上記第１のスイッチ素子のオン時間の比に対応する第１の時間期間が経過したときに、上記第１のスイッチ素子のオン期間の終了タイミングを示す第１のスイッチング時間制御信号を発生して出力するスイッチング時間制御回路と、
上記出力電圧に対応するフィードバック電圧を所定の第１の基準電圧と比較し、上記フィードバック電圧が上記第１の基準電圧より小さいとき、上記第２のスイッチ素子のオン期間の終了タイミングを示す第２のスイッチング時間制御信号を発生して出力する第１のコンパレータと、
上記第１のスイッチング時間制御信号に応答して上記第１のスイッチ素子をオフして上記第２のスイッチ素子をオンし、上記第２のスイッチング時間制御信号に応答して上記第２のスイッチ素子をオフして上記第１のスイッチ素子をオンするスイッチ素子制御回路とを備え、
上記第１の時間期間と、上記第１の時間期間より長い所定の第２の時間期間とは、それぞれリセット解除タイミングを起点として開始し、
上記スイッチング時間制御回路は、上記リセット解除タイミングから上記第２の時間期間が経過したときにリセット信号を発生することを特徴とする。
【発明の効果】
【００５０】
本発明に係るスイッチングレギュレータ及び電子機器によれば、第１のスイッチ素子のオン時間と第２のスイッチ素子のオン時間との和に対する第１のスイッチ素子のオン時間の比に対応する第１の時間期間が経過したときに、第１のスイッチ素子のオン期間の終了タイミングを示す第１のスイッチング時間制御信号を発生して出力するスイッチング時間制御回路を備えて構成される。ここで、第１の時間期間と、第１の時間期間より長い所定の第２の時間期間とは、それぞれリセット解除タイミングを起点として開始し、スイッチング時間制御回路は、リセット解除タイミングから第２の時間期間が経過したときにリセット信号を発生する。従って、チップサイズと消費電流の増加を招くことなく入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧を一定に保つことができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態に係るスイッチングレギュレータ１を備えた電子機器１００の構成を示す回路図である。
【図２】図１のスイッチング時間制御回路３の構成を示す回路図である。
【図３】図１のスイッチングレギュレータ１の動作を示すタイミングチャートである。
【図４】本発明の第２の実施形態に係るスイッチング時間制御回路３Ａの構成を示す回路図である。
【図５】本発明の第３の実施形態に係るスイッチング時間制御回路３Ｂの構成を示す回路図である。
【図６】第１の従来例に係るスイッチングレギュレータ１Ｐの構成を示す回路図である。
【図７】図６のスイッチング時間制御回路３Ｐの構成を示す回路図である。
【図８】図６のスイッチングレギュレータ１Ｐの動作を示すタイミングチャートである。
【図９】特許文献１の図７記載の第２の従来例に係る電源回路１０００の構成を示す回路図である。
【図１０】図９のｔｏｎジェネレータ１０２の構成を示す回路図である。
【発明を実施するための形態】
【００５２】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００５３】
第１の実施形態．
図１は、本発明の第１の実施形態に係るスイッチングレギュレータ１を備えた電子機器１００の構成を示す回路図であり、図２は、図１のスイッチング時間制御回路３の構成を示す回路図である。また、図３は、図１のスイッチングレギュレータ１の動作を示すタイミングチャートである。
【００５４】
本実施形態に係るスイッチングレギュレータ１は、例えばパーソナルコンピュータなどの電子機器１００に搭載され、当該電子機器１００のＣＰＵなどの負荷回路１０に直流電圧を供給するために用いられる。図１において、スイッチングレギュレータ１は、スイッチ素子制御回路２と、スイッチング時間制御回路３と、コンパレータ６と、スイッチ素子ＳＷ１及びＳＷ２と、抵抗値Ｒｆ１を有する分圧抵抗８と抵抗値Ｒｆ２を有する分圧抵抗９とを備えた分圧回路７と、入力電圧ＶＩＮが入力される入力端子ＴＩと、出力端子ＬＸと、フィードバック端子ＴＦとを備えて構成される。また、スイッチ制御回路２は、ＲＳフリップフロップ２２と、制御信号発生回路２３とを備えて構成される。さらに、スイッチング時間制御回路３は、オンデューティ検出回路４と、オン期間制御回路５とを備えて構成される。また、電子機器１００は、インダクタンスＬを有するインダクタ１２と、容量Ｃｏｕｔを有する出力コンデンサ１４とを備えて構成される高周波除去及び平滑用ローパスフィルタと、スイッチングレギュレータ１とを備えて構成される。
【００５５】
また、図２において、オンデューティ検出回路４は、スイッチ素子ＳＷ３及びＳＷ４と、所定の基準電圧ＶＲＴ１を出力する基準電圧源４４と、抵抗値Ｒｉを有する積分抵抗４２と、容量Ｃｉを有するコンデンサ４３とを備えて構成される。また、図２において、オン期間制御回路５は、スイッチング時間制御信号発生回路５０１と、リセット回路５０２とを備えて校正される。ここで、スイッチング時間制御信号発生回路５０１は、所定の基準電流Ｉｃを出力する基準電流源５１と、容量Ｃｃを有するコンデンサ５２と、スイッチ素子ＳＷ５と、コンパレータ５３と、インバータ５８と、アンドゲート５９とを備えて構成される。なお、コンパレータ５３と、インバータ５８と、アンドゲート５９とは、コンパレータ回路５３０を構成する。さらに、リセット回路５０２は、所定の基準電圧ＶＲＴ２を出力する基準電圧源５５と、コンパレータ５６と、ラッチ回路５７とを備えて構成される。さらに、ラッチ回路５７は、ノアゲート５７１及び５７２と、インバータ５７３とを備えて構成される。
【００５６】
詳細後述するように、本実施形態に係るスイッチングレギュレータ１は、入力端子ＴＩを介して入力された入力電圧ＶＩＮを所定の出力電圧に変換し、出力端子ＬＸを介して出力するスイッチングレギュレータ１において、
（ａ）入力端子ＴＩと出力端子ＬＸとの間に接続されたスイッチ素子ＳＷ１と、
（ｂ）出力端子ＬＸと接地との間に接続されたスイッチ素子ＳＷ２と、
（ｃ）スイッチ素子ＳＷ１のオン時間ｔｏｎ１とスイッチ素子ＳＷ２のオン時間ｔｏｎ２との和に対するスイッチ素子ＳＷ１のオン時間ｔｏｎ１の比に対応する時間期間Ｔｏｎ１が経過したときに、スイッチ素子ＳＷ１のオン期間の終了タイミングを示すスイッチング時間制御信号ＴＯＮを発生して出力するスイッチング時間制御回路３と、
（ｄ）出力電圧に対応するフィードバック電圧ＶＦを所定の基準電圧ＶＲＥＦと比較し、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより小さいとき、スイッチ素子ＳＷ２のオン期間の終了タイミングを示すスイッチング時間制御信号ＣＭＰＯを発生して出力するコンパレータ６と、
（ｅ）スイッチング時間制御信号ＴＯＮに応答してスイッチ素子ＳＷ１をオフしてスイッチ素子ＳＷ２をオンし、スイッチング時間制御信号ＣＭＰＯに応答してスイッチ素子ＳＷ２をオフしてスイッチ素子ＳＷ１をオンするスイッチ素子制御回路２とを備えて構成され、時間期間Ｔｏｎ１と、時間期間Ｔｏｎ１より長い所定の時間期間Ｔｏｎ２とは、それぞれリセット解除タイミングを起点として開始し、スイッチング時間制御回路３は、リセット解除タイミングから時間期間Ｔｏｎ２が経過したときにリセット信号を発生する。
【００５７】
ここで、スイッチング時間制御回路３は、リセット解除タイミング（例えば、図３の第１のリセット解除タイミングｔ１１である。）から時間期間Ｔｏｎ１が経過したときにスイッチング時間制御信号ＴＯＮを発生する（例えば、図３のタイミングｔ１２参照。）。さらに、スイッチング時間制御回路３は、リセット解除タイミングを起点として、時間期間Ｔｏｎ１より長い時間期間Ｔｏｎ２が経過したとき、ハイレベルのリセット信号ＲＳＴ（リセット信号）を発生する。
【００５８】
また、スイッチング時間制御回路３は、リセット解除タイミング（例えば、図３の第１のリセット解除タイミングｔ１１及びｔ３０である。）から時間期間Ｔｏｎ２が経過して（図３のリセットタイミングｔ１３及びｔ３１参照。）、かつスイッチ素子ＳＷ２がオフされたことを検出したとき、当該検出したタイミングにおいて、第２のリセット解除タイミング（例えば、図３のリセット解除タイミングｔ１４及びｔ３２である。）を表すローレベルのリセット信号ＲＳＴ（リセット解除信号）を発生することを特徴としている。また、リセット解除タイミング（例えば、図３のｔ２１である。）から時間期間Ｔｏｎ１より長い所定の時間期間Ｔｏｎ２が経過する前にスイッチ素子ＳＷ２がオフされた（例えば、図３のタイミングｔ２２である。）ことを検出したとき、リセット信号（ハイレベルのリセット信号ＲＳＴ）を発生せず、これによりスイッチ素子ＳＷ１をオンする（図３のタイミングｔ２２。）ことを特徴としている。その後、リセット解除タイミング（例えば、図３のリセット解除タイミングｔ２１である。）から時間期間Ｔｏｎ２が経過したときに、スイッチング時間制御回路３はリセット解除タイミング（例えば、図３のリセット解除タイミングｔ２１である。）の次のリセットタイミング（例えば、図３のリセットタイミングｔ２３である。）を表すハイレベルリセット信号ＲＳＴを、スイッチ素子ＳＷ１及びＳＷ２を切り替えることなしに、発生することを特徴としている。
【００５９】
さらに、スイッチング時間制御回路３は、上述した比を表す検出電圧Ｖｏｎ１を出力するオンデューティ検出回路４と、検出電圧Ｖｏｎ１及びリセット信号ＲＳＴに基づいてスイッチング時間制御信号ＴＯＮを発生するスイッチング時間制御信号発生回路５０１と、リセット信号ＲＳＴを発生するリセット回路５０２とを備えて構成される。また、オンデューティ検出回路４は、所定の基準電圧ＶＲＴ１を発生する基準電圧源４４と、基準電圧源４４に接続された一端を有し、スイッチ素子ＳＷ１と連動してオンオフするように制御されるスイッチ素子ＳＷ３と、スイッチ素子ＳＷ３の他端と接地との間に接続され、スイッチ素子ＳＷ２と連動してオンオフするように制御される第４のスイッチ素子ＳＷ４と、スイッチ素子ＳＷ３と第４のスイッチ素子ＳＷ４との間の接続点Ｃ１に接続された一端を有する積分用抵抗素子４２と、積分用抵抗素子４２の他端と接地との間に接続されたコンデンサ４３とを備えて構成される。ここで、オンデューティ検出回路４は、コンデンサ４３の両端電圧を検出電圧Ｖｏｎ１として出力する。また、スイッチング時間制御信号発生回路５０１は、所定の基準電流Ｉｃを出力する基準電流源５１と、基準電流源５１と接地との間に接続されたコンデンサ５２と、コンデンサ５２に並列に接続され、リセット信号ＲＳＴの電圧レベルがハイレベルからローレベルになる各リセット解除タイミングにおいてオンからオフに切り換えられるとともに、リセット信号ＲＳＴの電圧レベルがローレベルからハイレベルになる各リセットタイミングにおいてオフからオンに切り換えられるスイッチ素子ＳＷ５と、検出電圧Ｖｏｎ１をコンデンサ５２の両端電圧ＶＣと比較し、コンデンサ５２の両端電圧ＶＣが検出電圧Ｖｏｎ１を超えたとき、スイッチング時間制御信号ＴＯＮを発生するコンパレータ回路５３０とを備えたことを特徴としている。
【００６０】
またさらに、リセット回路５０２は、基準電圧ＶＲＴ１以上の所定の基準電圧ＶＲＴ２を発生する基準電圧源５５と、スイッチング時間制御回路３のコンデンサ５２の両端電圧ＶＣを基準電圧ＶＲＴ２（第３の基準電圧）と比較し、当該比較結果を表す出力信号ＴＦを発生するコンパレータ５６と、コンパレータ５６からの出力信号ＴＦに基づいて、リセット解除タイミングから時間期間Ｔｏｎ２が経過したことを検出したときにリセットタイミングを表すハイレベルのリセット信号ＲＳＴを発生するとともに、スイッチ素子制御回路２からのスイッチ素子ＳＷ２がオフされたタイミングを表す所定の信号ＰＳＥＴに基づいて、スイッチ素子ＳＷ２がオフされたこと又はオフされていることを検出して（すなわち、信号ＰＳＥＴの電圧レベルがローレベルからハイレベルに切り替わったこと又はハイレベルであることを検出して）、リセット解除タイミングを表すローレベルのリセット信号ＲＳＴ（リセット解除信号）を発生するラッチ回路５７とを備えたことを特徴としている。より詳しくは、コンパレータ５６は、スイッチング時間制御信号発生回路５０１のコンデンサ５２の両端電圧ＶＣが基準電圧ＶＲＴ２より大きいときはハイレベルの出力信号ＴＦを発生する一方、両端電圧ＶＣが基準電圧ＶＲＴ２より小さいときはローレベルの出力信号ＴＦを発生する。
【００６１】
また、ラッチ回路５７は、スイッチ素子制御回路２からの所定の信号ＰＳＥＴの状態にかかわらず、コンパレータ５６からの出力信号ＴＦの電圧レベルがローレベルからハイレベルになって、各リセット解除タイミングから時間期間Ｔｏｎ２が経過したことを検出したとき、リセット信号の電圧レベルをローレベルからハイレベルにしてリセットタイミングを示すハイレベルのリセット信号ＲＳＴをスイッチ素子ＳＷ５に出力して、スイッチ素子ＳＷ５をオフからオンに切り替える。さらに、ラッチ回路５７は、コンパレータ５６からの出力信号ＴＦの電圧レベルがローレベルであり、かつスイッチ素子ＳＷ２がオフされて所定の信号ＰＳＥＴの電圧レベルがローレベルからハイレベルになるときに、リセット信号ＲＳＴの電圧レベルをハイレベルからローレベルにして、リセット解除タイミングを表すローレベルのリセット信号ＲＳＴ（リセット解除信号）をスイッチ素子ＳＷ５に出力して、スイッチ素子ＳＷ５をオンからオフに切り替える。またさらに、ラッチ回路５７は、スイッチ素子ＳＷ２がオフされて所定の信号ＰＳＥＴの電圧レベルがハイレベルであり、かつコンパレータ５６からの出力信号ＴＦの電圧レベルがハイレベルからローレベルになるときに、リセット信号ＲＳＴの電圧レベルをハイレベルからローレベルにして、リセット解除タイミングを表すローレベルのリセット信号ＲＳＴ（リセット解除信号）をスイッチ素子ＳＷ５に出力して、スイッチ素子ＳＷ５をオンからオフに切り替える。
【００６２】
図１において、スイッチ素子ＳＷ１は入力端子ＴＩと出力端子ＬＸとの間に接続され、スイッチ素子ＳＷ２は出力端子ＬＸと接地との間に接続される。出力端子ＬＸからの出力電圧は、インダクタンスＬを有するインダクタ１２と、容量Ｃｏｕｔを有する出力コンデンサ１４とを備えて構成される高周波除去及び平滑用ローパスフィルタを介して、例えばＣＰＵである負荷回路１０に出力される。なお、抵抗１３は出力コンデンサ１４の直列等価寄生抵抗であって、抵抗値Ｒｅｓｒを有する。上述したローパスフィルタからの出力電圧ＶＯＵＴは、フィードバック端子ＴＦを介してスイッチングレギュレータ１に入力され、分圧回路７により分圧される。そして、出力電圧ＶＯＵＴに比例する分圧後のフィードバック電圧ＶＦは、コンパレータ６の反転入力端子に出力される。コンパレータ６は、フィードバック電圧ＶＦを、電圧源１１から非反転入力端子に入力される所定の基準電圧ＶＲＥＦと比較し、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより大きいときはローレベルのスイッチング時間制御信号ＣＭＰＯをＲＳフリップフロップ２２のセット端子Ｓに出力する一方、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより小さいときはハイレベルのスイッチング時間制御信号ＣＭＰＯをＲＳフリップフロップ２２のセット端子Ｓに出力する。ここで、コンパレータ６からのスイッチング時間制御信号ＣＭＰＯは、スイッチ素子ＳＷ２のオン期間の終了タイミングを示す。
【００６３】
また、図２を参照して詳細後述するように、スイッチング時間制御回路３は、スイッチ素子ＳＷ１のオン期間の終了タイミングを示すスイッチング時間制御信号ＴＯＮを発生して、ＲＳフリップフロップ２２のリセット端子Ｒに出力する。さらに、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴは、制御信号発生回路２３に出力される。制御信号発生回路２３は、出力信号ＰＳＥＴの立ち下がりタイミングでスイッチ素子ＳＷ１のオン期間を終了し、出力信号ＰＳＥＴの立ち上がりタイミングでスイッチ素子ＳＷ２のオン期間を終了し、かつスイッチ素子ＳＷ１とＳＷ２とが相補的にオンするように、スイッチ素子ＳＷ１をオンオフ制御するためのスイッチ素子制御信号ＰＤＲＶと、スイッチ素子ＳＷ２をオンオフ制御するためのスイッチ素子制御信号ＮＤＲＶとを発生して、スイッチ素子ＳＷ１及びＳＷ２の各ゲートにそれぞれ出力する。さらに、制御信号発生回路２３は、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを、オンデューティ検出回路４のスイッチ素子ＳＷ３及びＳＷ４（図２参照。）の各ゲートに出力する。
【００６４】
なお、本実施形態及び以下の各実施形態において、スイッチ素子ＳＷ１はローレベルのスイッチ素子制御信号ＰＤＲＶに応答してオンする一方、ハイレベルのスイッチ素子制御信号ＰＤＲＶに応答してオフする。また、スイッチ素子ＳＷ２はハイレベルのスイッチ素子制御信号ＮＤＲＶに応答してオンする一方、ローレベルのスイッチ素子制御信号ＮＤＲＶに応答してオフする。さらに、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶは、スイッチ素子ＳＷ１がオフするタイミングにおいてスイッチ素子ＳＷ２がオンし、かつスイッチ素子ＳＷ２がオフするタイミングにおいてスイッチ素子ＳＷ１がオンするように発生される（図３参照。）。
【００６５】
図１において、フィードバック電圧ＶＦが基準電圧ＶＲＥＦよりも小さくなると、コンパレータ６からのスイッチング時間制御信号ＣＭＰＯの電圧レベルはハイレベルになる。これに応答して、ＲＳフリップフロップ２２はセットされ、ＲＳフリップフロップ２２の出力信号ＰＳＥＴの電圧レベルはハイレベルになる。そして、制御信号発生回路２３は、スイッチ素子ＳＷ１をオンしかつスイッチ素子ＳＷ２をオフするように、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを発生する。これに応答して、スイッチ素子ＳＷ１はオンする一方、スイッチ素子ＳＷ２はオフし、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの電圧差によりインダクタ１２にエネルギーが蓄積される。これに伴って、インダクタ１２のインダクタ電流が増加し、出力コンデンサ１４とその直列等価寄生抵抗１３とによって、出力電圧ＶＯＵＴが上昇する。
【００６６】
次に、詳細後述するようにスイッチング時間制御信号ＴＯＮの電圧レベルがローレベルからハイレベルに切り替わると、これに応答して、ＲＳフリップフロップ２２はリセットされ、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはローレベルになる。そして、制御信号発生回路２３は、スイッチ素子ＳＷ１をオフしかつスイッチ素子ＳＷ２をオンするように、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを発生する。これに応答して、スイッチ素子ＳＷ１はオフする一方、スイッチ素子ＳＷ２はオンし、接地電圧と出力電圧ＶＯＵＴとの電圧差によりインダクタ１２のエネルギーは放出される。これに伴って、インダクタ１２のインダクタ電流が減少し、出力コンデンサ１４とその直列等価寄生抵抗１３とによって、出力電圧ＶＯＵＴが低下する。
【００６７】
図２のオンデューティ検出回路４において、スイッチ素子ＳＷ３は基準電圧源４４と接続点Ｃ１との間に接続され、スイッチ素子ＳＷ４は接続点Ｃ１と接地との間に接続される。また、積分抵抗４２は接続点Ｃ１に接続された一端を有し、コンデンサ４３は積分抵抗４２の他端と接地との間に接続される。さらに、接続点Ｃ１の電圧（コンデンサ４３の両端電圧である。）は、検出電圧Ｖｏｎ１としてコンパレータ５３の反転入力端子に出力される。ここで、積分抵抗４２とコンデンサ４３とは積分回路を構成する。図２において、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶは、それぞれスイッチ素子ＳＷ３及びＳＷ４の各ゲートに出力される。これに応答して、スイッチ素子ＳＷ３はスイッチ素子ＳＷ１と連動し、スイッチ素子ＳＷ１のオン期間にオンする。また、スイッチ素子ＳＷ４はスイッチ素子ＳＷ２と連動し、スイッチ素子ＳＷ２のオン期間にオンする。
【００６８】
図２において、スイッチ素子ＳＷ１がオンしかつスイッチ素子ＳＷ２がオフしているとき、スイッチ素子ＳＷ３はオンしかつスイッチ素子ＳＷ４はオフする。このため、基準電圧源４４はスイッチ素子ＳＷ３を介して積分抵抗４２に接続され、コンデンサ４３は基準電圧ＶＲＴ１によりスイッチ素子ＳＷ３及び積分抵抗４２を介して充電される。一方、スイッチ素子ＳＷ１がオフしかつスイッチ素子ＳＷ２がオンしているとき、スイッチ素子ＳＷ３はオフしかつスイッチ素子ＳＷ４はオンする。このため、積分抵抗４２の一端はスイッチ素子ＳＷ４を介して接地され、コンデンサ４３は積分抵抗４２及びスイッチ素子ＳＷ４を介して接地電位に放電される。
【００６９】
図２において、スイッチ素子ＳＷ３がオンしかつスイッチ素子ＳＷ４がオフしている期間（すなわち、スイッチ素子ＳＷ１がオンしている期間である。）においてコンデンサ４３に充電される電荷Ｑｃｈｇは、スイッチ素子ＳＷ１がオンしている期間の期間長（以下、スイッチ素子ＳＷ１のオン時間という。）ｔｏｎ１と、積分抵抗４２とコンデンサ４３との間の接続点の電圧Ｖ（ｔ）（ｔは時間である。）とを用いて、次式で表される。
【００７０】
【数６】
【００７１】
また、スイッチ素子ＳＷ３がオフしかつスイッチ素子ＳＷ４がオンしている期間（すなわち、スイッチ素子ＳＷ２がオンしている期間である。）においてコンデンサ４３に充電される電荷Ｑｄｃｈｇは、スイッチ素子ＳＷ２がオンしている期間の期間長（以下、スイッチ素子ＳＷ２のオン時間という。）ｔｏｎ２を用いて、次式で表される。
【００７２】
【数７】
【００７３】
このとき、スイッチ素子ＳＷ３とＳＷ４とがオンとオフを繰り返して、時間Ｔｅ（≫Ｒｉ×Ｃｉ）が経過すると、電圧Ｖ（ｔ）は一定の電圧Ｖｏｎ１に収束する。このため、Ｖ（ｔ）≒Ｖｏｎ１と近似でき、式（７）及び式（８）を以下のように変形できる。
【００７４】
【数８】
【００７５】
【数９】
【００７６】
さらに、時間Ｔｅ（≫Ｒｉ×Ｃｉ）が経過すると、Ｑｃｈｇ＝Ｑｄｃｈｇとなるため、式（９）及び式（１０）により、オンデューティ検出回路４からの出力電圧Ｖｏｎ１は次式で表される。
【００７７】
【数１０】
【００７８】
すなわち、オンデューティ検出回路４は、スイッチ素子ＳＷ１のオンデューティ（ｔｏｎ１／（ｔｏｎ１＋ｔｏｎ２））に比例する検出電圧Ｖｏｎ１を発生して、コンパレータ５３の反転入力端子に出力する。
【００７９】
また、図２のスイッチング時間制御信号発生回路５０１において、基準電流源５１は入力端子ＴＩに接続された一端を有し、コンデンサ５２は基準電流源５１と接地との間に接続される。また、スイッチ素子ＳＷ５はコンデンサ５２に並列に接続される。さらに、基準電流源５１とコンデンサ５２との間の接続点の電圧ＶＣ（すなわち、コンデンサ５２の両端電圧である。）はコンパレータ５３の非反転入力端子及びコンパレータ５６の非反転入力端子に出力される。コンパレータ５３からの出力信号は、アンドゲート５９の第１の入力端子に出力されるとともに、インバータ５８により反転及び遅延されてアンドゲート５９の第２の入力端子に出力される。そして、アンドゲート５９はスイッチング時間制御信号ＴＯＮを発生してＲＳフリップフロップ２２のリセット端子Ｒに出力する。
【００８０】
図２において、スイッチ素子ＳＷ５は、ラッチ回路５７からのローレベルのリセット信号ＲＳＴ（リセット解除タイミングを表すリセット解除信号であり、詳細後述する。）に応答してオフする。スイッチ素子ＳＷ５がオフすると、コンデンサ５２は基準電流Ｉｃで充電される。また、スイッチ素子ＳＷ５はハイレベルのリセット信号ＲＳＴ（リセット信号）に応答してオンする。スイッチ素子ＳＷ５がオンすると、コンデンサ５２に充電された電荷は全て接地電位に放電される。さらに、コンパレータ５３は、コンデンサ５２の両端電圧ＶＣを検出電圧Ｖｏｎ１と比較し、両端電圧ＶＣが検出電圧Ｖｏｎ１より大きいときはハイレベルの出力信号を発生する一方、両端電圧ＶＣが検出電圧Ｖｏｎ１より小さいときはローレベルの出力信号を発生する。従って、コンパレータ回路５３０は、両端電圧ＶＣが検出電圧Ｖｏｎ１より小さいときはローレベルのスイッチング時間制御信号ＴＯＮを発生する。また、コンパレータ回路５３０は、両端電圧ＶＣが検出電圧Ｖｏｎ１を超えたタイミングにおいて、インバータ５８の遅延時間と等しいパルス幅を有するハイレベルのパルス信号であるスイッチング時間制御信号ＴＯＮを発生する。ここで、パルス信号であるスイッチング時間制御信号ＴＯＮは、スイッチ素子ＳＷ１のオン期間の終了タイミングを示す。
【００８１】
また、図２のリセット回路５０２において、コンパレータ５６は両端電圧ＶＣを基準電圧ＶＲＴ２と比較し、両端電圧ＶＣが基準電圧ＶＲＴ２より大きいときはハイレベルの出力信号ＴＦを発生する一方、両端電圧ＶＣが基準電圧ＶＲＴ２より小さいときはローレベルの出力信号ＴＦを発生する。さらに、出力信号ＴＦはノアゲート５７１の第１の入力端子に出力される。また、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴは、ノアゲート５７２の第１の入力端子に出力される。ノアゲート５７１からの出力信号は、ノアゲート５７２の第２の入力端子に出力されるとともに、インバータ５７３を介してリセット信号ＲＳＴとしてスイッチ素子ＳＷ５のゲートに出力される。また、ノアゲート５７２からの出力信号はノアゲート５７１の第２の入力端子に出力される。
【００８２】
従って、ラッチ回路５７は、コンパレータ５６からの出力信号ＴＦ及びＲＳフリップフロップ２２からの出力信号ＰＳＥＴに基づいて、以下のようにリセット信号ＲＳＴを発生する。
【００８３】
図２において、コンデンサ５２が基準電流Ｉｃで充電され、その両端電圧ＶＣが基準電圧ＶＲＴ２より大きくなると、コンパレータ５６からの出力信号ＴＦの電圧レベルがローレベルからハイレベルに切り替わり、これに応答して、ラッチ回路５７は、リセット信号ＲＳＴの電圧レベルをハイレベルにして、リセットタイミングを表すリセット信号ＲＳＴを発生する（図３のリセットタイミングｔ１３、ｔ２３、ｔ２５、ｔ２７、ｔ２９及びｔ３１参照。）。これに応答して、スイッチ素子ＳＷ５がオンし、コンデンサ５２は接地電位まで放電される。すると、電圧ＶＣが基準電圧ＶＲＴ２より小さくなり、出力信号ＴＦの電圧レベルはハイレベルからローレベルに切り替わる。出力信号ＴＦの電圧レベルがハイレベルからローレベルに切り替わったときに、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルがハイレベルの場合（すなわち、スイッチ素子ＳＷ２がオフしているとき。）は、出力信号ＴＦの電圧レベルがハイレベルからローレベルに切り替わったことに応答して、リセット信号ＲＳＴの電圧レベルはローレベルになる（すなわち、リセット解除タイミングを表すリセット解除信号であるローレベルのリセット信号ＲＳＴが発生される。）。これに応答して、スイッチ素子ＳＷ５がオフし、再びコンデンサ５２の充電が開始される（図３のリセット解除タイミングｔ２４、ｔ２６及びｔ２８参照。）。一方、出力信号ＴＦの電圧レベルがハイレベルからローレベルに切り替わったときにＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルがローレベルの場合は、出力信号ＰＳＥＴの電圧レベルがローレベルからハイレベルに切り替わったとき（すなわち、スイッチ素子ＳＷ２がオフしたとき。）、スイッチ素子ＳＷ２がオフされたことに応答して、リセット信号ＲＳＴの電圧レベルがローレベルになり、これに応答してスイッチ素子ＳＷ５がオフし、再びコンデンサ５２の充電が開始される（図３のリセット解除タイミングｔ１１、ｔ１４、ｔ２８及びｔ３０参照。）。
【００８４】
次に、本実施形態に係るスイッチングレギュレータ１のスイッチング周波数ｆｓｗを説明する。図２において、パルス信号であるスイッチング時間制御信号ＴＯＮが発生され、これに応答してスイッチ素子ＳＷ１がオンからオフに切り替わるタイミングにおいて、コンデンサ５２の両端電圧ＶＣは、スイッチ素子ＳＷ１のオン時間ｔｏｎ１を用いて次式で表される。
【００８５】
【数１１】
【００８６】
従って、スイッチ素子ＳＷ１がオンからオフに切り替わるタイミングにおいて、式（１１）及び式（１２）から次式が成り立つ。
【００８７】
【数１２】
【００８８】
従って、次式が得られる。
【００８９】
【数１３】
【００９０】
従って、スイッチング周波数ｆｓｗは次式で表される。
【００９１】
【数１４】
【００９２】
式（１４）において、スイッチング周波数ｆｓｗはオンデューティ検出回路４及びスイッチング時間制御信号発生回路５０１を構成する各素子の素子値で決まる定数である。従って、本実施形態によれば、スイッチング周波数ｆｓｗは、入力電圧ＶＩＮ、出力電圧ＶＯＵＴ、及び出力電流Ｉｏｕｔに依存しない定数になる。
【００９３】
次に、基準電圧ＶＲＴ１及びＶＲＴ２の設定方法を説明する。基準電圧ＶＲＴ１及びＶＲＴ２は、ＶＲＴ１≦ＶＲＴ２となるように設定される。一方、式（１１）より、Ｖｏｎ１＜ＶＲＴ１であるので、Ｖｏｎ１＜ＶＲＴ２となる。従って、コンパレータ５３からの出力信号の電圧レベルがローレベルである間は、コンパレータ５６からの出力信号ＴＦの電圧レベルも必ずローレベルになる。すなわち、スイッチ素子ＳＷ５がオンからオフに切替わってコンデンサ５２の充電が開始してから、コンパレータ５３からの出力信号の電圧レベルがローレベルからハイレベルになるまでの時間期間Ｔｏｎ１は、スイッチ素子ＳＷ５がオンからオフに切替わってコンデンサ５２の充電が開始してから、コンパレータ５６からの出力信号ＴＦの電圧レベルがローレベルからハイレベルになるまでの時間期間Ｔｏｎ２未満になる（Ｔｏｎ１＜Ｔｏｎ２。図３参照。）。
【００９４】
ここで、時間期間Ｔｏｎ２は次式で表される。
【００９５】
【数１５】
【００９６】
従って、式（１３）及び式（１５）より、次式が得られる。
【００９７】
【数１６】
【００９８】
さらに、ＶＲＴ１＝ＶＲＴ２となるように基準電圧ＶＲＴ１及びＶＲＴ２を設定すると、上式は以下のように変形される。
【００９９】
【数１７】
【０１００】
従って、基準電圧ＶＲＴ１及びＶＲＴ２を互いに等しい値に設定すると、時間期間Ｔｏｎ２はスイッチング周期（１／ｆｓｗ）と一致する。
【０１０１】
図３は、タイミングｔ２１において出力電流ＩＯＵＴがＩ１からＩ２（Ｉ１＜Ｉ２）に急峻に増加したときのスイッチングレギュレータ１の動作を示すタイミングチャートである。図３において、基準電圧ＶＲＴ１及びＶＲＴ２は同一の基準電圧ＶＲＴに設定されている。図３に示すように、コンデンサ５２の充電開始タイミングであるリセット解除タイミングｔ１１及びｔ２１から、検出電圧Ｖｏｎ１に対応する時間期間Ｔｏｎ１が経過したとき（例えば、タイミングｔ１２。）に、パルス信号であるスイッチング時間制御信号ＴＯＮが発生されている。また、ラッチ回路５７は、コンパレータ５６からの出力信号ＴＦに基づいて、リセット解除タイミングｔ１１から時間期間Ｔｏｎ１より長い時間期間Ｔｏｎ２が経過したことを検出したとき、スイッチ素子ＳＷ５をオフからオンに切り換えるタイミングを表すハイレベルのリセット信号ＲＳＴを発生する（タイミングｔ１３及びｔ２３）。さらに、ラッチ回路５７は、リセット解除タイミングｔ１１から、時間期間Ｔｏｎ１より長い時間期間Ｔｏｎ２が経過し（タイミングｔ１３及びｔ２３）、かつＲＳフリップフロップ２２からの出力信号ＰＳＥＴの立ち上がりタイミングに基づいて、スイッチ素子ＳＷ２がオフされたことを検出したとき、当該検出したタイミングｔ１４において、リセット解除タイミングｔ１１（第１のリセット解除タイミング）の次のリセット解除タイミングｔ１３（第２のリセット解除タイミング）を表すローレベルのリセット信号ＲＳＴ（リセット解除信号）を発生している。
【０１０２】
図３において、リセット解除タイミングｔ２１において出力電流ＩＯＵＴがＩ１からＩ２に増加すると、スイッチ素子ＳＷ１のオン時間ｔｏｎ１とスイッチ素子ＳＷ２のオン時間ｔｏｎ２との比率が変化するが、式（１１）に従って検出電圧Ｖｏｎ１が増加してオン時間ｔｏｎ１が増加するため、出力電流ＩＯＵＴがＩ１であるときのスイッチング周期ｔｓｗ１と、出力電流ＩＯＵＴがＩ２であるときのスイッチング周期ｔｓｗ２は等しくなり、スイッチング周波数ｆｓｗが変化しない。さらに、図３からわかるように、出力電流ＩＯＵＴがＩ１からＩ２に増加しても、出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａは変化しない。また、式（１４）により確認されたように、入力電圧ＶＩＮ及び出力電流ＩＯＵＴが変化してもスイッチング周波数ｆｓｗと出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａが変化しないことがわかる。
【０１０３】
図３において、リセット解除タイミングｔ２１において出力電流ＩＯＵＴが急峻に増加し、これに伴って出力電圧ＶＯＵＴが低下する。その後、検出電圧Ｖｏｎ１に対応する時間期間Ｔｏｎ１が経過したときに、パルス信号であるスイッチング時間制御信号ＴＯＮが発生されている。そして、これに応答してスイッチ素子ＳＷ１がオフされ、スイッチ素子ＳＷ１のオン時間ｔｏｎ１が決まる。さらに、スイッチ素子ＳＷ１がオフされた後、スイッチ素子ＳＷ２がオンされる。ここで、リセット解除タイミングｔ２１における出力電流ＩＯＵＴの急峻な増加に伴って出力電圧ＶＯＵＴが低下するので、両端電圧ＶＣが基準電圧ＶＲＴに到達する前のタイミングｔ２２において、フィードバック電圧ＶＦが基準電圧ＶＲＥＦを下回り、コンパレータ６からのスイッチング時間制御信号ＣＭＰＯの電圧レベルはハイレベルになり、これに応答してスイッチ素子ＳＷ２はオフされ、スイッチ素子ＳＷ１は再びオンされる（タイミングｔ２２）。
【０１０４】
さらに、リセット解除タイミングｔ２１から時間期間Ｔｏｎ２が経過したタイミングｔ２３において、両端電圧ＶＣが基準電圧ＶＲＴ２に到達してコンパレータ５６からの出力電圧ＴＦの電圧レベルがローレベルからハイレベルに切り替わる。これに応答してハイレベルのリセット信号ＲＳＴが発生される（タイミングｔ２３）。ハイレベルのリセット信号ＲＳＴに応答してスイッチ素子ＳＷ５がオンしてコンデンサ５２は接地電位まで放電される。その後、コンパレータ５６からの出力信号ＴＦの電圧レベルがハイレベルからローレベルに切り替わる（タイミングｔ２４）。このとき、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはハイレベルであるので、スイッチ素子ＳＷ１はオンを継続する一方、タイミングｔ２４においてローレベルのリセット信号ＲＳＴ（リセット解除信号）が発生され、これに応答して再びスイッチ素子ＳＷ５がオフしてコンデンサ５２の充電が再開される。さらに、タイミングｔ２４から検出電圧Ｖｏｎ１に対応する時間期間ｔｏｎａが経過して両端電圧ＶＣが検出電圧Ｖｏｎ１を超えると、これに応答してハイレベルのパルス形状のスイッチング時間制御信号ＴＯＮが発生され、スイッチ素子ＳＷ１がオフし、スイッチ素子ＳＷ２がオンする。ここで、スイッチ素子ＳＷ２がオフしたタイミングｔ２２からタイミングｔ２４までの時間期間を時間期間ｔｅｘｔと定義する。
【０１０５】
以上説明したように、ラッチ回路５７は、リセット解除タイミングｔ２１から検出電圧Ｖｏｎ１に対応する時間期間Ｔｏｎ１が経過したときにスイッチング時間制御信号ＴＯＮを発生し、リセット解除タイミングｔ２１から時間期間Ｔｏｎが経過する前のタイミングｔ２２（ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの立ち上がりタイミングである。）にスイッチ素子ＳＷ２がオフされたことを検出したとき、リセット信号（ハイレベルのリセット信号ＲＳＴ）を発生せず、これによりスイッチ素子ＳＷ１をオンする（タイミングｔ２２）。その後、リセット解除タイミングｔ２１から時間期間Ｔｏｎ２が経過したときにリセット解除タイミングｔ２１の次のリセットタイミングｔ２３を表すハイレベルのリセット信号ＲＳＴを発生する。
【０１０６】
従って、図３に示すように、リセット解除タイミングｔ２１において出力電流ＩＯＵＴが急峻に変化すると、スイッチ素子ＳＷ１のオン時間ｔｏｎ１が定常状態におけるオン時間ｔｏｎ１から、オン時間（ｔｅｘｔ＋ｔｏｎａ）に増えるので、出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａの低下を抑えることができる。以上説明したように、本実施形態によれば、チップサイズ及び消費電流を従来技術に比較して増加させることなく、入力電圧ＶＩＮ及び出力電流ＩＯＵＴが変化してもスイッチング周波数ｆｓｗと出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａを一定に保ち、ＣＰＵなどの負荷回路１０に高精度な電圧を供給できる。特に、出力電流ＩＯＵＴが急峻に変化した場合でも、スイッチング周波数ｆｓｗと出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａを一定に保つことができる。
【０１０７】
第２の実施形態．
図４は、本発明の第２の実施形態に係るスイッチング時間制御回路３Ａの構成を示す回路図である。本実施形態に係るスイッチング時間制御回路３Ａは、第１の実施形態に係るスイッチング時間制御回路３に比較して、オンデューティ検出回路４に代えてオンデューティ検出回路４Ａを備えたことを特徴としている。
【０１０８】
詳細後述するように、オンデューティ検出回路４Ａは、基準電圧ＶＲＴ１を発生する基準電圧源４４と、基準電圧源４４に接続された一端を有し、スイッチ素子ＳＷ１と連動してオンオフするように制御されるスイッチ素子ＳＷ３と、スイッチ素子ＳＷ３の他端に接続され、充電電流Ｉｃｐを出力する充電用の基準電流源４７と、接地された一端を有しスイッチ素子ＳＷ２と連動してオンオフするように制御されるスイッチ素子ＳＷ４と、スイッチ素子ＳＷ４の他端に接続され、所定の放電電流Ｉｃｎを出力する放電用の基準電流源４８と、基準電流源４７と基準電流源４８との間の接続点Ｃ２と接地との間に接続されたコンデンサ４３とを備え、オンデューティ検出回路４Ａは、コンデンサ４３の両端電圧を検出電圧Ｖｏｎ１として出力したことを特徴としている。
【０１０９】
図４において、オンデューティ検出回路４Ａは、スイッチ素子ＳＷ３及びＳＷ４と、所定の基準電圧ＶＲＴ１を出力する基準電圧源４４と、容量Ｃｉを有するコンデンサ４３と、所定の充電電流Ｉｃｐを出力する基準電流源４７と、所定の放電電流Ｉｃｎを出力する基準電流源４８とを備えて構成される。スイッチ素子ＳＷ３と、基準電流源４７と、基準電流源４８と、スイッチ素子ＳＷ４とは、基準電圧源４４と接地電圧との間に直列に接続され、基準電流源４７と４８との間の接続点Ｃ２はコンデンサ４３を介して接地される。また、コンデンサ４３の両端電圧は、検出電圧Ｖｏｎ１としてコンパレータ５３の反転入力端子に出力される。図４において、第１の実施形態と同様に、制御信号発生回路２３からのスイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶはそれぞれ、スイッチ素子ＳＷ３及びＳＷ４の各ゲートに出力される。これに応答して、スイッチ素子ＳＷ３はスイッチ素子ＳＷ１と連動し、スイッチ素子ＳＷ１のオン期間にオンする。また、スイッチ素子ＳＷ４はスイッチ素子ＳＷ２と連動し、スイッチ素子ＳＷ２のオン期間にオンする。
【０１１０】
図４において、スイッチ素子ＳＷ１がオンしかつスイッチ素子ＳＷ２がオフしているとき、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはハイレベルであるので、スイッチ素子ＳＷ３はオンしかつスイッチ素子ＳＷ４はオフする。このため、基準電圧源４４はスイッチ素子ＳＷ３を介して基準電流源４７に接続され、コンデンサ４３は充電電流Ｉｃｐで充電される。一方、スイッチ素子ＳＷ１がオフしかつスイッチ素子ＳＷ２がオンしているとき、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはローレベルであるので、スイッチ素子ＳＷ３はオフしかつスイッチ素子ＳＷ４はオンする。このため、コンデンサ４３の一端は基準電流源４８及びスイッチ素子ＳＷ４を介して接地され、コンデンサ４３は放電電流Ｉｃｎで接地電位に放電される。
【０１１１】
スイッチ素子ＳＷ３とＳＷ４とがオンとオフを繰り返して、時間Ｔｅ（≫Ｒｉ×Ｃｉ）が経過すると、第１の実施の形態と同様に、スイッチ素子ＳＷ１のオンデューティ（ｔｏｎ１／（ｔｏｎ１＋ｔｏｎ２））に比例する検出電圧Ｖｏｎ１（式（１１）参照。）が発生される。
【０１１２】
一般に、スイッチングレギュレータは回路を駆動するための基準電流源を備えているので、この基準電流源を基準電流源４７及び４８として利用できる。このため、本実施形態に係るオンデューティ検出回路４Ａは、第１の実施形態に係るオンデューティ検出回路４に比較して、より小さな面積で実現できる。さらに、スイッチ素子ＳＷ３がオンしたときの充電電流Ｉｃｐと、スイッチ素子ＳＷ４がオンしたときの放電電流Ｉｃｎとをそれぞれ別個に設定することで、検出電圧Ｖｏｎ１のレベルを任意に設定できる。このため、検出電圧Ｖｏｎ１のレベルを小さく設定するほど、コンパレータ５３への入力電圧を小さくできるので、第１の実施形態に比較して、小さい面積及び低消費電流のコンパレータ５３を用いることができる。
【０１１３】
第３の実施形態．
図５は、本発明の第３の実施形態に係るスイッチング時間制御回路３Ｂの構成を示す回路図である。本実施形態に係るスイッチング時間制御回路３Ｂは、第１の実施形態に係るスイッチング時間制御回路３に比較して、オンデューティ検出回路４に代えてオンデューティ検出回路４Ｂを備えたことを特徴としている。また、オンデューティ検出回路４Ｂは、オンデューティ検出回路４に比較して、基準電圧ＶＲＴ１を分圧してスイッチ素子ＳＷ３に出力するための分圧回路４９をさらに備えたことを特徴としている。ここで、分圧回路４９は、基準電圧源４４と接地との間に直列に接続された抵抗４９１及び４９２を備えて構成される。従って、図５において、コンデンサ４３は、分圧後の基準電圧ＶＲＴ１により充電されるので、オンデューティ検出回路４Ｂから出力される検出電圧Ｖｏｎ１は、抵抗４９１の抵抗値Ｒｖ１と、抵抗４９２の抵抗値Ｒｖ２とを用いて、次式で表される。
【０１１４】
【数１８】
【０１１５】
例えば、基準電圧ＶＲＴ１としてバンドギャップリファレンス回路からの出力電圧を用いた場合、基準電圧ＶＲＴ１は１．２６Ｖである。本実施形態によれば、抵抗４９１及び４９２を用いて基準電圧ＶＲＴ１を分圧するので、第１の実施形態に比較して検出電圧Ｖｏｎ１の最大値は小さくなる。このため、コンパレータ５３の入力電圧範囲が小さくなり、第１の実施形態に比較して消費電流及び回路面積を小さくできる。また、第１の実施形態に比較してより低い入力電圧ＶＩＮでも動作できる。
【０１１６】
なお、図５の分圧回路４９を図４のオンデューティ検出回路４Ａに設けてもよい。
【０１１７】
また、上記各実施形態において、制御信号発生回路２３は、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを、スイッチ素子ＳＷ１がオフするタイミングにおいてスイッチ素子ＳＷ２をオンし、かつスイッチ素子ＳＷ２がオフするタイミングにおいてスイッチ素子ＳＷ１をオンするように発生したが、本発明はこれに限られない。制御信号発生回路２３は、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを、スイッチ素子ＳＷ１のオン期間の終了後、所定のマージン期間だけスイッチ素子ＳＷ１及びＳＷ２をオフした後、スイッチ素子ＳＷ２をオンし、スイッチ素子ＳＷ２のオン期間の終了後、所定のマージン期間だけスイッチ素子ＳＷ１及びＳＷ２をオフした後、スイッチ素子ＳＷ１をオンするように発生してもよい。
【符号の説明】
【０１１８】
１…スイッチングレギュレータ、
２…スイッチ素子制御回路、
３，３Ａ，３Ｂ…スイッチング時間制御回路、
４，４Ａ，４Ｂ…オンデューティ検出回路、
５…オン期間制御回路、
６…コンパレータ、
７…分圧回路、
８，９…抵抗、
１０…負荷回路、
１１…電圧源、
１２…インダクタ、
１３…抵抗、
１４…コンデンサ、
２２…ＲＳフリップフロップ、
２３…制御信号発生回路、
４２…積分抵抗、
４３…コンデンサ、
４４…基準電圧源、
４７，４８…基準電流源、
４９…分圧回路、
５１…基準電流源、
５２…コンデンサ、
５５…基準電圧源、
５３，５６…コンパレータ、
５７…ラッチ回路、
５８…インバータ、
５９…アンドゲート、
１００…電子機器、
４９１，４９２…抵抗、
５０１…スイッチング時間制御信号発生回路、
５０２…リセット回路、
５３０…コンパレータ回路、
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５…スイッチ素子。
【先行技術文献】
【特許文献】
【０１１９】
【特許文献１】特開２０１０−２００４５０号公報
【特許文献２】特開２０１０−２２６９３０号公報
【特許文献３】特開２００７−１５９３１６号公報
【技術分野】
【０００１】
本発明は、ＣＰＵ（Central Processing Circuit）などの負荷回路に高精度な電圧を供給するためのスイッチングレギュレータと、当該スイッチングレギュレータを備えた電子機器とに関する。
【背景技術】
【０００２】
近年、携帯機器には多様なアプリケーションソフトウェアが搭載されるようになってきており、外付け部品の小型化とともに大電流出力及び低電圧出力に対応可能な電源回路が要求されている。また、携帯機器の一次側電源として使用されるリチウムイオンバッテリの放電特性が改善されることで、電源回路に入力される電圧の範囲が広くなっている。さらに、電源回路の出力端子に接続されるＣＰＵなどの負荷回路の動作状態に応じて電源回路の設定電圧を変化させることで、ＣＰＵの動作スピード及び消費電力を最適化する技術が一般的となっている。このため、入力電圧及び出力電流が変化しても出力電圧を一定に保つことができる電源回路が要求されている。
【０００３】
例えば、特許文献１には、出力負荷電流が変動しても出力電圧特性の低下を避けることを目的とする従来技術に係る電源装置が記載されている（特許文献１の図７及び図８参照。）。また、特許文献２には、スイッチング周波数を安定化することを目的とする従来技術に係るＤＣ−ＤＣコンバータが記載されている。さらに、特許文献３には、機器の小型化を図ることを目的とするスイッチングレギュレータが記載されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図６は、第１の従来例に係るスイッチングレギュレータ１Ｐの構成を示す回路図である。スイッチングレギュレータ１Ｐは、オン時間固定かつリップル検出方式のスイッチングレギュレータの一例である。また、図７は、図６のスイッチング時間制御回路３Ｐの構成を示す回路図であり、図８は、図６のスイッチングレギュレータ１Ｐの動作を示すタイミングチャートである。
【０００５】
図６において、スイッチングレギュレータ１Ｐは、スイッチ素子制御回路２と、コンパレータ６と、スイッチング時間制御回路３Ｐと、入力電圧ＶＩＮが印加される入力端子ＴＩと、出力端子ＬＸと、入力端子ＴＩと出力端子ＬＸとの間に接続されたスイッチ素子ＳＷ１と、出力端子ＬＸと接地との間に接続されたスイッチ素子ＳＷ２と、抵抗値Ｒｆ１を有する分圧抵抗８と抵抗値Ｒｆ２を有する分圧抵抗９とを備えた分圧回路７と、フィードバック端子ＴＦとを備えて構成される。また、スイッチ制御回路２は、ＲＳフリップフロップ２２と、制御信号発生回路２３とを備えて構成される。さらに、図７において、スイッチング時間制御回路３Ｐは、入力端子ＴＩに接続された一端を有し所定の基準電流Ｉｃを出力する基準電流源５１と、基準電流源５１と接地との間に接続され容量Ｃｃを有するコンデンサ５２と、コンデンサ５２に並列に接続されたスイッチ素子ＳＷ５と、所定の基準電圧ＶＲを出力する電圧源５４と、コンパレータ５３とを備えて構成される。
【０００６】
図６において、出力端子ＬＸからの出力電圧は、インダクタンスＬを有するインダクタ１２と、容量Ｃｏｕｔを有する出力コンデンサ１４とを備えて構成される高周波除去及び平滑用ローパスフィルタを介して、例えばＣＰＵである負荷回路１０に出力される。なお、抵抗１３は出力コンデンサ１４の直列等価寄生抵抗であって、抵抗値Ｒｅｓｒを有する。上述したローパスフィルタからの出力電圧ＶＯＵＴは、フィードバック端子ＴＦを介してスイッチングレギュレータ１Ｐに入力され、分圧回路７により分圧される。そして、分圧後のフィードバック電圧ＶＦは、コンパレータ６の反転入力端子に出力される。コンパレータ６は、フィードバック電圧ＶＦを、非反転入力端子に電圧源１１から入力される所定の基準電圧ＶＲＥＦと比較し、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより大きいときはローレベルのスイッチング時間制御信号ＣＭＰＯ−ＰをＲＳフリップフロップ２２のセット端子Ｓに出力する一方、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより小さいときはハイレベルのスイッチング時間制御信号ＣＭＰＯ−ＰをＲＳフリップフロップ２２のセット端子Ｓに出力する。ここで、スイッチング時間制御信号ＣＭＰＯ−Ｐは、スイッチ素子ＳＷ２のオン期間の終了タイミングを示す。
【０００７】
また、図７を参照して詳細後述するように、スイッチング時間制御回路３Ｐはスイッチ素子ＳＷ１のオン期間の終了タイミングを示すスイッチング時間制御信号ＴＯＮ−Ｐを発生して、ＲＳフリップフロップ２２のリセット端子Ｒに出力する。さらに、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴは、制御信号発生回路２３に出力される。制御信号発生回路２３は、出力信号ＰＳＥＴの立ち下がりタイミングでスイッチ素子ＳＷ１のオン期間を終了し、出力信号ＰＳＥＴの立ち上がりタイミングでスイッチ素子ＳＷ２のオン期間を終了し、かつスイッチ素子ＳＷ１とＳＷ２とが相補的にオンするように、スイッチ素子ＳＷ１をオンオフ制御するためのスイッチ素子制御信号ＰＤＲＶと、スイッチ素子ＳＷ２をオンオフ制御するためのスイッチ素子制御信号ＮＤＲＶとを発生して、スイッチ素子ＳＷ１及びＳＷ２の各ゲートにそれぞれ出力する。さらに、制御信号発生回路２３は、スイッチ素子制御信号ＰＤＲＶと同期した出力信号ＴＣＨＧＢ１を発生してスイッチング時間制御回路３Ｐに出力する。なお、本従来技術において、スイッチ素子ＳＷ１はローレベルのスイッチ素子制御信号ＰＤＲＶに応答してオンする一方、ハイレベルのスイッチ素子制御信号ＰＤＲＶに応答してオフする。また、スイッチ素子ＳＷ２はハイレベルのスイッチ素子制御信号ＮＤＲＶに応答してオンする一方、ローレベルのスイッチ素子制御信号ＮＤＲＶに応答してオフする。さらに、スイッチ素子ＳＷ１がオフするタイミングにおいてスイッチ素子ＳＷ２がオンし、スイッチ素子ＳＷ２がオフするタイミングにおいてスイッチ素子ＳＷ１がオンするように制御される。
【０００８】
図７において、電圧源５４は所定の基準電圧ＶＲを発生してコンパレータ５３の反転入力端子に出力する。また、基準電流源５１とコンデンサ５２との間の接続点の電圧ＶＣはコンパレータ５３の非反転入力端子に出力される。また、出力信号ＴＣＨＧＢ１はスイッチ素子ＳＷ５のゲートに出力される。このため、スイッチ素子ＳＷ５は、出力信号ＴＣＨＧＢ１に応答して、スイッチ素子ＳＷ１のオン期間においてオフする一方、スイッチ素子ＳＷ１のオフ期間においてオンする。また、コンパレータ５３は、電圧ＶＣを基準電圧ＶＲと比較し、電圧ＶＣが基準電圧ＶＲより大きいときはハイレベルのスイッチング時間制御信号ＴＯＮ−Ｐを発生する一方、電圧ＶＣが基準電圧ＶＲより小さいときはローレベルのスイッチング時間制御信号ＴＯＮ−Ｐを発生する。
【０００９】
図６において、フィードバック電圧ＶＦが基準電圧ＶＲＥＦよりも小さくなると、コンパレータ６からのスイッチング時間制御信号ＣＭＰＯ−Ｐの電圧レベルはハイレベルになる。これに応答して、ＲＳフリップフロップ２２はセットされ、ＲＳフリップフロップ２２の出力信号ＰＳＥＴの電圧レベルはハイレベルになる。そして、制御信号発生回路２３は、スイッチ素子ＳＷ１をオンしかつスイッチ素子ＳＷ２をオフするように、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを発生する。これに応答して、スイッチ素子ＳＷ１はオンする一方、スイッチ素子ＳＷ２はオフし、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの電圧差によりインダクタ１２にエネルギーが蓄積される。これに伴って、インダクタ１２のインダクタ電流が増加し、出力コンデンサ１４とその直列等価寄生抵抗１３とによって、出力電圧ＶＯＵＴが上昇する。
【００１０】
次に、スイッチ素子ＳＷ１のオン期間が詳細後述する所定の時間だけ継続すると、スイッチング時間制御信号ＴＯＮ−Ｐの電圧レベルがローレベルからハイレベルに切り替わる。これに応答して、ＲＳフリップフロップ２２はリセットされ、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはローレベルになる。そして、制御信号発生回路２３は、スイッチ素子ＳＷ１をオフしかつスイッチ素子ＳＷ２をオンするように、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを発生する。これに応答して、スイッチ素子ＳＷ１はオフする一方、スイッチ素子ＳＷ２はオンし、接地電圧と出力電圧ＶＯＵＴとの電圧差によりインダクタ１２のエネルギーは放出される。これに伴って、インダクタ１２のインダクタ電流が減少し、出力コンデンサ１４とその直列等価寄生抵抗１３とによって、出力電圧ＶＯＵＴが低下する。
【００１１】
ここで、スイッチ素子ＳＷ１のオン時間（オン期間の期間長である。）は次のように決められる。図７において、ローレベルのスイッチ素子制御信号ＰＤＲＶに応答してスイッチ素子ＳＷ１がオンしている間、スイッチ素子制御信号ＰＤＲＶに同期した出力信号ＴＣＨＧＢ１に応答してスイッチ素子ＳＷ５はオフし、コンデンサ５２は基準電流Ｉｃで充電される。充電されたコンデンサ５２の両端の電圧ＶＣはコンパレータ５３で基準電圧ＶＲと比較され、コンパレータ５３は、電圧ＶＣが基準電圧ＶＲよりも大きいときはハイレベルのスイッチング時間制御信号ＴＯＮ−Ｐを出力し、電圧ＶＣが基準電圧ＶＲよりも小さいときはローレベルのスイッチング時間制御信号ＴＯＮ−Ｐを出力する。また、スイッチ素子ＳＷ１がオフしかつスイッチ素子ＳＷ２がオンしている期間において、制御信号発生回路２３からのハイレベルの出力信号ＴＣＨＧＢ１に応答してスイッチ素子ＳＷ５がオンし、コンデンサ５２に充電された電荷は全て放電される。このとき、スイッチ素子ＳＷ１のオン時間ｔｏｎ１は次式（１）で示される。
【００１２】
なお、当該明細書において、数式がイメージ入力された墨付き括弧の数番号と、数式が文字入力された大括弧の数式番号とを混在して用いており、また、当該明細書での一連の数式番号として「式（１）」の形式を用いて数式番号を式の最後部に付与して（付与していない数式も存在する）用いることとする。
【００１３】
【数１】
【００１４】
以上説明したように、図６のスイッチングレギュレータ１Ｐにおいて、スイッチング時間制御信号ＴＯＮ−Ｐに応答してスイッチ素子ＳＷ１のオン時間ｔｏｎ１が決まり、フィードバック電圧ＶＦと基準電圧ＶＲＥＦとの比較結果を示すコンパレータ６からのスイッチング時間制御信号ＣＭＰＯ−Ｐに応答してスイッチ素子ＳＷ１のオフ時間ｔｏｆｆ１（スイッチ素子ＳＷ１のオフ期間の期間長であり、スイッチ素子ＳＷ２のオン期間の期間長に等しい。）が決まる。以上説明したようにスイッチ素子ＳＷ１とＳＷ２とがオンオフを繰り返すことにより、出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａが一定になるように制御される。
【００１５】
しかしながら、図６の回路構成の場合、オン時間ｔｏｎ１が式（１）で表される固定値であるため、スイッチ素子ＳＷ１がオンのときのインダクタ１２の磁束の増加分Δφｏｎと、スイッチ素子ＳＷ２がオンのときのインダクタ１２の磁束の減少分Δφｏｆｆは、スイッチ素子ＳＷ１とＳＷ２との各オン抵抗Ｒｏｎと、インダクタ１２のインダクタ電流ＩＬとを用いて次式で表される。
【００１６】
【数２】
【数３】
【００１７】
さらに、Δφｏｎ＝Δφｏｆｆであるので、スイッチング周期ｔｓｗ（＝ｔｏｎ１＋ｔｏｆｆ１）は次式で表される。
【００１８】
【数４】
【００１９】
従って、スイッチング周波数ｆｓｗは次式で表される。
【００２０】
【数５】
【００２１】
式（３）からわかるように、入力電圧ＶＩＮ、出力電圧ＶＯＵＴ、インダクタ電流ＩＬ（すなわち、負荷回路１０への出力電流Ｉｏｕｔ）が変化すると、スイッチング周波数ｆｓｗのばらつきが大きくなる。さらに、出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａが変化して一定にならず、出力電圧精度が劣化する。
【００２２】
例えば、図８に示すように、出力電流ＩＯＵＴがＩ１のときスイッチング周期ｔｓｗは周期ｔｓｗ１であるが、出力電流ＩＯＵＴがＩ２に増加したときのスイッチング周期ｔｓｗ２は、Ｉ１＜Ｉ２と式（２）からｔｓｗ１＞ｔｓｗ２となる。すなわち、出力電流ＩＯＵＴがＩ１のとき及びＩ２のときの各スイッチング周波数ｆｓｗ１及びｆｓｗ２の大小関係は、ｆｓｗ１＜ｆｓｗ２となる。さらに図８からわかるように、出力電流ＩＯＵＴがＩ１からＩ２に増加すると出力電圧ＶＯＵＴ（フィードバック電圧ＶＦに対応する。）の時間平均値ＶＯＵＴａは低下してしまう。同様に、式（２）及び式（３）から、入力電圧ＶＩＮ又は出力電流Ｉｏｕｔ（インダクタ電流ＩＬに対応する。）が変化してもスイッチング周波数ｆｓｗと出力電圧ＶＯＵＴが変化してしまうことがわかる。
【００２３】
特許文献１には、入力電圧、出力電圧、及び出力電流の影響を低減して出力電圧とスイッチング周波数の精度を向上することを目的とする第２の従来例に係る電源装置を開示している（特許文献１の図７及び図８参照。）。第２の従来例に係る電源装置は、入力電圧、出力電圧、及び出力電流に基づいて各スイッチ素子を制御することにより、出力電圧特性を向上させる。
【００２４】
図９は、特許文献１の図７記載の第２の従来例に係る電源回路１０００の構成を示す回路図であり、図１０は、図９のｔｏｎジェネレータ１０２の構成を示す回路図である。第２の従来例に係る電源回路１０００の構成については、特許文献１に詳述されている。図９に示すように、電源回路１０００は出力電流Ｉｏをフィードバックするための電流検出回路１０８を備える。さらに、図１０に示すように、ｔｏｎジェネレータ１０２は、入力電圧ＶＩＮをフィードバックするための抵抗網と、オペアンプ１２１及び１２７と、出力電圧Ｖｏをフィードバックするための抵抗網と、出力電圧Ｖｏに対応する電圧と出力電流Ｉｏに対応する電圧Ｖｓとを加算するための加算器１２８とを備えて構成されるため、チップサイズと消費電流の増加を招く。このため、電源回路１０００は、特に小型、低消費電流を求められる携帯機器用の電源回路には適切ではない。
【００２５】
また、電源装置１０００のスイッチング周波数ｆｓｗは、例えば以下のように導出される。図９において、ドライブロジック回路１０４からの制御信号ＤＲＶＬの電圧レベルがハイレベルからローレベルに切り替わったタイミングから経過時間Ｔが経過したとき、図１０のコンパレータ１２７の非反転入力端子に入力される電圧ＶＣＴと、反転入力端子に入力される電圧Ｖｔｒｅｆとは、ｐＭＯＳトランジスタ１２３に流れる電流Ｉ２１と、コンデンサ１２５の容量Ｃ２５と、抵抗値Ｒ５１及びＲ５２とを用いて、次式で表される。
【００２６】
［数１］
ＶＣＴ＝（Ｉ２１×Ｔ）／Ｃ２５
［数２］
Ｖｔｒｅｆ＝Ｖｓ＋Ｖｏ×Ｒ５２／（Ｒ５１＋Ｒ５２）
【００２７】
さらに、電圧ＶＣＴと電圧Ｖｔｒｅｆとが等しくなるときの経過時間Ｔがトランジスタ１５１のオン期間の期間長Ｔｏｎであるので、次式が成り立つ。
【００２８】
［数３］
（Ｉ２１×Ｔｏｎ）／Ｃ２５＝Ｖｓ＋Ｖｏ×Ｒ５２／（Ｒ５１＋Ｒ５２） （４）
【００２９】
ｐＭＯＳトランジスタ２２及び２３が同一の導電型のトランジスタであり、そのサイズ比がｋ１であると仮定すると、電流Ｉ２１は、抵抗値Ｒｔ、Ｒ３１及びＲ３２とを用いて次式で表される。
【００３０】
［数４］
Ｉ２１＝ＶＩＮ×Ｒ３２／（Ｒ３１＋Ｒ３２）／Ｒｔ×ｋ１
【００３１】
ここで、定数ｋ２を以下のように定義する。
【００３２】
［数５］
ｋ２＝Ｒ３２／（Ｒ３１＋Ｒ３２）／Ｒｔ×ｋ１／Ｃ２５
【００３３】
従って、式（４）は定数ｋ２を用いて次式のように変形される。
【００３４】
［数６］
Ｔｏｎ×ＶＩＮ×ｋ２＝Ｖｓ＋Ｖｏ×Ｒ５２／（Ｒ５１＋Ｒ５２） （５）
【００３５】
次に、図９において、電流検出回路１０２から出力される電圧Ｖｓは、一般にトランジスタ１５１のオン抵抗Ｒｏｎｎ１と、トランジスタ１５１に流れる電流ＩＬＸとにより発生するトランジスタ１５１の両端電圧ＩＬＸ×Ｒｏｎｎ１に所定の回路定数ｋ３を乗算した電圧に対応するので、次式で表される。
【００３６】
［数７］
Ｖｓ＝Ｒｏｎｎ１×ＩＬＸ×ｋ３
【００３７】
従って、Ｒ５２／（Ｒ５１＋Ｒ５２）＝ｋ４と定義すると、式（５）は次式のように変形される。
【００３８】
［数８］
Ｔｏｎ×ＶＩＮ×ｋ２＝Ｒｏｎｎ１×ＩＬＸ×ｋ３＋Ｖｏ×ｋ４
【００３９】
従って、トランジスタ１５１のオン期間の期間長Ｔｏｎは次式で表される。
【００４０】
［数９］
Ｔｏｎ＝（Ｒｏｎｎ１×ＩＬＸ×ｋ３＋Ｖｏ×ｋ４）／（ＶＩＮ×ｋ２）
【００４１】
さらに、デューティ比Ｄｕｔｙは図９のトランジスタ１５２のオン抵抗Ｒｏｎｎ２を用いて次式で表される。
【００４２】
［数１０］
Ｄｕｔｙ＝（Ｖｏ＋ＩＬＸ×Ｒｏｎｎ２）／（Ｖｉｎ−ＩＬＸ×Ｒｏｎｎ１）
従って、スイッチング周波数ｆｓｗは次式で表される。
【００４３】
［数１１］
ｆｓｗ＝Ｄｕｔｙ／Ｔｏｎ
＝（Ｖｏ＋ＩＬＸ×Ｒｏｎｎ２）／（ＶＩＮ−ＩＬＸ×Ｒｏｎｎ１）
／（（Ｒｏｎｎ１×ＩＬＸ×ｋ３＋Ｖｏ×ｋ４）／（ＶＩＮ×ｋ２））
【００４４】
ここで、Ｒｏｎｎ１＝Ｒｏｎｎ２×ｋ４／ｋ３＝ｋかつｋ２＝ｋ４となるように回路定数を設定すれば、上式の右辺から出力電圧Ｖｏの項を消去できて、スイッチング周波数ｆｓｗは以下のように表される。
【００４５】
［数１２］
ｆｓｗ＝ＶＩＮ／（ＶＩＮ−ＩＬＸ×ｋ） （６）
【００４６】
式（６）の定数ｋは、図９の電流検出回路１０８及びｔｏｎジェネレータ１０２を構成する各素子の素子値により決定される。すなわち、スイッチング周波数ｆｓｗには入力電圧ＶＩＮとインダクタ電流ＩＬＸの項が残り、スイッチング周波数の入力電圧ＶＩＮと出力電流への依存性を完全には排除できない。特に、負荷がＣＰＵの場合は、連続的に負荷電流（すなわち、出力電流である。）が急峻に変動するため、そのたびにスイッチング周波数が変化すると広い帯域のスイッチングノイズを発生してしまい、周辺機器への影響が極めて重大な問題となる。
【００４７】
以上詳述したように、従来技術によれば、チップサイズ及び消費電流を増加させることなく、入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧を一定に保つことはできなかった。
【００４８】
本発明の目的は以上の問題点を解決し、従来技術に比較してチップサイズ及び消費電流を増加させることなく、入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧を一定に保ち、ＣＰＵなどの負荷回路に高精度な電圧を供給できるスイッチングレギュレータと、当該スイッチングレギュレータを備えた電子機器とを提供することにある。
【課題を解決するための手段】
【００４９】
本発明に係るスイッチングレギュレータ及び電子機器は、入力端子を介して入力された入力電圧を所定の出力電圧に変換し、出力端子を介して出力するスイッチングレギュレータにおいて、
上記入力端子と上記出力端子との間に接続された第１のスイッチ素子と、
上記出力端子と接地との間に接続された第２のスイッチ素子と、
上記第１のスイッチ素子のオン時間と上記第２のスイッチ素子のオン時間との和に対する上記第１のスイッチ素子のオン時間の比に対応する第１の時間期間が経過したときに、上記第１のスイッチ素子のオン期間の終了タイミングを示す第１のスイッチング時間制御信号を発生して出力するスイッチング時間制御回路と、
上記出力電圧に対応するフィードバック電圧を所定の第１の基準電圧と比較し、上記フィードバック電圧が上記第１の基準電圧より小さいとき、上記第２のスイッチ素子のオン期間の終了タイミングを示す第２のスイッチング時間制御信号を発生して出力する第１のコンパレータと、
上記第１のスイッチング時間制御信号に応答して上記第１のスイッチ素子をオフして上記第２のスイッチ素子をオンし、上記第２のスイッチング時間制御信号に応答して上記第２のスイッチ素子をオフして上記第１のスイッチ素子をオンするスイッチ素子制御回路とを備え、
上記第１の時間期間と、上記第１の時間期間より長い所定の第２の時間期間とは、それぞれリセット解除タイミングを起点として開始し、
上記スイッチング時間制御回路は、上記リセット解除タイミングから上記第２の時間期間が経過したときにリセット信号を発生することを特徴とする。
【発明の効果】
【００５０】
本発明に係るスイッチングレギュレータ及び電子機器によれば、第１のスイッチ素子のオン時間と第２のスイッチ素子のオン時間との和に対する第１のスイッチ素子のオン時間の比に対応する第１の時間期間が経過したときに、第１のスイッチ素子のオン期間の終了タイミングを示す第１のスイッチング時間制御信号を発生して出力するスイッチング時間制御回路を備えて構成される。ここで、第１の時間期間と、第１の時間期間より長い所定の第２の時間期間とは、それぞれリセット解除タイミングを起点として開始し、スイッチング時間制御回路は、リセット解除タイミングから第２の時間期間が経過したときにリセット信号を発生する。従って、チップサイズと消費電流の増加を招くことなく入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧を一定に保つことができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態に係るスイッチングレギュレータ１を備えた電子機器１００の構成を示す回路図である。
【図２】図１のスイッチング時間制御回路３の構成を示す回路図である。
【図３】図１のスイッチングレギュレータ１の動作を示すタイミングチャートである。
【図４】本発明の第２の実施形態に係るスイッチング時間制御回路３Ａの構成を示す回路図である。
【図５】本発明の第３の実施形態に係るスイッチング時間制御回路３Ｂの構成を示す回路図である。
【図６】第１の従来例に係るスイッチングレギュレータ１Ｐの構成を示す回路図である。
【図７】図６のスイッチング時間制御回路３Ｐの構成を示す回路図である。
【図８】図６のスイッチングレギュレータ１Ｐの動作を示すタイミングチャートである。
【図９】特許文献１の図７記載の第２の従来例に係る電源回路１０００の構成を示す回路図である。
【図１０】図９のｔｏｎジェネレータ１０２の構成を示す回路図である。
【発明を実施するための形態】
【００５２】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００５３】
第１の実施形態．
図１は、本発明の第１の実施形態に係るスイッチングレギュレータ１を備えた電子機器１００の構成を示す回路図であり、図２は、図１のスイッチング時間制御回路３の構成を示す回路図である。また、図３は、図１のスイッチングレギュレータ１の動作を示すタイミングチャートである。
【００５４】
本実施形態に係るスイッチングレギュレータ１は、例えばパーソナルコンピュータなどの電子機器１００に搭載され、当該電子機器１００のＣＰＵなどの負荷回路１０に直流電圧を供給するために用いられる。図１において、スイッチングレギュレータ１は、スイッチ素子制御回路２と、スイッチング時間制御回路３と、コンパレータ６と、スイッチ素子ＳＷ１及びＳＷ２と、抵抗値Ｒｆ１を有する分圧抵抗８と抵抗値Ｒｆ２を有する分圧抵抗９とを備えた分圧回路７と、入力電圧ＶＩＮが入力される入力端子ＴＩと、出力端子ＬＸと、フィードバック端子ＴＦとを備えて構成される。また、スイッチ制御回路２は、ＲＳフリップフロップ２２と、制御信号発生回路２３とを備えて構成される。さらに、スイッチング時間制御回路３は、オンデューティ検出回路４と、オン期間制御回路５とを備えて構成される。また、電子機器１００は、インダクタンスＬを有するインダクタ１２と、容量Ｃｏｕｔを有する出力コンデンサ１４とを備えて構成される高周波除去及び平滑用ローパスフィルタと、スイッチングレギュレータ１とを備えて構成される。
【００５５】
また、図２において、オンデューティ検出回路４は、スイッチ素子ＳＷ３及びＳＷ４と、所定の基準電圧ＶＲＴ１を出力する基準電圧源４４と、抵抗値Ｒｉを有する積分抵抗４２と、容量Ｃｉを有するコンデンサ４３とを備えて構成される。また、図２において、オン期間制御回路５は、スイッチング時間制御信号発生回路５０１と、リセット回路５０２とを備えて校正される。ここで、スイッチング時間制御信号発生回路５０１は、所定の基準電流Ｉｃを出力する基準電流源５１と、容量Ｃｃを有するコンデンサ５２と、スイッチ素子ＳＷ５と、コンパレータ５３と、インバータ５８と、アンドゲート５９とを備えて構成される。なお、コンパレータ５３と、インバータ５８と、アンドゲート５９とは、コンパレータ回路５３０を構成する。さらに、リセット回路５０２は、所定の基準電圧ＶＲＴ２を出力する基準電圧源５５と、コンパレータ５６と、ラッチ回路５７とを備えて構成される。さらに、ラッチ回路５７は、ノアゲート５７１及び５７２と、インバータ５７３とを備えて構成される。
【００５６】
詳細後述するように、本実施形態に係るスイッチングレギュレータ１は、入力端子ＴＩを介して入力された入力電圧ＶＩＮを所定の出力電圧に変換し、出力端子ＬＸを介して出力するスイッチングレギュレータ１において、
（ａ）入力端子ＴＩと出力端子ＬＸとの間に接続されたスイッチ素子ＳＷ１と、
（ｂ）出力端子ＬＸと接地との間に接続されたスイッチ素子ＳＷ２と、
（ｃ）スイッチ素子ＳＷ１のオン時間ｔｏｎ１とスイッチ素子ＳＷ２のオン時間ｔｏｎ２との和に対するスイッチ素子ＳＷ１のオン時間ｔｏｎ１の比に対応する時間期間Ｔｏｎ１が経過したときに、スイッチ素子ＳＷ１のオン期間の終了タイミングを示すスイッチング時間制御信号ＴＯＮを発生して出力するスイッチング時間制御回路３と、
（ｄ）出力電圧に対応するフィードバック電圧ＶＦを所定の基準電圧ＶＲＥＦと比較し、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより小さいとき、スイッチ素子ＳＷ２のオン期間の終了タイミングを示すスイッチング時間制御信号ＣＭＰＯを発生して出力するコンパレータ６と、
（ｅ）スイッチング時間制御信号ＴＯＮに応答してスイッチ素子ＳＷ１をオフしてスイッチ素子ＳＷ２をオンし、スイッチング時間制御信号ＣＭＰＯに応答してスイッチ素子ＳＷ２をオフしてスイッチ素子ＳＷ１をオンするスイッチ素子制御回路２とを備えて構成され、時間期間Ｔｏｎ１と、時間期間Ｔｏｎ１より長い所定の時間期間Ｔｏｎ２とは、それぞれリセット解除タイミングを起点として開始し、スイッチング時間制御回路３は、リセット解除タイミングから時間期間Ｔｏｎ２が経過したときにリセット信号を発生する。
【００５７】
ここで、スイッチング時間制御回路３は、リセット解除タイミング（例えば、図３の第１のリセット解除タイミングｔ１１である。）から時間期間Ｔｏｎ１が経過したときにスイッチング時間制御信号ＴＯＮを発生する（例えば、図３のタイミングｔ１２参照。）。さらに、スイッチング時間制御回路３は、リセット解除タイミングを起点として、時間期間Ｔｏｎ１より長い時間期間Ｔｏｎ２が経過したとき、ハイレベルのリセット信号ＲＳＴ（リセット信号）を発生する。
【００５８】
また、スイッチング時間制御回路３は、リセット解除タイミング（例えば、図３の第１のリセット解除タイミングｔ１１及びｔ３０である。）から時間期間Ｔｏｎ２が経過して（図３のリセットタイミングｔ１３及びｔ３１参照。）、かつスイッチ素子ＳＷ２がオフされたことを検出したとき、当該検出したタイミングにおいて、第２のリセット解除タイミング（例えば、図３のリセット解除タイミングｔ１４及びｔ３２である。）を表すローレベルのリセット信号ＲＳＴ（リセット解除信号）を発生することを特徴としている。また、リセット解除タイミング（例えば、図３のｔ２１である。）から時間期間Ｔｏｎ１より長い所定の時間期間Ｔｏｎ２が経過する前にスイッチ素子ＳＷ２がオフされた（例えば、図３のタイミングｔ２２である。）ことを検出したとき、リセット信号（ハイレベルのリセット信号ＲＳＴ）を発生せず、これによりスイッチ素子ＳＷ１をオンする（図３のタイミングｔ２２。）ことを特徴としている。その後、リセット解除タイミング（例えば、図３のリセット解除タイミングｔ２１である。）から時間期間Ｔｏｎ２が経過したときに、スイッチング時間制御回路３はリセット解除タイミング（例えば、図３のリセット解除タイミングｔ２１である。）の次のリセットタイミング（例えば、図３のリセットタイミングｔ２３である。）を表すハイレベルリセット信号ＲＳＴを、スイッチ素子ＳＷ１及びＳＷ２を切り替えることなしに、発生することを特徴としている。
【００５９】
さらに、スイッチング時間制御回路３は、上述した比を表す検出電圧Ｖｏｎ１を出力するオンデューティ検出回路４と、検出電圧Ｖｏｎ１及びリセット信号ＲＳＴに基づいてスイッチング時間制御信号ＴＯＮを発生するスイッチング時間制御信号発生回路５０１と、リセット信号ＲＳＴを発生するリセット回路５０２とを備えて構成される。また、オンデューティ検出回路４は、所定の基準電圧ＶＲＴ１を発生する基準電圧源４４と、基準電圧源４４に接続された一端を有し、スイッチ素子ＳＷ１と連動してオンオフするように制御されるスイッチ素子ＳＷ３と、スイッチ素子ＳＷ３の他端と接地との間に接続され、スイッチ素子ＳＷ２と連動してオンオフするように制御される第４のスイッチ素子ＳＷ４と、スイッチ素子ＳＷ３と第４のスイッチ素子ＳＷ４との間の接続点Ｃ１に接続された一端を有する積分用抵抗素子４２と、積分用抵抗素子４２の他端と接地との間に接続されたコンデンサ４３とを備えて構成される。ここで、オンデューティ検出回路４は、コンデンサ４３の両端電圧を検出電圧Ｖｏｎ１として出力する。また、スイッチング時間制御信号発生回路５０１は、所定の基準電流Ｉｃを出力する基準電流源５１と、基準電流源５１と接地との間に接続されたコンデンサ５２と、コンデンサ５２に並列に接続され、リセット信号ＲＳＴの電圧レベルがハイレベルからローレベルになる各リセット解除タイミングにおいてオンからオフに切り換えられるとともに、リセット信号ＲＳＴの電圧レベルがローレベルからハイレベルになる各リセットタイミングにおいてオフからオンに切り換えられるスイッチ素子ＳＷ５と、検出電圧Ｖｏｎ１をコンデンサ５２の両端電圧ＶＣと比較し、コンデンサ５２の両端電圧ＶＣが検出電圧Ｖｏｎ１を超えたとき、スイッチング時間制御信号ＴＯＮを発生するコンパレータ回路５３０とを備えたことを特徴としている。
【００６０】
またさらに、リセット回路５０２は、基準電圧ＶＲＴ１以上の所定の基準電圧ＶＲＴ２を発生する基準電圧源５５と、スイッチング時間制御回路３のコンデンサ５２の両端電圧ＶＣを基準電圧ＶＲＴ２（第３の基準電圧）と比較し、当該比較結果を表す出力信号ＴＦを発生するコンパレータ５６と、コンパレータ５６からの出力信号ＴＦに基づいて、リセット解除タイミングから時間期間Ｔｏｎ２が経過したことを検出したときにリセットタイミングを表すハイレベルのリセット信号ＲＳＴを発生するとともに、スイッチ素子制御回路２からのスイッチ素子ＳＷ２がオフされたタイミングを表す所定の信号ＰＳＥＴに基づいて、スイッチ素子ＳＷ２がオフされたこと又はオフされていることを検出して（すなわち、信号ＰＳＥＴの電圧レベルがローレベルからハイレベルに切り替わったこと又はハイレベルであることを検出して）、リセット解除タイミングを表すローレベルのリセット信号ＲＳＴ（リセット解除信号）を発生するラッチ回路５７とを備えたことを特徴としている。より詳しくは、コンパレータ５６は、スイッチング時間制御信号発生回路５０１のコンデンサ５２の両端電圧ＶＣが基準電圧ＶＲＴ２より大きいときはハイレベルの出力信号ＴＦを発生する一方、両端電圧ＶＣが基準電圧ＶＲＴ２より小さいときはローレベルの出力信号ＴＦを発生する。
【００６１】
また、ラッチ回路５７は、スイッチ素子制御回路２からの所定の信号ＰＳＥＴの状態にかかわらず、コンパレータ５６からの出力信号ＴＦの電圧レベルがローレベルからハイレベルになって、各リセット解除タイミングから時間期間Ｔｏｎ２が経過したことを検出したとき、リセット信号の電圧レベルをローレベルからハイレベルにしてリセットタイミングを示すハイレベルのリセット信号ＲＳＴをスイッチ素子ＳＷ５に出力して、スイッチ素子ＳＷ５をオフからオンに切り替える。さらに、ラッチ回路５７は、コンパレータ５６からの出力信号ＴＦの電圧レベルがローレベルであり、かつスイッチ素子ＳＷ２がオフされて所定の信号ＰＳＥＴの電圧レベルがローレベルからハイレベルになるときに、リセット信号ＲＳＴの電圧レベルをハイレベルからローレベルにして、リセット解除タイミングを表すローレベルのリセット信号ＲＳＴ（リセット解除信号）をスイッチ素子ＳＷ５に出力して、スイッチ素子ＳＷ５をオンからオフに切り替える。またさらに、ラッチ回路５７は、スイッチ素子ＳＷ２がオフされて所定の信号ＰＳＥＴの電圧レベルがハイレベルであり、かつコンパレータ５６からの出力信号ＴＦの電圧レベルがハイレベルからローレベルになるときに、リセット信号ＲＳＴの電圧レベルをハイレベルからローレベルにして、リセット解除タイミングを表すローレベルのリセット信号ＲＳＴ（リセット解除信号）をスイッチ素子ＳＷ５に出力して、スイッチ素子ＳＷ５をオンからオフに切り替える。
【００６２】
図１において、スイッチ素子ＳＷ１は入力端子ＴＩと出力端子ＬＸとの間に接続され、スイッチ素子ＳＷ２は出力端子ＬＸと接地との間に接続される。出力端子ＬＸからの出力電圧は、インダクタンスＬを有するインダクタ１２と、容量Ｃｏｕｔを有する出力コンデンサ１４とを備えて構成される高周波除去及び平滑用ローパスフィルタを介して、例えばＣＰＵである負荷回路１０に出力される。なお、抵抗１３は出力コンデンサ１４の直列等価寄生抵抗であって、抵抗値Ｒｅｓｒを有する。上述したローパスフィルタからの出力電圧ＶＯＵＴは、フィードバック端子ＴＦを介してスイッチングレギュレータ１に入力され、分圧回路７により分圧される。そして、出力電圧ＶＯＵＴに比例する分圧後のフィードバック電圧ＶＦは、コンパレータ６の反転入力端子に出力される。コンパレータ６は、フィードバック電圧ＶＦを、電圧源１１から非反転入力端子に入力される所定の基準電圧ＶＲＥＦと比較し、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより大きいときはローレベルのスイッチング時間制御信号ＣＭＰＯをＲＳフリップフロップ２２のセット端子Ｓに出力する一方、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより小さいときはハイレベルのスイッチング時間制御信号ＣＭＰＯをＲＳフリップフロップ２２のセット端子Ｓに出力する。ここで、コンパレータ６からのスイッチング時間制御信号ＣＭＰＯは、スイッチ素子ＳＷ２のオン期間の終了タイミングを示す。
【００６３】
また、図２を参照して詳細後述するように、スイッチング時間制御回路３は、スイッチ素子ＳＷ１のオン期間の終了タイミングを示すスイッチング時間制御信号ＴＯＮを発生して、ＲＳフリップフロップ２２のリセット端子Ｒに出力する。さらに、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴは、制御信号発生回路２３に出力される。制御信号発生回路２３は、出力信号ＰＳＥＴの立ち下がりタイミングでスイッチ素子ＳＷ１のオン期間を終了し、出力信号ＰＳＥＴの立ち上がりタイミングでスイッチ素子ＳＷ２のオン期間を終了し、かつスイッチ素子ＳＷ１とＳＷ２とが相補的にオンするように、スイッチ素子ＳＷ１をオンオフ制御するためのスイッチ素子制御信号ＰＤＲＶと、スイッチ素子ＳＷ２をオンオフ制御するためのスイッチ素子制御信号ＮＤＲＶとを発生して、スイッチ素子ＳＷ１及びＳＷ２の各ゲートにそれぞれ出力する。さらに、制御信号発生回路２３は、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを、オンデューティ検出回路４のスイッチ素子ＳＷ３及びＳＷ４（図２参照。）の各ゲートに出力する。
【００６４】
なお、本実施形態及び以下の各実施形態において、スイッチ素子ＳＷ１はローレベルのスイッチ素子制御信号ＰＤＲＶに応答してオンする一方、ハイレベルのスイッチ素子制御信号ＰＤＲＶに応答してオフする。また、スイッチ素子ＳＷ２はハイレベルのスイッチ素子制御信号ＮＤＲＶに応答してオンする一方、ローレベルのスイッチ素子制御信号ＮＤＲＶに応答してオフする。さらに、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶは、スイッチ素子ＳＷ１がオフするタイミングにおいてスイッチ素子ＳＷ２がオンし、かつスイッチ素子ＳＷ２がオフするタイミングにおいてスイッチ素子ＳＷ１がオンするように発生される（図３参照。）。
【００６５】
図１において、フィードバック電圧ＶＦが基準電圧ＶＲＥＦよりも小さくなると、コンパレータ６からのスイッチング時間制御信号ＣＭＰＯの電圧レベルはハイレベルになる。これに応答して、ＲＳフリップフロップ２２はセットされ、ＲＳフリップフロップ２２の出力信号ＰＳＥＴの電圧レベルはハイレベルになる。そして、制御信号発生回路２３は、スイッチ素子ＳＷ１をオンしかつスイッチ素子ＳＷ２をオフするように、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを発生する。これに応答して、スイッチ素子ＳＷ１はオンする一方、スイッチ素子ＳＷ２はオフし、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの電圧差によりインダクタ１２にエネルギーが蓄積される。これに伴って、インダクタ１２のインダクタ電流が増加し、出力コンデンサ１４とその直列等価寄生抵抗１３とによって、出力電圧ＶＯＵＴが上昇する。
【００６６】
次に、詳細後述するようにスイッチング時間制御信号ＴＯＮの電圧レベルがローレベルからハイレベルに切り替わると、これに応答して、ＲＳフリップフロップ２２はリセットされ、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはローレベルになる。そして、制御信号発生回路２３は、スイッチ素子ＳＷ１をオフしかつスイッチ素子ＳＷ２をオンするように、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを発生する。これに応答して、スイッチ素子ＳＷ１はオフする一方、スイッチ素子ＳＷ２はオンし、接地電圧と出力電圧ＶＯＵＴとの電圧差によりインダクタ１２のエネルギーは放出される。これに伴って、インダクタ１２のインダクタ電流が減少し、出力コンデンサ１４とその直列等価寄生抵抗１３とによって、出力電圧ＶＯＵＴが低下する。
【００６７】
図２のオンデューティ検出回路４において、スイッチ素子ＳＷ３は基準電圧源４４と接続点Ｃ１との間に接続され、スイッチ素子ＳＷ４は接続点Ｃ１と接地との間に接続される。また、積分抵抗４２は接続点Ｃ１に接続された一端を有し、コンデンサ４３は積分抵抗４２の他端と接地との間に接続される。さらに、接続点Ｃ１の電圧（コンデンサ４３の両端電圧である。）は、検出電圧Ｖｏｎ１としてコンパレータ５３の反転入力端子に出力される。ここで、積分抵抗４２とコンデンサ４３とは積分回路を構成する。図２において、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶは、それぞれスイッチ素子ＳＷ３及びＳＷ４の各ゲートに出力される。これに応答して、スイッチ素子ＳＷ３はスイッチ素子ＳＷ１と連動し、スイッチ素子ＳＷ１のオン期間にオンする。また、スイッチ素子ＳＷ４はスイッチ素子ＳＷ２と連動し、スイッチ素子ＳＷ２のオン期間にオンする。
【００６８】
図２において、スイッチ素子ＳＷ１がオンしかつスイッチ素子ＳＷ２がオフしているとき、スイッチ素子ＳＷ３はオンしかつスイッチ素子ＳＷ４はオフする。このため、基準電圧源４４はスイッチ素子ＳＷ３を介して積分抵抗４２に接続され、コンデンサ４３は基準電圧ＶＲＴ１によりスイッチ素子ＳＷ３及び積分抵抗４２を介して充電される。一方、スイッチ素子ＳＷ１がオフしかつスイッチ素子ＳＷ２がオンしているとき、スイッチ素子ＳＷ３はオフしかつスイッチ素子ＳＷ４はオンする。このため、積分抵抗４２の一端はスイッチ素子ＳＷ４を介して接地され、コンデンサ４３は積分抵抗４２及びスイッチ素子ＳＷ４を介して接地電位に放電される。
【００６９】
図２において、スイッチ素子ＳＷ３がオンしかつスイッチ素子ＳＷ４がオフしている期間（すなわち、スイッチ素子ＳＷ１がオンしている期間である。）においてコンデンサ４３に充電される電荷Ｑｃｈｇは、スイッチ素子ＳＷ１がオンしている期間の期間長（以下、スイッチ素子ＳＷ１のオン時間という。）ｔｏｎ１と、積分抵抗４２とコンデンサ４３との間の接続点の電圧Ｖ（ｔ）（ｔは時間である。）とを用いて、次式で表される。
【００７０】
【数６】
【００７１】
また、スイッチ素子ＳＷ３がオフしかつスイッチ素子ＳＷ４がオンしている期間（すなわち、スイッチ素子ＳＷ２がオンしている期間である。）においてコンデンサ４３に充電される電荷Ｑｄｃｈｇは、スイッチ素子ＳＷ２がオンしている期間の期間長（以下、スイッチ素子ＳＷ２のオン時間という。）ｔｏｎ２を用いて、次式で表される。
【００７２】
【数７】
【００７３】
このとき、スイッチ素子ＳＷ３とＳＷ４とがオンとオフを繰り返して、時間Ｔｅ（≫Ｒｉ×Ｃｉ）が経過すると、電圧Ｖ（ｔ）は一定の電圧Ｖｏｎ１に収束する。このため、Ｖ（ｔ）≒Ｖｏｎ１と近似でき、式（７）及び式（８）を以下のように変形できる。
【００７４】
【数８】
【００７５】
【数９】
【００７６】
さらに、時間Ｔｅ（≫Ｒｉ×Ｃｉ）が経過すると、Ｑｃｈｇ＝Ｑｄｃｈｇとなるため、式（９）及び式（１０）により、オンデューティ検出回路４からの出力電圧Ｖｏｎ１は次式で表される。
【００７７】
【数１０】
【００７８】
すなわち、オンデューティ検出回路４は、スイッチ素子ＳＷ１のオンデューティ（ｔｏｎ１／（ｔｏｎ１＋ｔｏｎ２））に比例する検出電圧Ｖｏｎ１を発生して、コンパレータ５３の反転入力端子に出力する。
【００７９】
また、図２のスイッチング時間制御信号発生回路５０１において、基準電流源５１は入力端子ＴＩに接続された一端を有し、コンデンサ５２は基準電流源５１と接地との間に接続される。また、スイッチ素子ＳＷ５はコンデンサ５２に並列に接続される。さらに、基準電流源５１とコンデンサ５２との間の接続点の電圧ＶＣ（すなわち、コンデンサ５２の両端電圧である。）はコンパレータ５３の非反転入力端子及びコンパレータ５６の非反転入力端子に出力される。コンパレータ５３からの出力信号は、アンドゲート５９の第１の入力端子に出力されるとともに、インバータ５８により反転及び遅延されてアンドゲート５９の第２の入力端子に出力される。そして、アンドゲート５９はスイッチング時間制御信号ＴＯＮを発生してＲＳフリップフロップ２２のリセット端子Ｒに出力する。
【００８０】
図２において、スイッチ素子ＳＷ５は、ラッチ回路５７からのローレベルのリセット信号ＲＳＴ（リセット解除タイミングを表すリセット解除信号であり、詳細後述する。）に応答してオフする。スイッチ素子ＳＷ５がオフすると、コンデンサ５２は基準電流Ｉｃで充電される。また、スイッチ素子ＳＷ５はハイレベルのリセット信号ＲＳＴ（リセット信号）に応答してオンする。スイッチ素子ＳＷ５がオンすると、コンデンサ５２に充電された電荷は全て接地電位に放電される。さらに、コンパレータ５３は、コンデンサ５２の両端電圧ＶＣを検出電圧Ｖｏｎ１と比較し、両端電圧ＶＣが検出電圧Ｖｏｎ１より大きいときはハイレベルの出力信号を発生する一方、両端電圧ＶＣが検出電圧Ｖｏｎ１より小さいときはローレベルの出力信号を発生する。従って、コンパレータ回路５３０は、両端電圧ＶＣが検出電圧Ｖｏｎ１より小さいときはローレベルのスイッチング時間制御信号ＴＯＮを発生する。また、コンパレータ回路５３０は、両端電圧ＶＣが検出電圧Ｖｏｎ１を超えたタイミングにおいて、インバータ５８の遅延時間と等しいパルス幅を有するハイレベルのパルス信号であるスイッチング時間制御信号ＴＯＮを発生する。ここで、パルス信号であるスイッチング時間制御信号ＴＯＮは、スイッチ素子ＳＷ１のオン期間の終了タイミングを示す。
【００８１】
また、図２のリセット回路５０２において、コンパレータ５６は両端電圧ＶＣを基準電圧ＶＲＴ２と比較し、両端電圧ＶＣが基準電圧ＶＲＴ２より大きいときはハイレベルの出力信号ＴＦを発生する一方、両端電圧ＶＣが基準電圧ＶＲＴ２より小さいときはローレベルの出力信号ＴＦを発生する。さらに、出力信号ＴＦはノアゲート５７１の第１の入力端子に出力される。また、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴは、ノアゲート５７２の第１の入力端子に出力される。ノアゲート５７１からの出力信号は、ノアゲート５７２の第２の入力端子に出力されるとともに、インバータ５７３を介してリセット信号ＲＳＴとしてスイッチ素子ＳＷ５のゲートに出力される。また、ノアゲート５７２からの出力信号はノアゲート５７１の第２の入力端子に出力される。
【００８２】
従って、ラッチ回路５７は、コンパレータ５６からの出力信号ＴＦ及びＲＳフリップフロップ２２からの出力信号ＰＳＥＴに基づいて、以下のようにリセット信号ＲＳＴを発生する。
【００８３】
図２において、コンデンサ５２が基準電流Ｉｃで充電され、その両端電圧ＶＣが基準電圧ＶＲＴ２より大きくなると、コンパレータ５６からの出力信号ＴＦの電圧レベルがローレベルからハイレベルに切り替わり、これに応答して、ラッチ回路５７は、リセット信号ＲＳＴの電圧レベルをハイレベルにして、リセットタイミングを表すリセット信号ＲＳＴを発生する（図３のリセットタイミングｔ１３、ｔ２３、ｔ２５、ｔ２７、ｔ２９及びｔ３１参照。）。これに応答して、スイッチ素子ＳＷ５がオンし、コンデンサ５２は接地電位まで放電される。すると、電圧ＶＣが基準電圧ＶＲＴ２より小さくなり、出力信号ＴＦの電圧レベルはハイレベルからローレベルに切り替わる。出力信号ＴＦの電圧レベルがハイレベルからローレベルに切り替わったときに、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルがハイレベルの場合（すなわち、スイッチ素子ＳＷ２がオフしているとき。）は、出力信号ＴＦの電圧レベルがハイレベルからローレベルに切り替わったことに応答して、リセット信号ＲＳＴの電圧レベルはローレベルになる（すなわち、リセット解除タイミングを表すリセット解除信号であるローレベルのリセット信号ＲＳＴが発生される。）。これに応答して、スイッチ素子ＳＷ５がオフし、再びコンデンサ５２の充電が開始される（図３のリセット解除タイミングｔ２４、ｔ２６及びｔ２８参照。）。一方、出力信号ＴＦの電圧レベルがハイレベルからローレベルに切り替わったときにＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルがローレベルの場合は、出力信号ＰＳＥＴの電圧レベルがローレベルからハイレベルに切り替わったとき（すなわち、スイッチ素子ＳＷ２がオフしたとき。）、スイッチ素子ＳＷ２がオフされたことに応答して、リセット信号ＲＳＴの電圧レベルがローレベルになり、これに応答してスイッチ素子ＳＷ５がオフし、再びコンデンサ５２の充電が開始される（図３のリセット解除タイミングｔ１１、ｔ１４、ｔ２８及びｔ３０参照。）。
【００８４】
次に、本実施形態に係るスイッチングレギュレータ１のスイッチング周波数ｆｓｗを説明する。図２において、パルス信号であるスイッチング時間制御信号ＴＯＮが発生され、これに応答してスイッチ素子ＳＷ１がオンからオフに切り替わるタイミングにおいて、コンデンサ５２の両端電圧ＶＣは、スイッチ素子ＳＷ１のオン時間ｔｏｎ１を用いて次式で表される。
【００８５】
【数１１】
【００８６】
従って、スイッチ素子ＳＷ１がオンからオフに切り替わるタイミングにおいて、式（１１）及び式（１２）から次式が成り立つ。
【００８７】
【数１２】
【００８８】
従って、次式が得られる。
【００８９】
【数１３】
【００９０】
従って、スイッチング周波数ｆｓｗは次式で表される。
【００９１】
【数１４】
【００９２】
式（１４）において、スイッチング周波数ｆｓｗはオンデューティ検出回路４及びスイッチング時間制御信号発生回路５０１を構成する各素子の素子値で決まる定数である。従って、本実施形態によれば、スイッチング周波数ｆｓｗは、入力電圧ＶＩＮ、出力電圧ＶＯＵＴ、及び出力電流Ｉｏｕｔに依存しない定数になる。
【００９３】
次に、基準電圧ＶＲＴ１及びＶＲＴ２の設定方法を説明する。基準電圧ＶＲＴ１及びＶＲＴ２は、ＶＲＴ１≦ＶＲＴ２となるように設定される。一方、式（１１）より、Ｖｏｎ１＜ＶＲＴ１であるので、Ｖｏｎ１＜ＶＲＴ２となる。従って、コンパレータ５３からの出力信号の電圧レベルがローレベルである間は、コンパレータ５６からの出力信号ＴＦの電圧レベルも必ずローレベルになる。すなわち、スイッチ素子ＳＷ５がオンからオフに切替わってコンデンサ５２の充電が開始してから、コンパレータ５３からの出力信号の電圧レベルがローレベルからハイレベルになるまでの時間期間Ｔｏｎ１は、スイッチ素子ＳＷ５がオンからオフに切替わってコンデンサ５２の充電が開始してから、コンパレータ５６からの出力信号ＴＦの電圧レベルがローレベルからハイレベルになるまでの時間期間Ｔｏｎ２未満になる（Ｔｏｎ１＜Ｔｏｎ２。図３参照。）。
【００９４】
ここで、時間期間Ｔｏｎ２は次式で表される。
【００９５】
【数１５】
【００９６】
従って、式（１３）及び式（１５）より、次式が得られる。
【００９７】
【数１６】
【００９８】
さらに、ＶＲＴ１＝ＶＲＴ２となるように基準電圧ＶＲＴ１及びＶＲＴ２を設定すると、上式は以下のように変形される。
【００９９】
【数１７】
【０１００】
従って、基準電圧ＶＲＴ１及びＶＲＴ２を互いに等しい値に設定すると、時間期間Ｔｏｎ２はスイッチング周期（１／ｆｓｗ）と一致する。
【０１０１】
図３は、タイミングｔ２１において出力電流ＩＯＵＴがＩ１からＩ２（Ｉ１＜Ｉ２）に急峻に増加したときのスイッチングレギュレータ１の動作を示すタイミングチャートである。図３において、基準電圧ＶＲＴ１及びＶＲＴ２は同一の基準電圧ＶＲＴに設定されている。図３に示すように、コンデンサ５２の充電開始タイミングであるリセット解除タイミングｔ１１及びｔ２１から、検出電圧Ｖｏｎ１に対応する時間期間Ｔｏｎ１が経過したとき（例えば、タイミングｔ１２。）に、パルス信号であるスイッチング時間制御信号ＴＯＮが発生されている。また、ラッチ回路５７は、コンパレータ５６からの出力信号ＴＦに基づいて、リセット解除タイミングｔ１１から時間期間Ｔｏｎ１より長い時間期間Ｔｏｎ２が経過したことを検出したとき、スイッチ素子ＳＷ５をオフからオンに切り換えるタイミングを表すハイレベルのリセット信号ＲＳＴを発生する（タイミングｔ１３及びｔ２３）。さらに、ラッチ回路５７は、リセット解除タイミングｔ１１から、時間期間Ｔｏｎ１より長い時間期間Ｔｏｎ２が経過し（タイミングｔ１３及びｔ２３）、かつＲＳフリップフロップ２２からの出力信号ＰＳＥＴの立ち上がりタイミングに基づいて、スイッチ素子ＳＷ２がオフされたことを検出したとき、当該検出したタイミングｔ１４において、リセット解除タイミングｔ１１（第１のリセット解除タイミング）の次のリセット解除タイミングｔ１３（第２のリセット解除タイミング）を表すローレベルのリセット信号ＲＳＴ（リセット解除信号）を発生している。
【０１０２】
図３において、リセット解除タイミングｔ２１において出力電流ＩＯＵＴがＩ１からＩ２に増加すると、スイッチ素子ＳＷ１のオン時間ｔｏｎ１とスイッチ素子ＳＷ２のオン時間ｔｏｎ２との比率が変化するが、式（１１）に従って検出電圧Ｖｏｎ１が増加してオン時間ｔｏｎ１が増加するため、出力電流ＩＯＵＴがＩ１であるときのスイッチング周期ｔｓｗ１と、出力電流ＩＯＵＴがＩ２であるときのスイッチング周期ｔｓｗ２は等しくなり、スイッチング周波数ｆｓｗが変化しない。さらに、図３からわかるように、出力電流ＩＯＵＴがＩ１からＩ２に増加しても、出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａは変化しない。また、式（１４）により確認されたように、入力電圧ＶＩＮ及び出力電流ＩＯＵＴが変化してもスイッチング周波数ｆｓｗと出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａが変化しないことがわかる。
【０１０３】
図３において、リセット解除タイミングｔ２１において出力電流ＩＯＵＴが急峻に増加し、これに伴って出力電圧ＶＯＵＴが低下する。その後、検出電圧Ｖｏｎ１に対応する時間期間Ｔｏｎ１が経過したときに、パルス信号であるスイッチング時間制御信号ＴＯＮが発生されている。そして、これに応答してスイッチ素子ＳＷ１がオフされ、スイッチ素子ＳＷ１のオン時間ｔｏｎ１が決まる。さらに、スイッチ素子ＳＷ１がオフされた後、スイッチ素子ＳＷ２がオンされる。ここで、リセット解除タイミングｔ２１における出力電流ＩＯＵＴの急峻な増加に伴って出力電圧ＶＯＵＴが低下するので、両端電圧ＶＣが基準電圧ＶＲＴに到達する前のタイミングｔ２２において、フィードバック電圧ＶＦが基準電圧ＶＲＥＦを下回り、コンパレータ６からのスイッチング時間制御信号ＣＭＰＯの電圧レベルはハイレベルになり、これに応答してスイッチ素子ＳＷ２はオフされ、スイッチ素子ＳＷ１は再びオンされる（タイミングｔ２２）。
【０１０４】
さらに、リセット解除タイミングｔ２１から時間期間Ｔｏｎ２が経過したタイミングｔ２３において、両端電圧ＶＣが基準電圧ＶＲＴ２に到達してコンパレータ５６からの出力電圧ＴＦの電圧レベルがローレベルからハイレベルに切り替わる。これに応答してハイレベルのリセット信号ＲＳＴが発生される（タイミングｔ２３）。ハイレベルのリセット信号ＲＳＴに応答してスイッチ素子ＳＷ５がオンしてコンデンサ５２は接地電位まで放電される。その後、コンパレータ５６からの出力信号ＴＦの電圧レベルがハイレベルからローレベルに切り替わる（タイミングｔ２４）。このとき、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはハイレベルであるので、スイッチ素子ＳＷ１はオンを継続する一方、タイミングｔ２４においてローレベルのリセット信号ＲＳＴ（リセット解除信号）が発生され、これに応答して再びスイッチ素子ＳＷ５がオフしてコンデンサ５２の充電が再開される。さらに、タイミングｔ２４から検出電圧Ｖｏｎ１に対応する時間期間ｔｏｎａが経過して両端電圧ＶＣが検出電圧Ｖｏｎ１を超えると、これに応答してハイレベルのパルス形状のスイッチング時間制御信号ＴＯＮが発生され、スイッチ素子ＳＷ１がオフし、スイッチ素子ＳＷ２がオンする。ここで、スイッチ素子ＳＷ２がオフしたタイミングｔ２２からタイミングｔ２４までの時間期間を時間期間ｔｅｘｔと定義する。
【０１０５】
以上説明したように、ラッチ回路５７は、リセット解除タイミングｔ２１から検出電圧Ｖｏｎ１に対応する時間期間Ｔｏｎ１が経過したときにスイッチング時間制御信号ＴＯＮを発生し、リセット解除タイミングｔ２１から時間期間Ｔｏｎが経過する前のタイミングｔ２２（ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの立ち上がりタイミングである。）にスイッチ素子ＳＷ２がオフされたことを検出したとき、リセット信号（ハイレベルのリセット信号ＲＳＴ）を発生せず、これによりスイッチ素子ＳＷ１をオンする（タイミングｔ２２）。その後、リセット解除タイミングｔ２１から時間期間Ｔｏｎ２が経過したときにリセット解除タイミングｔ２１の次のリセットタイミングｔ２３を表すハイレベルのリセット信号ＲＳＴを発生する。
【０１０６】
従って、図３に示すように、リセット解除タイミングｔ２１において出力電流ＩＯＵＴが急峻に変化すると、スイッチ素子ＳＷ１のオン時間ｔｏｎ１が定常状態におけるオン時間ｔｏｎ１から、オン時間（ｔｅｘｔ＋ｔｏｎａ）に増えるので、出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａの低下を抑えることができる。以上説明したように、本実施形態によれば、チップサイズ及び消費電流を従来技術に比較して増加させることなく、入力電圧ＶＩＮ及び出力電流ＩＯＵＴが変化してもスイッチング周波数ｆｓｗと出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａを一定に保ち、ＣＰＵなどの負荷回路１０に高精度な電圧を供給できる。特に、出力電流ＩＯＵＴが急峻に変化した場合でも、スイッチング周波数ｆｓｗと出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａを一定に保つことができる。
【０１０７】
第２の実施形態．
図４は、本発明の第２の実施形態に係るスイッチング時間制御回路３Ａの構成を示す回路図である。本実施形態に係るスイッチング時間制御回路３Ａは、第１の実施形態に係るスイッチング時間制御回路３に比較して、オンデューティ検出回路４に代えてオンデューティ検出回路４Ａを備えたことを特徴としている。
【０１０８】
詳細後述するように、オンデューティ検出回路４Ａは、基準電圧ＶＲＴ１を発生する基準電圧源４４と、基準電圧源４４に接続された一端を有し、スイッチ素子ＳＷ１と連動してオンオフするように制御されるスイッチ素子ＳＷ３と、スイッチ素子ＳＷ３の他端に接続され、充電電流Ｉｃｐを出力する充電用の基準電流源４７と、接地された一端を有しスイッチ素子ＳＷ２と連動してオンオフするように制御されるスイッチ素子ＳＷ４と、スイッチ素子ＳＷ４の他端に接続され、所定の放電電流Ｉｃｎを出力する放電用の基準電流源４８と、基準電流源４７と基準電流源４８との間の接続点Ｃ２と接地との間に接続されたコンデンサ４３とを備え、オンデューティ検出回路４Ａは、コンデンサ４３の両端電圧を検出電圧Ｖｏｎ１として出力したことを特徴としている。
【０１０９】
図４において、オンデューティ検出回路４Ａは、スイッチ素子ＳＷ３及びＳＷ４と、所定の基準電圧ＶＲＴ１を出力する基準電圧源４４と、容量Ｃｉを有するコンデンサ４３と、所定の充電電流Ｉｃｐを出力する基準電流源４７と、所定の放電電流Ｉｃｎを出力する基準電流源４８とを備えて構成される。スイッチ素子ＳＷ３と、基準電流源４７と、基準電流源４８と、スイッチ素子ＳＷ４とは、基準電圧源４４と接地電圧との間に直列に接続され、基準電流源４７と４８との間の接続点Ｃ２はコンデンサ４３を介して接地される。また、コンデンサ４３の両端電圧は、検出電圧Ｖｏｎ１としてコンパレータ５３の反転入力端子に出力される。図４において、第１の実施形態と同様に、制御信号発生回路２３からのスイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶはそれぞれ、スイッチ素子ＳＷ３及びＳＷ４の各ゲートに出力される。これに応答して、スイッチ素子ＳＷ３はスイッチ素子ＳＷ１と連動し、スイッチ素子ＳＷ１のオン期間にオンする。また、スイッチ素子ＳＷ４はスイッチ素子ＳＷ２と連動し、スイッチ素子ＳＷ２のオン期間にオンする。
【０１１０】
図４において、スイッチ素子ＳＷ１がオンしかつスイッチ素子ＳＷ２がオフしているとき、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはハイレベルであるので、スイッチ素子ＳＷ３はオンしかつスイッチ素子ＳＷ４はオフする。このため、基準電圧源４４はスイッチ素子ＳＷ３を介して基準電流源４７に接続され、コンデンサ４３は充電電流Ｉｃｐで充電される。一方、スイッチ素子ＳＷ１がオフしかつスイッチ素子ＳＷ２がオンしているとき、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはローレベルであるので、スイッチ素子ＳＷ３はオフしかつスイッチ素子ＳＷ４はオンする。このため、コンデンサ４３の一端は基準電流源４８及びスイッチ素子ＳＷ４を介して接地され、コンデンサ４３は放電電流Ｉｃｎで接地電位に放電される。
【０１１１】
スイッチ素子ＳＷ３とＳＷ４とがオンとオフを繰り返して、時間Ｔｅ（≫Ｒｉ×Ｃｉ）が経過すると、第１の実施の形態と同様に、スイッチ素子ＳＷ１のオンデューティ（ｔｏｎ１／（ｔｏｎ１＋ｔｏｎ２））に比例する検出電圧Ｖｏｎ１（式（１１）参照。）が発生される。
【０１１２】
一般に、スイッチングレギュレータは回路を駆動するための基準電流源を備えているので、この基準電流源を基準電流源４７及び４８として利用できる。このため、本実施形態に係るオンデューティ検出回路４Ａは、第１の実施形態に係るオンデューティ検出回路４に比較して、より小さな面積で実現できる。さらに、スイッチ素子ＳＷ３がオンしたときの充電電流Ｉｃｐと、スイッチ素子ＳＷ４がオンしたときの放電電流Ｉｃｎとをそれぞれ別個に設定することで、検出電圧Ｖｏｎ１のレベルを任意に設定できる。このため、検出電圧Ｖｏｎ１のレベルを小さく設定するほど、コンパレータ５３への入力電圧を小さくできるので、第１の実施形態に比較して、小さい面積及び低消費電流のコンパレータ５３を用いることができる。
【０１１３】
第３の実施形態．
図５は、本発明の第３の実施形態に係るスイッチング時間制御回路３Ｂの構成を示す回路図である。本実施形態に係るスイッチング時間制御回路３Ｂは、第１の実施形態に係るスイッチング時間制御回路３に比較して、オンデューティ検出回路４に代えてオンデューティ検出回路４Ｂを備えたことを特徴としている。また、オンデューティ検出回路４Ｂは、オンデューティ検出回路４に比較して、基準電圧ＶＲＴ１を分圧してスイッチ素子ＳＷ３に出力するための分圧回路４９をさらに備えたことを特徴としている。ここで、分圧回路４９は、基準電圧源４４と接地との間に直列に接続された抵抗４９１及び４９２を備えて構成される。従って、図５において、コンデンサ４３は、分圧後の基準電圧ＶＲＴ１により充電されるので、オンデューティ検出回路４Ｂから出力される検出電圧Ｖｏｎ１は、抵抗４９１の抵抗値Ｒｖ１と、抵抗４９２の抵抗値Ｒｖ２とを用いて、次式で表される。
【０１１４】
【数１８】
【０１１５】
例えば、基準電圧ＶＲＴ１としてバンドギャップリファレンス回路からの出力電圧を用いた場合、基準電圧ＶＲＴ１は１．２６Ｖである。本実施形態によれば、抵抗４９１及び４９２を用いて基準電圧ＶＲＴ１を分圧するので、第１の実施形態に比較して検出電圧Ｖｏｎ１の最大値は小さくなる。このため、コンパレータ５３の入力電圧範囲が小さくなり、第１の実施形態に比較して消費電流及び回路面積を小さくできる。また、第１の実施形態に比較してより低い入力電圧ＶＩＮでも動作できる。
【０１１６】
なお、図５の分圧回路４９を図４のオンデューティ検出回路４Ａに設けてもよい。
【０１１７】
また、上記各実施形態において、制御信号発生回路２３は、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを、スイッチ素子ＳＷ１がオフするタイミングにおいてスイッチ素子ＳＷ２をオンし、かつスイッチ素子ＳＷ２がオフするタイミングにおいてスイッチ素子ＳＷ１をオンするように発生したが、本発明はこれに限られない。制御信号発生回路２３は、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを、スイッチ素子ＳＷ１のオン期間の終了後、所定のマージン期間だけスイッチ素子ＳＷ１及びＳＷ２をオフした後、スイッチ素子ＳＷ２をオンし、スイッチ素子ＳＷ２のオン期間の終了後、所定のマージン期間だけスイッチ素子ＳＷ１及びＳＷ２をオフした後、スイッチ素子ＳＷ１をオンするように発生してもよい。
【符号の説明】
【０１１８】
１…スイッチングレギュレータ、
２…スイッチ素子制御回路、
３，３Ａ，３Ｂ…スイッチング時間制御回路、
４，４Ａ，４Ｂ…オンデューティ検出回路、
５…オン期間制御回路、
６…コンパレータ、
７…分圧回路、
８，９…抵抗、
１０…負荷回路、
１１…電圧源、
１２…インダクタ、
１３…抵抗、
１４…コンデンサ、
２２…ＲＳフリップフロップ、
２３…制御信号発生回路、
４２…積分抵抗、
４３…コンデンサ、
４４…基準電圧源、
４７，４８…基準電流源、
４９…分圧回路、
５１…基準電流源、
５２…コンデンサ、
５５…基準電圧源、
５３，５６…コンパレータ、
５７…ラッチ回路、
５８…インバータ、
５９…アンドゲート、
１００…電子機器、
４９１，４９２…抵抗、
５０１…スイッチング時間制御信号発生回路、
５０２…リセット回路、
５３０…コンパレータ回路、
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５…スイッチ素子。
【先行技術文献】
【特許文献】
【０１１９】
【特許文献１】特開２０１０−２００４５０号公報
【特許文献２】特開２０１０−２２６９３０号公報
【特許文献３】特開２００７−１５９３１６号公報
【特許請求の範囲】
【請求項１】
入力端子を介して入力された入力電圧を所定の出力電圧に変換し、出力端子を介して出力するスイッチングレギュレータにおいて、
上記入力端子と上記出力端子との間に接続された第１のスイッチ素子と、
上記出力端子と接地との間に接続された第２のスイッチ素子と、
上記第１のスイッチ素子のオン時間と上記第２のスイッチ素子のオン時間との和に対する上記第１のスイッチ素子のオン時間の比に対応する第１の時間期間が経過したときに、上記第１のスイッチ素子のオン期間の終了タイミングを示す第１のスイッチング時間制御信号を発生して出力するスイッチング時間制御回路と、
上記出力電圧に対応するフィードバック電圧を所定の第１の基準電圧と比較し、上記フィードバック電圧が上記第１の基準電圧より小さいとき、上記第２のスイッチ素子のオン期間の終了タイミングを示す第２のスイッチング時間制御信号を発生して出力する第１のコンパレータと、
上記第１のスイッチング時間制御信号に応答して上記第１のスイッチ素子をオフして上記第２のスイッチ素子をオンし、上記第２のスイッチング時間制御信号に応答して上記第２のスイッチ素子をオフして上記第１のスイッチ素子をオンするスイッチ素子制御回路とを備え、
上記第１の時間期間と、上記第１の時間期間より長い所定の第２の時間期間とは、それぞれリセット解除タイミングを起点として開始し、
上記スイッチング時間制御回路は、上記リセット解除タイミングから上記第２の時間期間が経過したときにリセット信号を発生することを特徴とするスイッチングレギュレータ。
【請求項２】
上記スイッチング時間制御回路は、上記リセット信号を発生しているときに上記第２のスイッチ素子がオフされたことを検出したとき、リセット解除タイミングを表すリセット解除信号を発生し、これにより上記第１のスイッチ素子をオンすることを特徴とする請求項１記載のスイッチングレギュレータ。
【請求項３】
上記スイッチング時間制御回路は、上記リセット解除タイミングから上記第２の時間期間が経過する前に上記第２のスイッチ素子がオフされことを検出したとき、上記リセット信号を発生せず、これにより上記第１のスイッチ素子をオンすることを特徴とする請求項１又は２記載のスイッチングレギュレータ。
【請求項４】
上記スイッチング時間制御回路は、
上記比を表す検出電圧を出力するオンデューティ検出回路と、
上記検出電圧及び上記リセット信号に基づいて上記第１のスイッチング時間制御信号を発生するスイッチング時間制御信号発生回路と、
上記リセット信号及び上記リセット解除信号を発生するリセット回路とを備えたことを特徴とする請求項１乃至３のうちのいずれか１つに記載のスイッチングレギュレータ。
【請求項５】
上記オンデューティ検出回路は、
所定の第２の基準電圧を発生する第１の基準電圧源と、
上記第１の基準電圧源に接続された一端を有し、上記第１のスイッチ素子と連動してオンオフするように制御される第３のスイッチ素子と、
上記第３のスイッチ素子の他端と接地との間に接続され、上記第２のスイッチ素子と連動してオンオフするように制御される第４のスイッチ素子と、
上記第３のスイッチ素子と上記第４のスイッチ素子との間の接続点に接続された一端を有する積分用抵抗素子と、
上記積分用抵抗素子の他端と接地との間に接続された第１の容量素子とを備え、
上記オンデューティ検出回路は、上記第１の容量素子の両端電圧を上記検出電圧として出力し、
上記スイッチング時間制御信号発生回路は、
所定の基準電流を出力する基準電流源と、
上記基準電流源と接地との間に接続された第２の容量素子と、
上記第２の容量素子に並列に接続され、上記リセット信号の電圧レベルがハイレベルからローレベルになる上記各リセット解除タイミングにおいてオンからオフに切り換えられるとともに、上記リセット信号の電圧レベルがローレベルからハイレベルになる上記各リセットタイミングにおいてオフからオンに切り換えられる第５のスイッチ素子と、
上記検出電圧を上記第２の容量素子の両端電圧と比較し、上記第２の容量素子の両端電圧が上記検出電圧を超えたとき、上記第１のスイッチング時間制御信号を発生するコンパレータ回路とを備えたことを特徴とする請求項４記載のスイッチングレギュレータ。
【請求項６】
上記オンデューティ検出回路は、
所定の第２の基準電圧を発生する第１の基準電圧源と、
上記第１の基準電圧源に接続された一端を有し、上記第１のスイッチ素子と連動してオンオフするように制御される第３のスイッチ素子と、
上記第３のスイッチ素子の他端に接続され、所定の充電電流を出力する充電用基準電流源と、
接地された一端を有し、上記第２のスイッチ素子と連動してオンオフするように制御される第４のスイッチ素子と、
上記第４のスイッチ素子の他端に接続され、所定の放電電流を出力する放電用基準電流源と、
上記充電用基準電流源と上記放電用基準電流源との間の接続点と接地との間に接続された第１の容量素子とを備え、
上記オンデューティ検出回路は、上記第１の容量素子の両端電圧を上記検出電圧として出力し、
上記スイッチング時間制御信号発生回路は、
所定の基準電流を出力する基準電流源と、
上記基準電流源と接地との間に接続された第２の容量素子と、
上記第２の容量素子に並列に接続され、上記リセット信号の電圧レベルがハイレベルからローレベルになる上記各リセット解除タイミングにおいてオンからオフに切り換えられるとともに、上記リセット信号の電圧レベルがローレベルからハイレベルになる上記各リセットタイミングにおいてオフからオンに切り換えられる第５のスイッチ素子と、
上記検出電圧を上記第２の容量素子の両端電圧と比較し、上記第２の容量素子の両端電圧が上記検出電圧を超えたとき、上記第１のスイッチング時間制御信号を発生するコンパレータ回路とを備えたことを特徴とする請求項４記載のスイッチングレギュレータ。
【請求項７】
上記オンデューティ検出回路は、
上記第１の基準電圧源と上記第３のスイッチ素子の一端との間に接続され、上記第２の基準電圧を分圧する第１の分圧回路をさらに備えたことを特徴とする請求項５又は６記載のスイッチングレギュレータ。
【請求項８】
上記リセット回路は、
上記第２の基準電圧以上の所定の第３の基準電圧を発生する第２の基準電圧源と、
上記スイッチング時間制御信号発生回路の第２の容量素子の両端電圧を上記第３の基準電圧と比較し、当該比較結果を表す出力信号を発生する第２のコンパレータと、
上記第２のコンパレータからの出力信号に基づいて、上記リセット解除タイミングから上記第２の時間期間が経過したことを検出したときに上記リセットタイミングを表すリセット信号を発生し、上記スイッチ素子制御回路からの上記第２のスイッチ素子がオフされたタイミングを表す所定の信号に基づいて、上記第２のスイッチ素子がオフされたこと又はオフされていることを検出して、上記リセット解除タイミングを表すリセット解除信号を発生するラッチ回路とを備えたことを特徴とする請求項５乃至７のうちのいずれか１つに記載のスイッチングレギュレータ。
【請求項９】
上記第２のコンパレータは、上記スイッチング時間制御信号発生回路の第２の容量素子の両端電圧が上記第３の基準電圧より大きいときはハイレベルの出力信号を発生する一方、上記両端電圧が上記第３の基準電圧より小さいときはローレベルの出力信号を発生し、
上記ラッチ回路は、上記スイッチ素子制御回路からの所定の信号の状態にかかわらず、上記第２のコンパレータからの出力信号の電圧レベルがローレベルからハイレベルになって、上記各リセット解除タイミングから上記第２の時間期間が経過したことを検出したとき、上記リセット信号の電圧レベルをローレベルからハイレベルにして上記リセットタイミングを示すリセット信号を上記第５のスイッチ素子に出力して、上記第５のスイッチ素子をオフからオンに切り替えることを特徴とする請求項８記載のスイッチングレギュレータ。
【請求項１０】
上記ラッチ回路は、
上記第２のコンパレータからの出力信号の電圧レベルがローレベルであり、かつ上記第２のスイッチ素子がオフされて上記所定の信号の電圧レベルがローレベルからハイレベルになるときに、上記リセット信号の電圧レベルをハイレベルからローレベルにして、上記リセット解除タイミングを表すリセット解除信号を上記第５のスイッチ素子に出力して、上記第５のスイッチ素子をオンからオフに切り替えることを特徴とする請求項８又は９記載のスイッチングレギュレータ。
【請求項１１】
上記ラッチ回路は、
上記第２のスイッチ素子がオフされて上記所定の信号の電圧レベルがハイレベルであり、かつ上記第２のコンパレータからの出力信号の電圧レベルがハイレベルからローレベルになるときに、上記リセット信号の電圧レベルをハイレベルからローレベルにして、上記リセット解除タイミングを表すリセット解除信号を上記第５のスイッチ素子に出力して、上記第５のスイッチ素子をオンからオフに切り替えることを特徴とする請求項８乃至１０のうちのいずれか１つに記載のスイッチングレギュレータ。
【請求項１２】
上記出力電圧を分圧することにより上記フィードバック電圧を発生する第２の分圧回路をさらに備えたことを特徴とする請求項１乃至１１のうちのいずれか１つに記載のスイッチングレギュレータ。
【請求項１３】
上記スイッチ素子制御回路は、上記出力電圧の時間平均値が実質的に一定になるように、上記第１及び第２のスイッチ素子をオンオフ制御することを特徴とする請求項１乃至１２のうちのいずれか１つに記載のスイッチングレギュレータ。
【請求項１４】
請求項１乃至１３のうちのいずれか１つに記載のスイッチングレギュレータを備えたことを特徴とする電子機器。
【請求項１５】
ローパスフィルタをさらに備え、
上記スイッチングレギュレータの出力端子からの電圧は、上記ローパスフィルタを介して上記出力電圧として出力されることを特徴とする請求項１４記載の電子機器。
【請求項１】
入力端子を介して入力された入力電圧を所定の出力電圧に変換し、出力端子を介して出力するスイッチングレギュレータにおいて、
上記入力端子と上記出力端子との間に接続された第１のスイッチ素子と、
上記出力端子と接地との間に接続された第２のスイッチ素子と、
上記第１のスイッチ素子のオン時間と上記第２のスイッチ素子のオン時間との和に対する上記第１のスイッチ素子のオン時間の比に対応する第１の時間期間が経過したときに、上記第１のスイッチ素子のオン期間の終了タイミングを示す第１のスイッチング時間制御信号を発生して出力するスイッチング時間制御回路と、
上記出力電圧に対応するフィードバック電圧を所定の第１の基準電圧と比較し、上記フィードバック電圧が上記第１の基準電圧より小さいとき、上記第２のスイッチ素子のオン期間の終了タイミングを示す第２のスイッチング時間制御信号を発生して出力する第１のコンパレータと、
上記第１のスイッチング時間制御信号に応答して上記第１のスイッチ素子をオフして上記第２のスイッチ素子をオンし、上記第２のスイッチング時間制御信号に応答して上記第２のスイッチ素子をオフして上記第１のスイッチ素子をオンするスイッチ素子制御回路とを備え、
上記第１の時間期間と、上記第１の時間期間より長い所定の第２の時間期間とは、それぞれリセット解除タイミングを起点として開始し、
上記スイッチング時間制御回路は、上記リセット解除タイミングから上記第２の時間期間が経過したときにリセット信号を発生することを特徴とするスイッチングレギュレータ。
【請求項２】
上記スイッチング時間制御回路は、上記リセット信号を発生しているときに上記第２のスイッチ素子がオフされたことを検出したとき、リセット解除タイミングを表すリセット解除信号を発生し、これにより上記第１のスイッチ素子をオンすることを特徴とする請求項１記載のスイッチングレギュレータ。
【請求項３】
上記スイッチング時間制御回路は、上記リセット解除タイミングから上記第２の時間期間が経過する前に上記第２のスイッチ素子がオフされことを検出したとき、上記リセット信号を発生せず、これにより上記第１のスイッチ素子をオンすることを特徴とする請求項１又は２記載のスイッチングレギュレータ。
【請求項４】
上記スイッチング時間制御回路は、
上記比を表す検出電圧を出力するオンデューティ検出回路と、
上記検出電圧及び上記リセット信号に基づいて上記第１のスイッチング時間制御信号を発生するスイッチング時間制御信号発生回路と、
上記リセット信号及び上記リセット解除信号を発生するリセット回路とを備えたことを特徴とする請求項１乃至３のうちのいずれか１つに記載のスイッチングレギュレータ。
【請求項５】
上記オンデューティ検出回路は、
所定の第２の基準電圧を発生する第１の基準電圧源と、
上記第１の基準電圧源に接続された一端を有し、上記第１のスイッチ素子と連動してオンオフするように制御される第３のスイッチ素子と、
上記第３のスイッチ素子の他端と接地との間に接続され、上記第２のスイッチ素子と連動してオンオフするように制御される第４のスイッチ素子と、
上記第３のスイッチ素子と上記第４のスイッチ素子との間の接続点に接続された一端を有する積分用抵抗素子と、
上記積分用抵抗素子の他端と接地との間に接続された第１の容量素子とを備え、
上記オンデューティ検出回路は、上記第１の容量素子の両端電圧を上記検出電圧として出力し、
上記スイッチング時間制御信号発生回路は、
所定の基準電流を出力する基準電流源と、
上記基準電流源と接地との間に接続された第２の容量素子と、
上記第２の容量素子に並列に接続され、上記リセット信号の電圧レベルがハイレベルからローレベルになる上記各リセット解除タイミングにおいてオンからオフに切り換えられるとともに、上記リセット信号の電圧レベルがローレベルからハイレベルになる上記各リセットタイミングにおいてオフからオンに切り換えられる第５のスイッチ素子と、
上記検出電圧を上記第２の容量素子の両端電圧と比較し、上記第２の容量素子の両端電圧が上記検出電圧を超えたとき、上記第１のスイッチング時間制御信号を発生するコンパレータ回路とを備えたことを特徴とする請求項４記載のスイッチングレギュレータ。
【請求項６】
上記オンデューティ検出回路は、
所定の第２の基準電圧を発生する第１の基準電圧源と、
上記第１の基準電圧源に接続された一端を有し、上記第１のスイッチ素子と連動してオンオフするように制御される第３のスイッチ素子と、
上記第３のスイッチ素子の他端に接続され、所定の充電電流を出力する充電用基準電流源と、
接地された一端を有し、上記第２のスイッチ素子と連動してオンオフするように制御される第４のスイッチ素子と、
上記第４のスイッチ素子の他端に接続され、所定の放電電流を出力する放電用基準電流源と、
上記充電用基準電流源と上記放電用基準電流源との間の接続点と接地との間に接続された第１の容量素子とを備え、
上記オンデューティ検出回路は、上記第１の容量素子の両端電圧を上記検出電圧として出力し、
上記スイッチング時間制御信号発生回路は、
所定の基準電流を出力する基準電流源と、
上記基準電流源と接地との間に接続された第２の容量素子と、
上記第２の容量素子に並列に接続され、上記リセット信号の電圧レベルがハイレベルからローレベルになる上記各リセット解除タイミングにおいてオンからオフに切り換えられるとともに、上記リセット信号の電圧レベルがローレベルからハイレベルになる上記各リセットタイミングにおいてオフからオンに切り換えられる第５のスイッチ素子と、
上記検出電圧を上記第２の容量素子の両端電圧と比較し、上記第２の容量素子の両端電圧が上記検出電圧を超えたとき、上記第１のスイッチング時間制御信号を発生するコンパレータ回路とを備えたことを特徴とする請求項４記載のスイッチングレギュレータ。
【請求項７】
上記オンデューティ検出回路は、
上記第１の基準電圧源と上記第３のスイッチ素子の一端との間に接続され、上記第２の基準電圧を分圧する第１の分圧回路をさらに備えたことを特徴とする請求項５又は６記載のスイッチングレギュレータ。
【請求項８】
上記リセット回路は、
上記第２の基準電圧以上の所定の第３の基準電圧を発生する第２の基準電圧源と、
上記スイッチング時間制御信号発生回路の第２の容量素子の両端電圧を上記第３の基準電圧と比較し、当該比較結果を表す出力信号を発生する第２のコンパレータと、
上記第２のコンパレータからの出力信号に基づいて、上記リセット解除タイミングから上記第２の時間期間が経過したことを検出したときに上記リセットタイミングを表すリセット信号を発生し、上記スイッチ素子制御回路からの上記第２のスイッチ素子がオフされたタイミングを表す所定の信号に基づいて、上記第２のスイッチ素子がオフされたこと又はオフされていることを検出して、上記リセット解除タイミングを表すリセット解除信号を発生するラッチ回路とを備えたことを特徴とする請求項５乃至７のうちのいずれか１つに記載のスイッチングレギュレータ。
【請求項９】
上記第２のコンパレータは、上記スイッチング時間制御信号発生回路の第２の容量素子の両端電圧が上記第３の基準電圧より大きいときはハイレベルの出力信号を発生する一方、上記両端電圧が上記第３の基準電圧より小さいときはローレベルの出力信号を発生し、
上記ラッチ回路は、上記スイッチ素子制御回路からの所定の信号の状態にかかわらず、上記第２のコンパレータからの出力信号の電圧レベルがローレベルからハイレベルになって、上記各リセット解除タイミングから上記第２の時間期間が経過したことを検出したとき、上記リセット信号の電圧レベルをローレベルからハイレベルにして上記リセットタイミングを示すリセット信号を上記第５のスイッチ素子に出力して、上記第５のスイッチ素子をオフからオンに切り替えることを特徴とする請求項８記載のスイッチングレギュレータ。
【請求項１０】
上記ラッチ回路は、
上記第２のコンパレータからの出力信号の電圧レベルがローレベルであり、かつ上記第２のスイッチ素子がオフされて上記所定の信号の電圧レベルがローレベルからハイレベルになるときに、上記リセット信号の電圧レベルをハイレベルからローレベルにして、上記リセット解除タイミングを表すリセット解除信号を上記第５のスイッチ素子に出力して、上記第５のスイッチ素子をオンからオフに切り替えることを特徴とする請求項８又は９記載のスイッチングレギュレータ。
【請求項１１】
上記ラッチ回路は、
上記第２のスイッチ素子がオフされて上記所定の信号の電圧レベルがハイレベルであり、かつ上記第２のコンパレータからの出力信号の電圧レベルがハイレベルからローレベルになるときに、上記リセット信号の電圧レベルをハイレベルからローレベルにして、上記リセット解除タイミングを表すリセット解除信号を上記第５のスイッチ素子に出力して、上記第５のスイッチ素子をオンからオフに切り替えることを特徴とする請求項８乃至１０のうちのいずれか１つに記載のスイッチングレギュレータ。
【請求項１２】
上記出力電圧を分圧することにより上記フィードバック電圧を発生する第２の分圧回路をさらに備えたことを特徴とする請求項１乃至１１のうちのいずれか１つに記載のスイッチングレギュレータ。
【請求項１３】
上記スイッチ素子制御回路は、上記出力電圧の時間平均値が実質的に一定になるように、上記第１及び第２のスイッチ素子をオンオフ制御することを特徴とする請求項１乃至１２のうちのいずれか１つに記載のスイッチングレギュレータ。
【請求項１４】
請求項１乃至１３のうちのいずれか１つに記載のスイッチングレギュレータを備えたことを特徴とする電子機器。
【請求項１５】
ローパスフィルタをさらに備え、
上記スイッチングレギュレータの出力端子からの電圧は、上記ローパスフィルタを介して上記出力電圧として出力されることを特徴とする請求項１４記載の電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−９４０４６（Ｐ２０１３−９４０４６Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１２−２０１８６９（Ｐ２０１２−２０１８６９）
【出願日】平成２４年９月１３日（２０１２．９．１３）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２４年９月１３日（２０１２．９．１３）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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