スイッチングレギュレータ
【課題】スイッチングレギュレータにおいて、ＩＣチップ面積を増大させることなく、出力電圧の発振防止を行う。
【解決手段】帰還経路上に第１のサンプルホールド回路と第２のサンプルホールド回路を直列接続し、上記２つのサンプルホールド回路の出力を差分増幅回路によって増幅し、位相補償信号を生成する。そして、誤差電圧に、位相補償信号を加算することにより位相補償を行う。従来のスイッチングレギュレータの誤差アンプ回路で必要とされた容量及び抵抗は不要になり、チップ面積を増大させることなく、位相補償を行うことが可能になる。
【解決手段】帰還経路上に第１のサンプルホールド回路と第２のサンプルホールド回路を直列接続し、上記２つのサンプルホールド回路の出力を差分増幅回路によって増幅し、位相補償信号を生成する。そして、誤差電圧に、位相補償信号を加算することにより位相補償を行う。従来のスイッチングレギュレータの誤差アンプ回路で必要とされた容量及び抵抗は不要になり、チップ面積を増大させることなく、位相補償を行うことが可能になる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングレギュレータに関する。特に、本発明は、スイッチングレギュレータ制御用ＩＣの発振防止技術に関する。
【背景技術】
【０００２】
近年、電子機器の集積化が進み、１個のＩＣチップ内に異なる電源電圧を必要とする多数の機能が共存するようになった。このような高集積化されたシステムは、バッテリ駆動を前提とする携帯機器分野にも広がっている。携帯機器においては、複数の電源電圧を唯一のバッテリのみから生成しなければならない。例えば、液晶表示パネルを搭載する携帯機器の場合、約３Ｖのバッテリ電圧から、ＴＦＴ液晶パネルのソース駆動用に約５Ｖ、ゲート駆動用に１５Ｖ以上の電圧を生成する必要がある。
【０００３】
また、携帯機器におけるもう１つの重要な観点は、電力効率である。例えば、携帯電話の場合、フル充電時の連続通話可能時間は商品価値を左右する重要なファクタである。そのため、バッテリ電圧を異なる電圧に変換する際に、電気エネルギーの損失を極力低減させる必要がある。電気エネルギーの損失は抵抗によって発生するので、昇圧コア回路や降圧コア回路において、インダクタや容量を用いた方式が多用されている。特に、インダクタを用いたスイッチングレギュレータは、昇圧、降圧共に低損失の回路が容易に実現できるという利点がある。また、近年では、小型で飽和磁束密度の高いインダクタが多数商品化されていることから、インダクタを用いたスイッチングレギュレータは、多くの携帯機器で採用されている。
【０００４】
特許文献１には、入力電圧や負荷電流が変化しても、最適な位相補償が可能なスイッチングレギュレータが開示されている。図７は、インダクタを使用した一般的な降圧型レギュレータの回路図であり、特許文献１において、従来技術として記載されている回路図である（特許文献１の図８に対応）。図７の回路図において、出力電圧Ｖｏをフィードバックし分圧抵抗Ｒａ、Ｒｂにより分圧電圧を生成し、エラーアンプ９３に入力し、基準電圧Ｖｒｅｆとの誤差電圧を生成し、誤差電圧を三角波発生器９４で生成された三角波と比較し、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号を生成して、出力ＭＯＳドライバ９６からスイッチＱ１をオンオフ制御している。
【０００５】
このような電圧モード制御のスイッチングレギュレータは、インダクタＬ、出力平滑コンデンサＣｏｕｔを含む降圧コア回路が、二次遅れで発振しやすい特性であることから、負帰還回路を安定に動作させるためには位相補償が不可欠である。
【０００６】
一般的な位相補償は、図７に示しているように、エラーアンプ９３に対する位相遅れ補償回路として、フィードバック電圧Ｖｆｂが入力される反転入力端子と出力端子の間に、抵抗Ｒ１とキャパシタＣ１の直列回路を接続し、さらに抵抗Ｒａと並列に、抵抗Ｒ２とキャパシタＣ２の直列回路を位相進み補償回路として接続している。
【０００７】
また、特許文献１には、図７に示した一般的な位相補償回路に対して、入力電圧Ｖｃｃ、あるいは負荷Ｒｏに流れる負荷電流Ｉｏのいずれかの変化を検出して、複数の位相補償回路を切り替えるように構成した回路が開示されている。具体的には、図７のキャパシタＣ２を複数個有し、切り替えるように構成している。それにより、入力電圧Ｖｃｃ、あるいは負荷Ｒｏに流れる負荷電流Ｉｏの変化に応じて、最適な周波数特性（ゲイン特性と位相特性）を有する位相補償を実現している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１００５５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下の分析は、本発明により与えられる。
【００１０】
しかしながら、図７に示す一般的な位相補償の方式は、キャパシタＣ１、Ｃ２、抵抗Ｒ１、Ｒ２をエラーアンプ９３に接続しなければならない。これらのキャパシタと抵抗の接続方法として、制御ＩＣの外部に接続する方法と、制御用のＩＣチップ上に形成する方法のいずれかの方法を選択することになる。図７に示すように、これらのキャパシタと抵抗を制御ＩＣ９０の外部に接続した場合、部品点数が増加しコストアップになると共に、部品点数の増加に伴う回路接続点の増加が、断線や短絡のリスク増加を招き、信頼性を低下させてしまう問題がある。また、キャパシタや抵抗を配置するスペースが増加し小型化の観点からも、好ましくない。
【００１１】
特に、携帯機器の場合には、小型化の要求が強く、制御ＩＣの外部にキャパシタと抵抗を接続する方式は好ましくない。一方、これらのキャパシタと抵抗をＩＣチップ上に形成する場合、多くの占有面積が必要になるという問題がある。特に、キャパシタは多くの占有面積を必要とし、例えば、２００ｐＦの容量をＩＣチップ上に形成する場合、電極間絶縁膜の厚さを仮に２０ｎｍ、絶縁膜を形成する物質の比誘電率を仮に４とした場合に、概ね３３６μｍ四方の面積が必要であると見積もられる。図７の回路では、２つのキャパシタＣ１、Ｃ２が必要なため、キャパシタだけでも、大きな面積を占有することになる。その上、周辺素子との分離領域や、抵抗Ｒ１、Ｒ２に必要な面積が加算される。
【００１２】
また、スイッチングレギュレータにおいて、インダクタンス、電源電圧、スイッチング周波数、負荷電流が変われば、最適な位相補償の特性も変わるため、位相補償特性の調整自由度の幅が広いことが望まれる。しかしながら、このように位相補償の特性を調整可能に構成しようとすると、特許文献１に記載されているように、複数のキャパシタを切り替える構成にする必要が生じるため、複数のキャパシタをＩＣチップ上に搭載すること等が必要になり、位相補償用にさらに多くの面積がＩＣチップ上に必要になってくる。
【００１３】
そこで、ＩＣチップ面積を増大させることなく、発振防止用の位相補償が可能なスイッチングレギュレータが望まれている状況にある。
【課題を解決するための手段】
【００１４】
本発明の第１の視点によるスイッチングレギュレータは、スイッチング素子をオンオフ制御することにより、入力電圧より所望の出力電圧を生成するスイッチングレギュレータであって、前記出力電圧を分圧した分圧電圧と基準電圧の差である誤差電圧を生成する誤差アンプ回路と、前記誤差電圧に対して位相を進めた位相補償信号を、前記出力電圧の帰還電圧から生成する位相補償信号生成回路と、前記誤差電圧と前記位相補償信号を加算する加算回路と、三角波を生成する三角波発生回路と、前記加算回路の出力と前記三角波を比較し、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号を生成する比較器と、を備え、前記スイッチング素子は、前記ＰＷＭ信号によりオンオフ制御される。
【発明の効果】
【００１５】
本発明のスイッチングレギュレータによれば、誤差アンプ回路の出力に対して位相を進めた位相補償信号を生成して、誤差アンプ回路の出力に加算することにより位相補償を行うようにしたから、従来技術による位相補償用のキャパシタ、及び抵抗を必要とせずに、位相補償を行うことが可能になり、半導体集積回路上でチップ面積を増大させることなく、発振防止が可能なスイッチングレギュレータを提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施例１に係るスイッチングレギュレータのブロック図である。
【図２】図１の昇圧コアの一例を示す回路図である。
【図３】本発明の実施例１に係るスイッチングレギュレータの波形図である。
【図４】本発明の実施例２に係るスイッチングレギュレータにおける降圧コアの一例を示す回路図である。
【図５】本発明の実施例３に係るスイッチングレギュレータのブロック図である。
【図６】図１の差動増幅回路の詳細を示す回路図である。
【図７】従来のスイッチングレギュレータを示す回路図である。
【図８】従来のスイッチングレギュレータの一巡ループの周波数特性を示す図である。
【発明を実施するための形態】
【００１７】
本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１８】
本発明による第１の実施形態のスイッチングレギュレータ１０は、図１に示すように、スイッチング素子（図２の５０、図４の６２）をオンオフ制御することにより、入力電圧１２より所望の出力電圧１４を生成するスイッチングレギュレータであって、出力電圧１４を分圧した分圧電圧３１と基準電圧１８の差である誤差電圧４１を生成する誤差アンプ回路２０と、誤差電圧４１に対して位相を進めた位相補償信号４２を、出力電圧の帰還電圧３０から生成する位相補償信号生成回路３２と、誤差電圧４１と位相補償信号４２を加算する加算回路４０と、三角波４５を生成する三角波発生回路２２と、加算回路の出力４３と三角波４５を比較し、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号４４を生成する比較器２４と、を備え、スイッチング素子（図２の５０、図４の６２）は、ＰＷＭ信号４４によりオンオフ制御される。
【００１９】
本発明による第２の実施形態のスイッチングレギュレータ１０は、第１の実施形態における位相補償信号生成回路３２が、図１に示すように、出力電圧の帰還電圧３０を一定周期でサンプリングし、一定周期の間、サンプリングした電圧を保持する第１のサンプルホールド回路３４と、第１のサンプルホールド回路３４の出力を一定の周期でサンプリングし、一定周期の間、サンプリングした電圧を保持する第２のサンプルホールド回路３６と、第１のサンプルホールド回路３４の出力と第２のサンプルホールド回路３６の出力の差電圧を増幅出力する差分増幅回路３８と、を備え、差分増幅回路３８の出力を、位相補償信号４２とする。
【００２０】
以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００２１】
［実施例１の構成］
一般に、スイッチングレギュレータは、生成する出力電圧が入力電圧より高い場合を「昇圧型スイッチングレギュレータ」といい、生成する出力電圧が入力電圧より低い場合を「降圧型スイッチングレギュレータ」というように分類される。図１は、本発明の実施例１に係るスイッチングレギュレータのブロック図であり、昇圧型のスイッチングレギュレータである。
【００２２】
図２は、図１の昇圧コア２６の詳細を示す回路図である。図２に示すように、昇圧コア２６において、インダクタ５２とスイッチング素子５０は直列に接続され、インダクタ５２の一端には入力電圧（Ｖ＿ＩＮ）１２が接続され、電源の供給を受ける。インダクタ５２の他端は、スイッチング素子５０の第１の端子に接続される。スイッチング素子５０の第２の端子は、接地電位に接続される。スイッチング素子５０の制御電極はＰＷＭ＿ＩＮ端子と接続され、ＰＷＭ信号４４が供給されて、スイッチング素子５０のオンオフ制御が行われる。ＰＷＭ信号４４が「１」のとき、スイッチング素子５０の第１の端子と第２の端子はオン（導通）し、ＰＷＭ信号４４が「０」のとき、スイッチング素子５０の第１の端子と第２の端子はオフ（非導通）する。また、ダイオード５６のアノードはノードＮ１に、カソードはノードＮ２に接続される。また、ノードＮ２と接地間には、平滑キャパシタ５４が接続される。すなわち、平滑キャパシタ５４は、出力電圧１４の端子に接続される。ここで、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号４４は、パルス幅変調方式における制御信号であり、スイッチング素子５０をオンする区間とオフする区間のデューティ比を制御している。
【００２３】
昇圧コア２６は、スイッチング素子５０によりインダクタ５２の電流を断続させ、インダクタ５２の誘導起電力によって負荷に電力を供給する回路である。昇圧コア２６のスイッチング素子５０がオンのとき、入力電圧Ｖ＿ＩＮをインダクタ５２で短絡して励磁し、スイッチング素子５０がオフになると、蓄えた電磁エネルギーをダイオード５６で転流して、入力電圧Ｖ＿ＩＮに重畳して出力側に高く供給することにより、入力電圧Ｖ＿ＩＮより高い出力電圧Ｖ＿ＯＵＴを得ている。尚、昇圧コア２６は、図２に示す回路に限定されず、スイッチング素子によりインダクタの電流を断続させ、インダクタの誘導起電力によって負荷に電力を供給する機能を有する回路であれば、適用することができる。
【００２４】
次に、上記した昇圧コア２６のスイッチング素子５０のオンオフ制御を行うことにより、出力電圧（Ｖ＿ＯＵＴ）１４を生成するスイッチングレギュレータ１０の構成について図１を参照しながら説明する。スイッチングレギュレータ１０において、昇圧コア２６の出力電圧１４は、帰還され、分圧回路２８によって分圧され分圧電圧３１が生成される。分圧電圧３１は、誤差アンプ回路２０の反転入力端子に接続される。一方、誤差アンプ回路２０の正転入力端子には、基準電圧（Ｖｒｅｆ）１８が接続される。誤差アンプ回路２０は、２つの入力端子の電圧差である誤差電圧４１を増幅出力する。誤差アンプ回路２０の出力端子は、加算回路４０の一方の入力端子に接続される。
【００２５】
次に、出力電圧の帰還電圧３０が、位相補償信号生成回路３２に入力され、位相補償信号４２が生成される。ここで、実施例１では、出力電圧の帰還電圧３０は、出力電圧１４と同じになっているが、それに限定されない。出力電圧の帰還電圧３０は、出力電圧と線形な信号であればよく、例えば、分圧電圧３１を出力電圧の帰還電圧３０としてもよい。
【００２６】
位相補償信号生成回路３２の内部は、直列接続された第１、第２のサンプルホールド回路（３４、３６）と、差分増幅回路３８で構成されている。出力電圧の帰還電圧３０は、第１のサンプルホールド回路３４に入力され、第１のサンプルホールド回路３４の出力は、第２のサンプルホールド回路３６の入力、及び差分増幅回路３８の反転入力端子に入力される。第２のサンプルホールド回路３６の出力は、差分増幅回路３８の正転入力端子に入力される。また、第１のサンプルホールド回路３４、及び第２のサンプルホールド回路３６は、サンプリングクロック１６と接続され、サンプリングクロック信号が供給される。差分増幅回路３８は、２つの入力端子に入力された電圧差を増幅出力する。差分増幅回路３８の出力は、位相補償信号４２として使用される。差分増幅回路３８の出力端子は、加算回路４０の他方の入力端子に接続される。
【００２７】
次に、図６は、図１の差動増幅回路３８の利得調整機能の詳細を示している。図６において、分圧回路８４は、一端が接続ノードＮ０に、他端が差動増幅回路３８の出力端子に接続される。また、分圧回路８０は、一端が第２のサンプルホールド回路３６の出力端子に、他端が接地電位に接続される。また、分圧回路８４の分圧点８６は、差動増幅回路３８の反転入力端子に接続され、分圧回路８０の分圧点８２は、差動増幅回路３８の正転入力端子に接続される。ここで、分圧点８２、８６の位置を可変とすることで、抵抗の分圧比Ｒｆ／Ｒｓが調整可能に構成され、利得が調整可能な差動増幅回路として動作する。
【００２８】
加算回路４０は、誤差電圧４１と、位相補償信号４２を加算し、増幅出力する。加算回路の出力４３は、位相補償がなされた誤差電圧となる。加算回路の出力４３は、比較器２４の正転入力端子に接続される。また、三角波発生回路２２の出力端子は比較器２４の反転入力端子に接続され、三角波発生回路２２で生成された三角波４５が供給される。比較器２４は、加算回路の出力４３と三角波４５を比較し、比較結果をＰＷＭ信号４４として出力する。ＰＷＭ信号４４は、加算回路の出力４３が三角波４５よりも大きい場合には「１」、加算回路の出力４３が三角波４５よりも小さい場合には「０」になる。そして、比較器２４の出力端子は、昇圧コア２６のＰＷＭ＿ＩＮ端子と接続され、ＰＷＭ信号４４が、ＰＷＭ＿ＩＮ端子を介して、スイッチング素子５０の制御電極に供給される。
【００２９】
［実施例１の動作］
次に、実施例１の動作について、図面を参照しながら説明する。図３は、図１に示すスイッチングレギュレータにおいて、サンプリングクロック１６、出力電圧１４、第１のサンプルホールド回路３４の出力、第２のサンプルホールド回路３６の出力、位相補償信号４２（差分増幅回路３８の出力）、誤差電圧４１（誤差アンプ回路２０の出力）、三角波４５、加算回路の出力４３、ＰＷＭ信号４４の各電圧波形を表した波形図である。
【００３０】
出力電圧１４は分圧回路２８で所定の比率に分圧されて、分圧電圧３１が得られ、誤差アンプ回路２０の反転側に入力される。ここで、分圧電圧３１の電圧波形は、出力電圧１４の電圧波形を減衰しているだけなので、図３では、分圧電圧３１の波形を省略している。誤差アンプ回路２０は、基準電圧（Ｖｒｅｆ）１８に対する分圧電圧３１の差電圧を所定の利得で増幅し、誤差電圧４１として出力する。
【００３１】
出力電圧１４は、第１のサンプルホールド回路３４に入力され、第１のサンプルホールド回路３４の出力は、第２のサンプルホールド回路３６に入力される。ここで、第１のサンプルホールド回路３４、及び第２のサンプルホールド回路３６は、サンプリングクロック１６に同期して入力電圧を保持し、保持した電圧をサンプリングクロック１６の１周期に亘って出力する。従って、この回路構造により、第２のサンプルホールド回路３６の出力は、第１のサンプルホールド回路３４の出力に対して、サンプリングクロック１６の１周期だけ遅れた出力が得られる。
【００３２】
差分増幅回路３８は、第１のサンプルホールド回路３４の出力と、第２のサンプルホールド回路３６の出力との差電圧を、所定の利得で増幅出力する。その結果、差分増幅回路３８は、サンプリングクロック１６の１周期当たりの出力電圧１４（出力電圧の帰還電圧３０が出力電圧１４と等しいため）の変動量、すなわち出力電圧１４を時間で微分した量に比例した電圧を出力する。差分増幅回路３８の出力である位相補償信号４２は、加算回路４０において、誤差電圧４１と加算される。加算回路の出力４３には、誤差電圧４１に対して位相を進める効果が付与された電圧波形が得られる。
【００３３】
加算回路の出力４３は、比較器２４で三角波４５と比較が行われる。加算回路の出力４３が三角波４５よりも大きい場合には、比較器２４は「１」を出力し、加算回路の出力４３が三角波４５よりも小さい場合には、比較器２４は「０」を出力する。従って、比較器は、加算回路の出力４３に比例したデューティ比のＰＷＭ信号４４を生成する。比較器２４で生成されたＰＷＭ信号４４は、昇圧コア２６のスイッチング素子５０をオンオフ制御する。
【００３４】
出力電圧１４が上昇すると、誤差電圧４１が減少する。誤差電圧４１が減少すると、ＰＷＭ信号のデューティ比が減少し、出力電圧１４が減少する方向になる。一方、出力電圧１４が減少すると、誤差電圧４１が増加する。誤差電圧が増加すると、ＰＷＭ信号のデューティ比が増加し、出力電圧１４が増加する方向になる。このように、スイッチングレギュレータ１０において、負帰還がかかることにより、出力電圧１４の変動が抑制され、所定の出力電圧が出力されるように制御が行われる。
【００３５】
ここで、スイッチングレギュレータ１０において、位相補償が必要となる理由について、以下に説明する。昇圧コア２６において、インダクタ５２と平滑キャパシタ５４によりＬＣ回路が形成され、ＬＣ回路は２次のローパスフィルタの特性を持っているため、位相遅れが発生する。一般に、ＬＣフィルタは、カットオフ周波数付近から、位相が遅れ始め、周波数が高くなるにつれて−１８０度に向かって遅れが発生し、ある周波数以上では位相は−１８０度になる。そのため、位相補償を行わないと、出力電圧の負帰還をかけた場合に、位相が−１８０度の周波数成分は、正帰還となり出力電圧が発振する。
【００３６】
次に、図３を参照しながら、実施例１に係るスイッチングレギュレータ１０の位相補償について説明する。位相補償信号生成回路３２に含まれる第１のサンプルホールド回路３４、第２のサンプルホールド回路３６、及び差分増幅回路３８による微分の効果によって、誤差電圧４１に含まれる各周波数成分の位相を９０度進めた電圧波形が、位相補償信号４２（差分増幅器３８の出力）に現われる。図３から分かるように、誤差電圧４１の電圧波形は−ａ・ｓｉｎ（ωｔ）であるのに対し、位相補償信号４２は、−ｂ・ｃｏｓ（ωｔ）になる。ｃｏｓ波形はｓｉｎ波形に対して９０度位相が進んでいることから、位相補償信号４２は、誤差電圧４１の位相を９０度進めた電圧波形となっていることが分かる。
【００３７】
従って、誤差電圧４１と、誤差電圧４１に対して９０度位相が進んだ位相補償信号４２が、加算回路４０で混合されることにより、加算回路の出力４３は、誤差電圧４１よりも位相が進んだ誤差信号となる。ここで、加算回路の出力４３における位相の進み量は、誤差アンプ回路２０の利得Ｋ１と、差分増幅回路３８の利得Ｋ２の比によって調整することができる。利得Ｋ２を０にすると、位相補償が全くかからない状態になり、位相の進み量は０度である。Ｋ２／Ｋ１の比を大きくしていくと、位相が９０度進んだ信号の寄与率が増加し、位相の進み量は９０度まで増加する。すなわち、利得Ｋ１、Ｋ２を調整することにより、誤差電圧４１と位相補償信号４２の混合比が調整されて、加算回路の出力４３における位相の進み量を、０度〜９０度の範囲で調整することができる。
【００３８】
ここで、誤差アンプ回路２０の利得Ｋ１、差動増幅回路３８の利得Ｋ２の具体的な調整手段について説明する。まず、利得Ｋ１は、分圧回路２８の分圧点２７を可変に構成することにより、調整することが可能である。一方、利得Ｋ２は、図６に示すように、差分増幅器３８を、差動増幅回路として構成することにより調整可能にする。具体的には、分圧回路８０、８４において、分圧点８２及び８６の位置を可変にし、分圧点よりもサンプルホールド回路側の抵抗値をＲｓ、反対側の抵抗値をＲｆとすると、差動増幅回路３８の出力である位相補償信号４２の電圧Ｖｃｏｍｐは、以下の式（１）で表される。即ち、利得Ｋ２＝Ｒｆ／Ｒｓとなり、分圧点により、Ｒｆ／Ｒｓを調整することができるから、利得Ｋ２を分圧点の位置によって調整することが可能になる。
【００３９】
【数１】
【００４０】
実施例１に係るスイッチングレギュレータでは、位相補償用として、新たに差分増幅回路３８、加算回路４０が追加されている。それにより、２個のオペアンプが必要とされる。しかしながら、オペアンプ１個のＩＣチップに占める面積は、概ね１００μｍ四方〜１５０μｍ四方と見積もられるため、オペアンプ２個の追加で、合計２００〜３００μｍ四方の面積で済む（オペアンプの位相補償容量については、上記した見積もりの中に含まれている）。また、サンプルホールド回路は電位保持用の容量を必要とするが、サンプリングクロックの１周期の間で電位を保持するだけで十分なので、図７のエラーアンプ９３で必要なキャパシタＣ１、Ｃ２に比べると、１／１００程度の小さな容量で十分である。
【００４１】
以上説明したように、本発明の実施例１に係るスイッチングレギュレータは、ＬＣ回路に起因する位相遅延を補償する手段として、誤差電圧に対して９０度位相を進めた位相補償信号を加算することにより、位相補償を行うことができるようにしたから、図７に示す従来のスイッチングレギュレータと同様に、出力電圧の発振を防止したスイッチングレギュレータを提供することができる。また、従来の誤差アンプ回路（エラーアンプ）の位相補償で必要とされるキャパシタ、抵抗を不要にすることが可能であり、ＩＣチップ面積を増大せずに位相補償機能を有するスイッチングレギュレータの制御用ＩＣを提供することができるという効果が得られる。また、ＩＣチップ面積を増大せずに済むため、スイッチングレギュレータの制御用ＩＣを低コストで実現することができるという効果が得られる。さらに、位相補償特性を誤差電圧と位相補償信号の混合比により調整可能に構成したから、調整の自由度がある位相補償を行うことができるスイッチングレギュレータを提供することができるという効果が得られる。
【実施例２】
【００４２】
実施例２に係るスイッチングレギュレータは、生成する出力電圧が入力電圧より低い降圧型のスイッチングレギュレータである。実施例２の降圧型のスイッチングレギュレータは、図１において、昇圧コア２６を図４に示す降圧コア６０に置き換えただけであり、その他は、同じである。
【００４３】
図４は、降圧コア６０の詳細を示す回路図である。図４に示すように、昇圧コア６０において、スイッチング素子６２の第１の端子は入力電圧（Ｖ＿ＩＮ）１２と接続され、電源の供給を受ける。また、スイッチング素子６２の制御電極は、ＰＷＭ＿ＩＮ端子と接続され、ＰＷＭ信号４４がＰＷＭ＿ＩＮ端子より供給され、スイッチング素子６２のオンオフ制御が行われる。また、スイッチング素子６２の第２の端子は、ノードＮ３に接続される。ダイオード６８のカソードはノードＮ３に、アノードは接地電位に接続される。ノードＮ３とノードＮ４間に、インダクタ６４が接続される。ノードＮ４と接地間に平滑キャパシタ６６が接続される。すなわち、平滑キャパシタ６６は、出力電圧１４の端子に接続される。
【００４４】
降圧コア６０は、スイッチング素子６２によりインダクタ６４の電流を断続させ、インダクタ６４の誘導起電力によって負荷に電力を供給する回路である。降圧コア６０のスイッチング素子６２がオンのとき、入力電圧Ｖ＿ＩＮによりインダクタ６４を励磁し、スイッチング素子６２がオフになると、インダクタ６４に蓄えられた電磁エネルギーをダイオード６８で転流して、出力側に低く供給することにより、入力電圧Ｖ＿ＩＮより低い出力電圧Ｖ＿ＯＵＴを得ている。尚、降圧コア６０は、図４に示す回路に限定されず、スイッチング素子によりインダクタの電流を断続させ、インダクタの誘導起電力によって負荷に電力を供給する機能を有する回路であれば、適用することができる。
【００４５】
実施例２に係る降圧型のスイッチングレギュレータにおいても、インダクタ６４と平滑キャパシタ６６によりＬＣ回路が形成され、ＬＣ回路は２次のローパスフィルタの特性を持っているため、昇圧コア２６と同様に、位相遅れが発生するので、位相補償を行わないと出力電圧が発振する。しかしながら、位相補償信号生成回路３２で生成した位相補償信号４２を誤差電圧４１に加算することで、位相補償を行うようにしたから、実施例１の昇圧型スイッチングレギュレータと同様に、発振を防止する効果が得られる。
【実施例３】
【００４６】
次に、本発明の実施例３に係るスイッチングレギュレータについて、図５を参照しながら説明する。実施例３におけるスイッチングレギュレータ７０は、実施例１におけるスイッチングレギュレータ１０（図１）に対して、帰還電圧増幅回路７４を追加したものである。帰還電圧増幅回路７４は、出力電圧の帰還電圧３０と定電圧入力（Ｖｍ）７６との差電圧を、所定の利得で増幅して出力する。これにより、第１のサンプルホールド回路３４に入力される電圧は出力電圧１４に対して、直流成分が変化し、交流成分は帰還電圧増幅回路７４の利得により増幅された電圧となる。
【００４７】
このように帰還電圧増幅回路７４によって、出力電圧の帰還電圧３０が増幅されることにより、第１のサンプルホールド回路３４で保持される電圧と、第２のサンプルホールド回路３６で保持される電圧の差電圧も、帰還電圧増幅回路７４の利得に比例して拡大するから、差分増幅回路３８の正転入力端子と、反転入力端子への入力信号レベルが増幅される。従って、差分増幅回路３８の入力オフセット電圧や、ノイズ電圧に対する入力信号電圧の相対比率が増加するので、帰還経路全体のＳＮ比が向上する。
【００４８】
また、出力電圧１４を増幅することによって、第１のサンプルホールド回路３４、及び第２のサンプルホールド回路３６の電源電圧より高い電圧が生じると、第１のサンプルホールド回路３４、及び第２のサンプルホールド回路３６が動作しなくなるため、帰還電圧増幅回路７４の反転入力側に定電圧入力（Ｖｍ）７６を接続して、２つのサンプルホールド回路（３４、３６）に入力する電圧の直流レベルを落とすことにより、２つのサンプルホールド回路（３４、３６）が動作する範囲になるようにしている。
【００４９】
以上説明したように、実施例３に係るスイッチングレギュレータ７０では、実施例１のスイッチングレギュレータ１０に対して、帰還経路全体のＳＮ比が向上するので、スイッチングレギュレータ７０の出力電圧１４の精度や安定性が向上する効果が得られる。
【００５０】
尚、実施例３において、昇圧コア２６を降圧コア６０に置き換えて、降圧型のスイッチングレギュレータを構成した場合に対しても、同様な効果が得られる。
【００５１】
［比較例］
次に比較例として、図７に示す従来のスイッチングレギュレータについて説明する。前述のように、図７では、エラーアンプ９３に、位相補償用のキャパシタＣ１、Ｃ２、抵抗Ｒ１、Ｒ２を接続した構成により、位相補償が行われている。図７のスイッチングレギュレータは降圧型である。インダクタＬ、キャパシタＣｏｕｔが２次のローパスフィルタを形成している。一般に、ＬＣフィルタは、カットオフ周波数付近から、位相が遅れ始め、周波数が高くなるにつれて−１８０度に向かって遅れが発生し、ある周波数以上では位相は−１８０度になる。そのため、位相補償を行わないと、出力電圧の負帰還をかけた場合に、位相が-１８０度の周波数成分は、正帰還となり出力電圧が発振する。
【００５２】
図８は、特許文献１に記載された図７のスイッチングレギュレータの一巡ループの周波数特性のシミュレーション結果である（特許文献１の図４に対応）。シミュレーション条件は、入力電圧Ｖｃｃ＝５Ｖ、出力電圧Ｖｏ＝３Ｖ、分圧抵抗Ｒａ＝２０ＫΩ、Ｒｂ＝１０ＫΩ、負荷の抵抗Ｒｏ＝３Ω、負荷電流Ｉｏを一定（＝１Ａ）とし、位相補償回路は、抵抗Ｒ１＝６．２ＫΩ、キャパシタＣ１＝４７０ｐＦ、抵抗Ｒ２＝１ＫΩ、キャパシタＣ２＝１ｎＦである。図８において、実線が位相特性、破線がゲイン特性である。図８から分かるように、ゲインが０ｄＢになる周波数において、位相は−１４５度である。すなわち、位相余裕は３５度であり、十分な位相補償が行われた特性になっていることが分かる。
【００５３】
しかしながら、図７に示すスイッチングレギュレータは、位相補償用のキャパシタＣ１、Ｃ２、抵抗Ｒ１、Ｒ２をＩＣチップ上に形成しようとした場合、チップ面積が増大するという問題がある。一方、本発明の実施例１〜３によるスイッチングレギュレータによれば、前述のように簡易な構成で位相補償が実現できるから、チップ面積が増大することなく、発振防止のための位相補償が可能なスイッチングレギュレータを提供することができる。
【産業上の利用可能性】
【００５４】
本発明は、昇圧型、又は降圧型のスイッチングレギュレータにおいて使用されるスイッチングレギュレータ制御用ＩＣに適用可能である。特に、チップ面積を抑えることができるため、小型化が要求される携帯機器に適用すると有効である。
【００５５】
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５６】
１０、７０：スイッチングレギュレータ
１２：入力電圧
１４：出力電圧
１６：サンプリングクロック
１８：基準電圧
２０：誤差アンプ回路
２２：三角波発生回路
２４：比較器
２６：昇圧コア
２７、８２、８６：分圧点
２８、８０、８４：分圧回路
３０：出力電圧の帰還電圧
３１：分圧電圧
３２：位相補償信号生成回路
３４：第１のサンプルホールド回路
３６：第２のサンプルホールド回路
３８：差分増幅回路
４０：加算回路
４１：誤差電圧
４２：位相補償信号
４３：加算回路の出力
４４：ＰＷＭ信号
４５：三角波
５０、６２：スイッチング素子
５２、６４：インダクタ
５４、６６：平滑キャパシタ
５６、６８：ダイオード
６０：降圧コア
７４：帰還電圧増幅回路
７６：定電圧入力
９０：制御ＩＣ
９１：基準電圧発生器
９２：内部電源
９３：エラーアンプ
９４：三角波発生器
９５：ＰＷＭコンパレータ
９６：出力ＭＯＳドライバ
【技術分野】
【０００１】
本発明は、スイッチングレギュレータに関する。特に、本発明は、スイッチングレギュレータ制御用ＩＣの発振防止技術に関する。
【背景技術】
【０００２】
近年、電子機器の集積化が進み、１個のＩＣチップ内に異なる電源電圧を必要とする多数の機能が共存するようになった。このような高集積化されたシステムは、バッテリ駆動を前提とする携帯機器分野にも広がっている。携帯機器においては、複数の電源電圧を唯一のバッテリのみから生成しなければならない。例えば、液晶表示パネルを搭載する携帯機器の場合、約３Ｖのバッテリ電圧から、ＴＦＴ液晶パネルのソース駆動用に約５Ｖ、ゲート駆動用に１５Ｖ以上の電圧を生成する必要がある。
【０００３】
また、携帯機器におけるもう１つの重要な観点は、電力効率である。例えば、携帯電話の場合、フル充電時の連続通話可能時間は商品価値を左右する重要なファクタである。そのため、バッテリ電圧を異なる電圧に変換する際に、電気エネルギーの損失を極力低減させる必要がある。電気エネルギーの損失は抵抗によって発生するので、昇圧コア回路や降圧コア回路において、インダクタや容量を用いた方式が多用されている。特に、インダクタを用いたスイッチングレギュレータは、昇圧、降圧共に低損失の回路が容易に実現できるという利点がある。また、近年では、小型で飽和磁束密度の高いインダクタが多数商品化されていることから、インダクタを用いたスイッチングレギュレータは、多くの携帯機器で採用されている。
【０００４】
特許文献１には、入力電圧や負荷電流が変化しても、最適な位相補償が可能なスイッチングレギュレータが開示されている。図７は、インダクタを使用した一般的な降圧型レギュレータの回路図であり、特許文献１において、従来技術として記載されている回路図である（特許文献１の図８に対応）。図７の回路図において、出力電圧Ｖｏをフィードバックし分圧抵抗Ｒａ、Ｒｂにより分圧電圧を生成し、エラーアンプ９３に入力し、基準電圧Ｖｒｅｆとの誤差電圧を生成し、誤差電圧を三角波発生器９４で生成された三角波と比較し、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号を生成して、出力ＭＯＳドライバ９６からスイッチＱ１をオンオフ制御している。
【０００５】
このような電圧モード制御のスイッチングレギュレータは、インダクタＬ、出力平滑コンデンサＣｏｕｔを含む降圧コア回路が、二次遅れで発振しやすい特性であることから、負帰還回路を安定に動作させるためには位相補償が不可欠である。
【０００６】
一般的な位相補償は、図７に示しているように、エラーアンプ９３に対する位相遅れ補償回路として、フィードバック電圧Ｖｆｂが入力される反転入力端子と出力端子の間に、抵抗Ｒ１とキャパシタＣ１の直列回路を接続し、さらに抵抗Ｒａと並列に、抵抗Ｒ２とキャパシタＣ２の直列回路を位相進み補償回路として接続している。
【０００７】
また、特許文献１には、図７に示した一般的な位相補償回路に対して、入力電圧Ｖｃｃ、あるいは負荷Ｒｏに流れる負荷電流Ｉｏのいずれかの変化を検出して、複数の位相補償回路を切り替えるように構成した回路が開示されている。具体的には、図７のキャパシタＣ２を複数個有し、切り替えるように構成している。それにより、入力電圧Ｖｃｃ、あるいは負荷Ｒｏに流れる負荷電流Ｉｏの変化に応じて、最適な周波数特性（ゲイン特性と位相特性）を有する位相補償を実現している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１００５５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下の分析は、本発明により与えられる。
【００１０】
しかしながら、図７に示す一般的な位相補償の方式は、キャパシタＣ１、Ｃ２、抵抗Ｒ１、Ｒ２をエラーアンプ９３に接続しなければならない。これらのキャパシタと抵抗の接続方法として、制御ＩＣの外部に接続する方法と、制御用のＩＣチップ上に形成する方法のいずれかの方法を選択することになる。図７に示すように、これらのキャパシタと抵抗を制御ＩＣ９０の外部に接続した場合、部品点数が増加しコストアップになると共に、部品点数の増加に伴う回路接続点の増加が、断線や短絡のリスク増加を招き、信頼性を低下させてしまう問題がある。また、キャパシタや抵抗を配置するスペースが増加し小型化の観点からも、好ましくない。
【００１１】
特に、携帯機器の場合には、小型化の要求が強く、制御ＩＣの外部にキャパシタと抵抗を接続する方式は好ましくない。一方、これらのキャパシタと抵抗をＩＣチップ上に形成する場合、多くの占有面積が必要になるという問題がある。特に、キャパシタは多くの占有面積を必要とし、例えば、２００ｐＦの容量をＩＣチップ上に形成する場合、電極間絶縁膜の厚さを仮に２０ｎｍ、絶縁膜を形成する物質の比誘電率を仮に４とした場合に、概ね３３６μｍ四方の面積が必要であると見積もられる。図７の回路では、２つのキャパシタＣ１、Ｃ２が必要なため、キャパシタだけでも、大きな面積を占有することになる。その上、周辺素子との分離領域や、抵抗Ｒ１、Ｒ２に必要な面積が加算される。
【００１２】
また、スイッチングレギュレータにおいて、インダクタンス、電源電圧、スイッチング周波数、負荷電流が変われば、最適な位相補償の特性も変わるため、位相補償特性の調整自由度の幅が広いことが望まれる。しかしながら、このように位相補償の特性を調整可能に構成しようとすると、特許文献１に記載されているように、複数のキャパシタを切り替える構成にする必要が生じるため、複数のキャパシタをＩＣチップ上に搭載すること等が必要になり、位相補償用にさらに多くの面積がＩＣチップ上に必要になってくる。
【００１３】
そこで、ＩＣチップ面積を増大させることなく、発振防止用の位相補償が可能なスイッチングレギュレータが望まれている状況にある。
【課題を解決するための手段】
【００１４】
本発明の第１の視点によるスイッチングレギュレータは、スイッチング素子をオンオフ制御することにより、入力電圧より所望の出力電圧を生成するスイッチングレギュレータであって、前記出力電圧を分圧した分圧電圧と基準電圧の差である誤差電圧を生成する誤差アンプ回路と、前記誤差電圧に対して位相を進めた位相補償信号を、前記出力電圧の帰還電圧から生成する位相補償信号生成回路と、前記誤差電圧と前記位相補償信号を加算する加算回路と、三角波を生成する三角波発生回路と、前記加算回路の出力と前記三角波を比較し、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号を生成する比較器と、を備え、前記スイッチング素子は、前記ＰＷＭ信号によりオンオフ制御される。
【発明の効果】
【００１５】
本発明のスイッチングレギュレータによれば、誤差アンプ回路の出力に対して位相を進めた位相補償信号を生成して、誤差アンプ回路の出力に加算することにより位相補償を行うようにしたから、従来技術による位相補償用のキャパシタ、及び抵抗を必要とせずに、位相補償を行うことが可能になり、半導体集積回路上でチップ面積を増大させることなく、発振防止が可能なスイッチングレギュレータを提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施例１に係るスイッチングレギュレータのブロック図である。
【図２】図１の昇圧コアの一例を示す回路図である。
【図３】本発明の実施例１に係るスイッチングレギュレータの波形図である。
【図４】本発明の実施例２に係るスイッチングレギュレータにおける降圧コアの一例を示す回路図である。
【図５】本発明の実施例３に係るスイッチングレギュレータのブロック図である。
【図６】図１の差動増幅回路の詳細を示す回路図である。
【図７】従来のスイッチングレギュレータを示す回路図である。
【図８】従来のスイッチングレギュレータの一巡ループの周波数特性を示す図である。
【発明を実施するための形態】
【００１７】
本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１８】
本発明による第１の実施形態のスイッチングレギュレータ１０は、図１に示すように、スイッチング素子（図２の５０、図４の６２）をオンオフ制御することにより、入力電圧１２より所望の出力電圧１４を生成するスイッチングレギュレータであって、出力電圧１４を分圧した分圧電圧３１と基準電圧１８の差である誤差電圧４１を生成する誤差アンプ回路２０と、誤差電圧４１に対して位相を進めた位相補償信号４２を、出力電圧の帰還電圧３０から生成する位相補償信号生成回路３２と、誤差電圧４１と位相補償信号４２を加算する加算回路４０と、三角波４５を生成する三角波発生回路２２と、加算回路の出力４３と三角波４５を比較し、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号４４を生成する比較器２４と、を備え、スイッチング素子（図２の５０、図４の６２）は、ＰＷＭ信号４４によりオンオフ制御される。
【００１９】
本発明による第２の実施形態のスイッチングレギュレータ１０は、第１の実施形態における位相補償信号生成回路３２が、図１に示すように、出力電圧の帰還電圧３０を一定周期でサンプリングし、一定周期の間、サンプリングした電圧を保持する第１のサンプルホールド回路３４と、第１のサンプルホールド回路３４の出力を一定の周期でサンプリングし、一定周期の間、サンプリングした電圧を保持する第２のサンプルホールド回路３６と、第１のサンプルホールド回路３４の出力と第２のサンプルホールド回路３６の出力の差電圧を増幅出力する差分増幅回路３８と、を備え、差分増幅回路３８の出力を、位相補償信号４２とする。
【００２０】
以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００２１】
［実施例１の構成］
一般に、スイッチングレギュレータは、生成する出力電圧が入力電圧より高い場合を「昇圧型スイッチングレギュレータ」といい、生成する出力電圧が入力電圧より低い場合を「降圧型スイッチングレギュレータ」というように分類される。図１は、本発明の実施例１に係るスイッチングレギュレータのブロック図であり、昇圧型のスイッチングレギュレータである。
【００２２】
図２は、図１の昇圧コア２６の詳細を示す回路図である。図２に示すように、昇圧コア２６において、インダクタ５２とスイッチング素子５０は直列に接続され、インダクタ５２の一端には入力電圧（Ｖ＿ＩＮ）１２が接続され、電源の供給を受ける。インダクタ５２の他端は、スイッチング素子５０の第１の端子に接続される。スイッチング素子５０の第２の端子は、接地電位に接続される。スイッチング素子５０の制御電極はＰＷＭ＿ＩＮ端子と接続され、ＰＷＭ信号４４が供給されて、スイッチング素子５０のオンオフ制御が行われる。ＰＷＭ信号４４が「１」のとき、スイッチング素子５０の第１の端子と第２の端子はオン（導通）し、ＰＷＭ信号４４が「０」のとき、スイッチング素子５０の第１の端子と第２の端子はオフ（非導通）する。また、ダイオード５６のアノードはノードＮ１に、カソードはノードＮ２に接続される。また、ノードＮ２と接地間には、平滑キャパシタ５４が接続される。すなわち、平滑キャパシタ５４は、出力電圧１４の端子に接続される。ここで、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号４４は、パルス幅変調方式における制御信号であり、スイッチング素子５０をオンする区間とオフする区間のデューティ比を制御している。
【００２３】
昇圧コア２６は、スイッチング素子５０によりインダクタ５２の電流を断続させ、インダクタ５２の誘導起電力によって負荷に電力を供給する回路である。昇圧コア２６のスイッチング素子５０がオンのとき、入力電圧Ｖ＿ＩＮをインダクタ５２で短絡して励磁し、スイッチング素子５０がオフになると、蓄えた電磁エネルギーをダイオード５６で転流して、入力電圧Ｖ＿ＩＮに重畳して出力側に高く供給することにより、入力電圧Ｖ＿ＩＮより高い出力電圧Ｖ＿ＯＵＴを得ている。尚、昇圧コア２６は、図２に示す回路に限定されず、スイッチング素子によりインダクタの電流を断続させ、インダクタの誘導起電力によって負荷に電力を供給する機能を有する回路であれば、適用することができる。
【００２４】
次に、上記した昇圧コア２６のスイッチング素子５０のオンオフ制御を行うことにより、出力電圧（Ｖ＿ＯＵＴ）１４を生成するスイッチングレギュレータ１０の構成について図１を参照しながら説明する。スイッチングレギュレータ１０において、昇圧コア２６の出力電圧１４は、帰還され、分圧回路２８によって分圧され分圧電圧３１が生成される。分圧電圧３１は、誤差アンプ回路２０の反転入力端子に接続される。一方、誤差アンプ回路２０の正転入力端子には、基準電圧（Ｖｒｅｆ）１８が接続される。誤差アンプ回路２０は、２つの入力端子の電圧差である誤差電圧４１を増幅出力する。誤差アンプ回路２０の出力端子は、加算回路４０の一方の入力端子に接続される。
【００２５】
次に、出力電圧の帰還電圧３０が、位相補償信号生成回路３２に入力され、位相補償信号４２が生成される。ここで、実施例１では、出力電圧の帰還電圧３０は、出力電圧１４と同じになっているが、それに限定されない。出力電圧の帰還電圧３０は、出力電圧と線形な信号であればよく、例えば、分圧電圧３１を出力電圧の帰還電圧３０としてもよい。
【００２６】
位相補償信号生成回路３２の内部は、直列接続された第１、第２のサンプルホールド回路（３４、３６）と、差分増幅回路３８で構成されている。出力電圧の帰還電圧３０は、第１のサンプルホールド回路３４に入力され、第１のサンプルホールド回路３４の出力は、第２のサンプルホールド回路３６の入力、及び差分増幅回路３８の反転入力端子に入力される。第２のサンプルホールド回路３６の出力は、差分増幅回路３８の正転入力端子に入力される。また、第１のサンプルホールド回路３４、及び第２のサンプルホールド回路３６は、サンプリングクロック１６と接続され、サンプリングクロック信号が供給される。差分増幅回路３８は、２つの入力端子に入力された電圧差を増幅出力する。差分増幅回路３８の出力は、位相補償信号４２として使用される。差分増幅回路３８の出力端子は、加算回路４０の他方の入力端子に接続される。
【００２７】
次に、図６は、図１の差動増幅回路３８の利得調整機能の詳細を示している。図６において、分圧回路８４は、一端が接続ノードＮ０に、他端が差動増幅回路３８の出力端子に接続される。また、分圧回路８０は、一端が第２のサンプルホールド回路３６の出力端子に、他端が接地電位に接続される。また、分圧回路８４の分圧点８６は、差動増幅回路３８の反転入力端子に接続され、分圧回路８０の分圧点８２は、差動増幅回路３８の正転入力端子に接続される。ここで、分圧点８２、８６の位置を可変とすることで、抵抗の分圧比Ｒｆ／Ｒｓが調整可能に構成され、利得が調整可能な差動増幅回路として動作する。
【００２８】
加算回路４０は、誤差電圧４１と、位相補償信号４２を加算し、増幅出力する。加算回路の出力４３は、位相補償がなされた誤差電圧となる。加算回路の出力４３は、比較器２４の正転入力端子に接続される。また、三角波発生回路２２の出力端子は比較器２４の反転入力端子に接続され、三角波発生回路２２で生成された三角波４５が供給される。比較器２４は、加算回路の出力４３と三角波４５を比較し、比較結果をＰＷＭ信号４４として出力する。ＰＷＭ信号４４は、加算回路の出力４３が三角波４５よりも大きい場合には「１」、加算回路の出力４３が三角波４５よりも小さい場合には「０」になる。そして、比較器２４の出力端子は、昇圧コア２６のＰＷＭ＿ＩＮ端子と接続され、ＰＷＭ信号４４が、ＰＷＭ＿ＩＮ端子を介して、スイッチング素子５０の制御電極に供給される。
【００２９】
［実施例１の動作］
次に、実施例１の動作について、図面を参照しながら説明する。図３は、図１に示すスイッチングレギュレータにおいて、サンプリングクロック１６、出力電圧１４、第１のサンプルホールド回路３４の出力、第２のサンプルホールド回路３６の出力、位相補償信号４２（差分増幅回路３８の出力）、誤差電圧４１（誤差アンプ回路２０の出力）、三角波４５、加算回路の出力４３、ＰＷＭ信号４４の各電圧波形を表した波形図である。
【００３０】
出力電圧１４は分圧回路２８で所定の比率に分圧されて、分圧電圧３１が得られ、誤差アンプ回路２０の反転側に入力される。ここで、分圧電圧３１の電圧波形は、出力電圧１４の電圧波形を減衰しているだけなので、図３では、分圧電圧３１の波形を省略している。誤差アンプ回路２０は、基準電圧（Ｖｒｅｆ）１８に対する分圧電圧３１の差電圧を所定の利得で増幅し、誤差電圧４１として出力する。
【００３１】
出力電圧１４は、第１のサンプルホールド回路３４に入力され、第１のサンプルホールド回路３４の出力は、第２のサンプルホールド回路３６に入力される。ここで、第１のサンプルホールド回路３４、及び第２のサンプルホールド回路３６は、サンプリングクロック１６に同期して入力電圧を保持し、保持した電圧をサンプリングクロック１６の１周期に亘って出力する。従って、この回路構造により、第２のサンプルホールド回路３６の出力は、第１のサンプルホールド回路３４の出力に対して、サンプリングクロック１６の１周期だけ遅れた出力が得られる。
【００３２】
差分増幅回路３８は、第１のサンプルホールド回路３４の出力と、第２のサンプルホールド回路３６の出力との差電圧を、所定の利得で増幅出力する。その結果、差分増幅回路３８は、サンプリングクロック１６の１周期当たりの出力電圧１４（出力電圧の帰還電圧３０が出力電圧１４と等しいため）の変動量、すなわち出力電圧１４を時間で微分した量に比例した電圧を出力する。差分増幅回路３８の出力である位相補償信号４２は、加算回路４０において、誤差電圧４１と加算される。加算回路の出力４３には、誤差電圧４１に対して位相を進める効果が付与された電圧波形が得られる。
【００３３】
加算回路の出力４３は、比較器２４で三角波４５と比較が行われる。加算回路の出力４３が三角波４５よりも大きい場合には、比較器２４は「１」を出力し、加算回路の出力４３が三角波４５よりも小さい場合には、比較器２４は「０」を出力する。従って、比較器は、加算回路の出力４３に比例したデューティ比のＰＷＭ信号４４を生成する。比較器２４で生成されたＰＷＭ信号４４は、昇圧コア２６のスイッチング素子５０をオンオフ制御する。
【００３４】
出力電圧１４が上昇すると、誤差電圧４１が減少する。誤差電圧４１が減少すると、ＰＷＭ信号のデューティ比が減少し、出力電圧１４が減少する方向になる。一方、出力電圧１４が減少すると、誤差電圧４１が増加する。誤差電圧が増加すると、ＰＷＭ信号のデューティ比が増加し、出力電圧１４が増加する方向になる。このように、スイッチングレギュレータ１０において、負帰還がかかることにより、出力電圧１４の変動が抑制され、所定の出力電圧が出力されるように制御が行われる。
【００３５】
ここで、スイッチングレギュレータ１０において、位相補償が必要となる理由について、以下に説明する。昇圧コア２６において、インダクタ５２と平滑キャパシタ５４によりＬＣ回路が形成され、ＬＣ回路は２次のローパスフィルタの特性を持っているため、位相遅れが発生する。一般に、ＬＣフィルタは、カットオフ周波数付近から、位相が遅れ始め、周波数が高くなるにつれて−１８０度に向かって遅れが発生し、ある周波数以上では位相は−１８０度になる。そのため、位相補償を行わないと、出力電圧の負帰還をかけた場合に、位相が−１８０度の周波数成分は、正帰還となり出力電圧が発振する。
【００３６】
次に、図３を参照しながら、実施例１に係るスイッチングレギュレータ１０の位相補償について説明する。位相補償信号生成回路３２に含まれる第１のサンプルホールド回路３４、第２のサンプルホールド回路３６、及び差分増幅回路３８による微分の効果によって、誤差電圧４１に含まれる各周波数成分の位相を９０度進めた電圧波形が、位相補償信号４２（差分増幅器３８の出力）に現われる。図３から分かるように、誤差電圧４１の電圧波形は−ａ・ｓｉｎ（ωｔ）であるのに対し、位相補償信号４２は、−ｂ・ｃｏｓ（ωｔ）になる。ｃｏｓ波形はｓｉｎ波形に対して９０度位相が進んでいることから、位相補償信号４２は、誤差電圧４１の位相を９０度進めた電圧波形となっていることが分かる。
【００３７】
従って、誤差電圧４１と、誤差電圧４１に対して９０度位相が進んだ位相補償信号４２が、加算回路４０で混合されることにより、加算回路の出力４３は、誤差電圧４１よりも位相が進んだ誤差信号となる。ここで、加算回路の出力４３における位相の進み量は、誤差アンプ回路２０の利得Ｋ１と、差分増幅回路３８の利得Ｋ２の比によって調整することができる。利得Ｋ２を０にすると、位相補償が全くかからない状態になり、位相の進み量は０度である。Ｋ２／Ｋ１の比を大きくしていくと、位相が９０度進んだ信号の寄与率が増加し、位相の進み量は９０度まで増加する。すなわち、利得Ｋ１、Ｋ２を調整することにより、誤差電圧４１と位相補償信号４２の混合比が調整されて、加算回路の出力４３における位相の進み量を、０度〜９０度の範囲で調整することができる。
【００３８】
ここで、誤差アンプ回路２０の利得Ｋ１、差動増幅回路３８の利得Ｋ２の具体的な調整手段について説明する。まず、利得Ｋ１は、分圧回路２８の分圧点２７を可変に構成することにより、調整することが可能である。一方、利得Ｋ２は、図６に示すように、差分増幅器３８を、差動増幅回路として構成することにより調整可能にする。具体的には、分圧回路８０、８４において、分圧点８２及び８６の位置を可変にし、分圧点よりもサンプルホールド回路側の抵抗値をＲｓ、反対側の抵抗値をＲｆとすると、差動増幅回路３８の出力である位相補償信号４２の電圧Ｖｃｏｍｐは、以下の式（１）で表される。即ち、利得Ｋ２＝Ｒｆ／Ｒｓとなり、分圧点により、Ｒｆ／Ｒｓを調整することができるから、利得Ｋ２を分圧点の位置によって調整することが可能になる。
【００３９】
【数１】
【００４０】
実施例１に係るスイッチングレギュレータでは、位相補償用として、新たに差分増幅回路３８、加算回路４０が追加されている。それにより、２個のオペアンプが必要とされる。しかしながら、オペアンプ１個のＩＣチップに占める面積は、概ね１００μｍ四方〜１５０μｍ四方と見積もられるため、オペアンプ２個の追加で、合計２００〜３００μｍ四方の面積で済む（オペアンプの位相補償容量については、上記した見積もりの中に含まれている）。また、サンプルホールド回路は電位保持用の容量を必要とするが、サンプリングクロックの１周期の間で電位を保持するだけで十分なので、図７のエラーアンプ９３で必要なキャパシタＣ１、Ｃ２に比べると、１／１００程度の小さな容量で十分である。
【００４１】
以上説明したように、本発明の実施例１に係るスイッチングレギュレータは、ＬＣ回路に起因する位相遅延を補償する手段として、誤差電圧に対して９０度位相を進めた位相補償信号を加算することにより、位相補償を行うことができるようにしたから、図７に示す従来のスイッチングレギュレータと同様に、出力電圧の発振を防止したスイッチングレギュレータを提供することができる。また、従来の誤差アンプ回路（エラーアンプ）の位相補償で必要とされるキャパシタ、抵抗を不要にすることが可能であり、ＩＣチップ面積を増大せずに位相補償機能を有するスイッチングレギュレータの制御用ＩＣを提供することができるという効果が得られる。また、ＩＣチップ面積を増大せずに済むため、スイッチングレギュレータの制御用ＩＣを低コストで実現することができるという効果が得られる。さらに、位相補償特性を誤差電圧と位相補償信号の混合比により調整可能に構成したから、調整の自由度がある位相補償を行うことができるスイッチングレギュレータを提供することができるという効果が得られる。
【実施例２】
【００４２】
実施例２に係るスイッチングレギュレータは、生成する出力電圧が入力電圧より低い降圧型のスイッチングレギュレータである。実施例２の降圧型のスイッチングレギュレータは、図１において、昇圧コア２６を図４に示す降圧コア６０に置き換えただけであり、その他は、同じである。
【００４３】
図４は、降圧コア６０の詳細を示す回路図である。図４に示すように、昇圧コア６０において、スイッチング素子６２の第１の端子は入力電圧（Ｖ＿ＩＮ）１２と接続され、電源の供給を受ける。また、スイッチング素子６２の制御電極は、ＰＷＭ＿ＩＮ端子と接続され、ＰＷＭ信号４４がＰＷＭ＿ＩＮ端子より供給され、スイッチング素子６２のオンオフ制御が行われる。また、スイッチング素子６２の第２の端子は、ノードＮ３に接続される。ダイオード６８のカソードはノードＮ３に、アノードは接地電位に接続される。ノードＮ３とノードＮ４間に、インダクタ６４が接続される。ノードＮ４と接地間に平滑キャパシタ６６が接続される。すなわち、平滑キャパシタ６６は、出力電圧１４の端子に接続される。
【００４４】
降圧コア６０は、スイッチング素子６２によりインダクタ６４の電流を断続させ、インダクタ６４の誘導起電力によって負荷に電力を供給する回路である。降圧コア６０のスイッチング素子６２がオンのとき、入力電圧Ｖ＿ＩＮによりインダクタ６４を励磁し、スイッチング素子６２がオフになると、インダクタ６４に蓄えられた電磁エネルギーをダイオード６８で転流して、出力側に低く供給することにより、入力電圧Ｖ＿ＩＮより低い出力電圧Ｖ＿ＯＵＴを得ている。尚、降圧コア６０は、図４に示す回路に限定されず、スイッチング素子によりインダクタの電流を断続させ、インダクタの誘導起電力によって負荷に電力を供給する機能を有する回路であれば、適用することができる。
【００４５】
実施例２に係る降圧型のスイッチングレギュレータにおいても、インダクタ６４と平滑キャパシタ６６によりＬＣ回路が形成され、ＬＣ回路は２次のローパスフィルタの特性を持っているため、昇圧コア２６と同様に、位相遅れが発生するので、位相補償を行わないと出力電圧が発振する。しかしながら、位相補償信号生成回路３２で生成した位相補償信号４２を誤差電圧４１に加算することで、位相補償を行うようにしたから、実施例１の昇圧型スイッチングレギュレータと同様に、発振を防止する効果が得られる。
【実施例３】
【００４６】
次に、本発明の実施例３に係るスイッチングレギュレータについて、図５を参照しながら説明する。実施例３におけるスイッチングレギュレータ７０は、実施例１におけるスイッチングレギュレータ１０（図１）に対して、帰還電圧増幅回路７４を追加したものである。帰還電圧増幅回路７４は、出力電圧の帰還電圧３０と定電圧入力（Ｖｍ）７６との差電圧を、所定の利得で増幅して出力する。これにより、第１のサンプルホールド回路３４に入力される電圧は出力電圧１４に対して、直流成分が変化し、交流成分は帰還電圧増幅回路７４の利得により増幅された電圧となる。
【００４７】
このように帰還電圧増幅回路７４によって、出力電圧の帰還電圧３０が増幅されることにより、第１のサンプルホールド回路３４で保持される電圧と、第２のサンプルホールド回路３６で保持される電圧の差電圧も、帰還電圧増幅回路７４の利得に比例して拡大するから、差分増幅回路３８の正転入力端子と、反転入力端子への入力信号レベルが増幅される。従って、差分増幅回路３８の入力オフセット電圧や、ノイズ電圧に対する入力信号電圧の相対比率が増加するので、帰還経路全体のＳＮ比が向上する。
【００４８】
また、出力電圧１４を増幅することによって、第１のサンプルホールド回路３４、及び第２のサンプルホールド回路３６の電源電圧より高い電圧が生じると、第１のサンプルホールド回路３４、及び第２のサンプルホールド回路３６が動作しなくなるため、帰還電圧増幅回路７４の反転入力側に定電圧入力（Ｖｍ）７６を接続して、２つのサンプルホールド回路（３４、３６）に入力する電圧の直流レベルを落とすことにより、２つのサンプルホールド回路（３４、３６）が動作する範囲になるようにしている。
【００４９】
以上説明したように、実施例３に係るスイッチングレギュレータ７０では、実施例１のスイッチングレギュレータ１０に対して、帰還経路全体のＳＮ比が向上するので、スイッチングレギュレータ７０の出力電圧１４の精度や安定性が向上する効果が得られる。
【００５０】
尚、実施例３において、昇圧コア２６を降圧コア６０に置き換えて、降圧型のスイッチングレギュレータを構成した場合に対しても、同様な効果が得られる。
【００５１】
［比較例］
次に比較例として、図７に示す従来のスイッチングレギュレータについて説明する。前述のように、図７では、エラーアンプ９３に、位相補償用のキャパシタＣ１、Ｃ２、抵抗Ｒ１、Ｒ２を接続した構成により、位相補償が行われている。図７のスイッチングレギュレータは降圧型である。インダクタＬ、キャパシタＣｏｕｔが２次のローパスフィルタを形成している。一般に、ＬＣフィルタは、カットオフ周波数付近から、位相が遅れ始め、周波数が高くなるにつれて−１８０度に向かって遅れが発生し、ある周波数以上では位相は−１８０度になる。そのため、位相補償を行わないと、出力電圧の負帰還をかけた場合に、位相が-１８０度の周波数成分は、正帰還となり出力電圧が発振する。
【００５２】
図８は、特許文献１に記載された図７のスイッチングレギュレータの一巡ループの周波数特性のシミュレーション結果である（特許文献１の図４に対応）。シミュレーション条件は、入力電圧Ｖｃｃ＝５Ｖ、出力電圧Ｖｏ＝３Ｖ、分圧抵抗Ｒａ＝２０ＫΩ、Ｒｂ＝１０ＫΩ、負荷の抵抗Ｒｏ＝３Ω、負荷電流Ｉｏを一定（＝１Ａ）とし、位相補償回路は、抵抗Ｒ１＝６．２ＫΩ、キャパシタＣ１＝４７０ｐＦ、抵抗Ｒ２＝１ＫΩ、キャパシタＣ２＝１ｎＦである。図８において、実線が位相特性、破線がゲイン特性である。図８から分かるように、ゲインが０ｄＢになる周波数において、位相は−１４５度である。すなわち、位相余裕は３５度であり、十分な位相補償が行われた特性になっていることが分かる。
【００５３】
しかしながら、図７に示すスイッチングレギュレータは、位相補償用のキャパシタＣ１、Ｃ２、抵抗Ｒ１、Ｒ２をＩＣチップ上に形成しようとした場合、チップ面積が増大するという問題がある。一方、本発明の実施例１〜３によるスイッチングレギュレータによれば、前述のように簡易な構成で位相補償が実現できるから、チップ面積が増大することなく、発振防止のための位相補償が可能なスイッチングレギュレータを提供することができる。
【産業上の利用可能性】
【００５４】
本発明は、昇圧型、又は降圧型のスイッチングレギュレータにおいて使用されるスイッチングレギュレータ制御用ＩＣに適用可能である。特に、チップ面積を抑えることができるため、小型化が要求される携帯機器に適用すると有効である。
【００５５】
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５６】
１０、７０：スイッチングレギュレータ
１２：入力電圧
１４：出力電圧
１６：サンプリングクロック
１８：基準電圧
２０：誤差アンプ回路
２２：三角波発生回路
２４：比較器
２６：昇圧コア
２７、８２、８６：分圧点
２８、８０、８４：分圧回路
３０：出力電圧の帰還電圧
３１：分圧電圧
３２：位相補償信号生成回路
３４：第１のサンプルホールド回路
３６：第２のサンプルホールド回路
３８：差分増幅回路
４０：加算回路
４１：誤差電圧
４２：位相補償信号
４３：加算回路の出力
４４：ＰＷＭ信号
４５：三角波
５０、６２：スイッチング素子
５２、６４：インダクタ
５４、６６：平滑キャパシタ
５６、６８：ダイオード
６０：降圧コア
７４：帰還電圧増幅回路
７６：定電圧入力
９０：制御ＩＣ
９１：基準電圧発生器
９２：内部電源
９３：エラーアンプ
９４：三角波発生器
９５：ＰＷＭコンパレータ
９６：出力ＭＯＳドライバ
【特許請求の範囲】
【請求項１】
スイッチング素子をオンオフ制御することにより、入力電圧より所望の出力電圧を生成するスイッチングレギュレータであって、
前記出力電圧を分圧した分圧電圧と基準電圧の差である誤差電圧を生成する誤差アンプ回路と、
前記誤差電圧に対して位相を進めた位相補償信号を、前記出力電圧の帰還電圧から生成する位相補償信号生成回路と、
前記誤差電圧と前記位相補償信号を加算する加算回路と、
三角波を生成する三角波発生回路と、
前記加算回路の出力と前記三角波を比較し、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号を生成する比較器と、
を備え、
前記スイッチング素子は、前記ＰＷＭ信号によりオンオフ制御されることを特徴とするスイッチングレギュレータ。
【請求項２】
前記位相補償信号生成回路は、前記出力電圧の帰還電圧を一定周期でサンプリングし、前記一定周期の間、前記サンプリングした電圧を保持する第１のサンプルホールド回路と、
前記第１のサンプルホールド回路の出力を前記一定の周期でサンプリングし、前記一定周期の間、前記サンプリングした電圧を保持する第２のサンプルホールド回路と、
前記第１のサンプルホールド回路の出力と前記第２のサンプルホールド回路の出力の差電圧を増幅出力する差分増幅回路と、を備え、
前記差分増幅回路の出力を、前記位相補償信号とすることを特徴とする請求項１に記載のスイッチングレギュレータ。
【請求項３】
前記誤差アンプと前記差分増幅回路の少なくとも一方の利得を調整することにより、前記誤差電圧と前記位相補償信号の混合比を可変して、前記位相補償信号による位相補償の特性を調整可能に構成したことを特徴とする請求項１または２に記載のスイッチングレギュレータ。
【請求項４】
前記スイッチング素子により流れる電流が制御されるインダクタと、一端が前記スイッチングレギュレータの出力端子に接続された平滑キャパシタと、を有し、
前記位相補償信号生成回路は、前記インダクタと前記平滑キャパシタによって生じる位相遅れに起因する発振を防止するように、前記位相補償信号を生成することを特徴とする請求項１乃至３のいずれか１項に記載のスイッチングレギュレータ。
【請求項５】
前記出力電圧の帰還電圧を増幅する帰還電圧増幅回路をさらに備え、
前記帰還電圧増幅回路の出力を、前記第１のサンプルホールド回路に入力することを特徴とする請求項２乃至４のいずれか１項に記載のスイッチングレギュレータ。
【請求項６】
前記帰還電圧増幅回路は、前記出力電圧の帰還電圧と定電圧入力の差電圧を増幅出力することを特徴とする請求項５に記載のスイッチングレギュレータ。
【請求項１】
スイッチング素子をオンオフ制御することにより、入力電圧より所望の出力電圧を生成するスイッチングレギュレータであって、
前記出力電圧を分圧した分圧電圧と基準電圧の差である誤差電圧を生成する誤差アンプ回路と、
前記誤差電圧に対して位相を進めた位相補償信号を、前記出力電圧の帰還電圧から生成する位相補償信号生成回路と、
前記誤差電圧と前記位相補償信号を加算する加算回路と、
三角波を生成する三角波発生回路と、
前記加算回路の出力と前記三角波を比較し、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号を生成する比較器と、
を備え、
前記スイッチング素子は、前記ＰＷＭ信号によりオンオフ制御されることを特徴とするスイッチングレギュレータ。
【請求項２】
前記位相補償信号生成回路は、前記出力電圧の帰還電圧を一定周期でサンプリングし、前記一定周期の間、前記サンプリングした電圧を保持する第１のサンプルホールド回路と、
前記第１のサンプルホールド回路の出力を前記一定の周期でサンプリングし、前記一定周期の間、前記サンプリングした電圧を保持する第２のサンプルホールド回路と、
前記第１のサンプルホールド回路の出力と前記第２のサンプルホールド回路の出力の差電圧を増幅出力する差分増幅回路と、を備え、
前記差分増幅回路の出力を、前記位相補償信号とすることを特徴とする請求項１に記載のスイッチングレギュレータ。
【請求項３】
前記誤差アンプと前記差分増幅回路の少なくとも一方の利得を調整することにより、前記誤差電圧と前記位相補償信号の混合比を可変して、前記位相補償信号による位相補償の特性を調整可能に構成したことを特徴とする請求項１または２に記載のスイッチングレギュレータ。
【請求項４】
前記スイッチング素子により流れる電流が制御されるインダクタと、一端が前記スイッチングレギュレータの出力端子に接続された平滑キャパシタと、を有し、
前記位相補償信号生成回路は、前記インダクタと前記平滑キャパシタによって生じる位相遅れに起因する発振を防止するように、前記位相補償信号を生成することを特徴とする請求項１乃至３のいずれか１項に記載のスイッチングレギュレータ。
【請求項５】
前記出力電圧の帰還電圧を増幅する帰還電圧増幅回路をさらに備え、
前記帰還電圧増幅回路の出力を、前記第１のサンプルホールド回路に入力することを特徴とする請求項２乃至４のいずれか１項に記載のスイッチングレギュレータ。
【請求項６】
前記帰還電圧増幅回路は、前記出力電圧の帰還電圧と定電圧入力の差電圧を増幅出力することを特徴とする請求項５に記載のスイッチングレギュレータ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−２０５４５７（Ｐ２０１２−２０５４５７Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６９９９４（Ｐ２０１１−６９９９４）
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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