スイッチングレギュレータ
【課題】チップサイズと消費電流の増加を招くことなく入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧を一定に保つ。
【解決手段】スイッチング時間制御回路３は、スイッチ素子ＳＷ１のオン時間とスイッチ素子ＳＷ２のオン時間との和に対するスイッチ素子ＳＷ１のオン時間の比に基づいてスイッチ素子ＳＷ１のオン期間の終了タイミングを示すスイッチング時間制御信号ＴＯＮを発生する。コンパレータ６は、出力電圧ＶＯＵＴと基準電圧ＶＲＥＦとの比較結果に基づいて、スイッチ素子ＳＷ２のオン期間の終了タイミングを示すスイッチング時間制御信号ＣＭＰＯを発生する。スイッチ素子制御回路２は、スイッチング時間制御信号ＴＯＮ及びＣＭＰＯに基づいて、スイッチ素子ＳＷ１及びＳＷ２が相補的にオンしかつ出力電圧ＶＯＵＴが一定電圧になるように、スイッチ素子ＳＷ１及びＳＷ２をオンオフ制御する。
【解決手段】スイッチング時間制御回路３は、スイッチ素子ＳＷ１のオン時間とスイッチ素子ＳＷ２のオン時間との和に対するスイッチ素子ＳＷ１のオン時間の比に基づいてスイッチ素子ＳＷ１のオン期間の終了タイミングを示すスイッチング時間制御信号ＴＯＮを発生する。コンパレータ６は、出力電圧ＶＯＵＴと基準電圧ＶＲＥＦとの比較結果に基づいて、スイッチ素子ＳＷ２のオン期間の終了タイミングを示すスイッチング時間制御信号ＣＭＰＯを発生する。スイッチ素子制御回路２は、スイッチング時間制御信号ＴＯＮ及びＣＭＰＯに基づいて、スイッチ素子ＳＷ１及びＳＷ２が相補的にオンしかつ出力電圧ＶＯＵＴが一定電圧になるように、スイッチ素子ＳＷ１及びＳＷ２をオンオフ制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵ（Central Processing Circuit）などの負荷回路に高精度な電圧を供給するスイッチングレギュレータに関し、特に入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧とを一定に保つことができるスイッチングレギュレータに関する。
【背景技術】
【０００２】
近年、携帯機器には多様なアプリケーションソフトウェアが搭載されるようになってきており、外付け部品の小型化とともに大電流出力及び低電圧出力に対応可能な電源回路が要求されている。また、携帯機器の一次側電源として使用されるリチウムイオンバッテリの放電特性が改善されることで、電源回路に入力される電圧の範囲が広くなっている。さらに、電源回路の出力端子に接続されるＣＰＵなどの負荷回路の動作状態に応じて電源回路の設定電圧を変化させることで、ＣＰＵの動作スピード及び消費電力を最適化する技術が一般的となっている。このため、入力電圧、出力電圧及び出力電流が変化しても出力電圧を一定に保つことができる電源回路が要求されている。
【０００３】
図１１は、第１の従来技術に係るスイッチングレギュレータ１Ｐの構成を示す回路図である。スイッチングレギュレータ１Ｐは、オン時間固定かつリップル検出方式のスイッチングレギュレータの一例である。また、図１２は、図１１のスイッチング時間制御回路３Ｐの構成を示す回路図であり、図１３は、図１１のスイッチングレギュレータ１Ｐの動作を示すタイミングチャートである。
【０００４】
図１１において、スイッチングレギュレータ１Ｐは、スイッチ素子制御回路２と、コンパレータ６と、スイッチング時間制御回路３Ｐと、入力電圧ＶＩＮが印加される入力端子ＴＩと、出力端子ＬＸと、入力端子ＴＩと出力端子ＬＸとの間に接続されたスイッチ素子ＳＷ１と、出力端子ＬＸと接地との間に接続されたスイッチ素子ＳＷ２と、抵抗値Ｒｆ１を有する分圧抵抗８と抵抗値Ｒｆ２を有する分圧抵抗９とを備えた分圧回路７と、フィードバック端子ＴＦとを備えて構成される。また、スイッチ制御回路２は、ＲＳフリップフロップ２２と、制御信号発生回路２３とを備えて構成される。さらに、図１２において、スイッチング時間制御回路３Ｐは、入力端子ＴＩに接続された一端を有し所定の基準電流Ｉｃを出力する基準電流源５１と、基準電流源５１と接地との間に接続され容量Ｃｃを有するコンデンサ５２と、コンデンサ５２に並列に接続されたスイッチ素子ＳＷ５と、所定の基準電圧ＶＲを出力する電圧源５４と、コンパレータ５３とを備えて構成される。
【０００５】
図１１において、出力端子ＬＸからの出力電圧は、インダクタンスＬを有するインダクタ１２と、容量Ｃｏｕｔを有する出力コンデンサ１４とを備えて構成される高周波除去及び平滑用ローパスフィルタを介して、例えばＣＰＵである負荷回路１０に出力される。なお、抵抗１３は出力コンデンサ１４の直列等価寄生抵抗であって、抵抗値Ｒｅｓｒを有する。上述したローパスフィルタからの出力電圧ＶＯＵＴは、フィードバック端子ＴＦを介してスイッチングレギュレータ１Ｐに入力され、分圧回路７により分圧される。そして、分圧後のフィードバック電圧ＶＦは、コンパレータ６の反転入力端子に出力される。コンパレータ６は、フィードバック電圧ＶＦを、非反転入力端子に電圧源１１から入力される所定の基準電圧ＶＲＥＦと比較し、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより大きいときはローレベルのスイッチング時間制御信号ＣＭＰＯをＲＳフリップフロップ２２のセット端子Ｓに出力する一方、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより小さいときはハイレベルのスイッチング時間制御信号ＣＭＰＯをＲＳフリップフロップ２２のセット端子Ｓに出力する。ここで、スイッチング時間制御信号ＣＭＰＯは、スイッチ素子ＳＷ２のオン期間の終了タイミングを示す。
【０００６】
また、図１２を参照して詳細後述するように、スイッチング時間制御回路３Ｐはスイッチ素子ＳＷ１のオン期間の終了タイミングを示すスイッチング時間制御信号ＴＯＮを発生して、ＲＳフリップフロップ２２のリセット端子Ｒに出力する。さらに、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴは、制御信号発生回路２３に出力される。制御信号発生回路２３は、出力信号ＰＳＥＴの立ち下がりタイミングでスイッチ素子ＳＷ１のオン期間を終了し、出力信号ＰＳＥＴの立ち上がりタイミングでスイッチ素子ＳＷ２のオン期間を終了し、かつスイッチ素子ＳＷ１とＳＷ２とが相補的にオンするように、スイッチ素子ＳＷ１をオンオフ制御するためのスイッチ素子制御信号ＰＤＲＶと、スイッチ素子ＳＷ２をオンオフ制御するためのスイッチ素子制御信号ＮＤＲＶとを発生して、スイッチ素子ＳＷ１及びＳＷ２の各ゲートにそれぞれ出力する。さらに、制御信号発生回路２３は、スイッチ素子制御信号ＰＤＲＶと同期した出力信号ＴＣＨＧＢ１を発生してスイッチング時間制御回路３Ｐに出力する。なお、本従来技術において、スイッチ素子ＳＷ１はローレベルのスイッチ素子制御信号ＰＤＲＶに応答してオンする一方、ハイレベルのスイッチ素子制御信号ＰＤＲＶに応答してオフする。また、スイッチ素子ＳＷ２はハイレベルのスイッチ素子制御信号ＮＤＲＶに応答してオンする一方、ローレベルのスイッチ素子制御信号ＮＤＲＶに応答してオフする。さらに、スイッチ素子ＳＷ１がオフするタイミングにおいてスイッチ素子ＳＷ２がオンし、スイッチ素子ＳＷ２がオフするタイミングにおいてスイッチ素子ＳＷ１がオンするように制御される。
【０００７】
図１２において、電圧源５４は所定の基準電圧ＶＲを発生してコンパレータ５３の反転入力端子に出力する。また、基準電流源５１とコンデンサ５２との間の接続点の電圧ＶＣはコンパレータ５３の非反転入力端子に出力される。また、出力信号ＴＣＨＧＢ１はスイッチ素子ＳＷ５のゲートに出力される。このため、スイッチ素子ＳＷ５は、出力信号ＴＣＨＧＢ１に応答して、スイッチ素子ＳＷ１のオン期間においてオフする一方、スイッチ素子ＳＷ１のオフ期間においてオンする。また、コンパレータ５３は、電圧ＶＣを基準電圧ＶＲと比較し、電圧ＶＣが基準電圧ＶＲより大きいときはハイレベルのスイッチング時間制御信号ＴＯＮを発生する一方、電圧ＶＣが基準電圧ＶＲより小さいときはローレベルのスイッチング時間制御信号ＴＯＮを発生する。
【０００８】
図１１において、フィードバック電圧ＶＦが基準電圧ＶＲＥＦよりも小さくなると、コンパレータ６からのスイッチング時間制御信号ＣＭＰＯの電圧レベルはハイレベルになる。これに応答して、ＲＳフリップフロップ２２はセットされ、ＲＳフリップフロップ２２の出力信号ＰＳＥＴの電圧レベルはハイレベルになる。そして、制御信号発生回路２３は、スイッチ素子ＳＷ１をオンしかつスイッチ素子ＳＷ２をオフするように、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを発生する。これに応答して、スイッチ素子ＳＷ１はオンする一方、スイッチ素子ＳＷ２はオフし、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの電圧差によりインダクタ１２にエネルギーが蓄積される。これに伴って、インダクタ１２のインダクタ電流が増加し、出力コンデンサ１４とその直列等価寄生抵抗１３とによって、出力電圧ＶＯＵＴが上昇する。
【０００９】
次に、スイッチ素子ＳＷ１のオン期間が詳細後述する所定の時間だけ継続すると、スイッチング時間制御信号ＴＯＮの電圧レベルがローレベルからハイレベルに切り替わる。これに応答して、ＲＳフリップフロップ２２はリセットされ、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはローレベルになる。そして、制御信号発生回路２３は、スイッチ素子ＳＷ１をオフしかつスイッチ素子ＳＷ２をオンするように、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを発生する。これに応答して、スイッチ素子ＳＷ１はオフする一方、スイッチ素子ＳＷ２はオンし、接地電圧と出力電圧ＶＯＵＴとの電圧差によりインダクタ１２のエネルギーは放出される。これに伴って、インダクタ１２のインダクタ電流が減少し、出力コンデンサ１４とその直列等価寄生抵抗１３とによって、出力電圧ＶＯＵＴが低下する。
【００１０】
ここで、スイッチ素子ＳＷ１のオン時間（オン期間の期間長である。）は次のように決められる。図１２において、ローレベルのスイッチ素子制御信号ＰＤＲＶに応答してスイッチ素子ＳＷ１がオンしている間、スイッチ素子制御信号ＰＤＲＶに同期した出力信号ＴＣＨＧＢ１に応答してスイッチ素子ＳＷ５はオフし、コンデンサ５２は基準電流Ｉｃで充電される。充電されたコンデンサ５２の両端の電圧ＶＣはコンパレータ５３で基準電圧ＶＲと比較され、コンパレータ５３は、電圧ＶＣが基準電圧ＶＲよりも大きいときはハイレベルのスイッチング時間制御信号ＴＯＮを出力し、電圧ＶＣが基準電圧ＶＲよりも小さいときはローレベルのスイッチング時間制御信号ＴＯＮを出力する。また、スイッチ素子ＳＷ１がオフしかつスイッチ素子ＳＷ２がオンしている期間において、制御信号発生回路２３からのハイレベルの出力信号ＴＣＨＧＢ１に応答してスイッチ素子ＳＷ５がオンし、コンデンサ５２に充電された電荷は全て放電される。このとき、スイッチ素子ＳＷ１のオン時間ｔｏｎ１は次式で示される。なお、当該明細書において、数式がイメージ入力された墨付き括弧の数番号と、数式が文字入力された大括弧の数式番号とを混在して用いており、また、当該明細書での一連の数式番号として「式（１）」の形式を用いて数式番号を式の最後部に付与して（付与していない数式も存在する）用いることとする。
【００１１】
【数１】
【００１２】
以上説明したように、図１１のスイッチングレギュレータ１Ｐにおいて、スイッチング時間制御信号ＴＯＮに応答してスイッチ素子ＳＷ１のオン時間ｔｏｎ１が決まり、フィードバック電圧ＶＦと基準電圧ＶＲＥＦとの比較結果を示すコンパレータ６からのスイッチング時間制御信号ＣＭＰＯに応答してスイッチ素子ＳＷ１のオフ時間ｔｏｆｆ１（スイッチ素子ＳＷ１のオフ期間の期間長であり、スイッチ素子ＳＷ２のオン期間の期間長に等しい。）が決まる。以上説明したようにスイッチ素子ＳＷ１とＳＷ２とがオンオフを繰り返すことにより、出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａが一定になるように制御される。
【００１３】
しかしながら、図１１の回路構成の場合、オン時間ｔｏｎ１が式（１）で表される固定値であるため、スイッチ素子ＳＷ１がオンのときのインダクタ１２の磁束の増加分Δφｏｎと、スイッチ素子ＳＷ２がオンのときのインダクタ１２の磁束の減少分Δφｏｆｆは、スイッチ素子ＳＷ１とＳＷ２との各オン抵抗Ｒｏｎと、インダクタ１２のインダクタ電流ＩＬとを用いて次式で表される。
【００１４】
【数２】
【数３】
【００１５】
さらに、Δφｏｎ＝Δφｏｆｆであるので、スイッチング周期ｔｓｗ（＝ｔｏｎ１＋ｔｏｆｆ１）は次式で表される。
【００１６】
【数４】
【００１７】
従って、スイッチング周波数ｆｓｗは次式で表される。
【００１８】
【数５】
【００１９】
式（３）からわかるように、入力電圧ＶＩＮ、出力電圧ＶＯＵＴ、インダクタ電流ＩＬ（すなわち、負荷回路１０への出力電流Ｉｏｕｔ）が変化すると、スイッチング周波数ｆｓｗのばらつきが大きくなる。さらに、出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａが変化して一定にならず、出力電圧精度が劣化する。
【００２０】
例えば、図１３に示すように、出力電流ＩＯＵＴがＩ１のときスイッチング周期ｔｓｗは周期ｔｓｗ１であるが、出力電流ＩＯＵＴがＩ２に増加したときのスイッチング周期ｔｓｗ２は、Ｉ１＜Ｉ２と式（２）からｔｓｗ１＞ｔｓｗ２となる。すなわち、出力電流ＩＯＵＴがＩ１のとき及びＩ２のときの各スイッチング周波数ｆｓｗ１及びｆｓｗ２の大小関係は、ｆｓｗ１＜ｆｓｗ２となる。さらに図１３からわかるように、出力電流ＩＯＵＴがＩ１からＩ２に増加すると出力電圧ＶＯＵＴ（フィードバック電圧ＶＦに対応する。）の時間平均値ＶＯＵＴａは低下してしまう。同様に、式（２）及び式（３）から、入力電圧ＶＩＮ又は出力電流Ｉｏｕｔ（インダクタ電流ＩＬに対応する。）が変化してもスイッチング周波数ｆｓｗと出力電圧ＶＯＵＴが変化してしまうことがわかる。
【００２１】
特許文献１には、入力電圧、出力電圧、及び出力電流の影響を低減して出力電圧とスイッチング周波数の精度を向上することができる第２の従来技術に係る電源装置を開示している（特許文献１の図７及び図８参照。）。第２の従来技術に係る電源装置は、入力電圧、出力電圧、及び出力電流に基づいて各スイッチ素子を制御することにより、出力電圧特性を向上させる。
【発明の概要】
【発明が解決しようとする課題】
【００２２】
図１４は、特許文献１の図７記載の第２の従来技術に係る電源回路１０００の構成を示す回路図であり、図１５は、図１４のｔｏｎジェネレータ１０２の構成を示す回路図である。第２の従来技術に係る電源回路１０００の構成については、特許文献２に詳述されている。図１４に示すように、電源回路１０００は出力電流Ｉｏをフィードバックするための電流検出回路１０８を備える。さらに、図１５に示すように、ｔｏｎジェネレータ１０２は、入力電圧ＶＩＮをフィードバックするための抵抗網と、オペアンプ１２１及び１２７と、出力電圧Ｖｏをフィードバックするための抵抗網と、出力電圧Ｖｏに対応する電圧と出力電流Ｉｏに対応する電圧Ｖｓとを加算するための加算器１２８とを備えて構成されるため、チップサイズと消費電流の増加を招く。このため、電源回路１０００は、特に小型、低消費電流を求められる携帯機器用の電源回路には適切ではない。
【００２３】
また、電源装置１０００のスイッチング周波数ｆｓｗは、例えば以下のように導出される。図１４において、ドライブロジック回路１０４からの制御信号ＤＲＶＬの電圧レベルがハイレベルからローレベルに切り替わったタイミングから経過時間Ｔが経過したとき、図１５のコンパレータ１２７の非反転入力端子に入力される電圧ＶＣＴと、反転入力端子に入力される電圧Ｖｔｒｅｆとは、ｐＭＯＳトランジスタ１２３に流れる電流Ｉ２１と、コンデンサ１２５の容量Ｃ２５と、抵抗値Ｒ５１及びＲ５２とを用いて、次式で表される。
【００２４】
[数１]
ＶＣＴ＝（Ｉ２１×Ｔ）／Ｃ２５
[数２]
Ｖｔｒｅｆ＝Ｖｓ＋Ｖｏ×Ｒ５２／（Ｒ５１＋Ｒ５２）
【００２５】
さらに、電圧ＶＣＴと電圧Ｖｔｒｅｆとが等しくなるときの経過時間Ｔがトランジスタ１５１のオン期間の期間長Ｔｏｎであるので、次式が成り立つ。
【００２６】
[数３]
（Ｉ２１×Ｔｏｎ）／Ｃ２５＝Ｖｓ＋Ｖｏ×Ｒ５２／（Ｒ５１＋Ｒ５２） （４）
【００２７】
ｐＭＯＳトランジスタ２２及び２３が同一の導電型のトランジスタであり、そのサイズ比がｋ１であると仮定すると、電流Ｉ２１は、抵抗値Ｒｔ、Ｒ３１及びＲ３２とを用いて次式で表される。
【００２８】
[数４]
Ｉ２１＝ＶＩＮ×Ｒ３２／（Ｒ３１＋Ｒ３２）／Ｒｔ×ｋ１
【００２９】
ここで、定数ｋ２を以下のように定義する。
【００３０】
[数５]
ｋ２＝Ｒ３２／（Ｒ３１＋Ｒ３２）／Ｒｔ×ｋ１／Ｃ２５
【００３１】
従って、式（４）は定数ｋ２を用いて次式のように変形される。
【００３２】
[数６]
Ｔｏｎ×ＶＩＮ×ｋ２＝Ｖｓ＋Ｖｏ×Ｒ５２／（Ｒ５１＋Ｒ５２） （５）
【００３３】
次に、図１４において、電流検出回路１０２から出力される電圧Ｖｓは、一般にトランジスタ１５１のオン抵抗Ｒｏｎｎ１と、トランジスタ１５１に流れる電流ＩＬＸとにより発生するトランジスタ１５１の両端電圧ＩＬＸ×Ｒｏｎｎ１に所定の回路定数ｋ３を乗算した電圧に対応するので、次式で表される。
【００３４】
[数７]
Ｖｓ＝Ｒｏｎｎ１×ＩＬＸ×ｋ３
【００３５】
従って、Ｒ５２／（Ｒ５１＋Ｒ５２）＝ｋ４と定義すると、式（５）は次式のように変形される。
【００３６】
[数８]
Ｔｏｎ×ＶＩＮ×ｋ２＝Ｒｏｎｎ１×ＩＬＸ×ｋ３＋Ｖｏ×ｋ４
【００３７】
従って、トランジスタ１５１のオン期間の期間長Ｔｏｎは次式で表される。
【００３８】
[数９]
Ｔｏｎ＝（Ｒｏｎｎ１×ＩＬＸ×ｋ３＋Ｖｏ×ｋ４）／（ＶＩＮ×ｋ２）
【００３９】
さらに、デューティ比Ｄｕｔｙは図１４のトランジスタ１５２のオン抵抗Ｒｏｎｎ２を用いて次式で表される。
【００４０】
[数１０]
Ｄｕｔｙ＝（Ｖｏ＋ＩＬＸ×Ｒｏｎｎ２）／（Ｖｉｎ−ＩＬＸ×Ｒｏｎｎ１）
従って、スイッチング周波数ｆｓｗは次式で表される。
【００４１】
[数１１]
ｆｓｗ＝Ｄｕｔｙ／Ｔｏｎ
＝（Ｖｏ＋ＩＬＸ×Ｒｏｎｎ２）／（ＶＩＮ−ＩＬＸ×Ｒｏｎｎ１）
／（（Ｒｏｎｎ１×ＩＬＸ×ｋ３＋Ｖｏ×ｋ４）／（ＶＩＮ×ｋ２））
【００４２】
ここで、Ｒｏｎｎ１＝Ｒｏｎｎ２×ｋ４／ｋ３＝ｋかつｋ２＝ｋ４となるように回路定数を設定すれば、上式の右辺から出力電圧Ｖｏの項を消去できて、スイッチング周波数ｆｓｗは以下のように表される。
【００４３】
[数１２]
ｆｓｗ＝ＶＩＮ／（ＶＩＮ−ＩＬＸ×ｋ） （６）
【００４４】
式（６）の定数ｋは、図１４の電流検出回路１０８及びｔｏｎジェネレータ１０２を構成する各素子の素子値により決定される。すなわち、スイッチング周波数ｆｓｗには入力電圧ＶＩＮとインダクタ電流ＩＬＸの項が残り、スイッチング周波数の入力電圧ＶＩＮと出力電圧Ｖｏへの依存性を完全に排除できない。
【００４５】
本発明の目的は以上の問題点を解決し、チップサイズ及び消費電流を増加させることなく、入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧を一定に保ち、ＣＰＵなどの負荷回路に高精度な電圧を供給できるスイッチングレギュレータを提供することにある。
【課題を解決するための手段】
【００４６】
第１の発明に係るスイッチングレギュレータは、入力端子を介して入力された入力電圧を所定の出力電圧に変換し、出力端子を介して出力するスイッチングレギュレータにおいて、
上記入力端子と上記出力端子との間に接続された第１のスイッチ素子と、
上記出力端子と接地との間に接続された第２のスイッチ素子と、
上記第１のスイッチ素子のオン時間と上記第２のスイッチ素子のオン時間との和に対する上記第１のスイッチ素子のオン時間の比に基づいて上記第１のスイッチ素子のオン期間の終了タイミングを示す第１のスイッチング時間制御信号を発生するスイッチング時間制御回路と、
上記出力電圧に対応するフィードバック電圧を所定の第１の基準電圧と比較し、上記フィードバック電圧が上記第１の基準電圧より小さいとき、上記第２のスイッチ素子のオン期間の終了タイミングを示す第２のスイッチング時間制御信号を発生する第１のコンパレータと、
上記第１及び第２のスイッチング時間制御信号に基づいて、上記第１及び第２のスイッチ素子が相補的にオンするように、上記第１及び第２のスイッチ素子をオンオフ制御するスイッチ素子制御回路とを備えたことを特徴とする。
【００４７】
第２の発明に係るスイッチングレギュレータは、入力端子を介して入力された入力電圧を所定の出力電圧に変換し、出力端子を介して出力するスイッチングレギュレータにおいて、
上記入力端子と上記出力端子との間に接続された第１のスイッチ素子と、
上記出力端子と接地との間に接続された第２のスイッチ素子と、
上記出力電圧に対応するフィードバック電圧を所定の第１の基準電圧と比較し、上記フィードバック電圧が上記第１の基準電圧より小さいとき、上記第１のスイッチ素子のオン期間の終了タイミングを示す第１のスイッチング時間制御信号を発生する第１のコンパレータと、
上記第１のスイッチ素子のオン時間と上記第２のスイッチ素子のオン時間との和に対する上記第２のスイッチ素子のオン時間の比に基づいて上記第２のスイッチ素子のオン期間の終了タイミングを示す第２のスイッチング時間制御信号を発生するスイッチング時間制御回路と、
上記第１及び第２のスイッチング時間制御信号に基づいて、上記第１及び第２のスイッチ素子が相補的にオンするように、上記第１及び第２のスイッチ素子をオンオフ制御するスイッチ素子制御回路とを備えたことを特徴とする。
【発明の効果】
【００４８】
第１の発明に係るスイッチングレギュレータによれば、第１のスイッチ素子のオン時間と第２のスイッチ素子のオン時間との和に対する第１のスイッチ素子のオン時間の比に基づいて第１のスイッチ素子のオン期間の終了タイミングを示す第１のスイッチング時間制御信号を発生するスイッチング時間制御回路を備えたので、チップサイズと消費電流の増加を招くことなく入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧を一定に保つことができる。
【００４９】
また、第２の発明に係るスイッチングレギュレータによれば、第１のスイッチ素子のオン時間と第２のスイッチ素子のオン時間との和に対する第２のスイッチ素子のオン時間の比に基づいて第２のスイッチ素子のオン期間の終了タイミングを示す第２のスイッチング時間制御信号を発生するスイッチング時間制御回路を備えたので、チップサイズと消費電流の増加を招くことなく入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧を一定に保つことができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態に係るスイッチングレギュレータ１の構成を示す回路図である。
【図２】図１のスイッチング時間制御回路３の構成を示す回路図である。
【図３】図１のスイッチングレギュレータ１の動作を示すタイミングチャートである。
【図４】本発明の第１の実施形態の変形例に係るスイッチング時間制御回路３Ａの構成を示す回路図である。
【図５】本発明の第２の実施形態に係るスイッチングレギュレータ１Ａの構成を示す回路図である。
【図６】図５のスイッチング時間制御回路３Ｂの構成を示す回路図である。
【図７】図５のスイッチングレギュレータ１Ａの動作を示すタイミングチャートである。
【図８】本発明の第２の実施形態の変形例に係るスイッチング時間制御回路３Ｃの構成を示す回路図である。
【図９】本発明の第３の実施形態に係るスイッチング時間制御回路３Ｄの構成を示す回路図である。
【図１０】本発明の第４の実施形態に係るスイッチング時間制御回路３Ｅの構成を示す回路図である。
【図１１】第１の従来技術に係るスイッチングレギュレータ１Ｐの構成を示す回路図である。
【図１２】図１１のスイッチング時間制御回路３Ｐの構成を示す回路図である。
【図１３】図１１のスイッチングレギュレータ１Ｐの動作を示すタイミングチャートである。
【図１４】特許文献１の図７記載の第２の従来技術に係る電源回路１０００の構成を示す回路図である。
【図１５】図１４のｔｏｎジェネレータ１０２の構成を示す回路図である。
【発明を実施するための形態】
【００５１】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００５２】
第１の実施形態．
図１は、本発明の第１の実施形態に係るスイッチングレギュレータ１の構成を示す回路図であり、図２は、図１のスイッチング時間制御回路３の構成を示す回路図である。また、図３は、図１のスイッチングレギュレータ１の動作を示すタイミングチャートである。
【００５３】
図１において、スイッチングレギュレータ１は、スイッチ素子制御回路２と、スイッチング時間制御回路３と、コンパレータ６と、スイッチ素子ＳＷ１及びＳＷ２と、抵抗値Ｒｆ１を有する分圧抵抗８と抵抗値Ｒｆ２を有する分圧抵抗９とを備えた分圧回路７と、入力電圧ＶＩＮが入力される入力端子ＴＩと、出力端子ＬＸと、フィードバック端子ＴＦとを備えて構成される。また、スイッチ制御回路２は、ＲＳフリップフロップ２２と、制御信号発生回路２３とを備えて構成される。さらに、スイッチング時間制御回路３は、オンデューティ検出回路４と、オン期間制御回路５とを備えて構成される。
【００５４】
また、図２において、オンデューティ検出回路４は、インバータ４１と、スイッチ素子ＳＷ３及びＳＷ４と、所定の基準電圧ＶＲＴを出力する基準電圧源４４と、抵抗値Ｒｉを有する積分抵抗４２と、容量Ｃｉを有するコンデンサＣｉとを備えて構成される。また、図２において、オン期間制御回路５は、所定の基準電流Ｉｃを出力する基準電流源５１と、容量Ｃｃを有するコンデンサ５２と、スイッチ素子ＳＷ５と、コンパレータ５３とを備えて構成される。
【００５５】
詳細後述するように、本実施形態に係るスイッチングレギュレータ１は、入力端子ＴＩを介して入力された入力電圧ＶＩＮを所定の出力電圧ＶＯＵＴに変換し、出力端子ＬＸを介して出力するスイッチングレギュレータ１において、
（ａ）入力端子ＴＩと出力端子ＬＸとの間に接続されたスイッチ素子ＳＷ１と、
（ｂ）出力端子ＬＸと接地との間に接続されたスイッチ素子ＳＷ２と、
（ｃ）スイッチ素子ＳＷ１のオン時間とスイッチ素子ＳＷ２のオン時間との和に対するスイッチ素子ＳＷ１のオン時間の比に基づいてスイッチ素子ＳＷ１のオン期間の終了タイミングを示すスイッチング時間制御信号ＴＯＮを発生するスイッチング時間制御回路３と、
（ｄ）出力電圧ＶＯＵＴに対応するフィードバック電圧ＶＦを所定の基準電圧ＶＲＥＦと比較し、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより小さいとき、スイッチ素子ＳＷ２のオン期間の終了タイミングを示すスイッチング時間制御信号ＣＭＰＯを発生するコンパレータ６と、
（ｅ）スイッチング時間制御信号ＣＭＰＯ，ＴＯＦＦに基づいて、スイッチ素子及びＳＷ１及びＳＷ２が相補的にオンしかつ出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａが実質的に一定になるように、スイッチ素子ＳＷ１及びＳＷ２をオンオフ制御するスイッチ素子制御回路２とを備えたことを特徴としている。
【００５６】
また、スイッチング時間制御回路３は、上述した比を表す検出電圧Ｖｏｎ１を出力するオンデューティ検出回路４と、検出電圧Ｖｏｎ１に基づいてスイッチング時間制御信号ＴＯＮを発生するオン期間制御回路５とを備える。ここで、オンデューティ検出回路４は、所定の基準電圧ＶＲＴを発生する基準電圧源４４と、基準電圧源４４に接続された一端を有し、スイッチ素子ＳＷ１と連動してオンオフするように制御されるスイッチ素子ＳＷ３と、スイッチ素子ＳＷ３の他端と接地との間に接続され、スイッチ素子ＳＷ２と連動してオンオフするように制御されるスイッチ素子ＳＷ４と、スイッチ素子ＳＷ３とスイッチ素子ＳＷ４との間の接続点Ｃ１に接続された一端を有する積分抵抗４２と、積分抵抗４２の他端と接地との間に接続されたコンデンサ４３とを備え、オンデューティ検出回路は、コンデンサ４３の両端電圧を検出電圧Ｖｏｎ１として出力することを特徴としている。さらに、オン期間制御回路５は、所定の基準電流Ｉｃを出力する基準電流源５１と、基準電流源５１と接地との間に接続されたコンデンサ５２と、コンデンサ５２に並列に接続され、スイッチ素子ＳＷ１のオン期間においてオフしかつスイッチ素子ＳＷ１のオフ期間においてオンするように制御されるスイッチ素子ＳＷ５と、検出電圧Ｖｏｎ１をコンデンサ５２の両端電圧ＶＣと比較し、コンデンサ５２の両端電圧ＶＣが検出電圧Ｖｏｎ１より大きいとき、スイッチング時間制御信号ＴＯＮを発生するコンパレータＴＯＮとを備えたことを特徴としている。
【００５７】
図１において、スイッチ素子ＳＷ１は入力端子ＴＩと出力端子ＬＸとの間に接続され、スイッチ素子ＳＷ２は出力端子ＬＸと接地との間に接続される。出力端子ＬＸからの出力電圧は、インダクタンスＬを有するインダクタ１２と、容量Ｃｏｕｔを有する出力コンデンサ１４とを備えて構成される高周波除去及び平滑用ローパスフィルタを介して、例えばＣＰＵである負荷回路１０に出力される。なお、抵抗１３は出力コンデンサ１４の直列等価寄生抵抗であって、抵抗値Ｒｅｓｒを有する。上述したローパスフィルタからの出力電圧ＶＯＵＴは、フィードバック端子ＴＦを介してスイッチングレギュレータ１に入力され、分圧回路７により分圧される。そして、出力電圧ＶＯＵＴに比例する分圧後のフィードバック電圧ＶＦは、コンパレータ６の反転入力端子に出力される。コンパレータ６は、フィードバック電圧ＶＦを非反転入力端子に電圧源１１から入力される所定の基準電圧ＶＲＥＦと比較し、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより大きいときはローレベルのスイッチング時間制御信号ＣＭＰＯをＲＳフリップフロップ２２のセット端子Ｓに出力する一方、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより小さいときはハイレベルのスイッチング時間制御信号ＣＭＰＯをＲＳフリップフロップ２２のセット端子Ｓに出力する。ここで、コンパレータ６からのスイッチング時間制御信号ＣＭＰＯは、スイッチ素子ＳＷ２のオン期間の終了タイミングを示す。
【００５８】
また、図２を参照して詳細後述するように、スイッチング時間制御回路３はスイッチ素子ＳＷ１のオン期間の終了タイミングを示すスイッチング時間制御信号ＴＯＮを発生して、ＲＳフリップフロップ２２のリセット端子Ｒに出力する。さらに、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴは、制御信号発生回路２３に出力される。制御信号発生回路２３は、出力信号ＰＳＥＴの立ち下がりタイミングでスイッチ素子ＳＷ１のオン期間を終了し、出力信号ＰＳＥＴの立ち上がりタイミングでスイッチ素子ＳＷ２のオン期間を終了し、かつスイッチ素子ＳＷ１とＳＷ２とが相補的にオンするように、スイッチ素子ＳＷ１をオンオフ制御するためのスイッチ素子制御信号ＰＤＲＶと、スイッチ素子ＳＷ２をオンオフ制御するためのスイッチ素子制御信号ＮＤＲＶとを発生して、スイッチ素子ＳＷ１及びＳＷ２の各ゲートにそれぞれ出力する。さらに、制御信号発生回路２３は、スイッチ素子制御信号ＰＤＲＶと同期した出力信号ＴＣＨＧＢ１を発生してスイッチング時間制御回路３に出力する。
【００５９】
なお、本実施形態及び以下の各実施形態において、スイッチ素子ＳＷ１はローレベルのスイッチ素子制御信号ＰＤＲＶに応答してオンする一方、ハイレベルのスイッチ素子制御信号ＰＤＲＶに応答してオフする。また、スイッチ素子ＳＷ２はハイレベルのスイッチ素子制御信号ＮＤＲＶに応答してオンする一方、ローレベルのスイッチ素子制御信号ＮＤＲＶに応答してオフする。さらに、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶは、スイッチ素子ＳＷ１がオフするタイミングにおいてスイッチ素子ＳＷ２がオンし、かつスイッチ素子ＳＷ２がオフするタイミングにおいてスイッチ素子ＳＷ１がオンするように発生される。
【００６０】
図１において、フィードバック電圧ＶＦが基準電圧ＶＲＥＦよりも小さくなると、コンパレータ６からのスイッチング時間制御信号ＣＭＰＯの電圧レベルはハイレベルになる。これに応答して、ＲＳフリップフロップ２２はセットされ、ＲＳフリップフロップ２２の出力信号ＰＳＥＴの電圧レベルはハイレベルになる。そして、制御信号発生回路２３は、スイッチ素子ＳＷ１をオンしかつスイッチ素子ＳＷ２をオフするように、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを発生する。これに応答して、スイッチ素子ＳＷ１はオンする一方、スイッチ素子ＳＷ２はオフし、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの電圧差によりインダクタ１２にエネルギーが蓄積される。これに伴って、インダクタ１２のインダクタ電流が増加し、出力コンデンサ１４とその直列等価寄生抵抗１３とによって、出力電圧ＶＯＵＴが上昇する。
【００６１】
次に、詳細後述するようにスイッチング時間制御信号ＴＯＮの電圧レベルがローレベルからハイレベルに切り替わると、これに応答して、ＲＳフリップフロップ２２はリセットされ、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはローレベルになる。そして、制御信号発生回路２３は、スイッチ素子ＳＷ１をオフしかつスイッチ素子ＳＷ２をオンするように、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを発生する。これに応答して、スイッチ素子ＳＷ１はオフする一方、スイッチ素子ＳＷ２はオンし、接地電圧と出力電圧ＶＯＵＴとの電圧差によりインダクタ１２のエネルギーは放出される。これに伴って、インダクタ１２のインダクタ電流が減少し、出力コンデンサ１４とその直列等価寄生抵抗１３とによって、出力電圧ＶＯＵＴが低下する。
【００６２】
図２のオンデューティ検出回路４において、スイッチ素子ＳＷ３は基準電圧源４４と接続点Ｃ１との間に接続され、スイッチ素子ＳＷ４は接続点Ｃ１と接地との間に接続される。また、積分抵抗４２は接続点Ｃ１に接続された一端を有し、コンデンサ４３は積分抵抗４２の他端と接地との間に接続される。さらに、接続点Ｃ１の電圧（コンデンサ４３の両端電圧である。）は、検出電圧Ｖｏｎ１としてコンパレータ５３の反転入力端子に出力される。ここで、積分抵抗４２とコンデンサ４３とは積分回路を構成する。図２において、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴはインバータ４１を介してスイッチ素子ＳＷ３及びＳＷ４の各ゲートに出力される。これに応答して、スイッチ素子ＳＷ３はスイッチ素子ＳＷ１と連動し、スイッチ素子ＳＷ１のオン期間にオンする。また、スイッチ素子ＳＷ４はスイッチ素子ＳＷ２と連動し、スイッチ素子ＳＷ２のオン期間にオンする。
【００６３】
図２において、スイッチ素子ＳＷ１がオンしかつスイッチ素子ＳＷ２がオフしているとき、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはハイレベルであるので、スイッチ素子ＳＷ３はオンしかつスイッチ素子ＳＷ４はオフする。このため、基準電圧源４４はスイッチ素子ＳＷ３を介して積分抵抗４２に接続され、コンデンサ４３は基準電圧ＶＲＴによりスイッチ素子ＳＷ３及び積分抵抗４２を介して充電される。一方、スイッチ素子ＳＷ１がオフしかつスイッチ素子ＳＷ２がオンしているとき、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはローレベルであるので、スイッチ素子ＳＷ３はオフしかつスイッチ素子ＳＷ４はオンする。このため、積分抵抗４２の一端はスイッチ素子ＳＷ４を介して接地され、コンデンサ４３は積分抵抗４２及びスイッチ素子ＳＷ４を介して接地電位に放電される。
【００６４】
図２において、スイッチ素子ＳＷ３がオンしかつスイッチ素子ＳＷ４がオフしている期間（すなわち、スイッチ素子ＳＷ１がオンしている期間である。）においてコンデンサ４３に充電される電荷Ｑｃｈｇは、スイッチ素子ＳＷ１がオンしている期間の期間長（以下、スイッチ素子ＳＷ１のオン時間という。）ｔｏｎ１と、積分抵抗４２とコンデンサ４３との間の接続点の電圧Ｖ（ｔ）（ｔは時間である。）とを用いて、次式で表される。
【００６５】
【数６】
【００６６】
また、スイッチ素子ＳＷ３がオフしかつスイッチ素子ＳＷ４がオンしている期間（すなわち、スイッチ素子ＳＷ２がオンしている期間である。）においてコンデンサ４３に充電される電荷Ｑｄｃｈｇは、スイッチ素子ＳＷ２がオンしている期間の期間長（以下、スイッチ素子ＳＷ２のオン時間という。）ｔｏｎ２を用いて、次式で表される。
【００６７】
【数７】
【００６８】
このとき、スイッチ素子ＳＷ３とＳＷ４とがオンとオフを繰り返して、時間Ｔｅ（≫Ｒｉ×Ｃｉ）が経過すると、電圧Ｖ（ｔ）は一定の電圧Ｖｏｎ１に収束する。このため、Ｖ（ｔ）≒Ｖｏｎ１と近似でき、式（７）及び式（８）を以下のように変形できる。
【００６９】
【数８】
【００７０】
【数９】
【００７１】
さらに、時間Ｔｅ（≫Ｒｉ×Ｃｉ）が経過すると、Ｑｃｈｇ＝Ｑｄｃｈｇとなるため、式（９）及び式（１０）により、オンデューティ検出回路４からの出力電圧Ｖｏｎ１は次式で表される。
【００７２】
【数１０】
【００７３】
すなわち、オンデューティ検出回路４は、スイッチ素子ＳＷ１のオンデューティ（ｔｏｎ１／（ｔｏｎ１＋ｔｏｎ２））に比例する検出電圧Ｖｏｎ１を発生して、コンパレータ５３の反転入力端子に出力する。
【００７４】
また、図２のオン期間制御回路５において、基準電流源５１は入力端子ＴＩに接続された一端を有し、コンデンサ４２は基準電流源５１と接地との間に接続される。また、スイッチ素子ＳＷ５はコンデンサ５２に並列に接続される。さらに、基準電流源５１とコンデンサ５２との間の接続点の電圧ＶＣ（すなわち、コンデンサ５２の両端電圧である。）はコンパレータ５３の非反転入力端子に出力される。また、制御信号ＰＤＲＶに同期した出力信号ＴＣＨＧＢ１はスイッチ素子ＳＷ５のゲートに出力される。このため、スイッチ素子ＳＷ５は、出力信号ＴＣＨＧＢ１に応答して、スイッチ素子ＳＷ１のオン期間においてオフする一方、スイッチ素子ＳＷ１のオフ期間においてオンする。また、コンパレータ５３は、電圧ＶＣを検出電圧Ｖｏｎ１と比較し、電圧ＶＣが検出電圧Ｖｏｎ１より大きいときはハイレベルのスイッチング時間制御信号ＴＯＮを発生する一方、電圧ＶＣが検出電圧Ｖｏｎ１より小さいときはローレベルのスイッチング時間制御信号ＴＯＮを発生する。
【００７５】
図２において、ローレベルのスイッチ素子制御信号ＰＤＲＶ信号に応答してスイッチ素子ＳＷ１がオンしている期間において、スイッチ素子制御信号ＰＤＲＶ信号に同期した出力信号ＴＣＨＧＢ１に応答してスイッチ素子ＳＷ５はオフし、コンデンサ５２は基準電流Ｉｃで充電される。充電されたコンデンサ５２の両端の電圧ＶＣはコンパレータ５３によりオンデューティ検出回路４からの検出電圧Ｖｏｎ１と比較され、電圧ＶＣが検出電圧Ｖｏｎ１よりも大きくなるとコンパレータ５３はハイレベルのスイッチング時間制御信号ＴＯＮを出力する。また、スイッチ素子ＳＷ１がオフしかつスイッチ素子ＳＷ２がオンしている期間において、ハイレベルの出力信号ＴＣＨＧＢ１に応答してスイッチ素子ＳＷ５がオンし、コンデンサ５２に充電された電荷は全て放電される。このとき、スイッチ素子ＳＷ５がオフしている期間の期間長はオン時間ｔｏｎ１であるので、電圧ＶＣは次式で表される。
【００７６】
【数１１】
【００７７】
従って、式（１１）及び式（１２）から次式が得られる。
【００７８】
【数１２】
【００７９】
従って、次式が得られる。
【００８０】
【数１３】
【００８１】
従って、スイッチング周波数ｆｓｗは次式で表される。
【００８２】
【数１４】
【００８３】
式（１３）において、スイッチング周波数ｆｓｗはオンデューティ検出回路４及びスイッチング時間制御回路５を構成する各素子の素子値で決まる定数である。従って、スイッチング周波数ｆｓｗは、入力電圧ＶＩＮ、出力電圧ＶＯＵＴ、及び出力電流Ｉｏｕｔに依存しない。
【００８４】
図３は、出力電流ＩＯＵＴがＩ１からＩ２（Ｉ１＜Ｉ２）に増加したときのスイッチングレギュレータ１の動作を示すタイミングチャートである。出力電流ＩＯＵＴがＩ１からＩ２に増加すると、オン時間ｔｏｎ１とオン時間ｔｏｎ２との比率が変化するが、式（１１）に従って検出電圧Ｖｏｎ１が増加してオン時間ｔｏｎ１が増加するため、出力電流ＩＯＵＴがＩ１であるときのスイッチング周波数ｆｓｗ１と、出力電流ＩＯＵＴがＩ２であるときのｆｓｗ２は等しくなる。さらに、図３からわかるように、出力電流ＩＯＵＴがＩ１からＩ２に増加しても、出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａは変化しない。また、式（１３）から、入力電圧ＶＩＮ及び出力電流ＩＯＵＴが変化してもスイッチング周波数ｆｓｗと出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａが変化しないことがわかる。
【００８５】
以上説明したように、本実施形態によれば、チップサイズ及び消費電流を従来技術に比較して増加させることなく、入力電圧ＶＩＮ及び出力電流ＩＯＵＴが変化してもスイッチング周波数ｆｓｗと出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａを一定に保ち、ＣＰＵなどの負荷回路１０に高精度な電圧を供給できる。
【００８６】
第１の実施形態の変形例．
図４は、本発明の第１の実施形態の変形例に係るスイッチング時間制御回路３Ａの構成を示す回路図である。図４において、スイッチング時間制御回路３Ａは、第１の実施形態に係るスイッチング時間制御回路３に比較して、オンデューティ検出回路４に代えてオンデューティ検出回路４Ａを備えたことを特徴としている。また、オンデューティ検出回路４Ａは、オンデューティ検出回路４に比較して、スイッチ素子制御信号ＰＤＲＶをスイッチ素子ＳＷ３のゲートに入力し、スイッチ素子制御信号ＮＤＲＶをスイッチ素子ＳＷ４のゲートに入力した点のみが異なる。従って、図４において、第１の実施形態と同様に、スイッチ素子ＳＷ３はスイッチ素子ＳＷ１と連動し、かつスイッチ素子ＳＷ４はスイッチ素子ＳＷ２と連動するので、オンデューティ検出回路４Ａは第１の実施形態と同様に検出電圧Ｖｏｎ１を発生する。
【００８７】
また、第１の実施形態において、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶは、スイッチ素子ＳＷ１がオフするタイミングにおいてスイッチ素子ＳＷ２がオンし、かつスイッチ素子ＳＷ２がオフするタイミングにおいてスイッチ素子ＳＷ１がオンするように発生された。しかしながら、本発明はこれに限られず、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶは、スイッチ素子ＳＷ１のオン期間の終了後、所定の期間だけスイッチ素子ＳＷ１及びＳＷ２がオフした後、スイッチ素子ＳＷ２がオンし、スイッチ素子ＳＷ２のオン期間の終了後、所定の期間だけスイッチ素子ＳＷ１及びＳＷ２がオフするように発生されてもよい。本変形例によれば、スイッチ素子ＳＷ３はスイッチ素子ＳＷ１のオン期間においてオンするように制御され、スイッチ素子ＳＷ４はスイッチ素子ＳＷ２のオン期間においてオンするように制御されるので、このような場合でも、第１の実施形態と同様に検出電圧Ｖｏｎ１を発生できる。
【００８８】
第２の実施形態．
図５は、本発明の第２の実施形態に係るスイッチングレギュレータ１Ａの構成を示す回路図であり、図６は、図５のスイッチング時間制御回路３Ｂの構成を示す回路図である。また、図７は、図５のスイッチングレギュレータ１Ａの動作を示すタイミングチャートである。
【００８９】
図５のスイッチングレギュレータ１Ａは、第１の実施形態に係るスイッチングレギュレータ１に比較して、スイッチ素子制御回路２に代えてスイッチ素子制御回路２Ａを備え、スイッチング時間制御回路３に代えてスイッチング時間制御回路３Ｂを備え、コンパレータ６に代えてコンパレータ６Ａを備えた点が異なる。
【００９０】
詳細後述するように、本実施形態に係るスイッチングレギュレータ１Ａは、入力端子ＴＩを介して入力された入力電圧ＶＩＮを所定の出力電圧ＶＯＵＴに変換し、出力端子ＬＸを介して出力するスイッチングレギュレータ１Ａにおいて、
（ａ）入力端子ＴＩと出力端子ＬＸとの間に接続されたスイッチ素子ＳＷ１と、
（ｂ）出力端子ＬＸと接地との間に接続されたスイッチ素子ＳＷ２と、
（ｃ）出力電圧ＶＯＵＴに対応するフィードバック電圧ＶＦを所定の基準電圧ＶＲＥＦと比較し、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより小さいとき、スイッチ素子ＳＷ１のオン期間の終了タイミングを示すスイッチング時間制御信号ＣＭＰＯを発生するコンパレータ６Ａと、
（ｄ）スイッチ素子ＳＷ１のオン時間とスイッチ素子ＳＷ２のオン時間との和に対するスイッチ素子ＳＷ２のオン時間の比に基づいてスイッチ素子ＳＷ２のオン期間の終了タイミングを示すスイッチング時間制御信号ＴＯＦＦを発生するスイッチング時間制御回路３Ｂと、
（ｅ）スイッチング時間制御信号ＣＭＰＯ，ＴＯＦＦに基づいて、スイッチ素子及びＳＷ１及びＳＷ２が相補的にオンしかつ出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａが実質的に一定になるように、スイッチ素子ＳＷ１及びＳＷ２をオンオフ制御するスイッチ素子制御回路２Ａとを備えたことを特徴としている。
【００９１】
またスイッチング時間制御回路３Ｂは、上述した比を表す検出電圧Ｖｏｎ２を出力するオンデューティ検出回路４Ｂと、検出電圧Ｖｏｎ２に基づいてスイッチング時間制御信号ＴＯＦＦを発生するオン期間制御回路５Ａとを備える。ここで、オンデューティ検出回路４Ｂは、所定の基準電圧ＶＲＴを発生する基準電圧源４４と、基準電圧源４４に接続された一端を有し、スイッチ素子ＳＷ２と連動してオンオフするように制御されるスイッチ素子ＳＷ３と、スイッチ素子ＳＷ３の他端と接地との間に接続され、スイッチ素子ＳＷ１と連動してオンオフするように制御される第４のスイッチ素子と、スイッチ素子ＳＷ３と第４のスイッチ素子との間の接続点Ｃ１に接続された一端を有する積分抵抗４２と、積分抵抗４２の他端と接地との間に接続されたコンデンサ４３とを備え、オンデューティ検出回路４Ｂは、コンデンサ４３の両端電圧を検出電圧Ｖｏｎ２として出力することを特徴としている。さらに、オン期間制御回路５Ａは、所定の基準電流Ｉｃを出力する基準電流源５１と、基準電流源５１と接地との間に接続されたコンデンサ５２と、コンデンサ５２に並列に接続され、スイッチ素子ＳＷ２のオン期間においてオフしかつスイッチ素子ＳＷ２のオフ期間においてオンするように制御されるスイッチ素子ＳＷ５と、検出電圧Ｖｏｎ２をコンデンサ５２の両端電圧と比較し、コンデンサ５２の両端電圧が検出電圧Ｖｏｎ２より大きいとき、スイッチング時間制御信号ＴＯＦＦを発生するコンパレータ５３とを備えたことを特徴としている。
【００９２】
以下、第１の実施形態との相違点のみを説明する。図５において、スイッチ素子制御回路２Ａは、ＲＳフリップフロップ２２Ａと、制御信号発生回路２３Ａとを備えて構成される。ここで、フィードバック電圧ＶＦは、コンパレータ６Ａの非反転入力端子に出力される。コンパレータ６Ａは、フィードバック電圧ＶＦを、電圧源１１から反転入力端子に入力される所定の基準電圧ＶＲＥＦと比較し、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより大きいときはハイレベルのスイッチング時間制御信号ＣＭＰＯをＲＳフリップフロップ２２Ａのセット端子Ｓに出力する一方、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより小さいときはローレベルのスイッチング時間制御信号ＣＭＰＯをＲＳフリップフロップ２２Ａのセット端子Ｓに出力する。ここで、コンパレータ６Ａからのスイッチング時間制御信号ＣＭＰＯは、スイッチ素子ＳＷ１のオン期間の終了タイミングを示す。
【００９３】
また、図６を参照して詳細後述するように、スイッチング時間制御回路３Ａはスイッチ素子ＳＷ２のオン期間の終了タイミングを示すスイッチング時間制御信号ＴＯＦＦを発生して、ＲＳフリップフロップ２２Ａのリセット端子Ｒに出力する。さらに、ＲＳフリップフロップ２２Ａからの出力信号ＮＳＥＴは、制御信号発生回路２３Ａ及びオンデューティ検出回路４Ｂに出力される。制御信号発生回路２３Ａは、出力信号ＮＳＥＴの立ち下がりタイミングでスイッチ素子ＳＷ２のオン期間を終了し、出力信号ＮＳＥＴの立ち上がりタイミングでスイッチ素子ＳＷ１のオン期間を終了し、かつスイッチ素子ＳＷ１とＳＷ２とが相補的にオンするように、スイッチ素子ＳＷ１をオンオフ制御するためのスイッチ素子制御信号ＰＤＲＶと、スイッチ素子ＳＷ２をオンオフ制御するためのスイッチ素子制御信号ＮＤＲＶとを発生して、スイッチ素子ＳＷ１及びＳＷ２の各ゲートにそれぞれ出力する。さらに、制御信号発生回路２３Ａは、スイッチ素子制御信号ＮＤＲＶの反転信号である出力信号ＴＣＨＧＢ２を発生してスイッチング時間制御回路３Ａに出力する。
【００９４】
図５において、スイッチング時間制御信号ＴＯＦＦの電圧レベルがローレベルからハイレベルに切り替わると、これに応答して、ＲＳフリップフロップ２２Ａはリセットされ、ＲＳフリップフロップ２２Ａからの出力信号ＮＳＥＴの電圧レベルはローレベルになる。そして、制御信号発生回路２３Ａは、スイッチ素子ＳＷ１をオンしかつスイッチ素子ＳＷ２をオフするように、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを発生する。これに応答して、スイッチ素子ＳＷ１はオンする一方、スイッチ素子ＳＷ２はオフし、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの電圧差によりインダクタ１２にエネルギーが蓄積される。これに伴って、インダクタ１２のインダクタ電流が増加し、出力コンデンサ１４とその直列等価寄生抵抗１３とによって、出力電圧ＶＯＵＴが上昇する。
【００９５】
次に、フィードバック電圧ＶＦが基準電圧ＶＲＥＦよりも大きくなると、コンパレータ６Ａからのスイッチング時間制御信号ＣＭＰＯの電圧レベルはハイレベルになる。これに応答して、ＲＳフリップフロップ２２Ａはセットされ、ＲＳフリップフロップ２２Ａからの出力信号ＮＳＥＴの電圧レベルはハイレベルになる。そして、制御信号発生回路２３Ａは、スイッチ素子ＳＷ１をオフしかつスイッチ素子ＳＷ２をオンするように、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを発生する。これに応答して、スイッチ素子ＳＷ１はオフする一方、スイッチ素子ＳＷ２はオンし、接地電圧と出力電圧ＶＯＵＴとの電圧差によりインダクタ１２のエネルギーは放出される。これに伴って、インダクタ１２のインダクタ電流が減少し、出力コンデンサ１４とその直列等価寄生抵抗１３とによって、出力電圧ＶＯＵＴが低下する。
【００９６】
図６において、スイッチング時間制御回路３Ａは、オンデューティ検出回路４Ｂと、オン期間制御回路５Ａとを備えて構成される。オンデューティ検出回路４Ｂは、第１の実施形態に係るオンデューティ検出回路４に比較して、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴに代えて、ＲＳフリップフロップ２２Ａからの出力信号ＮＳＥＴを入力する点のみが異なる。従って、本実施形態において、スイッチ素子ＳＷ３はスイッチ素子ＳＷ２のオン期間においてオンし、スイッチ素子ＳＷ４はスイッチ素子ＳＷ１のオン期間においてオンする。このため、コンデンサ４３の両端電圧である検出電圧Ｖｏｎ２は、次式で表される。
【００９７】
【数１５】
【００９８】
すなわち、オンデューティ検出回路４Ｂは、スイッチ素子ＳＷ２のオンデューティ（ｔｏｎ２／（ｔｏｎ１＋ｔｏｎ２））に比例する検出電圧Ｖｏｎ２を発生して、コンパレータ５３の反転入力端子に出力する。
【００９９】
また、図６において、スイッチング時間制御回路５Ａは、第１の実施形態に係るスイッチング時間制御回路５と同様に構成される。ただし、制御信号ＮＤＲＶの反転信号である出力信号ＴＣＨＧＢ２はスイッチ素子ＳＷ５のゲートに出力される。このため、スイッチ素子ＳＷ５は、出力信号ＴＣＨＧＢ２に応答して、スイッチ素子ＳＷ２のオン期間においてオフする一方、スイッチ素子ＳＷ２のオフ期間においてオンする。また、コンパレータ５３は、電圧ＶＣを検出電圧Ｖｏｎ２と比較し、電圧ＶＣが検出電圧Ｖｏｎ２より大きいときはハイレベルのスイッチング時間制御信号ＴＯＦＦを発生する一方、電圧ＶＣが検出電圧Ｖｏｎ２より小さいときはローレベルのスイッチング時間制御信号ＴＯＦＦを発生する。
【０１００】
図６において、ハイレベルのスイッチ素子制御信号ＮＤＲＶ信号に応答してスイッチ素子ＳＷ２がオンしている期間において、ローレベルの出力信号ＴＣＨＧＢ２に応答してスイッチ素子ＳＷ５はオフし、コンデンサ５２は基準電流Ｉｃで充電される。充電されたコンデンサ５２の両端の電圧ＶＣはコンパレータ５３によりオンデューティ検出回路４Ｂからの検出電圧Ｖｏｎ２と比較され、電圧ＶＣが検出電圧Ｖｏｎ２よりも大きくなるとコンパレータ５３はハイレベルのスイッチング時間制御信号ＴＯＦＦを出力する。また、スイッチ素子ＳＷ２がオフしかつスイッチ素子ＳＷ１がオンしている期間において、ハイレベルの出力信号ＴＣＨＧＢ２に応答してスイッチ素子ＳＷ５がオンし、コンデンサ５２に充電された電荷は全て放電される。このとき、スイッチ素子ＳＷ５がオフしている期間の期間長はオン時間ｔｏｎ２であるので、電圧ＶＣは次式で表される。
【０１０１】
【数１６】
従って、式（１４）及び式（１５）から次式が得られる。
【０１０２】
【数１７】
【０１０３】
従って、次式が得られる。
【０１０４】
【数１８】
【０１０５】
従って、スイッチング周波数ｆｓｗは次式で表される。
【０１０６】
【数１９】
【０１０７】
式（１６）において、スイッチング周波数ｆｓｗはオンデューティ検出回路４Ｂ及びスイッチング時間制御回路５Ａを構成する各素子の素子値で決まる定数である。従って、スイッチング周波数ｆｓｗは、入力電圧ＶＩＮ、出力電圧ＶＯＵＴ、及び出力電流Ｉｏｕｔに依存しない。
【０１０８】
図７は、出力電流ＩＯＵＴがＩ１からＩ２（Ｉ１＜Ｉ２）に増加したときのスイッチングレギュレータ１Ａの動作を示すタイミングチャートである。出力電流ＩＯＵＴがＩ１からＩ２に増加すると、オン時間ｔｏｎ１とオン時間ｔｏｎ２との比率が変化するが、式（１４）に従って検出電圧Ｖｏｎ２が減少してオン時間ｔｏｎ２が減少するため、出力電流ＩＯＵＴがＩ１であるときのスイッチング周波数ｆｓｗ１と、出力電流ＩＯＵＴがＩ２であるときのｆｓｗ２は等しくなる。さらに、図７からわかるように、出力電流ＩＯＵＴがＩ１からＩ２に増加しても、出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａは変化しない。また、式（１６）から、入力電圧ＶＩＮ及び出力電流ＩＯＵＴが変化してもスイッチング周波数ｆｓｗと出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａが変化しないことがわかる。
【０１０９】
以上説明したように、本実施形態によれば、チップサイズ及び消費電流を従来技術に比較して増加させることなく、入力電圧ＶＩＮ及び出力電流ＩＯＵＴが変化してもスイッチング周波数ｆｓｗと出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａを一定に保ち、ＣＰＵなどの負荷回路１０に高精度な電圧を供給できる。
【０１１０】
第２の実施形態の変形例．
図８は、本発明の第２の実施形態の変形例に係るスイッチング時間制御回路３Ｃの構成を示す回路図である。図８において、スイッチング時間制御回路３Ｃは、第２の実施形態に係るスイッチング時間制御回路３Ｂに比較して、オンデューティ検出回路４Ｂに代えてオンデューティ検出回路４Ｂを備えたことを特徴としている。また、オンデューティ検出回路４Ｃは、オンデューティ検出回路４Ｂに比較して、スイッチ素子制御信号ＮＤＲＶを反転してイッチ素子ＳＷ３のゲートに出力するインバータ４５と、スイッチ素子制御信号ＮＤＲＶを反転してスイッチ素子ＳＷ４のゲートに出力するインバータ４６とをさらに備えた点のみが異なる。従って、図８において、第２の実施形態と同様に、スイッチ素子ＳＷ３はスイッチ素子ＳＷ２と連動し、かつスイッチ素子ＳＷ４はスイッチ素子ＳＷ１と連動するので、オンデューティ検出回路４Ｃは第２の実施形態と同様に検出電圧Ｖｏｎ２を発生する。
【０１１１】
また、第２の実施形態において、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶは、スイッチ素子ＳＷ１がオフするタイミングにおいてスイッチ素子ＳＷ２がオンし、かつスイッチ素子ＳＷ２がオフするタイミングにおいてスイッチ素子ＳＷ１がオンするように発生された。しかしながら、本発明はこれに限られず、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶは、スイッチ素子ＳＷ１のオン期間の終了後、所定の期間だけスイッチ素子ＳＷ１及びＳＷ２がオフした後、スイッチ素子ＳＷ２がオンし、スイッチ素子ＳＷ２のオン期間の終了後、所定の期間だけスイッチ素子ＳＷ１及びＳＷ２がオフするように発生されてもよい。本変形例によれば、スイッチ素子ＳＷ３はスイッチ素子ＳＷ２のオン期間においてオンするように制御され、スイッチ素子ＳＷ４はスイッチ素子ＳＷ１のオン期間においてオンするように制御されるので、このような場合でも、第２の実施形態と同様に検出電圧Ｖｏｎ２を発生できる。
【０１１２】
第３の実施形態．
図９は、本発明の第３の実施形態に係るスイッチング時間制御回路３Ｄの構成を示す回路図である。本実施形態に係るスイッチング時間制御回路３Ｄは、第１の実施形態に係るスイッチング時間制御回路３に比較して、オンデューティ検出回路４に代えてオンデューティ検出回路４Ｄを備えたことを特徴としている。
【０１１３】
詳細後述するように、オンデューティ検出回路４Ｄは、基準電圧ＶＲＴを発生する基準電圧源４４と、基準電圧源４４に接続された一端を有し、スイッチ素子ＳＷ１と連動してオンオフするように制御されるスイッチ素子ＳＷ３と、スイッチ素子ＳＷ３の他端に接続され、充電電流Ｉｃｐを出力する充電用の基準電流源４７と、接地された一端を有しスイッチ素子ＳＷ２と連動してオンオフするように制御されるスイッチ素子ＳＷ４と、スイッチ素子ＳＷ４の他端に接続され、所定の放電電流Ｉｃｎを出力する放電用の基準電流源４８と、基準電流源４７と基準電流源４８との間の接続点Ｃ２と接地との間に接続されたコンデンサ４３とを備え、オンデューティ検出回路４Ｄは、コンデンサ４３の両端電圧を検出電圧Ｖｏｎ１として出力したことを特徴としている。
【０１１４】
図９において、オンデューティ検出回路４Ｄは、インバータ４１と、スイッチ素子ＳＷ３及びＳＷ４と、所定の基準電圧ＶＲＴを出力する基準電圧源４４と、容量Ｃｉを有するコンデンサＣｉと、所定の充電電流Ｉｃｐを出力する基準電流源４７と、所定の放電電流Ｉｃｎを出力する基準電流源４８とを備えて構成される。スイッチ素子ＳＷ３と、基準電流源４７と、基準電流源４８と、スイッチ素子ＳＷ４とは、基準電圧源４４と接地電圧との間に直列に接続され、基準電流源４７と４８との間の接続点Ｃ２はコンデンサ４３を介して接地される。また、コンデンサ４３の両端電圧は、検出電圧Ｖｏｎ１としてコンパレータ５３の反転入力端子に出力される。図９において、第１の実施形態と同様に、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴはインバータ４１を介してスイッチ素子ＳＷ３及びＳＷ４の各ゲートに出力される。これに応答して、スイッチ素子ＳＷ３はスイッチ素子ＳＷ１と連動し、スイッチ素子ＳＷ１のオン期間にオンする。また、スイッチ素子ＳＷ４はスイッチ素子ＳＷ２と連動し、スイッチ素子ＳＷ２のオン期間にオンする。
【０１１５】
図９において、スイッチ素子ＳＷ１がオンしかつスイッチ素子ＳＷ２がオフしているとき、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはハイレベルであるので、スイッチ素子ＳＷ３はオンしかつスイッチ素子ＳＷ４はオフする。このため、基準電圧源４４はスイッチ素子ＳＷ３を介して基準電流源４７に接続され、コンデンサ４３は充電電流Ｉｃｐで充電される。一方、スイッチ素子ＳＷ１がオフしかつスイッチ素子ＳＷ２がオンしているとき、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはローレベルであるので、スイッチ素子ＳＷ３はオフしかつスイッチ素子ＳＷ４はオンする。このため、コンデンサ４３の一端は基準電流源４８及びスイッチ素子ＳＷ４を介して接地され、コンデンサ４３は放電電流Ｉｃｎで接地電位に放電される。
【０１１６】
スイッチ素子ＳＷ３とＳＷ４とがオンとオフを繰り返して、時間Ｔｅ（≫Ｒｉ×Ｃｉ）が経過すると、第１の実施の形態と同様に、スイッチ素子ＳＷ１のオンデューティ（ｔｏｎ１／（ｔｏｎ１＋ｔｏｎ２））に比例する検出電圧Ｖｏｎ１（式（１１）参照。）が発生される。
【０１１７】
一般に、スイッチングレギュレータは回路を駆動するための基準電流源を備えているので、この基準電流源を基準電流源４７及び４８として利用できる。このため、本実施形態に係るオンデューティ検出回路４Ｄは、第１の実施形態に係るオンデューティ検出回路４に比較して、より小さな面積で実現できる。さらに、スイッチ素子ＳＷ３がオンしたときの充電電流Ｉｃｐと、スイッチ素子ＳＷ４がオンしたときの放電電流Ｉｃｎとをそれぞれ別個に設定することで、検出電圧Ｖｏｎ１のレベルを任意に設定できる。このため、検出電圧Ｖｏｎ１のレベルを小さく設定するほど、コンパレータ５３への入力電圧を小さくできるので、第１の実施形態に比較して、小さい面積及び低消費電流のコンパレータ５３を用いることができる。
【０１１８】
なお、上述したオンデューティ検出回路４Ａ，４Ｂ，４Ｃ及び後述するオンデューティ検出回路４Ｅにおいて、本実施形態と同様に、積分抵抗４２を削除し、スイッチ素子ＳＷ３と接続点Ｃ１との間に基準電流源４７を接続し、接続点Ｃ１とスイッチ素子ＳＷ４との間に基準電流源４８を接続してもよい。
【０１１９】
第４の実施形態．
図１０は、本発明の第４の実施形態に係るスイッチング時間制御回路３Ｅの構成を示す回路図である。本実施形態に係るスイッチング時間制御回路３Ｅは、第１の実施形態に係るスイッチング時間制御回路３に比較して、オンデューティ検出回路４に代えてオンデューティ検出回路４Ｅを備えたことを特徴としている。また、オンデューティ検出回路４Ｅは、オンデューティ検出回路４に比較して、基準電圧ＶＲＴを分圧してスイッチ素子ＳＷ３に出力するための分圧回路４９をさらに備えたことを特徴としている。ここで、分圧回路４９は、基準電圧源４４と接地との間に直列に接続された抵抗４９１及び４９２を備えて構成される。従って、図１０において、コンデンサ４３は、分圧後の基準電圧ＶＲＴにより充電されるので、オンデューティ検出回路４Ｅから出力される検出電圧Ｖｏｎ１は、抵抗４９１の抵抗値Ｒｖ１と、抵抗４９２の抵抗値Ｒｖ２とを用いて、次式で表される。
【０１２０】
【数２０】
【０１２１】
例えば、基準電圧ＶＲＴとしてバンドギャップリファレンス回路からの出力電圧を用いた場合、基準電圧ＶＲＴは１．２６Ｖである。本実施形態によれば、抵抗４９１及び４９２を用いて基準電圧ＶＲＴを分圧するので、第１の実施形態に比較して検出電圧Ｖｏｎ１の最大値は小さくなる。このため、コンパレータ５３の入力電圧範囲が小さくなり、第１の実施形態に比較して消費電流及び回路面積を小さくできる。また、第１の実施形態に比較してより低い入力電圧ＶＩＮでも動作できる。
【０１２２】
なお、上述したオンデューティ検出回路４Ａ，４Ｂ，４Ｃ及び４Ｄにおいて、本実施形態と同様に、基準電圧源４４とスイッチ素子ＳＷ３との間に分圧回路４９を接続してもよい。
【産業上の利用可能性】
【０１２３】
以上説明したように、第１の発明に係るスイッチングレギュレータによれば、第１のスイッチ素子のオン時間と第２のスイッチ素子のオン時間との和に対する第１のスイッチ素子のオン時間の比に基づいて第１のスイッチ素子のオン期間の終了タイミングを示す第１のスイッチング時間制御信号を発生するスイッチング時間制御回路を備えたので、チップサイズと消費電流の増加を招くことなく入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧を一定に保つことができる。
【０１２４】
また、第２の発明に係るスイッチングレギュレータによれば、第１のスイッチ素子のオン時間と第２のスイッチ素子のオン時間との和に対する第２のスイッチ素子のオン時間の比に基づいて第２のスイッチ素子のオン期間の終了タイミングを示す第２のスイッチング時間制御信号を発生するスイッチング時間制御回路を備えたので、チップサイズと消費電流の増加を招くことなく入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧を一定に保つことができる。
【符号の説明】
【０１２５】
１，１Ａ…スイッチングレギュレータ、
２，２Ａ…スイッチ素子制御回路、
３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅ…スイッチング時間制御回路、
４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅ…オンデューティ検出回路、
５，５Ａ…オン期間制御回路、
６，６Ａ…コンパレータ、
７…分圧回路、
８，９…抵抗、
１０…負荷回路、
１１…電圧源、
１２…インダクタ、
１３…抵抗、
１４…コンデンサ、
２２，２２Ａ…ＲＳフリップフロップ、
２３，２３Ａ…制御信号発生回路、
４１，４５，４６…インバータ、
４２…積分抵抗、
４３…コンデンサ、
４４…基準電圧源、
４７，４８…基準電流源、
４９…分圧回路、
５１…基準電流源、
５２…コンデンサ、
５３…コンパレータ、
４９１，４９２…抵抗、
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５…スイッチ素子。
【先行技術文献】
【特許文献】
【０１２６】
【特許文献１】特開２０１０−２００４５０号公報。
【特許文献２】特許４０３１５０７号公報。
【技術分野】
【０００１】
本発明は、ＣＰＵ（Central Processing Circuit）などの負荷回路に高精度な電圧を供給するスイッチングレギュレータに関し、特に入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧とを一定に保つことができるスイッチングレギュレータに関する。
【背景技術】
【０００２】
近年、携帯機器には多様なアプリケーションソフトウェアが搭載されるようになってきており、外付け部品の小型化とともに大電流出力及び低電圧出力に対応可能な電源回路が要求されている。また、携帯機器の一次側電源として使用されるリチウムイオンバッテリの放電特性が改善されることで、電源回路に入力される電圧の範囲が広くなっている。さらに、電源回路の出力端子に接続されるＣＰＵなどの負荷回路の動作状態に応じて電源回路の設定電圧を変化させることで、ＣＰＵの動作スピード及び消費電力を最適化する技術が一般的となっている。このため、入力電圧、出力電圧及び出力電流が変化しても出力電圧を一定に保つことができる電源回路が要求されている。
【０００３】
図１１は、第１の従来技術に係るスイッチングレギュレータ１Ｐの構成を示す回路図である。スイッチングレギュレータ１Ｐは、オン時間固定かつリップル検出方式のスイッチングレギュレータの一例である。また、図１２は、図１１のスイッチング時間制御回路３Ｐの構成を示す回路図であり、図１３は、図１１のスイッチングレギュレータ１Ｐの動作を示すタイミングチャートである。
【０００４】
図１１において、スイッチングレギュレータ１Ｐは、スイッチ素子制御回路２と、コンパレータ６と、スイッチング時間制御回路３Ｐと、入力電圧ＶＩＮが印加される入力端子ＴＩと、出力端子ＬＸと、入力端子ＴＩと出力端子ＬＸとの間に接続されたスイッチ素子ＳＷ１と、出力端子ＬＸと接地との間に接続されたスイッチ素子ＳＷ２と、抵抗値Ｒｆ１を有する分圧抵抗８と抵抗値Ｒｆ２を有する分圧抵抗９とを備えた分圧回路７と、フィードバック端子ＴＦとを備えて構成される。また、スイッチ制御回路２は、ＲＳフリップフロップ２２と、制御信号発生回路２３とを備えて構成される。さらに、図１２において、スイッチング時間制御回路３Ｐは、入力端子ＴＩに接続された一端を有し所定の基準電流Ｉｃを出力する基準電流源５１と、基準電流源５１と接地との間に接続され容量Ｃｃを有するコンデンサ５２と、コンデンサ５２に並列に接続されたスイッチ素子ＳＷ５と、所定の基準電圧ＶＲを出力する電圧源５４と、コンパレータ５３とを備えて構成される。
【０００５】
図１１において、出力端子ＬＸからの出力電圧は、インダクタンスＬを有するインダクタ１２と、容量Ｃｏｕｔを有する出力コンデンサ１４とを備えて構成される高周波除去及び平滑用ローパスフィルタを介して、例えばＣＰＵである負荷回路１０に出力される。なお、抵抗１３は出力コンデンサ１４の直列等価寄生抵抗であって、抵抗値Ｒｅｓｒを有する。上述したローパスフィルタからの出力電圧ＶＯＵＴは、フィードバック端子ＴＦを介してスイッチングレギュレータ１Ｐに入力され、分圧回路７により分圧される。そして、分圧後のフィードバック電圧ＶＦは、コンパレータ６の反転入力端子に出力される。コンパレータ６は、フィードバック電圧ＶＦを、非反転入力端子に電圧源１１から入力される所定の基準電圧ＶＲＥＦと比較し、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより大きいときはローレベルのスイッチング時間制御信号ＣＭＰＯをＲＳフリップフロップ２２のセット端子Ｓに出力する一方、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより小さいときはハイレベルのスイッチング時間制御信号ＣＭＰＯをＲＳフリップフロップ２２のセット端子Ｓに出力する。ここで、スイッチング時間制御信号ＣＭＰＯは、スイッチ素子ＳＷ２のオン期間の終了タイミングを示す。
【０００６】
また、図１２を参照して詳細後述するように、スイッチング時間制御回路３Ｐはスイッチ素子ＳＷ１のオン期間の終了タイミングを示すスイッチング時間制御信号ＴＯＮを発生して、ＲＳフリップフロップ２２のリセット端子Ｒに出力する。さらに、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴは、制御信号発生回路２３に出力される。制御信号発生回路２３は、出力信号ＰＳＥＴの立ち下がりタイミングでスイッチ素子ＳＷ１のオン期間を終了し、出力信号ＰＳＥＴの立ち上がりタイミングでスイッチ素子ＳＷ２のオン期間を終了し、かつスイッチ素子ＳＷ１とＳＷ２とが相補的にオンするように、スイッチ素子ＳＷ１をオンオフ制御するためのスイッチ素子制御信号ＰＤＲＶと、スイッチ素子ＳＷ２をオンオフ制御するためのスイッチ素子制御信号ＮＤＲＶとを発生して、スイッチ素子ＳＷ１及びＳＷ２の各ゲートにそれぞれ出力する。さらに、制御信号発生回路２３は、スイッチ素子制御信号ＰＤＲＶと同期した出力信号ＴＣＨＧＢ１を発生してスイッチング時間制御回路３Ｐに出力する。なお、本従来技術において、スイッチ素子ＳＷ１はローレベルのスイッチ素子制御信号ＰＤＲＶに応答してオンする一方、ハイレベルのスイッチ素子制御信号ＰＤＲＶに応答してオフする。また、スイッチ素子ＳＷ２はハイレベルのスイッチ素子制御信号ＮＤＲＶに応答してオンする一方、ローレベルのスイッチ素子制御信号ＮＤＲＶに応答してオフする。さらに、スイッチ素子ＳＷ１がオフするタイミングにおいてスイッチ素子ＳＷ２がオンし、スイッチ素子ＳＷ２がオフするタイミングにおいてスイッチ素子ＳＷ１がオンするように制御される。
【０００７】
図１２において、電圧源５４は所定の基準電圧ＶＲを発生してコンパレータ５３の反転入力端子に出力する。また、基準電流源５１とコンデンサ５２との間の接続点の電圧ＶＣはコンパレータ５３の非反転入力端子に出力される。また、出力信号ＴＣＨＧＢ１はスイッチ素子ＳＷ５のゲートに出力される。このため、スイッチ素子ＳＷ５は、出力信号ＴＣＨＧＢ１に応答して、スイッチ素子ＳＷ１のオン期間においてオフする一方、スイッチ素子ＳＷ１のオフ期間においてオンする。また、コンパレータ５３は、電圧ＶＣを基準電圧ＶＲと比較し、電圧ＶＣが基準電圧ＶＲより大きいときはハイレベルのスイッチング時間制御信号ＴＯＮを発生する一方、電圧ＶＣが基準電圧ＶＲより小さいときはローレベルのスイッチング時間制御信号ＴＯＮを発生する。
【０００８】
図１１において、フィードバック電圧ＶＦが基準電圧ＶＲＥＦよりも小さくなると、コンパレータ６からのスイッチング時間制御信号ＣＭＰＯの電圧レベルはハイレベルになる。これに応答して、ＲＳフリップフロップ２２はセットされ、ＲＳフリップフロップ２２の出力信号ＰＳＥＴの電圧レベルはハイレベルになる。そして、制御信号発生回路２３は、スイッチ素子ＳＷ１をオンしかつスイッチ素子ＳＷ２をオフするように、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを発生する。これに応答して、スイッチ素子ＳＷ１はオンする一方、スイッチ素子ＳＷ２はオフし、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの電圧差によりインダクタ１２にエネルギーが蓄積される。これに伴って、インダクタ１２のインダクタ電流が増加し、出力コンデンサ１４とその直列等価寄生抵抗１３とによって、出力電圧ＶＯＵＴが上昇する。
【０００９】
次に、スイッチ素子ＳＷ１のオン期間が詳細後述する所定の時間だけ継続すると、スイッチング時間制御信号ＴＯＮの電圧レベルがローレベルからハイレベルに切り替わる。これに応答して、ＲＳフリップフロップ２２はリセットされ、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはローレベルになる。そして、制御信号発生回路２３は、スイッチ素子ＳＷ１をオフしかつスイッチ素子ＳＷ２をオンするように、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを発生する。これに応答して、スイッチ素子ＳＷ１はオフする一方、スイッチ素子ＳＷ２はオンし、接地電圧と出力電圧ＶＯＵＴとの電圧差によりインダクタ１２のエネルギーは放出される。これに伴って、インダクタ１２のインダクタ電流が減少し、出力コンデンサ１４とその直列等価寄生抵抗１３とによって、出力電圧ＶＯＵＴが低下する。
【００１０】
ここで、スイッチ素子ＳＷ１のオン時間（オン期間の期間長である。）は次のように決められる。図１２において、ローレベルのスイッチ素子制御信号ＰＤＲＶに応答してスイッチ素子ＳＷ１がオンしている間、スイッチ素子制御信号ＰＤＲＶに同期した出力信号ＴＣＨＧＢ１に応答してスイッチ素子ＳＷ５はオフし、コンデンサ５２は基準電流Ｉｃで充電される。充電されたコンデンサ５２の両端の電圧ＶＣはコンパレータ５３で基準電圧ＶＲと比較され、コンパレータ５３は、電圧ＶＣが基準電圧ＶＲよりも大きいときはハイレベルのスイッチング時間制御信号ＴＯＮを出力し、電圧ＶＣが基準電圧ＶＲよりも小さいときはローレベルのスイッチング時間制御信号ＴＯＮを出力する。また、スイッチ素子ＳＷ１がオフしかつスイッチ素子ＳＷ２がオンしている期間において、制御信号発生回路２３からのハイレベルの出力信号ＴＣＨＧＢ１に応答してスイッチ素子ＳＷ５がオンし、コンデンサ５２に充電された電荷は全て放電される。このとき、スイッチ素子ＳＷ１のオン時間ｔｏｎ１は次式で示される。なお、当該明細書において、数式がイメージ入力された墨付き括弧の数番号と、数式が文字入力された大括弧の数式番号とを混在して用いており、また、当該明細書での一連の数式番号として「式（１）」の形式を用いて数式番号を式の最後部に付与して（付与していない数式も存在する）用いることとする。
【００１１】
【数１】
【００１２】
以上説明したように、図１１のスイッチングレギュレータ１Ｐにおいて、スイッチング時間制御信号ＴＯＮに応答してスイッチ素子ＳＷ１のオン時間ｔｏｎ１が決まり、フィードバック電圧ＶＦと基準電圧ＶＲＥＦとの比較結果を示すコンパレータ６からのスイッチング時間制御信号ＣＭＰＯに応答してスイッチ素子ＳＷ１のオフ時間ｔｏｆｆ１（スイッチ素子ＳＷ１のオフ期間の期間長であり、スイッチ素子ＳＷ２のオン期間の期間長に等しい。）が決まる。以上説明したようにスイッチ素子ＳＷ１とＳＷ２とがオンオフを繰り返すことにより、出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａが一定になるように制御される。
【００１３】
しかしながら、図１１の回路構成の場合、オン時間ｔｏｎ１が式（１）で表される固定値であるため、スイッチ素子ＳＷ１がオンのときのインダクタ１２の磁束の増加分Δφｏｎと、スイッチ素子ＳＷ２がオンのときのインダクタ１２の磁束の減少分Δφｏｆｆは、スイッチ素子ＳＷ１とＳＷ２との各オン抵抗Ｒｏｎと、インダクタ１２のインダクタ電流ＩＬとを用いて次式で表される。
【００１４】
【数２】
【数３】
【００１５】
さらに、Δφｏｎ＝Δφｏｆｆであるので、スイッチング周期ｔｓｗ（＝ｔｏｎ１＋ｔｏｆｆ１）は次式で表される。
【００１６】
【数４】
【００１７】
従って、スイッチング周波数ｆｓｗは次式で表される。
【００１８】
【数５】
【００１９】
式（３）からわかるように、入力電圧ＶＩＮ、出力電圧ＶＯＵＴ、インダクタ電流ＩＬ（すなわち、負荷回路１０への出力電流Ｉｏｕｔ）が変化すると、スイッチング周波数ｆｓｗのばらつきが大きくなる。さらに、出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａが変化して一定にならず、出力電圧精度が劣化する。
【００２０】
例えば、図１３に示すように、出力電流ＩＯＵＴがＩ１のときスイッチング周期ｔｓｗは周期ｔｓｗ１であるが、出力電流ＩＯＵＴがＩ２に増加したときのスイッチング周期ｔｓｗ２は、Ｉ１＜Ｉ２と式（２）からｔｓｗ１＞ｔｓｗ２となる。すなわち、出力電流ＩＯＵＴがＩ１のとき及びＩ２のときの各スイッチング周波数ｆｓｗ１及びｆｓｗ２の大小関係は、ｆｓｗ１＜ｆｓｗ２となる。さらに図１３からわかるように、出力電流ＩＯＵＴがＩ１からＩ２に増加すると出力電圧ＶＯＵＴ（フィードバック電圧ＶＦに対応する。）の時間平均値ＶＯＵＴａは低下してしまう。同様に、式（２）及び式（３）から、入力電圧ＶＩＮ又は出力電流Ｉｏｕｔ（インダクタ電流ＩＬに対応する。）が変化してもスイッチング周波数ｆｓｗと出力電圧ＶＯＵＴが変化してしまうことがわかる。
【００２１】
特許文献１には、入力電圧、出力電圧、及び出力電流の影響を低減して出力電圧とスイッチング周波数の精度を向上することができる第２の従来技術に係る電源装置を開示している（特許文献１の図７及び図８参照。）。第２の従来技術に係る電源装置は、入力電圧、出力電圧、及び出力電流に基づいて各スイッチ素子を制御することにより、出力電圧特性を向上させる。
【発明の概要】
【発明が解決しようとする課題】
【００２２】
図１４は、特許文献１の図７記載の第２の従来技術に係る電源回路１０００の構成を示す回路図であり、図１５は、図１４のｔｏｎジェネレータ１０２の構成を示す回路図である。第２の従来技術に係る電源回路１０００の構成については、特許文献２に詳述されている。図１４に示すように、電源回路１０００は出力電流Ｉｏをフィードバックするための電流検出回路１０８を備える。さらに、図１５に示すように、ｔｏｎジェネレータ１０２は、入力電圧ＶＩＮをフィードバックするための抵抗網と、オペアンプ１２１及び１２７と、出力電圧Ｖｏをフィードバックするための抵抗網と、出力電圧Ｖｏに対応する電圧と出力電流Ｉｏに対応する電圧Ｖｓとを加算するための加算器１２８とを備えて構成されるため、チップサイズと消費電流の増加を招く。このため、電源回路１０００は、特に小型、低消費電流を求められる携帯機器用の電源回路には適切ではない。
【００２３】
また、電源装置１０００のスイッチング周波数ｆｓｗは、例えば以下のように導出される。図１４において、ドライブロジック回路１０４からの制御信号ＤＲＶＬの電圧レベルがハイレベルからローレベルに切り替わったタイミングから経過時間Ｔが経過したとき、図１５のコンパレータ１２７の非反転入力端子に入力される電圧ＶＣＴと、反転入力端子に入力される電圧Ｖｔｒｅｆとは、ｐＭＯＳトランジスタ１２３に流れる電流Ｉ２１と、コンデンサ１２５の容量Ｃ２５と、抵抗値Ｒ５１及びＲ５２とを用いて、次式で表される。
【００２４】
[数１]
ＶＣＴ＝（Ｉ２１×Ｔ）／Ｃ２５
[数２]
Ｖｔｒｅｆ＝Ｖｓ＋Ｖｏ×Ｒ５２／（Ｒ５１＋Ｒ５２）
【００２５】
さらに、電圧ＶＣＴと電圧Ｖｔｒｅｆとが等しくなるときの経過時間Ｔがトランジスタ１５１のオン期間の期間長Ｔｏｎであるので、次式が成り立つ。
【００２６】
[数３]
（Ｉ２１×Ｔｏｎ）／Ｃ２５＝Ｖｓ＋Ｖｏ×Ｒ５２／（Ｒ５１＋Ｒ５２） （４）
【００２７】
ｐＭＯＳトランジスタ２２及び２３が同一の導電型のトランジスタであり、そのサイズ比がｋ１であると仮定すると、電流Ｉ２１は、抵抗値Ｒｔ、Ｒ３１及びＲ３２とを用いて次式で表される。
【００２８】
[数４]
Ｉ２１＝ＶＩＮ×Ｒ３２／（Ｒ３１＋Ｒ３２）／Ｒｔ×ｋ１
【００２９】
ここで、定数ｋ２を以下のように定義する。
【００３０】
[数５]
ｋ２＝Ｒ３２／（Ｒ３１＋Ｒ３２）／Ｒｔ×ｋ１／Ｃ２５
【００３１】
従って、式（４）は定数ｋ２を用いて次式のように変形される。
【００３２】
[数６]
Ｔｏｎ×ＶＩＮ×ｋ２＝Ｖｓ＋Ｖｏ×Ｒ５２／（Ｒ５１＋Ｒ５２） （５）
【００３３】
次に、図１４において、電流検出回路１０２から出力される電圧Ｖｓは、一般にトランジスタ１５１のオン抵抗Ｒｏｎｎ１と、トランジスタ１５１に流れる電流ＩＬＸとにより発生するトランジスタ１５１の両端電圧ＩＬＸ×Ｒｏｎｎ１に所定の回路定数ｋ３を乗算した電圧に対応するので、次式で表される。
【００３４】
[数７]
Ｖｓ＝Ｒｏｎｎ１×ＩＬＸ×ｋ３
【００３５】
従って、Ｒ５２／（Ｒ５１＋Ｒ５２）＝ｋ４と定義すると、式（５）は次式のように変形される。
【００３６】
[数８]
Ｔｏｎ×ＶＩＮ×ｋ２＝Ｒｏｎｎ１×ＩＬＸ×ｋ３＋Ｖｏ×ｋ４
【００３７】
従って、トランジスタ１５１のオン期間の期間長Ｔｏｎは次式で表される。
【００３８】
[数９]
Ｔｏｎ＝（Ｒｏｎｎ１×ＩＬＸ×ｋ３＋Ｖｏ×ｋ４）／（ＶＩＮ×ｋ２）
【００３９】
さらに、デューティ比Ｄｕｔｙは図１４のトランジスタ１５２のオン抵抗Ｒｏｎｎ２を用いて次式で表される。
【００４０】
[数１０]
Ｄｕｔｙ＝（Ｖｏ＋ＩＬＸ×Ｒｏｎｎ２）／（Ｖｉｎ−ＩＬＸ×Ｒｏｎｎ１）
従って、スイッチング周波数ｆｓｗは次式で表される。
【００４１】
[数１１]
ｆｓｗ＝Ｄｕｔｙ／Ｔｏｎ
＝（Ｖｏ＋ＩＬＸ×Ｒｏｎｎ２）／（ＶＩＮ−ＩＬＸ×Ｒｏｎｎ１）
／（（Ｒｏｎｎ１×ＩＬＸ×ｋ３＋Ｖｏ×ｋ４）／（ＶＩＮ×ｋ２））
【００４２】
ここで、Ｒｏｎｎ１＝Ｒｏｎｎ２×ｋ４／ｋ３＝ｋかつｋ２＝ｋ４となるように回路定数を設定すれば、上式の右辺から出力電圧Ｖｏの項を消去できて、スイッチング周波数ｆｓｗは以下のように表される。
【００４３】
[数１２]
ｆｓｗ＝ＶＩＮ／（ＶＩＮ−ＩＬＸ×ｋ） （６）
【００４４】
式（６）の定数ｋは、図１４の電流検出回路１０８及びｔｏｎジェネレータ１０２を構成する各素子の素子値により決定される。すなわち、スイッチング周波数ｆｓｗには入力電圧ＶＩＮとインダクタ電流ＩＬＸの項が残り、スイッチング周波数の入力電圧ＶＩＮと出力電圧Ｖｏへの依存性を完全に排除できない。
【００４５】
本発明の目的は以上の問題点を解決し、チップサイズ及び消費電流を増加させることなく、入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧を一定に保ち、ＣＰＵなどの負荷回路に高精度な電圧を供給できるスイッチングレギュレータを提供することにある。
【課題を解決するための手段】
【００４６】
第１の発明に係るスイッチングレギュレータは、入力端子を介して入力された入力電圧を所定の出力電圧に変換し、出力端子を介して出力するスイッチングレギュレータにおいて、
上記入力端子と上記出力端子との間に接続された第１のスイッチ素子と、
上記出力端子と接地との間に接続された第２のスイッチ素子と、
上記第１のスイッチ素子のオン時間と上記第２のスイッチ素子のオン時間との和に対する上記第１のスイッチ素子のオン時間の比に基づいて上記第１のスイッチ素子のオン期間の終了タイミングを示す第１のスイッチング時間制御信号を発生するスイッチング時間制御回路と、
上記出力電圧に対応するフィードバック電圧を所定の第１の基準電圧と比較し、上記フィードバック電圧が上記第１の基準電圧より小さいとき、上記第２のスイッチ素子のオン期間の終了タイミングを示す第２のスイッチング時間制御信号を発生する第１のコンパレータと、
上記第１及び第２のスイッチング時間制御信号に基づいて、上記第１及び第２のスイッチ素子が相補的にオンするように、上記第１及び第２のスイッチ素子をオンオフ制御するスイッチ素子制御回路とを備えたことを特徴とする。
【００４７】
第２の発明に係るスイッチングレギュレータは、入力端子を介して入力された入力電圧を所定の出力電圧に変換し、出力端子を介して出力するスイッチングレギュレータにおいて、
上記入力端子と上記出力端子との間に接続された第１のスイッチ素子と、
上記出力端子と接地との間に接続された第２のスイッチ素子と、
上記出力電圧に対応するフィードバック電圧を所定の第１の基準電圧と比較し、上記フィードバック電圧が上記第１の基準電圧より小さいとき、上記第１のスイッチ素子のオン期間の終了タイミングを示す第１のスイッチング時間制御信号を発生する第１のコンパレータと、
上記第１のスイッチ素子のオン時間と上記第２のスイッチ素子のオン時間との和に対する上記第２のスイッチ素子のオン時間の比に基づいて上記第２のスイッチ素子のオン期間の終了タイミングを示す第２のスイッチング時間制御信号を発生するスイッチング時間制御回路と、
上記第１及び第２のスイッチング時間制御信号に基づいて、上記第１及び第２のスイッチ素子が相補的にオンするように、上記第１及び第２のスイッチ素子をオンオフ制御するスイッチ素子制御回路とを備えたことを特徴とする。
【発明の効果】
【００４８】
第１の発明に係るスイッチングレギュレータによれば、第１のスイッチ素子のオン時間と第２のスイッチ素子のオン時間との和に対する第１のスイッチ素子のオン時間の比に基づいて第１のスイッチ素子のオン期間の終了タイミングを示す第１のスイッチング時間制御信号を発生するスイッチング時間制御回路を備えたので、チップサイズと消費電流の増加を招くことなく入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧を一定に保つことができる。
【００４９】
また、第２の発明に係るスイッチングレギュレータによれば、第１のスイッチ素子のオン時間と第２のスイッチ素子のオン時間との和に対する第２のスイッチ素子のオン時間の比に基づいて第２のスイッチ素子のオン期間の終了タイミングを示す第２のスイッチング時間制御信号を発生するスイッチング時間制御回路を備えたので、チップサイズと消費電流の増加を招くことなく入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧を一定に保つことができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態に係るスイッチングレギュレータ１の構成を示す回路図である。
【図２】図１のスイッチング時間制御回路３の構成を示す回路図である。
【図３】図１のスイッチングレギュレータ１の動作を示すタイミングチャートである。
【図４】本発明の第１の実施形態の変形例に係るスイッチング時間制御回路３Ａの構成を示す回路図である。
【図５】本発明の第２の実施形態に係るスイッチングレギュレータ１Ａの構成を示す回路図である。
【図６】図５のスイッチング時間制御回路３Ｂの構成を示す回路図である。
【図７】図５のスイッチングレギュレータ１Ａの動作を示すタイミングチャートである。
【図８】本発明の第２の実施形態の変形例に係るスイッチング時間制御回路３Ｃの構成を示す回路図である。
【図９】本発明の第３の実施形態に係るスイッチング時間制御回路３Ｄの構成を示す回路図である。
【図１０】本発明の第４の実施形態に係るスイッチング時間制御回路３Ｅの構成を示す回路図である。
【図１１】第１の従来技術に係るスイッチングレギュレータ１Ｐの構成を示す回路図である。
【図１２】図１１のスイッチング時間制御回路３Ｐの構成を示す回路図である。
【図１３】図１１のスイッチングレギュレータ１Ｐの動作を示すタイミングチャートである。
【図１４】特許文献１の図７記載の第２の従来技術に係る電源回路１０００の構成を示す回路図である。
【図１５】図１４のｔｏｎジェネレータ１０２の構成を示す回路図である。
【発明を実施するための形態】
【００５１】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００５２】
第１の実施形態．
図１は、本発明の第１の実施形態に係るスイッチングレギュレータ１の構成を示す回路図であり、図２は、図１のスイッチング時間制御回路３の構成を示す回路図である。また、図３は、図１のスイッチングレギュレータ１の動作を示すタイミングチャートである。
【００５３】
図１において、スイッチングレギュレータ１は、スイッチ素子制御回路２と、スイッチング時間制御回路３と、コンパレータ６と、スイッチ素子ＳＷ１及びＳＷ２と、抵抗値Ｒｆ１を有する分圧抵抗８と抵抗値Ｒｆ２を有する分圧抵抗９とを備えた分圧回路７と、入力電圧ＶＩＮが入力される入力端子ＴＩと、出力端子ＬＸと、フィードバック端子ＴＦとを備えて構成される。また、スイッチ制御回路２は、ＲＳフリップフロップ２２と、制御信号発生回路２３とを備えて構成される。さらに、スイッチング時間制御回路３は、オンデューティ検出回路４と、オン期間制御回路５とを備えて構成される。
【００５４】
また、図２において、オンデューティ検出回路４は、インバータ４１と、スイッチ素子ＳＷ３及びＳＷ４と、所定の基準電圧ＶＲＴを出力する基準電圧源４４と、抵抗値Ｒｉを有する積分抵抗４２と、容量Ｃｉを有するコンデンサＣｉとを備えて構成される。また、図２において、オン期間制御回路５は、所定の基準電流Ｉｃを出力する基準電流源５１と、容量Ｃｃを有するコンデンサ５２と、スイッチ素子ＳＷ５と、コンパレータ５３とを備えて構成される。
【００５５】
詳細後述するように、本実施形態に係るスイッチングレギュレータ１は、入力端子ＴＩを介して入力された入力電圧ＶＩＮを所定の出力電圧ＶＯＵＴに変換し、出力端子ＬＸを介して出力するスイッチングレギュレータ１において、
（ａ）入力端子ＴＩと出力端子ＬＸとの間に接続されたスイッチ素子ＳＷ１と、
（ｂ）出力端子ＬＸと接地との間に接続されたスイッチ素子ＳＷ２と、
（ｃ）スイッチ素子ＳＷ１のオン時間とスイッチ素子ＳＷ２のオン時間との和に対するスイッチ素子ＳＷ１のオン時間の比に基づいてスイッチ素子ＳＷ１のオン期間の終了タイミングを示すスイッチング時間制御信号ＴＯＮを発生するスイッチング時間制御回路３と、
（ｄ）出力電圧ＶＯＵＴに対応するフィードバック電圧ＶＦを所定の基準電圧ＶＲＥＦと比較し、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより小さいとき、スイッチ素子ＳＷ２のオン期間の終了タイミングを示すスイッチング時間制御信号ＣＭＰＯを発生するコンパレータ６と、
（ｅ）スイッチング時間制御信号ＣＭＰＯ，ＴＯＦＦに基づいて、スイッチ素子及びＳＷ１及びＳＷ２が相補的にオンしかつ出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａが実質的に一定になるように、スイッチ素子ＳＷ１及びＳＷ２をオンオフ制御するスイッチ素子制御回路２とを備えたことを特徴としている。
【００５６】
また、スイッチング時間制御回路３は、上述した比を表す検出電圧Ｖｏｎ１を出力するオンデューティ検出回路４と、検出電圧Ｖｏｎ１に基づいてスイッチング時間制御信号ＴＯＮを発生するオン期間制御回路５とを備える。ここで、オンデューティ検出回路４は、所定の基準電圧ＶＲＴを発生する基準電圧源４４と、基準電圧源４４に接続された一端を有し、スイッチ素子ＳＷ１と連動してオンオフするように制御されるスイッチ素子ＳＷ３と、スイッチ素子ＳＷ３の他端と接地との間に接続され、スイッチ素子ＳＷ２と連動してオンオフするように制御されるスイッチ素子ＳＷ４と、スイッチ素子ＳＷ３とスイッチ素子ＳＷ４との間の接続点Ｃ１に接続された一端を有する積分抵抗４２と、積分抵抗４２の他端と接地との間に接続されたコンデンサ４３とを備え、オンデューティ検出回路は、コンデンサ４３の両端電圧を検出電圧Ｖｏｎ１として出力することを特徴としている。さらに、オン期間制御回路５は、所定の基準電流Ｉｃを出力する基準電流源５１と、基準電流源５１と接地との間に接続されたコンデンサ５２と、コンデンサ５２に並列に接続され、スイッチ素子ＳＷ１のオン期間においてオフしかつスイッチ素子ＳＷ１のオフ期間においてオンするように制御されるスイッチ素子ＳＷ５と、検出電圧Ｖｏｎ１をコンデンサ５２の両端電圧ＶＣと比較し、コンデンサ５２の両端電圧ＶＣが検出電圧Ｖｏｎ１より大きいとき、スイッチング時間制御信号ＴＯＮを発生するコンパレータＴＯＮとを備えたことを特徴としている。
【００５７】
図１において、スイッチ素子ＳＷ１は入力端子ＴＩと出力端子ＬＸとの間に接続され、スイッチ素子ＳＷ２は出力端子ＬＸと接地との間に接続される。出力端子ＬＸからの出力電圧は、インダクタンスＬを有するインダクタ１２と、容量Ｃｏｕｔを有する出力コンデンサ１４とを備えて構成される高周波除去及び平滑用ローパスフィルタを介して、例えばＣＰＵである負荷回路１０に出力される。なお、抵抗１３は出力コンデンサ１４の直列等価寄生抵抗であって、抵抗値Ｒｅｓｒを有する。上述したローパスフィルタからの出力電圧ＶＯＵＴは、フィードバック端子ＴＦを介してスイッチングレギュレータ１に入力され、分圧回路７により分圧される。そして、出力電圧ＶＯＵＴに比例する分圧後のフィードバック電圧ＶＦは、コンパレータ６の反転入力端子に出力される。コンパレータ６は、フィードバック電圧ＶＦを非反転入力端子に電圧源１１から入力される所定の基準電圧ＶＲＥＦと比較し、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより大きいときはローレベルのスイッチング時間制御信号ＣＭＰＯをＲＳフリップフロップ２２のセット端子Ｓに出力する一方、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより小さいときはハイレベルのスイッチング時間制御信号ＣＭＰＯをＲＳフリップフロップ２２のセット端子Ｓに出力する。ここで、コンパレータ６からのスイッチング時間制御信号ＣＭＰＯは、スイッチ素子ＳＷ２のオン期間の終了タイミングを示す。
【００５８】
また、図２を参照して詳細後述するように、スイッチング時間制御回路３はスイッチ素子ＳＷ１のオン期間の終了タイミングを示すスイッチング時間制御信号ＴＯＮを発生して、ＲＳフリップフロップ２２のリセット端子Ｒに出力する。さらに、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴは、制御信号発生回路２３に出力される。制御信号発生回路２３は、出力信号ＰＳＥＴの立ち下がりタイミングでスイッチ素子ＳＷ１のオン期間を終了し、出力信号ＰＳＥＴの立ち上がりタイミングでスイッチ素子ＳＷ２のオン期間を終了し、かつスイッチ素子ＳＷ１とＳＷ２とが相補的にオンするように、スイッチ素子ＳＷ１をオンオフ制御するためのスイッチ素子制御信号ＰＤＲＶと、スイッチ素子ＳＷ２をオンオフ制御するためのスイッチ素子制御信号ＮＤＲＶとを発生して、スイッチ素子ＳＷ１及びＳＷ２の各ゲートにそれぞれ出力する。さらに、制御信号発生回路２３は、スイッチ素子制御信号ＰＤＲＶと同期した出力信号ＴＣＨＧＢ１を発生してスイッチング時間制御回路３に出力する。
【００５９】
なお、本実施形態及び以下の各実施形態において、スイッチ素子ＳＷ１はローレベルのスイッチ素子制御信号ＰＤＲＶに応答してオンする一方、ハイレベルのスイッチ素子制御信号ＰＤＲＶに応答してオフする。また、スイッチ素子ＳＷ２はハイレベルのスイッチ素子制御信号ＮＤＲＶに応答してオンする一方、ローレベルのスイッチ素子制御信号ＮＤＲＶに応答してオフする。さらに、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶは、スイッチ素子ＳＷ１がオフするタイミングにおいてスイッチ素子ＳＷ２がオンし、かつスイッチ素子ＳＷ２がオフするタイミングにおいてスイッチ素子ＳＷ１がオンするように発生される。
【００６０】
図１において、フィードバック電圧ＶＦが基準電圧ＶＲＥＦよりも小さくなると、コンパレータ６からのスイッチング時間制御信号ＣＭＰＯの電圧レベルはハイレベルになる。これに応答して、ＲＳフリップフロップ２２はセットされ、ＲＳフリップフロップ２２の出力信号ＰＳＥＴの電圧レベルはハイレベルになる。そして、制御信号発生回路２３は、スイッチ素子ＳＷ１をオンしかつスイッチ素子ＳＷ２をオフするように、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを発生する。これに応答して、スイッチ素子ＳＷ１はオンする一方、スイッチ素子ＳＷ２はオフし、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの電圧差によりインダクタ１２にエネルギーが蓄積される。これに伴って、インダクタ１２のインダクタ電流が増加し、出力コンデンサ１４とその直列等価寄生抵抗１３とによって、出力電圧ＶＯＵＴが上昇する。
【００６１】
次に、詳細後述するようにスイッチング時間制御信号ＴＯＮの電圧レベルがローレベルからハイレベルに切り替わると、これに応答して、ＲＳフリップフロップ２２はリセットされ、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはローレベルになる。そして、制御信号発生回路２３は、スイッチ素子ＳＷ１をオフしかつスイッチ素子ＳＷ２をオンするように、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを発生する。これに応答して、スイッチ素子ＳＷ１はオフする一方、スイッチ素子ＳＷ２はオンし、接地電圧と出力電圧ＶＯＵＴとの電圧差によりインダクタ１２のエネルギーは放出される。これに伴って、インダクタ１２のインダクタ電流が減少し、出力コンデンサ１４とその直列等価寄生抵抗１３とによって、出力電圧ＶＯＵＴが低下する。
【００６２】
図２のオンデューティ検出回路４において、スイッチ素子ＳＷ３は基準電圧源４４と接続点Ｃ１との間に接続され、スイッチ素子ＳＷ４は接続点Ｃ１と接地との間に接続される。また、積分抵抗４２は接続点Ｃ１に接続された一端を有し、コンデンサ４３は積分抵抗４２の他端と接地との間に接続される。さらに、接続点Ｃ１の電圧（コンデンサ４３の両端電圧である。）は、検出電圧Ｖｏｎ１としてコンパレータ５３の反転入力端子に出力される。ここで、積分抵抗４２とコンデンサ４３とは積分回路を構成する。図２において、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴはインバータ４１を介してスイッチ素子ＳＷ３及びＳＷ４の各ゲートに出力される。これに応答して、スイッチ素子ＳＷ３はスイッチ素子ＳＷ１と連動し、スイッチ素子ＳＷ１のオン期間にオンする。また、スイッチ素子ＳＷ４はスイッチ素子ＳＷ２と連動し、スイッチ素子ＳＷ２のオン期間にオンする。
【００６３】
図２において、スイッチ素子ＳＷ１がオンしかつスイッチ素子ＳＷ２がオフしているとき、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはハイレベルであるので、スイッチ素子ＳＷ３はオンしかつスイッチ素子ＳＷ４はオフする。このため、基準電圧源４４はスイッチ素子ＳＷ３を介して積分抵抗４２に接続され、コンデンサ４３は基準電圧ＶＲＴによりスイッチ素子ＳＷ３及び積分抵抗４２を介して充電される。一方、スイッチ素子ＳＷ１がオフしかつスイッチ素子ＳＷ２がオンしているとき、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはローレベルであるので、スイッチ素子ＳＷ３はオフしかつスイッチ素子ＳＷ４はオンする。このため、積分抵抗４２の一端はスイッチ素子ＳＷ４を介して接地され、コンデンサ４３は積分抵抗４２及びスイッチ素子ＳＷ４を介して接地電位に放電される。
【００６４】
図２において、スイッチ素子ＳＷ３がオンしかつスイッチ素子ＳＷ４がオフしている期間（すなわち、スイッチ素子ＳＷ１がオンしている期間である。）においてコンデンサ４３に充電される電荷Ｑｃｈｇは、スイッチ素子ＳＷ１がオンしている期間の期間長（以下、スイッチ素子ＳＷ１のオン時間という。）ｔｏｎ１と、積分抵抗４２とコンデンサ４３との間の接続点の電圧Ｖ（ｔ）（ｔは時間である。）とを用いて、次式で表される。
【００６５】
【数６】
【００６６】
また、スイッチ素子ＳＷ３がオフしかつスイッチ素子ＳＷ４がオンしている期間（すなわち、スイッチ素子ＳＷ２がオンしている期間である。）においてコンデンサ４３に充電される電荷Ｑｄｃｈｇは、スイッチ素子ＳＷ２がオンしている期間の期間長（以下、スイッチ素子ＳＷ２のオン時間という。）ｔｏｎ２を用いて、次式で表される。
【００６７】
【数７】
【００６８】
このとき、スイッチ素子ＳＷ３とＳＷ４とがオンとオフを繰り返して、時間Ｔｅ（≫Ｒｉ×Ｃｉ）が経過すると、電圧Ｖ（ｔ）は一定の電圧Ｖｏｎ１に収束する。このため、Ｖ（ｔ）≒Ｖｏｎ１と近似でき、式（７）及び式（８）を以下のように変形できる。
【００６９】
【数８】
【００７０】
【数９】
【００７１】
さらに、時間Ｔｅ（≫Ｒｉ×Ｃｉ）が経過すると、Ｑｃｈｇ＝Ｑｄｃｈｇとなるため、式（９）及び式（１０）により、オンデューティ検出回路４からの出力電圧Ｖｏｎ１は次式で表される。
【００７２】
【数１０】
【００７３】
すなわち、オンデューティ検出回路４は、スイッチ素子ＳＷ１のオンデューティ（ｔｏｎ１／（ｔｏｎ１＋ｔｏｎ２））に比例する検出電圧Ｖｏｎ１を発生して、コンパレータ５３の反転入力端子に出力する。
【００７４】
また、図２のオン期間制御回路５において、基準電流源５１は入力端子ＴＩに接続された一端を有し、コンデンサ４２は基準電流源５１と接地との間に接続される。また、スイッチ素子ＳＷ５はコンデンサ５２に並列に接続される。さらに、基準電流源５１とコンデンサ５２との間の接続点の電圧ＶＣ（すなわち、コンデンサ５２の両端電圧である。）はコンパレータ５３の非反転入力端子に出力される。また、制御信号ＰＤＲＶに同期した出力信号ＴＣＨＧＢ１はスイッチ素子ＳＷ５のゲートに出力される。このため、スイッチ素子ＳＷ５は、出力信号ＴＣＨＧＢ１に応答して、スイッチ素子ＳＷ１のオン期間においてオフする一方、スイッチ素子ＳＷ１のオフ期間においてオンする。また、コンパレータ５３は、電圧ＶＣを検出電圧Ｖｏｎ１と比較し、電圧ＶＣが検出電圧Ｖｏｎ１より大きいときはハイレベルのスイッチング時間制御信号ＴＯＮを発生する一方、電圧ＶＣが検出電圧Ｖｏｎ１より小さいときはローレベルのスイッチング時間制御信号ＴＯＮを発生する。
【００７５】
図２において、ローレベルのスイッチ素子制御信号ＰＤＲＶ信号に応答してスイッチ素子ＳＷ１がオンしている期間において、スイッチ素子制御信号ＰＤＲＶ信号に同期した出力信号ＴＣＨＧＢ１に応答してスイッチ素子ＳＷ５はオフし、コンデンサ５２は基準電流Ｉｃで充電される。充電されたコンデンサ５２の両端の電圧ＶＣはコンパレータ５３によりオンデューティ検出回路４からの検出電圧Ｖｏｎ１と比較され、電圧ＶＣが検出電圧Ｖｏｎ１よりも大きくなるとコンパレータ５３はハイレベルのスイッチング時間制御信号ＴＯＮを出力する。また、スイッチ素子ＳＷ１がオフしかつスイッチ素子ＳＷ２がオンしている期間において、ハイレベルの出力信号ＴＣＨＧＢ１に応答してスイッチ素子ＳＷ５がオンし、コンデンサ５２に充電された電荷は全て放電される。このとき、スイッチ素子ＳＷ５がオフしている期間の期間長はオン時間ｔｏｎ１であるので、電圧ＶＣは次式で表される。
【００７６】
【数１１】
【００７７】
従って、式（１１）及び式（１２）から次式が得られる。
【００７８】
【数１２】
【００７９】
従って、次式が得られる。
【００８０】
【数１３】
【００８１】
従って、スイッチング周波数ｆｓｗは次式で表される。
【００８２】
【数１４】
【００８３】
式（１３）において、スイッチング周波数ｆｓｗはオンデューティ検出回路４及びスイッチング時間制御回路５を構成する各素子の素子値で決まる定数である。従って、スイッチング周波数ｆｓｗは、入力電圧ＶＩＮ、出力電圧ＶＯＵＴ、及び出力電流Ｉｏｕｔに依存しない。
【００８４】
図３は、出力電流ＩＯＵＴがＩ１からＩ２（Ｉ１＜Ｉ２）に増加したときのスイッチングレギュレータ１の動作を示すタイミングチャートである。出力電流ＩＯＵＴがＩ１からＩ２に増加すると、オン時間ｔｏｎ１とオン時間ｔｏｎ２との比率が変化するが、式（１１）に従って検出電圧Ｖｏｎ１が増加してオン時間ｔｏｎ１が増加するため、出力電流ＩＯＵＴがＩ１であるときのスイッチング周波数ｆｓｗ１と、出力電流ＩＯＵＴがＩ２であるときのｆｓｗ２は等しくなる。さらに、図３からわかるように、出力電流ＩＯＵＴがＩ１からＩ２に増加しても、出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａは変化しない。また、式（１３）から、入力電圧ＶＩＮ及び出力電流ＩＯＵＴが変化してもスイッチング周波数ｆｓｗと出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａが変化しないことがわかる。
【００８５】
以上説明したように、本実施形態によれば、チップサイズ及び消費電流を従来技術に比較して増加させることなく、入力電圧ＶＩＮ及び出力電流ＩＯＵＴが変化してもスイッチング周波数ｆｓｗと出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａを一定に保ち、ＣＰＵなどの負荷回路１０に高精度な電圧を供給できる。
【００８６】
第１の実施形態の変形例．
図４は、本発明の第１の実施形態の変形例に係るスイッチング時間制御回路３Ａの構成を示す回路図である。図４において、スイッチング時間制御回路３Ａは、第１の実施形態に係るスイッチング時間制御回路３に比較して、オンデューティ検出回路４に代えてオンデューティ検出回路４Ａを備えたことを特徴としている。また、オンデューティ検出回路４Ａは、オンデューティ検出回路４に比較して、スイッチ素子制御信号ＰＤＲＶをスイッチ素子ＳＷ３のゲートに入力し、スイッチ素子制御信号ＮＤＲＶをスイッチ素子ＳＷ４のゲートに入力した点のみが異なる。従って、図４において、第１の実施形態と同様に、スイッチ素子ＳＷ３はスイッチ素子ＳＷ１と連動し、かつスイッチ素子ＳＷ４はスイッチ素子ＳＷ２と連動するので、オンデューティ検出回路４Ａは第１の実施形態と同様に検出電圧Ｖｏｎ１を発生する。
【００８７】
また、第１の実施形態において、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶは、スイッチ素子ＳＷ１がオフするタイミングにおいてスイッチ素子ＳＷ２がオンし、かつスイッチ素子ＳＷ２がオフするタイミングにおいてスイッチ素子ＳＷ１がオンするように発生された。しかしながら、本発明はこれに限られず、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶは、スイッチ素子ＳＷ１のオン期間の終了後、所定の期間だけスイッチ素子ＳＷ１及びＳＷ２がオフした後、スイッチ素子ＳＷ２がオンし、スイッチ素子ＳＷ２のオン期間の終了後、所定の期間だけスイッチ素子ＳＷ１及びＳＷ２がオフするように発生されてもよい。本変形例によれば、スイッチ素子ＳＷ３はスイッチ素子ＳＷ１のオン期間においてオンするように制御され、スイッチ素子ＳＷ４はスイッチ素子ＳＷ２のオン期間においてオンするように制御されるので、このような場合でも、第１の実施形態と同様に検出電圧Ｖｏｎ１を発生できる。
【００８８】
第２の実施形態．
図５は、本発明の第２の実施形態に係るスイッチングレギュレータ１Ａの構成を示す回路図であり、図６は、図５のスイッチング時間制御回路３Ｂの構成を示す回路図である。また、図７は、図５のスイッチングレギュレータ１Ａの動作を示すタイミングチャートである。
【００８９】
図５のスイッチングレギュレータ１Ａは、第１の実施形態に係るスイッチングレギュレータ１に比較して、スイッチ素子制御回路２に代えてスイッチ素子制御回路２Ａを備え、スイッチング時間制御回路３に代えてスイッチング時間制御回路３Ｂを備え、コンパレータ６に代えてコンパレータ６Ａを備えた点が異なる。
【００９０】
詳細後述するように、本実施形態に係るスイッチングレギュレータ１Ａは、入力端子ＴＩを介して入力された入力電圧ＶＩＮを所定の出力電圧ＶＯＵＴに変換し、出力端子ＬＸを介して出力するスイッチングレギュレータ１Ａにおいて、
（ａ）入力端子ＴＩと出力端子ＬＸとの間に接続されたスイッチ素子ＳＷ１と、
（ｂ）出力端子ＬＸと接地との間に接続されたスイッチ素子ＳＷ２と、
（ｃ）出力電圧ＶＯＵＴに対応するフィードバック電圧ＶＦを所定の基準電圧ＶＲＥＦと比較し、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより小さいとき、スイッチ素子ＳＷ１のオン期間の終了タイミングを示すスイッチング時間制御信号ＣＭＰＯを発生するコンパレータ６Ａと、
（ｄ）スイッチ素子ＳＷ１のオン時間とスイッチ素子ＳＷ２のオン時間との和に対するスイッチ素子ＳＷ２のオン時間の比に基づいてスイッチ素子ＳＷ２のオン期間の終了タイミングを示すスイッチング時間制御信号ＴＯＦＦを発生するスイッチング時間制御回路３Ｂと、
（ｅ）スイッチング時間制御信号ＣＭＰＯ，ＴＯＦＦに基づいて、スイッチ素子及びＳＷ１及びＳＷ２が相補的にオンしかつ出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａが実質的に一定になるように、スイッチ素子ＳＷ１及びＳＷ２をオンオフ制御するスイッチ素子制御回路２Ａとを備えたことを特徴としている。
【００９１】
またスイッチング時間制御回路３Ｂは、上述した比を表す検出電圧Ｖｏｎ２を出力するオンデューティ検出回路４Ｂと、検出電圧Ｖｏｎ２に基づいてスイッチング時間制御信号ＴＯＦＦを発生するオン期間制御回路５Ａとを備える。ここで、オンデューティ検出回路４Ｂは、所定の基準電圧ＶＲＴを発生する基準電圧源４４と、基準電圧源４４に接続された一端を有し、スイッチ素子ＳＷ２と連動してオンオフするように制御されるスイッチ素子ＳＷ３と、スイッチ素子ＳＷ３の他端と接地との間に接続され、スイッチ素子ＳＷ１と連動してオンオフするように制御される第４のスイッチ素子と、スイッチ素子ＳＷ３と第４のスイッチ素子との間の接続点Ｃ１に接続された一端を有する積分抵抗４２と、積分抵抗４２の他端と接地との間に接続されたコンデンサ４３とを備え、オンデューティ検出回路４Ｂは、コンデンサ４３の両端電圧を検出電圧Ｖｏｎ２として出力することを特徴としている。さらに、オン期間制御回路５Ａは、所定の基準電流Ｉｃを出力する基準電流源５１と、基準電流源５１と接地との間に接続されたコンデンサ５２と、コンデンサ５２に並列に接続され、スイッチ素子ＳＷ２のオン期間においてオフしかつスイッチ素子ＳＷ２のオフ期間においてオンするように制御されるスイッチ素子ＳＷ５と、検出電圧Ｖｏｎ２をコンデンサ５２の両端電圧と比較し、コンデンサ５２の両端電圧が検出電圧Ｖｏｎ２より大きいとき、スイッチング時間制御信号ＴＯＦＦを発生するコンパレータ５３とを備えたことを特徴としている。
【００９２】
以下、第１の実施形態との相違点のみを説明する。図５において、スイッチ素子制御回路２Ａは、ＲＳフリップフロップ２２Ａと、制御信号発生回路２３Ａとを備えて構成される。ここで、フィードバック電圧ＶＦは、コンパレータ６Ａの非反転入力端子に出力される。コンパレータ６Ａは、フィードバック電圧ＶＦを、電圧源１１から反転入力端子に入力される所定の基準電圧ＶＲＥＦと比較し、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより大きいときはハイレベルのスイッチング時間制御信号ＣＭＰＯをＲＳフリップフロップ２２Ａのセット端子Ｓに出力する一方、フィードバック電圧ＶＦが基準電圧ＶＲＥＦより小さいときはローレベルのスイッチング時間制御信号ＣＭＰＯをＲＳフリップフロップ２２Ａのセット端子Ｓに出力する。ここで、コンパレータ６Ａからのスイッチング時間制御信号ＣＭＰＯは、スイッチ素子ＳＷ１のオン期間の終了タイミングを示す。
【００９３】
また、図６を参照して詳細後述するように、スイッチング時間制御回路３Ａはスイッチ素子ＳＷ２のオン期間の終了タイミングを示すスイッチング時間制御信号ＴＯＦＦを発生して、ＲＳフリップフロップ２２Ａのリセット端子Ｒに出力する。さらに、ＲＳフリップフロップ２２Ａからの出力信号ＮＳＥＴは、制御信号発生回路２３Ａ及びオンデューティ検出回路４Ｂに出力される。制御信号発生回路２３Ａは、出力信号ＮＳＥＴの立ち下がりタイミングでスイッチ素子ＳＷ２のオン期間を終了し、出力信号ＮＳＥＴの立ち上がりタイミングでスイッチ素子ＳＷ１のオン期間を終了し、かつスイッチ素子ＳＷ１とＳＷ２とが相補的にオンするように、スイッチ素子ＳＷ１をオンオフ制御するためのスイッチ素子制御信号ＰＤＲＶと、スイッチ素子ＳＷ２をオンオフ制御するためのスイッチ素子制御信号ＮＤＲＶとを発生して、スイッチ素子ＳＷ１及びＳＷ２の各ゲートにそれぞれ出力する。さらに、制御信号発生回路２３Ａは、スイッチ素子制御信号ＮＤＲＶの反転信号である出力信号ＴＣＨＧＢ２を発生してスイッチング時間制御回路３Ａに出力する。
【００９４】
図５において、スイッチング時間制御信号ＴＯＦＦの電圧レベルがローレベルからハイレベルに切り替わると、これに応答して、ＲＳフリップフロップ２２Ａはリセットされ、ＲＳフリップフロップ２２Ａからの出力信号ＮＳＥＴの電圧レベルはローレベルになる。そして、制御信号発生回路２３Ａは、スイッチ素子ＳＷ１をオンしかつスイッチ素子ＳＷ２をオフするように、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを発生する。これに応答して、スイッチ素子ＳＷ１はオンする一方、スイッチ素子ＳＷ２はオフし、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの電圧差によりインダクタ１２にエネルギーが蓄積される。これに伴って、インダクタ１２のインダクタ電流が増加し、出力コンデンサ１４とその直列等価寄生抵抗１３とによって、出力電圧ＶＯＵＴが上昇する。
【００９５】
次に、フィードバック電圧ＶＦが基準電圧ＶＲＥＦよりも大きくなると、コンパレータ６Ａからのスイッチング時間制御信号ＣＭＰＯの電圧レベルはハイレベルになる。これに応答して、ＲＳフリップフロップ２２Ａはセットされ、ＲＳフリップフロップ２２Ａからの出力信号ＮＳＥＴの電圧レベルはハイレベルになる。そして、制御信号発生回路２３Ａは、スイッチ素子ＳＷ１をオフしかつスイッチ素子ＳＷ２をオンするように、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶを発生する。これに応答して、スイッチ素子ＳＷ１はオフする一方、スイッチ素子ＳＷ２はオンし、接地電圧と出力電圧ＶＯＵＴとの電圧差によりインダクタ１２のエネルギーは放出される。これに伴って、インダクタ１２のインダクタ電流が減少し、出力コンデンサ１４とその直列等価寄生抵抗１３とによって、出力電圧ＶＯＵＴが低下する。
【００９６】
図６において、スイッチング時間制御回路３Ａは、オンデューティ検出回路４Ｂと、オン期間制御回路５Ａとを備えて構成される。オンデューティ検出回路４Ｂは、第１の実施形態に係るオンデューティ検出回路４に比較して、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴに代えて、ＲＳフリップフロップ２２Ａからの出力信号ＮＳＥＴを入力する点のみが異なる。従って、本実施形態において、スイッチ素子ＳＷ３はスイッチ素子ＳＷ２のオン期間においてオンし、スイッチ素子ＳＷ４はスイッチ素子ＳＷ１のオン期間においてオンする。このため、コンデンサ４３の両端電圧である検出電圧Ｖｏｎ２は、次式で表される。
【００９７】
【数１５】
【００９８】
すなわち、オンデューティ検出回路４Ｂは、スイッチ素子ＳＷ２のオンデューティ（ｔｏｎ２／（ｔｏｎ１＋ｔｏｎ２））に比例する検出電圧Ｖｏｎ２を発生して、コンパレータ５３の反転入力端子に出力する。
【００９９】
また、図６において、スイッチング時間制御回路５Ａは、第１の実施形態に係るスイッチング時間制御回路５と同様に構成される。ただし、制御信号ＮＤＲＶの反転信号である出力信号ＴＣＨＧＢ２はスイッチ素子ＳＷ５のゲートに出力される。このため、スイッチ素子ＳＷ５は、出力信号ＴＣＨＧＢ２に応答して、スイッチ素子ＳＷ２のオン期間においてオフする一方、スイッチ素子ＳＷ２のオフ期間においてオンする。また、コンパレータ５３は、電圧ＶＣを検出電圧Ｖｏｎ２と比較し、電圧ＶＣが検出電圧Ｖｏｎ２より大きいときはハイレベルのスイッチング時間制御信号ＴＯＦＦを発生する一方、電圧ＶＣが検出電圧Ｖｏｎ２より小さいときはローレベルのスイッチング時間制御信号ＴＯＦＦを発生する。
【０１００】
図６において、ハイレベルのスイッチ素子制御信号ＮＤＲＶ信号に応答してスイッチ素子ＳＷ２がオンしている期間において、ローレベルの出力信号ＴＣＨＧＢ２に応答してスイッチ素子ＳＷ５はオフし、コンデンサ５２は基準電流Ｉｃで充電される。充電されたコンデンサ５２の両端の電圧ＶＣはコンパレータ５３によりオンデューティ検出回路４Ｂからの検出電圧Ｖｏｎ２と比較され、電圧ＶＣが検出電圧Ｖｏｎ２よりも大きくなるとコンパレータ５３はハイレベルのスイッチング時間制御信号ＴＯＦＦを出力する。また、スイッチ素子ＳＷ２がオフしかつスイッチ素子ＳＷ１がオンしている期間において、ハイレベルの出力信号ＴＣＨＧＢ２に応答してスイッチ素子ＳＷ５がオンし、コンデンサ５２に充電された電荷は全て放電される。このとき、スイッチ素子ＳＷ５がオフしている期間の期間長はオン時間ｔｏｎ２であるので、電圧ＶＣは次式で表される。
【０１０１】
【数１６】
従って、式（１４）及び式（１５）から次式が得られる。
【０１０２】
【数１７】
【０１０３】
従って、次式が得られる。
【０１０４】
【数１８】
【０１０５】
従って、スイッチング周波数ｆｓｗは次式で表される。
【０１０６】
【数１９】
【０１０７】
式（１６）において、スイッチング周波数ｆｓｗはオンデューティ検出回路４Ｂ及びスイッチング時間制御回路５Ａを構成する各素子の素子値で決まる定数である。従って、スイッチング周波数ｆｓｗは、入力電圧ＶＩＮ、出力電圧ＶＯＵＴ、及び出力電流Ｉｏｕｔに依存しない。
【０１０８】
図７は、出力電流ＩＯＵＴがＩ１からＩ２（Ｉ１＜Ｉ２）に増加したときのスイッチングレギュレータ１Ａの動作を示すタイミングチャートである。出力電流ＩＯＵＴがＩ１からＩ２に増加すると、オン時間ｔｏｎ１とオン時間ｔｏｎ２との比率が変化するが、式（１４）に従って検出電圧Ｖｏｎ２が減少してオン時間ｔｏｎ２が減少するため、出力電流ＩＯＵＴがＩ１であるときのスイッチング周波数ｆｓｗ１と、出力電流ＩＯＵＴがＩ２であるときのｆｓｗ２は等しくなる。さらに、図７からわかるように、出力電流ＩＯＵＴがＩ１からＩ２に増加しても、出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａは変化しない。また、式（１６）から、入力電圧ＶＩＮ及び出力電流ＩＯＵＴが変化してもスイッチング周波数ｆｓｗと出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａが変化しないことがわかる。
【０１０９】
以上説明したように、本実施形態によれば、チップサイズ及び消費電流を従来技術に比較して増加させることなく、入力電圧ＶＩＮ及び出力電流ＩＯＵＴが変化してもスイッチング周波数ｆｓｗと出力電圧ＶＯＵＴの時間平均値ＶＯＵＴａを一定に保ち、ＣＰＵなどの負荷回路１０に高精度な電圧を供給できる。
【０１１０】
第２の実施形態の変形例．
図８は、本発明の第２の実施形態の変形例に係るスイッチング時間制御回路３Ｃの構成を示す回路図である。図８において、スイッチング時間制御回路３Ｃは、第２の実施形態に係るスイッチング時間制御回路３Ｂに比較して、オンデューティ検出回路４Ｂに代えてオンデューティ検出回路４Ｂを備えたことを特徴としている。また、オンデューティ検出回路４Ｃは、オンデューティ検出回路４Ｂに比較して、スイッチ素子制御信号ＮＤＲＶを反転してイッチ素子ＳＷ３のゲートに出力するインバータ４５と、スイッチ素子制御信号ＮＤＲＶを反転してスイッチ素子ＳＷ４のゲートに出力するインバータ４６とをさらに備えた点のみが異なる。従って、図８において、第２の実施形態と同様に、スイッチ素子ＳＷ３はスイッチ素子ＳＷ２と連動し、かつスイッチ素子ＳＷ４はスイッチ素子ＳＷ１と連動するので、オンデューティ検出回路４Ｃは第２の実施形態と同様に検出電圧Ｖｏｎ２を発生する。
【０１１１】
また、第２の実施形態において、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶは、スイッチ素子ＳＷ１がオフするタイミングにおいてスイッチ素子ＳＷ２がオンし、かつスイッチ素子ＳＷ２がオフするタイミングにおいてスイッチ素子ＳＷ１がオンするように発生された。しかしながら、本発明はこれに限られず、スイッチ素子制御信号ＰＤＲＶ及びＮＤＲＶは、スイッチ素子ＳＷ１のオン期間の終了後、所定の期間だけスイッチ素子ＳＷ１及びＳＷ２がオフした後、スイッチ素子ＳＷ２がオンし、スイッチ素子ＳＷ２のオン期間の終了後、所定の期間だけスイッチ素子ＳＷ１及びＳＷ２がオフするように発生されてもよい。本変形例によれば、スイッチ素子ＳＷ３はスイッチ素子ＳＷ２のオン期間においてオンするように制御され、スイッチ素子ＳＷ４はスイッチ素子ＳＷ１のオン期間においてオンするように制御されるので、このような場合でも、第２の実施形態と同様に検出電圧Ｖｏｎ２を発生できる。
【０１１２】
第３の実施形態．
図９は、本発明の第３の実施形態に係るスイッチング時間制御回路３Ｄの構成を示す回路図である。本実施形態に係るスイッチング時間制御回路３Ｄは、第１の実施形態に係るスイッチング時間制御回路３に比較して、オンデューティ検出回路４に代えてオンデューティ検出回路４Ｄを備えたことを特徴としている。
【０１１３】
詳細後述するように、オンデューティ検出回路４Ｄは、基準電圧ＶＲＴを発生する基準電圧源４４と、基準電圧源４４に接続された一端を有し、スイッチ素子ＳＷ１と連動してオンオフするように制御されるスイッチ素子ＳＷ３と、スイッチ素子ＳＷ３の他端に接続され、充電電流Ｉｃｐを出力する充電用の基準電流源４７と、接地された一端を有しスイッチ素子ＳＷ２と連動してオンオフするように制御されるスイッチ素子ＳＷ４と、スイッチ素子ＳＷ４の他端に接続され、所定の放電電流Ｉｃｎを出力する放電用の基準電流源４８と、基準電流源４７と基準電流源４８との間の接続点Ｃ２と接地との間に接続されたコンデンサ４３とを備え、オンデューティ検出回路４Ｄは、コンデンサ４３の両端電圧を検出電圧Ｖｏｎ１として出力したことを特徴としている。
【０１１４】
図９において、オンデューティ検出回路４Ｄは、インバータ４１と、スイッチ素子ＳＷ３及びＳＷ４と、所定の基準電圧ＶＲＴを出力する基準電圧源４４と、容量Ｃｉを有するコンデンサＣｉと、所定の充電電流Ｉｃｐを出力する基準電流源４７と、所定の放電電流Ｉｃｎを出力する基準電流源４８とを備えて構成される。スイッチ素子ＳＷ３と、基準電流源４７と、基準電流源４８と、スイッチ素子ＳＷ４とは、基準電圧源４４と接地電圧との間に直列に接続され、基準電流源４７と４８との間の接続点Ｃ２はコンデンサ４３を介して接地される。また、コンデンサ４３の両端電圧は、検出電圧Ｖｏｎ１としてコンパレータ５３の反転入力端子に出力される。図９において、第１の実施形態と同様に、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴはインバータ４１を介してスイッチ素子ＳＷ３及びＳＷ４の各ゲートに出力される。これに応答して、スイッチ素子ＳＷ３はスイッチ素子ＳＷ１と連動し、スイッチ素子ＳＷ１のオン期間にオンする。また、スイッチ素子ＳＷ４はスイッチ素子ＳＷ２と連動し、スイッチ素子ＳＷ２のオン期間にオンする。
【０１１５】
図９において、スイッチ素子ＳＷ１がオンしかつスイッチ素子ＳＷ２がオフしているとき、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはハイレベルであるので、スイッチ素子ＳＷ３はオンしかつスイッチ素子ＳＷ４はオフする。このため、基準電圧源４４はスイッチ素子ＳＷ３を介して基準電流源４７に接続され、コンデンサ４３は充電電流Ｉｃｐで充電される。一方、スイッチ素子ＳＷ１がオフしかつスイッチ素子ＳＷ２がオンしているとき、ＲＳフリップフロップ２２からの出力信号ＰＳＥＴの電圧レベルはローレベルであるので、スイッチ素子ＳＷ３はオフしかつスイッチ素子ＳＷ４はオンする。このため、コンデンサ４３の一端は基準電流源４８及びスイッチ素子ＳＷ４を介して接地され、コンデンサ４３は放電電流Ｉｃｎで接地電位に放電される。
【０１１６】
スイッチ素子ＳＷ３とＳＷ４とがオンとオフを繰り返して、時間Ｔｅ（≫Ｒｉ×Ｃｉ）が経過すると、第１の実施の形態と同様に、スイッチ素子ＳＷ１のオンデューティ（ｔｏｎ１／（ｔｏｎ１＋ｔｏｎ２））に比例する検出電圧Ｖｏｎ１（式（１１）参照。）が発生される。
【０１１７】
一般に、スイッチングレギュレータは回路を駆動するための基準電流源を備えているので、この基準電流源を基準電流源４７及び４８として利用できる。このため、本実施形態に係るオンデューティ検出回路４Ｄは、第１の実施形態に係るオンデューティ検出回路４に比較して、より小さな面積で実現できる。さらに、スイッチ素子ＳＷ３がオンしたときの充電電流Ｉｃｐと、スイッチ素子ＳＷ４がオンしたときの放電電流Ｉｃｎとをそれぞれ別個に設定することで、検出電圧Ｖｏｎ１のレベルを任意に設定できる。このため、検出電圧Ｖｏｎ１のレベルを小さく設定するほど、コンパレータ５３への入力電圧を小さくできるので、第１の実施形態に比較して、小さい面積及び低消費電流のコンパレータ５３を用いることができる。
【０１１８】
なお、上述したオンデューティ検出回路４Ａ，４Ｂ，４Ｃ及び後述するオンデューティ検出回路４Ｅにおいて、本実施形態と同様に、積分抵抗４２を削除し、スイッチ素子ＳＷ３と接続点Ｃ１との間に基準電流源４７を接続し、接続点Ｃ１とスイッチ素子ＳＷ４との間に基準電流源４８を接続してもよい。
【０１１９】
第４の実施形態．
図１０は、本発明の第４の実施形態に係るスイッチング時間制御回路３Ｅの構成を示す回路図である。本実施形態に係るスイッチング時間制御回路３Ｅは、第１の実施形態に係るスイッチング時間制御回路３に比較して、オンデューティ検出回路４に代えてオンデューティ検出回路４Ｅを備えたことを特徴としている。また、オンデューティ検出回路４Ｅは、オンデューティ検出回路４に比較して、基準電圧ＶＲＴを分圧してスイッチ素子ＳＷ３に出力するための分圧回路４９をさらに備えたことを特徴としている。ここで、分圧回路４９は、基準電圧源４４と接地との間に直列に接続された抵抗４９１及び４９２を備えて構成される。従って、図１０において、コンデンサ４３は、分圧後の基準電圧ＶＲＴにより充電されるので、オンデューティ検出回路４Ｅから出力される検出電圧Ｖｏｎ１は、抵抗４９１の抵抗値Ｒｖ１と、抵抗４９２の抵抗値Ｒｖ２とを用いて、次式で表される。
【０１２０】
【数２０】
【０１２１】
例えば、基準電圧ＶＲＴとしてバンドギャップリファレンス回路からの出力電圧を用いた場合、基準電圧ＶＲＴは１．２６Ｖである。本実施形態によれば、抵抗４９１及び４９２を用いて基準電圧ＶＲＴを分圧するので、第１の実施形態に比較して検出電圧Ｖｏｎ１の最大値は小さくなる。このため、コンパレータ５３の入力電圧範囲が小さくなり、第１の実施形態に比較して消費電流及び回路面積を小さくできる。また、第１の実施形態に比較してより低い入力電圧ＶＩＮでも動作できる。
【０１２２】
なお、上述したオンデューティ検出回路４Ａ，４Ｂ，４Ｃ及び４Ｄにおいて、本実施形態と同様に、基準電圧源４４とスイッチ素子ＳＷ３との間に分圧回路４９を接続してもよい。
【産業上の利用可能性】
【０１２３】
以上説明したように、第１の発明に係るスイッチングレギュレータによれば、第１のスイッチ素子のオン時間と第２のスイッチ素子のオン時間との和に対する第１のスイッチ素子のオン時間の比に基づいて第１のスイッチ素子のオン期間の終了タイミングを示す第１のスイッチング時間制御信号を発生するスイッチング時間制御回路を備えたので、チップサイズと消費電流の増加を招くことなく入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧を一定に保つことができる。
【０１２４】
また、第２の発明に係るスイッチングレギュレータによれば、第１のスイッチ素子のオン時間と第２のスイッチ素子のオン時間との和に対する第２のスイッチ素子のオン時間の比に基づいて第２のスイッチ素子のオン期間の終了タイミングを示す第２のスイッチング時間制御信号を発生するスイッチング時間制御回路を備えたので、チップサイズと消費電流の増加を招くことなく入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧を一定に保つことができる。
【符号の説明】
【０１２５】
１，１Ａ…スイッチングレギュレータ、
２，２Ａ…スイッチ素子制御回路、
３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅ…スイッチング時間制御回路、
４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅ…オンデューティ検出回路、
５，５Ａ…オン期間制御回路、
６，６Ａ…コンパレータ、
７…分圧回路、
８，９…抵抗、
１０…負荷回路、
１１…電圧源、
１２…インダクタ、
１３…抵抗、
１４…コンデンサ、
２２，２２Ａ…ＲＳフリップフロップ、
２３，２３Ａ…制御信号発生回路、
４１，４５，４６…インバータ、
４２…積分抵抗、
４３…コンデンサ、
４４…基準電圧源、
４７，４８…基準電流源、
４９…分圧回路、
５１…基準電流源、
５２…コンデンサ、
５３…コンパレータ、
４９１，４９２…抵抗、
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５…スイッチ素子。
【先行技術文献】
【特許文献】
【０１２６】
【特許文献１】特開２０１０−２００４５０号公報。
【特許文献２】特許４０３１５０７号公報。
【特許請求の範囲】
【請求項１】
入力端子を介して入力された入力電圧を所定の出力電圧に変換し、出力端子を介して出力するスイッチングレギュレータにおいて、
上記入力端子と上記出力端子との間に接続された第１のスイッチ素子と、
上記出力端子と接地との間に接続された第２のスイッチ素子と、
上記第１のスイッチ素子のオン時間と上記第２のスイッチ素子のオン時間との和に対する上記第１のスイッチ素子のオン時間の比に基づいて上記第１のスイッチ素子のオン期間の終了タイミングを示す第１のスイッチング時間制御信号を発生するスイッチング時間制御回路と、
上記出力電圧に対応するフィードバック電圧を所定の第１の基準電圧と比較し、上記フィードバック電圧が上記第１の基準電圧より小さいとき、上記第２のスイッチ素子のオン期間の終了タイミングを示す第２のスイッチング時間制御信号を発生する第１のコンパレータと、
上記第１及び第２のスイッチング時間制御信号に基づいて、上記第１及び第２のスイッチ素子が相補的にオンするように、上記第１及び第２のスイッチ素子をオンオフ制御するスイッチ素子制御回路とを備えたことを特徴とするスイッチングレギュレータ。
【請求項２】
上記スイッチング時間制御回路は、
上記比を表す検出電圧を出力するオンデューティ検出回路と、
上記検出電圧に基づいて上記第１のスイッチング時間制御信号を発生するオン期間制御回路とを備え、
上記オンデューティ検出回路は、
所定の第２の基準電圧を発生する基準電圧源と、
上記基準電圧源に接続された一端を有し、上記第１のスイッチ素子と連動してオンオフするように制御される第３のスイッチ素子と、
上記第３のスイッチ素子の他端と接地との間に接続され、上記第２のスイッチ素子と連動してオンオフするように制御される第４のスイッチ素子と、
上記第３のスイッチ素子と上記第４のスイッチ素子との間の接続点に接続された一端を有する積分抵抗素子と、
上記積分抵抗素子の他端と接地との間に接続された第１の容量素子とを備え、
上記オンデューティ検出回路は、上記第１の容量素子の両端電圧を上記検出電圧として出力し、
上記オン期間制御回路は、
所定の基準電流を出力する基準電流源と、
上記基準電流源と接地との間に接続された第２の容量素子と、
上記第２の容量素子に並列に接続され、上記第１のスイッチ素子のオン期間においてオフしかつ上記第１のスイッチ素子のオフ期間においてオンするように制御される第５のスイッチ素子と、
上記検出電圧を上記第２の容量素子の両端電圧と比較し、上記第２の容量素子の両端電圧が上記検出電圧より大きいとき、上記第１のスイッチング時間制御信号を発生する第２のコンパレータとを備えたことを特徴とする請求項１記載のスイッチングレギュレータ。
【請求項３】
上記スイッチング時間制御回路は、
上記比を表す検出電圧を出力するオンデューティ検出回路と、
上記検出電圧に基づいて上記第１のスイッチング時間制御信号を発生するオン期間制御回路とを備え、
上記オンデューティ検出回路は、
所定の第２の基準電圧を発生する基準電圧源と、
上記基準電圧源に接続された一端を有し、上記第１のスイッチ素子と連動してオンオフするように制御される第３のスイッチ素子と、
上記第３のスイッチ素子の他端に接続され、所定の充電電流を出力する充電用基準電流源と、
接地された一端を有し、上記第２のスイッチ素子と連動してオンオフするように制御される第４のスイッチ素子と、
上記第４のスイッチ素子の他端に接続され、所定の放電電流を出力する放電用基準電流源と、
上記充電用基準電流源と上記放電用基準電流源との間の接続点と接地との間に接続された第１の容量素子とを備え、
上記オンデューティ検出回路は、上記第１の容量素子の両端電圧を上記検出電圧として出力し、
上記オン期間制御回路は、
所定の基準電流を出力する基準電流源と、
上記基準電流源と接地との間に接続された第２の容量素子と、
上記第２の容量素子に並列に接続され、上記第１のスイッチ素子のオン期間においてオフしかつ上記第１のスイッチ素子のオフ期間においてオンするように制御される第５のスイッチ素子と、
上記検出電圧を上記第２の容量素子の両端電圧と比較し、上記第２の容量素子の両端電圧が上記検出電圧より大きいとき、上記第１のスイッチング時間制御信号を発生する第２のコンパレータとを備えたことを特徴とする請求項１記載のスイッチングレギュレータ。
【請求項４】
入力端子を介して入力された入力電圧を所定の出力電圧に変換し、出力端子を介して出力するスイッチングレギュレータにおいて、
上記入力端子と上記出力端子との間に接続された第１のスイッチ素子と、
上記出力端子と接地との間に接続された第２のスイッチ素子と、
上記出力電圧に対応するフィードバック電圧を所定の第１の基準電圧と比較し、上記フィードバック電圧が上記第１の基準電圧より小さいとき、上記第１のスイッチ素子のオン期間の終了タイミングを示す第１のスイッチング時間制御信号を発生する第１のコンパレータと、
上記第１のスイッチ素子のオン時間と上記第２のスイッチ素子のオン時間との和に対する上記第２のスイッチ素子のオン時間の比に基づいて上記第２のスイッチ素子のオン期間の終了タイミングを示す第２のスイッチング時間制御信号を発生するスイッチング時間制御回路と、
上記第１及び第２のスイッチング時間制御信号に基づいて、上記第１及び第２のスイッチ素子が相補的にオンするように、上記第１及び第２のスイッチ素子をオンオフ制御するスイッチ素子制御回路とを備えたことを特徴とするスイッチングレギュレータ。
【請求項５】
上記スイッチング時間制御回路は、
上記比を表す検出電圧を出力するオンデューティ検出回路と、
上記検出電圧に基づいて上記第２のスイッチング時間制御信号を発生するオン期間制御回路とを備え、
上記オンデューティ検出回路は、
所定の第２の基準電圧を発生する基準電圧源と、
上記基準電圧源に接続された一端を有し、上記第２のスイッチ素子と連動してオンオフするように制御される第３のスイッチ素子と、
上記第３のスイッチ素子の他端と接地との間に接続され、上記第１のスイッチ素子と連動してオンオフするように制御される第４のスイッチ素子と、
上記第３のスイッチ素子と上記第４のスイッチ素子との間の接続点に接続された一端を有する積分抵抗素子と、
上記積分抵抗素子の他端と接地との間に接続された第１の容量素子とを備え、
上記オンデューティ検出回路は、上記第１の容量素子の両端電圧を上記検出電圧として出力し、
上記オン期間制御回路は、
所定の基準電流を出力する基準電流源と、
上記基準電流源と接地との間に接続された第２の容量素子と、
上記第２の容量素子に並列に接続され、上記第２のスイッチ素子のオン期間においてオフしかつ上記第２のスイッチ素子のオフ期間においてオンするように制御される第５のスイッチ素子と、
上記検出電圧を上記第２の容量素子の両端電圧と比較し、上記第２の容量素子の両端電圧が上記検出電圧より大きいとき、上記第２のスイッチング時間制御信号を発生する第２のコンパレータとを備えたことを特徴とする請求項４記載のスイッチングレギュレータ。
【請求項６】
上記スイッチング時間制御回路は、
上記比を表す検出電圧を出力するオンデューティ検出回路と、
上記検出電圧に基づいて上記第２のスイッチング時間制御信号を発生するオン期間制御回路とを備え、
上記オンデューティ検出回路は、
所定の第２の基準電圧を発生する基準電圧源と、
上記基準電圧源に接続された一端を有し、上記第２のスイッチ素子と連動してオンオフするように制御される第３のスイッチ素子と、
上記第３のスイッチ素子の他端に接続され、所定の充電電流を出力する充電用基準電流源と、
接地された一端を有し、上記第１のスイッチ素子と連動してオンオフするように制御される第４のスイッチ素子と、
上記第４のスイッチ素子の他端に接続され、所定の放電電流を出力する放電用基準電流源と、
上記充電用基準電流源と上記放電用基準電流源との間の接続点と接地との間に接続された第１の容量素子とを備え、
上記オンデューティ検出回路は、上記第１の容量素子の両端電圧を上記検出電圧として出力し、
上記オン期間制御回路は、
所定の基準電流を出力する基準電流源と、
上記基準電流源と接地との間に接続された第２の容量素子と、
上記第２の容量素子に並列に接続され、上記第２のスイッチ素子のオン期間においてオフしかつ上記第２のスイッチ素子のオフ期間においてオンするように制御される第５のスイッチ素子と、
上記検出電圧を上記第２の容量素子の両端電圧と比較し、上記第２の容量素子の両端電圧が上記検出電圧より大きいとき、上記第２のスイッチング時間制御信号を発生する第２のコンパレータとを備えたことを特徴とする請求項４記載のスイッチングレギュレータ。
【請求項７】
上記オンデューティ検出回路は、
上記基準電圧源と上記第３のスイッチ素子の一端との間に接続され、上記第２の基準電圧を分圧する第１の分圧回路をさらに備えたことを特徴とする請求項２、３、５又は６記載のスイッチングレギュレータ。
【請求項８】
上記出力端子から出力される電圧は、ローパスフィルタを介して上記出力電圧として入力されることを特徴とする請求項１乃至７のうちのいずれか１つに記載のスイッチングレギュレータ。
【請求項９】
上記出力電圧を分圧することにより上記フィードバック電圧を発生する第２の分圧回路をさらに備えたことを特徴とする請求項１乃至８のうちのいずれか１つに記載のスイッチングレギュレータ。
【請求項１０】
上記スイッチ素子制御回路は、上記出力電圧の時間平均値が実質的に一定になるように、上記第１及び第２のスイッチ素子をオンオフ制御することを特徴とする請求項１乃至９のうちのいずれか１つに記載のスイッチングレギュレータ。
【請求項１】
入力端子を介して入力された入力電圧を所定の出力電圧に変換し、出力端子を介して出力するスイッチングレギュレータにおいて、
上記入力端子と上記出力端子との間に接続された第１のスイッチ素子と、
上記出力端子と接地との間に接続された第２のスイッチ素子と、
上記第１のスイッチ素子のオン時間と上記第２のスイッチ素子のオン時間との和に対する上記第１のスイッチ素子のオン時間の比に基づいて上記第１のスイッチ素子のオン期間の終了タイミングを示す第１のスイッチング時間制御信号を発生するスイッチング時間制御回路と、
上記出力電圧に対応するフィードバック電圧を所定の第１の基準電圧と比較し、上記フィードバック電圧が上記第１の基準電圧より小さいとき、上記第２のスイッチ素子のオン期間の終了タイミングを示す第２のスイッチング時間制御信号を発生する第１のコンパレータと、
上記第１及び第２のスイッチング時間制御信号に基づいて、上記第１及び第２のスイッチ素子が相補的にオンするように、上記第１及び第２のスイッチ素子をオンオフ制御するスイッチ素子制御回路とを備えたことを特徴とするスイッチングレギュレータ。
【請求項２】
上記スイッチング時間制御回路は、
上記比を表す検出電圧を出力するオンデューティ検出回路と、
上記検出電圧に基づいて上記第１のスイッチング時間制御信号を発生するオン期間制御回路とを備え、
上記オンデューティ検出回路は、
所定の第２の基準電圧を発生する基準電圧源と、
上記基準電圧源に接続された一端を有し、上記第１のスイッチ素子と連動してオンオフするように制御される第３のスイッチ素子と、
上記第３のスイッチ素子の他端と接地との間に接続され、上記第２のスイッチ素子と連動してオンオフするように制御される第４のスイッチ素子と、
上記第３のスイッチ素子と上記第４のスイッチ素子との間の接続点に接続された一端を有する積分抵抗素子と、
上記積分抵抗素子の他端と接地との間に接続された第１の容量素子とを備え、
上記オンデューティ検出回路は、上記第１の容量素子の両端電圧を上記検出電圧として出力し、
上記オン期間制御回路は、
所定の基準電流を出力する基準電流源と、
上記基準電流源と接地との間に接続された第２の容量素子と、
上記第２の容量素子に並列に接続され、上記第１のスイッチ素子のオン期間においてオフしかつ上記第１のスイッチ素子のオフ期間においてオンするように制御される第５のスイッチ素子と、
上記検出電圧を上記第２の容量素子の両端電圧と比較し、上記第２の容量素子の両端電圧が上記検出電圧より大きいとき、上記第１のスイッチング時間制御信号を発生する第２のコンパレータとを備えたことを特徴とする請求項１記載のスイッチングレギュレータ。
【請求項３】
上記スイッチング時間制御回路は、
上記比を表す検出電圧を出力するオンデューティ検出回路と、
上記検出電圧に基づいて上記第１のスイッチング時間制御信号を発生するオン期間制御回路とを備え、
上記オンデューティ検出回路は、
所定の第２の基準電圧を発生する基準電圧源と、
上記基準電圧源に接続された一端を有し、上記第１のスイッチ素子と連動してオンオフするように制御される第３のスイッチ素子と、
上記第３のスイッチ素子の他端に接続され、所定の充電電流を出力する充電用基準電流源と、
接地された一端を有し、上記第２のスイッチ素子と連動してオンオフするように制御される第４のスイッチ素子と、
上記第４のスイッチ素子の他端に接続され、所定の放電電流を出力する放電用基準電流源と、
上記充電用基準電流源と上記放電用基準電流源との間の接続点と接地との間に接続された第１の容量素子とを備え、
上記オンデューティ検出回路は、上記第１の容量素子の両端電圧を上記検出電圧として出力し、
上記オン期間制御回路は、
所定の基準電流を出力する基準電流源と、
上記基準電流源と接地との間に接続された第２の容量素子と、
上記第２の容量素子に並列に接続され、上記第１のスイッチ素子のオン期間においてオフしかつ上記第１のスイッチ素子のオフ期間においてオンするように制御される第５のスイッチ素子と、
上記検出電圧を上記第２の容量素子の両端電圧と比較し、上記第２の容量素子の両端電圧が上記検出電圧より大きいとき、上記第１のスイッチング時間制御信号を発生する第２のコンパレータとを備えたことを特徴とする請求項１記載のスイッチングレギュレータ。
【請求項４】
入力端子を介して入力された入力電圧を所定の出力電圧に変換し、出力端子を介して出力するスイッチングレギュレータにおいて、
上記入力端子と上記出力端子との間に接続された第１のスイッチ素子と、
上記出力端子と接地との間に接続された第２のスイッチ素子と、
上記出力電圧に対応するフィードバック電圧を所定の第１の基準電圧と比較し、上記フィードバック電圧が上記第１の基準電圧より小さいとき、上記第１のスイッチ素子のオン期間の終了タイミングを示す第１のスイッチング時間制御信号を発生する第１のコンパレータと、
上記第１のスイッチ素子のオン時間と上記第２のスイッチ素子のオン時間との和に対する上記第２のスイッチ素子のオン時間の比に基づいて上記第２のスイッチ素子のオン期間の終了タイミングを示す第２のスイッチング時間制御信号を発生するスイッチング時間制御回路と、
上記第１及び第２のスイッチング時間制御信号に基づいて、上記第１及び第２のスイッチ素子が相補的にオンするように、上記第１及び第２のスイッチ素子をオンオフ制御するスイッチ素子制御回路とを備えたことを特徴とするスイッチングレギュレータ。
【請求項５】
上記スイッチング時間制御回路は、
上記比を表す検出電圧を出力するオンデューティ検出回路と、
上記検出電圧に基づいて上記第２のスイッチング時間制御信号を発生するオン期間制御回路とを備え、
上記オンデューティ検出回路は、
所定の第２の基準電圧を発生する基準電圧源と、
上記基準電圧源に接続された一端を有し、上記第２のスイッチ素子と連動してオンオフするように制御される第３のスイッチ素子と、
上記第３のスイッチ素子の他端と接地との間に接続され、上記第１のスイッチ素子と連動してオンオフするように制御される第４のスイッチ素子と、
上記第３のスイッチ素子と上記第４のスイッチ素子との間の接続点に接続された一端を有する積分抵抗素子と、
上記積分抵抗素子の他端と接地との間に接続された第１の容量素子とを備え、
上記オンデューティ検出回路は、上記第１の容量素子の両端電圧を上記検出電圧として出力し、
上記オン期間制御回路は、
所定の基準電流を出力する基準電流源と、
上記基準電流源と接地との間に接続された第２の容量素子と、
上記第２の容量素子に並列に接続され、上記第２のスイッチ素子のオン期間においてオフしかつ上記第２のスイッチ素子のオフ期間においてオンするように制御される第５のスイッチ素子と、
上記検出電圧を上記第２の容量素子の両端電圧と比較し、上記第２の容量素子の両端電圧が上記検出電圧より大きいとき、上記第２のスイッチング時間制御信号を発生する第２のコンパレータとを備えたことを特徴とする請求項４記載のスイッチングレギュレータ。
【請求項６】
上記スイッチング時間制御回路は、
上記比を表す検出電圧を出力するオンデューティ検出回路と、
上記検出電圧に基づいて上記第２のスイッチング時間制御信号を発生するオン期間制御回路とを備え、
上記オンデューティ検出回路は、
所定の第２の基準電圧を発生する基準電圧源と、
上記基準電圧源に接続された一端を有し、上記第２のスイッチ素子と連動してオンオフするように制御される第３のスイッチ素子と、
上記第３のスイッチ素子の他端に接続され、所定の充電電流を出力する充電用基準電流源と、
接地された一端を有し、上記第１のスイッチ素子と連動してオンオフするように制御される第４のスイッチ素子と、
上記第４のスイッチ素子の他端に接続され、所定の放電電流を出力する放電用基準電流源と、
上記充電用基準電流源と上記放電用基準電流源との間の接続点と接地との間に接続された第１の容量素子とを備え、
上記オンデューティ検出回路は、上記第１の容量素子の両端電圧を上記検出電圧として出力し、
上記オン期間制御回路は、
所定の基準電流を出力する基準電流源と、
上記基準電流源と接地との間に接続された第２の容量素子と、
上記第２の容量素子に並列に接続され、上記第２のスイッチ素子のオン期間においてオフしかつ上記第２のスイッチ素子のオフ期間においてオンするように制御される第５のスイッチ素子と、
上記検出電圧を上記第２の容量素子の両端電圧と比較し、上記第２の容量素子の両端電圧が上記検出電圧より大きいとき、上記第２のスイッチング時間制御信号を発生する第２のコンパレータとを備えたことを特徴とする請求項４記載のスイッチングレギュレータ。
【請求項７】
上記オンデューティ検出回路は、
上記基準電圧源と上記第３のスイッチ素子の一端との間に接続され、上記第２の基準電圧を分圧する第１の分圧回路をさらに備えたことを特徴とする請求項２、３、５又は６記載のスイッチングレギュレータ。
【請求項８】
上記出力端子から出力される電圧は、ローパスフィルタを介して上記出力電圧として入力されることを特徴とする請求項１乃至７のうちのいずれか１つに記載のスイッチングレギュレータ。
【請求項９】
上記出力電圧を分圧することにより上記フィードバック電圧を発生する第２の分圧回路をさらに備えたことを特徴とする請求項１乃至８のうちのいずれか１つに記載のスイッチングレギュレータ。
【請求項１０】
上記スイッチ素子制御回路は、上記出力電圧の時間平均値が実質的に一定になるように、上記第１及び第２のスイッチ素子をオンオフ制御することを特徴とする請求項１乃至９のうちのいずれか１つに記載のスイッチングレギュレータ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−２４９４３３（Ｐ２０１２−２４９４３３Ａ）
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願番号】特願２０１１−１１９４１９（Ｐ２０１１−１１９４１９）
【出願日】平成２３年５月２７日（２０１１．５．２７）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願日】平成２３年５月２７日（２０１１．５．２７）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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