チャネル構造を有する半導体素子

【目的】半導体素子が比較的小面積の単位素子となる区画を多数集積された構造を有し、かつ区画が共通の電極により並列接続される場合に、各区画の素子のオン電圧を均一化する、チャネル構造を有する半導体素子を提供することを目的とする。
【構成】半導体単結晶の｛１１１｝面に半導体素子の区画が多数配設され、区画内にゲート領域で囲まれた格子状のチャネルが形成される構成において、チャネルの長辺が結晶の＜１１２＞方向にほぼ垂直となるように、好ましくは９０°±１０°となるように配設することを特徴とするチャネル構造を有する半導体素子としての構成を有する。

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体素子に関し、特に単位素子を構成する区画内のチャネル配設構造に特徴を有するチャネル構造を有する半導体素子に関する。
【０００２】
【従来の技術】一般に自己ターンオフ機能を有するＳＩ(Static Induction,静電誘導) サイリスタやゲートターンオフサイリスタは、比較的小面積の単位素子を構成する区画を同一の半導体単結晶基板上に多数製作し、共通のカソード電極で、各区画の単位素子が並列接続される。各区画の単位素子は一斉にターンオン, ターンオフさせるべく均一な特性であることが要求される。そのために、半導体接合の不純物濃度及び厚さの均一化や区画の配設方法等での工夫が行われているが、さらにＳＩサイリスタでは、区画内のチャネル配設構造における配慮が必要である。
【０００３】図１６は、従来のＳＩサイリスタの一例の一区画分の断面斜視図を示し、２はｎ形高抵抗層領域, ３はｐ形低抵抗のアノード領域, ４はｎ形中抵抗のバッファ領域, ５はｐ形のゲート (制御) 領域, ６はｎ形領域, ７はｎ形低抵抗のカソード領域, ８はチャネル領域である。
【０００４】ｎ形領域６の層の上部には、ｎ形低抵抗からなるカソード領域７の層が重ねられてその上面にカソード電極１１が配設され、そしてアノード領域３の上面にアノード電極９が設けられる。更に、各区画のカソード領域７とｎ形領域６の両層の周辺部は取り除かれ、格子状のゲート領域５の周辺部が露出されており、この露出面にゲート電極１０が設けられている。
【０００５】このように構成された多数の区画が単一の半導体基板内に多数配設されてＳＩサイリスタを形成している。図１７は区画の配設例を示す図であって、ゲート領域５とチャネル領域８及びゲート電極１０の内縁を取出して表わされた区画が３重のリング上に放射状に任意の角度θの位置に配設される。そして格子状のチャネル領域８の長さＡの方向が、ゲート電極１０の内縁に、ほぼ垂直になるように配設されている。
【０００６】長さＡ＝数百μｍのチャネルが、区間Ｂ≒３ｍｍの中に約１００個並列配置された区画が、３重リングで合計数百個程度配設される。全ての区画のカソード電極は共通の電極が圧接されて並列接続される。
【０００７】
【発明が解決しようとする課題】ＳＩサイリスタ等の半導体素子が製作される半導体結晶の面方向 (図１７に示される面) が｛１１１｝面の場合に、図１６及び図１７に示される素子の区画のオン電圧のばらつきは１割程度あることが特に埋込みゲートＳＩサイリスタにおいて実験の結果明らかになった。
【０００８】図１８に区画のオン電圧分布例を示す。このＳＩサイリスタの耐電圧特性はオフ電圧が2.5 ｋＶ級であって、ゲート・カソード間の耐電圧は約 100Ｖである。
【０００９】図１８のオン電圧分布において、図１６の区画の配設角度θによりオン電圧が異り、角度が６０°を周期として、Ｖ_Tに大・小のくり返し傾向が見られる。
【００１０】区画のオン電圧のばらつきにより、素子全体のオン電圧が大きくなること、またオン電流分布が不均一になることから、ターンオン，ターンオフ動作が区画間で、不揃いになりやすい等の問題がある。
【００１１】本発明の目的は、小半導体素子を構成する多数の区画のチャネル当りのオン電流を均一化し、オン電圧を比較的低い値に均一化するとともに、オン電流が均一化されることによりターンオン損失の低減化及びターンオフ特性及び可制御耐量が改善されたチャネル構造を有する半導体素子を提供することを目的とする。
【００１２】
【課題を解決するための手段】半導体単結晶の｛１１１｝面にゲート領域で囲まれた格子状のチャネルが形成される場合に、チャネルの長辺が結晶の＜１１２＞方向にほぼ垂直となるように、好ましくは９０°±１０°となるように配設することを特徴とする。
【００１３】従って、本発明の構成は以下に示す通りである。即ち、本発明は、半導体単結晶の｛１１１｝面に一導電形の制御領域で囲まれるチャネル構造が形成される半導体素子において、チャネル構造の実質的な長辺方向が、｛１１１｝面上において結晶の＜１１２＞方向にほぼ垂直となされたことを特徴とするチャネル構造を有する半導体素子としての構成を有する。
【００１４】或いはまた、チャネル構造の実質的な長辺方向が結晶の＜１１２＞方向に対して９０°±１０°に形成されることを特徴とするチャネル構造を有する半導体素子としての構成を有する。
【００１５】或いはまた、前記チャネル構造が放射状に配設されることを特徴とするチャネル構造を有する半導体素子としての構成を有する。
【００１６】或いはまた、チャネル構造を囲み、ゲート領域に接触するゲート電極の内側の縁の実質的な長辺が結晶の＜１１２＞方向又は、＜１１２＞方向に対してほぼ垂直になされることを特徴とするチャネル構造を有する半導体素子としての構成を有する。
【００１７】
【作用】図１８のＳＩサイリスタの区画のオン電圧分布から、シリコン半導体単結晶の｛１１１｝面に形成された区画の長辺方向が結晶方向＜１１２＞にほぼ一致する場合のオン電圧が低いことがわかる。一方格子状のチャネルはその長辺が、区画の長辺方向に垂直に配置されていることから、チャネルの長辺が＜１１２＞方向に、ほぼ垂直な場合に、好ましくは９０°±１０°の場合に、オン電圧は低いと言える。
【００１８】このような実験結果の理論的な解明は未だである。しかし、Peter Vossによる、"OBSERVATION OF THE INITIAL PHASES OF THYRISTOR TURN-ON",Solid State Electronics, 1974, Vol.17, pp. 879-880 と題する論文において、通常サイリスタをシリコン半導体単結晶の｛１１１｝面に製作した場合のターンオン初期には、リング状の補助サイリスタの〔１２バー１〕〔２バー１１〕〔１１２バー〕方向にオン電流が集中することが観測されている。
【００１９】これらのことから、ＳＩサイリスタ等のチャネル構造を有する場合には、チャネルの長辺方向が、＜１１２＞方向にほぼ垂直な場合に、オン電流はチャネル全体に一様に分布することにより、オン電圧が低いことが考えられる。
【００２０】以上の実験結果に基づいて、全ての区画のチャネルをその長辺が＜１１２＞方向にほぼ垂直となるように配置することによって、各区画のオン電圧は、低くなり、しかも均一化され易くなる。
【００２１】
【実施例】(実施例１)ＳＩサイリスタ等のチャネル構造を有する半導体素子の区画が、リング上に放射状に配設される場合に、チャネルの長辺を図１に示されるように、結晶の＜１１２＞方向にほぼ垂直となるように配置する。図１の配設は６回対称であるから、素子全体のチャネルの配置は全てその長辺が＜１１２＞方向に垂直となる。図１には１つのリングを示してあるが、これを同心円の多重リングとすることにより、素子の大面積化が可能となる。
【００２２】(実施例２)ＳＩサイリスタ等のチャネル構造を有する半導体素子の区画のゲート電極の縁の長辺が図２に示されるように、結晶の＜１１２＞方向であって、チャネルの長辺が＜１１２＞方向にほぼ垂直となるように配置する。図２の配設は６回対称であるから、素子全体のチャネルの配置は全てその長辺が＜１１２＞方向ほぼ垂直になる。
【００２３】(実施例３)ＳＩサイリスタ等のチャネル構造を有する半導体素子のチャネルの長辺が図３に示されるように、＜１１２＞方向にほぼ垂直であって、素子の区画の、ゲート電極の縁の長辺とほぼ平行であることを特徴とする。
【００２４】本発明によるチャネル構造を有する半導体素子の特徴は多くのデバイスにおいて適用可能である。即ち、本発明はチャネル構造の形成に特徴を有し、オン電圧の均一化等が図れることからチャネル構造を有する半導体素子であれば同様にその有効性が期待できる。以下にその代表的な構造例を示す。即ち、埋込みゲートＳＩサイリスタ, 平面ゲートＳＩサイリスタ, 埋込みゲートＧＴＯ, ビームベースサイリスタ, ビームゲートサイリスタ, ダブルゲートＳＩサイリスタ, ダブルゲートＧＴＯ, 埋込みゲートＳＩＴ, 埋込みゲート構造を有するバイポーラトランジスタ等においても同様に適用され、有効である。以下、図４乃至図１５に本発明によるチャネル構造を有する半導体素子のチャネル近傍の模式的構造図或いはダブルゲート素子の模式的構造図の例を示す。
【００２５】(構造例１)図４は埋込みゲートＳＩサイリスタ (もしくはＳＩＴ) の一区画分の模式的構造図であり、図１乃至図３等と対応している。｛１１１｝面に対して、＜１１２＞方向に一区画分の長手方向が配置され、各チャネルは＜１１２＞方向に対して実質的にほぼ垂直に配置されている。
【００２６】図４において７はＳＩサイリスタのカソード領域もしくはＳＩＴのソース領域であり、３は同様にＳＩサイリスタのアノード領域もしくはＳＩＴのドレイン領域である。５は制御 (ゲート) 領域, ６はｎ形領域, ８はチャネル領域, ２は高抵抗層領域である。｛１１１｝面上において、チャネル領域８の長手方向は＜１１２＞方向に９０°±１０°内に形成され、ゲート電極の実質的な長手方向は、＜１１２＞方向に配置され、チャネル領域８の長手方向と実質的に垂直になされている。尚、図４においてはカソード (ソース) 電極, ゲート電極, アノード（ドレイン）電極については省略している。
【００２７】(構造例２)図５は埋込みゲートＧＴＯ (もしくはバイポーラトランジスタ) の一構造例を示し、一区画分の模式的構造図である。平面的な配置パターンは図１乃至図３等と同様に対応している。
【００２８】図５の構造的特徴は、ｐベース層５０中にｐ⁺ゲート領域５が埋込まれている点である。チャネル領域８は図４と同様に形成されており、その長手方向は＜１１２＞方向に対して実質的に垂直 (９０°±１０°内) である。領域３はＧＴＯのアノード領域もしくはバイポーラトランジスタのコレクタ領域として働き、領域７はＧＴＯのカソード領域もしくはバイポーラトランジスタのエミッタ領域として働く。各電極については省略してある。
【００２９】(構造例３)図６の構造はビームベース（ゲート）サイリスタもしくはビームベース（ゲート）トランジスタの一区画分の模式的構造図である。図６の構造的特徴はｐベース層５０に接してｐ⁺ゲート領域５がビームベース（ゲート）状に配置されている点である。｛１１１｝面上においてチャネル領域８の長手方向は＜１１２＞方向に実質的に垂直である。７はサイリスタのカソード領域もしくはトランジスタのエミッタ領域として働き、３はサイリスタのアノード領域もしくはトランジスタのコレクタ領域として働く。各電極については省略してある。
【００３０】(構造例４)図７は図６と同様のビームベース（ゲート）サイリスタもしくはビームベース（ゲート）トランジスタの一区画分の模式的構造図である。図７R>７の構造的特徴はｐベース層５０とｎカソード（エミッタ）７との間にｐベース層５０に接してｐ⁺ビームベース（ゲート）５が配置されている点である。チャネル領域８の長手方向は｛１１１｝面上において＜１１２＞方向に対して実質的に垂直である。
【００３１】(構造例５）図８はビームベース（ゲート）サイリスタもしくはビームベース（ゲート）トランジスタの一区画分の模式的構造図を示す。図８の構造的特徴は、ベース層５０の厚さとビーム状のｐ⁺ゲート５の厚さがほぼ等しく、かつ板状に形成されている点と、ベース層５０はｐ^-層として形成され、実質的なチャネル領域８を形成している点である。６はｎ形領域である。３はサイリスタのアノード領域もしくはトランジスタのコレクタ領域であり、７はサイリスタのカソード領域もしくはトランジスタのソース領域である。図８の構造において、チャネル領域８の長手方向は｛１１１｝面上において＜１１２＞方向に対して実質的に垂直である。
【００３２】(構造例６)図９は本発明のチャネル構造を有する半導体素子として、プレーナ構造のＳＩサイリスタもしくはＳＩＴの模式的構造図を示す。図９において、３はアノード領域もしくはドレイン領域，２は高抵抗層領域，５はｐ⁺ゲート領域，８はｎ^-チャネル領域，７はｎ⁺カソード領域である。チャネル領域８の長手方向は｛１１１｝面上において＜１１２＞方向に対して実質的に垂直（９０°±１０°内）に形成されている。
【００３３】(構造例７)図１０はプレーナ構造のＳＩサイリスタもしくはＳＩＴの別の模式的構造例を示す。チャネル領域８がｐ^-層として形成されている点が図９と異なる。同様にチャネル領域８の長手方向は｛１１１｝面上において＜１１２＞方向に対して実質的に垂直（９０°±１０°内）に形成されている。
【００３４】(構造例８)図１１は本発明のチャネル構造を有する半導体素子としてプレーナ構造のビームベース（ゲート）ＧＴＯもしくはビームベース（ゲート）トランジスタの模式的構造図を示す。図１１の構造的特徴は、ベース層５０の表面において、ビーム状のベース（ゲート）構造（ｐ⁺領域）５が形成されている点である。２は高抵抗層であり、３はアノード領域もしくはコレクタ領域、７はカソード領域もしくはエミッタ領域である。ｐ⁺ゲート５に挟まれた領域にチャネル領域８が形成されている。図１１においても、チャネル領域８の長手方向は｛１１１｝面上において＜１１２＞方向に実質的に垂直（９０°±１０°）に配置されている。
【００３５】(構造例９)図１２は本発明のチャネル構造を有する半導体素子として、ダブルゲート構造のＳＩサイリスタの一区画分の模式的構造図である。図１２において５１は第１ゲート領域，５２は第２ゲート領域を示し、８１は第１チャネル領域，８２は第２チャネル領域を示す。３はアノード領域，７はカソード領域，２は高抵抗層領域を示す。図１２の構造においては、第１ゲート領域５１及び第２ゲート領域５２はともにほぼ平行に埋込まれて形成されており、従って、第１チャネル領域８１及び第２チャネル領域８２も実質的に対向しており、ほぼ平行に形成されている。第１チャネル領域，第２チャネル領域の長手方向は、｛１１１｝面上において＜１１２＞方向に対して実質的に垂直になるように配置されている。ダブルゲート構造は図１２の構造に限定されるわけではなく、第１のゲートがプレーナ構造，第２のゲートが埋込みゲート構造であってもよく，或いはまたその逆の構造であってもよい。更にまた、両ゲートともにプレーナ構造として形成されていてもよい。本発明のチャネル構造を有する半導体素子の例としては、第１チャネル領域もしくは第２チャネル領域のいずれか一方がその長手方向において｛１１１｝面上＜１１２＞方向にほぼ垂直に形成されていてもよい。
【００３６】(構造例10）図１３は第１のゲートがプレーナ構造，第２のゲートが埋込み構造のダブルゲートＳＩサイリスタの一区画分の模式的構造図を示す。７はｎ⁺カソード領域，５１は第１のゲート領域，８１は第１のチャネル領域を示す。２はｎ^-高抵抗層である。３はアノード領域，５２は第２のゲート領域，８２は第２のチャネル領域を示す。第２のゲート領域５２はｐアノード領域３中に埋込まれていると考えることができる。図１３１３においても、第１のチャネル領域８１及び，第２のチャネル領域８２は対向しており、その長手方向は、｛１１１｝面上において実質的に＜１１２＞方向にほぼ垂直になされている。第２ゲート領域５２に対するゲート電極はアノード側主表面に形成してもよく、或いはまたカソード側主表面に形成してもよい。
【００３７】(構造例11）図１４は第１のゲートが埋込みゲートＧＴＯ構造，第２のゲートが埋込みゲートのＳＩゲート構造を有するサイリスタの一区画分の模式的構造図を示す。５３は第１ベース層（ｐ）であり、ｐ⁺第１ゲート領域５１がＰベース層５３中に埋込まれている。７はカソード領域，２はｎ^-高抵抗層である。５２はｎ⁺第２ゲート領域であり、アノード領域３中に埋込まれている。図１４の構造はダブルゲート構造の埋込みゲートＧＴＯと考えることができる。図１４において第１のチャネル領域８１及び第２のチャネル領域８２は互いに対向しており、その長手方向は｛１１１｝面上において、＜１１２＞方向に対して実質的に垂直となるように配置されている。
【００３８】(構造例12）図１５は第１ゲートがプレーナ構造のビームベース（ゲート）構造，第２ゲートが板状の埋込み構造のビームベース（ゲート）構造を有するサイリスタの一区画分の模式的構造図である。図１５において、５３は第１ベース層（ｐ^-）であり、５４は第２ベース層（ｎ^-）を示す。５１は第１ゲート領域であり、第１ベース層５３とほぼ同じ厚さを有し、ビームゲート状に形成されている。５２は第２ゲート領域であり、第２ベース層５４とほぼ同じ厚さを有し、同じくビームゲート状に埋込まれている。図１５の構造は第１ベース，第２ベースを有するダブルベース構造のサイリスタと考えることもできる。８１は第１ゲート領域５１で挟まれた第１のチャネル領域であり、８２は第２ゲート領域５２に挟まれた第２のチャネル領域である。これらの第１及び第２のチャネル領域８１，８２は互いに対向しており、その長手方向は｛１１１｝面上において＜１１２＞方向に実質的に垂直に配置されている。
【００３９】
【発明の効果】チャネル構造を有する半導体素子を構成する多数の区画のチャネル当りのオン電流が、均一に分布する効果により次の素子特性の改善が期待される。
【００４０】(1) 区画毎のオン電圧が、低い値に揃いやすくなり、ひいては素子全体のオン電圧の低減化が可能となる。
【００４１】(2) ターンオンが早くなると共に、ターンオン損失の低減化が図れる。
【００４２】(3) 各区画のオン電流が均一化されることにより、ターンオフ動作が揃いやすくなり、素子全体のターンオフ特性及び可制御耐量の改善を図れる。
【００４３】本発明はチャネルの配置設計を変えることであって、従来の製造技術で製作可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施例としてのチャネル構造を有する半導体素子の区画及びチャネルの配設構造を示す平面的模式図
【図２】本発明の第２の実施例としてのチャネル構造を有する半導体素子の区画及びチャネルの配設構造を示す平面的模式図
【図３】本発明の第３の実施例としてのチャネル構造を有する半導体素子の区画及びチャネルの配設構造を示す平面的模式図
【図４】本発明のチャネル構造を有する半導体素子の一区画分の模式的構造図（構造例１）
【図５】本発明のチャネル構造を有する半導体素子の一区画分の模式的構造図（構造例２）
【図６】本発明のチャネル構造を有する半導体素子の一区画分の模式的構造図（構造例３）
【図７】本発明のチャネル構造を有する半導体素子の一区画分の模式的構造図（構造例４）
【図８】本発明のチャネル構造を有する半導体素子の一区画分の模式的構造図（構造例５）
【図９】本発明のチャネル構造を有する半導体素子の一区画分の模式的構造図（構造例６）
【図10】本発明のチャネル構造を有する半導体素子の一区画分の模式的構造図（構造例７）
【図11】本発明のチャネル構造を有する半導体素子の一区画分の模式的構造図（構造例８）
【図12】本発明のチャネル構造を有する半導体素子の一区画分の模式的構造図（構造例９）
【図13】本発明のチャネル構造を有する半導体素子の一区画分の模式的構造図（構造例10）
【図14】本発明のチャネル構造を有する半導体素子の一区画分の模式的構造図（構造例11）
【図15】本発明のチャネル構造を有する半導体素子の一区画分の模式的構造図（構造例12）
【図16】従来のＳＩサイリスタの一区画分の断面斜視図
【図17】図１６の区画とチャネルの配設構造の平面図 (従来例)
【図18】図１７の素子の各区画のオン電圧分布例
【符号の説明】
２高抵抗層領域 (ｎ^-)(基板)
３アノード領域 (ドレイン領域)(コレクタ領域)
４バッファ領域
５ゲート領域 (ｐ型)
６ｎ形領域
７カソード領域 (ソース領域)(エミッタ領域)
８チャネル領域
９アノード電極
10 ゲート電極
11 カソード電極
30 ｐ^-層
50 ベース層
51 第１ゲート領域
52 第２ゲート領域
53 第１ベース層
54 第２ベース層
81 第１チャネル領域
82 第２チャネル領域

【特許請求の範囲】
【請求項１】半導体単結晶の｛１１１｝面に一導電形の制御領域で囲まれるチャネル構造が形成される半導体素子において、チャネル構造の実質的な長辺方向が、｛１１１｝面上において結晶の＜１１２＞方向にほぼ垂直となされたことを特徴とするチャネル構造を有する半導体素子。
【請求項２】チャネル構造の実質的な長辺方向が結晶の＜１１２＞方向に対して９０°±１０°に形成されることを特徴とする請求項１記載のチャネル構造を有する半導体素子。
【請求項３】前記チャネル構造が放射状に配設されることを特徴とする請求項１もしくは２の内、いずれか１項記載のチャネル構造を有する半導体素子。
【請求項４】チャネル構造を囲み、制御領域に接触する制御電極の内側の縁の実質的な長辺が結晶の＜１１２＞方向又は、＜１１２＞方向に対してほぼ垂直になされることを特徴とする請求項１もしくは２の内、いずれか１項記載のチャネル構造を有する半導体素子。

【図１】