デジタル−アナログ変換器、データ駆動回路、平板表示装置、そのデータ駆動方法
【課題】従来のＤＡＣに含まれるＲ-ｓｔｒｉｎｇとデコーダとスイッチアレイとを除去でき、ＤＡＣの後段に備えられる増幅部としてのアナログバッファを除去でき、よって、ＤＡＣの回路面積及び消費電力を大幅に低減でき、収率及び画質を向上できるジタル−アナログ変換器、データ駆動回路、平板表示装置、そのデータ駆動方法を提供すること。
【解決手段】データライン３４４とダミーデータライン３４２との間の電荷共有により、入力されるデジタルデータに対応する階調電圧を生成する階調スケール生成部３１０と、前記階調スケール生成部３１０内に備えられた複数のスイッチに対応する動作制御信号を提供するスイッチング信号生成部３３０と、リファレンス電圧を生成して、前記階調スケール生成部３１０に提供するリファレンス電圧生成部３２０と、を含むことを特徴とする、デジタル−アナログ変換器が提供される。
【解決手段】データライン３４４とダミーデータライン３４２との間の電荷共有により、入力されるデジタルデータに対応する階調電圧を生成する階調スケール生成部３１０と、前記階調スケール生成部３１０内に備えられた複数のスイッチに対応する動作制御信号を提供するスイッチング信号生成部３３０と、リファレンス電圧を生成して、前記階調スケール生成部３１０に提供するリファレンス電圧生成部３２０と、を含むことを特徴とする、デジタル−アナログ変換器が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル−アナログ変換器、データ駆動回路、平板表示装置、そのデータ駆動方法に関する。
【背景技術】
【０００２】
最近、陰極線管（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ：ＣＲＴ）の短所である重さと質量を減らすことのできる、各種の平板表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ：ＦＰＤ）が開発されている。上記平板表示装置としては、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：ＬＣＤ）、電界放出表示装置（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ：ＦＥＤ）、プラズマ表示パネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ：ＰＤＰ）及び発光表示装置（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ：ＬＥＤ）などがある。
【０００３】
このような平板表示装置は、一般に表示パネル、走査駆動回路、データ駆動回路を含む。また、走査駆動回路は、表示パネルに形成された複数の走査ラインに順次走査駆動信号を出力し、データ駆動回路は、表示パネルのデータラインにＲ、Ｇ、Ｂ映像信号を出力する。
【０００４】
以下、平板表示装置に備えられる従来のデータ駆動回路の構成及び動作について説明する。
【０００５】
図１は、従来のデータ駆動回路の構成を示すブロック図である。
【０００６】
ただし、データ駆動回路は、ｎ個のチャンネルを有するものと仮定して説明する。
【０００７】
図１に示すように、従来のデータ駆動回路は、シフトレジスタ部１１０と、サンプリングラッチ部１２０と、ホールディングラッチ部１３０と、デジタル−アナログ変換器（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：ＤＡＣ。以下、ＤＡＣという。）１４０と、増幅部１５０とを含む。
【０００８】
シフトレジスタ部１１０は、タイミング制御部（図示せず）からソースシフトクロック（ＳＳＣ）及びソーススタートパルス（ＳＳＰ）の供給を受ける。また、シフトレジスタ部１１０は、ソースシフトクロック（ＳＳＣ）の１周期ごとにソーススタートパルス（ＳＳＰ）をシフトさせながら、順次ｎ個のサンプリング信号を生成する。そのために、シフトレジスタ部２１０は、ｎ個のシフトレジスタを備える。
【０００９】
サンプリングラッチ部１２０は、シフトレジスタ部１１０から順次供給されるサンプリング信号に応答してデータ（Ｄａｔａ）を順次格納する。ここで、サンプリングラッチ部１２０は、ｎ個のデジタルデータ（Ｄａｔａ）を格納するために、ｎ個のサンプリングラッチを備える。そして、それぞれのサンプリングラッチは、データ（Ｄａｔａ）のビット数に対応する大きさを有する。例えば、データ（Ｄａｔａ）がｋビットから構成される場合は、サンプリングラッチのそれぞれは、ｋビットの大きさに設定される。
【００１０】
ホールディングラッチ部１３０は、ソース出力イネーブル信号（ＳＯＥ）が入力されるとき、サンプリングラッチ部１２０からデータを入力されて格納する。そして、ホールディングラッチ部１３０は、ソース出力イネーブル信号（ＳＯＥ）が入力されるとき、格納したデータ（Ｄａｔａ）をＤＡＣ１４０に供給する。ここで、ホールディングラッチ部１３０は、ｎ個のデータを格納するために、ｎ個のホールディングラッチを備える。また、それぞれのホールディングラッチは、データ（Ｄａｔａ）のビット数に対応する大きさを有する。例えば、ホールディングラッチのそれぞれは、データ（Ｄａｔａ）が格納されるようにｋビットに設定される。
【００１１】
ＤＡＣ１４０は、入力されるデジタルデータ（Ｄａｔａ）のビット値に対応するアナログ信号を生成する。また、ＤＡＣ１４０は、ホールディングラッチ部１３０から供給されるデータ（Ｄａｔａ）のビット値に対応して、複数の階調電圧のいずれか１つを選択することで、ビット値に対応するアナログデータ信号を生成する。
【００１２】
増幅部１５０は、ＤＡＣ１４０でアナログ信号に変換されたデータ（Ｄａｔａ）を一定レベル電圧に増幅して、パネルのデータラインに出力する。
【００１３】
このようなデータ駆動回路は、１水平周期中に１回のデータ出力が行う。すなわち、データ駆動回路は、１水平周期中にデジタルＲ、Ｇ、Ｂデジタルデータをサンプル・アンド・ホールディング（Ｓａｍｐｌｅ ＆ ｈｏｌｄｉｎｇ）した後に、これをアナログＲ、Ｇ、Ｂデータに変換し、一定レベルの電圧に増幅して出力する。しかし、データ駆動回路において、ホールディングラッチ部１３０がｎ番目のコラムラインに該当するＲ、Ｇ、Ｂデータをホールディングしていれば、サンプリングラッチ部１２０は、ｎ＋１番目のコラムラインに該当するＲ、Ｇ、Ｂデータをサンプリングする。
【００１４】
図２は、図１に示した従来のＤＡＣを示すブロック図である。
【００１５】
図２に示すように、従来のＤＡＣ１４０は、リファレンス電圧生成部１４２と、レベルシフタ１４４と、スイッチアレイ１４６と、を含む。
【００１６】
ＤＡＣ１４０は、正確な階調電圧の生成とガンマ補正のために、図２に示すように、Ｒ−ｓｔｒｉｎｇ（Ｒ１、Ｒ２、…、Ｒｎ）が備えられたリファレンス電圧生成部１４２を用い、リファレンス電圧生成部１４２により生成された電圧を選択するためにロム（ＲＯＭ）タイプのスイッチアレイ１４６を備える。
【００１７】
また、ＤＡＣ１４０は、サンプリングラッチ部（図１の１２０）及びホールディングラッチ部（図１の１３０）を介して入力されるデジタルデータに対応する電圧レベルを変換して、これをスイッチアレイ１４６に提供するレベルシフタ１４４が備えられる。
【００１８】
【特許文献１】大韓民国特許公開第１０−０３７５２０３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかし、従来のＤＡＣによれば、Ｒ−ｓｔｒｉｎｇの静電流（ｓｔａｔｉｃ ｃｕｒｒｅｎｔ）により消費電力が増加してしまうという問題点がある。Ｒ−ｓｔｒｉｎｇに流れる静電流を低減するために、大きい抵抗値を有するＲ−ｓｔｒｉｎｇを設計し、各チャンネルに増幅部１５０としてアナログバッファを用いて、各データラインに所望の階調電圧を印加する方式が提案された。しかし、これもまたアナログバッファを構成するトランジスタの閾電圧及び移動度（ｍｏｂｉｌｉｔｙ）が均一でない場合、チャンネル間の出力電圧の差により画質低下が生じるという問題点がある。
【００２０】
また、６ビットのグレースケール（ｇｒａｙ‐ｓｃａｌｅ）を具現すると仮定する場合、６４個もの階調電圧のいずれか１つの電圧を選択するために、６×６４個のスイッチが各チャンネルに内蔵されなければならない。しかし、これは、回路面積を大きく増加させるという短所がある。従来のＤＡＣの場合、一般にＤＡＣの面積がデータ駆動回路面積の１／２以上を占めることになる。
【００２１】
これは、グレースケールが増加するにつれ、さらに深刻になる。８ビットグレースケールを具現すると仮定すれば、ＤＡＣの面積は６ビットに比べて、４倍以上増加してしまうという問題がある。
【００２２】
近年、多結晶シリコンＴＦＴを用いて基板上に駆動回路部などを画素部と共に集積するＳＯＰ（Ｓｙｓｔｅｍ Ｏｎ Ｐａｎｅｌ）工程を適用する平板表示装置が提案されている。しかし、前述した従来のＤＡＣの短所とされる消費電力及び面積の問題や、増幅部としてのアナログバッファの性能具現の問題は、ＳＯＰ工程の適用時にさらに大きな短所となる。
【００２３】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、従来のＤＡＣに含まれるＲ-ｓｔｒｉｎｇと、デコーダと、スイッチアレイとを除去でき、ＤＡＣの後段に備えられる増幅部としてのアナログバッファを除去でき、よって、ＤＡＣの回路面積及び消費電力を大幅に低減でき、収率及び画質を向上できる新規かつ改良されたデジタル−アナログ変換器、データ駆動回路、平板表示装置、そのデータ駆動方法を提供することにある。
【課題を解決するための手段】
【００２４】
上記課題を解決するために、本発明のある観点によれば、データラインとダミーデータラインとの間の電荷共有により、入力されるデジタルデータに対応する階調電圧を生成する階調スケール生成部と、階調スケール生成部内に備えられた複数のスイッチに、動作制御信号を提供するスイッチング信号生成部と、リファレンス電圧を生成して階調スケール生成部に提供するリファレンス電圧生成部と、を含むことを特徴とする、デジタル−アナログ変換器が提供される。
【００２５】
かかる構成により、まず、スイッチ信号生成部は、階調スケール生成部に備えられた複数のスイッチを制御する制御信号を生成する。同時に、リファレンス電圧生成部は、リファレンス電圧を生成する。生成された制御信号は、階調スケール生成部に備えられた複数のスイッチに伝達される。そして、複数のスイッチは、制御信号によってスイッチングが行われる。この制御信号によって階調スケール生成部内で行われるスイッチングは、入力データに対応したアナログ階調電圧を生成するように、行われる。このスイッチングにより、データライン及びダミーデータラインには、適宜リファレンス電圧が供給される。また、このスイッチングによって、データラインとダミーデータラインとの間で電荷共有が行われる。この電荷共有の結果、入力されるデジタルデータに対応したアナログ階調電圧を、データラインに生成することができる。よって、かかる構成によれば、従来のＤＡＣに含まれるＲ-ｓｔｒｉｎｇと、デコーダと、スイッチアレイとを使用せずに、アナログ階調電圧を生成することができる。
【００２６】
また、電荷共有は、データラインに存在する寄生キャパシタンス成分をホールディングキャパシタとして活用し、ダミーデータラインに存在する寄生キャパシタンス成分をサンプリングキャパシタとして活用して行われてもよい。
【００２７】
また、階調スケール生成部は、ダミーデータラインに存在する寄生キャパシタンス成分によるサンプリングキャパシタと、データラインに存在する寄生キャパシタンス成分によるホールディングキャパシタと、入力されるデジタルデータの各ビット値に応じて、ハイレベルリファレンス電圧をサンプリングキャパシタに提供する第１スイッチと、入力されるデジタルデータの各ビット値に応じて、ローレベルリファレンス電圧をサンプリングキャパシタに提供する第２スイッチと、サンプリングキャパシタとホールディングキャパシタとの間の電荷共有のために、サンプリングキャパシタとホールディングキャパシタとの間に備えられる第３スイッチと、ホールディングキャパシタに接続され、ホールディングキャパシタを初期化する第４スイッチと、を含んでもよい。
【００２８】
また、ダミーデータラインは、データラインに隣接して形成され、データラインとダミーデータラインとは、パネル上に交互に反復形成されてもよい。
【００２９】
また、ホールディングキャパシタは、第４スイッチのターンオンにより、ハイレベルリファレンス電圧またはローレベルリファレンス電圧のいずれかの一方に初期化されてもよい。
【００３０】
また、デジタルデータ（ｋビット）の各ビットが入力されるt番目の期間中に、サンプリングキャパシタとホールディングキャパシタとの間の電荷共有が行われ、最後のｋ番目の電荷共有によってえられた電圧が、データラインに印加される最終階調電圧であってもよい。ただし、ｋは、任意の整数であり、tは、１以上ｋ以下の任意の整数である。
【００３１】
また、t番目の期間中の所定期間ごとに、第３スイッチがターンオンされ、第３スイッチのターンオンにより、サンプリングキャパシタとホールディングキャパシタとに格納された所定のリファレンス電圧が互いに均等に分配され、均等に分配されることにより、電荷共有が行われてもよい。
【００３２】
また、第３スイッチは、第１スイッチまたは第２スイッチのターンオン動作が完了した後に、ターンオンされてもよい。
【００３３】
また、上記課題を解決するために、本発明の別の観点によれば、シフトレジスタクロックを生成してサンプリング信号を提供するシフトレジスタ部と、サンプリング信号の供給を受けて、入力されるデジタルデータ（ｋビット）をコラムライン毎にサンプリングしてラッチするサンプリングラッチ部と、サンプリングラッチ部でラッチされたデジタルデータを並列状態で供給されてラッチし、デジタルデータを各ビット毎に直列形態に変換して出力するホールディングラッチ部と、ホールディングラッチ部から直列形態に提供されたデジタルデータのビット値に対応する階調電圧を、パネルに備えられたデータラインとダミーデータラインとの間の電荷共有により生成して、データラインに提供するデジタル−アナログ変換器と、を含むことを特徴とする、データ駆動回路が提供される。
【００３４】
また、ホールディングラッチ部は、シフトレジスタ部で生成されたシフトレジスタクロック信号の入力を受けて、クロック信号により並列形態に入力されたデジタルデータを直列形態に変換して、デジタル−アナログ変換器に出力してもよい。
【００３５】
また、デジタル−アナログ変換器は、データラインと、データラインに隣接して形成されたダミーデータラインとの間の電荷共有により、入力されるデジタルデータに対応するアナログ階調電圧を生成して、生成したアナログ階調電圧をデータラインに接続された当該画素に提供してもよい。
【００３６】
また、電荷共有は、データラインに存在する寄生キャパシタンス成分をホールディングキャパシタとして活用し、ダミーデータラインに存在する寄生キャパシタンス成分をサンプリングキャパシタとして活用して行われてもよい。
【００３７】
また、データラインとダミーデータラインとは、パネル上に交互に反復形成されてもよい。
【００３８】
また、上記課題を解決するために、本発明の別の観点によれば、第１方向に配列された複数の走査ラインと、第２方向に配列された複数のデータライン及び各データラインに隣接して形成されたダミーデータラインと、に接続するように配置される複数の画素を含む画素部と、複数の画素に所定の階調電圧を供給するデータ駆動回路と、走査ラインに走査信号を供給する走査駆動回路と、を含み、データ駆動回路は、データラインとダミーデータラインとの間の電荷共有により、入力されるデジタルデータに対応する階調電圧を生成して、生成した階調電圧をデータラインに接続された画素に提供することを特徴とする、平板表示装置が提供される。
【００３９】
また、電荷共有は、データラインに存在する寄生キャパシタンス成分をホールディングキャパシタとして活用し、ダミーデータラインに存在する寄生キャパシタンス成分をサンプリングキャパシタとして活用して行われてもよい。
【００４０】
また、データラインとダミーデータラインとは、パネル上に交互に反復形成され、隣接した各データラインとダミーデータラインとは、一対をなしてもよい。
【００４１】
また、上記課題を解決するために、本発明の別の観点によれば、デジタルデータ（ｋビット）の各ビットがシリアルに入力される段階と、デジタルデータ（ｋビット）の各ビットが入力されるt番目の期間中に、それぞれデータラインと、データラインに隣接して形成されたダミーデータラインとの間の電荷共有が行われる段階と、最後のｋ番目の電荷共有によってえられた電圧が、最終階調電圧として、データラインを介して、データラインに接続された画素に印加される段階と、を含むことを特徴とする、平板表示装置のデータ駆動方法が提供される。
【００４２】
また、電荷共有は、データラインに存在する寄生キャパシタンス成分をホールディングキャパシタとして活用し、ダミーデータラインに存在する寄生キャパシタンス成分をサンプリングキャパシタとして活用して行われてもよい。
【００４３】
また、t番目の期間中の所定期間ごとに、サンプリングキャパシタとホールディングキャパシタとに格納されたリファレンス電圧が互いに均等に分配されることにより、電圧共有が行われてもよい。
【発明の効果】
【００４４】
以上説明したように、本発明によれば、従来のＤＡＣに含まれるＲ-ｓｔｒｉｎｇと、デコーダと、スイッチアレイとを除去でき、ＤＡＣの後段に備えられる増幅部としてのアナログバッファを除去でき、よって、ＤＡＣの回路面積及び消費電力を大幅に低減でき、収率及び画質を向上できる、新規かつ改良されたデジタル−アナログ変換器、データ駆動回路、平板表示装置、そのデータ駆動方法を提供することにある。
【発明を実施するための最良の形態】
【００４５】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００４６】
本発明の実施形態では、デジタル−アナログ変換器（ＤＡＣ）と、デジタル−アナログ変換器を採用したデータ駆動部と、データ駆動部を備えた平板表示装置と、平板表示装置のデータ駆動方法と、順をおって詳細に説明する。
【００４７】
まず、以下において、図３を参照して、本発明の実施形態に係るデジタル−アナログ変換器の構成について説明する。図３は、本発明の実施形態に係るデジタル−アナログ変換器の構成を示すブロック図である。
【００４８】
ただし、本実施形態によるデジタル−アナログ変換器（以下、ＤＡＣという。）は、一例として、平板表示装置のデータ駆動回路に備えられることとして説明する。
【００４９】
本実施形態に係るＤＡＣは、パネルに備えられたデータライン及びダミーデータラインにそれぞれ存在する寄生キャパシタンス成分をホールディングキャパシタとサンプリングキャパシタとして活用する。また、ＤＡＣは、データラインとダミーデータラインとの間の電荷共有により、入力されるデジタルデータに対応するアナログ階調電圧を生成して、これを該当する画素に提供することを特徴とする。当該、構成及び動作については、後述する。
【００５０】
図３に示すように、本実施形態によるＤＡＣ３００は、それぞれ一対をなすダミーデータライン３４２とデータライン３４４との間の電荷共有を行う階調スケール生成部３１０と、階調スケール生成部３１０内に備えられた複数のスイッチに対する動作制御信号を提供するスイッチング信号生成部３３０と、リファレンス電圧を生成して階調スケール生成部に提供するリファレンス電圧生成部３２０とを含む。
【００５１】
ここで、リファレンス電圧生成部３２０は、Ｒ、Ｇ、Ｂデータ毎にそれぞれハイレベルリファレンス電圧及びローレベルリファレンス電圧を生成して、これを階調スケール生成部に提供する。
【００５２】
本実施形態の場合、データライン３４４は、所定の階調電圧を印加されて、データライン３４４に接続された所定の画素に階調電圧を提供する役割を果たす。さらに、データライン３４４は、データライン３４４に隣接して形成されたダミーデータライン３４２と共に、データライン３４４及びダミーデータライン３４２の各々に存在する寄生キャパシタンス成分を用いる。
【００５３】
データライン３４４及びダミーデータライン３４２は、複数の抵抗及びキャパシタが接続された形態でモデリングできる。したがって、データライン３４４及びダミーデータライン３４２のそれぞれのキャパシタンス成分は、パネルサイズなどに応じて所定の値に規格化できる。
【００５４】
本実施形態は、隣接して一対に形成されたダミーデータライン３４２とデータライン３４４とに対するキャパシタンス成分を、それぞれサンプリングキャパシタとホールディングキャパシタとして活用する。また、本実施形態は、ダミーデータライン３４２とデータライン３４４との間の電荷共有により、入力されるデジタルデータに対応するアナログ階調電圧を生成して、これをデータライン３４４を介してデータライン３４４と接続された当該画素に提供する。
【００５５】
ただし、これは本発明の実施形態の１つのに過ぎず、本発明は、これに限定されない。例えば、ＤＡＣ３００は、パネル上に複数形成されたダミーデータライン３４２間の電荷共有を行って、入力されるデジタルデータ３４４に対応する階調電圧を生成し、これをダミーデータライン３４２に隣接するデータライン３４４を介してデータライン３４４に接続された当該画素に提供することもできる。
【００５６】
さらに、例えば、ＤＡＣ３００は、１つのダミーデータラインと複数（ｊ個）のデータラインとの間で電荷共有を行って、各データラインに接続された画素に提供されるべき階調電圧を生成し、これを各データラインを介してそれぞれの画素に提供することもできる。ただし、この場合、各画素に階調電圧が印加されるラインタイム（ｌｉｎｅ ｔｉｍｅ）は１／jに減少する。
【００５７】
次に、以下では、図４〜６を参照しながら、本実施形態に係るＤＡＣ３００の階調スケール生成部３１０の構成及び動作について詳しく説明する。図４は、図３に示した階調スケール生成部の構成を示すブロック図である。また、図５は、図４の階調スケール生成部に入力されるデジタルデータの一例を示す信号波形図である。また、図６は、図５に示したデジタルデータの入力に対する階調スケール生成部の出力を示すシミュレーション波形図である。
【００５８】
ただし、本実施形態の場合、説明を容易にするために、入力されるデジタルデータが８ビットの信号であることを仮定する。しかし、本発明はこれに限定されるものではなく、デジタルデータは、所望のビットで構成することができる。すなわち、例えば、デジタルデータがｋビットである場合は、以下の説明中８ビットをｋビットとしてもよい。また、デジタルデータ（ｋビット）が入力及び処理等される期間を、各ビットに対応して、ｋ個の期間とする。後述するが、本実施形態では、デジタルデータを８ビットと仮定するので、少なくとも８個の期間が存在する（後述の第１期間（Ｔ１）〜第８期間（Ｔ８））また、ｋビットにおいては、少なくともｋ個の期間が存在するが、そのうちの任意の期間を示すのに、t番目の期間と呼んでもよい。ただし、ｋは、任意の整数であり、tは、１以上ｋ以下の整数とする。
【００５９】
まず、図４を参照しながら、階調スケール生成部３１０の構成について説明する。図４に示すように、階調スケール生成部３１０は、ダミーデータライン（図１中の３４２）の寄生キャパシタンス成分によるサンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２と、データライン（図１中の３４４）の寄生キャパシタンス成分によるホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４と、入力されるデジタルデータの各ビット値に応じてハイレベルリファレンス電圧をサンプリングキャパシタ３１２に提供するように制御する第１スイッチ（ＳＷ１）と、入力されるデジタルデータの各ビット値に応じてローレベルリファレンス電圧をサンプリングキャパシタ３１２に提供するように制御する第２スイッチ（ＳＷ２）と、サンプリングキャパシタ３１２とホールディングキャパシタ３１４との間の電荷共有のために備えられる第３スイッチ（ＳＷ３）とを含む。
【００６０】
ここで、データライン３４４及びダミーデータライン３４２は、パネル上に交互に形成される。また、隣接する各データライン３４４とダミーデータライン３４２とは、一対をなし、一対のダミーデータライン３４２とデータライン３４４とにそれぞれ存在する寄生キャパシタンス成分は、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２とホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４として活用される。
【００６１】
すなわち、ダミーデータライン３４２及びデータライン３４４は、図４に示すように、複数の抵抗（Ｒ１、Ｒ２、Ｒ３）及びキャパシタ（Ｃ１、Ｃ２、Ｃ３）が接続された形態でモデリングできる。したがって、ダミーデータライン及びデータラインのそれぞれの寄生キャパシタンス値は、パネルサイズなどに応じて所定の値に規格化できる。
【００６２】
本実施形態においては、ダミーデータライン３４２及びデータライン３４４の寄生キャパシタンス成分をそれぞれサンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２及びホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４として活用することを特徴とする。すなわち、ダミーデータライン３４２の寄生キャパシタンス成分は、サンプリングキャパシタ３１２として活用され、データライン３４４の寄生キャパシタンス成分は、ホールディングキャパシタンス３１４として活用される。
【００６３】
また、階調スケール生成部（ＧＳＧ）３１０は、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４の初期化のために、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４と接続される第４スイッチ（ＳＷ４）をさらに含む。
【００６４】
さらに、第１〜第４スイッチ（ＳＷ１〜ＳＷ４）の動作を制御する信号（Ｓ１、Ｓ２、Ｓ３、Ｓ４）は、図３に示したスイッチング信号生成部３３０から提供され、ハイ／ローレベルリファレンス電圧（ＶＨ、ＶＬ）は、リファレンス電圧生成部３２０から提供される。
【００６５】
図４に示す本実施形態の場合、ダミーデータライン３４２の寄生キャパシタンス成分をサンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２として活用し、データライン３４４の寄生キャパシタンス成分をホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４として活用している。しかし、これは１つの実施形態であり、本発明は、これに限定されるものではない。すなわち、例えば、ダミーデータライン３４２の寄生キャパシタンス成分をホールディングキャパシタ（Ｃ＿ｈｏｌｄ３１４）として活用し、データライン３４４の寄生キャパシタンス成分をサンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２として活用することも可能である。
【００６６】
次に、図４〜図６を参照しながら、かかる構成を有する階調スケール生成部３１０の動作を詳細に説明する。
【００６７】
まず、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２は、入力されるデジタルデータの最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ、ＬＳＢ）に応じてリファレンス電圧のハイレベル（ＶＨ）またはローレベル（ＶＬ）に設定される。
【００６８】
すなわち、入力されるデジタルデータの最下位ビットが１である場合（ＬＳＢ＝１）には、第１スイッチ（ＳＷ１）が、ターンオンされて、ハイレベルリファレンス電圧（ＶＨ）が、サンプリングキャパシタ３１２に提供される。よって、サンプリングキャパシタ３１２は、ハイレベルリファレンス電圧（ＶＨ）に設定された後、電荷共有を行う。また、入力されるデジタルデータの最下位ビットが０である場合（ＬＳＢ=０）には、第２スイッチ（ＳＷ２）が、ターンオンされて、ローレベルリファレンス電圧（ＶＬ）が、サンプリングキャパシタ３１２に提供される。よって、サンプリングキャパシタ３１２は、ローレベルリファレンス電圧（ＶＬ）に設定された後、電荷共有を行う。
【００６９】
図５及び図６に示すように、以下では、本実施形態の場合、入力される８ビットのデジタルデータ［ｄ７ｄ６ｄ５ｄ４ｄ３ｄ２ｄ１ｄ０］は、例えば、［０１０１０１０１］であるとして説明する。ここで、デジタルデータのＬＳＢは、１である。よって、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２は、ハイレベルリファレンス電圧（ＶＨ）に設定される。これは、図６のシミュレーション波形図に表される横軸（時間軸）の、期間（Ｔ１）においける１．５μｓｅｃに対応するＣ＿ｓａｍｐにあたる。ただし、図６中において、ハイレベルリファレンス電圧（ＶＨ）は、例えば、５．０Ｖに設定される。
【００７０】
また、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４は、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２のＬＳＢが入力されると同時に、初期化される。当該初期化は、第４スイッチ（ＳＷ４）がターンオンされることによってなされる。
【００７１】
図４に示すように、本実施形態の場合、ホールディングキャパシタ３１４は、ローレベルリファレンス電圧（ＶＬ）に初期化される。すなわち、第４スイッチ（ＳＷ４）がターンオンされることにより、ローレベルリファレンス電圧（ＶＬ）が、ホールディングキャパシタ３１４に提供される。よって、ホールディングキャパシタ３１４は、ローレベルリファレンス電圧（ＶＬ）に初期化される。これは、図６のシミュレーション波形図に表される横軸（時間軸）の、期間（Ｔ１）においける１．５μｓｅｃに対応するＣ＿ｈｏｌｄにあたる。ただし、図６中において、ローレベルリファレンス電圧（ＶＨ）は、例えば、３．０Ｖに設定される。
【００７２】
しかし、これは１つの実施形態に過ぎないものであり、本発明はこれに限定されない。すなわち、例えば、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）は、ハイレベルリファレンス電圧（ＶＨ）に初期化されることも可能である。
【００７３】
図５及び図６に示すように、入力されるデジタルデータが８ビットであることを仮定する場合、階調スケール生成部３１０は、それぞれのビットが入力される８番目の期間中にサンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２とホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４との間で電荷共有が行われる。、最終的に８番目の電荷共有が行われた結果が、データラインを介して所定の画素に印加される最終階調電圧になる。
【００７４】
すなわち、入力されるデジタルデータに対応して以下の過程が行われる。まず、最初の期間（Ｔ１）において、ＬＳＢが入力される。その後、それに続く各期間（Ｔ２〜Ｔ８）において、順次、その次のビット、すなわち、２番目の下位ビットから最上位ビット（ＭＳＢ）が入力される。各期間（Ｔ１〜Ｔ８）では、各ビットに応じて、第１スイッチ（ＳＷ１）（ビット値が１である場合）または第２スイッチ（ＳＷ２）（ビット値が０である場合）がターンオンされ、サンプリングキャパシタ３１２に所定のリファレンス電圧が格納される。すなわち、ある期間（Ｔt）において、入力されるデジタルデータのビット値が１である場合、第１スイッチ（ＳＷ１）がターンオンされて、サンプリングキャパシタ３１２は、ハイレベルリファレンス電圧を格納する。また、ビット値が０である場合、第２スイッチ（ＳＷ２）がターンオンされて、サンプリングキャパシタ３１２は、ローレベルリファレンス電圧を格納する。
【００７５】
各期間（Ｔ１〜Ｔ８）においてサンプリングキャパシタ３１２に、所定のリファレンス電圧が格納されると、各期間の所定期間ごとに第３スイッチ（ＳＷ３）がターンオンされて、サンプリングキャパシタ３１２に格納された所定のリファレンス電圧が、ホールディングキャパシタ３１４に格納されていた電圧と、電荷共有されて、両方のキャパシタ３１２、３１４に格納される。ここで、リファレンス電圧が格納され第３スイッチ（ＳＷ３）がターンオンされる前に、ターンオンされている第１スイッチ（ＳＷ１）または第２スイッチ（ＳＷ２）は、ターンオフされる。
【００７６】
これにより、最後の８番目の期間（Ｔ８）における電荷共有により、入力されるデジタルデータに対応する所定の階調電圧（アナログ階調電圧）が生成される。その後、生成された所定の階調電圧は、データラインを介して当該画素に提供される。以上が、ＤＡＣ３００の階調スケール生成部３１０で行われる動作である。
【００７７】
次に、以下において、図５及び図６を参照して、［０１０１０１０１］の８ビットデジタルデータに該当するアナログ階調電圧が、本実施形態にかかるＤＡＣ３００により生成され、データライン３４４に接続される所定の画素に印加される過程を説明する。
【００７８】
まず、本実施形態にかかるＤＡＣ３００（以下符号を省略する）は、印加されるデジタルデータに対する電荷共有を行う。
【００７９】
この時、図５に示すように、走査ライン（Ｓ［ｎ］）に接続された所定の画素に該当する階調電圧が生成され、生成された階調電圧が、所定の画素に印加される時間がラインタイムとなる。
【００８０】
すなわち、ラインタイムは、入力されるデジタルデータに対応する階調電圧が生成される時間としてのＤＡＣタイム（ＤＡＣ ｔｉｍｅ）と、生成された階調電圧が当該画素に印加される時間としてのプログラミングタイム（ｐｒｏｇｒａｍｍｉｎｇ ｔｉｍｅ）との合計である。この時、ラインタイムは一般に１水平周期（１Ｈ）内の期間に該当する。
【００８１】
これにより、図５に示すように、各走査ライン（Ｓ［ｎ］）に提供される走査信号は、プログラミングタイムに該当する期間にのみ、ローレベルの電圧として提供される。
【００８２】
ここで、ＤＡＣタイムは、入力されるデジタルデータのビット数だけの期間に再び分けられる。すなわち、これは、各ビットが入力される度に、サンプリングキャパシタ３１２とホールディングキャパシタ３１４との間に電荷共有が発生するからである。本実施形態の場合、８ビットデジタルデータが入力されるので、ＤＡＣタイムは８期間（Ｔ１〜Ｔ８）に分けられる。（以下では、説明の便宜上、各キャパシタの符号は省略する。）
【００８３】
まず、第１期間（Ｔ１）において、入力されるデジタルデータ（［０１０１０１０１］）のＬＳＢが入力される。ＬＳＢは、１であるので、第１スイッチ（ＳＷ１）がターンオンされ、これによりハイレベルのリファレンス電圧（ＶＨ）がサンプリングキャパシタ（Ｃ＿ｓａｍｐ）に格納される。よって、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）は、ハイレベルリファレンス電圧（ＶＨ）に設定される。
【００８４】
また、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）は、第４スイッチ（ＳＷ４）がターンオンされることで、ローレベルのリファレンス電圧（ＶＬ）が提供される。よって、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）は、ローレベルリファレンス電圧（ＶＬ）に初期化される。
【００８５】
第１期間の所定期間、すなわち、第１スイッチ（ＳＷ１）がターンオンされた後の残りの第１期間において、第３スイッチ（ＳＷ３）がターンオンされて、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）に格納された電圧と、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）に格納された電荷とが分配されて、サンプリング及びホールディングキャパシタにそれぞれ格納された電圧の中間レベルに該当する電圧に変換されて、両キャパシタにそれぞれ格納される。すなわち、例えば、第３スイッチ（ＳＷ３）のターンオン後において、サンプリングキャパシタとホールディングキャパシタとは、第３スイッチ（ＳＷ３）のターンオン前の両キャパシタに格納された電圧の和の半分の電圧を、それぞれ格納することになる（電荷共有）。
【００８６】
次に、第２期間（Ｔ２）において、２番目の下位ビットが０であるので、第２スイッチ（ＳＷ２）がターンオンされる。よって、ローレベルリファレンス電圧（ＶＬ）が、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）に格納される。そして、第２期間の所定期間、すなわち、第２スイッチ（ＳＷ２）がターンオンされた後の残りの第２期間において、第３スイッチ（ＳＷ３）がターンオンされて、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）に格納された電圧と、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）に格納された電圧とが分配されて、サンプリング及びホールディングキャパシタにそれぞれ格納された電圧の中間レベルに該当する電圧に変換されて、両キャパシタにそれぞれ格納される。すなわち、例えば、第３スイッチ（ＳＷ３）のターンオン後において、サンプリングキャパシタとホールディングキャパシタとは、第３スイッチ（ＳＷ３）のターンオン前の両キャパシタに格納された電圧の和の半分の電圧を、それぞれ格納することになる（電荷共有）。
【００８７】
その次に、第３期間〜第８期間（Ｔ３〜Ｔ８）においても、第２期間で行われる動作と同様に、入力されるビットに応じてビットが１であれば第１スイッチ（ＳＷ１）がターンオンされ、入力されるビットが０であれば第２スイッチ（ＳＷ２）がターンオンされる。よって、該当するハイレベル（ＶＨ）またはローレベルのリファレンス電圧（ＶＬ）のどちらか一方が、サンプリングキャパシタに格納される。また、各期間中の第１スイッチ（ＳＷ１）または第２スイッチ（ＳＷ２）がターンオンされた後の期間において、第３スイッチ（ＳＷ３）がターンオンされる。第３スイッチ（ＳＷ３）がターンオンされると、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）に格納されたリファレンス電圧と、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）に格納された電圧とが分配されて、その中間レベルの電圧がサンプリング及びホールディングキャパシタに格納される。すなわち、例えば、第３スイッチ（ＳＷ３）のターンオン後において、サンプリングキャパシタとホールディングキャパシタとは、第３スイッチ（ＳＷ３）のターンオン前の両キャパシタに格納された電圧の和の半分の電圧を、それぞれ格納することになる（電荷共有）。
【００８８】
これにより、最後の８番目の期間（Ｔ８）において、サンプリング及びホールディングキャパシタで分配された電圧が、最終的に入力されるデジタルデータに対応する階調電圧となる。そして、当該階調電圧は、データラインを介して所定の画素に提供される。
【００８９】
このような本実施形態にかかるデジタル−アナログ変換器（ＤＡＣ）３００の場合、一対のダミーデータライン３４２及びデータライン３４４に対応するキャパシタンス成分を、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２とホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４として活用し、ダミーデータライン３４２とデータライン３４４との間の電荷共有により所望の階調電圧を生成する。よって、本実施形態にかかるＤＡＣ３００は、従来のＲ−ｓｔｒｉｎｇタイプのＤＡＣ１４０に比べて、消費電力を大幅に低減できる。また、本実施形態にかかるＤＡＣ３００は、さらに、従来のＤＡＣ構成のＲ−ｓｔｒｉｎｇ及びデコーダ、スイッチアレイを除去できるので、従来のＤＡＣ構造に比べてＤＡＣの面積を大幅に減らすことができる。
【００９０】
また、図３に示したスイッチング信号生成部３３０は、階調スケール生成部３１０内に備えられた複数のスイッチの動作を制御する信号（Ｓ１、Ｓ２、Ｓ３、Ｓ４）を生成して提供する役割を果たす。しかし、第１及び第２スイッチ（ＳＷ１、２）の制御は、入力されるデジタルデータのビット値に応じてターンオン／ターンオフが決定される。よって、制御信号は、ホールディングラッチ部を介して、シリアルに出力されるデジタルデータビット値により生成される。
【００９１】
すなわち、デジタルデータビット値が１である場合は、第１スイッチ（ＳＷ１）をターンオンする制御信号（Ｓ１）を生成して、階調スケール生成部３１０に提供する。また、デジタルデータビット値が０である場合には、第２スイッチ（ＳＷ２）をターンオンする制御信号（Ｓ２）を生成して、階調スケール生成部３１０に提供する。
【００９２】
また、第４スイッチ（ＳＷ４）は、ホールディングキャパシタの初期化時にターンオンされなければならず、第３スイッチ（ＳＷ３）は、各ラインタイムのうちの一定期間、すなわち、デジタルデータビットがそれぞれ入力される期間ごとに、一定にターンオンされなければならない。したがって、第３及び第４スイッチ（ＳＷ３、ＳＷ４）制御信号（Ｓ３、Ｓ４）は、デジタルデータ入力と関係なく、各データラインタイム毎に繰り返される信号である。よって、これは、タイミング制御部（図示せず）で別途に生成して用いることができる。
【００９３】
次に、以下では、図７を参照しながら、本実施形態にかかるＤＡＣ３００採用したデータ駆動回路について、説明する。図７は、本発明の実施形態にかかるデータ駆動回路の構成を示すブロック図である。
【００９４】
ただし、データ駆動回路は、図３〜図６を通して説明したＤＡＣが備えられることを特徴とし、ＤＡＣの構造及び動作に対する説明は省略する。
【００９５】
図７に示すように、データ駆動回路２０は、シフトレジスタ部７１０と、サンプリングラッチ部７２０と、ホールディングラッチ部７３０と、デジタル−アナログ変換器（ＤＡＣ）３００とを含み構成される。
【００９６】
すなわち、従来のデータ駆動回路（図１参照）と比較すると、本実施形態によるデータ駆動回路は、ＤＡＣ３００の構造が変更され、さらに、増幅部１５０としてのアナログバッファを使用しなくも済む。よって、閾電圧及び電荷の移動度のばらつきによる問題を有するアナログバッファを使用することにより、チャンネル間の出力電圧の差が生じ、画質が低下するという従来の問題点を克服できるという長所がある。
【００９７】
最近、駆動回路部などを画素部と共に、基板上に集積するＳＯＰ工程を適用する、平板表示装置が浮上している。そこで、増幅部１５０としてのアナログバッファの上記性能具現の問題を克服できる本実施形態にかかるデータ駆動回路は、ＳＯＰ工程適用時に、より一層大きな長所となる。
【００９８】
シフトレジスタ部７１０は、タイミング制御部５０（図８参照）からソースシフトクロック（ＳＳＣ）及びソーススタートパルス（ＳＳＰ）を供給される。また、シフトレジスタ部７１０は、ソースシフトクロック（ＳＳＣ）の１周期ごとにソーススタートパルス（ＳＳＰ）をシフトさせながら、順次ｎ個のサンプリング信号としてシフトレジスタクロック（ＳＲＣ）を生成する。そのために、シフトレジスタ部２１０は、ｎ個のシフトレジスタを備える。
【００９９】
サンプリングラッチ部７２０は、タイミング制御部５０からデジタルデータ（Ｄａｔａ）の供給を受ける。また、サンプリングラッチ部７２０は、シフトレジスタ部７１０から順次供給されるサンプリング信号に応答して、上記デジタルデータ（Ｄａｔａ）を順次格納する。ここで、サンプリングラッチ部７２０はｎ個のデジタルデータ（Ｄａｔａ）を格納するために、ｎ個のサンプリングラッチを備える。すなわち、サンプリングラッチ部７２０は、サンプリング信号に応答して、上記ｎ個のデジタルデータ（Ｄａｔａ）をそれぞれ、ｎ個のサンプリングラッチに順次格納する。また、ここで、それぞれのサンプリングラッチに格納されたデジタルデータが、流れる道筋を、ここでは、コラムラインという。すなわち、ｎ個のサンプリングラッチに格納されたｎ個のデジタルデータは、ｎ個のコラムラインを通る。そして、それぞれのサンプリングラッチはデータ（Ｄａｔａ）のビット数に対応する大きさを有する。例えば、データ（Ｄａｔａ）が８ビットから構成される場合、サンプリングラッチのそれぞれは、８ビットの大きさに設定される。
【０１００】
そして、サンプリングラッチ部７２０は、入力されるデータを順次格納した後、８ビットデジタルデータを並列形態（パラレル）でホールディングラッチ部に出力する。
【０１０１】
ホールディングラッチ部７３０は、タイミング制御部５０からソース出力イネーブル信号（ＳＯＥ）が入力されると、サンプリングラッチ部７２０からデータの入力をうけて、入力されたデータを格納する。すなわち、ホールディングラッチ部は、並列形態（パラレル）で提供された８ビットデジタルデータの入力をうけて、当該８ビットデジタルデータを格納する。
【０１０２】
そして、ホールディングラッチ部７３０は、ソース出力イネーブル信号（ＳＯＥ）が入力されると、自分に格納されているデータ（Ｄａｔａ）をＤＡＣ３００に供給する。ここで、ホールディングラッチ部７３０は、ｎ個のデータ（Ｄａｔａ）を格納するために、ｎ個のホールディングラッチを備える。また、それぞれのホールディングラッチは、データ（Ｄａｔａ）のビット数に対応する大きさを有する。例えば、本実施形態において、ホールディングラッチのそれぞれは、データ（Ｄａｔａ）が格納できるように８ビットに設定される。
【０１０３】
本実施形態の場合、ホールディングラッチ部７３０に格納された８ビットデジタルデータをＤＡＣ３００に出力するとき、これを直列形態（シリアル）に変換して出力することを特徴とする。
【０１０４】
そのために、ホールディングラッチ部７３０は、図７に示すように、シフトレジスタ部で生成されたシフトレジスタクロック信号（ＳＲＣ）の入力をうける。シフトレジスタクロック信号（ＳＲＣ）の入力をうけたホールディングラッチ部７３０は、シフトレジスタクロック信号（ＳＲＣ）により、８ビットデジタルデータを直列形態（シリアル）に変換してＤＡＣ３００に出力する。
【０１０５】
ＤＡＣ３００は、直列形態（シリアル）で入力されるデジタルデータのビット値に対応するアナログ信号を生成する。すなわち、ＤＡＣ３００は、ホールディングラッチ部７３０から供給されるデジタルデータ（Ｄａｔａ）のビット値に対応して、複数のアナログ階調電圧のいずれか１つを選択することで、それに対応するアナログデータ信号を生成して、これを各データラインに出力する役割を果たす。
【０１０６】
本実施形態の場合、ＤＡＣ３００は、パネルに備えられた複数のデータライン３４４と、各データライン３４４に隣接して形成された複数のダミーデータライン３４２とをそれぞれ一対として形成する。また、ＤＡＣ３００は、一対のデータライン３４４及びダミーデータライン３４２にそれぞれ存在する寄生キャパシタンス成分を、ホールディングキャパシタ３１４とサンプリングキャパシタ３１２として活用する。すなわち、ＤＡＣ３００は、データライン３４４とダミーデータライン３４２との間の電荷共有により、入力されるデジタルデータに対応するアナログ階調電圧を生成する。そして、ＤＡＣ３００は、生成したアナログ階調電圧を該当する画素に提供することを特徴とする。ＤＡＣ３００の構造及び動作は、図３〜図６を通して説明したので、詳細な説明は省略する。
【０１０７】
次に、図８を参照しながら、本実施形態にかかるＤＡＣ３００を採用したデータ駆動回路２０を備える平板表示装置（平板ディスプレイ装置）について説明する。図８は、本発明の実施形態にかかる平板表示装置の構成を示すブロック図である。
【０１０８】
ただし、平板表示装置は、図３〜図６を通して説明したＤＡＣ３００と、図８を通して説明したデータ駆動回路２０とを備えることを特徴とする。よって、ＤＡＣ３００、データ駆動回路２０の構造及び動作に対する説明は省略する。
【０１０９】
図９に示すように、本実施形態にかかる平板表示装置は、第１方向（図８中の左右方向）に延長形成された走査ライン（Ｓ［１］〜Ｓ［ｎ］）と、第２方向（図８中の上下方向）に延長形成されたデータライン（Ｄ［１］〜Ｄ［ｍ］）及びダミーデータライン（Ｄ’［１］〜Ｄ’［ｍ］）と接続された複数の画素４０を含む画素部３０と、走査ライン（Ｓ［１］〜Ｓ［ｎ］）を駆動するための走査駆動回路１０と、データライン（Ｄ［１］〜Ｄ［ｍ］）を駆動するためのデータ駆動回路２０と、走査駆動回路１０及びデータ駆動回路２０を制御するためのタイミング制御部５０と、を備える。また、平板表示装置は、映像を具現する表示パネル（不図示。また、パネルという。）を備える。また、表示パネルは、画素部３０を含み、当該パネル上には走査ライン（Ｓ［１］〜Ｓ［ｎ］）と、データライン（Ｄ［１］〜Ｄ［ｍ］）と、ダミーデータライン（Ｄ’［１］〜Ｄ’［ｍ］）と、が配置される。
【０１１０】
タイミング制御部５０は、外部から供給される動機信号に対応してデータ駆動制御信号（ＤＣＳ）及び走査駆動制御信号(ＳＣＳ)を生成する。タイミング制御部５０で生成されたデータ駆動制御信号（ＤＣＳ）は、データ駆動回路２０に供給され、走査駆動制御信号(ＳＣＳ)は、走査駆動回路１０に供給される。そして、タイミング制御部５０は、外部から供給されるデジタルデータ（Ｄａｔａ）をデータ駆動回路２０に供給する。
【０１１１】
データ駆動回路２０は、タイミング制御部５０からデータ駆動制御信号（ＤＣＳ）の供給をうける。これにより、デジタルデータ（Ｄａｔａ）及びデータ駆動制御信号（ＤＣＳ）を供給されたデータ駆動回路２０は、デジタルデータ（Ｄａｔａ）に該当するアナログ階調電圧を生成し、走査信号と同期するように、所定の画素に、該当する生成した階調電圧を供給する。ここで、データ駆動制御信号（ＤＣＳ）は、上記のソースシフトクロック（ＳＳＣ）と、ソーススタートパルス（ＳＳＰ）と、ソース出力イネーブル信号（ＳＯＥ）とを含む信号である。
【０１１２】
ただし、本実施形態の場合、アナログ階調電圧を生成するにあたって、パネルに備えられた複数のデータライン（Ｄ［１］〜Ｄ［ｍ］）と、各データラインに隣接して形成された複数のダミーデータライン（Ｄ’［１］〜Ｄ’［ｍ］）とが、それぞれ一対をなし、一対のデータライン（Ｄ［１］〜Ｄ［ｍ］）及びダミーデータライン（Ｄ’［１］〜Ｄ’［ｍ］）にそれぞれ存在する寄生キャパシタンス成分を、ホールディングキャパシタ３１４とサンプリングキャパシタ３４２として活用して、データライン（Ｄ［１］〜Ｄ［ｍ］）とダミーデータライン（Ｄ’［１］〜Ｄ’［ｍ］）との間の電荷共有により、入力されるデジタルデータに対応するアナログ階調電圧を生成し、これを該当する画素に提供することを特徴とする。これにより、アナログ階調電圧を生成するＤＡＣ３００及びデータ駆動回路の構造及び動作は、詳細に前述したので、ここでは省略する。
【０１１３】
以上、本発明の実施形態について、本実施形態にかかるＤＡＣ３００、当該ＤＡＣ３００を採用したデータ駆動回路、当該データ駆動回路を備えた平板表示装置のそれぞれの構成及び動作を順をおって説明した。以上説明したように、本発明の実施形態にかかる平板表示装置（ＤＡＣ３００及びそれを採用したデータ駆動回路）によれば、ＤＡＣ３００は、パネルに備えられたデータライン３４４とダミーデータライン３４２との間の電荷共有により、所望のアナログ階調電圧を生成する。よって、本実施形態にかかるＤＡＣ３００は、従来のＤＡＣ１４０を構成するＲ−ｓｔｒｉｎｇと、デコーダと、スイッチアレイ１４６とを除去することができ、さらに、従来のＤＡＣ１４０の後段に備えられる増幅部１５０としてのアナログバッファを除去することができる。よって、従来のＲ−ｓｔｒｉｎｇタイプのＤＡＣ１４０に比べて、ＤＡＣの回路面積及び消費電力を大幅に低減することができ、収率及び画質を向上させることができる。さらに、本実施形態によれば、ＳＯＰ工程適用してデータ駆動回路を製造する際、増幅部１５０としてのアナログバッファを使用しなくも済むため、アナログバッファの閾電圧及び電荷の移動度のばらつきによってチャンネル間の出力電圧に差が生じ、画質が低下してしまうという問題を克服できる。
【０１１４】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１１５】
本発明は、平板表示装置に適用可能であり、特に平板表示装置に備えられるデジタル−アナログ変換器（ＤＡＣ）及び上記デジタル−アナログ変換器を採用するデータ駆動回路に適用可能である。
【図面の簡単な説明】
【０１１６】
【図１】従来のデータ駆動回路の構成を示すブロック図である。
【図２】図１に示した従来のＤＡＣを示すブロック図である。
【図３】本発明の実施形態に係るデジタル−アナログ変換器の構成を示すブロック図である。
【図４】図３に示した階調スケール生成部の構成を示すブロック図である。
【図５】図４の階調スケール生成部に入力されるデジタルデータの一例を示す信号波形図である。
【図６】図５に示したデジタルデータの入力に対する階調スケール生成部の出力を示すシミュレーション波形図である。
【図７】本発明の実施形態にかかるデータ駆動回路の構成を示すブロック図である。
【図８】本発明の実施形態にかかる平板表示装置の構成を示すブロック図である。
【符号の説明】
【０１１７】
１０ 走査駆動回路
２０ データ駆動回路
３０ 画素部
４０ 画素
３００ ＤＡＣ
３１０ 階調スケール生成部
３１２ サンプリングキャパシタ
３１４ ホールディングキャパシタ
３２０ リファレンス電圧生成部
３３０ スイッチング信号生成部
３４２ ダミーデータライン
３４４ データライン
７１０ シフトレジスタ部
７２０ サンプリングラッチ部
７３０ ホールディングラッチ部
【技術分野】
【０００１】
本発明は、デジタル−アナログ変換器、データ駆動回路、平板表示装置、そのデータ駆動方法に関する。
【背景技術】
【０００２】
最近、陰極線管（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ：ＣＲＴ）の短所である重さと質量を減らすことのできる、各種の平板表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ：ＦＰＤ）が開発されている。上記平板表示装置としては、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：ＬＣＤ）、電界放出表示装置（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ：ＦＥＤ）、プラズマ表示パネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ：ＰＤＰ）及び発光表示装置（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ：ＬＥＤ）などがある。
【０００３】
このような平板表示装置は、一般に表示パネル、走査駆動回路、データ駆動回路を含む。また、走査駆動回路は、表示パネルに形成された複数の走査ラインに順次走査駆動信号を出力し、データ駆動回路は、表示パネルのデータラインにＲ、Ｇ、Ｂ映像信号を出力する。
【０００４】
以下、平板表示装置に備えられる従来のデータ駆動回路の構成及び動作について説明する。
【０００５】
図１は、従来のデータ駆動回路の構成を示すブロック図である。
【０００６】
ただし、データ駆動回路は、ｎ個のチャンネルを有するものと仮定して説明する。
【０００７】
図１に示すように、従来のデータ駆動回路は、シフトレジスタ部１１０と、サンプリングラッチ部１２０と、ホールディングラッチ部１３０と、デジタル−アナログ変換器（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：ＤＡＣ。以下、ＤＡＣという。）１４０と、増幅部１５０とを含む。
【０００８】
シフトレジスタ部１１０は、タイミング制御部（図示せず）からソースシフトクロック（ＳＳＣ）及びソーススタートパルス（ＳＳＰ）の供給を受ける。また、シフトレジスタ部１１０は、ソースシフトクロック（ＳＳＣ）の１周期ごとにソーススタートパルス（ＳＳＰ）をシフトさせながら、順次ｎ個のサンプリング信号を生成する。そのために、シフトレジスタ部２１０は、ｎ個のシフトレジスタを備える。
【０００９】
サンプリングラッチ部１２０は、シフトレジスタ部１１０から順次供給されるサンプリング信号に応答してデータ（Ｄａｔａ）を順次格納する。ここで、サンプリングラッチ部１２０は、ｎ個のデジタルデータ（Ｄａｔａ）を格納するために、ｎ個のサンプリングラッチを備える。そして、それぞれのサンプリングラッチは、データ（Ｄａｔａ）のビット数に対応する大きさを有する。例えば、データ（Ｄａｔａ）がｋビットから構成される場合は、サンプリングラッチのそれぞれは、ｋビットの大きさに設定される。
【００１０】
ホールディングラッチ部１３０は、ソース出力イネーブル信号（ＳＯＥ）が入力されるとき、サンプリングラッチ部１２０からデータを入力されて格納する。そして、ホールディングラッチ部１３０は、ソース出力イネーブル信号（ＳＯＥ）が入力されるとき、格納したデータ（Ｄａｔａ）をＤＡＣ１４０に供給する。ここで、ホールディングラッチ部１３０は、ｎ個のデータを格納するために、ｎ個のホールディングラッチを備える。また、それぞれのホールディングラッチは、データ（Ｄａｔａ）のビット数に対応する大きさを有する。例えば、ホールディングラッチのそれぞれは、データ（Ｄａｔａ）が格納されるようにｋビットに設定される。
【００１１】
ＤＡＣ１４０は、入力されるデジタルデータ（Ｄａｔａ）のビット値に対応するアナログ信号を生成する。また、ＤＡＣ１４０は、ホールディングラッチ部１３０から供給されるデータ（Ｄａｔａ）のビット値に対応して、複数の階調電圧のいずれか１つを選択することで、ビット値に対応するアナログデータ信号を生成する。
【００１２】
増幅部１５０は、ＤＡＣ１４０でアナログ信号に変換されたデータ（Ｄａｔａ）を一定レベル電圧に増幅して、パネルのデータラインに出力する。
【００１３】
このようなデータ駆動回路は、１水平周期中に１回のデータ出力が行う。すなわち、データ駆動回路は、１水平周期中にデジタルＲ、Ｇ、Ｂデジタルデータをサンプル・アンド・ホールディング（Ｓａｍｐｌｅ ＆ ｈｏｌｄｉｎｇ）した後に、これをアナログＲ、Ｇ、Ｂデータに変換し、一定レベルの電圧に増幅して出力する。しかし、データ駆動回路において、ホールディングラッチ部１３０がｎ番目のコラムラインに該当するＲ、Ｇ、Ｂデータをホールディングしていれば、サンプリングラッチ部１２０は、ｎ＋１番目のコラムラインに該当するＲ、Ｇ、Ｂデータをサンプリングする。
【００１４】
図２は、図１に示した従来のＤＡＣを示すブロック図である。
【００１５】
図２に示すように、従来のＤＡＣ１４０は、リファレンス電圧生成部１４２と、レベルシフタ１４４と、スイッチアレイ１４６と、を含む。
【００１６】
ＤＡＣ１４０は、正確な階調電圧の生成とガンマ補正のために、図２に示すように、Ｒ−ｓｔｒｉｎｇ（Ｒ１、Ｒ２、…、Ｒｎ）が備えられたリファレンス電圧生成部１４２を用い、リファレンス電圧生成部１４２により生成された電圧を選択するためにロム（ＲＯＭ）タイプのスイッチアレイ１４６を備える。
【００１７】
また、ＤＡＣ１４０は、サンプリングラッチ部（図１の１２０）及びホールディングラッチ部（図１の１３０）を介して入力されるデジタルデータに対応する電圧レベルを変換して、これをスイッチアレイ１４６に提供するレベルシフタ１４４が備えられる。
【００１８】
【特許文献１】大韓民国特許公開第１０−０３７５２０３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかし、従来のＤＡＣによれば、Ｒ−ｓｔｒｉｎｇの静電流（ｓｔａｔｉｃ ｃｕｒｒｅｎｔ）により消費電力が増加してしまうという問題点がある。Ｒ−ｓｔｒｉｎｇに流れる静電流を低減するために、大きい抵抗値を有するＲ−ｓｔｒｉｎｇを設計し、各チャンネルに増幅部１５０としてアナログバッファを用いて、各データラインに所望の階調電圧を印加する方式が提案された。しかし、これもまたアナログバッファを構成するトランジスタの閾電圧及び移動度（ｍｏｂｉｌｉｔｙ）が均一でない場合、チャンネル間の出力電圧の差により画質低下が生じるという問題点がある。
【００２０】
また、６ビットのグレースケール（ｇｒａｙ‐ｓｃａｌｅ）を具現すると仮定する場合、６４個もの階調電圧のいずれか１つの電圧を選択するために、６×６４個のスイッチが各チャンネルに内蔵されなければならない。しかし、これは、回路面積を大きく増加させるという短所がある。従来のＤＡＣの場合、一般にＤＡＣの面積がデータ駆動回路面積の１／２以上を占めることになる。
【００２１】
これは、グレースケールが増加するにつれ、さらに深刻になる。８ビットグレースケールを具現すると仮定すれば、ＤＡＣの面積は６ビットに比べて、４倍以上増加してしまうという問題がある。
【００２２】
近年、多結晶シリコンＴＦＴを用いて基板上に駆動回路部などを画素部と共に集積するＳＯＰ（Ｓｙｓｔｅｍ Ｏｎ Ｐａｎｅｌ）工程を適用する平板表示装置が提案されている。しかし、前述した従来のＤＡＣの短所とされる消費電力及び面積の問題や、増幅部としてのアナログバッファの性能具現の問題は、ＳＯＰ工程の適用時にさらに大きな短所となる。
【００２３】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、従来のＤＡＣに含まれるＲ-ｓｔｒｉｎｇと、デコーダと、スイッチアレイとを除去でき、ＤＡＣの後段に備えられる増幅部としてのアナログバッファを除去でき、よって、ＤＡＣの回路面積及び消費電力を大幅に低減でき、収率及び画質を向上できる新規かつ改良されたデジタル−アナログ変換器、データ駆動回路、平板表示装置、そのデータ駆動方法を提供することにある。
【課題を解決するための手段】
【００２４】
上記課題を解決するために、本発明のある観点によれば、データラインとダミーデータラインとの間の電荷共有により、入力されるデジタルデータに対応する階調電圧を生成する階調スケール生成部と、階調スケール生成部内に備えられた複数のスイッチに、動作制御信号を提供するスイッチング信号生成部と、リファレンス電圧を生成して階調スケール生成部に提供するリファレンス電圧生成部と、を含むことを特徴とする、デジタル−アナログ変換器が提供される。
【００２５】
かかる構成により、まず、スイッチ信号生成部は、階調スケール生成部に備えられた複数のスイッチを制御する制御信号を生成する。同時に、リファレンス電圧生成部は、リファレンス電圧を生成する。生成された制御信号は、階調スケール生成部に備えられた複数のスイッチに伝達される。そして、複数のスイッチは、制御信号によってスイッチングが行われる。この制御信号によって階調スケール生成部内で行われるスイッチングは、入力データに対応したアナログ階調電圧を生成するように、行われる。このスイッチングにより、データライン及びダミーデータラインには、適宜リファレンス電圧が供給される。また、このスイッチングによって、データラインとダミーデータラインとの間で電荷共有が行われる。この電荷共有の結果、入力されるデジタルデータに対応したアナログ階調電圧を、データラインに生成することができる。よって、かかる構成によれば、従来のＤＡＣに含まれるＲ-ｓｔｒｉｎｇと、デコーダと、スイッチアレイとを使用せずに、アナログ階調電圧を生成することができる。
【００２６】
また、電荷共有は、データラインに存在する寄生キャパシタンス成分をホールディングキャパシタとして活用し、ダミーデータラインに存在する寄生キャパシタンス成分をサンプリングキャパシタとして活用して行われてもよい。
【００２７】
また、階調スケール生成部は、ダミーデータラインに存在する寄生キャパシタンス成分によるサンプリングキャパシタと、データラインに存在する寄生キャパシタンス成分によるホールディングキャパシタと、入力されるデジタルデータの各ビット値に応じて、ハイレベルリファレンス電圧をサンプリングキャパシタに提供する第１スイッチと、入力されるデジタルデータの各ビット値に応じて、ローレベルリファレンス電圧をサンプリングキャパシタに提供する第２スイッチと、サンプリングキャパシタとホールディングキャパシタとの間の電荷共有のために、サンプリングキャパシタとホールディングキャパシタとの間に備えられる第３スイッチと、ホールディングキャパシタに接続され、ホールディングキャパシタを初期化する第４スイッチと、を含んでもよい。
【００２８】
また、ダミーデータラインは、データラインに隣接して形成され、データラインとダミーデータラインとは、パネル上に交互に反復形成されてもよい。
【００２９】
また、ホールディングキャパシタは、第４スイッチのターンオンにより、ハイレベルリファレンス電圧またはローレベルリファレンス電圧のいずれかの一方に初期化されてもよい。
【００３０】
また、デジタルデータ（ｋビット）の各ビットが入力されるt番目の期間中に、サンプリングキャパシタとホールディングキャパシタとの間の電荷共有が行われ、最後のｋ番目の電荷共有によってえられた電圧が、データラインに印加される最終階調電圧であってもよい。ただし、ｋは、任意の整数であり、tは、１以上ｋ以下の任意の整数である。
【００３１】
また、t番目の期間中の所定期間ごとに、第３スイッチがターンオンされ、第３スイッチのターンオンにより、サンプリングキャパシタとホールディングキャパシタとに格納された所定のリファレンス電圧が互いに均等に分配され、均等に分配されることにより、電荷共有が行われてもよい。
【００３２】
また、第３スイッチは、第１スイッチまたは第２スイッチのターンオン動作が完了した後に、ターンオンされてもよい。
【００３３】
また、上記課題を解決するために、本発明の別の観点によれば、シフトレジスタクロックを生成してサンプリング信号を提供するシフトレジスタ部と、サンプリング信号の供給を受けて、入力されるデジタルデータ（ｋビット）をコラムライン毎にサンプリングしてラッチするサンプリングラッチ部と、サンプリングラッチ部でラッチされたデジタルデータを並列状態で供給されてラッチし、デジタルデータを各ビット毎に直列形態に変換して出力するホールディングラッチ部と、ホールディングラッチ部から直列形態に提供されたデジタルデータのビット値に対応する階調電圧を、パネルに備えられたデータラインとダミーデータラインとの間の電荷共有により生成して、データラインに提供するデジタル−アナログ変換器と、を含むことを特徴とする、データ駆動回路が提供される。
【００３４】
また、ホールディングラッチ部は、シフトレジスタ部で生成されたシフトレジスタクロック信号の入力を受けて、クロック信号により並列形態に入力されたデジタルデータを直列形態に変換して、デジタル−アナログ変換器に出力してもよい。
【００３５】
また、デジタル−アナログ変換器は、データラインと、データラインに隣接して形成されたダミーデータラインとの間の電荷共有により、入力されるデジタルデータに対応するアナログ階調電圧を生成して、生成したアナログ階調電圧をデータラインに接続された当該画素に提供してもよい。
【００３６】
また、電荷共有は、データラインに存在する寄生キャパシタンス成分をホールディングキャパシタとして活用し、ダミーデータラインに存在する寄生キャパシタンス成分をサンプリングキャパシタとして活用して行われてもよい。
【００３７】
また、データラインとダミーデータラインとは、パネル上に交互に反復形成されてもよい。
【００３８】
また、上記課題を解決するために、本発明の別の観点によれば、第１方向に配列された複数の走査ラインと、第２方向に配列された複数のデータライン及び各データラインに隣接して形成されたダミーデータラインと、に接続するように配置される複数の画素を含む画素部と、複数の画素に所定の階調電圧を供給するデータ駆動回路と、走査ラインに走査信号を供給する走査駆動回路と、を含み、データ駆動回路は、データラインとダミーデータラインとの間の電荷共有により、入力されるデジタルデータに対応する階調電圧を生成して、生成した階調電圧をデータラインに接続された画素に提供することを特徴とする、平板表示装置が提供される。
【００３９】
また、電荷共有は、データラインに存在する寄生キャパシタンス成分をホールディングキャパシタとして活用し、ダミーデータラインに存在する寄生キャパシタンス成分をサンプリングキャパシタとして活用して行われてもよい。
【００４０】
また、データラインとダミーデータラインとは、パネル上に交互に反復形成され、隣接した各データラインとダミーデータラインとは、一対をなしてもよい。
【００４１】
また、上記課題を解決するために、本発明の別の観点によれば、デジタルデータ（ｋビット）の各ビットがシリアルに入力される段階と、デジタルデータ（ｋビット）の各ビットが入力されるt番目の期間中に、それぞれデータラインと、データラインに隣接して形成されたダミーデータラインとの間の電荷共有が行われる段階と、最後のｋ番目の電荷共有によってえられた電圧が、最終階調電圧として、データラインを介して、データラインに接続された画素に印加される段階と、を含むことを特徴とする、平板表示装置のデータ駆動方法が提供される。
【００４２】
また、電荷共有は、データラインに存在する寄生キャパシタンス成分をホールディングキャパシタとして活用し、ダミーデータラインに存在する寄生キャパシタンス成分をサンプリングキャパシタとして活用して行われてもよい。
【００４３】
また、t番目の期間中の所定期間ごとに、サンプリングキャパシタとホールディングキャパシタとに格納されたリファレンス電圧が互いに均等に分配されることにより、電圧共有が行われてもよい。
【発明の効果】
【００４４】
以上説明したように、本発明によれば、従来のＤＡＣに含まれるＲ-ｓｔｒｉｎｇと、デコーダと、スイッチアレイとを除去でき、ＤＡＣの後段に備えられる増幅部としてのアナログバッファを除去でき、よって、ＤＡＣの回路面積及び消費電力を大幅に低減でき、収率及び画質を向上できる、新規かつ改良されたデジタル−アナログ変換器、データ駆動回路、平板表示装置、そのデータ駆動方法を提供することにある。
【発明を実施するための最良の形態】
【００４５】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００４６】
本発明の実施形態では、デジタル−アナログ変換器（ＤＡＣ）と、デジタル−アナログ変換器を採用したデータ駆動部と、データ駆動部を備えた平板表示装置と、平板表示装置のデータ駆動方法と、順をおって詳細に説明する。
【００４７】
まず、以下において、図３を参照して、本発明の実施形態に係るデジタル−アナログ変換器の構成について説明する。図３は、本発明の実施形態に係るデジタル−アナログ変換器の構成を示すブロック図である。
【００４８】
ただし、本実施形態によるデジタル−アナログ変換器（以下、ＤＡＣという。）は、一例として、平板表示装置のデータ駆動回路に備えられることとして説明する。
【００４９】
本実施形態に係るＤＡＣは、パネルに備えられたデータライン及びダミーデータラインにそれぞれ存在する寄生キャパシタンス成分をホールディングキャパシタとサンプリングキャパシタとして活用する。また、ＤＡＣは、データラインとダミーデータラインとの間の電荷共有により、入力されるデジタルデータに対応するアナログ階調電圧を生成して、これを該当する画素に提供することを特徴とする。当該、構成及び動作については、後述する。
【００５０】
図３に示すように、本実施形態によるＤＡＣ３００は、それぞれ一対をなすダミーデータライン３４２とデータライン３４４との間の電荷共有を行う階調スケール生成部３１０と、階調スケール生成部３１０内に備えられた複数のスイッチに対する動作制御信号を提供するスイッチング信号生成部３３０と、リファレンス電圧を生成して階調スケール生成部に提供するリファレンス電圧生成部３２０とを含む。
【００５１】
ここで、リファレンス電圧生成部３２０は、Ｒ、Ｇ、Ｂデータ毎にそれぞれハイレベルリファレンス電圧及びローレベルリファレンス電圧を生成して、これを階調スケール生成部に提供する。
【００５２】
本実施形態の場合、データライン３４４は、所定の階調電圧を印加されて、データライン３４４に接続された所定の画素に階調電圧を提供する役割を果たす。さらに、データライン３４４は、データライン３４４に隣接して形成されたダミーデータライン３４２と共に、データライン３４４及びダミーデータライン３４２の各々に存在する寄生キャパシタンス成分を用いる。
【００５３】
データライン３４４及びダミーデータライン３４２は、複数の抵抗及びキャパシタが接続された形態でモデリングできる。したがって、データライン３４４及びダミーデータライン３４２のそれぞれのキャパシタンス成分は、パネルサイズなどに応じて所定の値に規格化できる。
【００５４】
本実施形態は、隣接して一対に形成されたダミーデータライン３４２とデータライン３４４とに対するキャパシタンス成分を、それぞれサンプリングキャパシタとホールディングキャパシタとして活用する。また、本実施形態は、ダミーデータライン３４２とデータライン３４４との間の電荷共有により、入力されるデジタルデータに対応するアナログ階調電圧を生成して、これをデータライン３４４を介してデータライン３４４と接続された当該画素に提供する。
【００５５】
ただし、これは本発明の実施形態の１つのに過ぎず、本発明は、これに限定されない。例えば、ＤＡＣ３００は、パネル上に複数形成されたダミーデータライン３４２間の電荷共有を行って、入力されるデジタルデータ３４４に対応する階調電圧を生成し、これをダミーデータライン３４２に隣接するデータライン３４４を介してデータライン３４４に接続された当該画素に提供することもできる。
【００５６】
さらに、例えば、ＤＡＣ３００は、１つのダミーデータラインと複数（ｊ個）のデータラインとの間で電荷共有を行って、各データラインに接続された画素に提供されるべき階調電圧を生成し、これを各データラインを介してそれぞれの画素に提供することもできる。ただし、この場合、各画素に階調電圧が印加されるラインタイム（ｌｉｎｅ ｔｉｍｅ）は１／jに減少する。
【００５７】
次に、以下では、図４〜６を参照しながら、本実施形態に係るＤＡＣ３００の階調スケール生成部３１０の構成及び動作について詳しく説明する。図４は、図３に示した階調スケール生成部の構成を示すブロック図である。また、図５は、図４の階調スケール生成部に入力されるデジタルデータの一例を示す信号波形図である。また、図６は、図５に示したデジタルデータの入力に対する階調スケール生成部の出力を示すシミュレーション波形図である。
【００５８】
ただし、本実施形態の場合、説明を容易にするために、入力されるデジタルデータが８ビットの信号であることを仮定する。しかし、本発明はこれに限定されるものではなく、デジタルデータは、所望のビットで構成することができる。すなわち、例えば、デジタルデータがｋビットである場合は、以下の説明中８ビットをｋビットとしてもよい。また、デジタルデータ（ｋビット）が入力及び処理等される期間を、各ビットに対応して、ｋ個の期間とする。後述するが、本実施形態では、デジタルデータを８ビットと仮定するので、少なくとも８個の期間が存在する（後述の第１期間（Ｔ１）〜第８期間（Ｔ８））また、ｋビットにおいては、少なくともｋ個の期間が存在するが、そのうちの任意の期間を示すのに、t番目の期間と呼んでもよい。ただし、ｋは、任意の整数であり、tは、１以上ｋ以下の整数とする。
【００５９】
まず、図４を参照しながら、階調スケール生成部３１０の構成について説明する。図４に示すように、階調スケール生成部３１０は、ダミーデータライン（図１中の３４２）の寄生キャパシタンス成分によるサンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２と、データライン（図１中の３４４）の寄生キャパシタンス成分によるホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４と、入力されるデジタルデータの各ビット値に応じてハイレベルリファレンス電圧をサンプリングキャパシタ３１２に提供するように制御する第１スイッチ（ＳＷ１）と、入力されるデジタルデータの各ビット値に応じてローレベルリファレンス電圧をサンプリングキャパシタ３１２に提供するように制御する第２スイッチ（ＳＷ２）と、サンプリングキャパシタ３１２とホールディングキャパシタ３１４との間の電荷共有のために備えられる第３スイッチ（ＳＷ３）とを含む。
【００６０】
ここで、データライン３４４及びダミーデータライン３４２は、パネル上に交互に形成される。また、隣接する各データライン３４４とダミーデータライン３４２とは、一対をなし、一対のダミーデータライン３４２とデータライン３４４とにそれぞれ存在する寄生キャパシタンス成分は、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２とホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４として活用される。
【００６１】
すなわち、ダミーデータライン３４２及びデータライン３４４は、図４に示すように、複数の抵抗（Ｒ１、Ｒ２、Ｒ３）及びキャパシタ（Ｃ１、Ｃ２、Ｃ３）が接続された形態でモデリングできる。したがって、ダミーデータライン及びデータラインのそれぞれの寄生キャパシタンス値は、パネルサイズなどに応じて所定の値に規格化できる。
【００６２】
本実施形態においては、ダミーデータライン３４２及びデータライン３４４の寄生キャパシタンス成分をそれぞれサンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２及びホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４として活用することを特徴とする。すなわち、ダミーデータライン３４２の寄生キャパシタンス成分は、サンプリングキャパシタ３１２として活用され、データライン３４４の寄生キャパシタンス成分は、ホールディングキャパシタンス３１４として活用される。
【００６３】
また、階調スケール生成部（ＧＳＧ）３１０は、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４の初期化のために、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４と接続される第４スイッチ（ＳＷ４）をさらに含む。
【００６４】
さらに、第１〜第４スイッチ（ＳＷ１〜ＳＷ４）の動作を制御する信号（Ｓ１、Ｓ２、Ｓ３、Ｓ４）は、図３に示したスイッチング信号生成部３３０から提供され、ハイ／ローレベルリファレンス電圧（ＶＨ、ＶＬ）は、リファレンス電圧生成部３２０から提供される。
【００６５】
図４に示す本実施形態の場合、ダミーデータライン３４２の寄生キャパシタンス成分をサンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２として活用し、データライン３４４の寄生キャパシタンス成分をホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４として活用している。しかし、これは１つの実施形態であり、本発明は、これに限定されるものではない。すなわち、例えば、ダミーデータライン３４２の寄生キャパシタンス成分をホールディングキャパシタ（Ｃ＿ｈｏｌｄ３１４）として活用し、データライン３４４の寄生キャパシタンス成分をサンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２として活用することも可能である。
【００６６】
次に、図４〜図６を参照しながら、かかる構成を有する階調スケール生成部３１０の動作を詳細に説明する。
【００６７】
まず、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２は、入力されるデジタルデータの最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ、ＬＳＢ）に応じてリファレンス電圧のハイレベル（ＶＨ）またはローレベル（ＶＬ）に設定される。
【００６８】
すなわち、入力されるデジタルデータの最下位ビットが１である場合（ＬＳＢ＝１）には、第１スイッチ（ＳＷ１）が、ターンオンされて、ハイレベルリファレンス電圧（ＶＨ）が、サンプリングキャパシタ３１２に提供される。よって、サンプリングキャパシタ３１２は、ハイレベルリファレンス電圧（ＶＨ）に設定された後、電荷共有を行う。また、入力されるデジタルデータの最下位ビットが０である場合（ＬＳＢ=０）には、第２スイッチ（ＳＷ２）が、ターンオンされて、ローレベルリファレンス電圧（ＶＬ）が、サンプリングキャパシタ３１２に提供される。よって、サンプリングキャパシタ３１２は、ローレベルリファレンス電圧（ＶＬ）に設定された後、電荷共有を行う。
【００６９】
図５及び図６に示すように、以下では、本実施形態の場合、入力される８ビットのデジタルデータ［ｄ７ｄ６ｄ５ｄ４ｄ３ｄ２ｄ１ｄ０］は、例えば、［０１０１０１０１］であるとして説明する。ここで、デジタルデータのＬＳＢは、１である。よって、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２は、ハイレベルリファレンス電圧（ＶＨ）に設定される。これは、図６のシミュレーション波形図に表される横軸（時間軸）の、期間（Ｔ１）においける１．５μｓｅｃに対応するＣ＿ｓａｍｐにあたる。ただし、図６中において、ハイレベルリファレンス電圧（ＶＨ）は、例えば、５．０Ｖに設定される。
【００７０】
また、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４は、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２のＬＳＢが入力されると同時に、初期化される。当該初期化は、第４スイッチ（ＳＷ４）がターンオンされることによってなされる。
【００７１】
図４に示すように、本実施形態の場合、ホールディングキャパシタ３１４は、ローレベルリファレンス電圧（ＶＬ）に初期化される。すなわち、第４スイッチ（ＳＷ４）がターンオンされることにより、ローレベルリファレンス電圧（ＶＬ）が、ホールディングキャパシタ３１４に提供される。よって、ホールディングキャパシタ３１４は、ローレベルリファレンス電圧（ＶＬ）に初期化される。これは、図６のシミュレーション波形図に表される横軸（時間軸）の、期間（Ｔ１）においける１．５μｓｅｃに対応するＣ＿ｈｏｌｄにあたる。ただし、図６中において、ローレベルリファレンス電圧（ＶＨ）は、例えば、３．０Ｖに設定される。
【００７２】
しかし、これは１つの実施形態に過ぎないものであり、本発明はこれに限定されない。すなわち、例えば、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）は、ハイレベルリファレンス電圧（ＶＨ）に初期化されることも可能である。
【００７３】
図５及び図６に示すように、入力されるデジタルデータが８ビットであることを仮定する場合、階調スケール生成部３１０は、それぞれのビットが入力される８番目の期間中にサンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２とホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４との間で電荷共有が行われる。、最終的に８番目の電荷共有が行われた結果が、データラインを介して所定の画素に印加される最終階調電圧になる。
【００７４】
すなわち、入力されるデジタルデータに対応して以下の過程が行われる。まず、最初の期間（Ｔ１）において、ＬＳＢが入力される。その後、それに続く各期間（Ｔ２〜Ｔ８）において、順次、その次のビット、すなわち、２番目の下位ビットから最上位ビット（ＭＳＢ）が入力される。各期間（Ｔ１〜Ｔ８）では、各ビットに応じて、第１スイッチ（ＳＷ１）（ビット値が１である場合）または第２スイッチ（ＳＷ２）（ビット値が０である場合）がターンオンされ、サンプリングキャパシタ３１２に所定のリファレンス電圧が格納される。すなわち、ある期間（Ｔt）において、入力されるデジタルデータのビット値が１である場合、第１スイッチ（ＳＷ１）がターンオンされて、サンプリングキャパシタ３１２は、ハイレベルリファレンス電圧を格納する。また、ビット値が０である場合、第２スイッチ（ＳＷ２）がターンオンされて、サンプリングキャパシタ３１２は、ローレベルリファレンス電圧を格納する。
【００７５】
各期間（Ｔ１〜Ｔ８）においてサンプリングキャパシタ３１２に、所定のリファレンス電圧が格納されると、各期間の所定期間ごとに第３スイッチ（ＳＷ３）がターンオンされて、サンプリングキャパシタ３１２に格納された所定のリファレンス電圧が、ホールディングキャパシタ３１４に格納されていた電圧と、電荷共有されて、両方のキャパシタ３１２、３１４に格納される。ここで、リファレンス電圧が格納され第３スイッチ（ＳＷ３）がターンオンされる前に、ターンオンされている第１スイッチ（ＳＷ１）または第２スイッチ（ＳＷ２）は、ターンオフされる。
【００７６】
これにより、最後の８番目の期間（Ｔ８）における電荷共有により、入力されるデジタルデータに対応する所定の階調電圧（アナログ階調電圧）が生成される。その後、生成された所定の階調電圧は、データラインを介して当該画素に提供される。以上が、ＤＡＣ３００の階調スケール生成部３１０で行われる動作である。
【００７７】
次に、以下において、図５及び図６を参照して、［０１０１０１０１］の８ビットデジタルデータに該当するアナログ階調電圧が、本実施形態にかかるＤＡＣ３００により生成され、データライン３４４に接続される所定の画素に印加される過程を説明する。
【００７８】
まず、本実施形態にかかるＤＡＣ３００（以下符号を省略する）は、印加されるデジタルデータに対する電荷共有を行う。
【００７９】
この時、図５に示すように、走査ライン（Ｓ［ｎ］）に接続された所定の画素に該当する階調電圧が生成され、生成された階調電圧が、所定の画素に印加される時間がラインタイムとなる。
【００８０】
すなわち、ラインタイムは、入力されるデジタルデータに対応する階調電圧が生成される時間としてのＤＡＣタイム（ＤＡＣ ｔｉｍｅ）と、生成された階調電圧が当該画素に印加される時間としてのプログラミングタイム（ｐｒｏｇｒａｍｍｉｎｇ ｔｉｍｅ）との合計である。この時、ラインタイムは一般に１水平周期（１Ｈ）内の期間に該当する。
【００８１】
これにより、図５に示すように、各走査ライン（Ｓ［ｎ］）に提供される走査信号は、プログラミングタイムに該当する期間にのみ、ローレベルの電圧として提供される。
【００８２】
ここで、ＤＡＣタイムは、入力されるデジタルデータのビット数だけの期間に再び分けられる。すなわち、これは、各ビットが入力される度に、サンプリングキャパシタ３１２とホールディングキャパシタ３１４との間に電荷共有が発生するからである。本実施形態の場合、８ビットデジタルデータが入力されるので、ＤＡＣタイムは８期間（Ｔ１〜Ｔ８）に分けられる。（以下では、説明の便宜上、各キャパシタの符号は省略する。）
【００８３】
まず、第１期間（Ｔ１）において、入力されるデジタルデータ（［０１０１０１０１］）のＬＳＢが入力される。ＬＳＢは、１であるので、第１スイッチ（ＳＷ１）がターンオンされ、これによりハイレベルのリファレンス電圧（ＶＨ）がサンプリングキャパシタ（Ｃ＿ｓａｍｐ）に格納される。よって、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）は、ハイレベルリファレンス電圧（ＶＨ）に設定される。
【００８４】
また、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）は、第４スイッチ（ＳＷ４）がターンオンされることで、ローレベルのリファレンス電圧（ＶＬ）が提供される。よって、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）は、ローレベルリファレンス電圧（ＶＬ）に初期化される。
【００８５】
第１期間の所定期間、すなわち、第１スイッチ（ＳＷ１）がターンオンされた後の残りの第１期間において、第３スイッチ（ＳＷ３）がターンオンされて、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）に格納された電圧と、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）に格納された電荷とが分配されて、サンプリング及びホールディングキャパシタにそれぞれ格納された電圧の中間レベルに該当する電圧に変換されて、両キャパシタにそれぞれ格納される。すなわち、例えば、第３スイッチ（ＳＷ３）のターンオン後において、サンプリングキャパシタとホールディングキャパシタとは、第３スイッチ（ＳＷ３）のターンオン前の両キャパシタに格納された電圧の和の半分の電圧を、それぞれ格納することになる（電荷共有）。
【００８６】
次に、第２期間（Ｔ２）において、２番目の下位ビットが０であるので、第２スイッチ（ＳＷ２）がターンオンされる。よって、ローレベルリファレンス電圧（ＶＬ）が、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）に格納される。そして、第２期間の所定期間、すなわち、第２スイッチ（ＳＷ２）がターンオンされた後の残りの第２期間において、第３スイッチ（ＳＷ３）がターンオンされて、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）に格納された電圧と、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）に格納された電圧とが分配されて、サンプリング及びホールディングキャパシタにそれぞれ格納された電圧の中間レベルに該当する電圧に変換されて、両キャパシタにそれぞれ格納される。すなわち、例えば、第３スイッチ（ＳＷ３）のターンオン後において、サンプリングキャパシタとホールディングキャパシタとは、第３スイッチ（ＳＷ３）のターンオン前の両キャパシタに格納された電圧の和の半分の電圧を、それぞれ格納することになる（電荷共有）。
【００８７】
その次に、第３期間〜第８期間（Ｔ３〜Ｔ８）においても、第２期間で行われる動作と同様に、入力されるビットに応じてビットが１であれば第１スイッチ（ＳＷ１）がターンオンされ、入力されるビットが０であれば第２スイッチ（ＳＷ２）がターンオンされる。よって、該当するハイレベル（ＶＨ）またはローレベルのリファレンス電圧（ＶＬ）のどちらか一方が、サンプリングキャパシタに格納される。また、各期間中の第１スイッチ（ＳＷ１）または第２スイッチ（ＳＷ２）がターンオンされた後の期間において、第３スイッチ（ＳＷ３）がターンオンされる。第３スイッチ（ＳＷ３）がターンオンされると、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）に格納されたリファレンス電圧と、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）に格納された電圧とが分配されて、その中間レベルの電圧がサンプリング及びホールディングキャパシタに格納される。すなわち、例えば、第３スイッチ（ＳＷ３）のターンオン後において、サンプリングキャパシタとホールディングキャパシタとは、第３スイッチ（ＳＷ３）のターンオン前の両キャパシタに格納された電圧の和の半分の電圧を、それぞれ格納することになる（電荷共有）。
【００８８】
これにより、最後の８番目の期間（Ｔ８）において、サンプリング及びホールディングキャパシタで分配された電圧が、最終的に入力されるデジタルデータに対応する階調電圧となる。そして、当該階調電圧は、データラインを介して所定の画素に提供される。
【００８９】
このような本実施形態にかかるデジタル−アナログ変換器（ＤＡＣ）３００の場合、一対のダミーデータライン３４２及びデータライン３４４に対応するキャパシタンス成分を、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２とホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４として活用し、ダミーデータライン３４２とデータライン３４４との間の電荷共有により所望の階調電圧を生成する。よって、本実施形態にかかるＤＡＣ３００は、従来のＲ−ｓｔｒｉｎｇタイプのＤＡＣ１４０に比べて、消費電力を大幅に低減できる。また、本実施形態にかかるＤＡＣ３００は、さらに、従来のＤＡＣ構成のＲ−ｓｔｒｉｎｇ及びデコーダ、スイッチアレイを除去できるので、従来のＤＡＣ構造に比べてＤＡＣの面積を大幅に減らすことができる。
【００９０】
また、図３に示したスイッチング信号生成部３３０は、階調スケール生成部３１０内に備えられた複数のスイッチの動作を制御する信号（Ｓ１、Ｓ２、Ｓ３、Ｓ４）を生成して提供する役割を果たす。しかし、第１及び第２スイッチ（ＳＷ１、２）の制御は、入力されるデジタルデータのビット値に応じてターンオン／ターンオフが決定される。よって、制御信号は、ホールディングラッチ部を介して、シリアルに出力されるデジタルデータビット値により生成される。
【００９１】
すなわち、デジタルデータビット値が１である場合は、第１スイッチ（ＳＷ１）をターンオンする制御信号（Ｓ１）を生成して、階調スケール生成部３１０に提供する。また、デジタルデータビット値が０である場合には、第２スイッチ（ＳＷ２）をターンオンする制御信号（Ｓ２）を生成して、階調スケール生成部３１０に提供する。
【００９２】
また、第４スイッチ（ＳＷ４）は、ホールディングキャパシタの初期化時にターンオンされなければならず、第３スイッチ（ＳＷ３）は、各ラインタイムのうちの一定期間、すなわち、デジタルデータビットがそれぞれ入力される期間ごとに、一定にターンオンされなければならない。したがって、第３及び第４スイッチ（ＳＷ３、ＳＷ４）制御信号（Ｓ３、Ｓ４）は、デジタルデータ入力と関係なく、各データラインタイム毎に繰り返される信号である。よって、これは、タイミング制御部（図示せず）で別途に生成して用いることができる。
【００９３】
次に、以下では、図７を参照しながら、本実施形態にかかるＤＡＣ３００採用したデータ駆動回路について、説明する。図７は、本発明の実施形態にかかるデータ駆動回路の構成を示すブロック図である。
【００９４】
ただし、データ駆動回路は、図３〜図６を通して説明したＤＡＣが備えられることを特徴とし、ＤＡＣの構造及び動作に対する説明は省略する。
【００９５】
図７に示すように、データ駆動回路２０は、シフトレジスタ部７１０と、サンプリングラッチ部７２０と、ホールディングラッチ部７３０と、デジタル−アナログ変換器（ＤＡＣ）３００とを含み構成される。
【００９６】
すなわち、従来のデータ駆動回路（図１参照）と比較すると、本実施形態によるデータ駆動回路は、ＤＡＣ３００の構造が変更され、さらに、増幅部１５０としてのアナログバッファを使用しなくも済む。よって、閾電圧及び電荷の移動度のばらつきによる問題を有するアナログバッファを使用することにより、チャンネル間の出力電圧の差が生じ、画質が低下するという従来の問題点を克服できるという長所がある。
【００９７】
最近、駆動回路部などを画素部と共に、基板上に集積するＳＯＰ工程を適用する、平板表示装置が浮上している。そこで、増幅部１５０としてのアナログバッファの上記性能具現の問題を克服できる本実施形態にかかるデータ駆動回路は、ＳＯＰ工程適用時に、より一層大きな長所となる。
【００９８】
シフトレジスタ部７１０は、タイミング制御部５０（図８参照）からソースシフトクロック（ＳＳＣ）及びソーススタートパルス（ＳＳＰ）を供給される。また、シフトレジスタ部７１０は、ソースシフトクロック（ＳＳＣ）の１周期ごとにソーススタートパルス（ＳＳＰ）をシフトさせながら、順次ｎ個のサンプリング信号としてシフトレジスタクロック（ＳＲＣ）を生成する。そのために、シフトレジスタ部２１０は、ｎ個のシフトレジスタを備える。
【００９９】
サンプリングラッチ部７２０は、タイミング制御部５０からデジタルデータ（Ｄａｔａ）の供給を受ける。また、サンプリングラッチ部７２０は、シフトレジスタ部７１０から順次供給されるサンプリング信号に応答して、上記デジタルデータ（Ｄａｔａ）を順次格納する。ここで、サンプリングラッチ部７２０はｎ個のデジタルデータ（Ｄａｔａ）を格納するために、ｎ個のサンプリングラッチを備える。すなわち、サンプリングラッチ部７２０は、サンプリング信号に応答して、上記ｎ個のデジタルデータ（Ｄａｔａ）をそれぞれ、ｎ個のサンプリングラッチに順次格納する。また、ここで、それぞれのサンプリングラッチに格納されたデジタルデータが、流れる道筋を、ここでは、コラムラインという。すなわち、ｎ個のサンプリングラッチに格納されたｎ個のデジタルデータは、ｎ個のコラムラインを通る。そして、それぞれのサンプリングラッチはデータ（Ｄａｔａ）のビット数に対応する大きさを有する。例えば、データ（Ｄａｔａ）が８ビットから構成される場合、サンプリングラッチのそれぞれは、８ビットの大きさに設定される。
【０１００】
そして、サンプリングラッチ部７２０は、入力されるデータを順次格納した後、８ビットデジタルデータを並列形態（パラレル）でホールディングラッチ部に出力する。
【０１０１】
ホールディングラッチ部７３０は、タイミング制御部５０からソース出力イネーブル信号（ＳＯＥ）が入力されると、サンプリングラッチ部７２０からデータの入力をうけて、入力されたデータを格納する。すなわち、ホールディングラッチ部は、並列形態（パラレル）で提供された８ビットデジタルデータの入力をうけて、当該８ビットデジタルデータを格納する。
【０１０２】
そして、ホールディングラッチ部７３０は、ソース出力イネーブル信号（ＳＯＥ）が入力されると、自分に格納されているデータ（Ｄａｔａ）をＤＡＣ３００に供給する。ここで、ホールディングラッチ部７３０は、ｎ個のデータ（Ｄａｔａ）を格納するために、ｎ個のホールディングラッチを備える。また、それぞれのホールディングラッチは、データ（Ｄａｔａ）のビット数に対応する大きさを有する。例えば、本実施形態において、ホールディングラッチのそれぞれは、データ（Ｄａｔａ）が格納できるように８ビットに設定される。
【０１０３】
本実施形態の場合、ホールディングラッチ部７３０に格納された８ビットデジタルデータをＤＡＣ３００に出力するとき、これを直列形態（シリアル）に変換して出力することを特徴とする。
【０１０４】
そのために、ホールディングラッチ部７３０は、図７に示すように、シフトレジスタ部で生成されたシフトレジスタクロック信号（ＳＲＣ）の入力をうける。シフトレジスタクロック信号（ＳＲＣ）の入力をうけたホールディングラッチ部７３０は、シフトレジスタクロック信号（ＳＲＣ）により、８ビットデジタルデータを直列形態（シリアル）に変換してＤＡＣ３００に出力する。
【０１０５】
ＤＡＣ３００は、直列形態（シリアル）で入力されるデジタルデータのビット値に対応するアナログ信号を生成する。すなわち、ＤＡＣ３００は、ホールディングラッチ部７３０から供給されるデジタルデータ（Ｄａｔａ）のビット値に対応して、複数のアナログ階調電圧のいずれか１つを選択することで、それに対応するアナログデータ信号を生成して、これを各データラインに出力する役割を果たす。
【０１０６】
本実施形態の場合、ＤＡＣ３００は、パネルに備えられた複数のデータライン３４４と、各データライン３４４に隣接して形成された複数のダミーデータライン３４２とをそれぞれ一対として形成する。また、ＤＡＣ３００は、一対のデータライン３４４及びダミーデータライン３４２にそれぞれ存在する寄生キャパシタンス成分を、ホールディングキャパシタ３１４とサンプリングキャパシタ３１２として活用する。すなわち、ＤＡＣ３００は、データライン３４４とダミーデータライン３４２との間の電荷共有により、入力されるデジタルデータに対応するアナログ階調電圧を生成する。そして、ＤＡＣ３００は、生成したアナログ階調電圧を該当する画素に提供することを特徴とする。ＤＡＣ３００の構造及び動作は、図３〜図６を通して説明したので、詳細な説明は省略する。
【０１０７】
次に、図８を参照しながら、本実施形態にかかるＤＡＣ３００を採用したデータ駆動回路２０を備える平板表示装置（平板ディスプレイ装置）について説明する。図８は、本発明の実施形態にかかる平板表示装置の構成を示すブロック図である。
【０１０８】
ただし、平板表示装置は、図３〜図６を通して説明したＤＡＣ３００と、図８を通して説明したデータ駆動回路２０とを備えることを特徴とする。よって、ＤＡＣ３００、データ駆動回路２０の構造及び動作に対する説明は省略する。
【０１０９】
図９に示すように、本実施形態にかかる平板表示装置は、第１方向（図８中の左右方向）に延長形成された走査ライン（Ｓ［１］〜Ｓ［ｎ］）と、第２方向（図８中の上下方向）に延長形成されたデータライン（Ｄ［１］〜Ｄ［ｍ］）及びダミーデータライン（Ｄ’［１］〜Ｄ’［ｍ］）と接続された複数の画素４０を含む画素部３０と、走査ライン（Ｓ［１］〜Ｓ［ｎ］）を駆動するための走査駆動回路１０と、データライン（Ｄ［１］〜Ｄ［ｍ］）を駆動するためのデータ駆動回路２０と、走査駆動回路１０及びデータ駆動回路２０を制御するためのタイミング制御部５０と、を備える。また、平板表示装置は、映像を具現する表示パネル（不図示。また、パネルという。）を備える。また、表示パネルは、画素部３０を含み、当該パネル上には走査ライン（Ｓ［１］〜Ｓ［ｎ］）と、データライン（Ｄ［１］〜Ｄ［ｍ］）と、ダミーデータライン（Ｄ’［１］〜Ｄ’［ｍ］）と、が配置される。
【０１１０】
タイミング制御部５０は、外部から供給される動機信号に対応してデータ駆動制御信号（ＤＣＳ）及び走査駆動制御信号(ＳＣＳ)を生成する。タイミング制御部５０で生成されたデータ駆動制御信号（ＤＣＳ）は、データ駆動回路２０に供給され、走査駆動制御信号(ＳＣＳ)は、走査駆動回路１０に供給される。そして、タイミング制御部５０は、外部から供給されるデジタルデータ（Ｄａｔａ）をデータ駆動回路２０に供給する。
【０１１１】
データ駆動回路２０は、タイミング制御部５０からデータ駆動制御信号（ＤＣＳ）の供給をうける。これにより、デジタルデータ（Ｄａｔａ）及びデータ駆動制御信号（ＤＣＳ）を供給されたデータ駆動回路２０は、デジタルデータ（Ｄａｔａ）に該当するアナログ階調電圧を生成し、走査信号と同期するように、所定の画素に、該当する生成した階調電圧を供給する。ここで、データ駆動制御信号（ＤＣＳ）は、上記のソースシフトクロック（ＳＳＣ）と、ソーススタートパルス（ＳＳＰ）と、ソース出力イネーブル信号（ＳＯＥ）とを含む信号である。
【０１１２】
ただし、本実施形態の場合、アナログ階調電圧を生成するにあたって、パネルに備えられた複数のデータライン（Ｄ［１］〜Ｄ［ｍ］）と、各データラインに隣接して形成された複数のダミーデータライン（Ｄ’［１］〜Ｄ’［ｍ］）とが、それぞれ一対をなし、一対のデータライン（Ｄ［１］〜Ｄ［ｍ］）及びダミーデータライン（Ｄ’［１］〜Ｄ’［ｍ］）にそれぞれ存在する寄生キャパシタンス成分を、ホールディングキャパシタ３１４とサンプリングキャパシタ３４２として活用して、データライン（Ｄ［１］〜Ｄ［ｍ］）とダミーデータライン（Ｄ’［１］〜Ｄ’［ｍ］）との間の電荷共有により、入力されるデジタルデータに対応するアナログ階調電圧を生成し、これを該当する画素に提供することを特徴とする。これにより、アナログ階調電圧を生成するＤＡＣ３００及びデータ駆動回路の構造及び動作は、詳細に前述したので、ここでは省略する。
【０１１３】
以上、本発明の実施形態について、本実施形態にかかるＤＡＣ３００、当該ＤＡＣ３００を採用したデータ駆動回路、当該データ駆動回路を備えた平板表示装置のそれぞれの構成及び動作を順をおって説明した。以上説明したように、本発明の実施形態にかかる平板表示装置（ＤＡＣ３００及びそれを採用したデータ駆動回路）によれば、ＤＡＣ３００は、パネルに備えられたデータライン３４４とダミーデータライン３４２との間の電荷共有により、所望のアナログ階調電圧を生成する。よって、本実施形態にかかるＤＡＣ３００は、従来のＤＡＣ１４０を構成するＲ−ｓｔｒｉｎｇと、デコーダと、スイッチアレイ１４６とを除去することができ、さらに、従来のＤＡＣ１４０の後段に備えられる増幅部１５０としてのアナログバッファを除去することができる。よって、従来のＲ−ｓｔｒｉｎｇタイプのＤＡＣ１４０に比べて、ＤＡＣの回路面積及び消費電力を大幅に低減することができ、収率及び画質を向上させることができる。さらに、本実施形態によれば、ＳＯＰ工程適用してデータ駆動回路を製造する際、増幅部１５０としてのアナログバッファを使用しなくも済むため、アナログバッファの閾電圧及び電荷の移動度のばらつきによってチャンネル間の出力電圧に差が生じ、画質が低下してしまうという問題を克服できる。
【０１１４】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１１５】
本発明は、平板表示装置に適用可能であり、特に平板表示装置に備えられるデジタル−アナログ変換器（ＤＡＣ）及び上記デジタル−アナログ変換器を採用するデータ駆動回路に適用可能である。
【図面の簡単な説明】
【０１１６】
【図１】従来のデータ駆動回路の構成を示すブロック図である。
【図２】図１に示した従来のＤＡＣを示すブロック図である。
【図３】本発明の実施形態に係るデジタル−アナログ変換器の構成を示すブロック図である。
【図４】図３に示した階調スケール生成部の構成を示すブロック図である。
【図５】図４の階調スケール生成部に入力されるデジタルデータの一例を示す信号波形図である。
【図６】図５に示したデジタルデータの入力に対する階調スケール生成部の出力を示すシミュレーション波形図である。
【図７】本発明の実施形態にかかるデータ駆動回路の構成を示すブロック図である。
【図８】本発明の実施形態にかかる平板表示装置の構成を示すブロック図である。
【符号の説明】
【０１１７】
１０ 走査駆動回路
２０ データ駆動回路
３０ 画素部
４０ 画素
３００ ＤＡＣ
３１０ 階調スケール生成部
３１２ サンプリングキャパシタ
３１４ ホールディングキャパシタ
３２０ リファレンス電圧生成部
３３０ スイッチング信号生成部
３４２ ダミーデータライン
３４４ データライン
７１０ シフトレジスタ部
７２０ サンプリングラッチ部
７３０ ホールディングラッチ部
【特許請求の範囲】
【請求項１】
データラインとダミーデータラインとの間の電荷共有により、入力されるデジタルデータに対応する階調電圧を生成する階調スケール生成部と；
前記階調スケール生成部内に備えられた複数のスイッチに、動作制御信号を提供するスイッチング信号生成部と；
リファレンス電圧を生成して前記階調スケール生成部に提供するリファレンス電圧生成部と；
を含むことを特徴とする、デジタル−アナログ変換器。
【請求項２】
前記電荷共有は、前記データラインに存在する寄生キャパシタンス成分をホールディングキャパシタとして活用し、前記ダミーデータラインに存在する寄生キャパシタンス成分をサンプリングキャパシタとして活用して行われることを特徴とする、請求項１に記載のデジタル−アナログ変換器。
【請求項３】
前記階調スケール生成部は、
前記ダミーデータラインに存在する寄生キャパシタンス成分による前記サンプリングキャパシタと；
前記データラインに存在する寄生キャパシタンス成分による前記ホールディングキャパシタと；
入力されるデジタルデータの各ビット値に応じて、ハイレベルリファレンス電圧を前記サンプリングキャパシタに提供する第１スイッチと；
入力されるデジタルデータの各ビット値に応じて、ローレベルリファレンス電圧を前記サンプリングキャパシタに提供する第２スイッチと；
前記サンプリングキャパシタと前記ホールディングキャパシタとの間の電荷共有のために、前記サンプリングキャパシタと前記ホールディングキャパシタとの間に備えられる第３スイッチと；
前記ホールディングキャパシタに接続され、前記ホールディングキャパシタを初期化する第４スイッチと；
を含むことを特徴とする、請求項１または２に記載のデジタル−アナログ変換器。
【請求項４】
前記ダミーデータラインは、前記データラインに隣接して形成され、前記データラインと前記ダミーデータラインとは、パネル上に交互に反復形成されることを特徴とする、請求項１〜３のいずれかに記載のデジタル−アナログ変換器。
【請求項５】
前記ホールディングキャパシタは、前記第４スイッチのターンオンにより、前記ハイレベルリファレンス電圧または前記ローレベルリファレンス電圧のいずれかの一方に初期化されることを特徴とする、請求項３または４に記載のデジタル−アナログ変換器。
【請求項６】
前記デジタルデータ（ｋビット）の各ビットが入力されるｎ番目の期間中に、前記サンプリングキャパシタと前記ホールディングキャパシタとの間の前記電荷共有が行われ、最後のｋ番目の前記電荷共有によってえられた電圧が、前記データラインに印加される最終階調電圧であることを特徴とする、請求項３〜５のいずれかに記載のデジタル−アナログ変換器。
【請求項７】
前記ｎ番目の期間中の所定期間ごとに、前記第３スイッチがターンオンされ、前記第３スイッチのターンオンにより、前記サンプリングキャパシタと前記ホールディングキャパシタとに格納された前記所定のリファレンス電圧が互いに均等に分配され、前記均等に分配されることにより、前記電荷共有が行われることを特徴とする、請求項６に記載のデジタル−アナログ変換器。
【請求項８】
前記第３スイッチは、前記第１スイッチまたは前記第２スイッチのターンオン動作が完了した後に、ターンオンされることを特徴とする、請求項７に記載のデジタル−アナログ変換器。
【請求項９】
シフトレジスタクロックを生成してサンプリング信号を提供するシフトレジスタ部と；
前記サンプリング信号の供給を受けて、入力されるデジタルデータ（ｋビット）をコラムライン毎にサンプリングしてラッチするサンプリングラッチ部と；
前記サンプリングラッチ部でラッチされた前記デジタルデータを並列状態で供給されてラッチし、前記デジタルデータを各ビット毎に直列形態に変換して出力するホールディングラッチ部と；
前記ホールディングラッチ部から直列形態に提供された前記デジタルデータのビット値に対応する階調電圧を、パネルに備えられたデータラインとダミーデータラインとの間の電荷共有により生成して、前記データラインに提供するデジタル−アナログ変換器と；
を含むことを特徴とする、データ駆動回路。
【請求項１０】
前記ホールディングラッチ部は、前記シフトレジスタ部で生成された前記シフトレジスタクロック信号の入力を受けて、前記クロック信号により並列形態に入力されたデジタルデータを直列形態に変換して、デジタル−アナログ変換器に出力することを特徴とする、請求項９に記載のデータ駆動回路。
【請求項１１】
前記デジタル−アナログ変換器は、前記データラインと、前記データラインに隣接して形成されたダミーデータラインとの間の電荷共有により、入力される前記デジタルデータに対応するアナログ階調電圧を生成して、生成したアナログ階調電圧を前記データラインに接続された当該画素に提供することを特徴とする、請求項９に記載のデータ駆動回路。
【請求項１２】
前記電荷共有は、前記データラインに存在する寄生キャパシタンス成分をホールディングキャパシタとして活用し、前記ダミーデータラインに存在する寄生キャパシタンス成分をサンプリングキャパシタとして活用して行われることを特徴とする、請求項１１に記載のデータ駆動回路。
【請求項１３】
前記データラインと前記ダミーデータラインとは、パネル上に交互に反復形成されることを特徴とする、請求項１１に記載のデータ駆動回路。
【請求項１４】
第１方向に配列された複数の走査ラインと、第２方向に配列された複数のデータライン及び前記各データラインに隣接して形成されたダミーデータラインと、に接続するように配置される複数の画素を含む画素部と；
前記複数の画素に所定の階調電圧を供給するデータ駆動回路と；
前記走査ラインに走査信号を供給する走査駆動回路と；
を含み、
前記データ駆動回路は、
前記データラインと前記ダミーデータラインとの間の電荷共有により、入力されるデジタルデータに対応する階調電圧を生成して、前記生成した階調電圧を前記データラインに接続された前記画素に提供することを特徴とする、平板表示装置。
【請求項１５】
前記電荷共有は、前記データラインに存在する寄生キャパシタンス成分をホールディングキャパシタとして活用し、前記ダミーデータラインに存在する寄生キャパシタンス成分をサンプリングキャパシタとして活用して行われることを特徴とする、請求項１４に記載の平板表示装置。
【請求項１６】
前記データラインと前記ダミーデータラインとは、パネル上に交互に反復形成され、隣接した各前記データラインと前記ダミーデータラインとは、一対をなすことを特徴とする、請求項１４に記載の平板表示装置。
【請求項１７】
デジタルデータ（ｋビット）の各ビットがシリアルに入力される段階と；
前記デジタルデータ（ｋビット）の各ビットが入力されるt番目の期間中に、それぞれデータラインと、前記データラインに隣接して形成されたダミーデータラインとの間の電荷共有が行われる段階と；
最後のｋ番目の前記電荷共有によってえられた電圧が、最終階調電圧として、前記データラインを介して、前記データラインに接続された画素に印加される段階と；
を含むことを特徴とする、平板表示装置のデータ駆動方法。
【請求項１８】
前記電荷共有は、前記データラインに存在する寄生キャパシタンス成分をホールディングキャパシタとして活用し、前記ダミーデータラインに存在する寄生キャパシタンス成分をサンプリングキャパシタとして活用して行われることを特徴とする、請求項１７に記載の平板表示装置のデータ駆動方法。
【請求項１９】
前記t番目の期間中の所定期間ごとに、前記サンプリングキャパシタと前記ホールディングキャパシタとに格納されたリファレンス電圧が互いに均等に分配されることにより、前記電圧共有が行われることを特徴とする、請求項１８に記載の平板表示装置のデータ駆動方法。
【請求項１】
データラインとダミーデータラインとの間の電荷共有により、入力されるデジタルデータに対応する階調電圧を生成する階調スケール生成部と；
前記階調スケール生成部内に備えられた複数のスイッチに、動作制御信号を提供するスイッチング信号生成部と；
リファレンス電圧を生成して前記階調スケール生成部に提供するリファレンス電圧生成部と；
を含むことを特徴とする、デジタル−アナログ変換器。
【請求項２】
前記電荷共有は、前記データラインに存在する寄生キャパシタンス成分をホールディングキャパシタとして活用し、前記ダミーデータラインに存在する寄生キャパシタンス成分をサンプリングキャパシタとして活用して行われることを特徴とする、請求項１に記載のデジタル−アナログ変換器。
【請求項３】
前記階調スケール生成部は、
前記ダミーデータラインに存在する寄生キャパシタンス成分による前記サンプリングキャパシタと；
前記データラインに存在する寄生キャパシタンス成分による前記ホールディングキャパシタと；
入力されるデジタルデータの各ビット値に応じて、ハイレベルリファレンス電圧を前記サンプリングキャパシタに提供する第１スイッチと；
入力されるデジタルデータの各ビット値に応じて、ローレベルリファレンス電圧を前記サンプリングキャパシタに提供する第２スイッチと；
前記サンプリングキャパシタと前記ホールディングキャパシタとの間の電荷共有のために、前記サンプリングキャパシタと前記ホールディングキャパシタとの間に備えられる第３スイッチと；
前記ホールディングキャパシタに接続され、前記ホールディングキャパシタを初期化する第４スイッチと；
を含むことを特徴とする、請求項１または２に記載のデジタル−アナログ変換器。
【請求項４】
前記ダミーデータラインは、前記データラインに隣接して形成され、前記データラインと前記ダミーデータラインとは、パネル上に交互に反復形成されることを特徴とする、請求項１〜３のいずれかに記載のデジタル−アナログ変換器。
【請求項５】
前記ホールディングキャパシタは、前記第４スイッチのターンオンにより、前記ハイレベルリファレンス電圧または前記ローレベルリファレンス電圧のいずれかの一方に初期化されることを特徴とする、請求項３または４に記載のデジタル−アナログ変換器。
【請求項６】
前記デジタルデータ（ｋビット）の各ビットが入力されるｎ番目の期間中に、前記サンプリングキャパシタと前記ホールディングキャパシタとの間の前記電荷共有が行われ、最後のｋ番目の前記電荷共有によってえられた電圧が、前記データラインに印加される最終階調電圧であることを特徴とする、請求項３〜５のいずれかに記載のデジタル−アナログ変換器。
【請求項７】
前記ｎ番目の期間中の所定期間ごとに、前記第３スイッチがターンオンされ、前記第３スイッチのターンオンにより、前記サンプリングキャパシタと前記ホールディングキャパシタとに格納された前記所定のリファレンス電圧が互いに均等に分配され、前記均等に分配されることにより、前記電荷共有が行われることを特徴とする、請求項６に記載のデジタル−アナログ変換器。
【請求項８】
前記第３スイッチは、前記第１スイッチまたは前記第２スイッチのターンオン動作が完了した後に、ターンオンされることを特徴とする、請求項７に記載のデジタル−アナログ変換器。
【請求項９】
シフトレジスタクロックを生成してサンプリング信号を提供するシフトレジスタ部と；
前記サンプリング信号の供給を受けて、入力されるデジタルデータ（ｋビット）をコラムライン毎にサンプリングしてラッチするサンプリングラッチ部と；
前記サンプリングラッチ部でラッチされた前記デジタルデータを並列状態で供給されてラッチし、前記デジタルデータを各ビット毎に直列形態に変換して出力するホールディングラッチ部と；
前記ホールディングラッチ部から直列形態に提供された前記デジタルデータのビット値に対応する階調電圧を、パネルに備えられたデータラインとダミーデータラインとの間の電荷共有により生成して、前記データラインに提供するデジタル−アナログ変換器と；
を含むことを特徴とする、データ駆動回路。
【請求項１０】
前記ホールディングラッチ部は、前記シフトレジスタ部で生成された前記シフトレジスタクロック信号の入力を受けて、前記クロック信号により並列形態に入力されたデジタルデータを直列形態に変換して、デジタル−アナログ変換器に出力することを特徴とする、請求項９に記載のデータ駆動回路。
【請求項１１】
前記デジタル−アナログ変換器は、前記データラインと、前記データラインに隣接して形成されたダミーデータラインとの間の電荷共有により、入力される前記デジタルデータに対応するアナログ階調電圧を生成して、生成したアナログ階調電圧を前記データラインに接続された当該画素に提供することを特徴とする、請求項９に記載のデータ駆動回路。
【請求項１２】
前記電荷共有は、前記データラインに存在する寄生キャパシタンス成分をホールディングキャパシタとして活用し、前記ダミーデータラインに存在する寄生キャパシタンス成分をサンプリングキャパシタとして活用して行われることを特徴とする、請求項１１に記載のデータ駆動回路。
【請求項１３】
前記データラインと前記ダミーデータラインとは、パネル上に交互に反復形成されることを特徴とする、請求項１１に記載のデータ駆動回路。
【請求項１４】
第１方向に配列された複数の走査ラインと、第２方向に配列された複数のデータライン及び前記各データラインに隣接して形成されたダミーデータラインと、に接続するように配置される複数の画素を含む画素部と；
前記複数の画素に所定の階調電圧を供給するデータ駆動回路と；
前記走査ラインに走査信号を供給する走査駆動回路と；
を含み、
前記データ駆動回路は、
前記データラインと前記ダミーデータラインとの間の電荷共有により、入力されるデジタルデータに対応する階調電圧を生成して、前記生成した階調電圧を前記データラインに接続された前記画素に提供することを特徴とする、平板表示装置。
【請求項１５】
前記電荷共有は、前記データラインに存在する寄生キャパシタンス成分をホールディングキャパシタとして活用し、前記ダミーデータラインに存在する寄生キャパシタンス成分をサンプリングキャパシタとして活用して行われることを特徴とする、請求項１４に記載の平板表示装置。
【請求項１６】
前記データラインと前記ダミーデータラインとは、パネル上に交互に反復形成され、隣接した各前記データラインと前記ダミーデータラインとは、一対をなすことを特徴とする、請求項１４に記載の平板表示装置。
【請求項１７】
デジタルデータ（ｋビット）の各ビットがシリアルに入力される段階と；
前記デジタルデータ（ｋビット）の各ビットが入力されるt番目の期間中に、それぞれデータラインと、前記データラインに隣接して形成されたダミーデータラインとの間の電荷共有が行われる段階と；
最後のｋ番目の前記電荷共有によってえられた電圧が、最終階調電圧として、前記データラインを介して、前記データラインに接続された画素に印加される段階と；
を含むことを特徴とする、平板表示装置のデータ駆動方法。
【請求項１８】
前記電荷共有は、前記データラインに存在する寄生キャパシタンス成分をホールディングキャパシタとして活用し、前記ダミーデータラインに存在する寄生キャパシタンス成分をサンプリングキャパシタとして活用して行われることを特徴とする、請求項１７に記載の平板表示装置のデータ駆動方法。
【請求項１９】
前記t番目の期間中の所定期間ごとに、前記サンプリングキャパシタと前記ホールディングキャパシタとに格納されたリファレンス電圧が互いに均等に分配されることにより、前記電圧共有が行われることを特徴とする、請求項１８に記載の平板表示装置のデータ駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００７−２１２９９３（Ｐ２００７−２１２９９３Ａ）
【公開日】平成１９年８月２３日（２００７．８．２３）
【国際特許分類】
【出願番号】特願２００６−１９９４６３（Ｐ２００６−１９９４６３）
【出願日】平成１８年７月２１日（２００６．７．２１）
【出願人】（５９０００２８１７）三星エスディアイ株式会社 (2,784)
【Ｆターム（参考）】
【公開日】平成１９年８月２３日（２００７．８．２３）
【国際特許分類】
【出願日】平成１８年７月２１日（２００６．７．２１）
【出願人】（５９０００２８１７）三星エスディアイ株式会社 (2,784)
【Ｆターム（参考）】
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