デジタル加入者線アクセス・マルチプレクサのスタッキングの方法および装置
制御回路(24)と、中央局へのアップリンク通信回路(26)と、マスタDSLAMに隣接して回路相互接続する2つのDSLAMボックスと通信する2つのLVDS回路(28a、28b)とを有するマスタDSLAM(12)を用いる複数の通信スキームにおいて、デジタル加入者線アクセス・マルチプレクサ(DSLAM)のスタッキングを達成する。プログラマブル制御回路(34)と、両側の隣接した2つのDSLAMボックスと通信する2つのLVDS回路(36a、36b)とをそれぞれが有する複数のスレーブDSLAM(14)が、リングまたはスプリット・スタック構成で接続され、第1選択モードでラウンド・ロビンを可能にし、第2選択モードでスプリットを可能にして、所望の構造に適応し且つ故障に対する冗長性を提供し、故障が生じたスレーブDSLAMを回避して通信するようにラウンド・ロビンからスプリットへと再プログラミングする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、DSLAM(デジタル加入者線アクセス・マルチプレクサ)の分野に関し、より詳細には、低費用で耐故障性の冗長性を伴って効率的にスタックすることを可能にするDSLAMの構成および相互接続に関する。
【背景技術】
【0002】
DSL(デジタル加入者線)ユーザとCO(中央局)との間における通信のために、デジタル加入者線アクセス・マルチプレクサが要求される。通常、「ピザ・ボックス」のサイズのDSLAMがリモート・サイトにスタックされて、相互接続がより密になり且つ容易になるようにされる。DSLAMの従来のスタッキング構成を、単一リンクのデイジー・チェーンおよび星形に基づき、それぞれ、図面の図1aおよび図1bに示す。
【発明の開示】
【課題を解決するための手段】
【0003】
本発明に従ってDSLAMをスタックするためのアーキテクチャはマスタDSLAMを用い、マスタDSLAMは、制御回路と、中央局へのアップリンク通信回路と、マスタDSLAMに隣接して回路相互接続している2つのDSLAMボックスと通信するための2つのLVDS回路とを有する。プログラマブル制御回路と、回路において両側すぐ横の隣接した2つのDSLAMボックスと通信するための2つのLVDS回路とをそれぞれが有する複数のスレーブDSLAMが、リングまたはスプリット・スタック構成で接続される。マスタ内の制御回路が、各スレーブDSLAM内の制御回路を選択的にプログラミングして、LVDS回路における通信の方向を、第1の選択されたモードにおいてラウンド・ロビンとし、第2の選択されたモードにおいてスプリットとするように制御して、所望される構造に対応するようにし、かつ、ラウンド・ロビンからスプリットへと再プログラミングして、故障が生じたスレーブDSLAMを回避して通信することにより、故障に対する冗長性を提供する。
【0004】
本発明の上記およびその他の特徴および利点は、以下の詳細な説明を添付の図面に関連して考慮して参照することにより、よりよく理解されよう。
【発明を実施するための最良の形態】
【0005】
提案する方法は、冗長性が組み込まれ、かつソフトウェアによる制御が可能であるように、「リング」構造でマスタとスレーブのボックスの間のデュアル・リンクを提供することにより、従来のスタッキング手法を改良する。更に、マスタからスレーブへのデータ・パス経路も、ソフトウェアによるコンフィギュレーションが可能である。図2aおよび図2bは、それぞれ、「リング」アーキテクチャまたは「デュアル・リンク」アーキテクチャに基づくスタッキングの提案される新たな方法を示す。図示した実施形態に関するマスタ・ボックス12とスレーブ・ボックス14とを接続するスタッキング・リンク10は、以下により詳細に説明する、ATMトラフィックを伝送するように設計された低電圧差分信号(LVDS)技術に基づく。しかしながら、この概念は、他のタイプのリンクに適用することもできる。例示の目的で、データ・トラフィック用のアップリンク16が、OC−3または(マルチリンク)E1/T1 IMAを介する中央局(CO)またはATM網へのATMベースの接続として示されている。図2aに示した「ラウンド・ロビン」データ通信構成を有する「リング」構造では、データは、1つのボックスから別のボックス(即ち、下位にスタックされたボックス)へ単方向で流れる。チェーンの下方の最後のボックスが、マスタへの同じデータ・パスを辿ることによって「リング」を完成させる。「スプリット・パス」データ通信構成を有する「デュアル・リンク」構造では、データ・フローは、1つのボックスから別のボックス(即ち、下位にスタックされたボックス)へ双方向(送信/受信)に流れる。マスタは、バーチャル(仮想)・スレーブ・ボックス識別番号および/またはスレーブ・ボックスのATM仮想パス/仮想回路番号に基づき、ソフトウェア制御を介して2つのトラフィック・パスを分割する。
【0006】
前述した構成を、N=3およびN=7に関して、それぞれ図2cおよび図2dに更に示す。この場合、マスタ−スレーブ相互接続とスレーブ−スレーブ相互接続とが、図示するとおり、各リンクで交互になっている。例えば、一方のリンクでは、チェーン接続順序は、マスタからスレーブ1へ、スレーブ1からスレーブ3へなどとなる。他方のリンクでは、チェーン順序は、マスタからスレーブ2へ、スレーブ2からスレーブ4へなどとなる。各チェーン・リンクにおける最後の2つのスレーブ・ボックスは、リンク10’で互いに接続して、以下により詳細に説明するように、故障が生じた場合の冗長性およびトラフィック・リダイレクトの目的で、ループを完成させる。
【0007】
更なる代替のまたは簡素なデュアル・リンク接続は、図2aに示したものと同じであるが、トラフィック・パスは、各リンク上で双方向であるように、マスタによって再プログラミングされる。2つのパスは、N=7の例の場合、(a)マスタからスレーブ1、2、3へ、および(b)マスタからスレーブ7、6、5、および4へとなる。この場合、スレーブ3とスレーブ4との間のリンク相互接続は、データ・トラフィック用には使用されず、冗長性のために使用される。
【0008】
第3の代替例は、マスタに接続する第1のスレーブおよび中間スレーブである2つのスレーブ・ボックスを提供する。N=3の場合、中間スレーブは#2(2番)である。一方のリンクはマスタとスレーブ1とを接続し、他方のリンクは、マスタとスレーブ2とを接続し、次にスレーブ3を接続する。N=7である場合、中間スレーブは4であり、一方のリンクは、マスタとスレーブ1、次にスレーブ2およびスレーブ3となる。他方のリンクは、マスタとスレーブ4、次にスレーブ5からスレーブ7へのものとなる。この場合も、ループは、冗長性の目的で、N=3である場合はスレーブ1とスレーブ3を、N=7である場合はスレーブ3とスレーブ7を一緒にリンクすることにより、閉じる。すべてのデュアル・リンク構成またはスプリット・パス構成では、マスタとスレーブとの間の最長の遅延は、「リング」構成または単一リンクのデイジー・チェーンにおける遅延の実質的に半分であることに留意されたい。
【0009】
本発明の柔軟性により、この構成をラウンド・ロビン・デイジー・チェーン・リンクにも使用することが可能になる。なぜなら、スレーブDSLAMの仮想「位置」はプログラミング可能だからである。データ・パスは、リンク上で単方向となるように、即ち、N=3である場合にマスタからスレーブ1、スレーブ1からスレーブ3、スレーブ3からスレーブ2、スレーブ2からマスタへの順序に、また、N=7である場合にはマスタからスレーブ1へ、スレーブ1からスレーブ3へ、スレーブ3からスレーブ5へ、スレーブ5からスレーブ7へ、スレーブ7からスレーブ6へ、スレーブ6からスレーブ4へ、スレーブ4からスレーブ2へ、スレーブ2からマスタへの順序に、初期設定段階においてプログラミングすることができる。この場合、最後のリンク(10’)は、データ・トラフィック用にも使用される。リンク・パスは、故障が生じた場合には、図2dに示すように、マスタによって双方向へと再コンフィギュレーションされることが可能である。
【0010】
図3は、本発明の方法で利用可能な信頼性機能または自己回復の例を示す。リング・スタック・チェーンの物理的構成に関して示すとおり、1つのスレーブ・ボックス14’が故障することは、残りのスタックされたボックスのオペレーションに影響を与えない。マスタは、スレーブ・ボックスの1つで故障が生じたという通知を受けた場合に、スレーブ・ボックスにおけるトラフィックを、「故障(ダウン)」したスレーブ・ボックスの両側で双方向通信を行うスプリット・パスに変換し、チェーンの双方の端部でのマスタ・ボックスへの通信を使用することにより、トラフィックをリダイレクトすることができる。図2cおよび図2dに関して前述した諸構成に関して、リンク10’が通常の通信用にアクティブにされる。
【0011】
スレーブDSLAMの故障/動作不良の検出は、幾つかのアプローチの1つにおける示される実施形態については、マスタによって達せられる。第1のアプローチは、マスタが、ラウンド・ロビンの形でのポーリングを用いて各スレーブへ「ハートビート」メッセージを定期的に送信する。ポーリングされたスレーブ(仮想IDで識別される)が、予め指定された時間内に応答しなかった場合、マスタは、そのスレーブに故障が生じたと見なし、そのスレーブを回避してトラフィックをリダイレクトする。
【0012】
第2のアプローチは、スレーブが、ハートビート・メッセージを送信することにより、互いに通信する。一例として、「上に」スタックされたボックスが常に「下に」スタックされたボックスへ、つまり、通信順序における次のボックスへ、メッセージを送信するように、マスタによってアーキテクチャをプログラミングすることが可能である。ラウンド・ロビン・チェーンの場合には、マスタが、ハートビートをスレーブ1へ送信し、スレーブ1がそのハートビートをスレーブ2へ送信し、以下同様にそれが続く。ハートビート・メッセージを受信するボックスが、予め指定された時間内に応答しなかった場合、メッセージを送信するボックスは、そのボックスに故障が生じていると見なし、予備の帯域内通信チャネル(以下に説明する)を使用してマスタに通知する。
【0013】
図4では、第2のマスタ・ボックス18を備えたデュアル・マスタ構成を有し、1つのマスタに故障が生じた場合に完全な保護を提供する本発明の実施形態を示す。2つのマスタ間で、アクティブ/待機、共有アクティブ/アクティブなどのようなトラフィックおよびコンフィギュレーションに関する調整が行われる。
【0014】
図5は、マスタDSLAMとスレーブDSLAMとの内部主要機能アーキテクチャおよび一般的スタッキング構成を示す。マスタ・ボックスは、ユーザ線22へ接続するための複数のADSLインタフェース20を組み込まれる。中央処理装置(CPU)およびATM交換およびトラフィック管理を備えた制御回路24が、マスタDSLAMを制御する。アップリンク回路26が、STM/OC3またはマルチリンクE1/T1 IMAを使用してCOとの通信を提供する。スレーブ・ボックスとの通信は、複数のLVDS回路28aおよび28bによって提供される。
【0015】
各スレーブ・ボックスは、ユーザ線32に接続するための複数のADSLインタフェース30も有する。中央処理装置(CPU)およびATM交換およびトラフィック管理を備えた制御回路34が、マスタによるソフトウェア制御下でスレーブDSLAMを制御する。LVDSポート36aおよび36bが、回路接続において隣接するマスタまたはスレーブである各ボックスとの通信のために、スレーブ・ボックスを互いに接続する。マスタDSLAM内の制御回路は、以下により詳細に説明するように、ラウンド・ロビンまたはスプリット、即ち、双方向、として通信方向を確立するために、フトウェア命令をスレーブDSLAMへ与える。リング・スタック・チェーンにおける物理的接続では、通常の通信パスはラウンド・ロビンである。しかしながら、1つのスレーブ・ボックスの故障は、マスタが、スレーブがスプリット・フォーマットで通信するように再プログラミングして、それにより、図3に関連した前述したデュアル・リンク構成へと回路構成を自動的に再コンフィギュレーションすることにより、克服される。
【0016】
示した実施形態に関して、マスタとスレーブとの間の通信およびスレーブDSLAM間の通信は、LVDSリンク内およびATMセル・ストリーム内で行われる帯域内通信に基づく。また、これは、帯域内LVDSチャネルを介する2つのDSLAMボックス間におけるCPU間の通信手段でもある。図6は、この実施形態を概略形態で示す。CPUメッセージは、リンク40で表されるCPUインタフェースを介してLVDS回路によってATMセル・ストリームの中に挿入される。帯域内通信は、LVDSによって、DSLAM間のリンク10上でATMセル・ストリームを使用して、伝送される。
【0017】
マスタ・ボックスとスレーブ・ボックスとの間の通信は、仮想ボックスIDおよび仮想パス/回路IDに基づいた、データおよび管理メッセージのためのプロキシおよび/または中継トラフィック機構/スキームを使用する。各スレーブDSLAMは、仮想チャネルとボックスIDのマッピングを行うトラフィック中継およびスタッキングI/Oテーブルを保持する。このテーブルは、帯域内通信チャネルを介してマスタによって命令されたときに更新される。図7は、スレーブDSLAM内の中継/スタッキングI/Oテーブルの例を示す。このテーブルは、DSLAMに接続されたADSLポート番号と、スレーブDSLAMのVCI/VPIと、DSLAMの仮想IDと、2つのLVDSポートのそれぞれに関するスタッキング入力/出力モードとを組み込んでいる。図面の実施形態に関して示されたUtopia LVDS構成におけるスタッキング・ポートは、初期設定中に、「A」または「B」のLVDSリンクに属するものとして事前定義されることが可能である。各ポートは、入力通信用、出力通信用、または双方向(入力および出力)通信用にプログラミングされることが可能である。
【0018】
マスタDSLAMはすべてのスレーブに関する「プロキシ」テーブルを保持し、このテーブルは、VCI/VPI交差接続情報、外部VCI/VPIと内部(スレーブ)VCI/VPIとの間のマッピング、およびスタッキングI/Oコンフィギュレーションを含む。図8は、N=7での図2dの実施形態に関するマスタ内のプロキシ・テーブルの例を示す。プロキシ・テーブルは、スレーブのそれぞれに関するテーブルに存在する情報、およびラウンド・ロビンまたはスプリット・パスについてのマスタ・スタッキング・モードを定義する追加のデータ項目を含む。マスタによって確立されるスタッキング入力/出力モードは、前述のようにスタッキング・モードで決まる。故障モードの回復は、前述のようにマスタによって達成され、その結果として、スタッキング・モードが変更され、通信パスにおける故障したスレーブDSLAMが回避される。
【0019】
スレーブに関する通信中継スキームが、ダウンリンク・パスおよびアップリンク・パスに関して、それぞれ、図9および図10に示されている。図9を参照すると、ブロック50で、アップリンクからのATMデータがDSLAMによって受信され、ATMスイッチ52を介してルーティングされる。ブロック54で、ATMセルを、DSLAMトラフィック中継およびスタッキング・テーブルと比較して、通信がローカルであるか、またはスタックにおいてダウンリンクされるべきかを判定するための判定が行われる。通信が、DSLAMにおけるADSLポートに対するものである場合、ブロック56で、適切なローカルADSLポートへつながれる。通信が通過されるものである場合、ブロック58で、スタッキングI/Oテーブルの検査が行われて、転送ポートが判定される。I/Oテーブルが更新されている場合、通信は、ブロック60で、新たなスタッキング・ポート・データによって定義された次のDSLAMへのATM出力のために、新たなスタッキング・ポートへ渡される。I/Oテーブルが更新されていない場合、通信は、ブロック62で、古いスタッキング・ポート・データによって定義された次のDSLAMへのATM出力のために、古いスタッキング・ポートへ渡される。
【0020】
データのアップリンクを図10に示されており、ブロック64において、ダウンリンクからのATMデータが、DSLAMにおけるローカルADSLポートから、またはスタッキング入力ポートから受信される。データは、ATMスイッチ66を通じて、外部通信のためにアップリンク・スイッチ68へルーティングされる(送られる)。ブロック70で、スタッキングI/Oテーブルの検査が行われて、転送ポートが決定される。I/Oテーブルが更新されていない場合、通信は、ブロック72で、古いスタッキング・ポート・データによって定義された次のDSLAMへのATM出力のために、古いスタッキング・ポートへ渡される。I/Oテーブルが更新されている場合、通信は、ブロック74で、新たなスタッキング・ポート・データによって定義された次のDSLAMへのATM出力のために、新たなスタッキング・ポートへ渡される。
【0021】
マスタDSLAMに関するアップリンク通信およびダウンリンク通信は、図8に関連して前述したプロキシ・テーブルに基づいて行われる。図11に示すように、ATMデータは、ブロック80で、ATMスイッチ82経由でアップリンクからマスタによって受信される。84で、ATMセルが、マスタに対するローカルADSLポートに対応するか、またはスタック・ダウンリンクを要するかの判定が行われる。ローカルである場合、ブロック86で、ATMセルは、適切なローカルDSLポートにつながれ、ローカルでない場合、88で、スタッキング・モードを特定する検査が行われる。ブロック90で、ラウンド・ロビン・モードが存在するという判定が行われた場合、ブロック92で、マスタは、前に定義された出力スタッキング・ポートへつなぐ(切り換える)。プロキシ・テーブルにより、ダウンリンクのために外部VCI/VPIから内部(スレーブ)VCI/VPIへの変換が可能になる。スプリット・モードが使用される場合、ブロック94で、VCI/VPI交差接続テーブルを使用して適切なスタッキング・ポートへの切り替えが行われる。
【0022】
アップリンク・プロキシ・パスが図12に示されている。ブロック96で、マスタまたはダウンリンクのスレーブDSLAMにおけるローカルADSLポートからのATMデータが、ATMスイッチ98経由で受信され、スイッチ100におけるアップリンクを介して伝送され、マスタが、プロキシ・テーブルに従って要求されるようにVCI/VPI交差接続を行う。
【0023】
ハートビート通信および故障再プログラミングは、前述したように、帯域内メッセージングを使用してマスタDSLAMによって達成される。示した実施形態におけるラウンド・ロビン・チェーン・リンクの場合に関して、故障検出スキームは、故障が生じた場合にマスタへ通知するために、通常のATMトラフィックとは逆方向である帯域内通信チャネルを確保している。しかしながら、スプリット・パス・チェーン・リンクの場合には、各リンクは既に双方向であるので、帯域内通信チャネルは、通常のATMトラフィックを介して行われる。
【0024】
マスタは、故障が生じた場合、スレーブ・ボックス(故障が生じたスレーブ・ボックスを除く)のそれぞれへスタッキング・パスI/Oメッセージを送信することにより、帯域内通信チャネルを介してスレーブ・パス方向を再プログラミングする。すると、スレーブ・ボックスは、そのスレーブ・ボックスの対応するI/Oテーブルを更新する。マスタは、マスタのスタッキング制御回路に、各スレーブ・ボックスの動作状態を追跡する簡素な状態マシンを組み込む。
【0025】
同様に、故障が生じたDSLAMボックスが再び動作可能であるように回復された場合、そのDSLAMボックスは、帯域内通信チャネルを介して、そのDSLAMボックスが活動状態にあることをマスタへ通知する。すると、マスタは、回復されたスレーブを含めたすべてのスレーブのI/Oテーブルを更新するか、または残りのトラフィック方向を辿る通常のトラフィックI/Oパスの回復されたスレーブだけを更新することにより。
【0026】
前述した帯域内通信に関する状態マシンが図13に示されている。起動時に、マスタは、各DSLAMに対するスタッキングI/O情報テーブルを定義する初期設定通信102を送信する。すべてのスレーブが動作可能である限り104、ハートビート信号に応答して、通信は、初期設定された設定に基づいて行われる。ハートビートの応答が受信されなかった場合、または故障通知が受信された場合、マスタは、状態106に入り、故障が生じたスレーブをそのスレーブの仮想IDで識別し、残りの動作可能なスレーブへスタッキングI/Oテーブルの更新を送信する。残りのスレーブは、故障が生じたスレーブが、そのスレーブが回復したことをマスタへ通信するまで、改訂されたI/Oスタッキング・テーブルを使用して動作を続ける。そのような通知が行われると、マスタは状態108に入り、スタックにおけるすべてのスレーブへ更新されたスタッキングI/Oテーブル情報を再び送信してから、動作状態104に戻る。
【0027】
以上、特許法規によって義務付けられるとおりに本発明を詳細に説明したが、本明細書で開示した特定の実施形態に対する変更形態および代替形態が当業者には認識されよう。そのような変更形態は、添付の特許請求の範囲で定義される本発明の範囲および趣旨の範囲内に含まれる。
【図面の簡単な説明】
【0028】
【図1a】図1aは、単一リンクのデイジー・チェーン接続の先行技術の例である。
【図1b】図1bは、星形相互接続アーキテクチャの先行技術の例である。
【図2a】図2aは、ラウンド・ロビン・データ・パスを用いるリング構造を使用する本発明の例示的な実施形態の概略図である。
【図2b】図2bは、スプリット・データ・パスを用いるスプリット・スタッキングを使用する本発明の例示的な実施形態の概略図である。
【図2c】
【図2d】
【図3】図3は、本発明の冗長構造のトラフィック・リダイレクト機能を示す概略図である。
【図4】図4は、本発明で可能なデュアル・マスタ・スタッキングの概略図である。
【図5】図5は、本発明による構成におけるマスタDSLAMとスレーブDSLAMとの主要な機能のブロックの詳細な概略図である。
【図6】図6は、本発明を使用するDSLAM間における通信に関する実施形態を示す概略図である。
【図7】図7は、スレーブDSLAM内の中継/スタッキングI/Oテーブルの例を示す。
【図8】図8は、N=7での図2dの実施形態に関してのマスタ内のプロキシ・テーブルの例を示す。
【図9】図9は、スレーブのダウンリンク・パスに関する通信中継スキームを示す。
【図10】図10は、スレーブのアップリンク・パスに関する通信中継スキームを示す。
【図11】図11は、本発明の実施形態におけるATMアップリンク通信を示す流れ図である。
【図12】図12は、本発明の実施形態におけるATMダウンリンク通信を示す流れ図である。
【図13】図13は、本発明の実施形態における帯域内通信に関する状態図である。
【技術分野】
【0001】
本発明は、一般に、DSLAM(デジタル加入者線アクセス・マルチプレクサ)の分野に関し、より詳細には、低費用で耐故障性の冗長性を伴って効率的にスタックすることを可能にするDSLAMの構成および相互接続に関する。
【背景技術】
【0002】
DSL(デジタル加入者線)ユーザとCO(中央局)との間における通信のために、デジタル加入者線アクセス・マルチプレクサが要求される。通常、「ピザ・ボックス」のサイズのDSLAMがリモート・サイトにスタックされて、相互接続がより密になり且つ容易になるようにされる。DSLAMの従来のスタッキング構成を、単一リンクのデイジー・チェーンおよび星形に基づき、それぞれ、図面の図1aおよび図1bに示す。
【発明の開示】
【課題を解決するための手段】
【0003】
本発明に従ってDSLAMをスタックするためのアーキテクチャはマスタDSLAMを用い、マスタDSLAMは、制御回路と、中央局へのアップリンク通信回路と、マスタDSLAMに隣接して回路相互接続している2つのDSLAMボックスと通信するための2つのLVDS回路とを有する。プログラマブル制御回路と、回路において両側すぐ横の隣接した2つのDSLAMボックスと通信するための2つのLVDS回路とをそれぞれが有する複数のスレーブDSLAMが、リングまたはスプリット・スタック構成で接続される。マスタ内の制御回路が、各スレーブDSLAM内の制御回路を選択的にプログラミングして、LVDS回路における通信の方向を、第1の選択されたモードにおいてラウンド・ロビンとし、第2の選択されたモードにおいてスプリットとするように制御して、所望される構造に対応するようにし、かつ、ラウンド・ロビンからスプリットへと再プログラミングして、故障が生じたスレーブDSLAMを回避して通信することにより、故障に対する冗長性を提供する。
【0004】
本発明の上記およびその他の特徴および利点は、以下の詳細な説明を添付の図面に関連して考慮して参照することにより、よりよく理解されよう。
【発明を実施するための最良の形態】
【0005】
提案する方法は、冗長性が組み込まれ、かつソフトウェアによる制御が可能であるように、「リング」構造でマスタとスレーブのボックスの間のデュアル・リンクを提供することにより、従来のスタッキング手法を改良する。更に、マスタからスレーブへのデータ・パス経路も、ソフトウェアによるコンフィギュレーションが可能である。図2aおよび図2bは、それぞれ、「リング」アーキテクチャまたは「デュアル・リンク」アーキテクチャに基づくスタッキングの提案される新たな方法を示す。図示した実施形態に関するマスタ・ボックス12とスレーブ・ボックス14とを接続するスタッキング・リンク10は、以下により詳細に説明する、ATMトラフィックを伝送するように設計された低電圧差分信号(LVDS)技術に基づく。しかしながら、この概念は、他のタイプのリンクに適用することもできる。例示の目的で、データ・トラフィック用のアップリンク16が、OC−3または(マルチリンク)E1/T1 IMAを介する中央局(CO)またはATM網へのATMベースの接続として示されている。図2aに示した「ラウンド・ロビン」データ通信構成を有する「リング」構造では、データは、1つのボックスから別のボックス(即ち、下位にスタックされたボックス)へ単方向で流れる。チェーンの下方の最後のボックスが、マスタへの同じデータ・パスを辿ることによって「リング」を完成させる。「スプリット・パス」データ通信構成を有する「デュアル・リンク」構造では、データ・フローは、1つのボックスから別のボックス(即ち、下位にスタックされたボックス)へ双方向(送信/受信)に流れる。マスタは、バーチャル(仮想)・スレーブ・ボックス識別番号および/またはスレーブ・ボックスのATM仮想パス/仮想回路番号に基づき、ソフトウェア制御を介して2つのトラフィック・パスを分割する。
【0006】
前述した構成を、N=3およびN=7に関して、それぞれ図2cおよび図2dに更に示す。この場合、マスタ−スレーブ相互接続とスレーブ−スレーブ相互接続とが、図示するとおり、各リンクで交互になっている。例えば、一方のリンクでは、チェーン接続順序は、マスタからスレーブ1へ、スレーブ1からスレーブ3へなどとなる。他方のリンクでは、チェーン順序は、マスタからスレーブ2へ、スレーブ2からスレーブ4へなどとなる。各チェーン・リンクにおける最後の2つのスレーブ・ボックスは、リンク10’で互いに接続して、以下により詳細に説明するように、故障が生じた場合の冗長性およびトラフィック・リダイレクトの目的で、ループを完成させる。
【0007】
更なる代替のまたは簡素なデュアル・リンク接続は、図2aに示したものと同じであるが、トラフィック・パスは、各リンク上で双方向であるように、マスタによって再プログラミングされる。2つのパスは、N=7の例の場合、(a)マスタからスレーブ1、2、3へ、および(b)マスタからスレーブ7、6、5、および4へとなる。この場合、スレーブ3とスレーブ4との間のリンク相互接続は、データ・トラフィック用には使用されず、冗長性のために使用される。
【0008】
第3の代替例は、マスタに接続する第1のスレーブおよび中間スレーブである2つのスレーブ・ボックスを提供する。N=3の場合、中間スレーブは#2(2番)である。一方のリンクはマスタとスレーブ1とを接続し、他方のリンクは、マスタとスレーブ2とを接続し、次にスレーブ3を接続する。N=7である場合、中間スレーブは4であり、一方のリンクは、マスタとスレーブ1、次にスレーブ2およびスレーブ3となる。他方のリンクは、マスタとスレーブ4、次にスレーブ5からスレーブ7へのものとなる。この場合も、ループは、冗長性の目的で、N=3である場合はスレーブ1とスレーブ3を、N=7である場合はスレーブ3とスレーブ7を一緒にリンクすることにより、閉じる。すべてのデュアル・リンク構成またはスプリット・パス構成では、マスタとスレーブとの間の最長の遅延は、「リング」構成または単一リンクのデイジー・チェーンにおける遅延の実質的に半分であることに留意されたい。
【0009】
本発明の柔軟性により、この構成をラウンド・ロビン・デイジー・チェーン・リンクにも使用することが可能になる。なぜなら、スレーブDSLAMの仮想「位置」はプログラミング可能だからである。データ・パスは、リンク上で単方向となるように、即ち、N=3である場合にマスタからスレーブ1、スレーブ1からスレーブ3、スレーブ3からスレーブ2、スレーブ2からマスタへの順序に、また、N=7である場合にはマスタからスレーブ1へ、スレーブ1からスレーブ3へ、スレーブ3からスレーブ5へ、スレーブ5からスレーブ7へ、スレーブ7からスレーブ6へ、スレーブ6からスレーブ4へ、スレーブ4からスレーブ2へ、スレーブ2からマスタへの順序に、初期設定段階においてプログラミングすることができる。この場合、最後のリンク(10’)は、データ・トラフィック用にも使用される。リンク・パスは、故障が生じた場合には、図2dに示すように、マスタによって双方向へと再コンフィギュレーションされることが可能である。
【0010】
図3は、本発明の方法で利用可能な信頼性機能または自己回復の例を示す。リング・スタック・チェーンの物理的構成に関して示すとおり、1つのスレーブ・ボックス14’が故障することは、残りのスタックされたボックスのオペレーションに影響を与えない。マスタは、スレーブ・ボックスの1つで故障が生じたという通知を受けた場合に、スレーブ・ボックスにおけるトラフィックを、「故障(ダウン)」したスレーブ・ボックスの両側で双方向通信を行うスプリット・パスに変換し、チェーンの双方の端部でのマスタ・ボックスへの通信を使用することにより、トラフィックをリダイレクトすることができる。図2cおよび図2dに関して前述した諸構成に関して、リンク10’が通常の通信用にアクティブにされる。
【0011】
スレーブDSLAMの故障/動作不良の検出は、幾つかのアプローチの1つにおける示される実施形態については、マスタによって達せられる。第1のアプローチは、マスタが、ラウンド・ロビンの形でのポーリングを用いて各スレーブへ「ハートビート」メッセージを定期的に送信する。ポーリングされたスレーブ(仮想IDで識別される)が、予め指定された時間内に応答しなかった場合、マスタは、そのスレーブに故障が生じたと見なし、そのスレーブを回避してトラフィックをリダイレクトする。
【0012】
第2のアプローチは、スレーブが、ハートビート・メッセージを送信することにより、互いに通信する。一例として、「上に」スタックされたボックスが常に「下に」スタックされたボックスへ、つまり、通信順序における次のボックスへ、メッセージを送信するように、マスタによってアーキテクチャをプログラミングすることが可能である。ラウンド・ロビン・チェーンの場合には、マスタが、ハートビートをスレーブ1へ送信し、スレーブ1がそのハートビートをスレーブ2へ送信し、以下同様にそれが続く。ハートビート・メッセージを受信するボックスが、予め指定された時間内に応答しなかった場合、メッセージを送信するボックスは、そのボックスに故障が生じていると見なし、予備の帯域内通信チャネル(以下に説明する)を使用してマスタに通知する。
【0013】
図4では、第2のマスタ・ボックス18を備えたデュアル・マスタ構成を有し、1つのマスタに故障が生じた場合に完全な保護を提供する本発明の実施形態を示す。2つのマスタ間で、アクティブ/待機、共有アクティブ/アクティブなどのようなトラフィックおよびコンフィギュレーションに関する調整が行われる。
【0014】
図5は、マスタDSLAMとスレーブDSLAMとの内部主要機能アーキテクチャおよび一般的スタッキング構成を示す。マスタ・ボックスは、ユーザ線22へ接続するための複数のADSLインタフェース20を組み込まれる。中央処理装置(CPU)およびATM交換およびトラフィック管理を備えた制御回路24が、マスタDSLAMを制御する。アップリンク回路26が、STM/OC3またはマルチリンクE1/T1 IMAを使用してCOとの通信を提供する。スレーブ・ボックスとの通信は、複数のLVDS回路28aおよび28bによって提供される。
【0015】
各スレーブ・ボックスは、ユーザ線32に接続するための複数のADSLインタフェース30も有する。中央処理装置(CPU)およびATM交換およびトラフィック管理を備えた制御回路34が、マスタによるソフトウェア制御下でスレーブDSLAMを制御する。LVDSポート36aおよび36bが、回路接続において隣接するマスタまたはスレーブである各ボックスとの通信のために、スレーブ・ボックスを互いに接続する。マスタDSLAM内の制御回路は、以下により詳細に説明するように、ラウンド・ロビンまたはスプリット、即ち、双方向、として通信方向を確立するために、フトウェア命令をスレーブDSLAMへ与える。リング・スタック・チェーンにおける物理的接続では、通常の通信パスはラウンド・ロビンである。しかしながら、1つのスレーブ・ボックスの故障は、マスタが、スレーブがスプリット・フォーマットで通信するように再プログラミングして、それにより、図3に関連した前述したデュアル・リンク構成へと回路構成を自動的に再コンフィギュレーションすることにより、克服される。
【0016】
示した実施形態に関して、マスタとスレーブとの間の通信およびスレーブDSLAM間の通信は、LVDSリンク内およびATMセル・ストリーム内で行われる帯域内通信に基づく。また、これは、帯域内LVDSチャネルを介する2つのDSLAMボックス間におけるCPU間の通信手段でもある。図6は、この実施形態を概略形態で示す。CPUメッセージは、リンク40で表されるCPUインタフェースを介してLVDS回路によってATMセル・ストリームの中に挿入される。帯域内通信は、LVDSによって、DSLAM間のリンク10上でATMセル・ストリームを使用して、伝送される。
【0017】
マスタ・ボックスとスレーブ・ボックスとの間の通信は、仮想ボックスIDおよび仮想パス/回路IDに基づいた、データおよび管理メッセージのためのプロキシおよび/または中継トラフィック機構/スキームを使用する。各スレーブDSLAMは、仮想チャネルとボックスIDのマッピングを行うトラフィック中継およびスタッキングI/Oテーブルを保持する。このテーブルは、帯域内通信チャネルを介してマスタによって命令されたときに更新される。図7は、スレーブDSLAM内の中継/スタッキングI/Oテーブルの例を示す。このテーブルは、DSLAMに接続されたADSLポート番号と、スレーブDSLAMのVCI/VPIと、DSLAMの仮想IDと、2つのLVDSポートのそれぞれに関するスタッキング入力/出力モードとを組み込んでいる。図面の実施形態に関して示されたUtopia LVDS構成におけるスタッキング・ポートは、初期設定中に、「A」または「B」のLVDSリンクに属するものとして事前定義されることが可能である。各ポートは、入力通信用、出力通信用、または双方向(入力および出力)通信用にプログラミングされることが可能である。
【0018】
マスタDSLAMはすべてのスレーブに関する「プロキシ」テーブルを保持し、このテーブルは、VCI/VPI交差接続情報、外部VCI/VPIと内部(スレーブ)VCI/VPIとの間のマッピング、およびスタッキングI/Oコンフィギュレーションを含む。図8は、N=7での図2dの実施形態に関するマスタ内のプロキシ・テーブルの例を示す。プロキシ・テーブルは、スレーブのそれぞれに関するテーブルに存在する情報、およびラウンド・ロビンまたはスプリット・パスについてのマスタ・スタッキング・モードを定義する追加のデータ項目を含む。マスタによって確立されるスタッキング入力/出力モードは、前述のようにスタッキング・モードで決まる。故障モードの回復は、前述のようにマスタによって達成され、その結果として、スタッキング・モードが変更され、通信パスにおける故障したスレーブDSLAMが回避される。
【0019】
スレーブに関する通信中継スキームが、ダウンリンク・パスおよびアップリンク・パスに関して、それぞれ、図9および図10に示されている。図9を参照すると、ブロック50で、アップリンクからのATMデータがDSLAMによって受信され、ATMスイッチ52を介してルーティングされる。ブロック54で、ATMセルを、DSLAMトラフィック中継およびスタッキング・テーブルと比較して、通信がローカルであるか、またはスタックにおいてダウンリンクされるべきかを判定するための判定が行われる。通信が、DSLAMにおけるADSLポートに対するものである場合、ブロック56で、適切なローカルADSLポートへつながれる。通信が通過されるものである場合、ブロック58で、スタッキングI/Oテーブルの検査が行われて、転送ポートが判定される。I/Oテーブルが更新されている場合、通信は、ブロック60で、新たなスタッキング・ポート・データによって定義された次のDSLAMへのATM出力のために、新たなスタッキング・ポートへ渡される。I/Oテーブルが更新されていない場合、通信は、ブロック62で、古いスタッキング・ポート・データによって定義された次のDSLAMへのATM出力のために、古いスタッキング・ポートへ渡される。
【0020】
データのアップリンクを図10に示されており、ブロック64において、ダウンリンクからのATMデータが、DSLAMにおけるローカルADSLポートから、またはスタッキング入力ポートから受信される。データは、ATMスイッチ66を通じて、外部通信のためにアップリンク・スイッチ68へルーティングされる(送られる)。ブロック70で、スタッキングI/Oテーブルの検査が行われて、転送ポートが決定される。I/Oテーブルが更新されていない場合、通信は、ブロック72で、古いスタッキング・ポート・データによって定義された次のDSLAMへのATM出力のために、古いスタッキング・ポートへ渡される。I/Oテーブルが更新されている場合、通信は、ブロック74で、新たなスタッキング・ポート・データによって定義された次のDSLAMへのATM出力のために、新たなスタッキング・ポートへ渡される。
【0021】
マスタDSLAMに関するアップリンク通信およびダウンリンク通信は、図8に関連して前述したプロキシ・テーブルに基づいて行われる。図11に示すように、ATMデータは、ブロック80で、ATMスイッチ82経由でアップリンクからマスタによって受信される。84で、ATMセルが、マスタに対するローカルADSLポートに対応するか、またはスタック・ダウンリンクを要するかの判定が行われる。ローカルである場合、ブロック86で、ATMセルは、適切なローカルDSLポートにつながれ、ローカルでない場合、88で、スタッキング・モードを特定する検査が行われる。ブロック90で、ラウンド・ロビン・モードが存在するという判定が行われた場合、ブロック92で、マスタは、前に定義された出力スタッキング・ポートへつなぐ(切り換える)。プロキシ・テーブルにより、ダウンリンクのために外部VCI/VPIから内部(スレーブ)VCI/VPIへの変換が可能になる。スプリット・モードが使用される場合、ブロック94で、VCI/VPI交差接続テーブルを使用して適切なスタッキング・ポートへの切り替えが行われる。
【0022】
アップリンク・プロキシ・パスが図12に示されている。ブロック96で、マスタまたはダウンリンクのスレーブDSLAMにおけるローカルADSLポートからのATMデータが、ATMスイッチ98経由で受信され、スイッチ100におけるアップリンクを介して伝送され、マスタが、プロキシ・テーブルに従って要求されるようにVCI/VPI交差接続を行う。
【0023】
ハートビート通信および故障再プログラミングは、前述したように、帯域内メッセージングを使用してマスタDSLAMによって達成される。示した実施形態におけるラウンド・ロビン・チェーン・リンクの場合に関して、故障検出スキームは、故障が生じた場合にマスタへ通知するために、通常のATMトラフィックとは逆方向である帯域内通信チャネルを確保している。しかしながら、スプリット・パス・チェーン・リンクの場合には、各リンクは既に双方向であるので、帯域内通信チャネルは、通常のATMトラフィックを介して行われる。
【0024】
マスタは、故障が生じた場合、スレーブ・ボックス(故障が生じたスレーブ・ボックスを除く)のそれぞれへスタッキング・パスI/Oメッセージを送信することにより、帯域内通信チャネルを介してスレーブ・パス方向を再プログラミングする。すると、スレーブ・ボックスは、そのスレーブ・ボックスの対応するI/Oテーブルを更新する。マスタは、マスタのスタッキング制御回路に、各スレーブ・ボックスの動作状態を追跡する簡素な状態マシンを組み込む。
【0025】
同様に、故障が生じたDSLAMボックスが再び動作可能であるように回復された場合、そのDSLAMボックスは、帯域内通信チャネルを介して、そのDSLAMボックスが活動状態にあることをマスタへ通知する。すると、マスタは、回復されたスレーブを含めたすべてのスレーブのI/Oテーブルを更新するか、または残りのトラフィック方向を辿る通常のトラフィックI/Oパスの回復されたスレーブだけを更新することにより。
【0026】
前述した帯域内通信に関する状態マシンが図13に示されている。起動時に、マスタは、各DSLAMに対するスタッキングI/O情報テーブルを定義する初期設定通信102を送信する。すべてのスレーブが動作可能である限り104、ハートビート信号に応答して、通信は、初期設定された設定に基づいて行われる。ハートビートの応答が受信されなかった場合、または故障通知が受信された場合、マスタは、状態106に入り、故障が生じたスレーブをそのスレーブの仮想IDで識別し、残りの動作可能なスレーブへスタッキングI/Oテーブルの更新を送信する。残りのスレーブは、故障が生じたスレーブが、そのスレーブが回復したことをマスタへ通信するまで、改訂されたI/Oスタッキング・テーブルを使用して動作を続ける。そのような通知が行われると、マスタは状態108に入り、スタックにおけるすべてのスレーブへ更新されたスタッキングI/Oテーブル情報を再び送信してから、動作状態104に戻る。
【0027】
以上、特許法規によって義務付けられるとおりに本発明を詳細に説明したが、本明細書で開示した特定の実施形態に対する変更形態および代替形態が当業者には認識されよう。そのような変更形態は、添付の特許請求の範囲で定義される本発明の範囲および趣旨の範囲内に含まれる。
【図面の簡単な説明】
【0028】
【図1a】図1aは、単一リンクのデイジー・チェーン接続の先行技術の例である。
【図1b】図1bは、星形相互接続アーキテクチャの先行技術の例である。
【図2a】図2aは、ラウンド・ロビン・データ・パスを用いるリング構造を使用する本発明の例示的な実施形態の概略図である。
【図2b】図2bは、スプリット・データ・パスを用いるスプリット・スタッキングを使用する本発明の例示的な実施形態の概略図である。
【図2c】
【図2d】
【図3】図3は、本発明の冗長構造のトラフィック・リダイレクト機能を示す概略図である。
【図4】図4は、本発明で可能なデュアル・マスタ・スタッキングの概略図である。
【図5】図5は、本発明による構成におけるマスタDSLAMとスレーブDSLAMとの主要な機能のブロックの詳細な概略図である。
【図6】図6は、本発明を使用するDSLAM間における通信に関する実施形態を示す概略図である。
【図7】図7は、スレーブDSLAM内の中継/スタッキングI/Oテーブルの例を示す。
【図8】図8は、N=7での図2dの実施形態に関してのマスタ内のプロキシ・テーブルの例を示す。
【図9】図9は、スレーブのダウンリンク・パスに関する通信中継スキームを示す。
【図10】図10は、スレーブのアップリンク・パスに関する通信中継スキームを示す。
【図11】図11は、本発明の実施形態におけるATMアップリンク通信を示す流れ図である。
【図12】図12は、本発明の実施形態におけるATMダウンリンク通信を示す流れ図である。
【図13】図13は、本発明の実施形態における帯域内通信に関する状態図である。
【特許請求の範囲】
【請求項1】
DSLAMをスタックするためのアーキテクチャであって、
制御回路(24)と、中央局へのアップリンク通信回路(26)と、マスタDSLAM(12)と隣接して回路が相互接続する2つのDSLAMボックスと通信するための2つのLVDS回路(28a、28b)とを有する前記マスタDSLAM(12)と、
プログラマブル制御回路(34)と、隣接して回路が相互接続する2つのDSLAMボックスと通信するための2つのLVDS回路(36a、36b)とをそれぞれが有する複数のスレーブDSLAM(14)と、
各スレーブDSLAM内の前記制御回路を選択的にプログラミングして、第1の選択されたモードにおいてラウンド・ロビンとして、第2の選択されたモードにおいてスプリットとして、前記LVDS回路における通信の方向を制御するための、選択的にプログラミングする手段と
を含むDSLAMをスタックするためのアーキテクチャ。
【請求項2】
請求項1に記載のDSLAMをスタックするためのアーキテクチャであって、前記マスタに隣接して回路接続している前記2つのDSLAMボックスは、リング構造を形成する最初のスレーブDSLAMと最後のスレーブDSLAMとである、DSLAMをスタックするためのアーキテクチャ。
【請求項3】
請求項1に記載のDSLAMをスタックするためのアーキテクチャであって、前記マスタに隣接して回路接続している前記2つのDSLAMボックスは、デュアル・リンク構造を形成する最初のスレーブDSLAMと中間のスレーブDSLAMとである、DSLAMをスタックするためのアーキテクチャ。
【請求項4】
請求項1に記載のDSLAMをスタックするためのアーキテクチャであって、スレーブ・ボックスを選択的にプログラミングする前記手段は、仮想ボックスIDおよび仮想パス/回路IDに基づいての、データおよび管理メッセージに関するプロキシ・スキームを使用する、DSLAMをスタックするためのアーキテクチャ。
【請求項5】
請求項1に記載のDSLAMをスタックするためのアーキテクチャであって、スレーブ・ボックスを選択的にプログラミングする前記手段は、仮想ボックスIDおよび仮想パス/回路IDに基づいての、データおよび管理メッセージに関する中継トラフィック機構を使用する、DSLAMをスタックするためのアーキテクチャ。
【請求項6】
請求項1に記載のDSLAMをスタックするためのアーキテクチャであって、前記スレーブDSLAMのうちの1つスレーブDSLAMの故障を検出するための手段を更に含み、選択的にプログラミングする前記手段は、故障を検出するための前記手段に応答して、ラウンド・ロビンの通信から、故障が生じた前記スレーブDSLAMを回避するスプリット・パスの通信へと再プログラミングすることを可能にする、DSLAMをスタックするためのアーキテクチャ。
【請求項1】
DSLAMをスタックするためのアーキテクチャであって、
制御回路(24)と、中央局へのアップリンク通信回路(26)と、マスタDSLAM(12)と隣接して回路が相互接続する2つのDSLAMボックスと通信するための2つのLVDS回路(28a、28b)とを有する前記マスタDSLAM(12)と、
プログラマブル制御回路(34)と、隣接して回路が相互接続する2つのDSLAMボックスと通信するための2つのLVDS回路(36a、36b)とをそれぞれが有する複数のスレーブDSLAM(14)と、
各スレーブDSLAM内の前記制御回路を選択的にプログラミングして、第1の選択されたモードにおいてラウンド・ロビンとして、第2の選択されたモードにおいてスプリットとして、前記LVDS回路における通信の方向を制御するための、選択的にプログラミングする手段と
を含むDSLAMをスタックするためのアーキテクチャ。
【請求項2】
請求項1に記載のDSLAMをスタックするためのアーキテクチャであって、前記マスタに隣接して回路接続している前記2つのDSLAMボックスは、リング構造を形成する最初のスレーブDSLAMと最後のスレーブDSLAMとである、DSLAMをスタックするためのアーキテクチャ。
【請求項3】
請求項1に記載のDSLAMをスタックするためのアーキテクチャであって、前記マスタに隣接して回路接続している前記2つのDSLAMボックスは、デュアル・リンク構造を形成する最初のスレーブDSLAMと中間のスレーブDSLAMとである、DSLAMをスタックするためのアーキテクチャ。
【請求項4】
請求項1に記載のDSLAMをスタックするためのアーキテクチャであって、スレーブ・ボックスを選択的にプログラミングする前記手段は、仮想ボックスIDおよび仮想パス/回路IDに基づいての、データおよび管理メッセージに関するプロキシ・スキームを使用する、DSLAMをスタックするためのアーキテクチャ。
【請求項5】
請求項1に記載のDSLAMをスタックするためのアーキテクチャであって、スレーブ・ボックスを選択的にプログラミングする前記手段は、仮想ボックスIDおよび仮想パス/回路IDに基づいての、データおよび管理メッセージに関する中継トラフィック機構を使用する、DSLAMをスタックするためのアーキテクチャ。
【請求項6】
請求項1に記載のDSLAMをスタックするためのアーキテクチャであって、前記スレーブDSLAMのうちの1つスレーブDSLAMの故障を検出するための手段を更に含み、選択的にプログラミングする前記手段は、故障を検出するための前記手段に応答して、ラウンド・ロビンの通信から、故障が生じた前記スレーブDSLAMを回避するスプリット・パスの通信へと再プログラミングすることを可能にする、DSLAMをスタックするためのアーキテクチャ。
【図1a】
【図1b】
【図2a】
【図2b】
【図2c】
【図2d】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図1b】
【図2a】
【図2b】
【図2c】
【図2d】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公表番号】特表2006−518950(P2006−518950A)
【公表日】平成18年8月17日(2006.8.17)
【国際特許分類】
【出願番号】特願2006−500811(P2006−500811)
【出願日】平成16年1月6日(2004.1.6)
【国際出願番号】PCT/US2004/000262
【国際公開番号】WO2004/066107
【国際公開日】平成16年8月5日(2004.8.5)
【出願人】(505143112)ユーティースターコム・インコーポレーテッド (7)
【Fターム(参考)】
【公表日】平成18年8月17日(2006.8.17)
【国際特許分類】
【出願日】平成16年1月6日(2004.1.6)
【国際出願番号】PCT/US2004/000262
【国際公開番号】WO2004/066107
【国際公開日】平成16年8月5日(2004.8.5)
【出願人】(505143112)ユーティースターコム・インコーポレーテッド (7)
【Fターム(参考)】
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