デジタル駆動型表示装置
【課題】精度の問題を本質的に持たないデジタル信号による階調表現を採用した表示装置においても、動作タイミング制御の点で信頼性の高い駆動回路を提供する。
【解決手段】外部からの映像信号の取り込み動作に使う記憶素子全てに同一のクロックを直接入力することで同期回路化した上で、記憶素子にエッジトリガフリップフロップを採用し、これらを直列に接続してシフトレジスタを形成する。シフトレジスタの初段から一行分の映像信号を順次入力することで、シフトレジスタを構成する各フリップフロップがクロックエッジの立ち上がり（もしくは立ち下がり）に同期してデータを取り込むことができる。それにより、信号線駆動回路の動作周波数が増加しても、比較的簡単に映像信号取り込みのタイミングを制御することが可能となる。
【解決手段】外部からの映像信号の取り込み動作に使う記憶素子全てに同一のクロックを直接入力することで同期回路化した上で、記憶素子にエッジトリガフリップフロップを採用し、これらを直列に接続してシフトレジスタを形成する。シフトレジスタの初段から一行分の映像信号を順次入力することで、シフトレジスタを構成する各フリップフロップがクロックエッジの立ち上がり（もしくは立ち下がり）に同期してデータを取り込むことができる。それにより、信号線駆動回路の動作周波数が増加しても、比較的簡単に映像信号取り込みのタイミングを制御することが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル駆動型表示装置に関する。特にデジタル駆動型表示装置において、画素部にデジタル信号を線順次に書き込む信号線駆動回路の構成に関する。
【背景技術】
【０００２】
電気光学素子を用いて多階調表示を行なうには、階調をなんらかの物理的な値によって表現し、それをもって素子を適切な手段で制御する必要がある。例えば液晶素子であればアナログ電圧を印加することで、有機ＥＬ素子ではアナログ電流を流すことで、階調を表現することが行なわれている。しかしながらアナログ値を利用する方法は自ずとその精度に限界がある。特に近年その開発が活発な有機ＥＬ素子を用いたアクティブマトリクス型表示装置においては、ＴＦＴを用いてアナログ電流値を制御しているため、ＴＦＴ特性のばらつきが直接表示特性に影響する。
【０００３】
これに対し、階調を表現する物理的な値として時間を利用し、一種のパルス幅変調を用いて階調を表現する方法が提案されている。すなわち、電気光学素子の発光時間をもって階調を表現する方法である。本方法では、電気光学素子は発光か非発光かの二つの状態しかとらないので、アナログ電圧やアナログ電流をもって制御する時のような精度の問題を本質的に持たない。また発光時間についても、あらかじめ定めた単位時間の整数倍という離散値をもって階調表現すれば、電気光学素子をアナログ値の介在なしに駆動することが可能となる。
【０００４】
方法を実現する時、典型的には、階調データをバイナリコードで表現し、各桁に対してその重み付けに比例した長さの保持期間を設定した上で、書き込み期間と保持期間からなるサブフレームを桁毎に形成する。そして、各サブフレームを順次実行することで１フレームを形成し、１フレーム期間における発光時間の積分値をもって階調表現を実現する。
【０００５】
また、階調を表現する物理的な値として電気光学素子の発光面積を利用する方法も提案されている。本方法は、互いに発光面積の異なるサブ画素を複数設け、サブ画素の集合をもって一つの画素を形成するものであり、本方法におけるサブ画素の役割が時間を利用した方法におけるサブフレームの役割に相当し、発光面積の和をもって階調表現を実現する。
【０００６】
これらの、発光時間や発光面積をもって階調表現する方法の場合、映像信号を、外部からの取り込みから画素部への書き込みまで、一貫してデジタル値として取り扱うことが可能である。そのため、上記デジタル信号を用いた階調表現は、表示精度の点で優れている方法である。しかし欠点として、一画素当たりの映像信号の書き込み回数が増えるため、駆動回路の動作周波数が増加してしまうことが挙げられる。その結果、従来からある点順次書き込み方式を採用した信号線駆動回路（特許文献１参照）では、画素部への書き込み時間が不足してしまい、表示不良が発生する場合があった。
【０００７】
その他、アナログ駆動を行う表示装置の信号線駆動回路において、デジタル映像信号をシフトレジスタに直接入力し直並列変換する構成が提案されている（特許文献２、３参照）。
【特許文献１】特開２０００−２５９１３２公報
【特許文献２】特開２００１−３１２２４３公報
【特許文献３】米国特許第５５８９８４７号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記点順次駆動に対する解決策としては、線順次書き込み方式の採用がある。すなわち、信号線当たり２つの記憶素子を設け、外部からの映像信号の取り込みと画素部への映像信号の書き込みという２つの動作をパイプライン化し、同一行に属する画素群には並列に映像信号を書き込む、というものである。
【０００９】
図５は、このような線順次方式を採用した典型的な信号線駆動回路のブロック図を表している。図中のＤ−ｌａｔｃｈ（０）５０１、Ｄ−ｌａｔｃｈ（１）５０２、Ｄ−ｌａｔｃｈ（２）５０３はいずれもレベルセンシティブラッチを意味している。
【００１０】
Ｄ−ｌａｔｃｈ（１）５０２は、外部からの映像信号の取り込み動作に使われる記憶素子であり、Ｄ−ｌａｔｃｈ（２）５０３は、画素部への映像信号の書き込み動作に使われる記憶素子である。また、Ｄ−ｌａｔｃｈ（０）５０１は、Ｄ−ｌａｔｃｈ（１）５０２に映像信号を取り込むタイミングを制御するための記憶素子であり、直列に接続されたＤ−ｌａｔｃｈ（０）５０１群で構成されるシフトレジスタ中を、画素部の一行あたり一回アクティブになるスタートパルス信号（ＳＳＰともいう）５０４がクロック信号（ＳＣＫともいう）５０５、クロック反転信号（ＳＣＫＢともいう）５０６によりデジタル的に遅延しながら伝わることで、Ｄ−ｌａｔｃｈ（１）５０２群に順次データが取り込まれる。なお図中の入力端子ＤＡＴＡ５０７にはスタートパルス信号５０４のタイミングに対応した映像信号が入力されているものとする。
【００１１】
全てのＤ−ｌａｔｃｈ（１）５０２に適切な映像信号が格納された後、適切なタイミングで、全てのＤ−ｌａｔｃｈ（１）５０２の保持する映像信号が一斉にＤ−ｌａｔｃｈ（２）５０３に取り込まれ、同一行に属する画素群に並列に書き込まれることとなる。Ｄ−ｌａｔｃｈ（２）５０３の映像信号が画素に書き込まれている間、Ｄ−ｌａｔｃｈ（１）５０２では次行のデータが取り込まれる。
【００１２】
このように、線順次書き込み方式を採用することで、書き込み時間の不足に関する問題は解決できる。しかしながら、外部からの映像信号の取り込み動作に関しては、取り込むデータ数が増えている以上、相変わらず高い動作周波数を必要とする。
そのため、図５のＤ−ｌａｔｃｈ（１）５０２において、適切なデータを取り込めずに誤動作するという問題が残った。結局のところ線順次書き込み方式の採用は、動作の制御がタイミング的に一番難しい箇所を、画素部から信号線駆動回路中の記憶素子に移しただけに過ぎない。
【００１３】
これに対し、外部からの映像信号の取り込み動作を並列化する、すなわち図５におけるｎを増やすという解決策が考えられるが、現実的には、外部とのインターフェースの制限により、並列度を増やすにも限界がある。
【００１４】
本発明は以上で述べた問題点を鑑みたものであり、精度の問題を本質的に持たないデジタル信号による階調表現を採用した表示装置においても、動作タイミング制御の点で信頼性の高い駆動回路を提供することが目的である。
【課題を解決するための手段】
【００１５】
上記問題点は、図５におけるＤ−ｌａｔｃｈ（１）５０２での映像信号の取り込みの可否が、Ｄ−ｌａｔｃｈ（０）５０１の出力パルスのタイミングによって決まることに起因している。すなわち、Ｄ−ｌａｔｃｈ（１）５０２での映像信号の取り込みタイミングがＤ−ｌａｔｃｈ（０）５０１を構成する回路の特性ばらつきに影響を受ける、非同期回路となっているため、Ｄ−ｌａｔｃｈ（０）５０１の出力遅延が早すぎても遅すぎても問題となる。特に、有機ＥＬや液晶を採用したアクティブマトリクス型表示装置で用いられるＴＦＴは、単結晶Ｓｉを使ったトランジスタなどより特性ばらつきが大きいため、特性ばらつきの影響が大きい。
【００１６】
更に、Ｄ−ｌａｔｃｈ（０）５０１群にはクロック信号５０５とクロック反転信号５０６が交互に入力されているが、クロック反転信号５０６はクロック信号５０５の反転であることを考慮すると、Ｄ−ｌａｔｃｈ（１）５０２はクロックの立ち上がり時と立ち下がり時の両エッジを映像信号取り込みのタイミング決定に使用していることになる。一般的には、クロック信号の周波数は制御可能だがデューティ比は簡単に変わってしまうことが知られている。従って、図５に示す回路の場合、仮にＤ−ｌａｔｃｈ（０）５０１群に特性ばらつきがないとしても、偶数番号のＤ−ｌａｔｃｈ（１）５０２群と奇数番号のＤ−ｌａｔｃｈ（１）５０２群でデータを取り込むタイミングに差が出る可能性が多いにある。
【００１７】
このように、いくつかの不確定要因が絡み合い、映像信号の取り込みタイミングに関する制御を困難なものにしている。
【００１８】
上記課題を鑑み本発明は、外部からの映像信号の取り込み動作に使う記憶素子全てに同一のクロックを直接入力することで同期回路化した上で、記憶素子をエッジトリガフリップフロップ（Ｄ−ＦＦともいう）に変更し、Ｄ−ＦＦを直列に接続してシフトレジスタを形成し、シフトレジスタの初段から一行分の映像信号を順次入力することで、シフトレジスタを構成する各Ｄ−ＦＦがクロックエッジの立ち上がり（もしくは立ち下がり）に同期してデータを取り込むようにする。
【００１９】
本発明の一形態は、複数のフリップフロップ回路を有するシフトレジスタと、各フリップフロップ回路にそれぞれ接続されたラッチ回路と、を有する信号線駆動回路と、ラッチ回路にそれぞれ接続された信号線と、を有し、シフトレジスタには、映像信号がクロック信号に従って各フリップフロップ回路に順次入力され、ラッチ回路は、シフトレジスタより入力された信号をラッチパルスに従ってシフトレジスタより入力された信号を信号線に出力することを特徴とするデジタル駆動型表示装置である。
【００２０】
本発明の別形態は、複数のフリップフロップ回路を有するシフトレジスタと、各フリップフロップ回路にそれぞれ接続された第１のラッチ回路及び第２のラッチ回路と、を有する信号線駆動回路と、第１のラッチ回路にそれぞれ接続された第１の信号線及び第２のラッチ回路にそれぞれ接続された第２の信号線と、シフトレジスタには、映像信号がクロック信号に従って各フリップフロップ回路に順次入力され、第１のラッチ回路は、各フリップフロップ回路より入力された信号を第１のラッチパルスに従って第１の信号線に出力し、第２のラッチ回路は、各フリップフロップ回路より入力された信号を第２のラッチパルスに従って第２の信号線に出力することを特徴とするデジタル駆動型表示装置である。
【００２１】
本発明において、外部からの映像信号は、デジタル信号であってもよい。
【００２２】
本発明において、フリップフロップ回路は、Ｄ型フリップフロップであってもよい。
【００２３】
本発明において、ラッチ回路は、レベルセンシティブラッチであってもよい。
【００２４】
本発明において、信号線駆動回路からの信号が信号線を介して入力される画素部を有し、画素部は、信号線と、信号線と交差するように設けられた走査線と、信号線と、走査線との交差領域に、スイッチング素子、スイッチング素子に接続された駆動用素子、駆動用素子に接続された発光素子を有する構成であってもよい。
【発明の効果】
【００２５】
本発明によれば、アクティブマトリクス型表示装置においてデジタル信号による階調表現を採用することで動作周波数が増加しても、比較的簡単に映像信号取り込みのタイミングを制御することが可能となる。
【発明を実施するための最良の形態】
【００２６】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
（実施の形態１）
本実施の形態では、信号線駆動回路の構成について説明する。
【００２８】
図１には、ｍ×ｎ本の信号線を持つアクティブマトリクス型表示装置にてデジタル信号による階調表現を採用する際に線順次書き込みを行なうための信号線駆動回路を示す。
【００２９】
図１中のＤ−ｌａｔｃｈ１０１、Ｄ−ＦＦ１０２はいずれもｎビットのデジタル信号をスタティックに保持する記憶素子を表している。このうちＤ−ＦＦ１０２はエッジトリガフリップフロップとする。Ｄ−ｌａｔｃｈ１０１は、レベルセンシティブラッチ、エッジトリガフリップフロップのどちらでもよいが、ここではレベルセンシティブラッチとする。
【００３０】
レベルセンシティブラッチは、その機能を実現しているものであればどのような回路でもよい。例えば、図２に示すようにインバータ（ｉｎｖともいう）２０１、クロックトインバータ（ｃｌｋｉｎｖともいう）２０２、データ入力端子（Ｄともいう）２０３、クロック信号入力端子（ＣＫともいう）２０４、データ出力端子（Ｑともいう）２０５に構成されているものがある。クロック信号入力端子２０４より出力されるクロック信号（ＳＣＫともいう）は、クロック反転信号入力端子（ＣＫＢともいう）２０６より出力されるクロック反転信号（ＳＣＫＢともいう）と共にクロックトインバータ２０２に供給される。ただし、一方のクロックトインバータ２０２に対する他方のクロックインバータ２０２のクロック信号の入力は、互いに反転の関係にある。すなわち、一方のクロックトインバータの出力信号がハイインピーダンスにあるとき、他方のクロックトインバータはインバータとして動作する。つまり全体としては、データ入力端子２０３の信号をデータ出力端子２０５に転送する動作と、データ出力端子２０５の信号をインバータ２個の正帰還によって保持する動作をクロック信号入力端子２０４より出力されるクロック信号のレベルによって切り替える機能を有する。
【００３１】
エッジトリガフリップフロップの方も、その機能を実現しているものであればどのような回路でもよいが、典型例としては図３に示すような、レベルセンシティブラッチ（例えば図２に示すもの）を２つ直列に接続し、一方のクロック信号入力には他方に入力するクロック反転信号を用いるマスタースレーブ型フリップフロップがある。データ入力端子（Ｄともいう）３０１には、マスターラッチ３０２のデータ入力Ｄが接続されている。データ出力端子（Ｑともいう）３０３には、スレーブラッチ３０４のデータ出力Ｑが接続されている。またマスターラッチ３０２のデータ出力Ｑには、スレーブラッチ３０４のデータ入力Ｄが接続されている。クロック信号入力端子３０５、クロック反転信号入力端子３０６は、一方がマスターラッチ３０２のクロック信号入力ＣＫと接続されており、他方がスレーブラッチ３０４のクロック信号入力ＣＫと接続されている。すなわち、一方のラッチがデータを転送する時、他方のラッチはデータを保持する。つまり全体としては、クロック信号入力端子３０５より入力されるクロック信号の立ち上がり（もしくは立ち下がり）時におけるデータ入力端子３０１がデータ出力端子３０３に伝わり、その後次にクロック信号入力端子３０５より出力されるクロック信号が立ち上がる（もしくは立ち下がる）時までクロック一周期に渡って（データ入力端子３０１より入力されるデータの値にかかわらず）データ出力端子３０３より出力されるデータを保持する。
【００３２】
線順次書き込みを実行するに当たって、Ｄ−ＦＦ１０２は外部からの映像信号を取り込む機能を有し、Ｄ−ｌａｔｃｈ１０１は信号線（すなわち選択された画素群）へデータを書き込む機能を有する。
【００３３】
ここで、図１中の点線内に示すように外部からの映像信号の取り込み動作に使われる記憶素子群が直列に接続されてシフトレジスタ１０３を形成し、映像信号はシフトレジスタ１０３の初段にのみ入力されていることが本発明の特徴である。ＤＡＴＡ端子（単にＤＡＴＡともいう）１０４より入力された映像信号は、クロック信号１０５に同期して適切な順序で順次入力されることで、ｍクロック後にはＤ−ＦＦ１０２にデータが格納される。この際、Ｄ−ＦＦ１０２は共通のクロック信号１０５、クロック反転信号１０６が供給されて同期回路として動作するため、映像信号の取り込みの可否は、クロック信号１０５の遷移に対するＤ−ＦＦ１０２の出力の遷移の遅延時間のみによって決まることになる。従って、本発明によって、信号線駆動回路の非同期動作を原因とする表示不良を解消することができる。
【００３４】
本発明によれば、アクティブマトリクス型表示装置においてデジタル信号による階調表現を採用することで動作周波数が増加しても、比較的簡単に映像信号取り込みのタイミングを制御することが可能となる。これは、映像信号の取り込みの可否はシフトレジスタ１０３を構成するＤ−ＦＦ１０２の特性のみによって決まり、特に、Ｄ−ＦＦ１０２の遅延時間が想定より早いケースについては考慮する必要がないからである。
【００３５】
（実施の形態２）
本実施の形態では、上記実施の形態と異なる信号線駆動回路の構成について説明する。
【００３６】
図４は、図１に示す実施の形態１におけるＤ−ＦＦ１０２の数を半分に削減した場合のブロック図を示している。外部からの映像信号の取り込みに使用するＤ−ＦＦ４０１について、その記憶素子としての機能を２本の信号線で共有するようにする。すなわち、１つのＤ−ＦＦ４０１の出力を２つのＤ−ｌａｔｃｈ４０２の入力に接続する。この２つのＤ−ｌａｔｃｈ４０２のうち、一方は第１のラッチパルス（ＳＬＡＴ１ともいう）４０３、他方は第２のラッチパルス（ＳＬＡＴ２ともいう）４０４を用いてデータの取り込みタイミングを制御する。以上で述べた項目以外は実施の形態１と同様の回路構成である。外部からの映像信号の取り込み動作に関わるシフトレジスタの、全体としての記憶容量が半分になるため、Ｄ−ｌａｔｃｈ４０２群へのデータ転送、すなわち画素への書き込み動作を２回に分けてスケジューリングし、順次実行する。具体的には、Ｄ−ｌａｔｃｈ４０２群でのデータの取り込みタイミングを決める制御信号を第１のラッチパルス４０３と第２のラッチパルス４０４の２系統に分け、別々のタイミングにアクティブになるパルス信号を供給する。
【００３７】
このような回路構成にすることで、画素への書き込み動作の並列度が下がるかわりに、回路規模を削減することができる。
【００３８】
なお、シフトレジスタの記憶容量については、実施の形態１ではｍ×ｎビット、実施の形態２ではｍ×ｎ／２ビットとしたが、これらに限らず、任意の大きさにすることが可能である。従って、シフトレジスタの記憶容量の大きさは、回路規模と画素への書き込み動作の並列度という２つの要素のトレードオフを考慮して最適化するのが望ましい。
例えば、特許文献２の図１では、信号線駆動回路の記憶素子を４本の信号線で共有する場合の回路構成が示されている。特許文献２に記載の発明は、アナログ信号を画素に書き込むアナログ駆動の採用及び回路面積の削減が目的である。特に、専有面積の大きいＤＡＣを複数の信号線で共有することに効果があるマルチプレクサを用いることで、信号線を駆動するラッチも複数の信号線で共有している点が本発明と異なる。但し、回路規模を削減するという目的に関しては、本発明のようなデジタル駆動を採用する信号線駆動回路にも適用可能である。この場合、本発明では信号線毎にラッチを用意する。これは、デジタル駆動の場合は駆動周波数が高いため、ラッチを共有することでハイインピーダンス状態になる信号線を存在させると、ノイズの影響で誤動作する恐れがあるからである。
【００３９】
本発明によれば、アクティブマトリクス型表示装置においてデジタル信号による階調表現を採用することで動作周波数が増加しても、比較的簡単に映像信号取り込みのタイミングを制御することが可能となる。これは、映像信号の取り込みの可否はシフトレジスタを構成するＤ−ＦＦの特性のみによって決まり、特に、Ｄ−ＦＦの遅延時間が想定より早いケースについては考慮する必要がないからである。但し、映像信号の取り込みの可否はシフトレジスタを構成するＤ−ＦＦの特性のみによって決まるとあるが、正確にはクロックスキューも含まれる。しかしながら、本発明が対象とする表示装置のようなケースでは、通常クロックスキューは無視できる。加えて、本形態の回路構成にすることで、画素への書き込み動作の並列度が下がるかわりに、回路規模を削減することができる。
【００４０】
（実施の形態３）
本実施の形態では、信号線駆動回路を有しうるアクティブ型表示装置の構成について図６を用いて説明する。
【００４１】
絶縁表面を有する基板（以下、絶縁基板と記す）４０１上に絶縁層を介して薄膜トランジスタが形成される。薄膜トランジスタ（ＴＦＴとも記す）は、所定の形状に加工された半導体層、半導体層を覆うゲート絶縁層、ゲート絶縁層を介して半導体層上に設けられたゲート電極、半導体膜中の不純物層に接続されるソース電極、又はドレイン電極を有する。半導体層に用いられる材料は珪素を有する半導体材料であり、結晶状態は非晶質状態、微結晶状態、結晶状態のいずれであってもよい。ゲート絶縁膜を代表とする絶縁層は、好ましくは無機材料を用いるとよく、窒化珪素、又は酸化珪素を用いることができる。ゲート電極、ソース電極、又はドレイン電極は導電性材料から形成すればよく、タングステン、タンタル、アルミニウム、チタン、銀、金、モリブデン、銅等を有する。アクティブ型表示装置は、画素部６１５、駆動回路部６１８に大きく分けることができ、画素部６１５に設けられた薄膜トランジスタ６０３はスイッチング素子（スイッチング用ＴＦＴ）として、駆動回路部に設けられた薄膜トランジスタ６０４はＣＭＯＳ回路として用いられる。ＣＭＯＳ回路として用いるためには、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとから構成される。駆動回路部６１８に設けられた薄膜トランジスタ６０４により、薄膜トランジスタ６０３を制御することができる。スイッチング用ＴＦＴや駆動用ＴＦＴを駆動用素子と記す。
【００４２】
薄膜トランジスタを覆うように、積層構造、又は単層構造からなる絶縁層が形成される。絶縁層は、無機材料又は有機材料から形成することができる。無機材料として、窒化珪素、酸化珪素を用いることができる。有機材料として、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンとは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を含む液体材料を出発原料として形成される。無機材料を用いて形成すると、下方の凹凸に沿うような表面状態となり、有機材料を用いて形成すると、表面は平坦化される。例えば、絶縁層６０５において平坦性が要求される場合、有機材料を用いて形成するとよい。なお、無機材料であっても厚膜化することによって、平坦性を備えることができる。
【００４３】
ソース電極又はドレイン電極は、絶縁層６０５等に設けられた開口部に導電層を形成して作製される。このとき、絶縁層６０５上の配線として機能するような導電層を形成することができる。またゲート電極の導電層と、絶縁層６０５と、ソース電極又はドレイン電極の導電層によって、容量素子６１４を形成することができる。
【００４４】
そして、ソース電極又はドレイン電極のいずれか一と接続される第１の電極６０６を形成する。第１の電極６０６は透光性を有する材料を用いて形成する。透光性を有する材料とは、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）等が挙げられる。またＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、およびこれらの化合物（フッ化カルシウム、窒化カルシウム）の他、ＹｂやＥｒ等の希土類金属等の非透光性材料であっても、非常に薄い膜厚とすることにより、透光性を有することができるため、非透光性材料を第１の電極６０６に用いてもよい。
【００４５】
第１の電極６０６の端部を覆うように、絶縁層６１０を形成する。絶縁層６１０は絶縁層６０５と同様に形成することができる。第１の電極６０６の端部を覆うため、絶縁層６１０に対して開口部を設ける。開口部の端面は、テーパ形状を有するとよく、その後形成される層の段切れを防止することができる。例えば、絶縁層６１０に非感光性樹脂、又は感光性樹脂を用いる場合、露光条件により、開口部の側面にテーパを設けることができる。
【００４６】
その後、絶縁層６１０の開口部に電界発光層６０７を形成する。電界発光層は、各機能を有する層、具体的には正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層を有する。また各層の境界は必ずしも明確となっておらず、その一部が混在している場合もある。
【００４７】
具体的な発光層を形成する材料を例示すると、赤色系の発光を得たいときには、発光層に、４−ジシアノメチレン−２−イソプロピル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴＩ）、４−ジシアノメチレン−２−メチル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴ）、４−ジシアノメチレン−２−ｔｅｒｔ−ブチル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴＢ）やペリフランテン、２，５−ジシアノ−１，４−ビス［２−（１０−メトキシ−１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］ベンゼン、ビス［２，３−ビス（４−フルオロフェニル）キノキサリナイト］イリジウム（アセチルアセトナート）（略称：Ｉｒ［Ｆｄｐｑ］２ａｃａｃ）等を用いることができる。但しこれらの材料に限定されず、６００ｎｍから７００ｎｍに発光スペクトルのピークを有する発光を呈する物質を用いることができる。
【００４８】
緑色系の発光を得たいときは、発光層に、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６やクマリン５４５Ｔ、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）等を用いることができる。但しこれらの材料に限定されず、５００ｎｍから６００ｎｍに発光スペクトルのピークを有する発光を呈する物質を用いることができる。
【００４９】
また青色系の発光を得たいときは、発光層に、９，１０−ビス（２−ナフチル）−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）、９，９’−ビアントリル、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）、９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−ガリウム（略称：ＢＧａｑ）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等を用いることができる。但しこれらの材料に限定されず、４００ｎｍから５００ｎｍに発光スペクトルのピークを有する発光を呈する物質を用いることができる。
【００５０】
また白色系の発光を得たいときは、ＴＰＤ（芳香族ジアミン）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、赤色発光色素であるナイルレッドをドープしたＡｌｑ３、Ａｌｑ３を蒸着法等により積層した構成を用いることができる。
【００５１】
その後、第２の電極６０８を形成する。第２の電極６０８は、第１の電極６０６と同様に形成することができる。第１の電極６０６、電界発光層６０７、第２の電極６０８を有する発光素子６０９を形成することができる。
【００５２】
このとき、第１の電極６０６、及び第２の電極６０８が透光性を有するため、電界発光層６０７から光を両方向へ発光させることができる。このような両方向へ発光させることができるアクティブ型表示装置を両面発光型表示装置と呼ぶことができる。
【００５３】
その後、封止材６２８により、絶縁基板６０１と、対向基板６２０とを貼り合わせる。本実施の形態では、封止材６２８は駆動回路部６１８の一部上に設けられているため、狭額縁化を図ることができる。勿論、封止材６２８の配置はこれに限定されるものではなく、駆動回路部６１８の外側に設けてもよい。
【００５４】
貼り合わせたことにより形成される空間には、窒素等の不活性気体を封入し、透光性を有し、吸湿性の高い樹脂材料で充填する。その結果、発光素子６０９の劣化の一要因となる水分や酸素の侵入を防止することができる。また、絶縁基板６０１と、対向基板６２０との間隔を保持するため、スペーサを設けてもよく、スペーサに吸湿性を持たせてもよい。スペーサは、球状又は柱状の形状を有する。
【００５５】
また対向基板６２０には、カラーフィルターやブラックマトリクスを設けることができる。
カラーフィルターにより、単色発光層、例えば白色発光層を用いる場合であっても、フルカラー表示が可能となる。また各ＲＧＢの発光層を用いる場合であっても、カラーフィルターを設けることにより、射出される光の波長を制御することができ、綺麗な表示を提供することができる。またブラックマトリクスにより、配線等による外光の反射を低減することができる。
【００５６】
その後、絶縁基板６０１の外側に、偏光板又は円偏光板等の光学フィルム６３５、対向基板６２０の外側に、偏光板又は円偏光板等の光学フィルム６２５を設ける。このような光学フィルムにより、黒表示を沈めることができ、コントラスト比を高めることができる。また配線等による映り込みを防止することができる。
【００５７】
本実施の形態では、駆動回路部も絶縁基板６０１上に一体形成する形態を示したが、駆動回路部はシリコンウェハから形成されたＩＣ回路を用いてもよい。その場合、ＩＣ回路からの映像信号等は、接続端子等を介して、薄膜トランジスタ６０３に入力することができる。
【００５８】
本実施の形態は、上記の実施の形態と適宜組み合わせることができる。
【００５９】
このようなアクティブ型表示装置において、本発明の信号線駆動回路を適用することにより、デジタル信号による階調表現を採用することで動作周波数が増加しても、比較的簡単に映像信号取り込みのタイミングを制御することが可能となる。
【００６０】
（実施の形態４）
本実施の形態では、本発明の信号線駆動回路、画素部等を有するアクティブ型表示装置の構成について説明する。
【００６１】
図７には、走査線駆動回路７２３及び信号線駆動回路７２２を、画素部７００の周辺に設けた状態のブロック図を示す。
【００６２】
画素部７００は、複数の画素を有し、画素には発光素子及びスイッチング素子が設けられている。
【００６３】
走査線駆動回路７２３は、シフトレジスタ７０１、レベルシフタ７０４、バッファ７０５を有する。シフトレジスタ７０１に入力されたスタートパルス（ＧＳＰ）、クロックパルス（ＧＣＫ）に基づき、信号が生成され、レベルシフタ７０４を介して、バッファ７０５へ入力される。バッファ７０５では、信号が増幅されて、画素部７００へ入力される。画素部７００には、発光素子と、発光素子を選択するスイッチング素子が設けられており、スイッチング素子が有するゲート線に、バッファ７０５からの信号が入力される。すると、所定の画素のスイッチング素子が選択される。
【００６４】
信号線駆動回路７２２は、シフトレジスタ７１１、ラッチ回路７１３、レベルシフタ７１４、バッファ７１５を有する。シフトレジスタ７１１には、データ信号（ＤＡＴＡ）及びクロックパルス（ＳＣＫ）が入力され、ラッチ回路７１３にはラッチパルス（ＳＬＡＴ）が入力される。ラッチ回路７１３では一行分のＤＡＴＡが保持され、一斉に画素部７００へ入力される。
【００６５】
信号線駆動回路７２２、走査線駆動回路７２３、画素部７００は、同一基板上に設けられた半導体素子によって形成することができる。例えば、上記実施の形態で示した絶縁基板に設けられた薄膜トランジスタを用いて形成することができる。
【００６６】
本実施の形態は、上記の実施の形態と適宜組み合わせることができる。
【００６７】
このようなアクティブ型表示装置において、本発明の信号線駆動回路を適用することにより、デジタル信号による階調表現を採用することで動作周波数が増加しても、比較的簡単に映像信号取り込みのタイミングを制御することが可能となる。
【００６８】
（実施の形態５）
本実施の形態では、本発明の信号線駆動回路を有するアクティブ型表示装置の画素回路について、図８を用いて説明する。
【００６９】
図８（Ａ）は、画素の等価回路図の一例を示したものであり、信号線６１１４、電源線６１１５、走査線６１１６、それらの交差領域に発光素子６１１３、トランジスタ６１１０、６１１１、容量素子６１１２を有する。信号線６１１４には、図１や図４に示すような信号線駆動回路中のＤ−ｌａｔｃｈが保持するデジタル映像信号（ビデオ信号ともいう）が、直接あるいはレベルシフタやバッファ等を介して入力される。このとき、本発明の信号線駆動回路ではＤＡＣは含まない構成とする。トランジスタ６１１０は、走査線６１１６に入力される選択信号に従って、トランジスタ６１１１のゲートへの、該映像信号の電位の供給を制御することができる。トランジスタ６１１１は、該映像信号の電位に従って、発光素子６１１３への電流の供給を制御することができる。容量素子６１１２は、トランジスタ６１１１のゲートとソースの間の電圧（ゲート・ソース間電圧ともいう）を保持することができる。なお、図８（Ａ）では、容量素子６１１２を図示したが、トランジスタ６１１１のゲート容量や他の寄生容量で賄うことが可能な場合には、設けなくてもよい。
【００７０】
図８（Ｂ）は、図８（Ａ）に示した画素に、トランジスタ６１１８と走査線６１１９を新たに設けた画素の等価回路図である。トランジスタ６１１８により、トランジスタ６１１１のゲートとソースを同電位とし、強制的に発光素子６１１３に電流が流れない状態を作ることができる。
【００７１】
図８（Ｃ）は、図８（Ｂ）に示した画素に、新たにトランジスタ６１２５と、配線６１２６を設けた画素の等価回路図である。トランジスタ６１２５は、そのゲートの電位が、配線６１２６によって固定されている。そして、トランジスタ６１１１とトランジスタ６１２５は、電源線６１１５と発光素子６１１３との間に直列に接続されている。よって図８（Ｃ）では、トランジスタ６１２５により発光素子６１１３に供給される電流の値が制御され、トランジスタ６１１１により発光素子６１１３への該電流の供給の有無が制御できる。
【００７２】
本実施の形態は、上記の実施の形態と適宜組み合わせることができる。特に、本発明のようにデジタル駆動方式を採用する場合は、アナログ駆動方式を採用する際に必要なトランジスタの電気特性バラツキに対する補償回路が必要ないので、図８に示すような一画素に２つ乃至４つのトランジスタを有する画素構成にすることが可能となる。なおアナログ駆動方式を採用する際に必要なＴＦＴの特性バラツキに対する補償回路は、一画素中のトランジスタにより構成されるため、一画素中のトランジスタ数が増えてしまう。
【００７３】
このような画素回路を有するアクティブ型表示装置に、本発明を適用することにより、デジタル信号による階調表現を採用することで動作周波数が増加しても、比較的簡単に映像信号取り込みのタイミングを制御することが可能となる。
【００７４】
（実施の形態６）
本発明に係る電子機器として、テレビジョン装置（単にテレビ、又はテレビジョン受信機ともよぶ）、デジタルカメラ、デジタルビデオカメラ、携帯電話装置（単に携帯電話機、携帯電話ともよぶ）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、コンピュータ用のモニター、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。その具体例について、図９を参照して説明する。
【００７５】
図９（Ａ）に示す携帯情報端末機器は、本体９２０１、表示部９２０２等を含んでいる。表示部９２０２は、本発明の表示装置を適用することができる。その結果、表示精度の高いデジタル信号による階調表現を採用し、かつ動作タイミング制御の点で信頼性の高い携帯情報端末機器を提供することができる。
【００７６】
図９（Ｂ）に示すデジタルビデオカメラは、表示部９７０１、表示部９７０２等を含んでいる。表示部９７０１は本発明の表示装置を適用することができる。その結果、表示精度の高いデジタル信号による階調表現を採用し、かつ動作タイミング制御の点で信頼性の高いデジタルビデオカメラを提供することができる。
【００７７】
図９（Ｃ）に示す携帯電話機は、本体９１０１、表示部９１０２等を含んでいる。表示部９１０２は、本発明の表示装置を適用することができる。その結果、表示精度の高いデジタル信号による階調表現を採用し、かつ動作タイミング制御の点で信頼性の高い携帯電話機を提供することができる。
【００７８】
図９（Ｄ）に示す携帯型のテレビジョン装置は、本体９３０１、表示部９３０２等を含んでいる。表示部９３０２は、本発明の表示装置を適用することができる。その結果、表示精度の高いデジタル信号による階調表現を採用し、かつ動作タイミング制御の点で信頼性の高い携帯型のテレビジョン装置を提供することができる。またテレビジョン装置としては、携帯電話機などの携帯端末に搭載する小型のものから、持ち運びをすることができる中型のもの、また、大型のもの（例えば４０インチ以上）まで、幅広いものに、本発明の表示装置を適用することができる。
【００７９】
図９（Ｅ）に示す携帯型のコンピュータは、本体９４０１、表示部９４０２等を含んでいる。表示部９４０２は、本発明の表示装置を適用することができる。その結果、表示精度の高いデジタル信号による階調表現を採用し、かつ動作タイミング制御の点で信頼性の高い携帯型のコンピュータを提供することができる。
【００８０】
図９（Ｆ）に示すテレビジョン装置は、本体９５０１、表示部９５０２等を含んでいる。表示部９５０２は、本発明の表示装置を適用することができる。その結果、表示精度の高いデジタル信号による階調表現を採用し、かつ動作タイミング制御の点で信頼性の高いテレビジョン装置を提供することができる。
【００８１】
このように、本発明の表示装置により、コントラスト比の高い電子機器を提供することができる。
【図面の簡単な説明】
【００８２】
【図１】本発明の信号線駆動回路を示した回路図である
【図２】本発明のレベルセンシティブラッチを示した回路図である。
【図３】本発明のエッジトリガフリップフロップを示した回路図である。
【図４】本発明の信号線駆動回路の別の実施形態を示した回路図である。
【図５】従来の信号線駆動回路を示した回路図である。
【図６】本発明の表示装置を示した断面図である
【図７】本発明の表示装置を示したブロック図である
【図８】本発明の表示装置の画素回路を示す回路図である
【図９】本発明の電子機器を示した図である
【符号の説明】
【００８３】
１０１ Ｄ−ｌａｔｃｈ
１０２ Ｄ−ＦＦ
１０３ シフトレジスタ
１０４ ＤＡＴＡ端子
１０５ クロック信号
１０６ クロック反転信号
２０１ インバータ
２０２ クロックトインバータ
２０３ データ入力端子
２０４ クロック信号入力端子
２０５ データ出力端子
２０６ クロック反転信号
２１４ 容量素子
３０１ データ入力端子
３０２ マスターラッチ
３０３ データ出力端子
３０４ スレーブラッチ
３０５ クロック信号入力端子
３０６ クロック反転信号入力端子
４０１ Ｄ−ＦＦ
４０２ Ｄ−ｌａｔｃｈ
４０３ 第１のラッチパルス
４０４ 第２のラッチパルス
５０１ Ｄ−ｌａｔｃｈ（０）
５０２ Ｄ−ｌａｔｃｈ（１）
５０３ Ｄ−ｌａｔｃｈ（２）
５０４ スタートパルス信号
５０５ クロック信号
５０６ クロック反転信号
６０１ 絶縁基板
６０３ 薄膜トランジスタ
６０４ 薄膜トランジスタ
６０５ 絶縁層
６０６ 電極
６０７ 電界発光層
６０８ 電極
６０９ 発光素子
６１０ 絶縁層
６１４ 容量素子
６１５ 画素部
６１８ 駆動回路部
６２０ 対向基板
６２５ 光学フィルム
６２８ 封止材
６３５ 光学フィルム
７００ 画素部
７０１ シフトレジスタ
７０４ レベルシフタ
７０５ バッファ
７１１ シフトレジスタ
７１３ ラッチ回路
７１４ レベルシフタ
７１５ バッファ
７２２ 信号線駆動回路
７２３ 走査線駆動回路
６１１０ トランジスタ
６１１１ トランジスタ
６１１２ 容量素子
６１１３ 発光素子
６１１４ 信号線
６１１５ 電源線
６１１６ 走査線
６１１８ トランジスタ
６１１９ 走査線
６１２５ トランジスタ
６１２６ 配線
９１０１ 本体
９１０２ 表示部
９２０１ 本体
９２０２ 表示部
９３０１ 本体
９３０２ 表示部
９４０１ 本体
９４０２ 表示部
９５０１ 本体
９５０２ 表示部
９７０１ 表示部
９７０２ 表示部
【技術分野】
【０００１】
本発明は、デジタル駆動型表示装置に関する。特にデジタル駆動型表示装置において、画素部にデジタル信号を線順次に書き込む信号線駆動回路の構成に関する。
【背景技術】
【０００２】
電気光学素子を用いて多階調表示を行なうには、階調をなんらかの物理的な値によって表現し、それをもって素子を適切な手段で制御する必要がある。例えば液晶素子であればアナログ電圧を印加することで、有機ＥＬ素子ではアナログ電流を流すことで、階調を表現することが行なわれている。しかしながらアナログ値を利用する方法は自ずとその精度に限界がある。特に近年その開発が活発な有機ＥＬ素子を用いたアクティブマトリクス型表示装置においては、ＴＦＴを用いてアナログ電流値を制御しているため、ＴＦＴ特性のばらつきが直接表示特性に影響する。
【０００３】
これに対し、階調を表現する物理的な値として時間を利用し、一種のパルス幅変調を用いて階調を表現する方法が提案されている。すなわち、電気光学素子の発光時間をもって階調を表現する方法である。本方法では、電気光学素子は発光か非発光かの二つの状態しかとらないので、アナログ電圧やアナログ電流をもって制御する時のような精度の問題を本質的に持たない。また発光時間についても、あらかじめ定めた単位時間の整数倍という離散値をもって階調表現すれば、電気光学素子をアナログ値の介在なしに駆動することが可能となる。
【０００４】
方法を実現する時、典型的には、階調データをバイナリコードで表現し、各桁に対してその重み付けに比例した長さの保持期間を設定した上で、書き込み期間と保持期間からなるサブフレームを桁毎に形成する。そして、各サブフレームを順次実行することで１フレームを形成し、１フレーム期間における発光時間の積分値をもって階調表現を実現する。
【０００５】
また、階調を表現する物理的な値として電気光学素子の発光面積を利用する方法も提案されている。本方法は、互いに発光面積の異なるサブ画素を複数設け、サブ画素の集合をもって一つの画素を形成するものであり、本方法におけるサブ画素の役割が時間を利用した方法におけるサブフレームの役割に相当し、発光面積の和をもって階調表現を実現する。
【０００６】
これらの、発光時間や発光面積をもって階調表現する方法の場合、映像信号を、外部からの取り込みから画素部への書き込みまで、一貫してデジタル値として取り扱うことが可能である。そのため、上記デジタル信号を用いた階調表現は、表示精度の点で優れている方法である。しかし欠点として、一画素当たりの映像信号の書き込み回数が増えるため、駆動回路の動作周波数が増加してしまうことが挙げられる。その結果、従来からある点順次書き込み方式を採用した信号線駆動回路（特許文献１参照）では、画素部への書き込み時間が不足してしまい、表示不良が発生する場合があった。
【０００７】
その他、アナログ駆動を行う表示装置の信号線駆動回路において、デジタル映像信号をシフトレジスタに直接入力し直並列変換する構成が提案されている（特許文献２、３参照）。
【特許文献１】特開２０００−２５９１３２公報
【特許文献２】特開２００１−３１２２４３公報
【特許文献３】米国特許第５５８９８４７号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記点順次駆動に対する解決策としては、線順次書き込み方式の採用がある。すなわち、信号線当たり２つの記憶素子を設け、外部からの映像信号の取り込みと画素部への映像信号の書き込みという２つの動作をパイプライン化し、同一行に属する画素群には並列に映像信号を書き込む、というものである。
【０００９】
図５は、このような線順次方式を採用した典型的な信号線駆動回路のブロック図を表している。図中のＤ−ｌａｔｃｈ（０）５０１、Ｄ−ｌａｔｃｈ（１）５０２、Ｄ−ｌａｔｃｈ（２）５０３はいずれもレベルセンシティブラッチを意味している。
【００１０】
Ｄ−ｌａｔｃｈ（１）５０２は、外部からの映像信号の取り込み動作に使われる記憶素子であり、Ｄ−ｌａｔｃｈ（２）５０３は、画素部への映像信号の書き込み動作に使われる記憶素子である。また、Ｄ−ｌａｔｃｈ（０）５０１は、Ｄ−ｌａｔｃｈ（１）５０２に映像信号を取り込むタイミングを制御するための記憶素子であり、直列に接続されたＤ−ｌａｔｃｈ（０）５０１群で構成されるシフトレジスタ中を、画素部の一行あたり一回アクティブになるスタートパルス信号（ＳＳＰともいう）５０４がクロック信号（ＳＣＫともいう）５０５、クロック反転信号（ＳＣＫＢともいう）５０６によりデジタル的に遅延しながら伝わることで、Ｄ−ｌａｔｃｈ（１）５０２群に順次データが取り込まれる。なお図中の入力端子ＤＡＴＡ５０７にはスタートパルス信号５０４のタイミングに対応した映像信号が入力されているものとする。
【００１１】
全てのＤ−ｌａｔｃｈ（１）５０２に適切な映像信号が格納された後、適切なタイミングで、全てのＤ−ｌａｔｃｈ（１）５０２の保持する映像信号が一斉にＤ−ｌａｔｃｈ（２）５０３に取り込まれ、同一行に属する画素群に並列に書き込まれることとなる。Ｄ−ｌａｔｃｈ（２）５０３の映像信号が画素に書き込まれている間、Ｄ−ｌａｔｃｈ（１）５０２では次行のデータが取り込まれる。
【００１２】
このように、線順次書き込み方式を採用することで、書き込み時間の不足に関する問題は解決できる。しかしながら、外部からの映像信号の取り込み動作に関しては、取り込むデータ数が増えている以上、相変わらず高い動作周波数を必要とする。
そのため、図５のＤ−ｌａｔｃｈ（１）５０２において、適切なデータを取り込めずに誤動作するという問題が残った。結局のところ線順次書き込み方式の採用は、動作の制御がタイミング的に一番難しい箇所を、画素部から信号線駆動回路中の記憶素子に移しただけに過ぎない。
【００１３】
これに対し、外部からの映像信号の取り込み動作を並列化する、すなわち図５におけるｎを増やすという解決策が考えられるが、現実的には、外部とのインターフェースの制限により、並列度を増やすにも限界がある。
【００１４】
本発明は以上で述べた問題点を鑑みたものであり、精度の問題を本質的に持たないデジタル信号による階調表現を採用した表示装置においても、動作タイミング制御の点で信頼性の高い駆動回路を提供することが目的である。
【課題を解決するための手段】
【００１５】
上記問題点は、図５におけるＤ−ｌａｔｃｈ（１）５０２での映像信号の取り込みの可否が、Ｄ−ｌａｔｃｈ（０）５０１の出力パルスのタイミングによって決まることに起因している。すなわち、Ｄ−ｌａｔｃｈ（１）５０２での映像信号の取り込みタイミングがＤ−ｌａｔｃｈ（０）５０１を構成する回路の特性ばらつきに影響を受ける、非同期回路となっているため、Ｄ−ｌａｔｃｈ（０）５０１の出力遅延が早すぎても遅すぎても問題となる。特に、有機ＥＬや液晶を採用したアクティブマトリクス型表示装置で用いられるＴＦＴは、単結晶Ｓｉを使ったトランジスタなどより特性ばらつきが大きいため、特性ばらつきの影響が大きい。
【００１６】
更に、Ｄ−ｌａｔｃｈ（０）５０１群にはクロック信号５０５とクロック反転信号５０６が交互に入力されているが、クロック反転信号５０６はクロック信号５０５の反転であることを考慮すると、Ｄ−ｌａｔｃｈ（１）５０２はクロックの立ち上がり時と立ち下がり時の両エッジを映像信号取り込みのタイミング決定に使用していることになる。一般的には、クロック信号の周波数は制御可能だがデューティ比は簡単に変わってしまうことが知られている。従って、図５に示す回路の場合、仮にＤ−ｌａｔｃｈ（０）５０１群に特性ばらつきがないとしても、偶数番号のＤ−ｌａｔｃｈ（１）５０２群と奇数番号のＤ−ｌａｔｃｈ（１）５０２群でデータを取り込むタイミングに差が出る可能性が多いにある。
【００１７】
このように、いくつかの不確定要因が絡み合い、映像信号の取り込みタイミングに関する制御を困難なものにしている。
【００１８】
上記課題を鑑み本発明は、外部からの映像信号の取り込み動作に使う記憶素子全てに同一のクロックを直接入力することで同期回路化した上で、記憶素子をエッジトリガフリップフロップ（Ｄ−ＦＦともいう）に変更し、Ｄ−ＦＦを直列に接続してシフトレジスタを形成し、シフトレジスタの初段から一行分の映像信号を順次入力することで、シフトレジスタを構成する各Ｄ−ＦＦがクロックエッジの立ち上がり（もしくは立ち下がり）に同期してデータを取り込むようにする。
【００１９】
本発明の一形態は、複数のフリップフロップ回路を有するシフトレジスタと、各フリップフロップ回路にそれぞれ接続されたラッチ回路と、を有する信号線駆動回路と、ラッチ回路にそれぞれ接続された信号線と、を有し、シフトレジスタには、映像信号がクロック信号に従って各フリップフロップ回路に順次入力され、ラッチ回路は、シフトレジスタより入力された信号をラッチパルスに従ってシフトレジスタより入力された信号を信号線に出力することを特徴とするデジタル駆動型表示装置である。
【００２０】
本発明の別形態は、複数のフリップフロップ回路を有するシフトレジスタと、各フリップフロップ回路にそれぞれ接続された第１のラッチ回路及び第２のラッチ回路と、を有する信号線駆動回路と、第１のラッチ回路にそれぞれ接続された第１の信号線及び第２のラッチ回路にそれぞれ接続された第２の信号線と、シフトレジスタには、映像信号がクロック信号に従って各フリップフロップ回路に順次入力され、第１のラッチ回路は、各フリップフロップ回路より入力された信号を第１のラッチパルスに従って第１の信号線に出力し、第２のラッチ回路は、各フリップフロップ回路より入力された信号を第２のラッチパルスに従って第２の信号線に出力することを特徴とするデジタル駆動型表示装置である。
【００２１】
本発明において、外部からの映像信号は、デジタル信号であってもよい。
【００２２】
本発明において、フリップフロップ回路は、Ｄ型フリップフロップであってもよい。
【００２３】
本発明において、ラッチ回路は、レベルセンシティブラッチであってもよい。
【００２４】
本発明において、信号線駆動回路からの信号が信号線を介して入力される画素部を有し、画素部は、信号線と、信号線と交差するように設けられた走査線と、信号線と、走査線との交差領域に、スイッチング素子、スイッチング素子に接続された駆動用素子、駆動用素子に接続された発光素子を有する構成であってもよい。
【発明の効果】
【００２５】
本発明によれば、アクティブマトリクス型表示装置においてデジタル信号による階調表現を採用することで動作周波数が増加しても、比較的簡単に映像信号取り込みのタイミングを制御することが可能となる。
【発明を実施するための最良の形態】
【００２６】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
（実施の形態１）
本実施の形態では、信号線駆動回路の構成について説明する。
【００２８】
図１には、ｍ×ｎ本の信号線を持つアクティブマトリクス型表示装置にてデジタル信号による階調表現を採用する際に線順次書き込みを行なうための信号線駆動回路を示す。
【００２９】
図１中のＤ−ｌａｔｃｈ１０１、Ｄ−ＦＦ１０２はいずれもｎビットのデジタル信号をスタティックに保持する記憶素子を表している。このうちＤ−ＦＦ１０２はエッジトリガフリップフロップとする。Ｄ−ｌａｔｃｈ１０１は、レベルセンシティブラッチ、エッジトリガフリップフロップのどちらでもよいが、ここではレベルセンシティブラッチとする。
【００３０】
レベルセンシティブラッチは、その機能を実現しているものであればどのような回路でもよい。例えば、図２に示すようにインバータ（ｉｎｖともいう）２０１、クロックトインバータ（ｃｌｋｉｎｖともいう）２０２、データ入力端子（Ｄともいう）２０３、クロック信号入力端子（ＣＫともいう）２０４、データ出力端子（Ｑともいう）２０５に構成されているものがある。クロック信号入力端子２０４より出力されるクロック信号（ＳＣＫともいう）は、クロック反転信号入力端子（ＣＫＢともいう）２０６より出力されるクロック反転信号（ＳＣＫＢともいう）と共にクロックトインバータ２０２に供給される。ただし、一方のクロックトインバータ２０２に対する他方のクロックインバータ２０２のクロック信号の入力は、互いに反転の関係にある。すなわち、一方のクロックトインバータの出力信号がハイインピーダンスにあるとき、他方のクロックトインバータはインバータとして動作する。つまり全体としては、データ入力端子２０３の信号をデータ出力端子２０５に転送する動作と、データ出力端子２０５の信号をインバータ２個の正帰還によって保持する動作をクロック信号入力端子２０４より出力されるクロック信号のレベルによって切り替える機能を有する。
【００３１】
エッジトリガフリップフロップの方も、その機能を実現しているものであればどのような回路でもよいが、典型例としては図３に示すような、レベルセンシティブラッチ（例えば図２に示すもの）を２つ直列に接続し、一方のクロック信号入力には他方に入力するクロック反転信号を用いるマスタースレーブ型フリップフロップがある。データ入力端子（Ｄともいう）３０１には、マスターラッチ３０２のデータ入力Ｄが接続されている。データ出力端子（Ｑともいう）３０３には、スレーブラッチ３０４のデータ出力Ｑが接続されている。またマスターラッチ３０２のデータ出力Ｑには、スレーブラッチ３０４のデータ入力Ｄが接続されている。クロック信号入力端子３０５、クロック反転信号入力端子３０６は、一方がマスターラッチ３０２のクロック信号入力ＣＫと接続されており、他方がスレーブラッチ３０４のクロック信号入力ＣＫと接続されている。すなわち、一方のラッチがデータを転送する時、他方のラッチはデータを保持する。つまり全体としては、クロック信号入力端子３０５より入力されるクロック信号の立ち上がり（もしくは立ち下がり）時におけるデータ入力端子３０１がデータ出力端子３０３に伝わり、その後次にクロック信号入力端子３０５より出力されるクロック信号が立ち上がる（もしくは立ち下がる）時までクロック一周期に渡って（データ入力端子３０１より入力されるデータの値にかかわらず）データ出力端子３０３より出力されるデータを保持する。
【００３２】
線順次書き込みを実行するに当たって、Ｄ−ＦＦ１０２は外部からの映像信号を取り込む機能を有し、Ｄ−ｌａｔｃｈ１０１は信号線（すなわち選択された画素群）へデータを書き込む機能を有する。
【００３３】
ここで、図１中の点線内に示すように外部からの映像信号の取り込み動作に使われる記憶素子群が直列に接続されてシフトレジスタ１０３を形成し、映像信号はシフトレジスタ１０３の初段にのみ入力されていることが本発明の特徴である。ＤＡＴＡ端子（単にＤＡＴＡともいう）１０４より入力された映像信号は、クロック信号１０５に同期して適切な順序で順次入力されることで、ｍクロック後にはＤ−ＦＦ１０２にデータが格納される。この際、Ｄ−ＦＦ１０２は共通のクロック信号１０５、クロック反転信号１０６が供給されて同期回路として動作するため、映像信号の取り込みの可否は、クロック信号１０５の遷移に対するＤ−ＦＦ１０２の出力の遷移の遅延時間のみによって決まることになる。従って、本発明によって、信号線駆動回路の非同期動作を原因とする表示不良を解消することができる。
【００３４】
本発明によれば、アクティブマトリクス型表示装置においてデジタル信号による階調表現を採用することで動作周波数が増加しても、比較的簡単に映像信号取り込みのタイミングを制御することが可能となる。これは、映像信号の取り込みの可否はシフトレジスタ１０３を構成するＤ−ＦＦ１０２の特性のみによって決まり、特に、Ｄ−ＦＦ１０２の遅延時間が想定より早いケースについては考慮する必要がないからである。
【００３５】
（実施の形態２）
本実施の形態では、上記実施の形態と異なる信号線駆動回路の構成について説明する。
【００３６】
図４は、図１に示す実施の形態１におけるＤ−ＦＦ１０２の数を半分に削減した場合のブロック図を示している。外部からの映像信号の取り込みに使用するＤ−ＦＦ４０１について、その記憶素子としての機能を２本の信号線で共有するようにする。すなわち、１つのＤ−ＦＦ４０１の出力を２つのＤ−ｌａｔｃｈ４０２の入力に接続する。この２つのＤ−ｌａｔｃｈ４０２のうち、一方は第１のラッチパルス（ＳＬＡＴ１ともいう）４０３、他方は第２のラッチパルス（ＳＬＡＴ２ともいう）４０４を用いてデータの取り込みタイミングを制御する。以上で述べた項目以外は実施の形態１と同様の回路構成である。外部からの映像信号の取り込み動作に関わるシフトレジスタの、全体としての記憶容量が半分になるため、Ｄ−ｌａｔｃｈ４０２群へのデータ転送、すなわち画素への書き込み動作を２回に分けてスケジューリングし、順次実行する。具体的には、Ｄ−ｌａｔｃｈ４０２群でのデータの取り込みタイミングを決める制御信号を第１のラッチパルス４０３と第２のラッチパルス４０４の２系統に分け、別々のタイミングにアクティブになるパルス信号を供給する。
【００３７】
このような回路構成にすることで、画素への書き込み動作の並列度が下がるかわりに、回路規模を削減することができる。
【００３８】
なお、シフトレジスタの記憶容量については、実施の形態１ではｍ×ｎビット、実施の形態２ではｍ×ｎ／２ビットとしたが、これらに限らず、任意の大きさにすることが可能である。従って、シフトレジスタの記憶容量の大きさは、回路規模と画素への書き込み動作の並列度という２つの要素のトレードオフを考慮して最適化するのが望ましい。
例えば、特許文献２の図１では、信号線駆動回路の記憶素子を４本の信号線で共有する場合の回路構成が示されている。特許文献２に記載の発明は、アナログ信号を画素に書き込むアナログ駆動の採用及び回路面積の削減が目的である。特に、専有面積の大きいＤＡＣを複数の信号線で共有することに効果があるマルチプレクサを用いることで、信号線を駆動するラッチも複数の信号線で共有している点が本発明と異なる。但し、回路規模を削減するという目的に関しては、本発明のようなデジタル駆動を採用する信号線駆動回路にも適用可能である。この場合、本発明では信号線毎にラッチを用意する。これは、デジタル駆動の場合は駆動周波数が高いため、ラッチを共有することでハイインピーダンス状態になる信号線を存在させると、ノイズの影響で誤動作する恐れがあるからである。
【００３９】
本発明によれば、アクティブマトリクス型表示装置においてデジタル信号による階調表現を採用することで動作周波数が増加しても、比較的簡単に映像信号取り込みのタイミングを制御することが可能となる。これは、映像信号の取り込みの可否はシフトレジスタを構成するＤ−ＦＦの特性のみによって決まり、特に、Ｄ−ＦＦの遅延時間が想定より早いケースについては考慮する必要がないからである。但し、映像信号の取り込みの可否はシフトレジスタを構成するＤ−ＦＦの特性のみによって決まるとあるが、正確にはクロックスキューも含まれる。しかしながら、本発明が対象とする表示装置のようなケースでは、通常クロックスキューは無視できる。加えて、本形態の回路構成にすることで、画素への書き込み動作の並列度が下がるかわりに、回路規模を削減することができる。
【００４０】
（実施の形態３）
本実施の形態では、信号線駆動回路を有しうるアクティブ型表示装置の構成について図６を用いて説明する。
【００４１】
絶縁表面を有する基板（以下、絶縁基板と記す）４０１上に絶縁層を介して薄膜トランジスタが形成される。薄膜トランジスタ（ＴＦＴとも記す）は、所定の形状に加工された半導体層、半導体層を覆うゲート絶縁層、ゲート絶縁層を介して半導体層上に設けられたゲート電極、半導体膜中の不純物層に接続されるソース電極、又はドレイン電極を有する。半導体層に用いられる材料は珪素を有する半導体材料であり、結晶状態は非晶質状態、微結晶状態、結晶状態のいずれであってもよい。ゲート絶縁膜を代表とする絶縁層は、好ましくは無機材料を用いるとよく、窒化珪素、又は酸化珪素を用いることができる。ゲート電極、ソース電極、又はドレイン電極は導電性材料から形成すればよく、タングステン、タンタル、アルミニウム、チタン、銀、金、モリブデン、銅等を有する。アクティブ型表示装置は、画素部６１５、駆動回路部６１８に大きく分けることができ、画素部６１５に設けられた薄膜トランジスタ６０３はスイッチング素子（スイッチング用ＴＦＴ）として、駆動回路部に設けられた薄膜トランジスタ６０４はＣＭＯＳ回路として用いられる。ＣＭＯＳ回路として用いるためには、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとから構成される。駆動回路部６１８に設けられた薄膜トランジスタ６０４により、薄膜トランジスタ６０３を制御することができる。スイッチング用ＴＦＴや駆動用ＴＦＴを駆動用素子と記す。
【００４２】
薄膜トランジスタを覆うように、積層構造、又は単層構造からなる絶縁層が形成される。絶縁層は、無機材料又は有機材料から形成することができる。無機材料として、窒化珪素、酸化珪素を用いることができる。有機材料として、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンとは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を含む液体材料を出発原料として形成される。無機材料を用いて形成すると、下方の凹凸に沿うような表面状態となり、有機材料を用いて形成すると、表面は平坦化される。例えば、絶縁層６０５において平坦性が要求される場合、有機材料を用いて形成するとよい。なお、無機材料であっても厚膜化することによって、平坦性を備えることができる。
【００４３】
ソース電極又はドレイン電極は、絶縁層６０５等に設けられた開口部に導電層を形成して作製される。このとき、絶縁層６０５上の配線として機能するような導電層を形成することができる。またゲート電極の導電層と、絶縁層６０５と、ソース電極又はドレイン電極の導電層によって、容量素子６１４を形成することができる。
【００４４】
そして、ソース電極又はドレイン電極のいずれか一と接続される第１の電極６０６を形成する。第１の電極６０６は透光性を有する材料を用いて形成する。透光性を有する材料とは、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）等が挙げられる。またＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、およびこれらの化合物（フッ化カルシウム、窒化カルシウム）の他、ＹｂやＥｒ等の希土類金属等の非透光性材料であっても、非常に薄い膜厚とすることにより、透光性を有することができるため、非透光性材料を第１の電極６０６に用いてもよい。
【００４５】
第１の電極６０６の端部を覆うように、絶縁層６１０を形成する。絶縁層６１０は絶縁層６０５と同様に形成することができる。第１の電極６０６の端部を覆うため、絶縁層６１０に対して開口部を設ける。開口部の端面は、テーパ形状を有するとよく、その後形成される層の段切れを防止することができる。例えば、絶縁層６１０に非感光性樹脂、又は感光性樹脂を用いる場合、露光条件により、開口部の側面にテーパを設けることができる。
【００４６】
その後、絶縁層６１０の開口部に電界発光層６０７を形成する。電界発光層は、各機能を有する層、具体的には正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層を有する。また各層の境界は必ずしも明確となっておらず、その一部が混在している場合もある。
【００４７】
具体的な発光層を形成する材料を例示すると、赤色系の発光を得たいときには、発光層に、４−ジシアノメチレン−２−イソプロピル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴＩ）、４−ジシアノメチレン−２−メチル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴ）、４−ジシアノメチレン−２−ｔｅｒｔ−ブチル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴＢ）やペリフランテン、２，５−ジシアノ−１，４−ビス［２−（１０−メトキシ−１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］ベンゼン、ビス［２，３−ビス（４−フルオロフェニル）キノキサリナイト］イリジウム（アセチルアセトナート）（略称：Ｉｒ［Ｆｄｐｑ］２ａｃａｃ）等を用いることができる。但しこれらの材料に限定されず、６００ｎｍから７００ｎｍに発光スペクトルのピークを有する発光を呈する物質を用いることができる。
【００４８】
緑色系の発光を得たいときは、発光層に、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６やクマリン５４５Ｔ、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）等を用いることができる。但しこれらの材料に限定されず、５００ｎｍから６００ｎｍに発光スペクトルのピークを有する発光を呈する物質を用いることができる。
【００４９】
また青色系の発光を得たいときは、発光層に、９，１０−ビス（２−ナフチル）−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）、９，９’−ビアントリル、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）、９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−ガリウム（略称：ＢＧａｑ）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等を用いることができる。但しこれらの材料に限定されず、４００ｎｍから５００ｎｍに発光スペクトルのピークを有する発光を呈する物質を用いることができる。
【００５０】
また白色系の発光を得たいときは、ＴＰＤ（芳香族ジアミン）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、赤色発光色素であるナイルレッドをドープしたＡｌｑ３、Ａｌｑ３を蒸着法等により積層した構成を用いることができる。
【００５１】
その後、第２の電極６０８を形成する。第２の電極６０８は、第１の電極６０６と同様に形成することができる。第１の電極６０６、電界発光層６０７、第２の電極６０８を有する発光素子６０９を形成することができる。
【００５２】
このとき、第１の電極６０６、及び第２の電極６０８が透光性を有するため、電界発光層６０７から光を両方向へ発光させることができる。このような両方向へ発光させることができるアクティブ型表示装置を両面発光型表示装置と呼ぶことができる。
【００５３】
その後、封止材６２８により、絶縁基板６０１と、対向基板６２０とを貼り合わせる。本実施の形態では、封止材６２８は駆動回路部６１８の一部上に設けられているため、狭額縁化を図ることができる。勿論、封止材６２８の配置はこれに限定されるものではなく、駆動回路部６１８の外側に設けてもよい。
【００５４】
貼り合わせたことにより形成される空間には、窒素等の不活性気体を封入し、透光性を有し、吸湿性の高い樹脂材料で充填する。その結果、発光素子６０９の劣化の一要因となる水分や酸素の侵入を防止することができる。また、絶縁基板６０１と、対向基板６２０との間隔を保持するため、スペーサを設けてもよく、スペーサに吸湿性を持たせてもよい。スペーサは、球状又は柱状の形状を有する。
【００５５】
また対向基板６２０には、カラーフィルターやブラックマトリクスを設けることができる。
カラーフィルターにより、単色発光層、例えば白色発光層を用いる場合であっても、フルカラー表示が可能となる。また各ＲＧＢの発光層を用いる場合であっても、カラーフィルターを設けることにより、射出される光の波長を制御することができ、綺麗な表示を提供することができる。またブラックマトリクスにより、配線等による外光の反射を低減することができる。
【００５６】
その後、絶縁基板６０１の外側に、偏光板又は円偏光板等の光学フィルム６３５、対向基板６２０の外側に、偏光板又は円偏光板等の光学フィルム６２５を設ける。このような光学フィルムにより、黒表示を沈めることができ、コントラスト比を高めることができる。また配線等による映り込みを防止することができる。
【００５７】
本実施の形態では、駆動回路部も絶縁基板６０１上に一体形成する形態を示したが、駆動回路部はシリコンウェハから形成されたＩＣ回路を用いてもよい。その場合、ＩＣ回路からの映像信号等は、接続端子等を介して、薄膜トランジスタ６０３に入力することができる。
【００５８】
本実施の形態は、上記の実施の形態と適宜組み合わせることができる。
【００５９】
このようなアクティブ型表示装置において、本発明の信号線駆動回路を適用することにより、デジタル信号による階調表現を採用することで動作周波数が増加しても、比較的簡単に映像信号取り込みのタイミングを制御することが可能となる。
【００６０】
（実施の形態４）
本実施の形態では、本発明の信号線駆動回路、画素部等を有するアクティブ型表示装置の構成について説明する。
【００６１】
図７には、走査線駆動回路７２３及び信号線駆動回路７２２を、画素部７００の周辺に設けた状態のブロック図を示す。
【００６２】
画素部７００は、複数の画素を有し、画素には発光素子及びスイッチング素子が設けられている。
【００６３】
走査線駆動回路７２３は、シフトレジスタ７０１、レベルシフタ７０４、バッファ７０５を有する。シフトレジスタ７０１に入力されたスタートパルス（ＧＳＰ）、クロックパルス（ＧＣＫ）に基づき、信号が生成され、レベルシフタ７０４を介して、バッファ７０５へ入力される。バッファ７０５では、信号が増幅されて、画素部７００へ入力される。画素部７００には、発光素子と、発光素子を選択するスイッチング素子が設けられており、スイッチング素子が有するゲート線に、バッファ７０５からの信号が入力される。すると、所定の画素のスイッチング素子が選択される。
【００６４】
信号線駆動回路７２２は、シフトレジスタ７１１、ラッチ回路７１３、レベルシフタ７１４、バッファ７１５を有する。シフトレジスタ７１１には、データ信号（ＤＡＴＡ）及びクロックパルス（ＳＣＫ）が入力され、ラッチ回路７１３にはラッチパルス（ＳＬＡＴ）が入力される。ラッチ回路７１３では一行分のＤＡＴＡが保持され、一斉に画素部７００へ入力される。
【００６５】
信号線駆動回路７２２、走査線駆動回路７２３、画素部７００は、同一基板上に設けられた半導体素子によって形成することができる。例えば、上記実施の形態で示した絶縁基板に設けられた薄膜トランジスタを用いて形成することができる。
【００６６】
本実施の形態は、上記の実施の形態と適宜組み合わせることができる。
【００６７】
このようなアクティブ型表示装置において、本発明の信号線駆動回路を適用することにより、デジタル信号による階調表現を採用することで動作周波数が増加しても、比較的簡単に映像信号取り込みのタイミングを制御することが可能となる。
【００６８】
（実施の形態５）
本実施の形態では、本発明の信号線駆動回路を有するアクティブ型表示装置の画素回路について、図８を用いて説明する。
【００６９】
図８（Ａ）は、画素の等価回路図の一例を示したものであり、信号線６１１４、電源線６１１５、走査線６１１６、それらの交差領域に発光素子６１１３、トランジスタ６１１０、６１１１、容量素子６１１２を有する。信号線６１１４には、図１や図４に示すような信号線駆動回路中のＤ−ｌａｔｃｈが保持するデジタル映像信号（ビデオ信号ともいう）が、直接あるいはレベルシフタやバッファ等を介して入力される。このとき、本発明の信号線駆動回路ではＤＡＣは含まない構成とする。トランジスタ６１１０は、走査線６１１６に入力される選択信号に従って、トランジスタ６１１１のゲートへの、該映像信号の電位の供給を制御することができる。トランジスタ６１１１は、該映像信号の電位に従って、発光素子６１１３への電流の供給を制御することができる。容量素子６１１２は、トランジスタ６１１１のゲートとソースの間の電圧（ゲート・ソース間電圧ともいう）を保持することができる。なお、図８（Ａ）では、容量素子６１１２を図示したが、トランジスタ６１１１のゲート容量や他の寄生容量で賄うことが可能な場合には、設けなくてもよい。
【００７０】
図８（Ｂ）は、図８（Ａ）に示した画素に、トランジスタ６１１８と走査線６１１９を新たに設けた画素の等価回路図である。トランジスタ６１１８により、トランジスタ６１１１のゲートとソースを同電位とし、強制的に発光素子６１１３に電流が流れない状態を作ることができる。
【００７１】
図８（Ｃ）は、図８（Ｂ）に示した画素に、新たにトランジスタ６１２５と、配線６１２６を設けた画素の等価回路図である。トランジスタ６１２５は、そのゲートの電位が、配線６１２６によって固定されている。そして、トランジスタ６１１１とトランジスタ６１２５は、電源線６１１５と発光素子６１１３との間に直列に接続されている。よって図８（Ｃ）では、トランジスタ６１２５により発光素子６１１３に供給される電流の値が制御され、トランジスタ６１１１により発光素子６１１３への該電流の供給の有無が制御できる。
【００７２】
本実施の形態は、上記の実施の形態と適宜組み合わせることができる。特に、本発明のようにデジタル駆動方式を採用する場合は、アナログ駆動方式を採用する際に必要なトランジスタの電気特性バラツキに対する補償回路が必要ないので、図８に示すような一画素に２つ乃至４つのトランジスタを有する画素構成にすることが可能となる。なおアナログ駆動方式を採用する際に必要なＴＦＴの特性バラツキに対する補償回路は、一画素中のトランジスタにより構成されるため、一画素中のトランジスタ数が増えてしまう。
【００７３】
このような画素回路を有するアクティブ型表示装置に、本発明を適用することにより、デジタル信号による階調表現を採用することで動作周波数が増加しても、比較的簡単に映像信号取り込みのタイミングを制御することが可能となる。
【００７４】
（実施の形態６）
本発明に係る電子機器として、テレビジョン装置（単にテレビ、又はテレビジョン受信機ともよぶ）、デジタルカメラ、デジタルビデオカメラ、携帯電話装置（単に携帯電話機、携帯電話ともよぶ）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、コンピュータ用のモニター、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。その具体例について、図９を参照して説明する。
【００７５】
図９（Ａ）に示す携帯情報端末機器は、本体９２０１、表示部９２０２等を含んでいる。表示部９２０２は、本発明の表示装置を適用することができる。その結果、表示精度の高いデジタル信号による階調表現を採用し、かつ動作タイミング制御の点で信頼性の高い携帯情報端末機器を提供することができる。
【００７６】
図９（Ｂ）に示すデジタルビデオカメラは、表示部９７０１、表示部９７０２等を含んでいる。表示部９７０１は本発明の表示装置を適用することができる。その結果、表示精度の高いデジタル信号による階調表現を採用し、かつ動作タイミング制御の点で信頼性の高いデジタルビデオカメラを提供することができる。
【００７７】
図９（Ｃ）に示す携帯電話機は、本体９１０１、表示部９１０２等を含んでいる。表示部９１０２は、本発明の表示装置を適用することができる。その結果、表示精度の高いデジタル信号による階調表現を採用し、かつ動作タイミング制御の点で信頼性の高い携帯電話機を提供することができる。
【００７８】
図９（Ｄ）に示す携帯型のテレビジョン装置は、本体９３０１、表示部９３０２等を含んでいる。表示部９３０２は、本発明の表示装置を適用することができる。その結果、表示精度の高いデジタル信号による階調表現を採用し、かつ動作タイミング制御の点で信頼性の高い携帯型のテレビジョン装置を提供することができる。またテレビジョン装置としては、携帯電話機などの携帯端末に搭載する小型のものから、持ち運びをすることができる中型のもの、また、大型のもの（例えば４０インチ以上）まで、幅広いものに、本発明の表示装置を適用することができる。
【００７９】
図９（Ｅ）に示す携帯型のコンピュータは、本体９４０１、表示部９４０２等を含んでいる。表示部９４０２は、本発明の表示装置を適用することができる。その結果、表示精度の高いデジタル信号による階調表現を採用し、かつ動作タイミング制御の点で信頼性の高い携帯型のコンピュータを提供することができる。
【００８０】
図９（Ｆ）に示すテレビジョン装置は、本体９５０１、表示部９５０２等を含んでいる。表示部９５０２は、本発明の表示装置を適用することができる。その結果、表示精度の高いデジタル信号による階調表現を採用し、かつ動作タイミング制御の点で信頼性の高いテレビジョン装置を提供することができる。
【００８１】
このように、本発明の表示装置により、コントラスト比の高い電子機器を提供することができる。
【図面の簡単な説明】
【００８２】
【図１】本発明の信号線駆動回路を示した回路図である
【図２】本発明のレベルセンシティブラッチを示した回路図である。
【図３】本発明のエッジトリガフリップフロップを示した回路図である。
【図４】本発明の信号線駆動回路の別の実施形態を示した回路図である。
【図５】従来の信号線駆動回路を示した回路図である。
【図６】本発明の表示装置を示した断面図である
【図７】本発明の表示装置を示したブロック図である
【図８】本発明の表示装置の画素回路を示す回路図である
【図９】本発明の電子機器を示した図である
【符号の説明】
【００８３】
１０１ Ｄ−ｌａｔｃｈ
１０２ Ｄ−ＦＦ
１０３ シフトレジスタ
１０４ ＤＡＴＡ端子
１０５ クロック信号
１０６ クロック反転信号
２０１ インバータ
２０２ クロックトインバータ
２０３ データ入力端子
２０４ クロック信号入力端子
２０５ データ出力端子
２０６ クロック反転信号
２１４ 容量素子
３０１ データ入力端子
３０２ マスターラッチ
３０３ データ出力端子
３０４ スレーブラッチ
３０５ クロック信号入力端子
３０６ クロック反転信号入力端子
４０１ Ｄ−ＦＦ
４０２ Ｄ−ｌａｔｃｈ
４０３ 第１のラッチパルス
４０４ 第２のラッチパルス
５０１ Ｄ−ｌａｔｃｈ（０）
５０２ Ｄ−ｌａｔｃｈ（１）
５０３ Ｄ−ｌａｔｃｈ（２）
５０４ スタートパルス信号
５０５ クロック信号
５０６ クロック反転信号
６０１ 絶縁基板
６０３ 薄膜トランジスタ
６０４ 薄膜トランジスタ
６０５ 絶縁層
６０６ 電極
６０７ 電界発光層
６０８ 電極
６０９ 発光素子
６１０ 絶縁層
６１４ 容量素子
６１５ 画素部
６１８ 駆動回路部
６２０ 対向基板
６２５ 光学フィルム
６２８ 封止材
６３５ 光学フィルム
７００ 画素部
７０１ シフトレジスタ
７０４ レベルシフタ
７０５ バッファ
７１１ シフトレジスタ
７１３ ラッチ回路
７１４ レベルシフタ
７１５ バッファ
７２２ 信号線駆動回路
７２３ 走査線駆動回路
６１１０ トランジスタ
６１１１ トランジスタ
６１１２ 容量素子
６１１３ 発光素子
６１１４ 信号線
６１１５ 電源線
６１１６ 走査線
６１１８ トランジスタ
６１１９ 走査線
６１２５ トランジスタ
６１２６ 配線
９１０１ 本体
９１０２ 表示部
９２０１ 本体
９２０２ 表示部
９３０１ 本体
９３０２ 表示部
９４０１ 本体
９４０２ 表示部
９５０１ 本体
９５０２ 表示部
９７０１ 表示部
９７０２ 表示部
【特許請求の範囲】
【請求項１】
複数のフリップフロップ回路を有するシフトレジスタと、
各フリップフロップ回路にそれぞれ接続されたラッチ回路と、を有する信号線駆動回路と、
前記ラッチ回路にそれぞれ接続された信号線と、を有し、
前記シフトレジスタは、映像信号がクロック信号に従って前記各フリップフロップ回路に順次入力され、
前記ラッチ回路は、前記シフトレジスタより入力された信号をラッチパルスに従って前記シフトレジスタより入力された信号を前記信号線に出力することを特徴とするデジタル駆動型表示装置。
【請求項２】
複数のフリップフロップ回路を有するシフトレジスタと、
各フリップフロップ回路にそれぞれ接続された第１のラッチ回路及び第２のラッチ回路と、を有する信号線駆動回路と、
前記第１のラッチ回路にそれぞれ接続された第１の信号線及び前記第２のラッチ回路にそれぞれ接続された第２の信号線と、
前記シフトレジスタは、映像信号がクロック信号に従って各フリップフロップ回路に順次入力され、
前記第１のラッチ回路は、前記各フリップフロップ回路より入力された信号を第１のラッチパルスに従って前記第１の信号線に出力し、
前記第２のラッチ回路は、前記各フリップフロップ回路より入力された信号を第２のラッチパルスに従って前記第２の信号線に出力することを特徴とするデジタル駆動型表示装置。
【請求項３】
請求項１または請求項２において、
前記映像信号は、デジタル信号であることを特徴とするデジタル駆動型表示装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記フリップフロップ回路は、Ｄ型フリップフロップであることを特徴とするデジタル駆動型表示装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記ラッチ回路は、レベルセンシティブラッチであることを特徴とするデジタル駆動型表示装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記信号線駆動回路からの信号が前記信号線を介して入力される画素部を有し、
前記画素部は、前記信号線と交差するように設けられた走査線と、
前記信号線と前記走査線との交差領域に設けられたスイッチング素子と、
前記スイッチング素子に接続された駆動用素子と、
前記駆動用素子に接続された発光素子と、を有することを特徴とするデジタル駆動型表示装置。
【請求項１】
複数のフリップフロップ回路を有するシフトレジスタと、
各フリップフロップ回路にそれぞれ接続されたラッチ回路と、を有する信号線駆動回路と、
前記ラッチ回路にそれぞれ接続された信号線と、を有し、
前記シフトレジスタは、映像信号がクロック信号に従って前記各フリップフロップ回路に順次入力され、
前記ラッチ回路は、前記シフトレジスタより入力された信号をラッチパルスに従って前記シフトレジスタより入力された信号を前記信号線に出力することを特徴とするデジタル駆動型表示装置。
【請求項２】
複数のフリップフロップ回路を有するシフトレジスタと、
各フリップフロップ回路にそれぞれ接続された第１のラッチ回路及び第２のラッチ回路と、を有する信号線駆動回路と、
前記第１のラッチ回路にそれぞれ接続された第１の信号線及び前記第２のラッチ回路にそれぞれ接続された第２の信号線と、
前記シフトレジスタは、映像信号がクロック信号に従って各フリップフロップ回路に順次入力され、
前記第１のラッチ回路は、前記各フリップフロップ回路より入力された信号を第１のラッチパルスに従って前記第１の信号線に出力し、
前記第２のラッチ回路は、前記各フリップフロップ回路より入力された信号を第２のラッチパルスに従って前記第２の信号線に出力することを特徴とするデジタル駆動型表示装置。
【請求項３】
請求項１または請求項２において、
前記映像信号は、デジタル信号であることを特徴とするデジタル駆動型表示装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記フリップフロップ回路は、Ｄ型フリップフロップであることを特徴とするデジタル駆動型表示装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記ラッチ回路は、レベルセンシティブラッチであることを特徴とするデジタル駆動型表示装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記信号線駆動回路からの信号が前記信号線を介して入力される画素部を有し、
前記画素部は、前記信号線と交差するように設けられた走査線と、
前記信号線と前記走査線との交差領域に設けられたスイッチング素子と、
前記スイッチング素子に接続された駆動用素子と、
前記駆動用素子に接続された発光素子と、を有することを特徴とするデジタル駆動型表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−１８８０７２（Ｐ２００７−１８８０７２Ａ）
【公開日】平成１９年７月２６日（２００７．７．２６）
【国際特許分類】
【出願番号】特願２００６−３３７７０４（Ｐ２００６−３３７７０４）
【出願日】平成１８年１２月１５日（２００６．１２．１５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成１９年７月２６日（２００７．７．２６）
【国際特許分類】
【出願日】平成１８年１２月１５日（２００６．１２．１５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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