データ伝送回路及び液晶表示装置
【課題】消費電力を低減したデータ伝送回路及び液晶表示装置を提供することにある。
【解決手段】トランシーバ回路１００から伝送線路を介して２４ビットの表示データをレシーバ回路２００に伝送し、液晶パネル４０００に表示する。トランシーバ回路１００は、８段のシフトレジスタからなる保持回路１１０を有しており、保持回路１１０に保持されたデータと異なるデータを伝送線路から伝送する際には、第１及び第２の出力回路１６０Ａ，１６０Ｂを用いて、２４ビットのデータを伝送線路に出力し、保持回路１１０に保持されたデータと同じデータを伝送線路から伝送する際には、保持回路の保持場所を示すデータを第２の出力回路１６０Ｂから出力する。レシーバ回路２００は、第１の保持回路に保持場所を示すデータが伝送されると、保持回路２２０に保持されたデータを用いて伝送されたデータを復号する。
【解決手段】トランシーバ回路１００から伝送線路を介して２４ビットの表示データをレシーバ回路２００に伝送し、液晶パネル４０００に表示する。トランシーバ回路１００は、８段のシフトレジスタからなる保持回路１１０を有しており、保持回路１１０に保持されたデータと異なるデータを伝送線路から伝送する際には、第１及び第２の出力回路１６０Ａ，１６０Ｂを用いて、２４ビットのデータを伝送線路に出力し、保持回路１１０に保持されたデータと同じデータを伝送線路から伝送する際には、保持回路の保持場所を示すデータを第２の出力回路１６０Ｂから出力する。レシーバ回路２００は、第１の保持回路に保持場所を示すデータが伝送されると、保持回路２２０に保持されたデータを用いて伝送されたデータを復号する。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データを伝送するデータ伝送回路及び表示データを伝送して液晶パネルに表する液晶表示装置に関する。
【０００２】
【従来の技術】従来のデータ転送回路としては、例えば、日経エレクトロニクス、１９９２年６月８日号（Ｎｏ．５５６）日経ＢＰ社、ｐｐ．１３３−１４４に記載されているように、ＧＴＬ（Gunning Transceiver Logic）やＣＴＴ（Center Tapped Termination）と言われる入出力インタフェースを備えたデータ転送回路が知られている。そして、従来の液晶表示装置は、入力される映像信号を液晶コントローラで液晶データドライバに入力するため表示データ信号に変換し、この表示データ信号を上述したようなデータ転送回路を用いて液晶データドライバに与え、液晶データドライバでは与えられた表示データ信号から液晶駆動電圧を生成して液晶パネルに出力することで画像の表示を行うようにしている。例えば、ＲＧＢ×６４階調、２６万色表示の液晶表示装置では、１９９４年ＳＩＤ（SOCIETY FOR INFORMATION DISPLAY）INTERNATIONAL SYMPOSIUM DIGEST OF TECHNICAL PAPERS VOLUMEXXVの論文２３．２に記載されているように、液晶コントローラで生成した表示データは、複数の液晶データドライバにＲＧＢ×６ビット合計１８ビットのデータバスで接続し、各液晶データドライバに表示データを転送し、表示を行っている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来のデータ転送回路を用いた液晶表示装置においては、消費電力が増大するという問題があった。即ち、データ転送回路の出力回路としては、一般的にＣＭＯＳ回路を用いるが、表示データの各ビットの値が変化すると駆動電流が流れ、電力を消費する。また、線路を終端したデータ伝送バスにおいても、定常電流が流れるため電力を消費する。
【０００４】近年、液晶パネルが大型化するとともに、液晶パネルの画像解像度が高くなりつつあるが、それに伴って単位時間に液晶パネルに伝送するべき表示データのデータ量が増えるため、益々、消費電力が増大するという問題があった。
【０００５】本発明の目的は、消費電力を低減したデータ伝送回路及び液晶表示装置を提供することにある。
【０００６】
【課題を解決するための手段】（１）上記目的を達成するために、本発明は、伝送線路により接続されたトランシーバ回路とレシーバ回路を有し、このトランシーバ回路からレシーバ回路にｎビット（ｎは自然数）のパラレルデータを伝送するデータ伝送回路において、上記トランシーバ回路は、２m個（ｍ＜ｎの自然数）以下の複数個のデータを保持する第１の保持回路と、（ｎ−ｍ）ビットのパラレルデータを出力する第１の出力回路と、ｍビットのデータを出力する第２の出力回路とを備え、上記保持回路に保持されたデータと異なるデータを上記伝送線路から伝送する際には、上記第１及び第２の出力回路を用いて、ｎビットのデータを上記伝送線路に出力し、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、上記保持回路の保持場所を示すデータを上記第２の出力回路から出力するとともに、上記レシーバ回路は、上記第１の保持回路に保持されたデータと同じデータを保持する第２の保持回路を備え、上記第１の保持回路に保持場所を示すデータが伝送されると、上記第２の保持回路に保持されたデータを用いて伝送されたデータを復号するようにしたものである。かかる構成により、出力回路の中の第１の保持回路に保持されたデータを送る際には、ｎビットよりも少ないｍビットのデータとして伝送できるため、消費電力を低減し得るものとなる。
【０００７】（２）上記（１）において、好ましくは、上記第１及び第２の出力回路は、電源電圧の電圧振幅によりデータを伝送する出力回路であり、上記第１の出力回路は、入力したデータを保持するラッチ回路を備えており、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、上記ラッチ回路に保持されたデータを上記第１の出力回路から出力するようにしたものである。
【０００８】（３）上記（１）において、好ましくは、上記第１及び第２の出力回路は、オープンドレイン回路であり、上記伝送線路は、終端抵抗を介して終端電圧に接続されており、上記第１の出力回路は、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、ハイレベルの出力を出力するようにしたものである。
【０００９】（４）上記（１）において、好ましくは、上記第１及び第２の出力回路は、プッシュプル回路であり、上記伝送線路は、終端抵抗を介して終端電圧に接続されており、上記第１の出力回路は、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、終端電圧レベルの出力を出力するようにしたものである。
【００１０】（５）また、上記目的を達成するために、本発明は、トランシーバ回路を有する液晶コントローラと、この液晶コントローラと伝送線路を介して接続されるとともに、伝送線路を介して伝送されたｎビット（ｎは自然数）のパラレル表示データを受信するレシーバ回路を有するデータドライバと、このデータドライバによって受信された表示データを表示する液晶パネルを有する液晶表示装置において、上記トランシーバ回路は、２m個（ｍ＜ｎの自然数）以下の複数個のデータを保持する第１の保持回路と、（ｎ−ｍ）ビットのパラレルデータを出力する第１の出力回路と、ｍビットのデータを出力する第２の出力回路とを備え、上記保持回路に保持されたデータと異なるデータを上記伝送線路から伝送する際には、上記第１及び第２の出力回路を用いて、ｎビットのデータを上記伝送線路に出力し、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、上記保持回路の保持場所を示すデータを上記第２の出力回路から出力するとともに、上記レシーバ回路は、上記第１の保持回路に保持されたデータと同じデータを保持する第２の保持回路を備え、 上記第１の保持回路に保持場所を示すデータが伝送されると、上記第２の保持回路に保持されたデータを用いて伝送されたデータを復号するようにしたものである。かかる構成により、出力回路の中の第１の保持回路に保持されたデータを送る際には、ｎビットよりも少ないｍビットのデータとして伝送できるため、消費電力を低減し得るものとなる。
【００１１】（６）上記（５）において、好ましくは、上記第１及び第２の出力回路は、電源電圧の電圧振幅によりデータを伝送する出力回路であり、上記第１の出力回路は、入力したデータを保持するラッチ回路を備えており、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、上記ラッチ回路に保持されたデータを上記第１の出力回路から出力するようにしたものである。
【００１２】（７）上記（５）において、好ましくは、上記第１及び第２の出力回路は、オープンドレイン回路であり、上記伝送線路は、終端抵抗を介して終端電圧に接続されており、上記第１の出力回路は、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、ハイレベルの出力を出力するようにしたものである。
【００１３】（８）上記（５）において、好ましくは、上記第１及び第２の出力回路は、プッシュプル回路であり、上記伝送線路は、終端抵抗を介して終端電圧に接続されており、上記第１の出力回路は、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、終端電圧レベルの出力を出力するようにしたものである。
【００１４】
【発明の実施の形態】以下、図１〜図８を用いて、本発明の一実施形態によるデータ転送回路を用いた液晶表示装置の構成について説明する。最初に、図１を用いて、本実施形態による液晶表示装置の全体構成について説明する。なお、本実施形態においては、２４ビット（ＲＧＢ×８ビット）（２５６階調、１６，７７７，２１６色表示）の表示データを、１画素毎にシリアルに伝送する場合について説明する。
【００１５】本実施形態による液晶表示装置は、液晶コントローラ１０００と、データドライバ２０００と、走査ドライバ３０００と、液晶パネル４０００から構成されている。液晶コントローラ１０００と、データドライバ２０００及び走査ドライバ３０００とは、伝送線路Ｌによって接続されている。
【００１６】液晶コントローラ１０００には、システム装置から転送されてきた表示信号ＤＩＳＰが入力する。液晶コントローラ１０００は、入力した表示信号ＤＩＳＰに基づいて、液晶パネル４０００に表示するための表示データＤＡＴＡを生成する。トランシーバ回路１００は、入力した表示データＩ−ＤＡＴＡに基づいて、伝送表示データＴ−ＤＡＴＡ，表示データの伝送クロックＴ−ＣＬＫ，水平同期信号Ｈ−ＳＹＮＣ，垂直同期信号Ｖ−ＳＹＮＣ，レジスタ有効信号ＲＥを生成して、データドライバ２０００及び走査ドライバ３０００に出力する。トランシーバ回路１００の詳細構成については、図２R>２を用いて後述する。伝送表示データＯ−ＤＡＴＡは、データバス上を伝送され、データバスは、２４ビットのパラレルバスである。水平同期信号Ｈ−ＳＹＮＣは、後述するデータドライバ２０００のタイミングを指示する同期信号である。垂直同期信号Ｖ−ＳＹＮＣは、後述する走査ドライバ３０００のタイミングを指示する同期信号である。レジスタ有効信号ＲＥは、本実施形態において新たに設けられたものであり、その詳細については、図２を用いて後述する。
【００１７】データドライバ２０００は、液晶コントローラ１０００のトランシーバ回路１００から伝送された伝送クロックＴ−ＣＬＫ，水平同期信号Ｈ−ＳＹＮＣ，レジスタ有効信号ＲＥに基づいて、伝送表示データＴ−ＤＡＴＡを１画素毎に順次取込み、表示データに対応した液晶駆動電圧を生成するものである。データドライバ２０００は、通常、液晶パネル４０００の解像度に対応して、複数個のデータドライバ２０００Ａ，２０００Ｂ，…，２０００Ｎで構成されている。複数個のデータドライバ２０００Ａ，２０００Ｂ，…，２０００Ｎは、それぞれ、レシーバ回路２００Ａ，２００Ｂ，…，２００Ｎを備えており、伝送クロックＴ−ＣＬＫ，水平同期信号Ｈ−ＳＹＮＣ，レジスタ有効信号ＲＥに基づいて、伝送表示データＴ−ＤＡＴＡを１画素毎に順次取込み、出力表示データＯ−ＤＡＴＡを生成する。なお、レシーバ回路２００Ａ，２００Ｂ，…，２００Ｎの詳細構成については、図４を用いて後述する。
【００１８】走査ドライバ３０００は、入力した垂直同期信号Ｖ−ＳＹＮＣに基づいて、液晶パネル４０００の順次選択電圧を生成する。
【００１９】トランシーバ回路１００と、レシーバ回路２００と、両者を接続する伝送線路Ｌによって、データ伝送回路が構成されており、ＲＧＢ×８ビット合計２４ビットの表示データは、トランシーバ回路１００から伝送線路Ｌの中のデータバスを介して、１画素毎にシリアルに、レシーバ回路２００Ａ，２００Ｂ，…，２００Ｎに伝送される。
【００２０】次に、図２を用いて、本実施形態による液晶表示装置のデータ伝送回路に用いるトランシーバ回路１００の構成について説明する。トランシーバ回路１００は、保持回路１１０と、８個の比較器ＣＰ０，ＣＰ１，…，ＣＰ７と、エンコーダ１２０と、ＯＲ回路１３０と、ラッチ回路１４０，１４５と、選択回路１５０と、出力回路１６０Ａ，１６０Ｂ，１６０Ｃ，１６０Ｄとから構成されている。
【００２１】保持回路１１０には、データ伝送の伝送クロックＣＬＫと、ＲＧＢ×８ビットで合計２４ビットのパラレルの入力表示データＩ−ＤＡＴＡが入力する。保持回路１１０は、伝送クロックＣＬＫのタイミングに同期して、入力した複数の入力表示データＩ−ＤＡＴＡを順次保持する。ここでは、保持回路１１０は、８個の入力表示データＩ−ＤＡＴＡを保持するものとし、かつ、後述する動作により、保持される入力表示データＩ−ＤＡＴＡは、それぞれ、異なる８種類のデータとなるように構成されている。そして、保持回路１１０は、保持した複数の表示データを、データＲＤ０，ＲＤ１，…，ＲＤ７として出力する。なお、保持回路１１０の詳細構成については、図３を用いて後述する。
【００２２】比較器ＣＰ０，ＣＰ１，…，ＣＰ７の一方の入力端子には、それぞれ、保持回路１１０が出力するデータＲＤ０，ＲＤ１，…，ＲＤ７が入力し、他方の入力端子には、入力表示データＩ−ＤＡＴＡが入力する。比較器ＣＰ０，ＣＰ１，…，ＣＰ７は、データＲＤ０，ＲＤ１，…，ＲＤ７と、入力表示データＩ−ＤＡＴＡをそれぞれ比較して、両者が一致するときハイレベルとなる一致信号ＡＧ０，ＡＧ１，…，ＡＧ７を出力する。
【００２３】一致信号ＡＧ０，ＡＧ１，…，ＡＧ７は、エンコーダ１２０及びＯＲ回路１３０に入力する。エンコーダ１２０は、８ビットの一致信号ＡＧ０，ＡＧ１，…，ＡＧ７を、３ビットの信号にエンコードする。例えば、一致信号ＡＧ０がハイレベルとなると、エンコーダ１２０の出力信号は、「０００」の３ビット信号となり、一致信号ＡＧ１がハイレベルとなると、エンコーダ１２０の出力信号は、「００１」の３ビット信号となり、一致信号ＡＧ２がハイレベルとなると、エンコーダ１２０の出力信号は、「０１０」の３ビット信号となる。エンコードされた３ビット信号は、３ビットのラッチ回路１４０によってラッチされる。
【００２４】また、ＯＲ回路１３０は、一致信号ＡＧ０，ＡＧ１，…，ＡＧ７の論理和を演算して、一致信号ＡＧ０，ＡＧ１，…，ＡＧ７のいずれかがハイレベルとなると、出力される選択信号ＳＥＬもハイレベルとなる。選択信号ＳＥＬは、保持回路１１０及びラッチ回路１４５に入力する。ラッチ回路１４５によってラッチされた選択信号ＳＥＬは、レジスタ有効信号ＲＥとして、出力回路１６０Ａと、選択回路１５０と、出力回路１６０Ｃに入力する。
【００２５】ここで、本実施形態においては、トランシーバ回路１００に入力した２４ビットの入力表示データＩ−ＤＡＴＡは、例えば、上位の２１ビットの表示データと下位の３ビットの表示データとに分けるようにしている。なお、ビット分割の方法としては、下位の２１ビットと上位の３ビットに分けてもよく、また、２４ビットのデータの中から任意の３ビットを取り出すようにしてもよいものである。
【００２６】レジスタ一致信号ＲＥがローレベルの場合、即ち、保持回路１１０に入力した入力表示データＩ−ＤＡＴＡが、保持回路１１０に保持されている８種類の表示データと一致しない場合には、出力回路１６０Ａは、入力した２１ビットの表示データをそのまま出力し、また、選択回路１５０は、３ビットの表示データが出力回路１６０Ｂに出力されるように選択する。即ち、２４ビットの入力表示データＩ−ＤＡＴＡは、２１ビットの伝送表示データＴ−ＤＡＴＡ（２１）として、出力回路１６０Ａから出力され、また、３ビットの伝送表示データＴ−ＤＡＴＡ（３）として、出力回路１６０Ｂから出力される。
【００２７】それに対して、レジスタ一致信号ＲＥがハイレベルの場合、即ち、保持回路１１０に入力した入力表示データＩ−ＤＡＴＡが、保持回路１１０に保持されている８種類の表示データのいずれかと一致した場合には、出力回路１６０Ａは、その前に入力した２１ビットの表示データの出力を継続し、また、選択回路１５０は、ラッチ回路１４０にラッチされたエンコーダ１２０の出力データを出力するように選択される。即ち、３ビットのエンコードされたデータのみが、データＴ−ＤＡＴＡ（３）として、出力回路１６０Ｂから出力する。
【００２８】また、レジスタ有効信号ＲＥは、出力回路１６０Ｃから出力され、伝送クロックＣＬＫは、出力回路１６０Ｄから出力される。
【００２９】なお、図示する例において、（２４），（２１），（３）は、それぞれ、２４ビット，２１ビット，３ビットのパラレルデータであることを示しており、かかる表記は、図３以降においても同様である。
【００３０】ここで、図３を用いて、本実施形態による液晶表示装置のデータ伝送回路のトランシーバ回路１００に用いる保持回路１１０の構成について説明する。本実施形態における保持回路１１０は、８個の２４ビットのレジスタＳＲ０，ＳＲ１，…ＳＲ７と、８個の選択回路ＳＬ０，ＳＬ１，…，ＳＬ７とから構成されている。レジスタＳＲ０，ＳＲ１，…ＳＲ７は、８段接続されており、シフトレジスタを構成している。
【００３１】選択回路ＳＬ０は、入力表示データＩ−ＤＡＴＡと、レジスタＳＲ０の出力Ｑを、選択信号ＳＥＬによって選択して、レジスタＳＲ０の入力端子Ｄに入力する。選択信号ＳＥＬがローレベルの場合には、選択回路ＳＬ０は、入力表示データＩ−ＤＡＴＡを選択して、レジスタＳＲ０にそのデータが保持される。選択信号ＳＥＬがハイレベルの場合には、選択回路ＳＬ０は、レジスタＳＲ０に保持されているデータを選択して、レジスタＳＲ０に再びそのデータを保持する。レジスタＳＲ０に保持されたデータは、データＲＤ０として、出力される。
【００３２】選択回路ＳＬ１は、レジスタＳＲ０の出力Ｑと、レジスタＳＲ１の出力Ｑを、選択信号ＳＥＬによって選択して、レジスタＳＲ１の入力端子Ｄに入力する。選択信号ＳＥＬがローレベルの場合には、選択回路ＳＬ１は、レジスタＳＲ０の出力Ｑを選択して、レジスタＳＲ１にそのデータが保持される。選択信号ＳＥＬがハイレベルの場合には、選択回路ＳＬ１は、レジスタＳＲ１に保持されているデータを選択して、レジスタＳＲ１に再びそのデータを保持するる。選択回路ＳＬ２，…，ＳＬ７の動作も、選択回路ＳＬ１と同様である。
【００３３】ここで、図４及び図２，図３を用いて、具体的な入力表示データＩ−ＤＡＴＡに対する保持回路１１０の動作について説明する。図４（Ａ）は、伝送クロックＣＬＫを示しており、図４（Ｂ）は、伝送クロックＣＬＫに同期して入力する２４ビットの入力表示データＩ−ＤＡＴＡを示している。即ち、伝送クロックＣＬＫのタイミングｔ０，ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，…に同期して、入力表示データＩ−ＤＡＴＡとして、「色１」，「色１」，色１」，「色１」，「色２」，…が、図２及び図３に示した保持回路１１０に順次入力する。
【００３４】時刻ｔ１では、図４（Ｄ）に示すように、レジスタＳＲ０に「色１」が保持され、図２に示したデータＲＤ０は「色１」となる。次に、時刻ｔ２に、「色１」の入力表示データが保持回路１１０に入力すると、図２に示した比較器ＣＰ０は、データＲＤ０と入力表示データＩ−ＤＡＴＡが一致するため、ハイレベルの一致信号ＡＧ０を出力する。従って、ＯＲ回路１３０が出力する選択信号ＳＥＬはハイレベルとなり、図３に示した選択回路ＳＬ０，…，ＳＬ７をそれぞれレジスタＳＲ０，…，ＳＲ７の出力Ｑを選択する。その結果、図４（Ｄ）の時刻２に示すように、レジスタＳＲ０の保持内容は維持される。また、選択信号ＳＥＬがハイレベルとなると、図４（Ｃ）に示すように、レジスタ有効信号ＲＥがハイレベルとなる。従って、選択回路１５０は、ラッチ回路１４０の出力を選択する。ここで、エンコーダ１２０の出力は、「０００」となるため、出力回路１６０Ｂからは「０００」出力される。このエンコードデータは、レジスタＳＲ０を示すものであるため、図４（Ｊ）に示すように、「Ｒｅｇ０」を示すデータが出力回路１６０Ｂから出力されることになる。また、レジスタ有効信号ＲＥがハイレベルとなると、出力回路１６０Ａはその前の出力を維持するため、図４（Ｉ）に示すように、時刻ｔ１と同じ、「色１」を出力する。時刻ｔ３，ｔ４の動作は、時刻ｔ２と同様である。
【００３５】時刻ｔ５において、入力表示データＩ−ＤＡＴＡとして、「色２」が保持回路１１０に入力すると、図２に示した比較器ＣＰ０の出力はローレベルとなるため、ＯＲ回路１３０が出力する選択信号ＳＥＬは、ローレベルとなる。従って、図３に示した選択回路ＳＬ０は、入力データＩ−ＤＡＴＡを選択し、また、選択回路ＳＬ１は、レジスタＳＲ０の出力を選択するため、図４R>４（Ｄ）に示すように、レジスタＳＲ０には「色２」が保持され、図４（Ｅ）に示すように、レジスタＳＲ１には「色１」がレジスタＳＲ０からシフトして保持される。
【００３６】時刻ｔ６〜ｔ８においては、図４（Ｂ）に示すように、入力表示データＩ−ＤＡＴＡは、順次、「色３」，「色４」，「色５」と変化するため、時刻ｔ５に説明した動作と同様にして、レジスタＳＲ０，ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４は順次シフトレジスタとして動作して、時刻ｔ８においては、それぞれ、「色５」，「色４」，「色３」，「色２」，「色１」が保持される。
【００３７】次に、時刻ｔ９において、「色２」の入力表示データが保持回路１１０に入力すると、図４（Ｇ）に示すように、時刻ｔ９においては、レジスタＳＲ３に「色２」が保持されている。従って、図２に示した比較器ＣＰ３は、データＲＤ３と入力表示データＩ−ＤＡＴＡがともに「色２」で一致するため、ハイレベルの一致信号ＡＧ３を出力する。従って、ＯＲ回路１３０が出力する選択信号ＳＥＬはハイレベルとなり、図３に示した選択回路ＳＬ０，…，ＳＬ７をそれぞれレジスタＳＲ０，…，ＳＲ７の出力Ｑを選択する。その結果、図４（Ｄ）〜（Ｈ）の時刻ｔ９に示すように、時刻ｔ８におけるレジスタＳＲ０〜ＳＲ４の保持内容は維持される。また、選択信号ＳＥＬがハイレベルとなると、図４（Ｃ）に示すように、レジスタ有効信号ＲＥがハイレベルとなる。従って、選択回路１５０は、ラッチ回路１４０の出力を選択する。ここで、エンコーダ１２０の出力は、「０１１」となるため、出力回路１６０Ｂからは「１１１」が出力される。このエンコードデータは、レジスタＳＲ３を示すものであるため、図４（Ｊ）に示すように、「Ｒｅｇ３」を示すデータが出力回路１６０Ｂから出力されることになる。また、レジスタ有効信号ＲＥがハイレベルとなると、出力回路１６０Ａはその前の出力を維持するため、図４（Ｉ）に示すように、時刻ｔ８と同じ、「色２」を出力する。時刻ｔ１０では「色３」が、時刻ｔ１１では「色４」というように、時刻ｔ１４までは、既に保持回路１１０に保持されているものと同じ入力表示データＩ−ＤＡＴＡが入力するため、そのときの動作は、時刻ｔ９と同様である。但し、保持されているレジスタの位置が異なるため、図４（Ｊ）に示すように、それぞれのレジスタ位置を示す３ビットデータが出力される。
【００３８】即ち、図４（Ｉ），（Ｊ）に示すように、入力表示データＩ−ＤＡＴＡが保持回路１１０に保持されているデータと同じ場合（図４の時刻ｔ２，ｔ３，ｔ４，ｔ９，ｔ１０，ｔ１１，ｔ１２，ｔ１３，ｔ１４）においては、図４（Ｉ）に示す２１ビットデータはその前のデータを保持し、３ビットデータを用いて、表示データを伝送することができる。即ち、２４ビットの表示データの伝送を３ビットで行うものである。
【００３９】次に、図５を用いて、本実施形態による液晶表示装置のデータ伝送回路に用いるレシーバ回路２００の構成について説明する。レシーバ回路２００は、保持回路２１０と、入力回路２２０Ａ，２２０Ｂ，２２０Ｃ，２２０Ｄと、ラッチ回路２３０，２３５と、選択回路２４０とから構成されている。
【００４０】入力回路２２０Ａには、図２に示した出力回路１６０Ａが出力する２１ビットの伝送表示データＴ−ＤＡＴＡ（２１）が入力する。入力回路２２０Ｂには、図２に示した出力回路１６０Ｂが出力する３ビットの伝送表示データＴ−ＤＡＴＡ（３）が入力する。伝送表示データＴ−ＤＡＴＡ（２１）及び伝送表示データＴ−ＤＡＴＡ（３）は、２４ビットの表示データＴ−ＤＡＴＡ（２４）として、保持回路２１０に入力する。また、伝送表示データＴ−ＤＡＴＡ（３）は、ラッチ回路２３０によって保持される。
【００４１】入力回路２２０Ｃには、図２に示した出力回路１６０Ｃが出力するレジスタ有効信号ＲＥが入力する。レジスタ有効信号ＲＥは、ラッチ回路２３５に保持されるとともに、保持回路２１０に選択信号ＳＥＬとして入力する。入力回路２２０ｄには、図２に示した出力回路１６０ｄが出力するクロックＣＬＫが入力する。クロックＣＬＫは、保持回路２１０と、ラッチ回路２３０，２３５に同期信号として入力する。
【００４２】保持回路２１０には、データ伝送の伝送クロックＣＬＫと、ＲＧＢ×８ビットで合計２４ビットのパラレルの伝送表示データＴ−ＤＡＴＡと、選択信号ＳＥＬが入力する。保持回路２１０の構成は、伝送クロックＣＬＫのタイミングに同期して、入力した複数の入力表示データＩ−ＤＡＴＡを順次保持する。ここでは、保持回路２１０は、８個の入力表示データＩ−ＤＡＴＡを保持するものとし、かつ、後述する動作により、保持される入力表示データＩ−ＤＡＴＡは、それぞれ、異なる８種類のデータとなるように構成されている。そして、保持回路２１０は、保持した複数の表示データを、データＲＤ０，ＲＤ１，…，ＲＤ７として出力する。
【００４３】保持回路２１０の構成は、図３に示した保持回路１１０と同様であるため、選択信号ＳＥＬがローレベルのときは、入力した伝送表示データＴ−ＤＡＴＡを順次シフトしながら保持する８段のシフトレジスタとして動作する。そして、選択信号ＳＥＬがハイレベルになると、その前のタイミングで保持している値をそのまま保持する。保持回路１１０と保持回路２１０は、伝送クロックＣＬＫによって同期を取られているため、保持回路１１０を構成する８段のレジスタＳＲ０，…，ＳＲ７が保持するデータが、図４（Ｄ）〜（Ｈ）のように変化すると、保持回路２１０を構成する８段のレジスタの内容も同じく変化する。
【００４４】選択回路２４０は、レジスタ有効信号ＲＥがローレベルの場合には、保持回路２１０の出力ＲＤ０を選択して、出力表示データＯ−ＤＡＴＡとして出力する。出力ＲＤ０は、図３に示した出力ＲＤ０に相当するものであるため、レジスタＳＲ０の保持データである。従って、図４（Ｄ）の時刻ｔ５〜ｔ８に示したように保持回路１１０のレジスタＳＲ０のデータが、「色２」，「色３」，「色４」，「色５」と順次変化するときは、保持回路２１０の出力ＲＤ０も、同じく、「色２」，「色３」，「色４」，「色５」と順次変化する。
【００４５】また、選択回路２４０は、レジスタ有効信号ＲＥがハイレベルの場合には、ラッチ回路２３０に保持されている３ビットデータをデコードした値によって示されるデータＲＤ０，…，ＲＤ７を選択して、出力表示データＯ−ＤＡＴＡとして出力する。出力ＲＤ０，…，ＲＤ７は、図３に示した出力ＲＤ０，…，ＲＤ７に相当するものであるため、レジスタＳＲ０，…，ＳＲ７の保持データである。従って、図４（Ｊ）の時刻ｔ９に示したようにラッチ回路２３０に保持された３ビットデータが「Ｒｅｇ３」である場合には、図３のレジスタＳＲ３に保持された値、即ち、保持回路２１０の出力データＲＤ３を選択して、「色２」を出力する。
【００４６】以上のようにして、入力表示データＩ−ＤＡＴＡが保持回路１１０に保持されているデータと同じ場合（図４の時刻ｔ２，ｔ３，ｔ４，ｔ９，ｔ１０，ｔ１１，ｔ１２，ｔ１３，ｔ１４）においては、図４（Ｉ）に示す２１ビットデータはその前のデータを保持し、３ビットデータを用いて、表示データを伝送することができる。即ち、２４ビットの表示データの伝送を３ビットで行うことができ、それに対して、レシーバ回路２００は、保持回路２１０に保持されているデータを用いて伝送されてきた３ビットのデータを２４ビットデータに復元することができる。
【００４７】次に、図６及び図７を用いて、本実施形態による液晶表示装置のデータ伝送回路に用いる出力回路１６０Ａと入力回路２２０Ａの構成及び動作について説明する。出力回路１６０Ａは、ＣＭＯＳのスイッチング回路ＳＷ１，ＳＷ２と、選択回路１６２と、ラッチ回路１６４とによって構成されている。スイッチング回路ＳＷ１，ＳＷ２は、それぞれ、電源電圧Ｖｃｃと接地電位ＧＮＤの間に直列接続されているとともに、スイッチング回路ＳＷ１のゲートは反転入力となっている。
【００４８】入力データＩ−ＤＡＴＡは、選択回路１６２及びラッチ回路１６４に入力する。ラッチ回路１６４は、入力データＩ−ＤＡＴＡを保持して、選択回路１６２に出力する。選択回路１６２は、レジスタ有効信号ＲＥによって入力を選択する。レジスタ有効信号ＲＥがローレベルのときは、選択回路１６２は、入力データＩ−ＤＡＴＡをそのままスイッチング回路ＳＷ１，ＳＷ２に出力する。レジスタ有効信号ＲＥがハイレベルのときは、選択回路１６２は、ラッチ回路１６４に保持された入力データＩ−ＤＡＴＡをスイッチング回路ＳＷ１，ＳＷ２に出力する。かかる構成によって、図４（Ｉ）に示したように、例えば、時刻ｔ２，ｔ３，ｔ４においては、その前の表示データ「色１」を維持したまま出力する。
【００４９】入力データＩ−ＤＡＴＡがローレベルのときは、スイッチング回路ＳＷ１はオンとなり、スイッチング回路ＳＷ２がオフとなるので、図７に示すように、出力回路１６０Ａから伝送線路Ｌに出力される伝送データＴ−ＤＡＴＡは、時刻ｔｍにおいて電源電圧Ｖｃｃのハイレベルとなる。また、入力データＩ−ＤＡＴＡがハイレベルのときは、スイッチング回路ＳＷ１はオフとなり、スイッチング回路ＳＷ２がオンとなるので、図７に示すように、出力回路１６０Ａから出力される伝送データＴ−ＤＡＴＡは、時刻ｔｍ＋１において接地電位ＧＮＤのローレベルとなる。
【００５０】そして、本実施形態においては、図４（Ｉ）の時刻ｔ８，ｔ９に示したように、保持回路１１０に保持されているデータを送る場合には、前のデータを維持するようにしている。即ち、図７の時刻ｔ８，ｔ９に示すように、例えば、時刻ｔ８においてハイレベルのとき、従来の方式では、時刻ｔ９に波線で示すようにデータがローレベルになる場合でも、本実施形態では、実線で示すように前のデータ（ハイレベル）を保持している。ＣＭＯＳ回路からなる出力回路では、表示データのビット値が変化するデータの変化点において駆動電流が流れて、消費電力が増加するが、本実施形態のようにビット値が変化しないようにすることにより、駆動電流が流れず、消費電力も増大しないものである。
【００５１】次に、図６に示すように、入力回路２２０Ａは、ＣＭＯＳのスイッチング回路ＳＷ３，ＳＷ４とによって構成されている。スイッチング回路ＳＷ３，ＳＷ４は、それぞれ、電源電圧Ｖｃｃと接地電位ＧＮＤの間に直列接続されているとともに、スイッチング回路ＳＷ３のゲートは反転入力となっている。
【００５２】伝送線路Ｌを介して入力する伝送データＴ−ＤＡＴＡがローレベルのときは、スイッチング回路ＳＷ３はオンとなり、スイッチング回路ＳＷ４がオフとなるので、入力回路２２０Ａから出力される伝送データＴ−ＤＡＴＡは、電源電圧Ｖｃｃのハイレベルとなる。また、伝送データＩ−ＤＡＴＡがハイレベルのときは、スイッチング回路ＳＷ３はオフとなり、スイッチング回路ＳＷ４がオンとなるので、伝送データＴ−ＤＡＴＡは、接地電位ＧＮＤのローレベルとなる。
【００５３】次に、図８を用いて、本実施形態による液晶表示装置のデータ伝送回路に用いる出力回路１６０Ｂ，１６０Ｃ，１６０Ｄと入力回路２２０Ｂ，２２０Ｃ，２２０Ｄの構成及び動作について説明する。出力回路１６０Ｂ，１６０Ｃ，１６０Ｄは、ＣＭＯＳのスイッチング回路ＳＷ１，ＳＷ２とによって構成されている。スイッチング回路ＳＷ１，ＳＷ２は、それぞれ、電源電圧Ｖｃｃと接地電位ＧＮＤの間に直列接続されているとともに、スイッチング回路ＳＷ１のゲートは反転入力となっている。
【００５４】入力データＩ−ＤＡＴＡがローレベルのときは、スイッチング回路ＳＷ１はオンとなり、スイッチング回路ＳＷ２がオフとなるので、出力回路１６０Ｂ，１６０Ｃ，１６０Ｄから伝送線路Ｌに出力される伝送データＴ−ＤＡＴＡは、電源電圧Ｖｃｃのハイレベルとなる。また、入力データＩ−ＤＡＴＡがハイレベルのときは、スイッチング回路ＳＷ１はオフとなり、スイッチング回路ＳＷ２がオンとなるので、出力回路１６０Ｂ，１６０Ｃ，１６０Ｄから出力される伝送データＴ−ＤＡＴＡは、接地電位ＧＮＤのローレベルとなる。
【００５５】次に、入力回路２２０Ｂ，２２０Ｃ，２２０Ｄは、ＣＭＯＳのスイッチング回路ＳＷ３，ＳＷ４とによって構成されている。スイッチング回路ＳＷ３，ＳＷ４は、それぞれ、電源電圧Ｖｃｃと接地電位ＧＮＤの間に直列接続されているとともに、スイッチング回路ＳＷ３のゲートは反転入力となっている。
【００５６】伝送線路Ｌを介して入力する伝送データＴ−ＤＡＴＡがローレベルのときは、スイッチング回路ＳＷ３はオンとなり、スイッチング回路ＳＷ４がオフとなるので、入力回路２２０Ｂ，２２０Ｃ，２２０Ｄから出力される伝送データＴ−ＤＡＴＡは、電源電圧Ｖｃｃのハイレベルとなる。また、伝送データＩ−ＤＡＴＡがハイレベルのときは、スイッチング回路ＳＷ３はオフとなり、スイッチング回路ＳＷ４がオンとなるので、伝送データＴ−ＤＡＴＡは、接地電位ＧＮＤのローレベルとなる。
【００５７】以上説明したように、２４ビットの表示データを伝送する際に、保持回路２１０に保持されているデータと同じデータを伝送する場合（例えば、図４の時刻ｔ２，ｔ３，ｔ４，ｔ９，…，ｔ１４）は、２１ビットデータは、図４（Ｉ）に示すように、前のデータを保持するようにするため、出力回路の表示データのビット値が変化しないようにしているので、駆動電流が流れず、消費電力も増大しないものである。そして、３ビットのエンコードされたデータを用いて、保持回路１１０に保持された表示データの情報を、レシーバ回路２００に伝送するため、レシーバ回路２００の保持回路２１０に保持された表示データを復元して、２４ビットデータを３ビットで伝送することができる。
【００５８】なお、本実施形態においては、レジスタ有効信号として新たに１ビット伝送信号を追加しており、この分の消費電力は増加することになるが、２１ビット分の消費電力を低減できるため、総体的には、消費電力を低減することができる。
【００５９】ＲＧＢ各８ビットの２４ビットの表示データを用いる液晶表示装置においても、一般的なＯＡ用途のアプリケーションソフトであるワードプロセッサや表計算ソフトを液晶パネルに表示する場合には、表示色数は２５６色モードであり、実際に表示に使用する色数は１０色〜２０色程度である。このようなＯＡ用途のアプリケーションソフトの表示では、前の表示データと同じ表示データが伝送され、保持回路２１０を３段のシフトレジスタで構成した場合（即ち、保持する表示データが３種類の場合）でも、ヒット率が９０％以上であることが判明した。即ち、図３に示した例では、保持回路２１０を８段のシフトレジスタにより構成したが、表示データに対応して、シフトレジスタの段数を削減して構成しても消費電力を低減することができる。
【００６０】以上説明したように、本実施形態によれば、データ伝送回路及び液晶表示装置の消費電力を低減することができる。
【００６１】次に、図９〜図１２を用いて、本発明の第２の実施形態データ転送回路を用いた液晶表示装置の構成及び動作について説明する。なお、本実施形態による液晶表示装置の全体構成は、図１に示したものと同様であり、液晶表示装置のデータ伝送回路に用いるトランシーバ回路１００の構成は、図２に示したものと同様であり、トランシーバ回路１００に用いる保持回路１１０の構成についても、図３に示したものと同様である。また、本実施形態による液晶表示装置のデータ伝送回路に用いるレシーバ回路２００の構成についても、図５に示したものと同様である。
【００６２】本実施形態においては、特に、出力回路１６０及び入力回路２２０の構成が異なるものとであり、この点について、図９〜図１２を用いて説明する。本実施形態においては、出力回路として、オープンドレイン回路とし、線路は終端抵抗により終端し、入力回路としては差動回路を用いている。
【００６３】ここで、図９及び図１０を用いて、本実施形態による液晶表示装置のデータ伝送回路に用いる出力回路１６０Ａと入力回路２２０Ａの構成及び動作について説明する。出力回路１６０Ａは、ＣＭＯＳのスイッチング回路ＳＷ１と、反転回路ＩＮＶと、ノア回路ＮＯＲとによって構成されている。スイッチング回路ＳＷ１のドレインは、伝送線路ＬのインピーダンスＺ０及び終端抵抗Ｒｔを介して、終端電圧Ｖｔに接続され、ソースは接地電位ＧＮＤに接続されている。なお、終端電圧Ｖｔは、電源電圧Ｖｃｃよりも低い電圧である。
【００６４】また、入力回路２２０Ａは、ＣＭＯＳのスイッチング回路ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６と、定電流源Ｉによって構成されている。スイッチング回路ＳＷ３，ＳＷ４は、それぞれ、定電流源Ｉと接地電位ＧＮＤの間に直列接続され、スイッチング回路ＳＷ５，ＳＷ６は、それぞれ、定電流源Ｉと接地電位ＧＮＤの間に直列接続されている。スイッチング回路ＳＷ３のゲートの反転入力には伝送表示データＴ−ＤＡＴＡが入力し、スイッチング回路ＳＷ５のゲートの反転入力には参照電圧Ｖｒｅｆが入力しており、スイッチング回路ＳＷ３，ＳＷ４と、スイッチング回路ＳＷ５，ＳＷ６とによって差動回路を構成している。
【００６５】スイッチング回路ＳＷ１のゲート入力が、ローレベルのとき、スイッチング回路ＳＷ１はオフとなり、伝送線路Ｌに電流は流れず、伝送線路Ｌの電位は、図１０の時刻ｔｍに示すように、終端電圧Ｖｔに等しくなる。また、スイッチング回路ＳＷ１のゲート入力が、ハイレベルになると、スイッチング回路ＳＷ１はオンして、伝送線路Ｌに電流が流れ、伝送線路Ｌの電位は、図１０１０の時刻ｔｍ＋１に示すように、終端電圧Ｖｔから終端抵抗Ｒｔの電圧ドロップ分低い電圧となる。
【００６６】図９において、レジスタ有効信号ＲＥがローレベルのときは、入力表示データＩ−ＤＡＴＡは、反転回路ＩＮＶで反転された後、ノア回路ＮＯＲで反転されるため、そのままスイッチング回路ＳＷ１のゲートに入力する。それに対して、レジスタ有効信号ＲＥがハイレベルとなると、ノア回路ＮＯＲの出力は、入力表示データＩ−ＤＡＴＡのレベルに拘わらず、常に、ローレベルとなる。
【００６７】従って、図１０に示すように、例えば、時刻ｔ８において、伝送表示データＴ−ＤＡＴＡが終端電圧Ｖｔに等しいハイレベルＨとする。時刻ｔ９において、従来は、波線で示すように、入力表示データが変化したとすると、本実施形態においては、そのとき、レジスタ有効信号ＲＥをハイレベルとすることにより、実線で示すように、終端電圧Ｖｔに等しいハイレベルＨを維持するようにしている。スイッチング回路ＳＷ１がオフのときは、伝送線路Ｌに駆動電流が流れないため、消費電力を低減することができる。
【００６８】ここで、図１１を用いて、本実施形態により伝送される表示データの一例について説明する。図１１R>１（Ａ）は、伝送クロックＣＬＫを示しており、図１１（Ｂ）は、伝送クロックＣＬＫに同期して入力する２４ビットの入力表示データＩ−ＤＡＴＡを示している。即ち、伝送クロックＣＬＫのタイミングｔ０，ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，…に同期して、入力表示データＩ−ＤＡＴＡとして、「色１」，「色１」，色１」，「色１」，「色２」，…が、図２及び図３に示した保持回路１１０に順次入力する。
【００６９】時刻ｔ１では、図１１（Ｄ）に示すように、図３のレジスタＳＲ０に「色１」が保持され、図２に示したデータＲＤ０は「色１」となる。
【００７０】次に、時刻ｔ２に、「色１」の入力表示データが保持回路１１０に入力すると、図２に示した比較器ＣＰ０は、データＲＤ０と入力表示データＩ−ＤＡＴＡが一致するため、ハイレベルの一致信号ＡＧ０を出力する。従って、ＯＲ回路１３０が出力する選択信号ＳＥＬはハイレベルとなり、図３に示した選択回路ＳＬ０，…，ＳＬ７をそれぞれレジスタＳＲ０，…，ＳＲ７の出力Ｑを選択する。その結果、図１１（Ｄ）の時刻ｔ２に示すように、レジスタＳＲ０の保持内容は維持される。また、選択信号ＳＥＬがハイレベルとなると、図１１（Ｃ）に示すように、レジスタ有効信号ＲＥがハイレベルとなる。従って、選択回路１５０は、ラッチ回路１４０の出力を選択する。ここで、エンコーダ１２０の出力は、「０００」となるため、出力回路１６０Ｂからは「０００」出力される。このエンコードデータは、レジスタＳＲ０を示すものであるため、図１１（Ｅ）に示すように、「Ｒｅｇ０」を示すデータが出力回路１６０Ｂから出力されることになる。また、レジスタ有効信号ＲＥがハイレベルとなると、図９に示した出力回路１６０Ａのスイッチング回路ＳＷ１はオフとなるため、図１１（Ｄ）に示すように、ハイレベルＨを出力する。時刻ｔ３，ｔ４の動作は、時刻ｔ２と同様である。
【００７１】時刻ｔ５において、入力表示データＩ−ＤＡＴＡとして、「色２」が保持回路１１０に入力すると、図２に示した比較器ＣＰ０の出力はローレベルとなるため、ＯＲ回路１３０が出力する選択信号ＳＥＬは、ローレベルとなる。従って、図３に示した選択回路ＳＬ０は、入力データＩ−ＤＡＴＡを選択し、また、選択回路ＳＬ１は、レジスタＳＲ０の出力を選択するため、図１１１１（Ｄ）に示すように、レジスタＳＲ０には「色２」が保持され、図１１（Ｅ）に示すように、レジスタＳＲ１には「色１」がレジスタＳＲ０からシフトして保持される。
【００７２】時刻ｔ６〜ｔ８においては、図１１（Ｂ）に示すように、入力表示データＩ−ＤＡＴＡは、順次、「色３」，「色４」，「色５」と変化するため、時刻ｔ５に説明した動作と同様にして、レジスタＳＲ０，ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４は順次シフトレジスタとして動作して、時刻ｔ８においては、それぞれ、「色５」，「色４」，「色３」，「色２」，「色１」が保持される。
【００７３】次に、時刻ｔ９において、「色２」の入力表示データが保持回路１１０に入力すると、時刻ｔ９においては、レジスタＳＲ３に「色２」が保持されている。従って、図２に示した比較器ＣＰ３は、データＲＤ３と入力表示データＩ−ＤＡＴＡがともに「色２」で一致するため、ハイレベルの一致信号ＡＧ３を出力する。従って、ＯＲ回路１３０が出力する選択信号ＳＥＬはハイレベルとなり、図３に示した選択回路ＳＬ０，…，ＳＬ７をそれぞれレジスタＳＲ０，…，ＳＲ７の出力Ｑを選択する。その結果、時刻ｔ８におけるレジスタＳＲ０〜ＳＲ４の保持内容は維持される。また、選択信号ＳＥＬがハイレベルとなると、図１１（Ｃ）に示すように、レジスタ有効信号ＲＥがハイレベルとなる。従って、選択回路１５０は、ラッチ回路１４０の出力を選択する。ここで、エンコーダ１２０の出力は、「０１１」となるため、出力回路１６０Ｂからは「１１１」が出力される。このエンコードデータは、レジスタＳＲ３を示すものであるため、図１１（Ｅ）に示すように、「Ｒｅｇ３」を示すデータが出力回路１６０Ｂから出力されることになる。また、レジスタ有効信号ＲＥがハイレベルとなると、出力回路１６０Ａのスイッチング回路ＳＷ１はオフとなるため、図１１（Ｄ）に示すように、ハイレベルＨを出力する。
【００７４】時刻ｔ１０では「色３」が、時刻ｔ１１では「色４」というように、時刻ｔ１４までは、既に保持回路１１０に保持されているものと同じ入力表示データＩ−ＤＡＴＡが入力するため、そのときの動作は、時刻ｔ９と同様である。但し、保持されているレジスタの位置が異なるため、図１１（Ｅ）に示すように、それぞれのレジスタ位置を示す３ビットデータが出力される。
【００７５】即ち、図１１（Ｄ），（Ｅ）に示すように、入力表示データＩ−ＤＡＴＡが保持回路１１０に保持されているデータと同じ場合（図１１の時刻ｔ２，ｔ３，ｔ４，ｔ９，ｔ１０，ｔ１１，ｔ１２，ｔ１３，ｔ１４）においては、図１１（Ｄ）に示す２１ビットデータはハイレベルの出力となり、３ビットデータを用いて、表示データを伝送することができる。即ち、２４ビットの表示データの伝送を３ビットで行うものである。
【００７６】次に、図１２を用いて、本実施形態による液晶表示装置のデータ伝送回路に用いる出力回路１６０Ｂ，１６０Ｃ，１６０Ｄと入力回路２２０Ｂ、２２０Ｃ，２２０Ｄの構成及び動作について説明する。出力回路１６０Ｂ，１６０Ｃ，１６０Ｄは、ＣＭＯＳのスイッチング回路ＳＷ１から構成されている。スイッチング回路ＳＷ１のドレインは、伝送線路ＬのインピーダンスＺ０及び終端抵抗Ｒｔを介して、終端電圧Ｖｔに接続され、ソースは接地電位ＧＮＤに接続されている。なお、終端電圧Ｖｔは、電源電圧Ｖｃｃよりも低い電圧である。
【００７７】また、入力回路２２０Ｂ、２２０Ｃ，２２０Ｄは、ＣＭＯＳのスイッチング回路ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６と、定電流源Ｉによって構成されている。スイッチング回路ＳＷ３，ＳＷ４は、それぞれ、定電流源Ｉと接地電位ＧＮＤの間に直列接続され、スイッチング回路ＳＷ５，ＳＷ６は、それぞれ、定電流源Ｉと接地電位ＧＮＤの間に直列接続されている。スイッチング回路ＳＷ３のゲートの反転入力には伝送表示データＴ−ＤＡＴＡが入力し、スイッチング回路ＳＷ５のゲートの反転入力には参照電圧Ｖｒｅｆが入力しており、スイッチング回路ＳＷ３，ＳＷ４と、スイッチング回路ＳＷ５，ＳＷ６とによって差動回路を構成している。
【００７８】スイッチング回路ＳＷ１のゲート入力が、ローレベルのとき、スイッチング回路ＳＷ１はオフとなり、伝送線路Ｌに電流は流れず、伝送線路Ｌの電位は、終端電圧Ｖｔに等しくなる。また、スイッチング回路ＳＷ１のゲート入力が、ハイレベルになると、スイッチング回路ＳＷ１はオンして、伝送線路Ｌに電流が流れ、伝送線路Ｌの電位は、終端電圧Ｖｔから終端抵抗Ｒｔの電圧ドロップ分低い電圧となる。
【００７９】以上説明したように、本実施形態によれば、出力回路としてオープンドレイン回路を用い、線路は終端抵抗により終端し、入力回路としては差動回路を用いる構成として、入力表示データがローレベルとなることにより、伝送線路に駆動電流が流れて電力消費するような場合でも、前と同じ表示データを伝送する際に、２１ビットはハイレベルとして、３ビットを用いてエンコードされた表示データの情報を伝送するようにすることにより、データ伝送回路及び液晶表示装置の消費電力を低減することができる。
【００８０】次に、図１３〜図１６を用いて、本発明の第３の実施形態データ転送回路を用いた液晶表示装置の構成及び動作について説明する。なお、本実施形態による液晶表示装置の全体構成は、図１に示したものと同様であり、液晶表示装置のデータ伝送回路に用いるトランシーバ回路１００の構成は、図２に示したものと同様であり、トランシーバ回路１００に用いる保持回路１１０の構成についても、図３に示したものと同様である。また、本実施形態による液晶表示装置のデータ伝送回路に用いるレシーバ回路２００の構成についても、図５に示したものと同様である。
【００８１】本実施形態においては、特に、出力回路１６０及び入力回路２２０の構成が異なるものとであり、この点について、図１３〜図１６を用いて説明する。本実施形態においては、出力回路として、プッシュプル回路とし、線路は終端抵抗により終端し、入力回路としては差動回路を用いていることにより、高速動作を可能にしている。
【００８２】ここで、図１３及び図１４を用いて、本実施形態による液晶表示装置のデータ伝送回路に用いる出力回路１６０Ａと入力回路２２０Ａの構成及び動作について説明する。出力回路１６０Ａは、ＣＭＯＳのスイッチング回路ＳＷ１，ＳＷ２と、反転回路ＩＮＶと、ノア回路ＮＯＲと、オア回路ＯＲによって構成されている。スイッチング回路ＳＷ１，ＳＷ２は、電源電圧Ｖｃｃと接地電位ＧＮＤの間に直列接続されている。入力表示データＩ−ＤＡＴＡは、反転回路ＩＮＶを介してノア回路ＮＯＲの一方の入力端子に入力するとともに、オア回路ＯＲの一方の入力端子に入力する。レジスタ有効信号ＲＥは、ノア回路ＮＯＲ及びオア回路ＯＲの他方の入力端子に入力している。ノア回路ＮＯＲの出力は、スイッチング回路ＳＷ２のゲートに入力し、オア回路ＯＲの出力は、スイッチング回路ＳＷ１のゲートに入力する。
【００８３】伝送線路Ｌは、終端抵抗Ｒｔを介して、終端電圧Ｖｔに接続されている。なお、終端電圧Ｖｔは、電源電圧Ｖｃｃよりも低い電圧である。
【００８４】また、入力回路２２０Ａは、ＣＭＯＳのスイッチング回路ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６と、定電流源Ｉによって構成されている。スイッチング回路ＳＷ３，ＳＷ４は、それぞれ、電源電圧Ｖｃｃと定電流源Ｉの間に直列接続され、スイッチング回路ＳＷ５，ＳＷ６は、それぞれ、電源電圧Ｖｃｃと定電流源Ｉの間に直列接続されている。スイッチング回路ＳＷ４のゲートには伝送表示データＴ−ＤＡＴＡが入力し、スイッチング回路ＳＷ６のゲートには終端電圧Ｖｔが入力しており、スイッチング回路ＳＷ３，ＳＷ４と、スイッチング回路ＳＷ５，ＳＷ６とによって差動回路を構成している。
【００８５】スイッチング回路ＳＷ１がオンで、スイッチング回路ＳＷ２がオフすると、電源電圧Ｖｃｃから伝送線路Ｌ及び終端抵抗Ｒｔを介して終端電圧Ｖｔ方向に電流が流れるため、伝送線路Ｌの電位は、図１４の時刻ｔｍに示すように、終端電圧Ｖｔより終端抵抗分高い電圧となる。また、スイッチング回路ＳＷ１がオフで、スイッチング回路ＳＷ２がオンすると、終端電圧Ｖｔから終端抵抗Ｒｔ及び伝送線路Ｌを介して接地電位ＧＮＤ方向に電流が流れるため、伝送線路Ｌの電位は、図１４の時刻ｔｍ＋１に示すように、終端電圧Ｖｔより終端抵抗分低い電圧となる。
【００８６】さらに、本実施形態においては、スイッチング回路ＳＷ１及びスイッチング回路ＳＷ２が共にオフするようにしており、このとき、伝送線路Ｌには電流が流れるため、伝送線路Ｌの電位は、終端電圧Ｖｔと等しくなるようにしている。
【００８７】図９において、レジスタ有効信号ＲＥがローレベルのときは、入力表示データＩ−ＤＡＴＡは、反転回路ＩＮＶで反転された後、ノア回路ＮＯＲで反転されるため、そのままスイッチング回路ＳＷ２のゲートに入力するとともに、スイッチング回路ＳＷ１には、反転入力する。それに対して、レジスタ有効信号ＲＥがハイレベルとなると、ノア回路ＮＯＲの出力は、入力表示データＩ−ＤＡＴＡのレベルに拘わらず、常に、ローレベルとなり、オア回路ＯＲの出力はハイレベルとなるため、スイッチング回路ＳＷ１，ＳＷ２は、ともにオフとなる。
【００８８】従って、図１４に示すように、例えば、時刻ｔ８において、伝送表示データＴ−ＤＡＴＡが終端電圧Ｖｔよりも高いハイレベルＨとする。時刻ｔ９において、従来は、波線で示すように、入力表示データが変化したとすると、本実施形態においては、そのとき、レジスタ有効信号ＲＥをハイレベルとすることにより、実線で示すように、終端電圧Ｖｔに等しい電圧とするようにしている。スイッチング回路ＳＷ１，ＳＷ２がオフのときは、伝送線路Ｌに駆動電流が流れないため、消費電力を低減することができる。
【００８９】ここで、図１５を用いて、本実施形態により伝送される表示データの一例について説明する。図１５R>５（Ａ）は、伝送クロックＣＬＫを示しており、図１５（Ｂ）は、伝送クロックＣＬＫに同期して入力する２４ビットの入力表示データＩ−ＤＡＴＡを示している。即ち、伝送クロックＣＬＫのタイミングｔ０，ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，…に同期して、入力表示データＩ−ＤＡＴＡとして、「色１」，「色１」，色１」，「色１」，「色２」，…が、図２及び図３に示した保持回路１１０に順次入力する。
【００９０】時刻ｔ１では、図１５（Ｄ）に示すように、図３のレジスタＳＲ０に「色１」が保持され、図２に示したデータＲＤ０は「色１」となる。
【００９１】次に、時刻ｔ２に、「色１」の入力表示データが保持回路１１０に入力すると、図２に示した比較器ＣＰ０は、データＲＤ０と入力表示データＩ−ＤＡＴＡが一致するため、ハイレベルの一致信号ＡＧ０を出力する。従って、ＯＲ回路１３０が出力する選択信号ＳＥＬはハイレベルとなり、図３に示した選択回路ＳＬ０，…，ＳＬ７をそれぞれレジスタＳＲ０，…，ＳＲ７の出力Ｑを選択する。その結果、図１５（Ｄ）の時刻ｔ２に示すように、レジスタＳＲ０の保持内容は維持される。また、選択信号ＳＥＬがハイレベルとなると、図１５（Ｃ）に示すように、レジスタ有効信号ＲＥがハイレベルとなる。従って、選択回路１５０は、ラッチ回路１４０の出力を選択する。ここで、エンコーダ１２０の出力は、「０００」となるため、出力回路１６０Ｂからは「０００」出力される。このエンコードデータは、レジスタＳＲ０を示すものであるため、図１５（Ｅ）に示すように、「Ｒｅｇ０」を示すデータが出力回路１６０Ｂから出力されることになる。また、レジスタ有効信号ＲＥがハイレベルとなると、図１３に示した出力回路１６０Ａのスイッチング回路ＳＷ１，ＳＷ２はオフとなるため、図１５（Ｄ）に示すように、伝送線路Ｌの電圧は終端電圧Ｖｔとなる。時刻ｔ３，ｔ４の動作は、時刻ｔ２と同様である。
【００９２】時刻ｔ５において、入力表示データＩ−ＤＡＴＡとして、「色２」が保持回路１１０に入力すると、図２に示した比較器ＣＰ０の出力はローレベルとなるため、ＯＲ回路１３０が出力する選択信号ＳＥＬは、ローレベルとなる。従って、図３に示した選択回路ＳＬ０は、入力データＩ−ＤＡＴＡを選択し、また、選択回路ＳＬ１は、レジスタＳＲ０の出力を選択するため、図１５１５（Ｄ）に示すように、レジスタＳＲ０には「色２」が保持され、図１５（Ｅ）に示すように、レジスタＳＲ１には「色１」がレジスタＳＲ０からシフトして保持される。
【００９３】時刻ｔ６〜ｔ８においては、図１５（Ｂ）に示すように、入力表示データＩ−ＤＡＴＡは、順次、「色３」，「色４」，「色５」と変化するため、時刻ｔ５に説明した動作と同様にして、レジスタＳＲ０，ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４は順次シフトレジスタとして動作して、時刻ｔ８においては、それぞれ、「色５」，「色４」，「色３」，「色２」，「色１」が保持される。
【００９４】次に、時刻ｔ９において、「色２」の入力表示データが保持回路１１０に入力すると、時刻ｔ９においては、レジスタＳＲ３に「色２」が保持されている。従って、図２に示した比較器ＣＰ３は、データＲＤ３と入力表示データＩ−ＤＡＴＡがともに「色２」で一致するため、ハイレベルの一致信号ＡＧ３を出力する。従って、ＯＲ回路１３０が出力する選択信号ＳＥＬはハイレベルとなり、図３に示した選択回路ＳＬ０，…，ＳＬ７をそれぞれレジスタＳＲ０，…，ＳＲ７の出力Ｑを選択する。その結果、時刻ｔ８におけるレジスタＳＲ０〜ＳＲ４の保持内容は維持される。また、選択信号ＳＥＬがハイレベルとなると、図１５（Ｃ）に示すように、レジスタ有効信号ＲＥがハイレベルとなる。従って、選択回路１５０は、ラッチ回路１４０の出力を選択する。ここで、エンコーダ１２０の出力は、「０１１」となるため、出力回路１６０Ｂからは「１１１」が出力される。このエンコードデータは、レジスタＳＲ３を示すものであるため、図１５（Ｅ）に示すように、「Ｒｅｇ３」を示すデータが出力回路１６０Ｂから出力されることになる。また、レジスタ有効信号ＲＥがハイレベルとなると、図１３に示した出力回路１６０Ａのスイッチング回路ＳＷ１，ＳＷ２はオフとなるため、図１５（Ｄ）に示すように、伝送線路Ｌの電圧は終端電圧Ｖｔとなる。
【００９５】時刻ｔ１０では「色３」が、時刻ｔ１１では「色４」というように、時刻ｔ１４までは、既に保持回路１１０に保持されているものと同じ入力表示データＩ−ＤＡＴＡが入力するため、そのときの動作は、時刻ｔ９と同様である。但し、保持されているレジスタの位置が異なるため、図１５（Ｅ）に示すように、それぞれのレジスタ位置を示す３ビットデータが出力される。
【００９６】即ち、図１５（Ｄ），（Ｅ）に示すように、入力表示データＩ−ＤＡＴＡが保持回路１１０に保持されているデータと同じ場合（図１５の時刻ｔ２，ｔ３，ｔ４，ｔ９，ｔ１０，ｔ１１，ｔ１２，ｔ１３，ｔ１４）においては、図１５（Ｄ）に示す２１ビットデータは終端電圧ＶＴの出力となり、３ビットデータを用いて、表示データを伝送することができる。即ち、２４ビットの表示データの伝送を３ビットで行うものである。
【００９７】次に、図１６を用いて、本実施形態による液晶表示装置のデータ伝送回路に用いる出力回路１６０Ｂ，１６０Ｃ，１６０Ｄと入力回路２２０Ｂ、２２０Ｃ，２２０Ｄの構成及び動作について説明する。
【００９８】出力回路１６０Ａ，１６０Ｃ，１６０Ｄは、ＣＭＯＳのスイッチング回路ＳＷ１，ＳＷ２によって構成されている。スイッチング回路ＳＷ１，ＳＷ２は、電源電圧Ｖｃｃと接地電位ＧＮＤの間に直列接続されている。入力表示データＩ−ＤＡＴＡは、スイッチング回路ＳＷ２のゲート及び、スイッチング回路ＳＷ１のゲートの反転入力に入力する。伝送線路Ｌは、終端抵抗Ｒｔを介して、終端電圧Ｖｔに接続されている。なお、終端電圧Ｖｔは、電源電圧Ｖｃｃよりも低い電圧である。
【００９９】また、入力回路２２０Ｂ、２２０Ｃ，２２０Ｄは、ＣＭＯＳのスイッチング回路ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６と、定電流源Ｉによって構成されている。スイッチング回路ＳＷ３，ＳＷ４は、それぞれ、電源電圧Ｖｃｃと定電流源Ｉの間に直列接続され、スイッチング回路ＳＷ５，ＳＷ６は、それぞれ、電源電圧Ｖｃｃと定電流源Ｉの間に直列接続されている。スイッチング回路ＳＷ４のゲートには伝送表示データＴ−ＤＡＴＡが入力し、スイッチング回路ＳＷ６のゲートには終端電圧Ｖｔが入力しており、スイッチング回路ＳＷ３，ＳＷ４と、スイッチング回路ＳＷ５，ＳＷ６とによって差動回路を構成している。
【０１００】スイッチング回路ＳＷ１がオンで、スイッチング回路ＳＷ２がオフすると、電源電圧Ｖｃｃから伝送線路Ｌ及び終端抵抗Ｒｔを介して終端電圧Ｖｔ方向に電流が流れるため、伝送線路Ｌの電位は、終端電圧Ｖｔより終端抵抗分高い電圧となる。また、スイッチング回路ＳＷ１がオフで、スイッチング回路ＳＷ２がオンすると、終端電圧Ｖｔから終端抵抗Ｒｔ及び伝送線路Ｌを介して接地電位ＧＮＤ方向に電流が流れるため、伝送線路Ｌの電位は、終端電圧Ｖｔより終端抵抗分低い電圧となる。
【０１０１】以上説明したように、本実施形態によれば、出力回路としてプッシュプル回路を用い、線路は終端抵抗により終端し、入力回路としては差動回路を用いる構成として、入力表示データがハイレベル若しくはローレベルとなることにより、伝送線路に駆動電流が流れて電力消費するような場合でも、前と同じ表示データを伝送する際に、２１ビットは終端電圧レベルとして、３ビットを用いてエンコードされた表示データの情報を伝送するようにすることにより、データ伝送回路及び液晶表示装置の消費電力を低減することができる。
【０１０２】なお、以上の各実施形態では、シフトレジスタの段数を８段にして説明を行ったが、段数はこの限りではなく消費電力が最小となるよう設定可能である。また、以上の各実施形態では、液晶コントローラと液晶ドライバ間のデータ伝送について説明を行ったが、この限りではなく、表示データをシリアルに伝送するトランシーバ回路、レシーバ回路に適応可能である。
【０１０３】
【発明の効果】本発明によれば、データ伝送回路及び液晶表示装置の消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態による液晶表示装置の全体構成を示すブロック図である。
【図２】本発明の一実施形態による液晶表示装置のデータ伝送回路に用いるトランシーバ回路の構成を示す回路図である。
【図３】本発明の一実施形態による液晶表示装置のデータ伝送回路のトランシーバ回路に用いる保持回路の構成を示す回路図である。
【図４】本発明の一実施形態による液晶表示装置のデータ伝送回路のトランシーバ回路に用いる保持回路の動作の説明図である。
【図５】本発明の一実施形態による液晶表示装置のデータ伝送回路に用いるレシーバ回路の構成を示す回路図である。
【図６】本発明の一実施形態による液晶表示装置のデータ伝送回路に用いる出力回路と入力回路の構成を示す回路図である。
【図７】本発明の一実施形態による液晶表示装置のデータ伝送回路に用いる出力回路と入力回路の動作説明図である。
【図８】本発明の一実施形態による液晶表示装置のデータ伝送回路に用いる出力回路と入力回路の構成を示す回路図である。
【図９】本発明の第２の実施形態による液晶表示装置のデータ伝送回路に用いる出力回路と入力回路の構成を示す回路図である。
【図１０】本発明の第２の実施形態による液晶表示装置のデータ伝送回路に用いる出力回路と入力回路の動作説明図である。
【図１１】本発明の第２の実施形態による液晶表示装置のデータ伝送回路のトランシーバ回路に用いる保持回路の動作の説明図である。
【図１２】本発明の第２の実施形態による液晶表示装置のデータ伝送回路に用いる出力回路と入力回路の構成を示す回路図である。
【図１３】本発明の第３の実施形態による液晶表示装置のデータ伝送回路に用いる出力回路と入力回路の構成を示す回路図である。
【図１４】本発明の第３の実施形態による液晶表示装置のデータ伝送回路に用いる出力回路と入力回路の動作説明図である。
【図１５】本発明の第３の実施形態による液晶表示装置のデータ伝送回路のトランシーバ回路に用いる保持回路の動作の説明図である。
【図１６】本発明の第３の実施形態による液晶表示装置のデータ伝送回路に用いる出力回路と入力回路の構成を示す回路図である。
【符号の説明】
１００…トランシーバ回路
１１０，２１０…保持回路
１６０…出力回路
２００…レシーバ回路
２２０…入力回路
１０００…液晶コントローラ
２０００…データドライバ
３０００…走査ドライバ
４０００…液晶パネル
【０００１】
【発明の属する技術分野】本発明は、データを伝送するデータ伝送回路及び表示データを伝送して液晶パネルに表する液晶表示装置に関する。
【０００２】
【従来の技術】従来のデータ転送回路としては、例えば、日経エレクトロニクス、１９９２年６月８日号（Ｎｏ．５５６）日経ＢＰ社、ｐｐ．１３３−１４４に記載されているように、ＧＴＬ（Gunning Transceiver Logic）やＣＴＴ（Center Tapped Termination）と言われる入出力インタフェースを備えたデータ転送回路が知られている。そして、従来の液晶表示装置は、入力される映像信号を液晶コントローラで液晶データドライバに入力するため表示データ信号に変換し、この表示データ信号を上述したようなデータ転送回路を用いて液晶データドライバに与え、液晶データドライバでは与えられた表示データ信号から液晶駆動電圧を生成して液晶パネルに出力することで画像の表示を行うようにしている。例えば、ＲＧＢ×６４階調、２６万色表示の液晶表示装置では、１９９４年ＳＩＤ（SOCIETY FOR INFORMATION DISPLAY）INTERNATIONAL SYMPOSIUM DIGEST OF TECHNICAL PAPERS VOLUMEXXVの論文２３．２に記載されているように、液晶コントローラで生成した表示データは、複数の液晶データドライバにＲＧＢ×６ビット合計１８ビットのデータバスで接続し、各液晶データドライバに表示データを転送し、表示を行っている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来のデータ転送回路を用いた液晶表示装置においては、消費電力が増大するという問題があった。即ち、データ転送回路の出力回路としては、一般的にＣＭＯＳ回路を用いるが、表示データの各ビットの値が変化すると駆動電流が流れ、電力を消費する。また、線路を終端したデータ伝送バスにおいても、定常電流が流れるため電力を消費する。
【０００４】近年、液晶パネルが大型化するとともに、液晶パネルの画像解像度が高くなりつつあるが、それに伴って単位時間に液晶パネルに伝送するべき表示データのデータ量が増えるため、益々、消費電力が増大するという問題があった。
【０００５】本発明の目的は、消費電力を低減したデータ伝送回路及び液晶表示装置を提供することにある。
【０００６】
【課題を解決するための手段】（１）上記目的を達成するために、本発明は、伝送線路により接続されたトランシーバ回路とレシーバ回路を有し、このトランシーバ回路からレシーバ回路にｎビット（ｎは自然数）のパラレルデータを伝送するデータ伝送回路において、上記トランシーバ回路は、２m個（ｍ＜ｎの自然数）以下の複数個のデータを保持する第１の保持回路と、（ｎ−ｍ）ビットのパラレルデータを出力する第１の出力回路と、ｍビットのデータを出力する第２の出力回路とを備え、上記保持回路に保持されたデータと異なるデータを上記伝送線路から伝送する際には、上記第１及び第２の出力回路を用いて、ｎビットのデータを上記伝送線路に出力し、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、上記保持回路の保持場所を示すデータを上記第２の出力回路から出力するとともに、上記レシーバ回路は、上記第１の保持回路に保持されたデータと同じデータを保持する第２の保持回路を備え、上記第１の保持回路に保持場所を示すデータが伝送されると、上記第２の保持回路に保持されたデータを用いて伝送されたデータを復号するようにしたものである。かかる構成により、出力回路の中の第１の保持回路に保持されたデータを送る際には、ｎビットよりも少ないｍビットのデータとして伝送できるため、消費電力を低減し得るものとなる。
【０００７】（２）上記（１）において、好ましくは、上記第１及び第２の出力回路は、電源電圧の電圧振幅によりデータを伝送する出力回路であり、上記第１の出力回路は、入力したデータを保持するラッチ回路を備えており、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、上記ラッチ回路に保持されたデータを上記第１の出力回路から出力するようにしたものである。
【０００８】（３）上記（１）において、好ましくは、上記第１及び第２の出力回路は、オープンドレイン回路であり、上記伝送線路は、終端抵抗を介して終端電圧に接続されており、上記第１の出力回路は、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、ハイレベルの出力を出力するようにしたものである。
【０００９】（４）上記（１）において、好ましくは、上記第１及び第２の出力回路は、プッシュプル回路であり、上記伝送線路は、終端抵抗を介して終端電圧に接続されており、上記第１の出力回路は、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、終端電圧レベルの出力を出力するようにしたものである。
【００１０】（５）また、上記目的を達成するために、本発明は、トランシーバ回路を有する液晶コントローラと、この液晶コントローラと伝送線路を介して接続されるとともに、伝送線路を介して伝送されたｎビット（ｎは自然数）のパラレル表示データを受信するレシーバ回路を有するデータドライバと、このデータドライバによって受信された表示データを表示する液晶パネルを有する液晶表示装置において、上記トランシーバ回路は、２m個（ｍ＜ｎの自然数）以下の複数個のデータを保持する第１の保持回路と、（ｎ−ｍ）ビットのパラレルデータを出力する第１の出力回路と、ｍビットのデータを出力する第２の出力回路とを備え、上記保持回路に保持されたデータと異なるデータを上記伝送線路から伝送する際には、上記第１及び第２の出力回路を用いて、ｎビットのデータを上記伝送線路に出力し、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、上記保持回路の保持場所を示すデータを上記第２の出力回路から出力するとともに、上記レシーバ回路は、上記第１の保持回路に保持されたデータと同じデータを保持する第２の保持回路を備え、 上記第１の保持回路に保持場所を示すデータが伝送されると、上記第２の保持回路に保持されたデータを用いて伝送されたデータを復号するようにしたものである。かかる構成により、出力回路の中の第１の保持回路に保持されたデータを送る際には、ｎビットよりも少ないｍビットのデータとして伝送できるため、消費電力を低減し得るものとなる。
【００１１】（６）上記（５）において、好ましくは、上記第１及び第２の出力回路は、電源電圧の電圧振幅によりデータを伝送する出力回路であり、上記第１の出力回路は、入力したデータを保持するラッチ回路を備えており、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、上記ラッチ回路に保持されたデータを上記第１の出力回路から出力するようにしたものである。
【００１２】（７）上記（５）において、好ましくは、上記第１及び第２の出力回路は、オープンドレイン回路であり、上記伝送線路は、終端抵抗を介して終端電圧に接続されており、上記第１の出力回路は、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、ハイレベルの出力を出力するようにしたものである。
【００１３】（８）上記（５）において、好ましくは、上記第１及び第２の出力回路は、プッシュプル回路であり、上記伝送線路は、終端抵抗を介して終端電圧に接続されており、上記第１の出力回路は、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、終端電圧レベルの出力を出力するようにしたものである。
【００１４】
【発明の実施の形態】以下、図１〜図８を用いて、本発明の一実施形態によるデータ転送回路を用いた液晶表示装置の構成について説明する。最初に、図１を用いて、本実施形態による液晶表示装置の全体構成について説明する。なお、本実施形態においては、２４ビット（ＲＧＢ×８ビット）（２５６階調、１６，７７７，２１６色表示）の表示データを、１画素毎にシリアルに伝送する場合について説明する。
【００１５】本実施形態による液晶表示装置は、液晶コントローラ１０００と、データドライバ２０００と、走査ドライバ３０００と、液晶パネル４０００から構成されている。液晶コントローラ１０００と、データドライバ２０００及び走査ドライバ３０００とは、伝送線路Ｌによって接続されている。
【００１６】液晶コントローラ１０００には、システム装置から転送されてきた表示信号ＤＩＳＰが入力する。液晶コントローラ１０００は、入力した表示信号ＤＩＳＰに基づいて、液晶パネル４０００に表示するための表示データＤＡＴＡを生成する。トランシーバ回路１００は、入力した表示データＩ−ＤＡＴＡに基づいて、伝送表示データＴ−ＤＡＴＡ，表示データの伝送クロックＴ−ＣＬＫ，水平同期信号Ｈ−ＳＹＮＣ，垂直同期信号Ｖ−ＳＹＮＣ，レジスタ有効信号ＲＥを生成して、データドライバ２０００及び走査ドライバ３０００に出力する。トランシーバ回路１００の詳細構成については、図２R>２を用いて後述する。伝送表示データＯ−ＤＡＴＡは、データバス上を伝送され、データバスは、２４ビットのパラレルバスである。水平同期信号Ｈ−ＳＹＮＣは、後述するデータドライバ２０００のタイミングを指示する同期信号である。垂直同期信号Ｖ−ＳＹＮＣは、後述する走査ドライバ３０００のタイミングを指示する同期信号である。レジスタ有効信号ＲＥは、本実施形態において新たに設けられたものであり、その詳細については、図２を用いて後述する。
【００１７】データドライバ２０００は、液晶コントローラ１０００のトランシーバ回路１００から伝送された伝送クロックＴ−ＣＬＫ，水平同期信号Ｈ−ＳＹＮＣ，レジスタ有効信号ＲＥに基づいて、伝送表示データＴ−ＤＡＴＡを１画素毎に順次取込み、表示データに対応した液晶駆動電圧を生成するものである。データドライバ２０００は、通常、液晶パネル４０００の解像度に対応して、複数個のデータドライバ２０００Ａ，２０００Ｂ，…，２０００Ｎで構成されている。複数個のデータドライバ２０００Ａ，２０００Ｂ，…，２０００Ｎは、それぞれ、レシーバ回路２００Ａ，２００Ｂ，…，２００Ｎを備えており、伝送クロックＴ−ＣＬＫ，水平同期信号Ｈ−ＳＹＮＣ，レジスタ有効信号ＲＥに基づいて、伝送表示データＴ−ＤＡＴＡを１画素毎に順次取込み、出力表示データＯ−ＤＡＴＡを生成する。なお、レシーバ回路２００Ａ，２００Ｂ，…，２００Ｎの詳細構成については、図４を用いて後述する。
【００１８】走査ドライバ３０００は、入力した垂直同期信号Ｖ−ＳＹＮＣに基づいて、液晶パネル４０００の順次選択電圧を生成する。
【００１９】トランシーバ回路１００と、レシーバ回路２００と、両者を接続する伝送線路Ｌによって、データ伝送回路が構成されており、ＲＧＢ×８ビット合計２４ビットの表示データは、トランシーバ回路１００から伝送線路Ｌの中のデータバスを介して、１画素毎にシリアルに、レシーバ回路２００Ａ，２００Ｂ，…，２００Ｎに伝送される。
【００２０】次に、図２を用いて、本実施形態による液晶表示装置のデータ伝送回路に用いるトランシーバ回路１００の構成について説明する。トランシーバ回路１００は、保持回路１１０と、８個の比較器ＣＰ０，ＣＰ１，…，ＣＰ７と、エンコーダ１２０と、ＯＲ回路１３０と、ラッチ回路１４０，１４５と、選択回路１５０と、出力回路１６０Ａ，１６０Ｂ，１６０Ｃ，１６０Ｄとから構成されている。
【００２１】保持回路１１０には、データ伝送の伝送クロックＣＬＫと、ＲＧＢ×８ビットで合計２４ビットのパラレルの入力表示データＩ−ＤＡＴＡが入力する。保持回路１１０は、伝送クロックＣＬＫのタイミングに同期して、入力した複数の入力表示データＩ−ＤＡＴＡを順次保持する。ここでは、保持回路１１０は、８個の入力表示データＩ−ＤＡＴＡを保持するものとし、かつ、後述する動作により、保持される入力表示データＩ−ＤＡＴＡは、それぞれ、異なる８種類のデータとなるように構成されている。そして、保持回路１１０は、保持した複数の表示データを、データＲＤ０，ＲＤ１，…，ＲＤ７として出力する。なお、保持回路１１０の詳細構成については、図３を用いて後述する。
【００２２】比較器ＣＰ０，ＣＰ１，…，ＣＰ７の一方の入力端子には、それぞれ、保持回路１１０が出力するデータＲＤ０，ＲＤ１，…，ＲＤ７が入力し、他方の入力端子には、入力表示データＩ−ＤＡＴＡが入力する。比較器ＣＰ０，ＣＰ１，…，ＣＰ７は、データＲＤ０，ＲＤ１，…，ＲＤ７と、入力表示データＩ−ＤＡＴＡをそれぞれ比較して、両者が一致するときハイレベルとなる一致信号ＡＧ０，ＡＧ１，…，ＡＧ７を出力する。
【００２３】一致信号ＡＧ０，ＡＧ１，…，ＡＧ７は、エンコーダ１２０及びＯＲ回路１３０に入力する。エンコーダ１２０は、８ビットの一致信号ＡＧ０，ＡＧ１，…，ＡＧ７を、３ビットの信号にエンコードする。例えば、一致信号ＡＧ０がハイレベルとなると、エンコーダ１２０の出力信号は、「０００」の３ビット信号となり、一致信号ＡＧ１がハイレベルとなると、エンコーダ１２０の出力信号は、「００１」の３ビット信号となり、一致信号ＡＧ２がハイレベルとなると、エンコーダ１２０の出力信号は、「０１０」の３ビット信号となる。エンコードされた３ビット信号は、３ビットのラッチ回路１４０によってラッチされる。
【００２４】また、ＯＲ回路１３０は、一致信号ＡＧ０，ＡＧ１，…，ＡＧ７の論理和を演算して、一致信号ＡＧ０，ＡＧ１，…，ＡＧ７のいずれかがハイレベルとなると、出力される選択信号ＳＥＬもハイレベルとなる。選択信号ＳＥＬは、保持回路１１０及びラッチ回路１４５に入力する。ラッチ回路１４５によってラッチされた選択信号ＳＥＬは、レジスタ有効信号ＲＥとして、出力回路１６０Ａと、選択回路１５０と、出力回路１６０Ｃに入力する。
【００２５】ここで、本実施形態においては、トランシーバ回路１００に入力した２４ビットの入力表示データＩ−ＤＡＴＡは、例えば、上位の２１ビットの表示データと下位の３ビットの表示データとに分けるようにしている。なお、ビット分割の方法としては、下位の２１ビットと上位の３ビットに分けてもよく、また、２４ビットのデータの中から任意の３ビットを取り出すようにしてもよいものである。
【００２６】レジスタ一致信号ＲＥがローレベルの場合、即ち、保持回路１１０に入力した入力表示データＩ−ＤＡＴＡが、保持回路１１０に保持されている８種類の表示データと一致しない場合には、出力回路１６０Ａは、入力した２１ビットの表示データをそのまま出力し、また、選択回路１５０は、３ビットの表示データが出力回路１６０Ｂに出力されるように選択する。即ち、２４ビットの入力表示データＩ−ＤＡＴＡは、２１ビットの伝送表示データＴ−ＤＡＴＡ（２１）として、出力回路１６０Ａから出力され、また、３ビットの伝送表示データＴ−ＤＡＴＡ（３）として、出力回路１６０Ｂから出力される。
【００２７】それに対して、レジスタ一致信号ＲＥがハイレベルの場合、即ち、保持回路１１０に入力した入力表示データＩ−ＤＡＴＡが、保持回路１１０に保持されている８種類の表示データのいずれかと一致した場合には、出力回路１６０Ａは、その前に入力した２１ビットの表示データの出力を継続し、また、選択回路１５０は、ラッチ回路１４０にラッチされたエンコーダ１２０の出力データを出力するように選択される。即ち、３ビットのエンコードされたデータのみが、データＴ−ＤＡＴＡ（３）として、出力回路１６０Ｂから出力する。
【００２８】また、レジスタ有効信号ＲＥは、出力回路１６０Ｃから出力され、伝送クロックＣＬＫは、出力回路１６０Ｄから出力される。
【００２９】なお、図示する例において、（２４），（２１），（３）は、それぞれ、２４ビット，２１ビット，３ビットのパラレルデータであることを示しており、かかる表記は、図３以降においても同様である。
【００３０】ここで、図３を用いて、本実施形態による液晶表示装置のデータ伝送回路のトランシーバ回路１００に用いる保持回路１１０の構成について説明する。本実施形態における保持回路１１０は、８個の２４ビットのレジスタＳＲ０，ＳＲ１，…ＳＲ７と、８個の選択回路ＳＬ０，ＳＬ１，…，ＳＬ７とから構成されている。レジスタＳＲ０，ＳＲ１，…ＳＲ７は、８段接続されており、シフトレジスタを構成している。
【００３１】選択回路ＳＬ０は、入力表示データＩ−ＤＡＴＡと、レジスタＳＲ０の出力Ｑを、選択信号ＳＥＬによって選択して、レジスタＳＲ０の入力端子Ｄに入力する。選択信号ＳＥＬがローレベルの場合には、選択回路ＳＬ０は、入力表示データＩ−ＤＡＴＡを選択して、レジスタＳＲ０にそのデータが保持される。選択信号ＳＥＬがハイレベルの場合には、選択回路ＳＬ０は、レジスタＳＲ０に保持されているデータを選択して、レジスタＳＲ０に再びそのデータを保持する。レジスタＳＲ０に保持されたデータは、データＲＤ０として、出力される。
【００３２】選択回路ＳＬ１は、レジスタＳＲ０の出力Ｑと、レジスタＳＲ１の出力Ｑを、選択信号ＳＥＬによって選択して、レジスタＳＲ１の入力端子Ｄに入力する。選択信号ＳＥＬがローレベルの場合には、選択回路ＳＬ１は、レジスタＳＲ０の出力Ｑを選択して、レジスタＳＲ１にそのデータが保持される。選択信号ＳＥＬがハイレベルの場合には、選択回路ＳＬ１は、レジスタＳＲ１に保持されているデータを選択して、レジスタＳＲ１に再びそのデータを保持するる。選択回路ＳＬ２，…，ＳＬ７の動作も、選択回路ＳＬ１と同様である。
【００３３】ここで、図４及び図２，図３を用いて、具体的な入力表示データＩ−ＤＡＴＡに対する保持回路１１０の動作について説明する。図４（Ａ）は、伝送クロックＣＬＫを示しており、図４（Ｂ）は、伝送クロックＣＬＫに同期して入力する２４ビットの入力表示データＩ−ＤＡＴＡを示している。即ち、伝送クロックＣＬＫのタイミングｔ０，ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，…に同期して、入力表示データＩ−ＤＡＴＡとして、「色１」，「色１」，色１」，「色１」，「色２」，…が、図２及び図３に示した保持回路１１０に順次入力する。
【００３４】時刻ｔ１では、図４（Ｄ）に示すように、レジスタＳＲ０に「色１」が保持され、図２に示したデータＲＤ０は「色１」となる。次に、時刻ｔ２に、「色１」の入力表示データが保持回路１１０に入力すると、図２に示した比較器ＣＰ０は、データＲＤ０と入力表示データＩ−ＤＡＴＡが一致するため、ハイレベルの一致信号ＡＧ０を出力する。従って、ＯＲ回路１３０が出力する選択信号ＳＥＬはハイレベルとなり、図３に示した選択回路ＳＬ０，…，ＳＬ７をそれぞれレジスタＳＲ０，…，ＳＲ７の出力Ｑを選択する。その結果、図４（Ｄ）の時刻２に示すように、レジスタＳＲ０の保持内容は維持される。また、選択信号ＳＥＬがハイレベルとなると、図４（Ｃ）に示すように、レジスタ有効信号ＲＥがハイレベルとなる。従って、選択回路１５０は、ラッチ回路１４０の出力を選択する。ここで、エンコーダ１２０の出力は、「０００」となるため、出力回路１６０Ｂからは「０００」出力される。このエンコードデータは、レジスタＳＲ０を示すものであるため、図４（Ｊ）に示すように、「Ｒｅｇ０」を示すデータが出力回路１６０Ｂから出力されることになる。また、レジスタ有効信号ＲＥがハイレベルとなると、出力回路１６０Ａはその前の出力を維持するため、図４（Ｉ）に示すように、時刻ｔ１と同じ、「色１」を出力する。時刻ｔ３，ｔ４の動作は、時刻ｔ２と同様である。
【００３５】時刻ｔ５において、入力表示データＩ−ＤＡＴＡとして、「色２」が保持回路１１０に入力すると、図２に示した比較器ＣＰ０の出力はローレベルとなるため、ＯＲ回路１３０が出力する選択信号ＳＥＬは、ローレベルとなる。従って、図３に示した選択回路ＳＬ０は、入力データＩ−ＤＡＴＡを選択し、また、選択回路ＳＬ１は、レジスタＳＲ０の出力を選択するため、図４R>４（Ｄ）に示すように、レジスタＳＲ０には「色２」が保持され、図４（Ｅ）に示すように、レジスタＳＲ１には「色１」がレジスタＳＲ０からシフトして保持される。
【００３６】時刻ｔ６〜ｔ８においては、図４（Ｂ）に示すように、入力表示データＩ−ＤＡＴＡは、順次、「色３」，「色４」，「色５」と変化するため、時刻ｔ５に説明した動作と同様にして、レジスタＳＲ０，ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４は順次シフトレジスタとして動作して、時刻ｔ８においては、それぞれ、「色５」，「色４」，「色３」，「色２」，「色１」が保持される。
【００３７】次に、時刻ｔ９において、「色２」の入力表示データが保持回路１１０に入力すると、図４（Ｇ）に示すように、時刻ｔ９においては、レジスタＳＲ３に「色２」が保持されている。従って、図２に示した比較器ＣＰ３は、データＲＤ３と入力表示データＩ−ＤＡＴＡがともに「色２」で一致するため、ハイレベルの一致信号ＡＧ３を出力する。従って、ＯＲ回路１３０が出力する選択信号ＳＥＬはハイレベルとなり、図３に示した選択回路ＳＬ０，…，ＳＬ７をそれぞれレジスタＳＲ０，…，ＳＲ７の出力Ｑを選択する。その結果、図４（Ｄ）〜（Ｈ）の時刻ｔ９に示すように、時刻ｔ８におけるレジスタＳＲ０〜ＳＲ４の保持内容は維持される。また、選択信号ＳＥＬがハイレベルとなると、図４（Ｃ）に示すように、レジスタ有効信号ＲＥがハイレベルとなる。従って、選択回路１５０は、ラッチ回路１４０の出力を選択する。ここで、エンコーダ１２０の出力は、「０１１」となるため、出力回路１６０Ｂからは「１１１」が出力される。このエンコードデータは、レジスタＳＲ３を示すものであるため、図４（Ｊ）に示すように、「Ｒｅｇ３」を示すデータが出力回路１６０Ｂから出力されることになる。また、レジスタ有効信号ＲＥがハイレベルとなると、出力回路１６０Ａはその前の出力を維持するため、図４（Ｉ）に示すように、時刻ｔ８と同じ、「色２」を出力する。時刻ｔ１０では「色３」が、時刻ｔ１１では「色４」というように、時刻ｔ１４までは、既に保持回路１１０に保持されているものと同じ入力表示データＩ−ＤＡＴＡが入力するため、そのときの動作は、時刻ｔ９と同様である。但し、保持されているレジスタの位置が異なるため、図４（Ｊ）に示すように、それぞれのレジスタ位置を示す３ビットデータが出力される。
【００３８】即ち、図４（Ｉ），（Ｊ）に示すように、入力表示データＩ−ＤＡＴＡが保持回路１１０に保持されているデータと同じ場合（図４の時刻ｔ２，ｔ３，ｔ４，ｔ９，ｔ１０，ｔ１１，ｔ１２，ｔ１３，ｔ１４）においては、図４（Ｉ）に示す２１ビットデータはその前のデータを保持し、３ビットデータを用いて、表示データを伝送することができる。即ち、２４ビットの表示データの伝送を３ビットで行うものである。
【００３９】次に、図５を用いて、本実施形態による液晶表示装置のデータ伝送回路に用いるレシーバ回路２００の構成について説明する。レシーバ回路２００は、保持回路２１０と、入力回路２２０Ａ，２２０Ｂ，２２０Ｃ，２２０Ｄと、ラッチ回路２３０，２３５と、選択回路２４０とから構成されている。
【００４０】入力回路２２０Ａには、図２に示した出力回路１６０Ａが出力する２１ビットの伝送表示データＴ−ＤＡＴＡ（２１）が入力する。入力回路２２０Ｂには、図２に示した出力回路１６０Ｂが出力する３ビットの伝送表示データＴ−ＤＡＴＡ（３）が入力する。伝送表示データＴ−ＤＡＴＡ（２１）及び伝送表示データＴ−ＤＡＴＡ（３）は、２４ビットの表示データＴ−ＤＡＴＡ（２４）として、保持回路２１０に入力する。また、伝送表示データＴ−ＤＡＴＡ（３）は、ラッチ回路２３０によって保持される。
【００４１】入力回路２２０Ｃには、図２に示した出力回路１６０Ｃが出力するレジスタ有効信号ＲＥが入力する。レジスタ有効信号ＲＥは、ラッチ回路２３５に保持されるとともに、保持回路２１０に選択信号ＳＥＬとして入力する。入力回路２２０ｄには、図２に示した出力回路１６０ｄが出力するクロックＣＬＫが入力する。クロックＣＬＫは、保持回路２１０と、ラッチ回路２３０，２３５に同期信号として入力する。
【００４２】保持回路２１０には、データ伝送の伝送クロックＣＬＫと、ＲＧＢ×８ビットで合計２４ビットのパラレルの伝送表示データＴ−ＤＡＴＡと、選択信号ＳＥＬが入力する。保持回路２１０の構成は、伝送クロックＣＬＫのタイミングに同期して、入力した複数の入力表示データＩ−ＤＡＴＡを順次保持する。ここでは、保持回路２１０は、８個の入力表示データＩ−ＤＡＴＡを保持するものとし、かつ、後述する動作により、保持される入力表示データＩ−ＤＡＴＡは、それぞれ、異なる８種類のデータとなるように構成されている。そして、保持回路２１０は、保持した複数の表示データを、データＲＤ０，ＲＤ１，…，ＲＤ７として出力する。
【００４３】保持回路２１０の構成は、図３に示した保持回路１１０と同様であるため、選択信号ＳＥＬがローレベルのときは、入力した伝送表示データＴ−ＤＡＴＡを順次シフトしながら保持する８段のシフトレジスタとして動作する。そして、選択信号ＳＥＬがハイレベルになると、その前のタイミングで保持している値をそのまま保持する。保持回路１１０と保持回路２１０は、伝送クロックＣＬＫによって同期を取られているため、保持回路１１０を構成する８段のレジスタＳＲ０，…，ＳＲ７が保持するデータが、図４（Ｄ）〜（Ｈ）のように変化すると、保持回路２１０を構成する８段のレジスタの内容も同じく変化する。
【００４４】選択回路２４０は、レジスタ有効信号ＲＥがローレベルの場合には、保持回路２１０の出力ＲＤ０を選択して、出力表示データＯ−ＤＡＴＡとして出力する。出力ＲＤ０は、図３に示した出力ＲＤ０に相当するものであるため、レジスタＳＲ０の保持データである。従って、図４（Ｄ）の時刻ｔ５〜ｔ８に示したように保持回路１１０のレジスタＳＲ０のデータが、「色２」，「色３」，「色４」，「色５」と順次変化するときは、保持回路２１０の出力ＲＤ０も、同じく、「色２」，「色３」，「色４」，「色５」と順次変化する。
【００４５】また、選択回路２４０は、レジスタ有効信号ＲＥがハイレベルの場合には、ラッチ回路２３０に保持されている３ビットデータをデコードした値によって示されるデータＲＤ０，…，ＲＤ７を選択して、出力表示データＯ−ＤＡＴＡとして出力する。出力ＲＤ０，…，ＲＤ７は、図３に示した出力ＲＤ０，…，ＲＤ７に相当するものであるため、レジスタＳＲ０，…，ＳＲ７の保持データである。従って、図４（Ｊ）の時刻ｔ９に示したようにラッチ回路２３０に保持された３ビットデータが「Ｒｅｇ３」である場合には、図３のレジスタＳＲ３に保持された値、即ち、保持回路２１０の出力データＲＤ３を選択して、「色２」を出力する。
【００４６】以上のようにして、入力表示データＩ−ＤＡＴＡが保持回路１１０に保持されているデータと同じ場合（図４の時刻ｔ２，ｔ３，ｔ４，ｔ９，ｔ１０，ｔ１１，ｔ１２，ｔ１３，ｔ１４）においては、図４（Ｉ）に示す２１ビットデータはその前のデータを保持し、３ビットデータを用いて、表示データを伝送することができる。即ち、２４ビットの表示データの伝送を３ビットで行うことができ、それに対して、レシーバ回路２００は、保持回路２１０に保持されているデータを用いて伝送されてきた３ビットのデータを２４ビットデータに復元することができる。
【００４７】次に、図６及び図７を用いて、本実施形態による液晶表示装置のデータ伝送回路に用いる出力回路１６０Ａと入力回路２２０Ａの構成及び動作について説明する。出力回路１６０Ａは、ＣＭＯＳのスイッチング回路ＳＷ１，ＳＷ２と、選択回路１６２と、ラッチ回路１６４とによって構成されている。スイッチング回路ＳＷ１，ＳＷ２は、それぞれ、電源電圧Ｖｃｃと接地電位ＧＮＤの間に直列接続されているとともに、スイッチング回路ＳＷ１のゲートは反転入力となっている。
【００４８】入力データＩ−ＤＡＴＡは、選択回路１６２及びラッチ回路１６４に入力する。ラッチ回路１６４は、入力データＩ−ＤＡＴＡを保持して、選択回路１６２に出力する。選択回路１６２は、レジスタ有効信号ＲＥによって入力を選択する。レジスタ有効信号ＲＥがローレベルのときは、選択回路１６２は、入力データＩ−ＤＡＴＡをそのままスイッチング回路ＳＷ１，ＳＷ２に出力する。レジスタ有効信号ＲＥがハイレベルのときは、選択回路１６２は、ラッチ回路１６４に保持された入力データＩ−ＤＡＴＡをスイッチング回路ＳＷ１，ＳＷ２に出力する。かかる構成によって、図４（Ｉ）に示したように、例えば、時刻ｔ２，ｔ３，ｔ４においては、その前の表示データ「色１」を維持したまま出力する。
【００４９】入力データＩ−ＤＡＴＡがローレベルのときは、スイッチング回路ＳＷ１はオンとなり、スイッチング回路ＳＷ２がオフとなるので、図７に示すように、出力回路１６０Ａから伝送線路Ｌに出力される伝送データＴ−ＤＡＴＡは、時刻ｔｍにおいて電源電圧Ｖｃｃのハイレベルとなる。また、入力データＩ−ＤＡＴＡがハイレベルのときは、スイッチング回路ＳＷ１はオフとなり、スイッチング回路ＳＷ２がオンとなるので、図７に示すように、出力回路１６０Ａから出力される伝送データＴ−ＤＡＴＡは、時刻ｔｍ＋１において接地電位ＧＮＤのローレベルとなる。
【００５０】そして、本実施形態においては、図４（Ｉ）の時刻ｔ８，ｔ９に示したように、保持回路１１０に保持されているデータを送る場合には、前のデータを維持するようにしている。即ち、図７の時刻ｔ８，ｔ９に示すように、例えば、時刻ｔ８においてハイレベルのとき、従来の方式では、時刻ｔ９に波線で示すようにデータがローレベルになる場合でも、本実施形態では、実線で示すように前のデータ（ハイレベル）を保持している。ＣＭＯＳ回路からなる出力回路では、表示データのビット値が変化するデータの変化点において駆動電流が流れて、消費電力が増加するが、本実施形態のようにビット値が変化しないようにすることにより、駆動電流が流れず、消費電力も増大しないものである。
【００５１】次に、図６に示すように、入力回路２２０Ａは、ＣＭＯＳのスイッチング回路ＳＷ３，ＳＷ４とによって構成されている。スイッチング回路ＳＷ３，ＳＷ４は、それぞれ、電源電圧Ｖｃｃと接地電位ＧＮＤの間に直列接続されているとともに、スイッチング回路ＳＷ３のゲートは反転入力となっている。
【００５２】伝送線路Ｌを介して入力する伝送データＴ−ＤＡＴＡがローレベルのときは、スイッチング回路ＳＷ３はオンとなり、スイッチング回路ＳＷ４がオフとなるので、入力回路２２０Ａから出力される伝送データＴ−ＤＡＴＡは、電源電圧Ｖｃｃのハイレベルとなる。また、伝送データＩ−ＤＡＴＡがハイレベルのときは、スイッチング回路ＳＷ３はオフとなり、スイッチング回路ＳＷ４がオンとなるので、伝送データＴ−ＤＡＴＡは、接地電位ＧＮＤのローレベルとなる。
【００５３】次に、図８を用いて、本実施形態による液晶表示装置のデータ伝送回路に用いる出力回路１６０Ｂ，１６０Ｃ，１６０Ｄと入力回路２２０Ｂ，２２０Ｃ，２２０Ｄの構成及び動作について説明する。出力回路１６０Ｂ，１６０Ｃ，１６０Ｄは、ＣＭＯＳのスイッチング回路ＳＷ１，ＳＷ２とによって構成されている。スイッチング回路ＳＷ１，ＳＷ２は、それぞれ、電源電圧Ｖｃｃと接地電位ＧＮＤの間に直列接続されているとともに、スイッチング回路ＳＷ１のゲートは反転入力となっている。
【００５４】入力データＩ−ＤＡＴＡがローレベルのときは、スイッチング回路ＳＷ１はオンとなり、スイッチング回路ＳＷ２がオフとなるので、出力回路１６０Ｂ，１６０Ｃ，１６０Ｄから伝送線路Ｌに出力される伝送データＴ−ＤＡＴＡは、電源電圧Ｖｃｃのハイレベルとなる。また、入力データＩ−ＤＡＴＡがハイレベルのときは、スイッチング回路ＳＷ１はオフとなり、スイッチング回路ＳＷ２がオンとなるので、出力回路１６０Ｂ，１６０Ｃ，１６０Ｄから出力される伝送データＴ−ＤＡＴＡは、接地電位ＧＮＤのローレベルとなる。
【００５５】次に、入力回路２２０Ｂ，２２０Ｃ，２２０Ｄは、ＣＭＯＳのスイッチング回路ＳＷ３，ＳＷ４とによって構成されている。スイッチング回路ＳＷ３，ＳＷ４は、それぞれ、電源電圧Ｖｃｃと接地電位ＧＮＤの間に直列接続されているとともに、スイッチング回路ＳＷ３のゲートは反転入力となっている。
【００５６】伝送線路Ｌを介して入力する伝送データＴ−ＤＡＴＡがローレベルのときは、スイッチング回路ＳＷ３はオンとなり、スイッチング回路ＳＷ４がオフとなるので、入力回路２２０Ｂ，２２０Ｃ，２２０Ｄから出力される伝送データＴ−ＤＡＴＡは、電源電圧Ｖｃｃのハイレベルとなる。また、伝送データＩ−ＤＡＴＡがハイレベルのときは、スイッチング回路ＳＷ３はオフとなり、スイッチング回路ＳＷ４がオンとなるので、伝送データＴ−ＤＡＴＡは、接地電位ＧＮＤのローレベルとなる。
【００５７】以上説明したように、２４ビットの表示データを伝送する際に、保持回路２１０に保持されているデータと同じデータを伝送する場合（例えば、図４の時刻ｔ２，ｔ３，ｔ４，ｔ９，…，ｔ１４）は、２１ビットデータは、図４（Ｉ）に示すように、前のデータを保持するようにするため、出力回路の表示データのビット値が変化しないようにしているので、駆動電流が流れず、消費電力も増大しないものである。そして、３ビットのエンコードされたデータを用いて、保持回路１１０に保持された表示データの情報を、レシーバ回路２００に伝送するため、レシーバ回路２００の保持回路２１０に保持された表示データを復元して、２４ビットデータを３ビットで伝送することができる。
【００５８】なお、本実施形態においては、レジスタ有効信号として新たに１ビット伝送信号を追加しており、この分の消費電力は増加することになるが、２１ビット分の消費電力を低減できるため、総体的には、消費電力を低減することができる。
【００５９】ＲＧＢ各８ビットの２４ビットの表示データを用いる液晶表示装置においても、一般的なＯＡ用途のアプリケーションソフトであるワードプロセッサや表計算ソフトを液晶パネルに表示する場合には、表示色数は２５６色モードであり、実際に表示に使用する色数は１０色〜２０色程度である。このようなＯＡ用途のアプリケーションソフトの表示では、前の表示データと同じ表示データが伝送され、保持回路２１０を３段のシフトレジスタで構成した場合（即ち、保持する表示データが３種類の場合）でも、ヒット率が９０％以上であることが判明した。即ち、図３に示した例では、保持回路２１０を８段のシフトレジスタにより構成したが、表示データに対応して、シフトレジスタの段数を削減して構成しても消費電力を低減することができる。
【００６０】以上説明したように、本実施形態によれば、データ伝送回路及び液晶表示装置の消費電力を低減することができる。
【００６１】次に、図９〜図１２を用いて、本発明の第２の実施形態データ転送回路を用いた液晶表示装置の構成及び動作について説明する。なお、本実施形態による液晶表示装置の全体構成は、図１に示したものと同様であり、液晶表示装置のデータ伝送回路に用いるトランシーバ回路１００の構成は、図２に示したものと同様であり、トランシーバ回路１００に用いる保持回路１１０の構成についても、図３に示したものと同様である。また、本実施形態による液晶表示装置のデータ伝送回路に用いるレシーバ回路２００の構成についても、図５に示したものと同様である。
【００６２】本実施形態においては、特に、出力回路１６０及び入力回路２２０の構成が異なるものとであり、この点について、図９〜図１２を用いて説明する。本実施形態においては、出力回路として、オープンドレイン回路とし、線路は終端抵抗により終端し、入力回路としては差動回路を用いている。
【００６３】ここで、図９及び図１０を用いて、本実施形態による液晶表示装置のデータ伝送回路に用いる出力回路１６０Ａと入力回路２２０Ａの構成及び動作について説明する。出力回路１６０Ａは、ＣＭＯＳのスイッチング回路ＳＷ１と、反転回路ＩＮＶと、ノア回路ＮＯＲとによって構成されている。スイッチング回路ＳＷ１のドレインは、伝送線路ＬのインピーダンスＺ０及び終端抵抗Ｒｔを介して、終端電圧Ｖｔに接続され、ソースは接地電位ＧＮＤに接続されている。なお、終端電圧Ｖｔは、電源電圧Ｖｃｃよりも低い電圧である。
【００６４】また、入力回路２２０Ａは、ＣＭＯＳのスイッチング回路ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６と、定電流源Ｉによって構成されている。スイッチング回路ＳＷ３，ＳＷ４は、それぞれ、定電流源Ｉと接地電位ＧＮＤの間に直列接続され、スイッチング回路ＳＷ５，ＳＷ６は、それぞれ、定電流源Ｉと接地電位ＧＮＤの間に直列接続されている。スイッチング回路ＳＷ３のゲートの反転入力には伝送表示データＴ−ＤＡＴＡが入力し、スイッチング回路ＳＷ５のゲートの反転入力には参照電圧Ｖｒｅｆが入力しており、スイッチング回路ＳＷ３，ＳＷ４と、スイッチング回路ＳＷ５，ＳＷ６とによって差動回路を構成している。
【００６５】スイッチング回路ＳＷ１のゲート入力が、ローレベルのとき、スイッチング回路ＳＷ１はオフとなり、伝送線路Ｌに電流は流れず、伝送線路Ｌの電位は、図１０の時刻ｔｍに示すように、終端電圧Ｖｔに等しくなる。また、スイッチング回路ＳＷ１のゲート入力が、ハイレベルになると、スイッチング回路ＳＷ１はオンして、伝送線路Ｌに電流が流れ、伝送線路Ｌの電位は、図１０１０の時刻ｔｍ＋１に示すように、終端電圧Ｖｔから終端抵抗Ｒｔの電圧ドロップ分低い電圧となる。
【００６６】図９において、レジスタ有効信号ＲＥがローレベルのときは、入力表示データＩ−ＤＡＴＡは、反転回路ＩＮＶで反転された後、ノア回路ＮＯＲで反転されるため、そのままスイッチング回路ＳＷ１のゲートに入力する。それに対して、レジスタ有効信号ＲＥがハイレベルとなると、ノア回路ＮＯＲの出力は、入力表示データＩ−ＤＡＴＡのレベルに拘わらず、常に、ローレベルとなる。
【００６７】従って、図１０に示すように、例えば、時刻ｔ８において、伝送表示データＴ−ＤＡＴＡが終端電圧Ｖｔに等しいハイレベルＨとする。時刻ｔ９において、従来は、波線で示すように、入力表示データが変化したとすると、本実施形態においては、そのとき、レジスタ有効信号ＲＥをハイレベルとすることにより、実線で示すように、終端電圧Ｖｔに等しいハイレベルＨを維持するようにしている。スイッチング回路ＳＷ１がオフのときは、伝送線路Ｌに駆動電流が流れないため、消費電力を低減することができる。
【００６８】ここで、図１１を用いて、本実施形態により伝送される表示データの一例について説明する。図１１R>１（Ａ）は、伝送クロックＣＬＫを示しており、図１１（Ｂ）は、伝送クロックＣＬＫに同期して入力する２４ビットの入力表示データＩ−ＤＡＴＡを示している。即ち、伝送クロックＣＬＫのタイミングｔ０，ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，…に同期して、入力表示データＩ−ＤＡＴＡとして、「色１」，「色１」，色１」，「色１」，「色２」，…が、図２及び図３に示した保持回路１１０に順次入力する。
【００６９】時刻ｔ１では、図１１（Ｄ）に示すように、図３のレジスタＳＲ０に「色１」が保持され、図２に示したデータＲＤ０は「色１」となる。
【００７０】次に、時刻ｔ２に、「色１」の入力表示データが保持回路１１０に入力すると、図２に示した比較器ＣＰ０は、データＲＤ０と入力表示データＩ−ＤＡＴＡが一致するため、ハイレベルの一致信号ＡＧ０を出力する。従って、ＯＲ回路１３０が出力する選択信号ＳＥＬはハイレベルとなり、図３に示した選択回路ＳＬ０，…，ＳＬ７をそれぞれレジスタＳＲ０，…，ＳＲ７の出力Ｑを選択する。その結果、図１１（Ｄ）の時刻ｔ２に示すように、レジスタＳＲ０の保持内容は維持される。また、選択信号ＳＥＬがハイレベルとなると、図１１（Ｃ）に示すように、レジスタ有効信号ＲＥがハイレベルとなる。従って、選択回路１５０は、ラッチ回路１４０の出力を選択する。ここで、エンコーダ１２０の出力は、「０００」となるため、出力回路１６０Ｂからは「０００」出力される。このエンコードデータは、レジスタＳＲ０を示すものであるため、図１１（Ｅ）に示すように、「Ｒｅｇ０」を示すデータが出力回路１６０Ｂから出力されることになる。また、レジスタ有効信号ＲＥがハイレベルとなると、図９に示した出力回路１６０Ａのスイッチング回路ＳＷ１はオフとなるため、図１１（Ｄ）に示すように、ハイレベルＨを出力する。時刻ｔ３，ｔ４の動作は、時刻ｔ２と同様である。
【００７１】時刻ｔ５において、入力表示データＩ−ＤＡＴＡとして、「色２」が保持回路１１０に入力すると、図２に示した比較器ＣＰ０の出力はローレベルとなるため、ＯＲ回路１３０が出力する選択信号ＳＥＬは、ローレベルとなる。従って、図３に示した選択回路ＳＬ０は、入力データＩ−ＤＡＴＡを選択し、また、選択回路ＳＬ１は、レジスタＳＲ０の出力を選択するため、図１１１１（Ｄ）に示すように、レジスタＳＲ０には「色２」が保持され、図１１（Ｅ）に示すように、レジスタＳＲ１には「色１」がレジスタＳＲ０からシフトして保持される。
【００７２】時刻ｔ６〜ｔ８においては、図１１（Ｂ）に示すように、入力表示データＩ−ＤＡＴＡは、順次、「色３」，「色４」，「色５」と変化するため、時刻ｔ５に説明した動作と同様にして、レジスタＳＲ０，ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４は順次シフトレジスタとして動作して、時刻ｔ８においては、それぞれ、「色５」，「色４」，「色３」，「色２」，「色１」が保持される。
【００７３】次に、時刻ｔ９において、「色２」の入力表示データが保持回路１１０に入力すると、時刻ｔ９においては、レジスタＳＲ３に「色２」が保持されている。従って、図２に示した比較器ＣＰ３は、データＲＤ３と入力表示データＩ−ＤＡＴＡがともに「色２」で一致するため、ハイレベルの一致信号ＡＧ３を出力する。従って、ＯＲ回路１３０が出力する選択信号ＳＥＬはハイレベルとなり、図３に示した選択回路ＳＬ０，…，ＳＬ７をそれぞれレジスタＳＲ０，…，ＳＲ７の出力Ｑを選択する。その結果、時刻ｔ８におけるレジスタＳＲ０〜ＳＲ４の保持内容は維持される。また、選択信号ＳＥＬがハイレベルとなると、図１１（Ｃ）に示すように、レジスタ有効信号ＲＥがハイレベルとなる。従って、選択回路１５０は、ラッチ回路１４０の出力を選択する。ここで、エンコーダ１２０の出力は、「０１１」となるため、出力回路１６０Ｂからは「１１１」が出力される。このエンコードデータは、レジスタＳＲ３を示すものであるため、図１１（Ｅ）に示すように、「Ｒｅｇ３」を示すデータが出力回路１６０Ｂから出力されることになる。また、レジスタ有効信号ＲＥがハイレベルとなると、出力回路１６０Ａのスイッチング回路ＳＷ１はオフとなるため、図１１（Ｄ）に示すように、ハイレベルＨを出力する。
【００７４】時刻ｔ１０では「色３」が、時刻ｔ１１では「色４」というように、時刻ｔ１４までは、既に保持回路１１０に保持されているものと同じ入力表示データＩ−ＤＡＴＡが入力するため、そのときの動作は、時刻ｔ９と同様である。但し、保持されているレジスタの位置が異なるため、図１１（Ｅ）に示すように、それぞれのレジスタ位置を示す３ビットデータが出力される。
【００７５】即ち、図１１（Ｄ），（Ｅ）に示すように、入力表示データＩ−ＤＡＴＡが保持回路１１０に保持されているデータと同じ場合（図１１の時刻ｔ２，ｔ３，ｔ４，ｔ９，ｔ１０，ｔ１１，ｔ１２，ｔ１３，ｔ１４）においては、図１１（Ｄ）に示す２１ビットデータはハイレベルの出力となり、３ビットデータを用いて、表示データを伝送することができる。即ち、２４ビットの表示データの伝送を３ビットで行うものである。
【００７６】次に、図１２を用いて、本実施形態による液晶表示装置のデータ伝送回路に用いる出力回路１６０Ｂ，１６０Ｃ，１６０Ｄと入力回路２２０Ｂ、２２０Ｃ，２２０Ｄの構成及び動作について説明する。出力回路１６０Ｂ，１６０Ｃ，１６０Ｄは、ＣＭＯＳのスイッチング回路ＳＷ１から構成されている。スイッチング回路ＳＷ１のドレインは、伝送線路ＬのインピーダンスＺ０及び終端抵抗Ｒｔを介して、終端電圧Ｖｔに接続され、ソースは接地電位ＧＮＤに接続されている。なお、終端電圧Ｖｔは、電源電圧Ｖｃｃよりも低い電圧である。
【００７７】また、入力回路２２０Ｂ、２２０Ｃ，２２０Ｄは、ＣＭＯＳのスイッチング回路ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６と、定電流源Ｉによって構成されている。スイッチング回路ＳＷ３，ＳＷ４は、それぞれ、定電流源Ｉと接地電位ＧＮＤの間に直列接続され、スイッチング回路ＳＷ５，ＳＷ６は、それぞれ、定電流源Ｉと接地電位ＧＮＤの間に直列接続されている。スイッチング回路ＳＷ３のゲートの反転入力には伝送表示データＴ−ＤＡＴＡが入力し、スイッチング回路ＳＷ５のゲートの反転入力には参照電圧Ｖｒｅｆが入力しており、スイッチング回路ＳＷ３，ＳＷ４と、スイッチング回路ＳＷ５，ＳＷ６とによって差動回路を構成している。
【００７８】スイッチング回路ＳＷ１のゲート入力が、ローレベルのとき、スイッチング回路ＳＷ１はオフとなり、伝送線路Ｌに電流は流れず、伝送線路Ｌの電位は、終端電圧Ｖｔに等しくなる。また、スイッチング回路ＳＷ１のゲート入力が、ハイレベルになると、スイッチング回路ＳＷ１はオンして、伝送線路Ｌに電流が流れ、伝送線路Ｌの電位は、終端電圧Ｖｔから終端抵抗Ｒｔの電圧ドロップ分低い電圧となる。
【００７９】以上説明したように、本実施形態によれば、出力回路としてオープンドレイン回路を用い、線路は終端抵抗により終端し、入力回路としては差動回路を用いる構成として、入力表示データがローレベルとなることにより、伝送線路に駆動電流が流れて電力消費するような場合でも、前と同じ表示データを伝送する際に、２１ビットはハイレベルとして、３ビットを用いてエンコードされた表示データの情報を伝送するようにすることにより、データ伝送回路及び液晶表示装置の消費電力を低減することができる。
【００８０】次に、図１３〜図１６を用いて、本発明の第３の実施形態データ転送回路を用いた液晶表示装置の構成及び動作について説明する。なお、本実施形態による液晶表示装置の全体構成は、図１に示したものと同様であり、液晶表示装置のデータ伝送回路に用いるトランシーバ回路１００の構成は、図２に示したものと同様であり、トランシーバ回路１００に用いる保持回路１１０の構成についても、図３に示したものと同様である。また、本実施形態による液晶表示装置のデータ伝送回路に用いるレシーバ回路２００の構成についても、図５に示したものと同様である。
【００８１】本実施形態においては、特に、出力回路１６０及び入力回路２２０の構成が異なるものとであり、この点について、図１３〜図１６を用いて説明する。本実施形態においては、出力回路として、プッシュプル回路とし、線路は終端抵抗により終端し、入力回路としては差動回路を用いていることにより、高速動作を可能にしている。
【００８２】ここで、図１３及び図１４を用いて、本実施形態による液晶表示装置のデータ伝送回路に用いる出力回路１６０Ａと入力回路２２０Ａの構成及び動作について説明する。出力回路１６０Ａは、ＣＭＯＳのスイッチング回路ＳＷ１，ＳＷ２と、反転回路ＩＮＶと、ノア回路ＮＯＲと、オア回路ＯＲによって構成されている。スイッチング回路ＳＷ１，ＳＷ２は、電源電圧Ｖｃｃと接地電位ＧＮＤの間に直列接続されている。入力表示データＩ−ＤＡＴＡは、反転回路ＩＮＶを介してノア回路ＮＯＲの一方の入力端子に入力するとともに、オア回路ＯＲの一方の入力端子に入力する。レジスタ有効信号ＲＥは、ノア回路ＮＯＲ及びオア回路ＯＲの他方の入力端子に入力している。ノア回路ＮＯＲの出力は、スイッチング回路ＳＷ２のゲートに入力し、オア回路ＯＲの出力は、スイッチング回路ＳＷ１のゲートに入力する。
【００８３】伝送線路Ｌは、終端抵抗Ｒｔを介して、終端電圧Ｖｔに接続されている。なお、終端電圧Ｖｔは、電源電圧Ｖｃｃよりも低い電圧である。
【００８４】また、入力回路２２０Ａは、ＣＭＯＳのスイッチング回路ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６と、定電流源Ｉによって構成されている。スイッチング回路ＳＷ３，ＳＷ４は、それぞれ、電源電圧Ｖｃｃと定電流源Ｉの間に直列接続され、スイッチング回路ＳＷ５，ＳＷ６は、それぞれ、電源電圧Ｖｃｃと定電流源Ｉの間に直列接続されている。スイッチング回路ＳＷ４のゲートには伝送表示データＴ−ＤＡＴＡが入力し、スイッチング回路ＳＷ６のゲートには終端電圧Ｖｔが入力しており、スイッチング回路ＳＷ３，ＳＷ４と、スイッチング回路ＳＷ５，ＳＷ６とによって差動回路を構成している。
【００８５】スイッチング回路ＳＷ１がオンで、スイッチング回路ＳＷ２がオフすると、電源電圧Ｖｃｃから伝送線路Ｌ及び終端抵抗Ｒｔを介して終端電圧Ｖｔ方向に電流が流れるため、伝送線路Ｌの電位は、図１４の時刻ｔｍに示すように、終端電圧Ｖｔより終端抵抗分高い電圧となる。また、スイッチング回路ＳＷ１がオフで、スイッチング回路ＳＷ２がオンすると、終端電圧Ｖｔから終端抵抗Ｒｔ及び伝送線路Ｌを介して接地電位ＧＮＤ方向に電流が流れるため、伝送線路Ｌの電位は、図１４の時刻ｔｍ＋１に示すように、終端電圧Ｖｔより終端抵抗分低い電圧となる。
【００８６】さらに、本実施形態においては、スイッチング回路ＳＷ１及びスイッチング回路ＳＷ２が共にオフするようにしており、このとき、伝送線路Ｌには電流が流れるため、伝送線路Ｌの電位は、終端電圧Ｖｔと等しくなるようにしている。
【００８７】図９において、レジスタ有効信号ＲＥがローレベルのときは、入力表示データＩ−ＤＡＴＡは、反転回路ＩＮＶで反転された後、ノア回路ＮＯＲで反転されるため、そのままスイッチング回路ＳＷ２のゲートに入力するとともに、スイッチング回路ＳＷ１には、反転入力する。それに対して、レジスタ有効信号ＲＥがハイレベルとなると、ノア回路ＮＯＲの出力は、入力表示データＩ−ＤＡＴＡのレベルに拘わらず、常に、ローレベルとなり、オア回路ＯＲの出力はハイレベルとなるため、スイッチング回路ＳＷ１，ＳＷ２は、ともにオフとなる。
【００８８】従って、図１４に示すように、例えば、時刻ｔ８において、伝送表示データＴ−ＤＡＴＡが終端電圧Ｖｔよりも高いハイレベルＨとする。時刻ｔ９において、従来は、波線で示すように、入力表示データが変化したとすると、本実施形態においては、そのとき、レジスタ有効信号ＲＥをハイレベルとすることにより、実線で示すように、終端電圧Ｖｔに等しい電圧とするようにしている。スイッチング回路ＳＷ１，ＳＷ２がオフのときは、伝送線路Ｌに駆動電流が流れないため、消費電力を低減することができる。
【００８９】ここで、図１５を用いて、本実施形態により伝送される表示データの一例について説明する。図１５R>５（Ａ）は、伝送クロックＣＬＫを示しており、図１５（Ｂ）は、伝送クロックＣＬＫに同期して入力する２４ビットの入力表示データＩ−ＤＡＴＡを示している。即ち、伝送クロックＣＬＫのタイミングｔ０，ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，…に同期して、入力表示データＩ−ＤＡＴＡとして、「色１」，「色１」，色１」，「色１」，「色２」，…が、図２及び図３に示した保持回路１１０に順次入力する。
【００９０】時刻ｔ１では、図１５（Ｄ）に示すように、図３のレジスタＳＲ０に「色１」が保持され、図２に示したデータＲＤ０は「色１」となる。
【００９１】次に、時刻ｔ２に、「色１」の入力表示データが保持回路１１０に入力すると、図２に示した比較器ＣＰ０は、データＲＤ０と入力表示データＩ−ＤＡＴＡが一致するため、ハイレベルの一致信号ＡＧ０を出力する。従って、ＯＲ回路１３０が出力する選択信号ＳＥＬはハイレベルとなり、図３に示した選択回路ＳＬ０，…，ＳＬ７をそれぞれレジスタＳＲ０，…，ＳＲ７の出力Ｑを選択する。その結果、図１５（Ｄ）の時刻ｔ２に示すように、レジスタＳＲ０の保持内容は維持される。また、選択信号ＳＥＬがハイレベルとなると、図１５（Ｃ）に示すように、レジスタ有効信号ＲＥがハイレベルとなる。従って、選択回路１５０は、ラッチ回路１４０の出力を選択する。ここで、エンコーダ１２０の出力は、「０００」となるため、出力回路１６０Ｂからは「０００」出力される。このエンコードデータは、レジスタＳＲ０を示すものであるため、図１５（Ｅ）に示すように、「Ｒｅｇ０」を示すデータが出力回路１６０Ｂから出力されることになる。また、レジスタ有効信号ＲＥがハイレベルとなると、図１３に示した出力回路１６０Ａのスイッチング回路ＳＷ１，ＳＷ２はオフとなるため、図１５（Ｄ）に示すように、伝送線路Ｌの電圧は終端電圧Ｖｔとなる。時刻ｔ３，ｔ４の動作は、時刻ｔ２と同様である。
【００９２】時刻ｔ５において、入力表示データＩ−ＤＡＴＡとして、「色２」が保持回路１１０に入力すると、図２に示した比較器ＣＰ０の出力はローレベルとなるため、ＯＲ回路１３０が出力する選択信号ＳＥＬは、ローレベルとなる。従って、図３に示した選択回路ＳＬ０は、入力データＩ−ＤＡＴＡを選択し、また、選択回路ＳＬ１は、レジスタＳＲ０の出力を選択するため、図１５１５（Ｄ）に示すように、レジスタＳＲ０には「色２」が保持され、図１５（Ｅ）に示すように、レジスタＳＲ１には「色１」がレジスタＳＲ０からシフトして保持される。
【００９３】時刻ｔ６〜ｔ８においては、図１５（Ｂ）に示すように、入力表示データＩ−ＤＡＴＡは、順次、「色３」，「色４」，「色５」と変化するため、時刻ｔ５に説明した動作と同様にして、レジスタＳＲ０，ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４は順次シフトレジスタとして動作して、時刻ｔ８においては、それぞれ、「色５」，「色４」，「色３」，「色２」，「色１」が保持される。
【００９４】次に、時刻ｔ９において、「色２」の入力表示データが保持回路１１０に入力すると、時刻ｔ９においては、レジスタＳＲ３に「色２」が保持されている。従って、図２に示した比較器ＣＰ３は、データＲＤ３と入力表示データＩ−ＤＡＴＡがともに「色２」で一致するため、ハイレベルの一致信号ＡＧ３を出力する。従って、ＯＲ回路１３０が出力する選択信号ＳＥＬはハイレベルとなり、図３に示した選択回路ＳＬ０，…，ＳＬ７をそれぞれレジスタＳＲ０，…，ＳＲ７の出力Ｑを選択する。その結果、時刻ｔ８におけるレジスタＳＲ０〜ＳＲ４の保持内容は維持される。また、選択信号ＳＥＬがハイレベルとなると、図１５（Ｃ）に示すように、レジスタ有効信号ＲＥがハイレベルとなる。従って、選択回路１５０は、ラッチ回路１４０の出力を選択する。ここで、エンコーダ１２０の出力は、「０１１」となるため、出力回路１６０Ｂからは「１１１」が出力される。このエンコードデータは、レジスタＳＲ３を示すものであるため、図１５（Ｅ）に示すように、「Ｒｅｇ３」を示すデータが出力回路１６０Ｂから出力されることになる。また、レジスタ有効信号ＲＥがハイレベルとなると、図１３に示した出力回路１６０Ａのスイッチング回路ＳＷ１，ＳＷ２はオフとなるため、図１５（Ｄ）に示すように、伝送線路Ｌの電圧は終端電圧Ｖｔとなる。
【００９５】時刻ｔ１０では「色３」が、時刻ｔ１１では「色４」というように、時刻ｔ１４までは、既に保持回路１１０に保持されているものと同じ入力表示データＩ−ＤＡＴＡが入力するため、そのときの動作は、時刻ｔ９と同様である。但し、保持されているレジスタの位置が異なるため、図１５（Ｅ）に示すように、それぞれのレジスタ位置を示す３ビットデータが出力される。
【００９６】即ち、図１５（Ｄ），（Ｅ）に示すように、入力表示データＩ−ＤＡＴＡが保持回路１１０に保持されているデータと同じ場合（図１５の時刻ｔ２，ｔ３，ｔ４，ｔ９，ｔ１０，ｔ１１，ｔ１２，ｔ１３，ｔ１４）においては、図１５（Ｄ）に示す２１ビットデータは終端電圧ＶＴの出力となり、３ビットデータを用いて、表示データを伝送することができる。即ち、２４ビットの表示データの伝送を３ビットで行うものである。
【００９７】次に、図１６を用いて、本実施形態による液晶表示装置のデータ伝送回路に用いる出力回路１６０Ｂ，１６０Ｃ，１６０Ｄと入力回路２２０Ｂ、２２０Ｃ，２２０Ｄの構成及び動作について説明する。
【００９８】出力回路１６０Ａ，１６０Ｃ，１６０Ｄは、ＣＭＯＳのスイッチング回路ＳＷ１，ＳＷ２によって構成されている。スイッチング回路ＳＷ１，ＳＷ２は、電源電圧Ｖｃｃと接地電位ＧＮＤの間に直列接続されている。入力表示データＩ−ＤＡＴＡは、スイッチング回路ＳＷ２のゲート及び、スイッチング回路ＳＷ１のゲートの反転入力に入力する。伝送線路Ｌは、終端抵抗Ｒｔを介して、終端電圧Ｖｔに接続されている。なお、終端電圧Ｖｔは、電源電圧Ｖｃｃよりも低い電圧である。
【００９９】また、入力回路２２０Ｂ、２２０Ｃ，２２０Ｄは、ＣＭＯＳのスイッチング回路ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６と、定電流源Ｉによって構成されている。スイッチング回路ＳＷ３，ＳＷ４は、それぞれ、電源電圧Ｖｃｃと定電流源Ｉの間に直列接続され、スイッチング回路ＳＷ５，ＳＷ６は、それぞれ、電源電圧Ｖｃｃと定電流源Ｉの間に直列接続されている。スイッチング回路ＳＷ４のゲートには伝送表示データＴ−ＤＡＴＡが入力し、スイッチング回路ＳＷ６のゲートには終端電圧Ｖｔが入力しており、スイッチング回路ＳＷ３，ＳＷ４と、スイッチング回路ＳＷ５，ＳＷ６とによって差動回路を構成している。
【０１００】スイッチング回路ＳＷ１がオンで、スイッチング回路ＳＷ２がオフすると、電源電圧Ｖｃｃから伝送線路Ｌ及び終端抵抗Ｒｔを介して終端電圧Ｖｔ方向に電流が流れるため、伝送線路Ｌの電位は、終端電圧Ｖｔより終端抵抗分高い電圧となる。また、スイッチング回路ＳＷ１がオフで、スイッチング回路ＳＷ２がオンすると、終端電圧Ｖｔから終端抵抗Ｒｔ及び伝送線路Ｌを介して接地電位ＧＮＤ方向に電流が流れるため、伝送線路Ｌの電位は、終端電圧Ｖｔより終端抵抗分低い電圧となる。
【０１０１】以上説明したように、本実施形態によれば、出力回路としてプッシュプル回路を用い、線路は終端抵抗により終端し、入力回路としては差動回路を用いる構成として、入力表示データがハイレベル若しくはローレベルとなることにより、伝送線路に駆動電流が流れて電力消費するような場合でも、前と同じ表示データを伝送する際に、２１ビットは終端電圧レベルとして、３ビットを用いてエンコードされた表示データの情報を伝送するようにすることにより、データ伝送回路及び液晶表示装置の消費電力を低減することができる。
【０１０２】なお、以上の各実施形態では、シフトレジスタの段数を８段にして説明を行ったが、段数はこの限りではなく消費電力が最小となるよう設定可能である。また、以上の各実施形態では、液晶コントローラと液晶ドライバ間のデータ伝送について説明を行ったが、この限りではなく、表示データをシリアルに伝送するトランシーバ回路、レシーバ回路に適応可能である。
【０１０３】
【発明の効果】本発明によれば、データ伝送回路及び液晶表示装置の消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態による液晶表示装置の全体構成を示すブロック図である。
【図２】本発明の一実施形態による液晶表示装置のデータ伝送回路に用いるトランシーバ回路の構成を示す回路図である。
【図３】本発明の一実施形態による液晶表示装置のデータ伝送回路のトランシーバ回路に用いる保持回路の構成を示す回路図である。
【図４】本発明の一実施形態による液晶表示装置のデータ伝送回路のトランシーバ回路に用いる保持回路の動作の説明図である。
【図５】本発明の一実施形態による液晶表示装置のデータ伝送回路に用いるレシーバ回路の構成を示す回路図である。
【図６】本発明の一実施形態による液晶表示装置のデータ伝送回路に用いる出力回路と入力回路の構成を示す回路図である。
【図７】本発明の一実施形態による液晶表示装置のデータ伝送回路に用いる出力回路と入力回路の動作説明図である。
【図８】本発明の一実施形態による液晶表示装置のデータ伝送回路に用いる出力回路と入力回路の構成を示す回路図である。
【図９】本発明の第２の実施形態による液晶表示装置のデータ伝送回路に用いる出力回路と入力回路の構成を示す回路図である。
【図１０】本発明の第２の実施形態による液晶表示装置のデータ伝送回路に用いる出力回路と入力回路の動作説明図である。
【図１１】本発明の第２の実施形態による液晶表示装置のデータ伝送回路のトランシーバ回路に用いる保持回路の動作の説明図である。
【図１２】本発明の第２の実施形態による液晶表示装置のデータ伝送回路に用いる出力回路と入力回路の構成を示す回路図である。
【図１３】本発明の第３の実施形態による液晶表示装置のデータ伝送回路に用いる出力回路と入力回路の構成を示す回路図である。
【図１４】本発明の第３の実施形態による液晶表示装置のデータ伝送回路に用いる出力回路と入力回路の動作説明図である。
【図１５】本発明の第３の実施形態による液晶表示装置のデータ伝送回路のトランシーバ回路に用いる保持回路の動作の説明図である。
【図１６】本発明の第３の実施形態による液晶表示装置のデータ伝送回路に用いる出力回路と入力回路の構成を示す回路図である。
【符号の説明】
１００…トランシーバ回路
１１０，２１０…保持回路
１６０…出力回路
２００…レシーバ回路
２２０…入力回路
１０００…液晶コントローラ
２０００…データドライバ
３０００…走査ドライバ
４０００…液晶パネル
【特許請求の範囲】
【請求項１】伝送線路により接続されたトランシーバ回路とレシーバ回路を有し、このトランシーバ回路からレシーバ回路にｎビット（ｎは自然数）のパラレルデータを伝送するデータ伝送回路において、上記トランシーバ回路は、２m個（ｍ＜ｎの自然数）以下の複数個のデータを保持する第１の保持回路と、（ｎ−ｍ）ビットのパラレルデータを出力する第１の出力回路と、ｍビットのデータを出力する第２の出力回路とを備え、上記保持回路に保持されたデータと異なるデータを上記伝送線路から伝送する際には、上記第１及び第２の出力回路を用いて、ｎビットのデータを上記伝送線路に出力し、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、上記保持回路の保持場所を示すデータを上記第２の出力回路から出力するとともに、上記レシーバ回路は、上記第１の保持回路に保持されたデータと同じデータを保持する第２の保持回路を備え、上記第１の保持回路に保持場所を示すデータが伝送されると、上記第２の保持回路に保持されたデータを用いて伝送されたデータを復号することを特徴とするデータ伝送回路。
【請求項２】請求項１記載のデータ伝送回路において、上記第１及び第２の出力回路は、電源電圧の電圧振幅によりデータを伝送する出力回路であり、上記第１の出力回路は、入力したデータを保持するラッチ回路を備えており、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、上記ラッチ回路に保持されたデータを上記第１の出力回路から出力することを特徴とするデータ伝送回路。
【請求項３】請求項１記載のデータ伝送回路において、上記第１及び第２の出力回路は、オープンドレイン回路であり、上記伝送線路は、終端抵抗を介して終端電圧に接続されており、上記第１の出力回路は、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、ハイレベルの出力を出力することを特徴とするデータ伝送回路。
【請求項４】請求項１記載のデータ伝送回路において、上記第１及び第２の出力回路は、プッシュプル回路であり、上記伝送線路は、終端抵抗を介して終端電圧に接続されており、上記第１の出力回路は、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、終端電圧レベルの出力を出力することを特徴とするデータ伝送回路。
【請求項５】トランシーバ回路を有する液晶コントローラと、この液晶コントローラと伝送線路を介して接続されるとともに、伝送線路を介して伝送されたｎビット（ｎは自然数）のパラレル表示データを受信するレシーバ回路を有するデータドライバと、このデータドライバによって受信された表示データを表示する液晶パネルを有する液晶表示装置において、上記トランシーバ回路は、２m個（ｍ＜ｎの自然数）以下の複数個のデータを保持する第１の保持回路と、（ｎ−ｍ）ビットのパラレルデータを出力する第１の出力回路と、ｍビットのデータを出力する第２の出力回路とを備え、上記保持回路に保持されたデータと異なるデータを上記伝送線路から伝送する際には、上記第１及び第２の出力回路を用いて、ｎビットのデータを上記伝送線路に出力し、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、上記保持回路の保持場所を示すデータを上記第２の出力回路から出力するとともに、上記レシーバ回路は、上記第１の保持回路に保持されたデータと同じデータを保持する第２の保持回路を備え、上記第１の保持回路に保持場所を示すデータが伝送されると、上記第２の保持回路に保持されたデータを用いて伝送されたデータを復号することを特徴とする液晶表示装置。
【請求項６】請求項５記載の液晶表示装置において、上記第１及び第２の出力回路は、電源電圧の電圧振幅によりデータを伝送する出力回路であり、上記第１の出力回路は、入力したデータを保持するラッチ回路を備えており、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、上記ラッチ回路に保持されたデータを上記第１の出力回路から出力することを特徴とする液晶表示装置。
【請求項７】請求項５記載の液晶表示装置において、上記第１及び第２の出力回路は、オープンドレイン回路であり、上記伝送線路は、終端抵抗を介して終端電圧に接続されており、上記第１の出力回路は、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、ハイレベルの出力を出力することを特徴とする液晶表示装置。
【請求項８】請求項５記載の液晶表示装置において、上記第１及び第２の出力回路は、プッシュプル回路であり、上記伝送線路は、終端抵抗を介して終端電圧に接続されており、上記第１の出力回路は、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、終端電圧レベルの出力を出力することを特徴とする液晶表示装置。
【請求項１】伝送線路により接続されたトランシーバ回路とレシーバ回路を有し、このトランシーバ回路からレシーバ回路にｎビット（ｎは自然数）のパラレルデータを伝送するデータ伝送回路において、上記トランシーバ回路は、２m個（ｍ＜ｎの自然数）以下の複数個のデータを保持する第１の保持回路と、（ｎ−ｍ）ビットのパラレルデータを出力する第１の出力回路と、ｍビットのデータを出力する第２の出力回路とを備え、上記保持回路に保持されたデータと異なるデータを上記伝送線路から伝送する際には、上記第１及び第２の出力回路を用いて、ｎビットのデータを上記伝送線路に出力し、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、上記保持回路の保持場所を示すデータを上記第２の出力回路から出力するとともに、上記レシーバ回路は、上記第１の保持回路に保持されたデータと同じデータを保持する第２の保持回路を備え、上記第１の保持回路に保持場所を示すデータが伝送されると、上記第２の保持回路に保持されたデータを用いて伝送されたデータを復号することを特徴とするデータ伝送回路。
【請求項２】請求項１記載のデータ伝送回路において、上記第１及び第２の出力回路は、電源電圧の電圧振幅によりデータを伝送する出力回路であり、上記第１の出力回路は、入力したデータを保持するラッチ回路を備えており、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、上記ラッチ回路に保持されたデータを上記第１の出力回路から出力することを特徴とするデータ伝送回路。
【請求項３】請求項１記載のデータ伝送回路において、上記第１及び第２の出力回路は、オープンドレイン回路であり、上記伝送線路は、終端抵抗を介して終端電圧に接続されており、上記第１の出力回路は、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、ハイレベルの出力を出力することを特徴とするデータ伝送回路。
【請求項４】請求項１記載のデータ伝送回路において、上記第１及び第２の出力回路は、プッシュプル回路であり、上記伝送線路は、終端抵抗を介して終端電圧に接続されており、上記第１の出力回路は、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、終端電圧レベルの出力を出力することを特徴とするデータ伝送回路。
【請求項５】トランシーバ回路を有する液晶コントローラと、この液晶コントローラと伝送線路を介して接続されるとともに、伝送線路を介して伝送されたｎビット（ｎは自然数）のパラレル表示データを受信するレシーバ回路を有するデータドライバと、このデータドライバによって受信された表示データを表示する液晶パネルを有する液晶表示装置において、上記トランシーバ回路は、２m個（ｍ＜ｎの自然数）以下の複数個のデータを保持する第１の保持回路と、（ｎ−ｍ）ビットのパラレルデータを出力する第１の出力回路と、ｍビットのデータを出力する第２の出力回路とを備え、上記保持回路に保持されたデータと異なるデータを上記伝送線路から伝送する際には、上記第１及び第２の出力回路を用いて、ｎビットのデータを上記伝送線路に出力し、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、上記保持回路の保持場所を示すデータを上記第２の出力回路から出力するとともに、上記レシーバ回路は、上記第１の保持回路に保持されたデータと同じデータを保持する第２の保持回路を備え、上記第１の保持回路に保持場所を示すデータが伝送されると、上記第２の保持回路に保持されたデータを用いて伝送されたデータを復号することを特徴とする液晶表示装置。
【請求項６】請求項５記載の液晶表示装置において、上記第１及び第２の出力回路は、電源電圧の電圧振幅によりデータを伝送する出力回路であり、上記第１の出力回路は、入力したデータを保持するラッチ回路を備えており、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、上記ラッチ回路に保持されたデータを上記第１の出力回路から出力することを特徴とする液晶表示装置。
【請求項７】請求項５記載の液晶表示装置において、上記第１及び第２の出力回路は、オープンドレイン回路であり、上記伝送線路は、終端抵抗を介して終端電圧に接続されており、上記第１の出力回路は、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、ハイレベルの出力を出力することを特徴とする液晶表示装置。
【請求項８】請求項５記載の液晶表示装置において、上記第１及び第２の出力回路は、プッシュプル回路であり、上記伝送線路は、終端抵抗を介して終端電圧に接続されており、上記第１の出力回路は、上記保持回路に保持されたデータと同じデータを上記伝送線路から伝送する際には、終端電圧レベルの出力を出力することを特徴とする液晶表示装置。
【図１】
【図２】
【図３】
【図４】
【図７】
【図１０】
【図１４】
【図５】
【図６】
【図８】
【図９】
【図１２】
【図１１】
【図１３】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図７】
【図１０】
【図１４】
【図５】
【図６】
【図８】
【図９】
【図１２】
【図１１】
【図１３】
【図１５】
【図１６】
【公開番号】特開２０００−１１２４３８（Ｐ２０００−１１２４３８Ａ）
【公開日】平成１２年４月２１日（２０００．４．２１）
【国際特許分類】
【出願番号】特願平１０−２８０２６２
【出願日】平成１０年１０月１日（１９９８．１０．１）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【出願人】（０００２３３１３６）株式会社日立画像情報システム (76)
【Ｆターム（参考）】
【公開日】平成１２年４月２１日（２０００．４．２１）
【国際特許分類】
【出願日】平成１０年１０月１日（１９９８．１０．１）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【出願人】（０００２３３１３６）株式会社日立画像情報システム (76)
【Ｆターム（参考）】
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